CN109408892B - 集成电路半定制物理设计贯穿信号线自动规划方法 - Google Patents
集成电路半定制物理设计贯穿信号线自动规划方法 Download PDFInfo
- Publication number
- CN109408892B CN109408892B CN201811118512.2A CN201811118512A CN109408892B CN 109408892 B CN109408892 B CN 109408892B CN 201811118512 A CN201811118512 A CN 201811118512A CN 109408892 B CN109408892 B CN 109408892B
- Authority
- CN
- China
- Prior art keywords
- sub
- adjacent
- edges
- signal line
- feedthrough
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000013461 design Methods 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000012545 processing Methods 0.000 claims description 5
- 230000035515 penetration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000005457 optimization Methods 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
本发明公开了一种集成电路半定制物理设计贯穿信号线自动规划方法，包括以下按步骤。步骤S1：获得原始设计数据并且判断该原始设计数据的正确性，如果判断通过则执行步骤S1，否则重复执行本步骤。步骤S2：根据原始设计数据进行贯穿信号线自动规划。步骤S3：导出符合EDA工具规定格式的贯穿信号线规划结果文件和用于后续分析的报告文件，同时判断该贯穿信号线规划结果文件是否符合要求，如果判断通过则执行后续流程，否则重复执行步骤S1。本发明公开的集成电路半定制物理设计贯穿信号线自动规划方法，具有FeedThrough路径短、子模块管脚数量适中、FeedThrough对称性好等特点，能够提高贯穿信号线的设计效率。
Description
技术领域
本发明属于集成电路设计自动化技术领域，具体涉及一种集成电路半定制物理设计贯穿信号线自动规划方法。
背景技术
随着芯片规模越来越大，不得不采用自上向下的设计方法将芯片分割成不同的子模块，使得原来的一条时序路径被分布在不同的子模块中,导致每个子模块就会和其他子模块产生连接关系。由于芯片中不同子模块之间会产生成百上千万的连接线，因此芯片的FeedThrough(贯穿信号线)规划是整个后端设计流程中的重要一环。
目前，各个设计公司在FeedThrough规划过程没有进行优化设计，从而导致设计结果差和设计周期长等问题，最终导致项目的开发周期延迟甚至无法接受。在常规的FeedThrough规划方法里还没有一种有效的通用方法来提高FeedThrough规划的结果质量，因此是目前半定制后端设计现状中需要迫切解决的技术难题。
发明内容
本发明针对现有技术的状况，克服上述缺陷，提供一种集成电路半定制物理设计贯穿信号线自动规划方法。
本发明采用以下技术方案，所述集成电路半定制物理设计贯穿信号线自动规划方法，包括以下按步骤：
步骤S1：获得原始设计数据并且判断该原始设计数据的正确性，如果判断通过则执行步骤S1，否则重复执行本步骤；
步骤S2：根据原始设计数据进行贯穿信号线自动规划；
步骤S3：导出符合EDA工具规定格式的贯穿信号线规划结果文件和用于后续分析的报告文件，同时判断该贯穿信号线规划结果文件是否符合要求，如果判断通过则执行后续流程，否则重复执行步骤S1。
根据上述技术方案，步骤S1具体包括以下步骤：
步骤S1.1：从多个数据源获取原始设计数据；
步骤S1.2：进行原始设计数据的完整性检查；
步骤S1.3：判断原始设计数据的正确性，如果判断通过则执行步骤S2，否则执行步骤S1.1。
根据上述技术方案，步骤S1.1中，上述数据源包括DEF文件、子模块连接关系文件、中继器指导文件和配置和调整文件。
根据上述技术方案，步骤S2具体包括以下步骤：
步骤S2.1：构建全芯片各子模块边的相邻图网；
步骤S2.2：利用图论中的单源最短路径算法规划FeedThrough路径。
根据上述技术方案，步骤S2.1具体包括以下步骤：
步骤S2.1.1：找到每个待处理子模块的每条边相邻的边；
步骤S2.1.2：选定当前待处理子模块的潜在相邻子模块；
步骤S2.1.3：遍历当前待处理子模块和潜在相邻子模块的每条边，如果任意两条边平行且有重合部分，则连接重合部分的端点得到与当前边垂直的两条线段；
步骤S2.1.4：遍历其它潜在相邻子模块的每条边和当前分析的两个模块的边，如果没有任何一条边的上述的两条线段相交则判断上述两个子模块的两条边相邻；
步骤S2.1.5：连接所有相邻边的公共部分的中点，连接子模块中心点和其边上相邻边公共部分的中点，然后连接每个相邻边公共部分中点和子模块的其他边上公共部分中心点，以获得全芯片各子模块边的相邻图网。
根据上述技术方案，步骤S2.2具体包括以下步骤：
步骤S2.2.1：拷贝步骤S2.1.5中的上述全芯片各子模块边的相邻图网；
步骤S2.2.2：删除步骤S2.2.1中已经没有剩余可用布线轨道或布线轨道余量不足的相邻边公共部分的中点及与其相连的连接线，以获得可供单源最短路径算法使用的图网；
步骤S2.2.3：利用Dijkstra算法处理步骤S2.2.2中的上述图网，以获得当前FeedThrough的最短路径。
根据上述技术方案，步骤S2.2还包括步骤S2.2.4：
步骤S2.2.4：将步骤S2.2.3中的当前FeedThrough的最短路径更新到最原始的图网中，同时重复执行步骤S2.2.1至步骤S2.2.4以处理其余FeedThrough的最短路径，直至所有FeedThrough的最短路径全部处理完毕。
本发明公开的集成电路半定制物理设计贯穿信号线自动规划方法，其有益效果在于，具有FeedThrough路径短、子模块管脚数量适中、FeedThrough对称性好、冗余少、运行时间短等特点，能够提高贯穿信号线的设计效率，同时适用于不同设计需求的后端设计项目，具有良好的通用性和先进性。
附图说明
图1是本发明优选实施例的系统流程图。
图2是本发明优选实施例的获得数据步骤的流程图。
图3是本发明优选实施例的贯穿信号线自动规划步骤的流程图。
图4是本发明优选实施例的贯穿信号线自动规划步骤的示意图。
图5是本发明优选实施例的贯穿信号线自动规划步骤的示意图。
图6是本发明优选实施例的贯穿信号线自动规划步骤的示意图。
具体实施方式
本发明公开了一种集成电路半定制物理设计贯穿信号线自动规划方法，下面结合优选实施例，对本发明的具体实施方式作进一步描述。
值得一提的是，本领域技术人员应注意，本发明专利申请涉及的“FeedThrough”，其定义为“贯穿信号线”(贯穿线，下同)；本发明专利申请涉及的“DEF”(Design ExchangeFormat)，其定义为“设计交换格式”；本发明专利申请涉及的“Dijkstra”，其定义为“迪杰斯特拉算法”；本发明专利申请涉及的“Block”，其定义为“子模块”。
参见附图的图1，图1示出了所述集成电路半定制物理设计贯穿信号线自动规划方法的系统流程，图2示出了所述集成电路半定制物理设计贯穿信号线自动规划方法的获得数据步骤的具体流程，图3示出了所述集成电路半定制物理设计贯穿信号线自动规划方法的贯穿信号线自动规划步骤的具体流程，图4至图6分别示出了所述集成电路半定制物理设计贯穿信号线自动规划方法的贯穿信号线自动规划步骤的各阶段的相关示意。
优选地，所述集成电路半定制物理设计贯穿信号线自动规划方法，包括以下按步骤：
步骤S1：获得原始设计数据并且判断该原始设计数据的正确性，如果判断通过则执行步骤S1，否则重复执行本步骤；
步骤S2：根据原始设计数据进行贯穿信号线自动规划；
步骤S3：导出符合EDA工具规定格式的贯穿信号线规划结果文件和用于后续分析的报告文件，同时判断该贯穿信号线规划结果文件是否符合要求，如果判断通过则执行后续流程，否则重复执行步骤S1。
其中，步骤S1具体包括以下步骤：
步骤S1.1：从多个数据源获取原始设计数据；
步骤S1.2：进行原始设计数据的完整性检查；
步骤S1.3：判断原始设计数据的正确性，如果判断通过则执行步骤S2，否则执行步骤S1.1。
其中，步骤S1.1中，上述数据源包括DEF文件、子模块连接关系文件、中继器指导文件和配置和调整文件。
其中，步骤S2具体包括以下步骤：
步骤S2.1：构建全芯片各子模块边的相邻图网；
步骤S2.2：利用图论中的单源最短路径算法规划FeedThrough路径。
其中，步骤S2.1具体包括以下步骤：
步骤S2.1.1：找到每个待处理子模块的每条边相邻的边；
步骤S2.1.2：选定当前待处理子模块的潜在相邻子模块；
步骤S2.1.3：遍历当前待处理子模块和潜在相邻子模块的每条边，如果任意两条边平行且有重合部分，则连接重合部分的端点得到与当前边垂直的两条线段；
步骤S2.1.4：遍历其它潜在相邻子模块的每条边和当前分析的两个模块的边，如果没有任何一条边的上述的两条线段相交则判断上述两个子模块的两条边相邻；
步骤S2.1.5：连接所有相邻边的公共部分的中点，连接子模块中心点和其边上相邻边公共部分的中点，然后连接每个相邻边公共部分中点和子模块的其他边上公共部分中心点，以获得全芯片各子模块边的相邻图网。
其中，步骤S2.2具体包括以下步骤：
步骤S2.2.1：拷贝步骤S2.1.5中的上述全芯片各子模块边的相邻图网；
步骤S2.2.2：删除步骤S2.2.1中已经没有剩余可用布线轨道或布线轨道余量不足的相邻边公共部分的中点及与其相连的连接线，以获得可供单源最短路径算法使用的图网；
步骤S2.2.3：利用Dijkstra算法处理步骤S2.2.2中的上述图网，以获得当前FeedThrough的最短路径。
其中，步骤S2.2还包括步骤S2.2.4：
步骤S2.2.4：将步骤S2.2.3中的当前FeedThrough的最短路径更新到最原始的图网中，同时重复执行步骤S2.2.1至步骤S2.2.4以处理其余FeedThrough的最短路径，直至所有FeedThrough的最短路径全部处理完毕。
根据上述优选实施例，本发明专利申请公开的集成电路半定制物理设计贯穿信号线自动规划方法，具体阐述如下。
1.获得数据。
通过该步骤获得贯穿信号线自动规划方法的必要数据。其中，上述必要数据分为芯片顶层数据和各个子模块的DEF文件、各子模块的连接关系文件(子模块连接关系文件)、中继器指导文件、配置和调整文件，如图2所示。
其中，DEF文件是重要的设计基础数据，基于该数据来进行贯穿信号线自动规划。
其中，子模块连接关系文件用于提供贯穿信号线自动规划的连接依据，该数据是重要的参考依据数据。
其中，中继器指导文件用于提供自动规划力度控制的参考文件，通过该文件的内容来指导贯穿信号线自动规划在算法上的优化结果。
其中，配置和调整文件用于设置(贯穿信号线自动规划算法本身的)内部计算和优化策略，从而得到最优的设计结果。
当原始设计数据获得以后，进行基本的数据完整性和正确性检查，保证数据在后续设计环节中不会发生数据缺失的错误。
2.FeedThrough自动规划。
该步骤在具体实施过程可以分为构建全芯片各子模块边的相邻图网步骤(阶段)和利用图论中的单源最短路径算法规划FeedThrough路径步骤(阶段)，具体过程如图3所示。
具体地，在进行FeedThrough自动规划时，先需要找到每个子模块的每条边相邻的边。本方法首先会从输入的各DEF文件中抽取各子模块(Block)的边和中心点坐标。遍历每个子模块，如果其他子模块的中心点在以当前子模块的中心点为圆心以芯片宽度的一半为半径的圆内，则选定这个子模块为当前子模块的潜在相邻子模块。遍历待处理子模块和潜在相邻子模块的每条边。如果两条边平行且有重合部分，连接重合部分的端点得到与当前边垂直的两条线段，如图4中虚线1、2、3和4。然后遍历其它潜在相邻子模块的每条边和当前分析的两个模块的边。如果没有任何一条边上述的两条线段相交则认为当前分析的两个子模块的两条边相邻，反之则不相邻。
例如，在图4中，以子模块A为当前子模块，以A的中心点为圆心，芯片宽度的一半为半径画个圆。子模块B、C和D的中心点在该圆内，子模块E的中心点在该圆外。舍弃子模块G，将B、C、D、E和F定义为A的潜在相邻子模块。在处理子模块A的边e3和子模块B的边e1时，由于两条边平行且有公共部分，没有其他潜在相邻子模块的边和连接公共部分的两条线段1和2相交，所以边e1和e3相邻。处理子模块A的e4边和子模块D的e5边时，由于子模块C的边和连接公共部分的线段相交，所以e4和e5不相邻。
相邻边公共部分的宽度除以布线层中两个布线轨道的间距就能得到这个相邻边在该布线层上可用的布线轨道数量。将这个相邻边在所有可用来摆放子模块管脚的布线层上的布线轨道数量相加就能得到该相邻边的可摆放管脚的总量。
连接所有相邻边的公共部分的中点，连接子模块中心点和其边上相邻边公共部分的中点，然后连接每个相邻边公共部分中点和子模块的其他边上公共部分中心点。这时就能得到整个芯片FeedThrough规划的图网，如图5所示。
然后拷贝图5所示的图网结果，再拷贝中删除非始末子模块的其他子模块的中心点及与其相连的连接线。接着删除拷贝中已经没有剩余可用布线轨道或布线轨道余量不足的相邻边公共部分的中点及与其相连的连接线。这时就能得到一张可供单源最短路径算法使用的图网，如图6所示。
将得到的图6所示的图网结果作为Dijkstra单源最短路径算法的输入，利用Dijkstra算法就能得到当前FeedThrough的最短路径，这样可以有效避免子模块边上管脚密度太高的问题。
最后将该FeedThrough中的最短路径更新到最原始的图网中，再用同样的过程处理下一条FeedThrough，直到所有FeedThrough都处理完毕。
3.结果验证与输出
当FeedThrough自动规划完成以后，将导出EDA工具规定格式的FeedThrough规划结果文件和用于后续分析的报告文件。如果芯片FeedThrough规划还不符合要求可以重新调整配置文件和调整文件重新执行FeedThrough自动规划算法。
值得一提的是，根据上述优选实施例，本发明专利申请公开的集成电路半定制物理设计贯穿信号线自动规划方法，其设计要点在于，具有FeedThrough路径短、子模块管脚数量适中、FeedThrough对称性好、冗余少、运行时间短、自动化程度高、人机接口好等特点，至少可节约50％的人力成本。同时，本方法能够提高贯穿信号线的设计效率，基于该设计方法的先进性、完整性和成熟性，后端设计团队能有效避免无效工作和减少设计迭代次数，最终缩短整个芯片设计周期。本方法适合所有不同设计需求的后端设计项目，具有良好的通用性和先进性。
对于本领域的技术人员而言，依然可以对前述各实施例所记载的技术方案进行修改，或对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围。
Claims (3)
1.一种集成电路半定制物理设计贯穿信号线自动规划方法，其特征在于，包括以下步骤：
步骤S1：获得原始设计数据并且判断该原始设计数据的正确性，如果判断通过则执行步骤S1，否则重复执行本步骤；
步骤S2：根据原始设计数据进行贯穿信号线自动规划；
步骤S2具体包括以下步骤：
步骤S2.1：构建全芯片各子模块边的相邻图网；
步骤S2.2：利用图论中的单源最短路径算法规划FeedThrough路径；
步骤S2.1具体包括以下步骤：
步骤S2.1.1：找到每个待处理子模块的每条边相邻的边；
步骤S2.1.2：选定当前待处理子模块的潜在相邻子模块；
步骤S2.1.3：遍历当前待处理子模块和潜在相邻子模块的每条边，如果任意两条边平行且有重合部分，则连接重合部分的端点得到与当前边垂直的两条线段；
步骤S2.1.4：遍历其它潜在相邻子模块的每条边和当前分析的两个模块的边，如果没有任何一条边的上述的两条线段相交则判断上述两个子模块的两条边相邻；
步骤S2.1.5：连接所有相邻边的公共部分的中点，连接子模块中心点和其边上相邻边公共部分的中点，然后连接每个相邻边公共部分中点和子模块的其他边上公共部分中心点，以获得全芯片各子模块边的相邻图网；
步骤S2.2具体包括以下步骤：
步骤S2.2.1：拷贝步骤S2.1.5中的上述全芯片各子模块边的相邻图网；
步骤S2.2.2：删除步骤S2.2.1中已经没有剩余可用布线轨道或布线轨道余量不足的相邻边公共部分的中点及与其相连的连接线，以获得可供单源最短路径算法使用的图网；
步骤S2.2.3：利用Dijkstra算法处理步骤S2.2.2中的上述图网，以获得当前FeedThrough的最短路径；
步骤S2.2还包括步骤S2.2.4：
步骤S2.2.4：将步骤S2.2.3中的当前FeedThrough的最短路径更新到最原始的图网中，同时重复执行步骤S2.2.1至步骤S2.2.4以处理其余FeedThrough的最短路径，直至所有FeedThrough的最短路径全部处理完毕；
步骤S3：导出符合EDA工具规定格式的贯穿信号线规划结果文件和用于后续分析的报告文件，同时判断该贯穿信号线规划结果文件是否符合要求，如果判断通过则执行后续流程，否则重复执行步骤S1。
2.根据权利要求1所述的集成电路半定制物理设计贯穿信号线自动规划方法，其特征在于，步骤S1具体包括以下步骤：
步骤S1.1：从多个数据源获取原始设计数据；
步骤S1.2：进行原始设计数据的完整性检查；
步骤S1.3：判断原始设计数据的正确性，如果判断通过则执行步骤S2，否则执行步骤S1.1。
3.根据权利要求2所述的集成电路半定制物理设计贯穿信号线自动规划方法，其特征在于，步骤S1.1中，上述数据源包括DEF文件、子模块连接关系文件、中继器指导文件和配置和调整文件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811118512.2A CN109408892B (zh) | 2018-09-25 | 2018-09-25 | 集成电路半定制物理设计贯穿信号线自动规划方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811118512.2A CN109408892B (zh) | 2018-09-25 | 2018-09-25 | 集成电路半定制物理设计贯穿信号线自动规划方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109408892A CN109408892A (zh) | 2019-03-01 |
| CN109408892B true CN109408892B (zh) | 2023-04-07 |
Family
ID=65466309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811118512.2A Active CN109408892B (zh) | 2018-09-25 | 2018-09-25 | 集成电路半定制物理设计贯穿信号线自动规划方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109408892B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115358175B (zh) * | 2022-10-18 | 2023-03-24 | 北京智芯微电子科技有限公司 | 电路形式化模型简化方法及系统 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302756A (ja) * | 2004-04-06 | 2005-10-27 | Nec Electronics Corp | 半導体集積回路の設計方法及び半導体集積回路 |
| CN103258062A (zh) * | 2012-02-15 | 2013-08-21 | 鸿富锦精密工业（深圳）有限公司 | 布线检查系统及方法 |
| WO2016045618A2 (zh) * | 2014-09-25 | 2016-03-31 | 苏州宝时得电动工具有限公司 | 自动行走设备及其路径规划方法 |
| CN107784179A (zh) * | 2017-11-13 | 2018-03-09 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计布线和优化方法 |
-
2018
- 2018-09-25 CN CN201811118512.2A patent/CN109408892B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005302756A (ja) * | 2004-04-06 | 2005-10-27 | Nec Electronics Corp | 半導体集積回路の設計方法及び半導体集積回路 |
| CN103258062A (zh) * | 2012-02-15 | 2013-08-21 | 鸿富锦精密工业（深圳）有限公司 | 布线检查系统及方法 |
| WO2016045618A2 (zh) * | 2014-09-25 | 2016-03-31 | 苏州宝时得电动工具有限公司 | 自动行走设备及其路径规划方法 |
| CN107784179A (zh) * | 2017-11-13 | 2018-03-09 | 嘉兴倚韦电子科技有限公司 | 集成电路半定制后端设计布线和优化方法 |
Non-Patent Citations (2)
| Title |
|---|
| 一种电子系统认证芯片的物理设计;赖松林;《中国集成电路》;20101005(第10期);全文 * |
| 基于某高速信号处理模块的信号完整性设计方法;邓豹等;《航空计算技术》;20100315(第02期);全文 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109408892A (zh) | 2019-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Tarlow et al. | Learning to fix build errors with graph2diff neural networks | |
| CN103678110B (zh) | 提供修改相关信息的方法和装置 | |
| Yu et al. | Automated assertion generation via information retrieval and its integration with deep learning | |
| CN109408892B (zh) | 集成电路半定制物理设计贯穿信号线自动规划方法 | |
| CN113569524B (zh) | 芯片设计中基于综合网表提取时钟树的方法及应用 | |
| CN103198016B (zh) | 基于联合依赖概率建模的软件错误定位方法 | |
| CN105808438A (zh) | 一种基于函数调用路径的测试用例复用方法 | |
| CN106126634A (zh) | 一种基于直播行业的主数据去重处理方法及系统 | |
| US10817641B1 (en) | Method and system to implement topology integrity throughout routing implementations | |
| CN116738925B (zh) | 一种fpga详细布局方法及系统 | |
| CN109189304A (zh) | 一种地图编辑方法及装置 | |
| CN104750610A (zh) | 基于占优度的消息传递并行程序变异体约简方法 | |
| US20090064092A1 (en) | Visual programming language optimization | |
| CN103593295B (zh) | 一种多分支软件缺陷跟踪方法及系统 | |
| CN114417779A (zh) | 芯片连线方法及装置、计算机设备、计算机可读存储介质 | |
| CN101650799A (zh) | 业务流程间的不匹配交互的发现方法 | |
| CN114385649A (zh) | 一种联锁逻辑规则配置文件的自动更新系统及方法 | |
| CN107133178A (zh) | 一种不同格式测试用例自动导入方法 | |
| Yang et al. | Multi-instantiated Block Top-layer Routing Technique Based on Steiner Tree Algorithm | |
| US11586799B1 (en) | Systems and methods of eliminating connectivity mismatches in a mask layout block | |
| CN115374080B (zh) | 一种基于模型驱动的数据管道技术的实现方法 | |
| CN109635480A (zh) | 一种基于制图软件的控制逻辑验证和调试方法 | |
| CN116402010B (zh) | 基于斯坦纳树算法的多实例化分块顶层布线方法 | |
| US6463572B1 (en) | IC timing analysis with known false paths | |
| CN109460569B (zh) | 集成电路后端半定制设计高效rdl设计方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20240703 Address after: No. 281, 2nd Floor, Building 4, Zhongnan Science and Technology Innovation Industrial Park, No. 355 Yingbin East Road, High tech Zone, Yiyang City, Hunan Province, 413000 Patentee after: Yiyang High tech Zone Meets Future Network Technology Studio (sole proprietorship) Country or region after: China Address before: Room 211-2, complex building, 988 Xinxing 2nd Road, Pinghu Economic Development Zone, Jiaxing, Zhejiang 314000 Patentee before: JIAXING YIWEI ELECTRONIC TECHNOLOGY Co.,Ltd. Country or region before: China |
|
| TR01 | Transfer of patent right |