JPH0237763A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0237763A JPH0237763A JP18871288A JP18871288A JPH0237763A JP H0237763 A JPH0237763 A JP H0237763A JP 18871288 A JP18871288 A JP 18871288A JP 18871288 A JP18871288 A JP 18871288A JP H0237763 A JPH0237763 A JP H0237763A
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- Japan
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- conductor layer
- circuit
- conductor
- output
- wiring
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- Pending
Links
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- 239000004020 conductor Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims description 13
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- 239000002184 metal Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
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- 239000010410 layer Substances 0.000 description 73
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路の配線は第３図に示すように、半
導体基板１９上に形成された酸化Ｍ２０の上に金属又は
多結晶シリコン等の導体層９１０．１１を設けて構成し
ていた。特に、高速化が要求される用途においては、例
えば、導体層１０、を配線として高速化に適合させる場
合、導体１１０を低抵抗材料で構成するかあるいは、導
体層】０を駆動する回路のデイメンジョンを大きくする
など駆動能力を向上させるといった対策がとられてきた
。
導体基板１９上に形成された酸化Ｍ２０の上に金属又は
多結晶シリコン等の導体層９１０．１１を設けて構成し
ていた。特に、高速化が要求される用途においては、例
えば、導体層１０、を配線として高速化に適合させる場
合、導体１１０を低抵抗材料で構成するかあるいは、導
体層】０を駆動する回路のデイメンジョンを大きくする
など駆動能力を向上させるといった対策がとられてきた
。
上述した従来の半導体集積回路は、導体層１０の材質を
低抵抗の材質におきかえて高速化をはかっても導体層９
，１０の間、導体層１０．１１の間といった配線間隔及
び導体層１０と基板間との距離は同じであるため、導体
層に付帯する浮遊容量＜Ｃｓａ＋Ｃ３ｂ＋ＣｇＣ）の値
もかわらず、浮遊容量による信号の遅延を減らすことが
できない。また配線の駆動回路の駆動能力向上のために
駆動回路のティメンジョンを大きくして高速化をはかっ
た場き、駆動回路における貫通電流が大きくなり、消費
電流が増大するという欠点がある。
低抵抗の材質におきかえて高速化をはかっても導体層９
，１０の間、導体層１０．１１の間といった配線間隔及
び導体層１０と基板間との距離は同じであるため、導体
層に付帯する浮遊容量＜Ｃｓａ＋Ｃ３ｂ＋ＣｇＣ）の値
もかわらず、浮遊容量による信号の遅延を減らすことが
できない。また配線の駆動回路の駆動能力向上のために
駆動回路のティメンジョンを大きくして高速化をはかっ
た場き、駆動回路における貫通電流が大きくなり、消費
電流が増大するという欠点がある。
本発明の半導体Ｓ積回路は、半導体基板上に酸化膜を介
して配置され、始端は第１の信号駆動回路の出力に接続
し、終端は次段回路入力となる第１の導体層と、該導電
体に近接し、かつ平行に配置され始端は第１の信号駆動
回路と動作を同じくする第２の信号駆動回路の出力に接
続し、終端は開放とする少くとも１層の第２の導電体を
有する。
して配置され、始端は第１の信号駆動回路の出力に接続
し、終端は次段回路入力となる第１の導体層と、該導電
体に近接し、かつ平行に配置され始端は第１の信号駆動
回路と動作を同じくする第２の信号駆動回路の出力に接
続し、終端は開放とする少くとも１層の第２の導電体を
有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示す半導体チップの断
面図である。導体層１，３及び第１の導電体層２は各々
異なる信号の配線であり、特に第１の導体層２は信号発
生回路の出力を入力とする第１の信号駆動回路の出力を
始端に接続し、終端を次段回路の入力に接続する。第２
の導体層４は前記信号発生回路の出力を入力とする第２
の信号駆動回路の出力を始端に接続し、終端を開放して
おり、第１の導体層２と半導体基板１９との間に第１の
導体層２と平行に挿入された金属配線もしくは多結晶シ
リコン配線である。
面図である。導体層１，３及び第１の導電体層２は各々
異なる信号の配線であり、特に第１の導体層２は信号発
生回路の出力を入力とする第１の信号駆動回路の出力を
始端に接続し、終端を次段回路の入力に接続する。第２
の導体層４は前記信号発生回路の出力を入力とする第２
の信号駆動回路の出力を始端に接続し、終端を開放して
おり、第１の導体層２と半導体基板１９との間に第１の
導体層２と平行に挿入された金属配線もしくは多結晶シ
リコン配線である。
第４図は本発明の第１の実施例を説明するためのブロッ
ク図であり、接続は第１図の説明の中に記述した通りで
ある。
ク図であり、接続は第１図の説明の中に記述した通りで
ある。
第１図において、第１の導体層２に付帯する浮遊容量と
しては、導体層１．３及び第２の導体層４との間に付帯
する配線間容量（以下、第１の導体層２と導体層１の間
の配線間容量をＣ１ａ、導体層２と導体層３との配線間
容量をＣ１ｈ、導体層２と第２の導体層４との配線間容
量をＣ１ｃとする）と第１の導体層２と半導体基板１つ
との間に付帯する基板間容量（以下Ｃ，ｄとする）があ
る。
しては、導体層１．３及び第２の導体層４との間に付帯
する配線間容量（以下、第１の導体層２と導体層１の間
の配線間容量をＣ１ａ、導体層２と導体層３との配線間
容量をＣ１ｈ、導体層２と第２の導体層４との配線間容
量をＣ１ｃとする）と第１の導体層２と半導体基板１つ
との間に付帯する基板間容量（以下Ｃ，ｄとする）があ
る。
第３図において、導体層１０に付帯する浮遊容量として
導体層９，１０の間、導体層１０．１１の間の配線間容
量（以下それぞれＣ３ａ＋ Ｃ３ｂとする）と導体層１
０と半導体基板１つとの間の基板間容量（以下Ｃ３ｄと
する）が考えられる。
導体層９，１０の間、導体層１０．１１の間の配線間容
量（以下それぞれＣ３ａ＋ Ｃ３ｂとする）と導体層１
０と半導体基板１つとの間の基板間容量（以下Ｃ３ｄと
する）が考えられる。
両者の浮遊容量を比較すると、まずＣ１ａとＣ３ａ。
Ｃ１ｂとＣ３ｂが対応しているが、導体層間の距離が長
い程、容量が小さくなることを考えれば、半導体のプロ
セスから見てｃ、ａ＜Ｃ３ａ、 Ｃ＋ｂ＜Ｃｉｂである
といえる。次にＣ，ｄとＣ３ｄを比較すると半導体のプ
ロセスから見て、第１の導体層２と半導体基板１つとの
間に第２の導体層４が挿入された分、距離が長くなり、
また、第１の導体層２の下方は第１の導体層４によって
さえぎられており、その分を除いて考えるとＣ，［＋の
容量はさらに小さくなる。最後にＣ１ｃであるが、第１
の導体層２と第２の導体層４は同時に駆動されるため、
ＣＩＣによる電荷の移動はないものと考えられ、ＣＩＣ
は無視することができる。
い程、容量が小さくなることを考えれば、半導体のプロ
セスから見てｃ、ａ＜Ｃ３ａ、 Ｃ＋ｂ＜Ｃｉｂである
といえる。次にＣ，ｄとＣ３ｄを比較すると半導体のプ
ロセスから見て、第１の導体層２と半導体基板１つとの
間に第２の導体層４が挿入された分、距離が長くなり、
また、第１の導体層２の下方は第１の導体層４によって
さえぎられており、その分を除いて考えるとＣ，［＋の
容量はさらに小さくなる。最後にＣ１ｃであるが、第１
の導体層２と第２の導体層４は同時に駆動されるため、
ＣＩＣによる電荷の移動はないものと考えられ、ＣＩＣ
は無視することができる。
以上の理由からＣ１ａ＋ Ｃ１ｂ＋ Ｃ１ｃ＋ ＣＩｄ
＜ Ｃ３ａ＋ Ｃ、ｂ＋ Ｃ、ｄとなる。すなわち、本
実施例における回路配線用の第１の導体層２に付帯する
浮遊容量は従来例と比較して減少させることができる。
＜ Ｃ３ａ＋ Ｃ、ｂ＋ Ｃ、ｄとなる。すなわち、本
実施例における回路配線用の第１の導体層２に付帯する
浮遊容量は従来例と比較して減少させることができる。
第２図は本発明の第２の実施例を示す半導体チ・ツブの
断面図である。導体層５．８は第１の導体層７と同じ配
線層にあり、かつ、導体層５．８及び第１の導体層７は
各々異なる信号の配線である。第２の導体層６は導体層
５，８及び第１の導体層７と同じ配線層にあり、導体層
５．８及び第１の導体層７の間に第１の導体層７と平行
に挿入される。第１の導体層７及び第２の導体層６の両
端は第１の実施例の場合と同様に接続もしくは開放され
る。
断面図である。導体層５．８は第１の導体層７と同じ配
線層にあり、かつ、導体層５．８及び第１の導体層７は
各々異なる信号の配線である。第２の導体層６は導体層
５，８及び第１の導体層７と同じ配線層にあり、導体層
５．８及び第１の導体層７の間に第１の導体層７と平行
に挿入される。第１の導体層７及び第２の導体層６の両
端は第１の実施例の場合と同様に接続もしくは開放され
る。
第２図において第１の導体層７に付帯する浮遊容量とし
ては、第２の導体層６との間に付帯する配線間容量（以
下導体層５側の配線間容量をＣ２ａ、反対側をＣ２ｂと
する）と第１の導体層７と半導体基板１９との間に付帯
する基板間容量（以下Ｃ２ｄとする）がある。第３図に
おいては実施例での定義に従い、Ｃ２ａとＣ３ａ＋ Ｃ
２ｂとｃ、ｂ、 Ｃ２ｄとＣ３ｄが対応しているものと
する。Ｃ２ａは第１の導体層７と第２の導体層６が同時
に駆動されていることから考えてＣ２ａによる電荷の移
動は通常無視できる。もし第１の導体層７と導体Ｒ５の
信号が逆相であったとしても第２の導体層６によってそ
の影響が緩和されるため実効的にＣ２ａ（Ｃ３ａである
と考えてよい。同様にしてＣ２ｂ＜Ｃ３ｂということが
いえる。またＣ２ｄとＣ，ｄに関しては本実施例２と従
来例とではその差はない。
ては、第２の導体層６との間に付帯する配線間容量（以
下導体層５側の配線間容量をＣ２ａ、反対側をＣ２ｂと
する）と第１の導体層７と半導体基板１９との間に付帯
する基板間容量（以下Ｃ２ｄとする）がある。第３図に
おいては実施例での定義に従い、Ｃ２ａとＣ３ａ＋ Ｃ
２ｂとｃ、ｂ、 Ｃ２ｄとＣ３ｄが対応しているものと
する。Ｃ２ａは第１の導体層７と第２の導体層６が同時
に駆動されていることから考えてＣ２ａによる電荷の移
動は通常無視できる。もし第１の導体層７と導体Ｒ５の
信号が逆相であったとしても第２の導体層６によってそ
の影響が緩和されるため実効的にＣ２ａ（Ｃ３ａである
と考えてよい。同様にしてＣ２ｂ＜Ｃ３ｂということが
いえる。またＣ２ｄとＣ，ｄに関しては本実施例２と従
来例とではその差はない。
以上の理由から実効的にＣ２ａ＋ Ｃ２ｂ＋ Ｃ２ｄ＜
Ｃ１ａ＋ Ｃ３ｂ十Ｃ３ｄであるといえる。すなわち、
本実施例２における回路配線用の第１の導電体７に付帯
する浮遊容量は従来例と比較して減少させることができ
る。
Ｃ１ａ＋ Ｃ３ｂ十Ｃ３ｄであるといえる。すなわち、
本実施例２における回路配線用の第１の導電体７に付帯
する浮遊容量は従来例と比較して減少させることができ
る。
以上説明したように本発明は、回路配線用の第１の導体
層に近接し、かつ平行に少くとも１層の第２の導体層を
配置し、第１の導体層及び第２の導体層を同時に駆動す
ることにより、回路配線用の第１の導体層に付帯する基
板間あるいは配線間の浮遊容量を実効的に減少させ、信
号の遅延を小さくすることができ、同じく、回路配線用
の第１の導体層に付帯する浮遊容量か減少するため信号
駆動回路の能力を大きくする必要がなく、同回路におけ
る貫通電流を減らすことができる効果がある。
層に近接し、かつ平行に少くとも１層の第２の導体層を
配置し、第１の導体層及び第２の導体層を同時に駆動す
ることにより、回路配線用の第１の導体層に付帯する基
板間あるいは配線間の浮遊容量を実効的に減少させ、信
号の遅延を小さくすることができ、同じく、回路配線用
の第１の導体層に付帯する浮遊容量か減少するため信号
駆動回路の能力を大きくする必要がなく、同回路におけ
る貫通電流を減らすことができる効果がある。
第１図及び第２図は本発明の第１及び第２の実施例を示
す半導体チップの断面図、第３図は従来の半導体集積回
路の一例を示す半導体チップの断面図、第４図は本発明
の第１の実施例を説明するためのブロック図である。 １．３，５，８，９，１０．１１・・・導体層、２．７
．１５・・・第１の導体層、４．６．１６・・・第２の
導体層、１２・・・信号発生回路、１３・・・第１の信
号駆動回路、１４・・・第２の信号駆動回路、１７・・
・次段回路、１８・・・層間絶縁膜、１９・・・半導体
基板、２０・・・酸化膜、２１，２２，２３，２４゜２
５．２６，２７．２８，２９，３０．３１・・・浮遊容
量。
す半導体チップの断面図、第３図は従来の半導体集積回
路の一例を示す半導体チップの断面図、第４図は本発明
の第１の実施例を説明するためのブロック図である。 １．３，５，８，９，１０．１１・・・導体層、２．７
．１５・・・第１の導体層、４．６．１６・・・第２の
導体層、１２・・・信号発生回路、１３・・・第１の信
号駆動回路、１４・・・第２の信号駆動回路、１７・・
・次段回路、１８・・・層間絶縁膜、１９・・・半導体
基板、２０・・・酸化膜、２１，２２，２３，２４゜２
５．２６，２７．２８，２９，３０．３１・・・浮遊容
量。
Claims (1)
- 半導体基板上に絶縁膜を介して配置され始端を第１の信
号駆動回路の出力に接続し且つ終端を次段回路に接続さ
れた回路配線用の第１の導体層と、該導体層に近接しか
つ平行に配置されて始端を第１の駆動回路と動作を同じ
くする第２の信号駆動回路の出力に接続し且つ終端を開
放した少くとも１層の第２の導体層とを有することを特
徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18871288A JPH0237763A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18871288A JPH0237763A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0237763A true JPH0237763A (ja) | 1990-02-07 |
Family
ID=16228473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18871288A Pending JPH0237763A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0237763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000174017A (ja) * | 1998-07-31 | 2000-06-23 | Stmicroelectronics Inc | 導体における伝搬遅延を減少させる装置及び方法 |
| US6348723B1 (en) | 1995-04-28 | 2002-02-19 | Sharp Kabushiki Kaisha | Semiconductor device with a dummy wire positioned to prevent charging/discharging of the parasitic capacitance of a signal wire |
-
1988
- 1988-07-27 JP JP18871288A patent/JPH0237763A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348723B1 (en) | 1995-04-28 | 2002-02-19 | Sharp Kabushiki Kaisha | Semiconductor device with a dummy wire positioned to prevent charging/discharging of the parasitic capacitance of a signal wire |
| JP2000174017A (ja) * | 1998-07-31 | 2000-06-23 | Stmicroelectronics Inc | 導体における伝搬遅延を減少させる装置及び方法 |
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