JPH0237763A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0237763A JPH0237763A JP18871288A JP18871288A JPH0237763A JP H0237763 A JPH0237763 A JP H0237763A JP 18871288 A JP18871288 A JP 18871288A JP 18871288 A JP18871288 A JP 18871288A JP H0237763 A JPH0237763 A JP H0237763A
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- Japan
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- conductor layer
- circuit
- conductor
- output
- wiring
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- Pending
Links
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- 239000004020 conductor Substances 0.000 claims abstract description 87
- 239000000758 substrate Substances 0.000 claims description 13
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 230000000977 initiatory effect Effects 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 73
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来の半導体集積回路の配線は第3図に示すように、半
導体基板19上に形成された酸化M20の上に金属又は
多結晶シリコン等の導体層910.11を設けて構成し
ていた。特に、高速化が要求される用途においては、例
えば、導体層10、を配線として高速化に適合させる場
合、導体110を低抵抗材料で構成するかあるいは、導
体層】0を駆動する回路のデイメンジョンを大きくする
など駆動能力を向上させるといった対策がとられてきた
。
導体基板19上に形成された酸化M20の上に金属又は
多結晶シリコン等の導体層910.11を設けて構成し
ていた。特に、高速化が要求される用途においては、例
えば、導体層10、を配線として高速化に適合させる場
合、導体110を低抵抗材料で構成するかあるいは、導
体層】0を駆動する回路のデイメンジョンを大きくする
など駆動能力を向上させるといった対策がとられてきた
。
上述した従来の半導体集積回路は、導体層10の材質を
低抵抗の材質におきかえて高速化をはかっても導体層9
,10の間、導体層10.11の間といった配線間隔及
び導体層10と基板間との距離は同じであるため、導体
層に付帯する浮遊容量<Csa+C3b+CgC)の値
もかわらず、浮遊容量による信号の遅延を減らすことが
できない。また配線の駆動回路の駆動能力向上のために
駆動回路のティメンジョンを大きくして高速化をはかっ
た場き、駆動回路における貫通電流が大きくなり、消費
電流が増大するという欠点がある。
低抵抗の材質におきかえて高速化をはかっても導体層9
,10の間、導体層10.11の間といった配線間隔及
び導体層10と基板間との距離は同じであるため、導体
層に付帯する浮遊容量<Csa+C3b+CgC)の値
もかわらず、浮遊容量による信号の遅延を減らすことが
できない。また配線の駆動回路の駆動能力向上のために
駆動回路のティメンジョンを大きくして高速化をはかっ
た場き、駆動回路における貫通電流が大きくなり、消費
電流が増大するという欠点がある。
本発明の半導体S積回路は、半導体基板上に酸化膜を介
して配置され、始端は第1の信号駆動回路の出力に接続
し、終端は次段回路入力となる第1の導体層と、該導電
体に近接し、かつ平行に配置され始端は第1の信号駆動
回路と動作を同じくする第2の信号駆動回路の出力に接
続し、終端は開放とする少くとも1層の第2の導電体を
有する。
して配置され、始端は第1の信号駆動回路の出力に接続
し、終端は次段回路入力となる第1の導体層と、該導電
体に近接し、かつ平行に配置され始端は第1の信号駆動
回路と動作を同じくする第2の信号駆動回路の出力に接
続し、終端は開放とする少くとも1層の第2の導電体を
有する。
次に、本発明について図面を参照して説明する。
第1図は本発明の第1の実施例を示す半導体チップの断
面図である。導体層1,3及び第1の導電体層2は各々
異なる信号の配線であり、特に第1の導体層2は信号発
生回路の出力を入力とする第1の信号駆動回路の出力を
始端に接続し、終端を次段回路の入力に接続する。第2
の導体層4は前記信号発生回路の出力を入力とする第2
の信号駆動回路の出力を始端に接続し、終端を開放して
おり、第1の導体層2と半導体基板19との間に第1の
導体層2と平行に挿入された金属配線もしくは多結晶シ
リコン配線である。
面図である。導体層1,3及び第1の導電体層2は各々
異なる信号の配線であり、特に第1の導体層2は信号発
生回路の出力を入力とする第1の信号駆動回路の出力を
始端に接続し、終端を次段回路の入力に接続する。第2
の導体層4は前記信号発生回路の出力を入力とする第2
の信号駆動回路の出力を始端に接続し、終端を開放して
おり、第1の導体層2と半導体基板19との間に第1の
導体層2と平行に挿入された金属配線もしくは多結晶シ
リコン配線である。
第4図は本発明の第1の実施例を説明するためのブロッ
ク図であり、接続は第1図の説明の中に記述した通りで
ある。
ク図であり、接続は第1図の説明の中に記述した通りで
ある。
第1図において、第1の導体層2に付帯する浮遊容量と
しては、導体層1.3及び第2の導体層4との間に付帯
する配線間容量(以下、第1の導体層2と導体層1の間
の配線間容量をC1a、導体層2と導体層3との配線間
容量をC1h、導体層2と第2の導体層4との配線間容
量をC1cとする)と第1の導体層2と半導体基板1つ
との間に付帯する基板間容量(以下C,dとする)があ
る。
しては、導体層1.3及び第2の導体層4との間に付帯
する配線間容量(以下、第1の導体層2と導体層1の間
の配線間容量をC1a、導体層2と導体層3との配線間
容量をC1h、導体層2と第2の導体層4との配線間容
量をC1cとする)と第1の導体層2と半導体基板1つ
との間に付帯する基板間容量(以下C,dとする)があ
る。
第3図において、導体層10に付帯する浮遊容量として
導体層9,10の間、導体層10.11の間の配線間容
量(以下それぞれC3a+ C3bとする)と導体層1
0と半導体基板1つとの間の基板間容量(以下C3dと
する)が考えられる。
導体層9,10の間、導体層10.11の間の配線間容
量(以下それぞれC3a+ C3bとする)と導体層1
0と半導体基板1つとの間の基板間容量(以下C3dと
する)が考えられる。
両者の浮遊容量を比較すると、まずC1aとC3a。
C1bとC3bが対応しているが、導体層間の距離が長
い程、容量が小さくなることを考えれば、半導体のプロ
セスから見てc、a<C3a、 C+b<Cibである
といえる。次にC,dとC3dを比較すると半導体のプ
ロセスから見て、第1の導体層2と半導体基板1つとの
間に第2の導体層4が挿入された分、距離が長くなり、
また、第1の導体層2の下方は第1の導体層4によって
さえぎられており、その分を除いて考えるとC,[+の
容量はさらに小さくなる。最後にC1cであるが、第1
の導体層2と第2の導体層4は同時に駆動されるため、
CICによる電荷の移動はないものと考えられ、CIC
は無視することができる。
い程、容量が小さくなることを考えれば、半導体のプロ
セスから見てc、a<C3a、 C+b<Cibである
といえる。次にC,dとC3dを比較すると半導体のプ
ロセスから見て、第1の導体層2と半導体基板1つとの
間に第2の導体層4が挿入された分、距離が長くなり、
また、第1の導体層2の下方は第1の導体層4によって
さえぎられており、その分を除いて考えるとC,[+の
容量はさらに小さくなる。最後にC1cであるが、第1
の導体層2と第2の導体層4は同時に駆動されるため、
CICによる電荷の移動はないものと考えられ、CIC
は無視することができる。
以上の理由からC1a+ C1b+ C1c+ CId
< C3a+ C、b+ C、dとなる。すなわち、本
実施例における回路配線用の第1の導体層2に付帯する
浮遊容量は従来例と比較して減少させることができる。
< C3a+ C、b+ C、dとなる。すなわち、本
実施例における回路配線用の第1の導体層2に付帯する
浮遊容量は従来例と比較して減少させることができる。
第2図は本発明の第2の実施例を示す半導体チ・ツブの
断面図である。導体層5.8は第1の導体層7と同じ配
線層にあり、かつ、導体層5.8及び第1の導体層7は
各々異なる信号の配線である。第2の導体層6は導体層
5,8及び第1の導体層7と同じ配線層にあり、導体層
5.8及び第1の導体層7の間に第1の導体層7と平行
に挿入される。第1の導体層7及び第2の導体層6の両
端は第1の実施例の場合と同様に接続もしくは開放され
る。
断面図である。導体層5.8は第1の導体層7と同じ配
線層にあり、かつ、導体層5.8及び第1の導体層7は
各々異なる信号の配線である。第2の導体層6は導体層
5,8及び第1の導体層7と同じ配線層にあり、導体層
5.8及び第1の導体層7の間に第1の導体層7と平行
に挿入される。第1の導体層7及び第2の導体層6の両
端は第1の実施例の場合と同様に接続もしくは開放され
る。
第2図において第1の導体層7に付帯する浮遊容量とし
ては、第2の導体層6との間に付帯する配線間容量(以
下導体層5側の配線間容量をC2a、反対側をC2bと
する)と第1の導体層7と半導体基板19との間に付帯
する基板間容量(以下C2dとする)がある。第3図に
おいては実施例での定義に従い、C2aとC3a+ C
2bとc、b、 C2dとC3dが対応しているものと
する。C2aは第1の導体層7と第2の導体層6が同時
に駆動されていることから考えてC2aによる電荷の移
動は通常無視できる。もし第1の導体層7と導体R5の
信号が逆相であったとしても第2の導体層6によってそ
の影響が緩和されるため実効的にC2a(C3aである
と考えてよい。同様にしてC2b<C3bということが
いえる。またC2dとC,dに関しては本実施例2と従
来例とではその差はない。
ては、第2の導体層6との間に付帯する配線間容量(以
下導体層5側の配線間容量をC2a、反対側をC2bと
する)と第1の導体層7と半導体基板19との間に付帯
する基板間容量(以下C2dとする)がある。第3図に
おいては実施例での定義に従い、C2aとC3a+ C
2bとc、b、 C2dとC3dが対応しているものと
する。C2aは第1の導体層7と第2の導体層6が同時
に駆動されていることから考えてC2aによる電荷の移
動は通常無視できる。もし第1の導体層7と導体R5の
信号が逆相であったとしても第2の導体層6によってそ
の影響が緩和されるため実効的にC2a(C3aである
と考えてよい。同様にしてC2b<C3bということが
いえる。またC2dとC,dに関しては本実施例2と従
来例とではその差はない。
以上の理由から実効的にC2a+ C2b+ C2d<
C1a+ C3b十C3dであるといえる。すなわち、
本実施例2における回路配線用の第1の導電体7に付帯
する浮遊容量は従来例と比較して減少させることができ
る。
C1a+ C3b十C3dであるといえる。すなわち、
本実施例2における回路配線用の第1の導電体7に付帯
する浮遊容量は従来例と比較して減少させることができ
る。
以上説明したように本発明は、回路配線用の第1の導体
層に近接し、かつ平行に少くとも1層の第2の導体層を
配置し、第1の導体層及び第2の導体層を同時に駆動す
ることにより、回路配線用の第1の導体層に付帯する基
板間あるいは配線間の浮遊容量を実効的に減少させ、信
号の遅延を小さくすることができ、同じく、回路配線用
の第1の導体層に付帯する浮遊容量か減少するため信号
駆動回路の能力を大きくする必要がなく、同回路におけ
る貫通電流を減らすことができる効果がある。
層に近接し、かつ平行に少くとも1層の第2の導体層を
配置し、第1の導体層及び第2の導体層を同時に駆動す
ることにより、回路配線用の第1の導体層に付帯する基
板間あるいは配線間の浮遊容量を実効的に減少させ、信
号の遅延を小さくすることができ、同じく、回路配線用
の第1の導体層に付帯する浮遊容量か減少するため信号
駆動回路の能力を大きくする必要がなく、同回路におけ
る貫通電流を減らすことができる効果がある。
第1図及び第2図は本発明の第1及び第2の実施例を示
す半導体チップの断面図、第3図は従来の半導体集積回
路の一例を示す半導体チップの断面図、第4図は本発明
の第1の実施例を説明するためのブロック図である。 1.3,5,8,9,10.11・・・導体層、2.7
.15・・・第1の導体層、4.6.16・・・第2の
導体層、12・・・信号発生回路、13・・・第1の信
号駆動回路、14・・・第2の信号駆動回路、17・・
・次段回路、18・・・層間絶縁膜、19・・・半導体
基板、20・・・酸化膜、21,22,23,24゜2
5.26,27.28,29,30.31・・・浮遊容
量。
す半導体チップの断面図、第3図は従来の半導体集積回
路の一例を示す半導体チップの断面図、第4図は本発明
の第1の実施例を説明するためのブロック図である。 1.3,5,8,9,10.11・・・導体層、2.7
.15・・・第1の導体層、4.6.16・・・第2の
導体層、12・・・信号発生回路、13・・・第1の信
号駆動回路、14・・・第2の信号駆動回路、17・・
・次段回路、18・・・層間絶縁膜、19・・・半導体
基板、20・・・酸化膜、21,22,23,24゜2
5.26,27.28,29,30.31・・・浮遊容
量。
Claims (1)
- 半導体基板上に絶縁膜を介して配置され始端を第1の信
号駆動回路の出力に接続し且つ終端を次段回路に接続さ
れた回路配線用の第1の導体層と、該導体層に近接しか
つ平行に配置されて始端を第1の駆動回路と動作を同じ
くする第2の信号駆動回路の出力に接続し且つ終端を開
放した少くとも1層の第2の導体層とを有することを特
徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18871288A JPH0237763A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18871288A JPH0237763A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0237763A true JPH0237763A (ja) | 1990-02-07 |
Family
ID=16228473
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18871288A Pending JPH0237763A (ja) | 1988-07-27 | 1988-07-27 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0237763A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000174017A (ja) * | 1998-07-31 | 2000-06-23 | Stmicroelectronics Inc | 導体における伝搬遅延を減少させる装置及び方法 |
US6348723B1 (en) | 1995-04-28 | 2002-02-19 | Sharp Kabushiki Kaisha | Semiconductor device with a dummy wire positioned to prevent charging/discharging of the parasitic capacitance of a signal wire |
-
1988
- 1988-07-27 JP JP18871288A patent/JPH0237763A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6348723B1 (en) | 1995-04-28 | 2002-02-19 | Sharp Kabushiki Kaisha | Semiconductor device with a dummy wire positioned to prevent charging/discharging of the parasitic capacitance of a signal wire |
JP2000174017A (ja) * | 1998-07-31 | 2000-06-23 | Stmicroelectronics Inc | 導体における伝搬遅延を減少させる装置及び方法 |
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