JP3387988B2 - 配線基板及び半導体モジュール - Google Patents

配線基板及び半導体モジュール

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、半導体装置を搭載す
る配線基板、及び半導体モジュールに関し、特に高速信
号を取り扱い、特性インピーダンスをコントロールした
配線基板、及び半導体モジュールに関する。
【0002】
【従来の技術】近年コンピュータや通信機器の分野で
は、半導体技術の進歩に伴い信号処理の高速化が進み、
配線基板での信号遅延が無視できなくなってきている。
従来の配線基板では複数に分岐する配線を配線基板に配
置接続する際に、到達先(主として半導体装置の入力端
子)までの直線的距離が短い地点から順に分岐した子配
線を接続させていた。この場合問題になるのは、それぞ
れの到達先までの信号の遅延時間が異なるということで
ある。この差はスキューと呼ばれ、高速信号を取り扱う
際には各到達点への信号の伝わる時間が異なるため、動
作タイミングがずれるという問題がある。
【0003】図3は分岐配線の状態を模式的に示したも
ので、配線基板1上に実装された第1の半導体装置2の
出力パッド3がボンディングワイヤ4で配線基板上の出
力端子5に接続されている。この出力端子5より発した
配線6が、第2の半導体装置7の入力パッド8a〜8f
に同じくボンディングワイヤ4で接続される配線基板上
の入力端子9a〜9fに、前記出力端子5からの直線的
距離の短い順に分岐していく状態を示している。前記出
力端子5を基準点として考える時、各入力端子9a〜9
fでの動作タイミングを一致させる必要があり、各配線
長を等しくするために配線長調節部10a〜10eを挿
入していた。例えば配線長調節部10aは、出力端子5
から入力端子9aまでの配線長を出力端子5から入力端
子9fまでの配線長に等しくするごとく形成されてい
る。従って配線長調節部10は、10a>10b>10
c>10d>10eの関係にある。
【0004】
【発明が解決しようとする課題】上記のように高速信号
を取り扱う際に、スキューが問題になる配線を配線長で
遅延時間を制御した場合、直線距離が最も長い部分への
遅延時間に合わせた配線長が他の配線にも必要になり、
その配線が非常に長い配線になってしまうという問題が
あった。本発明は上記事情に鑑みてなされたもので、信
号伝搬遅延時間が短くスキューの小さい配線基板を提供
しようとするものである。
【0005】
【課題を解決するための手段】上記目的を達成するため
、本発明の配線基板は、基準点より発し、且つ順次分
岐して、複数の入力端子と電気的に接続する信号配線を
有し、前記分岐した信号配線は、遅延時間のより小さい
方から順に、前記基準点との間の直線的距離がより長い
方の前記入力端子に電気的に接続することを特徴として
いる。また、本発明の半導体モジュールは、配線基板
と、前記配線基板上に実装された第1の半導体装置と、
前記配線基板上に実装された第2の半導体装置とを具備
し、前記第1の半導体装置の出力パッドは前記配線基板
の出力端子に、前記第2の半導体装置の第1の入力パッ
ドは前記配線基板の第1の入力端子に、前記第2の半導
体装置の第2の入力パッドは前記配線基板の第2の入力
端子に、且つ前記第2の半導体装置の第3の入力パッド
は前記配線基板の第3の入力端子に、それぞれ電気的に
接続されており、前記第1の入力端子は、前記出力端子
に前記配線基板上の第1の配線で電気的に接続され、前
記第2の入力端子は、前記出力端子に前記配線基板上の
第2の配線で電気的に接続され、且つ前記第3の入力端
子は、前記出力端子に前記配線基板上の第3の配線で電
気的に接続され、前記第1の入力端子と前記出力端子と
の距離は、前記第2の入力端子と前記出力端子との距
離、及び前記第3の入力端子と前記出力端子との直線的
距離の何れよりも長く、且つ前記第1の配線は、前記第
2の配線、及び前記第3の配線の何れよりも遅延時間が
小さいことを特徴としている。
【0006】一般に配線の信号伝搬遅延時間は配線の持
つ配線容量によって生ずる。さらに配線に容量性負荷が
接続された場合には、配線容量と結びつき信号伝搬遅延
時間を増加させる。従って容量性負荷が接続される場合
には、この影響を加味した配線設計がなされるべきであ
る。
【0007】そこで容量性負荷が接続された場合の信号
伝搬遅延時間を考えてみる。無負荷時の配線単独での単
位長当たりの遅延時間をaとし、負荷となる半導体装置
の入力容量を配線の単位長当たりで表したものをb,単
位長当たりの配線容量をcとすると、半導体装置を負荷
としてつないだ場合の単位長当たりの信号伝搬遅延時間
tは次のように表される。(例えば Rao R.Tammala,En
gene J.Rymaszewskiマイクロエレクトロニクス パッ
ケージング ハンドブック 日経BP社 1991Page.10
9,110) t=a(b/c+1)0.5 次に図4に示すような配線モデルを考えてみる。同図に
おいて Outは第1の半導体装置の出力端子で、これより
発した配線が第2の半導体装置の入力端子Inに達して
いる。途中分岐点P1 、P2 、……,Pi , ……、P
n-1 で分岐した配線が、前記第2の半導体装置の入力端
子I1 、I2 、……、Ii 、……、In-1にそれぞれ入
力している。前記出力端子 Outから第1の分岐点P1
での距離をS1 、同じく分岐点Pi よりPi+1 までの距
離をSi+1 とする。また各分岐点Pi から前記第2の半
導体装置の入力端子Ii までの距離をLi とし、前記出
力端子Out から前記入力端子Ii までの直線距離をKi
とする。このとき配線Si およびLi における信号遅延
時間tSi、tLiは、次のようになる。
【0008】 tSi=a((n−i+1)*b/Si /c+1)0.5Li=a(b/Li /c+1)0.5Siは基準点に近いものほど半導体装置の入力容量を多
く負荷されることになるので値が大きくなる。従って次
の関係が成り立つ。 tS1>tS2>・・・・>tSn また入力端子Ii における出力端子よりの遅延時間tIi
は次のようになる。
【0009】tIi=tS1+tS2+・・・+tSi+tLi 従ってtIiについてはtLiが全て同一長さとすれば次の
関係がなりたつ。 tI1<tI2<・・・・<tIn 一方出力端子より入力端子までの直線距離Kn について
は次の関係が成り立つ。
【0010】K1 <K2 <・・・・<Kn 従って従来の配線手法は、直線距離の長い(遠い)入力
端子に遅延時間の大きい配線をつないでいたことにな
る。この場合の遅延時間は、単に配線長のみを考慮した
ものでなく、上記のように半導体装置の負荷容量をも考
慮している。
【0011】一般に半導体装置の入力負荷容量は、CM
OSタイプの半導体で5pF程度であり、一方マルチチ
ップモジュール等の薄膜配線における配線容量は2pF
/cm程度であり、半導体装置の入力容量を考慮した配
線設計が必要である。
【0012】本発明においては半導体装置の入力容量を
考慮して、直線距離の長い(遠い)入力端子に遅延時間
の小さい配線を接続するようにしたので、配線遅延時間
を全般的に短くすることができる。
【0013】本発明の配線方法を、従来の配線方法を説
明した図4と同様な図2の配線モデルを使用して説明す
る。図2において Outは第1の半導体装置の出力端子
で、これより発した配線が第2の半導体装置の入力端子
n に達している。途中分岐点P1 、P2 、……,P
i , ……、Pn-1 で分岐した配線が、前記第2の半導体
装置の入力端子I1 、I2 、……、Ii 、……、In-1
にそれぞれ入力している。前記出力端子Out から第1の
分岐点P1 までの距離をS1 、同じく分岐点Pi よりP
i+1 までの距離をSi+1 とする。また各分岐点Pi から
前記第2の半導体装置の入力端子Ii までの距離をLi
とし、前記出力端子Out から前記入力端子Ii までの直
線距離をKi とする。各部の名称は図4の場合と全く同
じであるが、分岐の仕方が異なるのでI1 〜In とK1
〜Kn の配列が図4とは逆になっている。このとき配線
i およびLi における信号遅延時間tSi、tLiは、図
4の場合と同様に次のようになる。
【0014】 tSi=a((n−i+1)*b/Si /c+1)0.5Li=a(b/Li /c+1)0.5Siは基準点に近いものほど半導体装置の入力容量を多
く負荷されることになるので値が大きくなる。従って次
の関係も成り立つ。 tS1>tS2>・・・・>tSn また入力端子Ii における出力端子よりの遅延時間tIi
も次のようになる。
【0015】tIi=tS1+tS2+・・・+tSi+tLi 図2の場合はLi の長さが各入力端子によって異なる
が、入力容量が重畳するtSiが支配的であるので、やは
り次の関係が成り立つ。
【0016】tI1<tI2<・・・<tIn 一方出力端子より入力端子までの直線距離Kn について
は次の関係が成り立つ。 K1 >K2 >・・・>Kn 従って本発明の配線手法は、直線距離の長い(遠い)入
力端子に遅延時間の小さい配線をつなぐことになる。
【0017】
【作用】上記のように本発明においては半導体装置の入
力容量を考慮して、直線距離の長い(遠い)入力端子に
遅延時間の小さい配線を接続するようにしたので、配線
遅延時間を全般的に短くすることができる。従ってスキ
ューを無くすための配線長調節部の長さも短くすること
ができる。
【0018】
【実施例】本発明の実施例を図面を参照して説明する。
図1は本発明の配線方法を模式的に示した平面図である
が、従来方法を説明した図3と同一部分には同一符号を
付して比較がしやすいようにしている。
【0019】図1において配線基板1上に実装された第
1の半導体装置2の出力パッド3がボンディングワイヤ
4で配線基板上の出力端子5に接続されている。この出
力端子5より発した配線6が、第2の半導体装置7の入
力パッド8a〜8fに同じくボンディングワイヤ4で接
続される配線基板上の入力端子9a〜9fに、前記出力
端子5からの直線的距離の長い順に分岐して配線されて
いる。即ち第1の分岐配線61 は入力端子9fに、第2
の分岐配線62 が9eに、主配線6は入力端子9a に接
続されている。
【0020】前記出力端子5を基準点として考えて、各
入力端子9a〜9fでの動作タイミングを一致させるた
めに配線長調節部10a〜10eを挿入しているが、半
導体装置の入力容量を考慮して、分岐線を遅延時間の小
さい順に直線距離の遠い入力端子に接続するようにして
あるので、配線長調節部10a〜10eの長さは、従来
方法の配線長調節部の長さより短くすることができる。
【0021】具体例として配線基板1としてセラミック
基板上にポリイミド樹脂を絶縁層とし銅を主体とした導
体配線で回路形成した薄膜多層基板を使用した。第1の
半導体装置2として、CMOS型のICチップを使用
し、そのバッファ出力3を前記配線基板上の出力端子5
ワイヤボンディングで接続した。第2の半導体チップ7
として、他のCMOS型のICチップを使用し、そのバ
ッファ入力8a〜8fを前記配線基板1の入力端子9a
〜9fにワイヤボンディングで接続した。出力端子5と
入力端子9a〜9fの間の配線は、線幅30μm,線間
隔60μm、線の厚さ3μmの配線ルールを使用した。
その結果信号遅延時間は従来方法の配線に比較して30
%以上短くなり、また配線所要面積は従来方法の配線に
比較して10%減少させることができた。
【0022】以上実施例を説明したが、本発明は上記実
施例に限られるものではなく、発明の主旨を逸脱しない
範囲で種々の変形を採り得る。例えば上記実施例では第
1の半導体チップ1の出力端子を遅延時間を考える上で
の基準点としたが、基準点は半導体装置の出力端子に限
られるものではなく、ある内部配線がある地点から分岐
を始める場合に、その地点を基準点とすることもでき
る。また入力端子も半導体装置の入力端子とは限られな
い。
【0023】
【発明の効果】上記のように基準点より発し複数の入力
端子へ順次分岐する信号配線において、この分岐の順番
を前記基準点と前記入力端子間の直線的距離の長い順に
したので、入力端子の入力容量を考慮した信号伝搬遅延
時間は大幅に短くなり、また各入力端子における信号伝
搬遅延時間の差も小さくなるので、配線長調節部の配線
も全般的に小さくでき配線の面積効率をあげることがで
きる。
【図面の簡単な説明】
【図1】本発明の実施例に係わる配線基板に、半導体チ
ップを実装した状態を示した模式図。
【図2】本発明の実施例に係わる配線基板の信号伝搬遅
延時間を説明するためのモデル図。
【図3】従来技術に係わる配線基板に、半導体チップを
実装した状態を示した模式図。
【図4】従来技術に係わる配線基板の信号伝搬遅延時間
を説明するためのモデル図。
【符号の説明】
1 … 配線基板 2 … 第1の半導体チップ 3 … 出力パッド 4 … ボンディングワイヤ 5 … 出力端子 6 … 配線 7 … 第2の半導体チップ 8 … 入力パッド 9 … 入力端子 10 … 配線長調節部

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】基準点より発し、且つ順次分岐して、複数
    の入力端子と電気的に接続する信号配線を有し、前記分
    岐した信号配線は、遅延時間のより小さい方から順に、
    前記基準点との間の直線的距離がより長い方の前記入力
    端子に電気的に接続することを特徴とする配線基板。
  2. 【請求項2】前記基準点が半導体素子の出力端子である
    ことを特徴とする請求項1に記載の配線基板
  3. 【請求項3】配線基板と、 前記配線基板上に実装された第1の半導体装置と、 前記配線基板上に実装された第2の半導体装置とを具備
    し、 前記第1の半導体装置の出力パッドは前記配線基板の出
    力端子に、前記第2の半導体装置の第1の入力パッドは
    前記配線基板の第1の入力端子に、前記第2の半導体装
    置の第2の入力パッドは前記配線基板の第2の入力端子
    に、且つ前記第2の半導体装置の第3の入力パッドは前
    記配線基板の第3の入力端子に、それぞれ電気的に接続
    されており、 前記第1の入力端子は、前記出力端子に前記配線基板上
    の第1の配線で電気的に接続され、前記第2の入力端子
    は、前記出力端子に前記配線基板上の第2の配線で電気
    的に接続され、且つ前記第3の入力端子は、前記出力端
    子に前記配線基板上の第3の配線で電気的に接続され、 前記第1の入力端子と前記出力端子との距離は、前記第
    2の入力端子と前記出力端子との距離、及び前記第3の
    入力端子と前記出力端子との直線的距離の何れよりも長
    く、且つ前記第1の配線は、前記第2の配線、及び前記
    第3の配線の何れよりも遅延時間が小さいことを特徴と
    する半導体モジュール。
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