JP3387988B2 - 配線基板及び半導体モジュール - Google Patents
配線基板及び半導体モジュールInfo
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置を搭載す
る配線基板、及び半導体モジュールに関し、特に高速信
号を取り扱い、特性インピーダンスをコントロールした
配線基板、及び半導体モジュールに関する。
る配線基板、及び半導体モジュールに関し、特に高速信
号を取り扱い、特性インピーダンスをコントロールした
配線基板、及び半導体モジュールに関する。
【０００２】
【従来の技術】近年コンピュータや通信機器の分野で
は、半導体技術の進歩に伴い信号処理の高速化が進み、
配線基板での信号遅延が無視できなくなってきている。
従来の配線基板では複数に分岐する配線を配線基板に配
置接続する際に、到達先（主として半導体装置の入力端
子）までの直線的距離が短い地点から順に分岐した子配
線を接続させていた。この場合問題になるのは、それぞ
れの到達先までの信号の遅延時間が異なるということで
ある。この差はスキューと呼ばれ、高速信号を取り扱う
際には各到達点への信号の伝わる時間が異なるため、動
作タイミングがずれるという問題がある。
は、半導体技術の進歩に伴い信号処理の高速化が進み、
配線基板での信号遅延が無視できなくなってきている。
従来の配線基板では複数に分岐する配線を配線基板に配
置接続する際に、到達先（主として半導体装置の入力端
子）までの直線的距離が短い地点から順に分岐した子配
線を接続させていた。この場合問題になるのは、それぞ
れの到達先までの信号の遅延時間が異なるということで
ある。この差はスキューと呼ばれ、高速信号を取り扱う
際には各到達点への信号の伝わる時間が異なるため、動
作タイミングがずれるという問題がある。
【０００３】図３は分岐配線の状態を模式的に示したも
ので、配線基板１上に実装された第１の半導体装置２の
出力パッド３がボンディングワイヤ４で配線基板上の出
力端子５に接続されている。この出力端子５より発した
配線６が、第２の半導体装置７の入力パッド８ａ〜８ｆ
に同じくボンディングワイヤ４で接続される配線基板上
の入力端子９ａ〜９ｆに、前記出力端子５からの直線的
距離の短い順に分岐していく状態を示している。前記出
力端子５を基準点として考える時、各入力端子９ａ〜９
ｆでの動作タイミングを一致させる必要があり、各配線
長を等しくするために配線長調節部１０ａ〜１０ｅを挿
入していた。例えば配線長調節部１０ａは、出力端子５
から入力端子９ａまでの配線長を出力端子５から入力端
子９ｆまでの配線長に等しくするごとく形成されてい
る。従って配線長調節部１０は、１０ａ＞１０ｂ＞１０
ｃ＞１０ｄ＞１０ｅの関係にある。
ので、配線基板１上に実装された第１の半導体装置２の
出力パッド３がボンディングワイヤ４で配線基板上の出
力端子５に接続されている。この出力端子５より発した
配線６が、第２の半導体装置７の入力パッド８ａ〜８ｆ
に同じくボンディングワイヤ４で接続される配線基板上
の入力端子９ａ〜９ｆに、前記出力端子５からの直線的
距離の短い順に分岐していく状態を示している。前記出
力端子５を基準点として考える時、各入力端子９ａ〜９
ｆでの動作タイミングを一致させる必要があり、各配線
長を等しくするために配線長調節部１０ａ〜１０ｅを挿
入していた。例えば配線長調節部１０ａは、出力端子５
から入力端子９ａまでの配線長を出力端子５から入力端
子９ｆまでの配線長に等しくするごとく形成されてい
る。従って配線長調節部１０は、１０ａ＞１０ｂ＞１０
ｃ＞１０ｄ＞１０ｅの関係にある。
【０００４】
【発明が解決しようとする課題】上記のように高速信号
を取り扱う際に、スキューが問題になる配線を配線長で
遅延時間を制御した場合、直線距離が最も長い部分への
遅延時間に合わせた配線長が他の配線にも必要になり、
その配線が非常に長い配線になってしまうという問題が
あった。本発明は上記事情に鑑みてなされたもので、信
号伝搬遅延時間が短くスキューの小さい配線基板を提供
しようとするものである。
を取り扱う際に、スキューが問題になる配線を配線長で
遅延時間を制御した場合、直線距離が最も長い部分への
遅延時間に合わせた配線長が他の配線にも必要になり、
その配線が非常に長い配線になってしまうという問題が
あった。本発明は上記事情に鑑みてなされたもので、信
号伝搬遅延時間が短くスキューの小さい配線基板を提供
しようとするものである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の配線基板は、基準点より発し、且つ順次分
岐して、複数の入力端子と電気的に接続する信号配線を
有し、前記分岐した信号配線は、遅延時間のより小さい
方から順に、前記基準点との間の直線的距離がより長い
方の前記入力端子に電気的に接続することを特徴として
いる。また、本発明の半導体モジュールは、配線基板
と、前記配線基板上に実装された第１の半導体装置と、
前記配線基板上に実装された第２の半導体装置とを具備
し、前記第１の半導体装置の出力パッドは前記配線基板
の出力端子に、前記第２の半導体装置の第１の入力パッ
ドは前記配線基板の第１の入力端子に、前記第２の半導
体装置の第２の入力パッドは前記配線基板の第２の入力
端子に、且つ前記第２の半導体装置の第３の入力パッド
は前記配線基板の第３の入力端子に、それぞれ電気的に
接続されており、前記第１の入力端子は、前記出力端子
に前記配線基板上の第１の配線で電気的に接続され、前
記第２の入力端子は、前記出力端子に前記配線基板上の
第２の配線で電気的に接続され、且つ前記第３の入力端
子は、前記出力端子に前記配線基板上の第３の配線で電
気的に接続され、前記第１の入力端子と前記出力端子と
の距離は、前記第２の入力端子と前記出力端子との距
離、及び前記第３の入力端子と前記出力端子との直線的
距離の何れよりも長く、且つ前記第１の配線は、前記第
２の配線、及び前記第３の配線の何れよりも遅延時間が
小さいことを特徴としている。
に、本発明の配線基板は、基準点より発し、且つ順次分
岐して、複数の入力端子と電気的に接続する信号配線を
有し、前記分岐した信号配線は、遅延時間のより小さい
方から順に、前記基準点との間の直線的距離がより長い
方の前記入力端子に電気的に接続することを特徴として
いる。また、本発明の半導体モジュールは、配線基板
と、前記配線基板上に実装された第１の半導体装置と、
前記配線基板上に実装された第２の半導体装置とを具備
し、前記第１の半導体装置の出力パッドは前記配線基板
の出力端子に、前記第２の半導体装置の第１の入力パッ
ドは前記配線基板の第１の入力端子に、前記第２の半導
体装置の第２の入力パッドは前記配線基板の第２の入力
端子に、且つ前記第２の半導体装置の第３の入力パッド
は前記配線基板の第３の入力端子に、それぞれ電気的に
接続されており、前記第１の入力端子は、前記出力端子
に前記配線基板上の第１の配線で電気的に接続され、前
記第２の入力端子は、前記出力端子に前記配線基板上の
第２の配線で電気的に接続され、且つ前記第３の入力端
子は、前記出力端子に前記配線基板上の第３の配線で電
気的に接続され、前記第１の入力端子と前記出力端子と
の距離は、前記第２の入力端子と前記出力端子との距
離、及び前記第３の入力端子と前記出力端子との直線的
距離の何れよりも長く、且つ前記第１の配線は、前記第
２の配線、及び前記第３の配線の何れよりも遅延時間が
小さいことを特徴としている。
【０００６】一般に配線の信号伝搬遅延時間は配線の持
つ配線容量によって生ずる。さらに配線に容量性負荷が
接続された場合には、配線容量と結びつき信号伝搬遅延
時間を増加させる。従って容量性負荷が接続される場合
には、この影響を加味した配線設計がなされるべきであ
る。
つ配線容量によって生ずる。さらに配線に容量性負荷が
接続された場合には、配線容量と結びつき信号伝搬遅延
時間を増加させる。従って容量性負荷が接続される場合
には、この影響を加味した配線設計がなされるべきであ
る。
【０００７】そこで容量性負荷が接続された場合の信号
伝搬遅延時間を考えてみる。無負荷時の配線単独での単
位長当たりの遅延時間をａとし、負荷となる半導体装置
の入力容量を配線の単位長当たりで表したものをｂ，単
位長当たりの配線容量をｃとすると、半導体装置を負荷
としてつないだ場合の単位長当たりの信号伝搬遅延時間
ｔは次のように表される。（例えば Rao R.Tammala,En
gene J.Rymaszewskiマイクロエレクトロニクス パッ
ケージング ハンドブック 日経ＢＰ社 1991Page.10
9,110） ｔ＝ａ（ｂ／ｃ＋１）0.5 次に図４に示すような配線モデルを考えてみる。同図に
おいて Outは第１の半導体装置の出力端子で、これより
発した配線が第２の半導体装置の入力端子Ｉnに達して
いる。途中分岐点Ｐ1 、Ｐ2 、……，Ｐi , ……、Ｐ
n-1 で分岐した配線が、前記第２の半導体装置の入力端
子Ｉ1 、Ｉ2 、……、Ｉi 、……、Ｉn-1にそれぞれ入
力している。前記出力端子 Outから第１の分岐点Ｐ1 ま
での距離をＳ1 、同じく分岐点Ｐi よりＰi+1 までの距
離をＳi+1 とする。また各分岐点Ｐi から前記第２の半
導体装置の入力端子Ｉi までの距離をＬi とし、前記出
力端子Out から前記入力端子Ｉi までの直線距離をＫi
とする。このとき配線Ｓi およびＬi における信号遅延
時間ｔSi、ｔLiは、次のようになる。
伝搬遅延時間を考えてみる。無負荷時の配線単独での単
位長当たりの遅延時間をａとし、負荷となる半導体装置
の入力容量を配線の単位長当たりで表したものをｂ，単
位長当たりの配線容量をｃとすると、半導体装置を負荷
としてつないだ場合の単位長当たりの信号伝搬遅延時間
ｔは次のように表される。（例えば Rao R.Tammala,En
gene J.Rymaszewskiマイクロエレクトロニクス パッ
ケージング ハンドブック 日経ＢＰ社 1991Page.10
9,110） ｔ＝ａ（ｂ／ｃ＋１）0.5 次に図４に示すような配線モデルを考えてみる。同図に
おいて Outは第１の半導体装置の出力端子で、これより
発した配線が第２の半導体装置の入力端子Ｉnに達して
いる。途中分岐点Ｐ1 、Ｐ2 、……，Ｐi , ……、Ｐ
n-1 で分岐した配線が、前記第２の半導体装置の入力端
子Ｉ1 、Ｉ2 、……、Ｉi 、……、Ｉn-1にそれぞれ入
力している。前記出力端子 Outから第１の分岐点Ｐ1 ま
での距離をＳ1 、同じく分岐点Ｐi よりＰi+1 までの距
離をＳi+1 とする。また各分岐点Ｐi から前記第２の半
導体装置の入力端子Ｉi までの距離をＬi とし、前記出
力端子Out から前記入力端子Ｉi までの直線距離をＫi
とする。このとき配線Ｓi およびＬi における信号遅延
時間ｔSi、ｔLiは、次のようになる。
【０００８】
ｔSi＝ａ（（ｎ−ｉ＋１）＊ｂ／Ｓi ／ｃ＋１）0.5
ｔLi＝ａ（ｂ／Ｌi ／ｃ＋１）0.5
ｔSiは基準点に近いものほど半導体装置の入力容量を多
く負荷されることになるので値が大きくなる。従って次
の関係が成り立つ。 ｔS1＞ｔS2＞・・・・＞ｔSn また入力端子Ｉi における出力端子よりの遅延時間ｔIi
は次のようになる。
く負荷されることになるので値が大きくなる。従って次
の関係が成り立つ。 ｔS1＞ｔS2＞・・・・＞ｔSn また入力端子Ｉi における出力端子よりの遅延時間ｔIi
は次のようになる。
【０００９】ｔIi＝ｔS1＋ｔS2＋・・・＋ｔSi＋ｔLi
従ってｔIiについてはｔLiが全て同一長さとすれば次の
関係がなりたつ。 ｔI1＜ｔI2＜・・・・＜ｔIn 一方出力端子より入力端子までの直線距離Ｋn について
は次の関係が成り立つ。
関係がなりたつ。 ｔI1＜ｔI2＜・・・・＜ｔIn 一方出力端子より入力端子までの直線距離Ｋn について
は次の関係が成り立つ。
【００１０】Ｋ1 ＜Ｋ2 ＜・・・・＜Ｋn
従って従来の配線手法は、直線距離の長い（遠い）入力
端子に遅延時間の大きい配線をつないでいたことにな
る。この場合の遅延時間は、単に配線長のみを考慮した
ものでなく、上記のように半導体装置の負荷容量をも考
慮している。
端子に遅延時間の大きい配線をつないでいたことにな
る。この場合の遅延時間は、単に配線長のみを考慮した
ものでなく、上記のように半導体装置の負荷容量をも考
慮している。
【００１１】一般に半導体装置の入力負荷容量は、ＣＭ
ＯＳタイプの半導体で５ｐＦ程度であり、一方マルチチ
ップモジュール等の薄膜配線における配線容量は２ｐＦ
／ｃｍ程度であり、半導体装置の入力容量を考慮した配
線設計が必要である。
ＯＳタイプの半導体で５ｐＦ程度であり、一方マルチチ
ップモジュール等の薄膜配線における配線容量は２ｐＦ
／ｃｍ程度であり、半導体装置の入力容量を考慮した配
線設計が必要である。
【００１２】本発明においては半導体装置の入力容量を
考慮して、直線距離の長い（遠い）入力端子に遅延時間
の小さい配線を接続するようにしたので、配線遅延時間
を全般的に短くすることができる。
考慮して、直線距離の長い（遠い）入力端子に遅延時間
の小さい配線を接続するようにしたので、配線遅延時間
を全般的に短くすることができる。
【００１３】本発明の配線方法を、従来の配線方法を説
明した図４と同様な図２の配線モデルを使用して説明す
る。図２において Outは第１の半導体装置の出力端子
で、これより発した配線が第２の半導体装置の入力端子
Ｉn に達している。途中分岐点Ｐ1 、Ｐ2 、……，Ｐ
i , ……、Ｐn-1 で分岐した配線が、前記第２の半導体
装置の入力端子Ｉ1 、Ｉ2 、……、Ｉi 、……、Ｉn-1
にそれぞれ入力している。前記出力端子Out から第１の
分岐点Ｐ1 までの距離をＳ1 、同じく分岐点Ｐi よりＰ
i+1 までの距離をＳi+1 とする。また各分岐点Ｐi から
前記第２の半導体装置の入力端子Ｉi までの距離をＬi
とし、前記出力端子Out から前記入力端子Ｉi までの直
線距離をＫi とする。各部の名称は図４の場合と全く同
じであるが、分岐の仕方が異なるのでＩ1 〜Ｉn とＫ1
〜Ｋn の配列が図４とは逆になっている。このとき配線
Ｓi およびＬi における信号遅延時間ｔSi、ｔLiは、図
４の場合と同様に次のようになる。
明した図４と同様な図２の配線モデルを使用して説明す
る。図２において Outは第１の半導体装置の出力端子
で、これより発した配線が第２の半導体装置の入力端子
Ｉn に達している。途中分岐点Ｐ1 、Ｐ2 、……，Ｐ
i , ……、Ｐn-1 で分岐した配線が、前記第２の半導体
装置の入力端子Ｉ1 、Ｉ2 、……、Ｉi 、……、Ｉn-1
にそれぞれ入力している。前記出力端子Out から第１の
分岐点Ｐ1 までの距離をＳ1 、同じく分岐点Ｐi よりＰ
i+1 までの距離をＳi+1 とする。また各分岐点Ｐi から
前記第２の半導体装置の入力端子Ｉi までの距離をＬi
とし、前記出力端子Out から前記入力端子Ｉi までの直
線距離をＫi とする。各部の名称は図４の場合と全く同
じであるが、分岐の仕方が異なるのでＩ1 〜Ｉn とＫ1
〜Ｋn の配列が図４とは逆になっている。このとき配線
Ｓi およびＬi における信号遅延時間ｔSi、ｔLiは、図
４の場合と同様に次のようになる。
【００１４】
ｔSi＝ａ（（ｎ−ｉ＋１）＊ｂ／Ｓi ／ｃ＋１）0.5
ｔLi＝ａ（ｂ／Ｌi ／ｃ＋１）0.5
ｔSiは基準点に近いものほど半導体装置の入力容量を多
く負荷されることになるので値が大きくなる。従って次
の関係も成り立つ。 ｔS1＞ｔS2＞・・・・＞ｔSn また入力端子Ｉi における出力端子よりの遅延時間ｔIi
も次のようになる。
く負荷されることになるので値が大きくなる。従って次
の関係も成り立つ。 ｔS1＞ｔS2＞・・・・＞ｔSn また入力端子Ｉi における出力端子よりの遅延時間ｔIi
も次のようになる。
【００１５】ｔIi＝ｔS1＋ｔS2＋・・・＋ｔSi＋ｔLi
図２の場合はＬi の長さが各入力端子によって異なる
が、入力容量が重畳するｔSiが支配的であるので、やは
り次の関係が成り立つ。
が、入力容量が重畳するｔSiが支配的であるので、やは
り次の関係が成り立つ。
【００１６】ｔI1＜ｔI2＜・・・＜ｔIn
一方出力端子より入力端子までの直線距離Ｋn について
は次の関係が成り立つ。 Ｋ1 ＞Ｋ2 ＞・・・＞Ｋn 従って本発明の配線手法は、直線距離の長い（遠い）入
力端子に遅延時間の小さい配線をつなぐことになる。
は次の関係が成り立つ。 Ｋ1 ＞Ｋ2 ＞・・・＞Ｋn 従って本発明の配線手法は、直線距離の長い（遠い）入
力端子に遅延時間の小さい配線をつなぐことになる。
【００１７】
【作用】上記のように本発明においては半導体装置の入
力容量を考慮して、直線距離の長い（遠い）入力端子に
遅延時間の小さい配線を接続するようにしたので、配線
遅延時間を全般的に短くすることができる。従ってスキ
ューを無くすための配線長調節部の長さも短くすること
ができる。
力容量を考慮して、直線距離の長い（遠い）入力端子に
遅延時間の小さい配線を接続するようにしたので、配線
遅延時間を全般的に短くすることができる。従ってスキ
ューを無くすための配線長調節部の長さも短くすること
ができる。
【００１８】
【実施例】本発明の実施例を図面を参照して説明する。
図１は本発明の配線方法を模式的に示した平面図である
が、従来方法を説明した図３と同一部分には同一符号を
付して比較がしやすいようにしている。
図１は本発明の配線方法を模式的に示した平面図である
が、従来方法を説明した図３と同一部分には同一符号を
付して比較がしやすいようにしている。
【００１９】図１において配線基板１上に実装された第
１の半導体装置２の出力パッド３がボンディングワイヤ
４で配線基板上の出力端子５に接続されている。この出
力端子５より発した配線６が、第２の半導体装置７の入
力パッド８ａ〜８ｆに同じくボンディングワイヤ４で接
続される配線基板上の入力端子９ａ〜９ｆに、前記出力
端子５からの直線的距離の長い順に分岐して配線されて
いる。即ち第１の分岐配線６1 は入力端子９ｆに、第２
の分岐配線６2 が９ｅに、主配線６は入力端子９a に接
続されている。
１の半導体装置２の出力パッド３がボンディングワイヤ
４で配線基板上の出力端子５に接続されている。この出
力端子５より発した配線６が、第２の半導体装置７の入
力パッド８ａ〜８ｆに同じくボンディングワイヤ４で接
続される配線基板上の入力端子９ａ〜９ｆに、前記出力
端子５からの直線的距離の長い順に分岐して配線されて
いる。即ち第１の分岐配線６1 は入力端子９ｆに、第２
の分岐配線６2 が９ｅに、主配線６は入力端子９a に接
続されている。
【００２０】前記出力端子５を基準点として考えて、各
入力端子９ａ〜９ｆでの動作タイミングを一致させるた
めに配線長調節部１０ａ〜１０ｅを挿入しているが、半
導体装置の入力容量を考慮して、分岐線を遅延時間の小
さい順に直線距離の遠い入力端子に接続するようにして
あるので、配線長調節部１０ａ〜１０ｅの長さは、従来
方法の配線長調節部の長さより短くすることができる。
入力端子９ａ〜９ｆでの動作タイミングを一致させるた
めに配線長調節部１０ａ〜１０ｅを挿入しているが、半
導体装置の入力容量を考慮して、分岐線を遅延時間の小
さい順に直線距離の遠い入力端子に接続するようにして
あるので、配線長調節部１０ａ〜１０ｅの長さは、従来
方法の配線長調節部の長さより短くすることができる。
【００２１】具体例として配線基板１としてセラミック
基板上にポリイミド樹脂を絶縁層とし銅を主体とした導
体配線で回路形成した薄膜多層基板を使用した。第１の
半導体装置２として、ＣＭＯＳ型のＩＣチップを使用
し、そのバッファ出力３を前記配線基板上の出力端子５
ワイヤボンディングで接続した。第２の半導体チップ７
として、他のＣＭＯＳ型のＩＣチップを使用し、そのバ
ッファ入力８ａ〜８ｆを前記配線基板１の入力端子９ａ
〜９ｆにワイヤボンディングで接続した。出力端子５と
入力端子９ａ〜９ｆの間の配線は、線幅３０μｍ，線間
隔６０μｍ、線の厚さ３μｍの配線ルールを使用した。
その結果信号遅延時間は従来方法の配線に比較して３０
％以上短くなり、また配線所要面積は従来方法の配線に
比較して１０％減少させることができた。
基板上にポリイミド樹脂を絶縁層とし銅を主体とした導
体配線で回路形成した薄膜多層基板を使用した。第１の
半導体装置２として、ＣＭＯＳ型のＩＣチップを使用
し、そのバッファ出力３を前記配線基板上の出力端子５
ワイヤボンディングで接続した。第２の半導体チップ７
として、他のＣＭＯＳ型のＩＣチップを使用し、そのバ
ッファ入力８ａ〜８ｆを前記配線基板１の入力端子９ａ
〜９ｆにワイヤボンディングで接続した。出力端子５と
入力端子９ａ〜９ｆの間の配線は、線幅３０μｍ，線間
隔６０μｍ、線の厚さ３μｍの配線ルールを使用した。
その結果信号遅延時間は従来方法の配線に比較して３０
％以上短くなり、また配線所要面積は従来方法の配線に
比較して１０％減少させることができた。
【００２２】以上実施例を説明したが、本発明は上記実
施例に限られるものではなく、発明の主旨を逸脱しない
範囲で種々の変形を採り得る。例えば上記実施例では第
１の半導体チップ１の出力端子を遅延時間を考える上で
の基準点としたが、基準点は半導体装置の出力端子に限
られるものではなく、ある内部配線がある地点から分岐
を始める場合に、その地点を基準点とすることもでき
る。また入力端子も半導体装置の入力端子とは限られな
い。
施例に限られるものではなく、発明の主旨を逸脱しない
範囲で種々の変形を採り得る。例えば上記実施例では第
１の半導体チップ１の出力端子を遅延時間を考える上で
の基準点としたが、基準点は半導体装置の出力端子に限
られるものではなく、ある内部配線がある地点から分岐
を始める場合に、その地点を基準点とすることもでき
る。また入力端子も半導体装置の入力端子とは限られな
い。
【００２３】
【発明の効果】上記のように基準点より発し複数の入力
端子へ順次分岐する信号配線において、この分岐の順番
を前記基準点と前記入力端子間の直線的距離の長い順に
したので、入力端子の入力容量を考慮した信号伝搬遅延
時間は大幅に短くなり、また各入力端子における信号伝
搬遅延時間の差も小さくなるので、配線長調節部の配線
も全般的に小さくでき配線の面積効率をあげることがで
きる。
端子へ順次分岐する信号配線において、この分岐の順番
を前記基準点と前記入力端子間の直線的距離の長い順に
したので、入力端子の入力容量を考慮した信号伝搬遅延
時間は大幅に短くなり、また各入力端子における信号伝
搬遅延時間の差も小さくなるので、配線長調節部の配線
も全般的に小さくでき配線の面積効率をあげることがで
きる。
【図１】本発明の実施例に係わる配線基板に、半導体チ
ップを実装した状態を示した模式図。
ップを実装した状態を示した模式図。
【図２】本発明の実施例に係わる配線基板の信号伝搬遅
延時間を説明するためのモデル図。
延時間を説明するためのモデル図。
【図３】従来技術に係わる配線基板に、半導体チップを
実装した状態を示した模式図。
実装した状態を示した模式図。
【図４】従来技術に係わる配線基板の信号伝搬遅延時間
を説明するためのモデル図。
を説明するためのモデル図。
１ … 配線基板
２ … 第１の半導体チップ
３ … 出力パッド
４ … ボンディングワイヤ
５ … 出力端子
６ … 配線
７ … 第２の半導体チップ
８ … 入力パッド
９ … 入力端子
１０ … 配線長調節部
Claims (3)
- 【請求項１】基準点より発し、且つ順次分岐して、複数
の入力端子と電気的に接続する信号配線を有し、前記分
岐した信号配線は、遅延時間のより小さい方から順に、
前記基準点との間の直線的距離がより長い方の前記入力
端子に電気的に接続することを特徴とする配線基板。 - 【請求項２】前記基準点が半導体素子の出力端子である
ことを特徴とする請求項１に記載の配線基板。 - 【請求項３】配線基板と、 前記配線基板上に実装された第１の半導体装置と、 前記配線基板上に実装された第２の半導体装置とを具備
し、 前記第１の半導体装置の出力パッドは前記配線基板の出
力端子に、前記第２の半導体装置の第１の入力パッドは
前記配線基板の第１の入力端子に、前記第２の半導体装
置の第２の入力パッドは前記配線基板の第２の入力端子
に、且つ前記第２の半導体装置の第３の入力パッドは前
記配線基板の第３の入力端子に、それぞれ電気的に接続
されており、 前記第１の入力端子は、前記出力端子に前記配線基板上
の第１の配線で電気的に接続され、前記第２の入力端子
は、前記出力端子に前記配線基板上の第２の配線で電気
的に接続され、且つ前記第３の入力端子は、前記出力端
子に前記配線基板上の第３の配線で電気的に接続され、 前記第１の入力端子と前記出力端子との距離は、前記第
２の入力端子と前記出力端子との距離、及び前記第３の
入力端子と前記出力端子との直線的距離の何れよりも長
く、且つ前記第１の配線は、前記第２の配線、及び前記
第３の配線の何れよりも遅延時間が小さいことを特徴と
する半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27288293A JP3387988B2 (ja) | 1993-11-01 | 1993-11-01 | 配線基板及び半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27288293A JP3387988B2 (ja) | 1993-11-01 | 1993-11-01 | 配線基板及び半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07154041A JPH07154041A (ja) | 1995-06-16 |
| JP3387988B2 true JP3387988B2 (ja) | 2003-03-17 |
Family
ID=17520078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27288293A Expired - Fee Related JP3387988B2 (ja) | 1993-11-01 | 1993-11-01 | 配線基板及び半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3387988B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100576366B1 (ko) | 2004-10-29 | 2006-05-03 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호라인 배치방법 |
-
1993
- 1993-11-01 JP JP27288293A patent/JP3387988B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07154041A (ja) | 1995-06-16 |
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