KR100576366B1 - 반도체 메모리 장치 및 이 장치의 신호라인 배치방법 - Google Patents

반도체 메모리 장치 및 이 장치의 신호라인 배치방법 Download PDF

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KR100576366B1
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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 신호라인 배치방법을 공개한다. 이 장치는 제1 메모리 셀 어레이, 입출력 제어회로, 및 상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 배치되는 제2 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 데이터를 전송하는 제1 입출력 신호라인들, 및 상기 제2 메모리 셀 어레이와 상기 입출력 제어회로 사이에 데이터를 전송하는 제2 입출력 신호라인들을 구비하고, 상기 제1 입출력 신호라인들은 상기 제1 메모리 셀 어레이의 데이터가 상기 제1 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로까지 직선으로 연결하도록 배치되고, 상기 제2 입출력 신호라인들은 상기 제2 메모리 셀 어레이의 데이터가 상기 제2 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로에 이르는 상기 제2 입출력 신호라인의 길이가 상기 제1 메모리 셀 어레이의 데이터가 상기 제1 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로에 이르는 상기 제1 입출력 신호라인의 길이와 동일하도록 배치되는 것을 특징으로 한다. 따라서, 입출력 신호라인을 통하여 전송되는 데이터 신호 사이에 발생하는 스큐를 제거할 수 있다.

Description

반도체 메모리 장치 및 이 장치의 신호라인 배치방법{Semiconductor memory device and method of arranging signal lines thereof}
도 1은 종래의 반도체 메모리 장치의 신호라인의 배치방법을 설명하기 위한 도면이다.
도 2는 본 발명의 반도체 메모리 장치의 제1 실시예의 신호라인의 배치방법을 설명하기 위한 도면이다.
도 3은 본 발명의 반도체 메모리 장치의 제2 실시예의 신호라인의 배치방법을 설명하기 위한 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 제3 실시예의 신호라인의 배치방법을 설명하기 위한 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 제4 실시예의 신호라인의 배치방법을 설명하기 위한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 글로벌 데이터 입출력 신호라인의 길이 차이에 따른 스큐를 제거할 수 있는 반도체 메모리 장치 및 이 장 치의 신호라인 배치방법에 관한 것이다.
일반적인 반도체 메모리 장치는 메모리 셀 어레이 영역, 컬럼 디코더 영역, 입출력 제어회로 영역, 및 기타 주변회로 영역들로 이루어지며, 메모리 셀 어레이 영역으로부터 데이터 신호를 입출력 제어회로 영역으로 전송하기 위한 로컬 및 글로벌 데이터 입출력 라인을 구비하고 있다. 상기 로컬 데이터 입출력 라인은 상기 메모리 셀 어레이 영역 위에 워드 라인과 동일한 방향으로 배치되고, 상기 글로벌 데이터 입출력 라인은 상기 메모리 셀 어레이 영역, 및 컬럼 디코더 영역 위에 상기 로컬 데이터 입출력 라인과 직교하는 방향으로 배치된다.
그런데, 종래의 반도체 메모리 장치는 상기 메모리 셀 어레이의 위치에 따라 상기 로컬 데이터 입출력 라인과 상기 글로벌 데이터 입출력 라인의 접점에서 입출력 제어회로 영역에 이르는 글로벌 데이터 입출력 라인의 길이가 서로 달라 입출력되는 데이터 신호간의 스큐(skew)가 발생하게 된다.
도 1은 종래의 반도체 메모리 장치의 신호라인 배치방법을 설명하기 위한 도면으로서, 10은 주변회로를, 21 및 22는 각각 제1 및 제2 메모리 셀 어레이를, 30은 컬럼 디코더를, 40은 입출력 제어회로를 각각 나타낸다. 도 1에서 LIO는 로컬 데이터 입출력 신호라인을, GIO-0~GIO-3은 글로벌 데이터 입출력 신호라인을 각각 나타낸다. 또한, 도 1에서 사선 없는 라인들은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을 각각 나타낸다.
도시하지는 않았으나, 도 1의 입출력 제어회로(40)는 글로벌 데이터 입출력 신호라인(GIO-0∼GIO-3)을 통하여 입출력되는 신호를 증폭하는 입출력 센스 증폭 기, 프리차지(precharge) 명령에 응답하여 상기 글로벌 데이터 입출력 신호라인(GIO-0∼GIO-3)을 프리차지(precharge)하는 프리차지 회로, 상기 입출력 센스 증폭기와 상기 글로벌 데이터 입출력 신호라인(GIO-0∼GIO3) 사이의 데이터 신호를 전송하는 데이터 입출력 멀티플렉서 등을 구비하고 있다.
도 1에 나타낸 블록들 각각의 기능 및 신호라인의 배치를 설명하면 다음과 같다.
주변회로(10)는 로우 디코더(미도시) 등으로 구성될 수 있으며, 로우 어드레스를 디코딩하여 워드 라인 선택신호 등을 출력한다. 제1 및 제2 메모리 셀 어레이(21, 22)는 컬럼 디코더(30)로부터 입력되는 컬럼 선택 신호 및 주변회로(10)로부터 입력되는 워드 라인 선택신호 등에 응답하여 선택된 메모리 셀(미도시)로/로부터 데이터를 라이트/리드 한다. 컬럼 디코더(30)는 컬럼 어드레스를 디코딩하여 상기 컬럼 선택 신호를 출력한다. 또한, 프리차지 동작 시에는 입출력 제어회로(40)로부터 입력된 프리차지 명령에 응답하여 상기 컬럼 선택 신호를 디스에이블 한다. 입출력 제어회로(40)는 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)을 통하여 입출력되는 데이터 신호를 증폭하고, 상기 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)을 프리차지 한다.
도 1에 나타낸 바와 같이, 컬럼 디코더(30)는 제1 메모리 셀 어레이(21) 및 제2 메모리 셀 어레이(22) 사이에 배치되고, 입출력 제어회로(40)는 상기 제2 메모리 셀 어레이(22)를 사이에 두고 상기 컬럼 디코더(30)의 반대편에 배치되고, 주변회로(10)는 상기 제1 및 제2 메모리 셀 어레이(21, 22)의 위쪽에 배치된다.
로컬 데이터 입출력 신호라인들(LIO)은 상기 제1 및 제2 메모리 셀 어레이(21, 22) 영역 위에 세로 방향으로 1층에 배치되며, 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)은 상기 제1 및 제2 메모리 셀 어레이(21, 22) 영역 및 컬럼 디코더(30) 영역 위에 상기 로컬 데이터 입출력 신호라인들(LIO)과 직교하는 방향으로 배치된다. 또한, 일부 글로벌 데이터 입출력 신호라인들(GIO-0, GIO2)은 제1 메모리 셀 어레이(21) 영역에서 상기 로컬 데이터 입출력 신호라인들(LIO)과 연결되고, 나머지 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3)은 제2 메모리 셀 어레이(22) 영역에서 상기 로컬 데이터 입출력 신호라인들(LIO)과 연결된다.
그런데, 도 1과 같이 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)을 배치하게 되면, 제1 메모리 셀 어레이(21)로부터 출력된 데이터와 제2 메모리 셀 어레이(22)로부터 출력된 데이터간에 스큐가 발생하게 된다.
즉, 도 1에서 살펴보면, 제1 메모리 셀 어레이(21)에서 출력되는 데이터는 글로벌 데이터 입출력 신호라인들(GIO-0, GIO2)을 통해 칼럼 디코더(30) 영역 및 제2 메모리 셀 어레이 영역(22)을 거쳐 입출력 제어회로(40)에 도달하게 되지만, 제2 메모리 셀 어레이(22)에서 출력되는 데이터는 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3)을 통하여 칼럼 디코더(30) 영역을 거치지 않고 바로 입출력 제어회로(40)에 도달하게 된다. 따라서, 제1 메모리 셀 어레이(21)에서 출력되는 데이터와 제2 메모리 셀 어레이(22)에서 출력되는 데이터간에는 스큐가 발생하게 된다.
이러한 데이터간의 스큐는 일정한 한계를 넘어서게 되면 반도체 메모리 장치가 오동작을 하게 되는 원인이 되는데, 반도체 메모리 장치가 고속으로 동작할 수 록 상기 한계는 작아지게 되므로, 상기 스큐에 따라 많은 문제점이 발생한다.
또한, 상기 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)을 소정의 전압레벨로 프리차지 하는 프리차지 동작 시에는, 상기 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)이 프리차지 되기 전에 반드시 컬럼 디코더(30)에서 출력되는 컬럼 선택 신호를 디스에이블 하여야 한다. 컬럼 디코더(30)는 입출력 제어회로(40)로부터 입력되는 프리차지 명령에 응답하여 상기 컬럼 선택 신호를 디스에이블 한다. 그런데, 일반적으로 컬럼 디코더(30)는 도 1에 나타낸 바와 같이 제1 메모리 셀 어레이(21) 및 제2 메모리 셀 어레이(22) 사이에 배치된다. 이 경우, 컬럼 디코더(30)가 제2 메모리 셀 어레이(22)보다 입출력 제어회로(40)로부터 멀리 떨어져있기 때문에, 제2 메모리 셀 어레이(22) 영역에 존재하는 입출력 신호라인들은 상기 컬럼 선택 신호가 디스에이블 되기 전에 프리차지 될 가능성도 존재하게 된다.
본 발명의 목적은 메모리 셀 어레이의 위치에 따른 데이터 신호간의 스큐를 제거할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 신호라인 배치방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 제1 메모리 셀 어레이, 입출력 제어회로, 및 상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 배치되는 제2 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서, 상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 데이터를 전송하는 제1 입출력 신호라인들, 및 상기 제2 메모리 셀 어레이와 상기 입출력 제어회로 사이에 데이터를 전송하는 제2 입출력 신호라인들을 구비하고, 상기 제1 입출력 신호라인들은 상기 제1 메모리 셀 어레이의 데이터가 상기 제1 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로까지 직선으로 연결하도록 배치되고, 상기 제2 입출력 신호라인들은 상기 제2 메모리 셀 어레이의 데이터가 상기 제2 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로에 이르는 상기 제2 입출력 신호라인의 길이가 상기 제1 메모리 셀 어레이의 데이터가 상기 제1 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로에 이르는 상기 제1 입출력 신호라인의 길이와 동일하도록 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 입출력 신호라인들은 상기 제2 메모리 셀 어레이 영역의 상기 입출력 제어회로 측에서 출발하여 상기 제2 메모리 셀 어레이 영역의 반대편 끝까지 진행하고, 다시 되돌아서 상기 입출력 제어회로까지 진행하도록 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 입력되는 어드레스 신호에 응답하여 컬럼 선택 신호를 출력하는 컬럼 디코더가 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제1 메모리 셀 어레이 위에 배치되는 제1 로컬 데이터 입출력 신호라인들, 상기 제2 메모리 셀 어레이 위에 상기 제1 로컬 데이터 입출력 신호라인들과 동일한 방향으로 동일 한 층에 배치되는 제2 로컬 데이터 입출력 신호라인들, 상기 제1 로컬 데이터 입출력 신호라인들과 연결되고, 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 직교하는 방향으로 상기 제1 메모리 셀 어레이부터 상기 입출력 제어회로까지 배치되는 제1 글로벌 데이터 입출력 신호라인들, 및 상기 제2 로컬 데이터 입출력 신호라인들과 연결되고, 연결된 지점부터 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지는 상기 입출력 제어회로의 반대 방향으로 진행하고, 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터는 상기 입출력 제어회로까지 되돌아가도록 배치되는 제2 글로벌 데이터 입출력 신호라인들을 구비하고, 상기 제1 및 제2 글로벌 데이터 입출력 신호라인들은 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 서로 다른 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 및 제2 글로벌 데이터 입출력 신호라인은 서로 동일한 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 상기 제1 및 제2 메모리 셀 어레이와 상기 입출력 제어회로의 어느 한쪽에 배치되는 주변회로를 더 구비하고, 상기 제2 글로벌 데이터 입출력 신호라인들 중 일부는 상기 주변회로 영역을 통하여 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가도록 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 글로벌 데이터 입출력 신호라인들은 상기 제1 메모리 셀 어레이 영역 위에서는 상기 제 2 글로벌 데이터 입출력 신호라인들과 동일한 층에 배치되고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 서로 다른 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제2 글로벌 데이터 입출력 신호라인들은 상기 제2 로컬 데이터 입출력 신호라인들과 연결된 지점에서 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지 배치되는 제1 구간과 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가는 제2 구간이 서로 다른 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 글로벌 데이터 입출력 신호라인들은 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층 또는 상기 제2 구간이 배치된 층과 동일한 층에 배치되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 상기 제1 글로벌 데이터 입출력 신호라인들은 상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층에 배치되고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 구간이 배치된 층과 동일한 층에 배치되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 제1 메모리 셀 어레이, 입출력 제어회로, 및 상기 제1 메모리 셀 어레 이와 상기 입출력 제어회로 사이에 배치되는 제2 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 신호라인 배치방법에 있어서, 제1 로컬 데이터 입출력 신호라인들을 상기 제1 메모리 셀 어레이 위에 배치하는 단계, 제2 로컬 데이터 입출력 신호라인들을 상기 제2 메모리 셀 어레이 위에 상기 제1 로컬 데이터 입출력 신호라인들과 동일한 방향으로 동일한 층에 배치하는 단계, 상기 제1 로컬 데이터 입출력 신호라인들과 연결되는 제1 글로벌 데이터 입출력 신호라인들을 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 직교하는 방향으로 상기 제1 메모리 셀 어레이부터 상기 입출력 제어회로까지 배치하는 단계, 및 상기 제2 로컬 데이터 입출력 신호라인들과 연결되는 제2 글로벌 데이터 입출력 신호라인들을 상기 제2 로컬 데이터 입출력 신호라인들과 연결된 지점부터 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지는 상기 입출력 제어회로의 반대 방향으로 진행하고, 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터는 상기 입출력 제어회로까지 되돌아가도록 배치하는 단계를 구비하고, 상기 제1 및 제2 글로벌 데이터 입출력 신호라인들은 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 서로 다른 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 제1 및 제2 글로벌 데이터 입출력 신호라인을 서로 동일한 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 로우 디코더를 구비하는 주변회로를 상기 제1 및 제2 메모리 셀 어레이 와 상기 입출력 제어회로의 어느 한쪽에 배치하는 단계를 더 구비하고, 상기 제2 글로벌 데이터 입출력 신호라인들 중 일부는 상기 주변회로 영역을 통하여 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가도록 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 동일한 층에 배치하고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 서로 다른 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 로컬 데이터 입출력 신호라인들과 연결된 지점에서 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지 배치되는 제1 구간과 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가는 제2 구간을 서로 다른 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층 또는 상기 제2 구간이 배치된 층과 동일한 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층에 배치하고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 구간이 배치된 층과 동일한 층에 배치하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 신호라인 배치방법은 외부로부터 입력되는 어드레스 신호에 응답하여 컬럼 선택 신호를 출력하는 컬럼 디코더를 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 배치하는 단계를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 신호라인 배치방법을 설명하면 다음과 같다.
도 2는 본 발명의 반도체 메모리 장치의 제1 실시예의 신호라인 배치방법을 설명하기 위한 도면으로서, 도 2에서, 도 1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 도 1과 마찬가지로, 사선 없는 라인은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을 각각 나타낸다.
도 2에 나타낸 본 발명의 제1 실시예의 신호라인의 배치를 설명하면 다음과 같다.
주변회로(10), 제1 및 제2 메모리 셀 어레이(21, 22), 컬럼 디코더(30), 및 입출력 제어회로(40)의 기능 및 배치는 도 1에서 설명한 것과 동일하다. 로컬 데이터 입출력 신호라인들(LIO)의 배치도 도 1에서 설명한 것과 동일하다.
제1 메모리 셀 어레이(21) 영역 위에서 상기 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-0, GIO-2)은 도 1에 나타낸 종래의 반도체 메모리 장치와 동일하게 배치된다.
제2 메모리 셀 어레이(22) 영역 위에서 상기 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3)은 입출력 제어회로(40)에서 출발하여 상기 제2 메모리 셀 어레이(22) 영역 위를 거쳐 컬럼 디코더(30) 영역까지 로컬 데이터 입출력 신호라인들(LIO)과 연결되지 않고 지나간 후에 다시 제2 메모리 셀 어레이(22) 영역으로 되돌아오도록 배치하고, 로컬 데이터 입출력 신호라인들(LIO)과는 되돌아온 다음에 연결시킨다.
결과적으로, 제1 및 제2 메모리 셀 어레이(21, 22) 영역 각각에서 로컬 데이터 입출력 신호라인(LIO)과 연결된 부분으로부터 입출력 제어회로(40)에 이르는 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)의 길이는 동일해진다. 따라서, 입출력 제어회로와 제1 및 제2 메모리 셀 어레이(21, 22) 사이에서 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)을 통하여 전송되는 데이터 신호들의 스큐를 제거할 수 있으며, 프리차지 동작 시에도 컬럼 선택 신호가 디스에이블 된 후에 글로벌 데이터 입출력 신호라인들(GIO-0∼GIO-3)이 프리차지 된다.
도 3은 본 발명의 반도체 메모리 장치의 제2 실시예의 신호라인 배치방법을 설명하기 위한 도면으로서, 도 3에서, 도 1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 도 1과 마찬가지로, 사선 없는 라인은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을 각각 나타낸다.
도 3에 나타낸 본 발명의 제2 실시예의 신호라인의 배치방법을 설명하면 다음과 같다.
도 3에 나타낸 본 발명의 반도체 메모리 장치의 제2 실시예는 제2 메모리 셀 어레이(22) 영역 위에서 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3) 중 일부(GIO-1)가 입출력 제어회로(40)에서 출발하여 주변회로(10) 영역을 거쳐 컬럼 디코더(30) 영역까지 지나간 후, 다시 제2 메모리 셀 어레이(22) 영역 위를 지나가도록 배치되고, 로컬 데이터 입출력 라인들(LIO)과는 제2 메모리 셀 어레이(22) 영역 위에서 연결된다. 나머지 신호라인들의 배치방법은 도 2에서 설명한 것과 동일하다.
도 3에 나타낸 제2 실시예는 제2 메모리 셀 어레이(22) 영역 위에 레이아웃 면적이 부족할 경우 글로벌 데이터 입출력 신호라인의 일부를 제2 메모리 셀 어레이(22) 영역이 아닌 주변회로(10) 영역을 통하여 우회시킴으로써 레이아웃 면적 부족 문제를 해결할 수 있다.
도 4는 본 발명의 반도체 메모리 장치의 제3 실시예의 신호라인 배치방법을 설명하기 위한 도면으로서, 도 4에서, 도 1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 도 1과 마찬가지로, 사선 없는 라인은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을 각각 나타 낸다. 또한, 도 4에서 점으로 채워진 라인들은 3층에 배치되는 라인들을 나타낸다.
도 4에 나타낸 본 발명의 제3 실시예의 신호라인의 배치방법을 설명하면 다음과 같다.
도 4에 나타낸 본 발명의 반도체 메모리 장치의 제3 실시예는 제2 메모리 셀 어레이(22) 영역 위에서 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3)을 입출력 제어회로(40)에서 컬럼 디코더(30) 영역까지 로컬 데이터 입출력 신호라인들(LIO)과 연결되지 않고 지나갈 때, 이를 3층에 배치한다. 그 외에 나머지 신호라인들의 배치방법은 도 2에서 설명한 것과 동일하다.
즉, 도 4에 나타낸 본 발명의 반도체 메모리 장치의 제3 실시예는 제2 메모리 셀 어레이(22) 영역 위에서 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3)을 우회시킬 때 3층을 이용함으로써 레이아웃 면적 면에서 종래의 반도체 메모리 장치와 동일하게 하면서, 데이터 신호사이에 발생하는 스큐를 제거할 수 있다.
도 5는 본 발명의 반도체 메모리 장치의 제4 실시예의 신호라인의 배치방법을 설명하기 위한 도면으로서, 도 5에서, 도 1에 나타낸 블록 및 라인과 동일한 블록 및 라인은 동일 부호로 나타내었고, 도 4와 마찬가지로, 사선 없는 라인은 1층에 배치되는 라인들을, 사선으로 채워진 라인들은 2층에 배치되는 라인들을, 점으로 채워진 라인들은 3층에 배치되는 라인들을 각각 나타낸다.
도 5에 나타낸 본 발명의 제4 실시예의 신호라인 배치방법을 설명하면 다음 과 같다.
도 5에 나타낸 본 발명의 반도체 메모리 장치의 제4 실시예는 제1 메모리 셀 어레이(21) 영역 위에서 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-0, GIO-2)도 제2 메모리 셀 어레이(22) 영역 위에서는 3층에 배치된다. 나머지 신호라인들의 배치는 도 4에서 설명한 것과 동일하다.
즉, 도 5에 나타낸 본 발명의 반도체 메모리 장치의 제4 실시예의 경우에는 제1 메모리 셀 어레이 영역(21) 위에서 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-0, GIO-2)은 제1 메모리 셀 어레이(21) 영역 위에서는 2층을 이용하여 배치하고, 제2 메모리 셀 어레이(22) 영역 위에서는 3층을 이용하여 배치하고, 제2 메모리 셀 어레이 영역(22) 위에서 로컬 데이터 입출력 신호라인들(LIO)과 연결되는 글로벌 데이터 입출력 신호라인들(GIO-1, GIO-3)은 입출력 제어회로(40)에서 컬럼 디코더(30) 영역까지 로컬 데이터 입출력 신호라인들(LIO)과 연결되지 않고 지나갈 때에는 3층에 배치하고, 다시 컬럼 디코더(30) 영역에서 제2 메모리 셀 어레이(22) 영역 위로 로컬 데이터 입출력 신호라인들(LIO)과 연결되면서 지나갈 때에는 2층에 배치한다.
따라서, 각 글로벌 데이터 입출력 신호라인들의 2층에 배치되는 길이와 3층에 배치되는 길이 각각을 동일하도록 함으로써 서로 다른 층을 이용하여 배치되는 경우에 비해 더 확실하게 스큐를 제거할 수 있다.
즉, 본 발명의 반도체 메모리 장치는 입출력 제어회로로부터 먼 곳에 배치된 제1 메모리 셀 어레이 영역 위에서 로컬 데이터 입출력 신호라인들과 연결되는 글 로벌 데이터 입출력 신호라인들은 상기 제1 메모리 셀 어레이 영역으로부터 입출력 제어회로까지 직선으로 배치하고, 상기 입출력 제어회로로부터 가까운 곳에 배치된 제2 메모리 셀 어레이 영역 위에서 로컬 데이터 입출력 신호라인들과 연결되는 글로벌 데이터 입출력 신호라인들은 상기 입출력 제어회로에서 출발하여 상기 제2 메모리 셀 어레이 영역 위를 로컬 데이터 입출력 신호라인과 연결되지 않고 지나간 후에 다시 상기 제2 메모리 셀 어레이 영역 위를 되돌아서 지나가도록 배치하고, 로컬 데이터 입출력 신호라인들과는 되돌아오면서 연결시킴으로써 데이터 신호의 스큐를 제거할 수 있다.
또한, 상술한 바와 같이 글로벌 데이터 입출력 신호라인들을 배치함으로써, 컬럼 디코더(30)가 제1 메모리 셀 어레이(21)와 제2 메모리 셀 어레이(22) 사이에 배치될 경우에, 컬럼 선택 신호가 디스에이블 되기 전에 글로벌 데이터 입출력 신호라인들이 프리차지 되는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치 및 이 장치의 신호라인 배치방법은 글로벌 데이터 입출력 신호라인을 통하여 전송되는 데이터 신호 사이에 발생하는 스큐를 제거할 수 있으며, 프리차지 동작시 발생할 수 있는 오동작을 방지할 수 있 다.

Claims (21)

  1. 제1 메모리 셀 어레이, 입출력 제어회로, 및 상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 배치되는 제2 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 있어서,
    상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 데이터를 전송하는 제1 입출력 신호라인들; 및
    상기 제2 메모리 셀 어레이와 상기 입출력 제어회로 사이에 데이터를 전송하는 제2 입출력 신호라인들을 구비하고,
    상기 제1 입출력 신호라인들은 상기 제1 메모리 셀 어레이의 데이터가 상기 제1 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로까지 직선으로 연결하도록 배치되고, 상기 제2 입출력 신호라인들은 상기 제2 메모리 셀 어레이의 데이터가 상기 제2 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로에 이르는 상기 제2 입출력 신호라인의 길이가 상기 제1 메모리 셀 어레이의 데이터가 상기 제1 입출력 신호라인에 실리는 지점부터 상기 입출력 제어회로에 이르는 상기 제1 입출력 신호라인의 길이와 동일하도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제2 입출력 신호라인들은
    상기 제2 메모리 셀 어레이 영역의 상기 입출력 제어회로 측에서 출발하여 상기 제2 메모리 셀 어레이 영역의 반대편 끝까지 진행하고, 다시 되돌아서 상기 입출력 제어회로까지 진행하도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 입력되는 어드레스 신호에 응답하여 컬럼 선택 신호를 출력하는 컬럼 디코더가 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 메모리 셀 어레이 위에 배치되는 제1 로컬 데이터 입출력 신호라인들;
    상기 제2 메모리 셀 어레이 위에 상기 제1 로컬 데이터 입출력 신호라인들과 동일한 방향으로 동일한 층에 배치되는 제2 로컬 데이터 입출력 신호라인들;
    상기 제1 로컬 데이터 입출력 신호라인들과 연결되고, 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 직교하는 방향으로 상기 제1 메모리 셀 어레이부터 상기 입출력 제어회로까지 배치되는 제1 글로벌 데이터 입출력 신호라인들; 및
    상기 제2 로컬 데이터 입출력 신호라인들과 연결되고, 연결된 지점부터 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지는 상기 입출력 제어회로의 반대 방향으로 진행하고, 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터는 상기 입출 력 제어회로까지 되돌아가도록 배치되는 제2 글로벌 데이터 입출력 신호라인들을 구비하고,
    상기 제1 및 제2 글로벌 데이터 입출력 신호라인들은 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 서로 다른 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 및 제2 글로벌 데이터 입출력 신호라인은
    서로 동일한 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 및 제2 메모리 셀 어레이와 상기 입출력 제어회로의 어느 한쪽에 배치되는 주변회로를 더 구비하고,
    상기 제2 글로벌 데이터 입출력 신호라인들 중 일부는 상기 주변회로 영역을 통하여 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가도록 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 제1 글로벌 데이터 입출력 신호라인들은
    상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 동일한 층에 배치되고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 서로 다른 층에 배치되는 것을 특징으 로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 제2 글로벌 데이터 입출력 신호라인들은
    상기 제2 로컬 데이터 입출력 신호라인들과 연결된 지점에서 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지 배치되는 제1 구간과 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가는 제2 구간이 서로 다른 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1 글로벌 데이터 입출력 신호라인들은
    상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제1 글로벌 데이터 입출력 신호라인들은
    상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 구간이 배치된 층과 동일한 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 제1 글로벌 데이터 입출력 신호라인들은
    상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층에 배치되고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제 2 구간이 배치된 층과 동일한 층에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제4항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 입력되는 어드레스 신호에 응답하여 컬럼 선택 신호를 출력하는 컬럼 디코더가 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1 메모리 셀 어레이, 입출력 제어회로, 및 상기 제1 메모리 셀 어레이와 상기 입출력 제어회로 사이에 배치되는 제2 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 신호라인 배치방법에 있어서,
    제1 로컬 데이터 입출력 신호라인들을 상기 제1 메모리 셀 어레이 위에 배치하는 단계;
    제2 로컬 데이터 입출력 신호라인들을 상기 제2 메모리 셀 어레이 위에 상기 제1 로컬 데이터 입출력 신호라인들과 동일한 방향으로 동일한 층에 배치하는 단계;
    상기 제1 로컬 데이터 입출력 신호라인들과 연결되는 제1 글로벌 데이터 입출력 신호라인들을 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 직교하는 방향으로 상기 제1 메모리 셀 어레이부터 상기 입출력 제어회로까지 배치하는 단계; 및
    상기 제2 로컬 데이터 입출력 신호라인들과 연결되는 제2 글로벌 데이터 입출력 신호라인들을 상기 제2 로컬 데이터 입출력 신호라인들과 연결된 지점부터 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지는 상기 입출력 제어회로의 반대 방향으로 진행하고, 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터는 상기 입출력 제어회로까지 되돌아가도록 배치하는 단계를 구비하고,
    상기 제1 및 제2 글로벌 데이터 입출력 신호라인들은 상기 제1 및 제2 로컬 데이터 입출력 신호라인들과 서로 다른 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  14. 제13항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    제1 및 제2 글로벌 데이터 입출력 신호라인을 서로 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  15. 제13항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    로우 디코더를 구비하는 주변회로를 상기 제1 및 제2 메모리 셀 어레이와 상기 입출력 제어회로의 어느 한쪽에 배치하는 단계를 더 구비하고,
    상기 제2 글로벌 데이터 입출력 신호라인들 중 일부는 상기 주변회로 영역을 통하여 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가도록 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  16. 제13항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 동일한 층에 배치하고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들과 서로 다른 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  17. 제13항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 로컬 데이터 입출력 신호라인들과 연결된 지점에서 상기 제2 메모리 셀 어레이 영역이 끝나는 지점까지 배치되는 제1 구간과 상기 제2 메모리 셀 어레이 영역이 끝나는 지점부터 상기 입출력 제어회로까지 되돌아가는 제2 구간을 서로 다른 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  18. 제17항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  19. 제17항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 구간이 배치된 층과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  20. 제17항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    상기 제1 글로벌 데이터 입출력 신호라인들을 상기 제1 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제1 구간이 배치된 층과 동일한 층에 배치하고, 상기 제2 메모리 셀 어레이 영역 위에서는 상기 제2 글로벌 데이터 입출력 신호라인들의 상기 제2 구간이 배치된 층과 동일한 층에 배치하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
  21. 제13항에 있어서, 상기 반도체 메모리 장치의 신호라인 배치방법은
    외부로부터 입력되는 어드레스 신호에 응답하여 컬럼 선택 신호를 출력하는 컬럼 디코더를 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 배치하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 신호라인 배치방법.
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