KR101039863B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 글로벌 입출력 라인을 통해 데이터를 전달하는 반도체 메모리 장치에 관한 것으로, 제1 및 제2 메모리 뱅크, 상기 제1 메모리 뱅크에 데이터를 전달하기 위한 제1 글로벌 데이터 라인, 및 상기 제2 메모리 뱅크에 데이터를 전달하기 위한 제2 글로벌 데이터 라인을 구비하는 반도체 메모리 장치를 제공한다.
반도체 메모리 장치, 글로벌 입출력 라인, 로딩

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 글로벌 입출력 라인을 통해 데이터를 전달하는 반도체 메모리 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 칩셋(chipset)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 칩셋에서 쓰기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 칩셋으로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 쓰기 동작시 입/출력 패드를 통해 입력되는 데이터는 데이터 입력 경로를 거쳐 메모리 셀로 입력되고, 읽기 동작시 메모리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 입/출력 패드를 통해 외부로 출력된다.
한편, 반도체 메모리 장치는 수천 만개 이상의 메모리 셀을 구비하고 있으 며, 이러한 메모리 셀들의 집합을 일반적으로 메모리 뱅크(memory bank)라 한다. 반도체 메모리 장치 내에 구비되는 메모리 뱅크의 개수는 설계에 따라 달라질 수 있으나, 요즈음에는 반도체 메모리 장치의 대용량화를 위하여 메모리 뱅크의 개수가 늘어나고 있다.
도 1 은 기존의 반도체 메모리 장치의 메모리 영역과 페리 영역을 설명하기 위한 블록도이다. 설명의 편의를 위하여 4 개의 메모리 뱅크를 구비하고, 2 개의 메모리 뱅크에 대한 x8 데이터 폭 옵션 동작을 수행하는 반도체 메모리 장치를 일례로 설명하기로 한다. 이 경우 x8 데이터 폭 옵션 동작시 8 개의 입/출력 패드를 통해 입력되는 데이터는 8 개의 글로벌 입출력 라인을 거쳐 액세스 되는 메모리 뱅크, 예컨대 제1 또는 제3 메모리 뱅크(110A, 110C)로 전달된다.
도 1 를 참조하면, 반도체 메모리 장치는 제1 내지 제4 메모리 뱅크(110A, 110B, 110C, 110D)를 구비한다. 일반적으로 제1 및 제3 메모리 뱅크(110A, 110C)가 배치되는 메모리 영역과 제2 및 제4 메모리 뱅크(110B, 110D)가 배치되는 메모리 영역 사이에는 페리 영역(130)이 배치된다.
도 2 는 도 1 의 페리 영역(130)의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 페리 영역(130)은 다수의 입/출력 구동부(210)와, 다수의 입/출력 패드(230), 및 입/출력 구동제어부(250)를 구비한다.
다수의 입/출력 구동부(210) 각각은 입/출력 구동제어부(250)에서 출력되는 내부 클럭신호(CLK_INN)와 제어신호(CTR1, CTR2)에 응답하여 다수의 입/출력 패드(230) 각각과 데이터 교환 동작을 수행한다. 여기서, 제어신호(CTR1, CTR2)는 다 수의 입/출력 구동부(210)에 공통적으로 인가되는 신호로서 읽기 및 쓰기 동작을 제어하는 신호이다. 그리고, 내부 클럭신호(CLK_INN)는 반도체 메모리 장치 내부에서 생성되는 클럭 신호로서, 반도체 메모리 장치 내부 회로는 이 내부 클럭신호(CLK_INN)에 동기화되어 다양한 동작을 수행한다.
한편, 쓰기 동작시 외부에서 인가되는 데이터는 다수의 입/출력 패드(230)를 통해 다수의 입/출력 구동부(210)로 입력되며, 다수의 입/출력 구동부(210)는 내부 클럭신호(CLK_INN)와 제어신호(CTR1, CTR2)에 따라 입력받은 외부 데이터를 처리하여 내부로 전달한다. 그리고, 읽기 동작시 내부에서 전달되는 내부 데이터는 다수의 입/출력 구동부(210)로 입력되며, 다수의 입/출력 구동부(210)는 내부 클럭신호(CLK_INN)와 제어신호(CTR1, CTR2)에 따라 입력받은 내부 데이터를 처리하여 다수의 입/출력 패드(230)로 출력한다. 다수의 입/출력 구동부(210)와 연결되어 데이터를 전달하기 위한 글로벌 데이터 라인에 대한 설명은 도 3 에서 알아보기로 한다.
기존 반도체 메모리 장치의 회로 구성의 경우 다수의 입/출력 구동부(210)와 다수의 입/출력 패드(230)는 각각에 대응하여 인접하게 연결되어 있으며, 다수의 입/출력 구동부(210)는 하나의 입/출력 구동제어부(250)의 제어를 받는다. 여기서, 다수의 입/출력 패드(230)는 페리 영역(130, 도 1 참조)의 중앙에서 좌측 또는 우측에 치우쳐 분산되어 배치되기 때문에, 다수의 입/출력 패드(230) 각각에 대응하는 다수의 입/출력 구동부(210) 역시 페리 영역(130)의 중앙에서 좌측 또는 우측에 치우쳐 분산되어 배치된다.
따라서, 하나의 입/출력 구동제어부(250)와 다수의 입/출력 구동부(210) 각각에 연결되는 전송 라인에는 서로 다른 로딩(loading)이 반영되며, 이런 이유로 입/출력 구동제어부(250)에서 출력되는 내부 클럭신호(CLK_INN) 및 제어신호(CTR1, CTR2)는 서로 다른 시간에 다수의 입/출력 구동부(210) 각각에 도달하게 된다. 즉, 다수의 입/출력 구동부(210) 입장에서 입력되는 내부 클럭신호(CLK_INN) 및 제어신호(CTR1, CTR2)에는 스큐(skew)가 발생한다.
도 3 은 도 1 의 페리 영역(130)에 배치되는 글로벌 입출력 라인을 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 2 의 구성과 동일한 구성에 대하여 동일한 도면 부호를 부여하기로 한다.
도 3 을 참조하면, 다수의 입/출력 구동부(210) 각각은 다수의 글로벌 입출력 라인(GIO_0, GIO_1, GIO_2, GIO_3, GIO_4, GIO_5, GIO_6, GIO_7) 각각에 연결된다. 이때, 다수의 글로벌 입출력 라인(GIO_0, GIO_1, GIO_2, GIO_3, GIO_4, GIO_5, GIO_6, GIO_7)은 다수의 입/출력 패드(230)로부터 전달되는 데이터를 제1 또는 제3 메모리 뱅크(110A, 110C, 도 1 참조)에 전달하기 위하여 페리 영역(130, 도 1 참조)의 가로 방향으로 매우 길게 배치된다. 따라서, 다수의 글로벌 입출력 라인(GIO_0, GIO_1, GIO_2, GIO_3, GIO_4, GIO_5, GIO_6, GIO_7) 각각은 매우 큰 로딩 성분이 반영된다.
이상에서 설명한 기존 반도체 메모리 장치의 구조에서는 크게 두 가지 문제점이 제기된다.
첫 번째는 도 2 와 같은 구조에서 발생하는 신호의 스큐 문제이다. 위에서 설명하였듯이 다수의 입/출력 구동부(210)는 다수의 입/출력 패드(230)에 대응하여 페리 영역(130)의 좌측 또는 우측에 치우쳐 분산되어 배치되며, 다수의 입/출력 구동부(210)에 입력되는 내부 클럭신호(CLK_INN) 및 제어신호(CTR1, CTR2)는 하나의 입/출력 구동제어부(250)에서 출력된다. 따라서, 다수의 입/출력 구동부(210) 각각은 하나의 입/출력 구동제어부(250)와 서로 다른 거리에 배치되며, 이에 따라 다수의 입/출력 구동부(210) 입장에서 입력되는 내부 클럭신호(CLK_INN) 및 제어신호(CTR1, CTR2)에는 스큐가 발생한다. 특히, 내부 클럭신호(CLK_INN)에 대응하는 스큐는 유효 데이터 구간(data valid window)을 감소시키는 결과를 초래하기 때문에 이로 인한 반도체 메모리 장치의 오동작을 야기한다.
두 번째는 도 3 과 같은 구조에서 발생하는 글로벌 입출력 라인의 매우 큰 로딩 문제이다. 위에서 설명하였듯이 다수의 글로벌 입출력 라인(GIO_0, GIO_1, GIO_2, GIO_3, GIO_4, GIO_5, GIO_6, GIO_7)은 페리 영역(130) 전반에 걸쳐 길게 배치되어야 하며, 이는 매우 큰 로딩 성분을 가지게 된다. 글로벌 입출력 라인의 큰 로딩 성분은 데이터의 고속 전달 동작을 저해하며, 이 데이터를 다수의 글로벌 입출력 라인(GIO_0, GIO_1, GIO_2, GIO_3, GIO_4, GIO_5, GIO_6, GIO_7)을 통해 전달하는데 소모되는 전력을 크게 한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 입/출력 구동부와 연결된 라인들의 로딩을 모두 동일하게 할 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.
또한, 본 발명은 액세스 되는 메모리 뱅크에 대응하여 글로벌 입출력 라인이 독립적으로 배치된 반도체 메모리 장치를 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 메모리 장치는, 제1 및 제2 메모리 뱅크; 상기 제1 메모리 뱅크에 데이터를 전달하기 위한 제1 글로벌 데이터 라인; 및 상기 제2 메모리 뱅크에 데이터를 전달하기 위한 제2 글로벌 데이터 라인을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 다수의 메모리 뱅크를 포함하는 제1 및 제2 메모리 영역; 상기 제1 및 제2 메모리 영역 사이에 배치되는 페리 영역; 상기 페리 영역의 중앙에 배치되는 다수의 입/출력 구동수단; 및 상기 다수의 메모리 뱅크 각각에 대응하여 독립적으로 배치되며, 상기 다수의 메모리 뱅크와 상기 다수의 입/출력 구동수단의 데이터 전달을 위한 다수의 글로벌 데이터 라인을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 메모리 장치는, 메모리 영역에 제1 방향으로 배치되는 제1 및 제2 메모리 뱅크; 페리 영역의 중앙에 배치되는 다수의 입/출력 구동수단; 상기 제1 메모리 뱅크에 대응하며, 상기 다수의 입/출력 구동수단을 기준으로 상기 제1 방향의 일 측 방향으로 배치되는 다수의 제1 글로벌 데이터 라인; 및 상기 제2 메모리 뱅크에 대응하며, 상기 다수의 입/출력 구동수단을 기준으로 상기 제1 방향의 다른 측 방향으로 배치되는 다수의 제2 글로벌 데이터 라인을 구비한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 입/출력 구동부를 메모리 영역과 메모리 영역 사이에 위치하는 페리 영역의 중앙에 집중 배치함으로써, 다수의 입/출력 구동부에 연결되는 라인들의 로딩을 모두 동일하게 할 수 있다. 특히, 다수의 글로벌 입출력 라인의 경우 액세스 되는 메모리 뱅크에 대응하여 독립적으로 배치되기 때문에 다수의 글로벌 입출력 라인의 로딩 성분을 절반으로 줄여주는 것이 가능하며, 입/출력 구동부에 입력되는 제어신호 및 클럭신호의 스큐를 줄여주는 것이 가능하다.
본 발명은 다수의 입/출력 구동부를 페리 영역의 중앙에 배치하여 다수의 입/출력 구동부에 연결되는 라인들의 로딩을 모두 동일하게 함으로써, 다수의 입/출력 구동부에 전달되는 신호들의 스큐 특성을 개선할 수 있으며, 특히 입/출력 구동부에 입력되는 제어신호 및 클럭신호의 스큐를 줄여줄 수 있는 효과를 얻을 수 있 다.
또한, 본 발명은 다수의 글로벌 입출력 라인을 액세스 되는 메모리 뱅크에 대응하여 독립적으로 배치하여 다수의 글로벌 입출력 라인의 로딩 성분을 줄여줌으로써, 데이터의 고속 동작 및 그에 따른 전력 소모를 줄여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다. 설명의 편의를 위하여 4 개의 메모리 뱅크를 구비하고, 2 개의 메모리 뱅크에 대한 x8 데이터 폭 옵션 동작을 수행하는 반도체 메모리 장치를 일례로 설명하기로 한다. 참고로, x8 데이터 폭 옵션 동작시 8 개의 입/출력 패드를 통해 입력되는 데이터는 8 개의 글로벌 입출력 라인을 거쳐 액세스 되는 메모리 뱅크, 예컨대 제1 또는 제3 메모리 뱅크(410A, 410C)로 전달된다.
도 4 를 참조하면, 반도체 메모리 장치는 제1 내지 제4 메모리 뱅크(410A, 410B, 410C, 410D)를 구비한다. 제1 및 제3 메모리 뱅크(410A, 410C)가 배치되는 메모리 영역과 제2 및 제4 메모리 뱅크(410B, 410D)가 배치되는 메모리 영역 사이에는 페리 영역(430)이 배치된다. 본 발명의 실시예에 따른 반도체 메모리 장치는 페리 영역(430) 중앙에 다수의 입/출력 구동부(432)가 집중적으로 배치된다.
도 5 는 도 4 의 다수의 입/출력 구동부(432)와 연결되는 글로벌 입출력 라인을 설명하기 위한 블록도이다. 설명의 편의를 위하여 도 4 의 구성과 동일한 구성에 대하여 동일한 도면 부호를 부여하기로 한다.
도 5 를 참조하면, 다수의 입/출력 구동부(432)는 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)과, 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)이 연결된다. 여기서, 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)은 각 메모리 영역의 좌측에 배치되는 제1 및 제2 메모리 뱅크(410A, 410B)에 대응하여 데이터를 전달하기 위한 것이고, 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)은 각 메모리 영역의 우측에 배치되는 제3 및 제4 메모리 뱅크(410C, 410D)에 대응하여 데이터를 전달하기 위한 것이다.
이하, 설명의 편의를 위하여 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)은 제1 메모리 뱅크(410A)에 데이터를 전달하고, 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)은 제3 메모리 뱅크(410C)에 데이터를 전달하는 것으로 설명하기로 한다. 8 개의 다수의 입/출력 패드를 통해 입력되는 데이터는 좌측 라인선택신호(SEL_L)와 우측 라인선택신호(SEL_R)에 응답하여 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)을 통해 제1 메모리 뱅크(410A)로 전달되거나, 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)을 통해 제3 메모리 뱅크(410C)로 전달된다. 여기서, 좌측 라인선택신호(SEL_L)와 우측 라인선택신호(SEL_R)는 액세스 되는 뱅크에 대응하여 활성화된다.
도면에서 볼 수 있듯이, 제1 메모리 뱅크(410A)에 데이터를 전달하기 위한 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)과 제3 메모리 뱅크(410C)에 데이터를 전달하기 위한 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)의 로딩은 기존에 비하여 반으로 줄어든다. 참고로, 글로벌 입출력 라인의 개수를 고려하면 본 발명의 실시예가 기존에 비하여 2 배 늘었지만, 설계적으로 하나의 직선상에 배치되는 글로벌 입출력 라인의 개수를 고려하면 기존과 동일하다.
도 6 및 도 7 은 도 5 의 다수의 입/출력 구동부(432)를 설명하기 위한 회로도이다. 설명의 편의를 위하여 다수의 입/출력 구동부(432) 중 대표되는 하나의 입/출력 구동부를 설명하기로 한다. 참고로, 입/출력 구동부에는 입력 드라이빙부와 출력 드라이빙부가 구비될 수 있으며, 도 6 은 입력 드라이빙부에 관한 설명이고, 도 7 은 출력 드라이빙부에 관한 설명이다.
도 6 을 참조하면, 입/출력 구동부는의 입력 드라이빙부는 입/출력 패드로 부터 입력되는 데이터(DAT_IN)를 좌측 글로벌 입출력 라인(GIO_L) 또는 우측 글로벌 입출력 라인(GIO_R)으로 선택적으로 전달하기 위한 것으로, 데이터 입력부(610)와, 데이터 선택출력부(630)를 구비한다.
데이터 입력부(610)는 입/출력 패드(도시되지 않음)를 통해 입력되는 입력 데이터(DAT_IN)를 데이터 스트로브신호(DINSTBP)에 응답하여 입력받아 정/부 데이터 출력신호(OUT, /OUT)로 출력한다. 여기서, 데이터 스트로브신호(DINSTBP)는 반도체 메모리 장치의 쓰기 동작시 활성화되는 신호이고, 정/부 데이터 출력신호(OUT, /OUT)는 입력 데이터(DAT_IN)에 대응하되 서로 반대 위상을 가지는 신호이다.
데이터 선택출력부(630)는 데이터 입력부(610)에서 출력되는 정/부 데이터 출력신호(OUT, /OUT)에 응답하여 좌측 글로벌 입출력 라인(GIO_L) 또는 우측 글로벌 입출력 라인(GIO_R)을 구동하기 위한 것으로, 제1 출력부(632)와 제2 출력부(634)를 구비한다. 여기서, 제1 출력부(632)는 좌측 라인선택신호(SEL_L)에 응답하여 정/부 데이터 출력신호(OUT, /OUT)에 따른 출력신호를 좌측 글로벌 입출력 라인(GIO_L)으로 출력하고, 제2 출력부(634)는 우측 라인선택신호(SEL_R)에 응답하여 정/부 데이터 출력신호(OUT, /OUT)에 따른 출력신호를 우측 글로벌 입출력 라인(GIO_R)으로 출력한다.
즉, 좌측 라인선택신호(SEL_L)는 제1 메모리 뱅크(410A)가 액세스 되는 경우 활성화되기 때문에, 입/출력 패드를 통해 입력되는 입력 데이터(DAT_IN)는 좌측 글로벌 입출력 라인(GIO_L)으로 전달되어 제1 메모리 뱅크(410A)로 전달된다. 그리고, 우측 라인선택신호(SEL_R)는 제3 메모리 뱅크(410C)가 액세스 되는 경우 활성화되기 때문에, 입/출력 패드를 통해 입력되는 입력 데이터(DAT_IN)는 우측 글로벌 입출력 라인(GIO_R)으로 전달되어 제3 메모리 뱅크(410C)로 전달된다.
도 7 을 참조하며, 입/출력 구동부의 출력 드라이빙부는 파이프 래칭부(710)와, 동기화 출력부(730)를 구비한다.
파이프 래칭부(710)는 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)과 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)을 통해 전달되는 데이터를 좌측 라인선택신호(SEL_L)와 우측 라인선택신호(SEL_R) 및 순서결정신호(SOSEB)에 응답하여 라이징 출력데이터(RDO)와 폴링 출력데이터(FDO)로 출력한다. 여기서, 순서결정신호(SESEB)는 좌측 글로벌 입출력 라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L) 또는 우측 글로벌 입출력 라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)을 통해 병렬로 인가되는 데이터를 직렬로 출력하는데 있어서 출력되는 순서를 결정하기 위한 신호이다.
따라서, 제1 메모리 뱅크(410A)가 액세스 되는 경우 제1 메모리 뱅크(410A)에서 출력되는 데이터는 좌측 글로벌 입출력라인(GIO_0L, GIO_1L, GIO_2L, GIO_3L, GIO_4L, GIO_5L, GIO_6L, GIO_7L)을 통해 전달되고 좌측 라인선택신호(SEL_L)에 응답하여 파이프 래칭부(710)로 입력된다. 그리고, 제3 메모리 뱅크(410C)가 액세스 되는 경우 제3 메모리 뱅크(410C)에서 출력되는 데이터는 우측 글로벌 입출력라인(GIO_0R, GIO_1R, GIO_2R, GIO_3R, GIO_4R, GIO_5R, GIO_6R, GIO_7R)을 통해 전달되고 우측 라인선택신호(SEL_R)에 응답하여 파이프 래칭부(710)로 입력된다.
동기화 출력부(730)는 파이프 래칭부(710)에서 출력되는 라이징 출력데이 터(RDO)와 폴링 출력데이터(FDO)를 내부 클럭신호(CLK_INN)에 동기화시켜 출력(DAT_OUT)한다. 이때, 라이징 출력데이터(RDO)는 내부 클럭신호(CLK_INN)의 라이징 에지(rising edge)에 응답하여 출력되고, 폴링 출력데이터(FDO)는 내부 클럭신호(CLK_INN)의 폴링 에지(falling edge)에 응답하여 출력된다. 따라서, 출력 데이터(DAT_OUT)는 내부 클럭신호(CLK_INN)의 라이징 에지와 폴링 에지에 동기화된 라이징 출력데이터(RDO)와 폴링 출력데이터(FDO)가 되며, 이렇게 동기화된 출력 데이터(DAT_OUT)는 예정된 입/출력 패드를 통해 출력된다.
한편, 다시 도 4 를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 페리 영역(430)의 중앙에 다수의 입/출력 구동부(432)가 집중되어 배치된다. 따라서, 다수의 입/출력 구동부(432)에 인가되는 입/출력 구동제어부(도 8 참조)의 신호들은 각각 하나의 전송라인을 통해 다수의 입/출력 구동부(432)로 전달되는 것이 가능하다.
도 8 및 도 9 는 도 4 의 페리 영역(430)의 제1 실시예에 따른 일부 구성을 설명하기 위한 블록도로서, 다수의 입/출력 패드가 배치되는 위치에 따라 다수의 입/출력 패드와 다수의 입/출력 구동부(432)를 연결하는 데이터 라인의 배치를 보여준다.
도 8 및 도 9 를 참조하면, 다수의 입/출력 구동부(432)는 도 4 에서 볼 수 있듯이 페리 영역(430)의 중앙에 집중 배치된다. 따라서, 다수의 입/출력 구동부(432)는 입/출력 구동제어부(810)에서 출력되는 내부 클럭신호(CLK_INN)와 제어신호(CTR1, CTR2)는 동일한 시점에 입력받을 수 있다. 즉, 다수의 입/출력 구동 부(432) 입장에서 내부 클럭신호(CLK_INN)와 제어신호(CTR1, CTR2)에는 스큐가 발생하지 않는다.
한편, 다수의 입/출력 구동부(432)와 다수의 입/출력 패드를 연결하는 데이터 라인의 경우 모두 동일한 로딩을 반영하기 위하여, 각각의 데이터 라인의 길이를 서로 동일하게 배치한다. 따라서, 각각의 데이터 라인을 통해 전달되는 데이터의 스큐를 최소화하는 것이 가능하다.
도 10 은 도 4 의 페리 영역(430)의 제2 실시예에 따른 일부 구성을 설명하기 위한 블록도이다.
도 10 을 참조하면, 입/출력 구동제어부(810)가 페리 영역(430)의 중앙에 배치되고, 입/출력 구동제어부(810)와 인접하게 다수의 제1 및 제2 입/출력 구동부(1010A, 1010B)가 배치된다. 여기서, 다수의 제1 및 제2 입/출력 구동부(1010A, 1010B)는 입/출력 구동제어부(810)에서 출력되는 내부 클럭신호(CLK_INN)와 제어신호(CTR1, CTR2)에 응답하여 입/출력 동작을 수행한다. 다수의 제1 입/출력 구동부(1010A)는 4 개의 입/출력 패드에 연결되며, 4 개의 입/출력 패드를 통해 전달되는 데이터는 다수의 제1 입/출력 구동부(101A)에 연결된 죄측 또는 우측 글로벌 입출력 라인(도시되지 않음)으로 전달된다. 마찬가지로, 다수의 제2 입/출력 구동부(1010B)는 4 개의 입/출력 패드에 연결되며, 4 개의 입/출력 패드를 통해 전달되는 데이터는 다수의 제2 입/출력 구동부(1010B)에 연결된 좌측 또는 우측 글로벌 입출력 라인(도시되지 않음)으로 전달된다.
한편, 제1 및 제2 다수의 입/출력 구동부(1010A, 1010B)와 다수의 입/출력 패드를 연결하는 데이터 라인의 경우 역시 각각의 데이터 라인을 통해 전달되는 데이터의 스큐를 최소화하기 위하여 서로 동일한 길이로 배치되는 것이 바람직하다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 입/출력 구동부를 페리 영역(430)의 중앙에 집중 배치함으로써, 입/출력 구동부로 입력되는 신호들의 스큐를 줄여주는 것이 가능하다. 또한, 다수의 메모리 뱅크에 대응하는 글로벌 입출력 라인을 독립적으로 배치함으로써, 각 글로벌 입출력 라인의 로딩을 줄여 주는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 본 발명의 실시예에서는 x8 데이터 폭 옵션 동작시 2 개의 메모리 뱅크에 데이터를 입/출력하는 반도체 메모리 장치를 일례로 설명하였지만, 본 발명은 x8 이외에 다른 데이터 폭 옵션 동작이나 2 개 이상의 메모리 뱅크에 대한 데이터 입/출력 동작을 수행하는 반도체 메모리 장치에도 적용될 수 있다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1 은 기존의 반도체 메모리 장치의 메모리 영역과 페리 영역을 설명하기 위한 블록도.
도 2 는 도 1 의 페리 영역(130)의 일부 구성을 설명하기 위한 블록도.
도 3 은 도 1 의 페리 영역(130)에 배치되는 글로벌 입출력 라인을 설명하기 위한 블록도.
도 4 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도.
도 5 는 도 4 의 다수의 입/출력 구동부(432)와 연결되는 글로벌 입출력 라인을 설명하기 위한 블록도.
도 6 및 도 7 은 도 5 의 다수의 입/출력 구동부(432)를 설명하기 위한 회로도.
도 8 및 도 9 는 도 4 의 페리 영역(430)의 제1 실시예에 따른 일부 구성을 설명하기 위한 블록도.
도 10 은 도 4 의 페리 영역(430)의 제2 실시예에 따른 일부 구성을 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
410A, 410B, 410C, 410D : 제1 내지 제4 메모리 뱅크
430 : 페리 영역
432 : 다수의 입/출력 구동부

Claims (22)

  1. 제1 및 제2 메모리 뱅크;
    상기 제1 메모리 뱅크에 데이터를 전달하기 위한 제1 글로벌 데이터 라인; 및
    상기 제2 메모리 뱅크에 데이터를 전달하기 위한 제2 글로벌 데이터 라인을 구비하되,
    상기 제1 및 제2 글로벌 데이터 라인은 페리 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제1 및 제2 글로벌 데이터 라인에 연결되며, 페리 영역의 중앙에 배치되는 다수의 입/출력 구동수단을 더 구비하는 반도체 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 다수의 입/출력 구동수단은 액세스 되는 메모리 뱅크에 대응하는 글로벌 데이터 라인과 데이터 교환을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    외부에서 전달되는 데이터를 인가받는 다수의 입/출력 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 다수의 입/출력 패드와 상기 다수의 입/출력 구동수단을 연결하는 다수의 데이터 라인의 길이는 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 다수의 입/출력 구동수단을 제어하기 위한 입/출력구동 제어수단을 더 구비하는 반도체 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 다수의 입/출력 구동수단은,
    외부에서 인가되는 데이터를 입력받아 해당하는 글로벌 데이터 라인을 선택적으로 구동하기 위한 입력 드라이빙부; 및
    해당하는 글로벌 데이터 라인을 통해 전달되는 데이터를 입력받아 예정된 입 /출력 패드로 출력하기 위한 출력 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 입력 드라이빙부는,
    데이터 스트로브신호에 응답하여 상기 외부에서 인가되는 데이터를 입력받기 위한 데이터 입력부; 및
    상기 데이터 입력부의 출력신호를 액세스 되는 뱅크 정보에 대응하는 글로벌 데이터 라인으로 출력하기 위한 데이터 선택출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 출력 드라이빙부는,
    액세스 되는 뱅크 정보에 대응하는 다수의 글로벌 데이터 라인을 통해 전달되는 병렬 데이터를 직렬 데이터로 출력하기 위한 파이프 래칭부; 및
    상기 파이프 래칭부의 출력신호를 내부 클럭신호에 동기화시켜 출력하기 위한 동기화 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 다수의 입/출력 구동수단은,
    상기 다수의 입/출력 패드 중 일부 입/출력 패드에 대응하며 상기 제1 및 제2 글로벌 데이터 라인 중 일부 글로벌 데이터 라인과 데이터 교환을 수행하기 위한 제1 입/출력 구동부; 및
    상기 다수의 입/출력 패드 중 나머지 입/출력 패드에 대응하며 상기 제1 및 제2 글로벌 데이터 라인 중 나머지 글로벌 데이터 라인과 데이터 교환을 수행하기 위한 제2 입/출력 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 입/출력구동 제어수단은 상기 제1 입/출력 구동부와 상기 제2 입/출력 구동부 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 메모리 영역에 제1 방향으로 배치되는 제1 및 제2 메모리 뱅크;
    페리 영역의 중앙에 배치되는 다수의 입/출력 구동수단;
    상기 제1 메모리 뱅크에 대응하며, 상기 다수의 입/출력 구동수단을 기준으로 상기 제1 방향의 일 측 방향으로 배치되는 다수의 제1 글로벌 데이터 라인; 및
    상기 제2 메모리 뱅크에 대응하며, 상기 다수의 입/출력 구동수단을 기준으로 상기 제1 방향의 다른 측 방향으로 배치되는 다수의 제2 글로벌 데이터 라인을 구비하되,
    상기 제1 및 제2 글로벌 데이터 라인은 페리 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 다수의 입/출력 구동수단은 액세스 되는 제1 또는 제2 메모리 뱅크에 따라 상기 다수의 제1 또는 제2 글로벌 데이터 라인과 데이터 교환을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 다수의 제1 및 제2 글로벌 데이터 라인은 상기 페리 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    외부에서 전달되는 데이터를 인가받는 다수의 입/출력 패드를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 다수의 입/출력 패드와 상기 다수의 입/출력 구동수단을 연결하는 다수의 데이터 라인의 길이는 서로 동일한 것을 특징으로 하는 반도체 메모리 장치.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제15항에 있어서,
    상기 다수의 입/출력 구동수단을 제어하기 위한 입/출력구동 제어수단을 더 구비하는 반도체 메모리 장치.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서,
    상기 다수의 입/출력 구동수단 각각은,
    외부에서 인가되는 데이터를 입력받아 해당하는 글로벌 데이터 라인을 선택적으로 구동하기 위한 입력 드라이빙부; 및
    해당하는 글로벌 데이터 라인을 통해 전달되는 데이터를 입력받아 예정된 입/출력 패드로 출력하기 위한 출력 드라이빙부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    상기 입력 드라이빙부는,
    데이터 스트로브신호에 응답하여 상기 외부에서 인가되는 데이터를 입력받기 위한 데이터 입력부; 및
    상기 데이터 입력부의 출력신호를 액세스 되는 뱅크 정보에 대응하는 글로벌 데이터 라인으로 출력하기 위한 데이터 선택출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서,
    상기 출력 드라이빙부는,
    액세스 되는 뱅크 정보에 대응하는 다수의 글로벌 데이터 라인을 통해 전달되는 병렬 데이터를 직렬 데이터로 출력하기 위한 파이프 래칭부; 및
    상기 파이프 래칭부의 출력신호를 내부 클럭신호에 동기화시켜 출력하기 위한 동기화 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제17항에 있어서,
    상기 다수의 입/출력 구동수단은,
    상기 다수의 입/출력 패드 중 일부 입/출력 패드에 대응하며 상기 다수의 제 1 및 제2 글로벌 데이터 라인 중 일부 글로벌 데이터 라인과 데이터 교환을 수행하기 위한 제1 입/출력 구동부; 및
    상기 다수의 입/출력 패드 중 나머지 입/출력 패드에 대응하며 상기 다수의 제1 및 제2 글로벌 데이터 라인 중 나머지 글로벌 데이터 라인과 데이터 교환을 수행하기 위한 제2 입/출력 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제21항에 있어서,
    상기 입/출력구동 제어수단은 상기 제1 입/출력 구동부와 상기 제2 입/출력 구동부 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010059017A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 메모리 장치의 입출력 구조
KR100576366B1 (ko) * 2004-10-29 2006-05-03 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 신호라인 배치방법
KR20080079371A (ko) * 2007-02-27 2008-09-01 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조

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