KR101078610B1 - 반도체 정렬 보조물 - Google Patents

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Abstract

반도체 디바이스들용 정렬 보조물(115)이다. 정렬 보조물은 고 레벨의 반사율을 갖는 영역(123)과 저 레벨의 반사율을 갖는 인접 영역(125)을 포함한다. 저 레벨의 반사율을 갖는 영역은 반도체 디바이스의 상호접속 층(225)과 반도체 디바이스의 활성 회로(218) 상에 위치한 타일들(203)의 적어도 하나의 층을 포함한다. 어떤 예로, 정렬 보조물의 스캔 방향으로 타일들 사이의 간격들은 정렬 보조물을 스캐닝하는데 사용되는 광(예를 들어, 레이저광)의 파장보다 작다. 다른 예로, 정렬 보조물의 스캔 방향의 타일들의 폭은 정렬 보조물을 스캐닝하는데 사용되는 레이저의 파장보다 작다.
Figure R1020057018331
반도체 디바이스, 정렬 보조물, 반사율 레벨, 활성 회로, 정렬 피처 영역, 배경 영역, 타일, 레이저광, 상호접속 층, 파장, 폭.

Description

반도체 정렬 보조물{Semiconductor alignment aid}
본 발명은 일반적으로 반도체 디바이스에 관한 것으로서, 특히 반도체 디바이스들용 정렬 보조물들(alignment aids)에 관한 것이다.
정렬 보조물들은 반도체 디바이스들의 제조에 사용된다. 몇몇 공정들에서, 정렬 보조물은, 예를 들어, 퓨즈들을 끊어지게 할(blowing fuses) 목적으로, 반도체 웨이퍼상에 위치 표시를 제공하기 위해 레이저에 의해 스캐닝된다. 일반적으로 정렬 보조물은 광(light)에 대해 제 1 레벨의 반사율을 제공하는 정렬 피처 영역(alignment feature area)과, 정렬 피처에 인접하고 이 광에 대해 제 1 레벨과 실질적으로 대조되는 제 2 레벨의 반사율을 제공하는 배경 영역(background area)을 포함한다. 정 밀도 정렬 보조물(positive density alignment aid)로, 정렬 특성은 광에 대해 고레벨의 반사율을 제공하고, 배경 영역은 광에 대해 상대적으로 저레벨의 반사율을 제공한다.
몇몇 정렬 보조물들에서, 광에 대해 상대적으로 저레벨의 반사율을 제공하는 정렬 보조물의 일부는 배경 영역의 금속 상호접속 층들내에서 금속이 결여(void)되어있다. 그러나, 이러한 정렬 보조물들은 이러한 영역들에서 패터닝된 금속의 부족으로 상호접속 층들의 비균일 폴리싱에 인한 문제점들을 경험할 수 있다. 상기 설명된 비균일 폴리싱 문제를 극복하기 위해, 금속 타일들이 배경 영역들의 금속 상호접속 층들 각각에 위치되어 이러한 영역들의 폴리싱을 개선할 수 있다.
그러나, 상술된 정렬 보조물들은 기판 또는 상호접속 층들에 활성 회로가 없는 웨이퍼 영역들 위에 위치한다. 따라서, 상술된 정렬 보조물들은, 정렬 보조물 밑에 활성 회로가 위치하지 않는다는 점에서 웨이퍼 공간을 낭비한다.
반도체 디바이스의 활성 회로 상에 위치될 수 있는 정렬 보조물이 필요하다.
본 발명은 첨부된 도면들을 참조함으로써 본 기술의 숙련된 기술자에게 수 많은 목적들, 피처들, 및 유리한 점들이 명확하게 되며, 더욱 잘 이해될 것이다.
도 1은 본 발명에 따른 반도체 웨이퍼의 일 실시예의 부분적인 상면도.
도 2는 본 발명에 따른 반도체 웨이퍼의 일 실시예의 부분적인 측면도.
도 3은 본 발명에 따른 반도체 웨이퍼의 다른 실시예의 부분적인 측면도.
상이한 도면들의 동일한 참조 기호들의 사용은 다른 언급이 없으면 동일한 항목들을 나타낸다.
다음은 본 발명을 성취하기 위해 상세한 설명으로 제시한다. 설명은 본 발명을 설명하기 위한 것으로 제한하기 위한 것이 아니다.
도 1은 본 발명에 따른 반도체 웨이퍼의 일 실시예의 부분적인 상면도를 도시한다. 도 1은 스크립 영역(scribe area)(111)에 의해 분리된 4개의 다이 영역들(die areas)(다이 영역(103), 다이 영역(105), 다이 영역(107), 및 다이 영역 (109))의 모퉁이 부분들을 도시한다. 이 후의 제조 공정 동안, 웨이퍼는 별개의 반도체 다이를 형성하기 위해 단일 다이 영역들(103, 105, 107, 및 109)에 대해 스크립 영역(111)을 따라 절단된다.
웨이퍼(101)는 웨이퍼의 처리 동작들 중 정렬을 제공하기 위해 다수의 보조물들을 포함한다. 도 1은 정렬 보조물들(113, 115, 117, 144, 119, 및 121)을 도시한다. 일 예에서, 이러한 정렬 보조물들은 퓨즈들을 끊어지게 할 목적으로, 위치 표시를 제공하기 위한 레이저에 의한 스캐닝을 위해 사용된다.
이러한 정렬 보조물들은 제 1 레벨의 반사율을 제공하는 피처 영역과, 정렬 피처 영역에 대해 대조적인 레벨의 반사율을 제공하는 배경 영역을 포함한다. 정렬 보조물(115)은, 피처 영역(123)이 배경 영역(125)보다 높은 레벨의 반사율을 제공하는 정 밀도 정렬 보조물(positive density alignment aid)이다. 정렬 보조물(119)은, 배경 영역(131)이 피처 영역(135) 보다 높은 레벨의 반사율을 갖는 부 밀도 정렬 보조물(negative density alignment aid)이다.
정렬 보조물(144)은 부 밀도 정렬 보조물이고 배경 영역들(145, 143, 및 141)을 포함한다. 정렬 보조물(144)의 피처 영역(147)은 배경 영역들(141, 143, 및 145)에 인접한 스크립 영역(111)의 일부이고, 서로에 대해 배경 영역들(141, 143, 및 145)의 상대적 위치들에 의해 정의된다. 피처 영역(147)은 보다 낮은 레벨의 반사율을 갖고, 배경 영역들(141, 143, 및 145)은 보다 높은 레벨의 반사율을 갖는다. 정렬 보조물(121)은 복수의 피처 영역들(127 및 128)을 포함한다. 본 기술을 숙련된 기술자는, 본 명세서의 가르침에 기초하여, 본 발명에 따른 정렬 보조물이 도 1에 도시된 것 이외의 다른 구성들을 가질 수 있음을 인식할 것이다. 도 1에 도시된 정렬 보조물들은 레이저에 의해 두 개의 상이한 스캔 방향들로 스캐닝되는 것으로부터 표시 정보를 제공할 수 있는 2 차원적 정렬 보조물들이다. 도 1에 도시된 정렬 보조물들에 대한 스캔 방향들은 서로에 대해 직교하며 화살표들(SD1 및 SD2)에 평행한다.
정렬 보조물들(113, 115, 119, 및 121)은 웨이퍼(101)의 다이 영역들에 위치한다. 이러한 정렬 보조물들하에서 활성 회로는 다이 영역의 기판(예를 들어, 215)과 상호접속 층들 둘 다에 위치한다. 활성 회로는 싱귤레이션(singulation) 이후 최종 사용 동안 다이의 작동을 위해 사용되는 상호접속 층들(예를 들어, 트랜지스터들, 레지스터들, 커패시터들, 다이오드들, 신호선들, 전원 버스들, 등) 또는 기판에 회로를 포함한다. 활성 회로상에 위치된 정렬 보조물을 제공하는 것은 보다 효율적인 웨이퍼 공간의 사용을 허용할 수 있다.
도 2는 정렬 보조물(115)의 웨이퍼(101)의 단면의 부분적인 측면도이다. 웨이퍼(101)는 반도체 기판(215)상에 위치된 상호접속 층부(206)를 포함한다. 기판(215)은 예를 들어, 프로세서들 또는 메모리들과 같은 다이의 회로들을 실행하기 위한 기판의 상부(215)에 형성된 활성 회로(217)를 포함한다. 활성 회로(217)의 예들은 트랜지스터들(예를 들어, 218), 다이오드들, 저항들, 캐패시터들, 또는 반도체 기판에 형성될 수 있는 다른 형태의 회로를 포함한다. 상호접속 층부(206)는 국부적 상호접속 층(241)과, 접촉 상호접속 비어 층(contact interconnect via layer)(239), 금속 상호접속 층들(237, 233, 229, 및 225), 비어 상호접속 층들(235, 231, 227, 223),및 최종 금속 상호접속 층(221)을 포함한다. 도 2에 도시되지 않은 다른 층들은, 예를 들어, 패시베이션 층(passivation layer) 또는 폴리미드 층(polymide layer)과 같은 층(221)상에 위치할 수 있다. 다른 실시예들은 다른 형태들의 상호접속 층들 및/또는 상이한 수의 상호접속 층들을 갖는 상호접속 층부를 포함할 수 있다.
정렬 피처 영역(123)은 상호접속 층부(206)의 최종 금속 상호접속 층(221)에 위치한 정렬 피처 구조(204)를 포함한다. 정렬 피처 구조(204)는 레이저광에 대한 응답으로 고 레벨의 반사율을 제공하기 위해 예를 들어, 구리와 같은 고 반사 물질로 만들어진다. 배경 영역(125)에서, 층(221)은 레이저광에 대한 응답으로 보다 낮은 레벨의 반사율을 제공하는 고 반사 물질이 없다. 영역(125)에서, 층(221)은 TEOS, 불소 첨가 TEOS(FTEOS), 저 유전율막(low permitivity film), 플라즈마 강화막, 또는 질화물과 같은 유전체 물질로 만들어질 수 있다. 도 2의 실시예에서, 금속 구조를 갖도록 도시되지 않은 상호접속 층부(206)의 일부 층들은 유전체 물질로 만들어진다.
다수의 타일들(예를 들어, 203)이 금속 상호접속 층들(225 및 229)에 위치한다. 이러한 타일들은 활성 회로가 부족한 정렬 보조물의 영역(115)에서 금속 상호접속 층들(225 및 229)의 고른 폴리싱을 돕는다. 일 실시예에서, 배경 영역(125)내의 타일들로 인한 반사율 레벨을 감소시키기 위해, 레이저 스캔 방향의 배경 영역(125)의 타일들의 폭은 레이저광의 파장보다 작다. 예를 들어, 도 2와 관련하여, 좌측에서 우측 방향(또는 우측에서 좌측방향)으로의 레이저 스캔을 위해, (도 2에서 크기 "W"로 설계된 바와 같은) 배경 영역(125)의 타일의 폭은 레이저광의 파장보다 작다. 2 차원적 정렬 보조물들을 위해(2개의 직교 스캔 방향들을 위해), 각 방향의 타일의 폭은 정렬 보조물이 스캐닝되도록 설계됨으로써 레이저광의 파장보다 작을 수 있다. 일 예로, 레이저광이 1340 나노미터의 파장을 가질 때, 타일들의 폭은 1340 나노미터보다 작다. 다른 파장들의 레이저광, 예를 들어, 532nm, 1047nm, 및 1064nm은 정렬 보조물을 스캐닝하도록 사용될 수 있다. 이러한 파장들을 가진 레이저들에 대해 설계된 정렬 보조물들에 대해, 정렬 보조물들의 배경 영역들내의 타일들의 폭들은 이들 파장들보다 작을 수 있다. 일 실시예로, 타일들은 0.6 마이크론 ×0.6 마이크론이다. 일 실시예에서, 정렬 피처 구조(204) 넓이는 스캔 방향으로 6.6 마이크론이다. 1340nm 파장을 갖는 레이저광에 대해, 영역(125)의 입사광에 대한 반사된 광의 한 비율은 203 내지 726일 수 있다. 영역(123)에 대해, 반사된 광의 한 비율은 570 내지 735일 수 있다.
웨이퍼(101)는 배경 영역(125)의 보다 낮은 금속 상호접속 층들(233 및 237), 비어 층들(235 및 239), 국부적 상호접속 층(241)에 위치한 활성 회로를 포함한다. 예를 들어, 상호접속 도전성 구조들(205 및 207)은 배경 영역(125)의 층들(233 및 237) 각각에 위치한다. 도전성 구조들(205 및 207)은 신호들을 나르기 위한 신호 도전체들 또는 전원 버스 도전체들, 또는 기판(215)내의 활성 회로(217)를 위한 전원일 수 있다. 도전성 구조들(205 및 207)은 비어 층(235)의 비어 (209)에 의해 접속된다.
배경 영역(125)의 층들(233, 235, 237, 239, 및 241)의 도전성 구조들(예를 들어, 205 및 207)로 인한 반사율 레벨은 층들(225 및 229)에 위치한 타일들(예를 들어, 203)에 의해 감소된다. 이러한 타일들은 층들(233, 235, 237, 239, 및 241)의 도전성 구조들에 이르는 레이저로부터의 광과, 상부 표면(206)의 배출(exiting)로부터 이들 도전성 구조들의 반사된 광을 편향(deflect), 블록킹(block), 회절(diffract) 및/또는 확산(diffuse)시킨다.
일 실시예로, 배경 영역(125)의 층들(233, 235, 237, 239, 및 241)의 도전성 구조들(예를 들어, 205 및 207)로 인한 반사율 레벨을 감소시키기 위해, 레이저 스캔 방향들의 층들(225 및 229)의 타일들 사이의 공간은 레이저광의 파장보다 작다. 예를 들어, 도 2와 관련하여, 좌측에서 우측 방향(또는 우측에서 좌측방향)으로의 레이저 스캔을 위해, (도 2에서 크기 "S"로 설계된 바와 같은) 배경 영역(125)의 타일의 폭은 레이저광의 파장보다 작다. 2 차원적 정렬 보조물들을 위해(2 개의 직교 스캔 방향들에 대해), 각 방향의 공간은 정렬 보조물이 스캐닝되도록 설계됨으로써 레이저광의 파장보다 작을 수 있다. 따라서, 1340nm의 파장을 가진 레이저광에 의해 스캐닝되도록 설계된 정렬 보조물들을 위해, 타일들 사이의 공간은 1340nm 보다 작다.
부가적으로, 또한 영역(125)의 층들(225 및 229)의 타일들(예를 들어, 203)은 트랜지스터(218)와 같은 활성 회로를 포함하는 기판의 구조들로 인해 반사율 레벨을 감소시킨다. 더욱이, 영역(125)의 층들(225 및 229)의 타일들(예를 들어, 203)은 기판(215)의 활성 회로(217)을 레이저 광으로 인한 손상으로부터 보호한다.
타일들은 상호접속 층의 금속으로 만들어진다. 일 실시예들에서, 타일들은 구리로 만들어진다. 다른 실시예들에서, 타일들은 알루미늄 또는 금과 같은 다른 금속들로 만들어질 수 있다. 어떤 실시예들에서, 상호접속부(206)의 층들의 금속은 상이한 물질들일 수 있다. 예를 들어, 층(241)의 금속은 텅스텐일 수 있고, 층들(239, 237, 235, 233, 231, 229, 227, 225, 및 223)의 금속은 구리일 수 있고, 층(221)의 금속은 알루미늄일 수 있다. 일 실시예로, 상호접속 층부(206)의 층들은 이중 층 처리에 의해 형성된다.
층들(225 및 229)은 정렬 피처 영역(123)에 위치한 타일들을 포함한다. 도시된 실시예에서, 이러한 타일들(예를 들어, 251)은 배경 영역(125)의 층들(225 및 229)의 타일들로서 동일한 폭과 공간을 가진다. 정렬 피처 공간들의 이러한 타일들은 이러한 영역들의 층들(225 및 229)의 고른 폴리싱을 제공하기 위해 사용된다. 그러나, 다른 실시예들에서, 정렬 피처 구조(204) 아래의 층들(225 및 229)은 이러한 타일들을 갖지 않는다. 이러한 실시예들에서, 영역(123)의 층들(225 및 229)은 폴리싱을 보조하기 위해 활성 금속 상호접속들(active metal interconnects)과 같은 다른 형태들의 금속 구조들을 포함할 수 있다.
정렬 보조물(119)(도 1 참조)과 같은 부 밀도 정렬 보조물들로, 도 2의 영역(123)은 고 레벨의 반사율을 갖는 배경 영역(예를 들어, 131)을 나타내고, 영역(125)은 저 레벨의 반사율을 갖는 피처 영역(예를 들어 135)을 나타낸다. 따라서, 부 밀도 정렬 보조물들을 위해, 정렬된 피처 영역의 상호접속 층들(예를 들어, 225 및 229)의 타일들은 이것 아래에 위치한 구조들로 인해 저 레벨의 반사율을 감소시킨다.
도 3은 반도체 웨이퍼(301)의 부분적인 측면도를 도시한다. 웨이퍼(301)는 고 레벨의 반사율을 갖는 영역(312)과 저 레벨의 반사율을 갖는 인접 영역(316)을 포함하는 정렬 보조물을 포함한다. 웨이퍼(301)는 반도체 기판(314)상에 위치한 상호접속 층부(306)를 포함한다. 기판(314)은 활성 회로(317)를 포함한다. 상호접속 층부(306)는 국부적 상호접속 층(341)과, 접촉 상호접속 비어 층(contact interconnect via layer)(339), 금속 상호접속 층들(337, 333, 329, 및 325), 비어 상호접속 층들(335, 331, 327, 323),및 최종 금속 상호접속 층(321)을 포함한다. 층(321)은 고 레벨 반사율을 제공하기 위해 영역(312)에서 반사 구조(315)를 포함한다. 정 밀도 정렬 보조물들의 경우, 영역(312)은 정렬 피처 영역이고 영역(316)은 배경 영역이다. 부 밀도 정렬 보조물들의 경우, 영역(312)은 배경 영역이고 영역(316)은 정렬 피처 영역이다.
웨이퍼(301)는 상호접속 층들(327 및 323)이 있는 점에서 웨이퍼(101)와 상이하고, 또한 동일한 위치에 위치한 타일들(예를 들어 308 및 311)을 포함하고, 층들(325 및 329)의 타일들(예를 들어, 309 및 313)과 동일한 폭을 갖는다. 층들(323, 325, 327, 및 329)의 타일들은 층들(3 29, 327, 325, 및 323) 아래의 구조들로부터의 레이터광 반사로 인해 영역(316)의 반사율 레벨을 감소시킨다.
일 실시예로, 웨이퍼(301)의 상호접속 부(306)는 단일 층 처리로 만들어진다. 따라서, 상호접속 층들(323 및 327)의 타일들(예를 들어, 308 및 311)은 이러한 층들의 고른 폴리싱을 제공하도록 사용된다.
일 실시예로, 상호접속 층들내 타일들은 전기적으로 연결되어 설계 규정 확인들을 용이하게 하고 도전 구조들의 부동(floating)으로 인한 와류들(parasitics)을 제어한다. 이 실시예의 예에서, 층(329)은 층(327)의 타일들에 전기적으로 접속된 다수의 격자 선들을 포함한다. 격자 선들은 함께 전기적으로 접속되고, 접지된다.
다른 실시예들에서, 상호접속 층들내 타일들은 상이한 사이즈들, 모양들, 및/또는 구성들을 가질 수 있다. 예를 들어, 도 2를 참조하면, 층(225)의 각각의 타일들은 층(229)의 타일로부터 스태거링(staggered) 될 수 있어 층(225)의 타일은 층(229)의 두 개의 타일들 사이의 공간상에 적어도 부분적으로 위치한다.
도 2의 실시예에서, 웨이퍼(101)는 영역(125)내 타일들의 두 개의 층들(하나는 층(225), 하나는 층(229))을 포함한다. 본 발명에 따른 다른 정렬 보조물들은 저 레벨 반사율을 갖는 영역내에서 오로지 타일들의 하나의 층 또는 타일들의 두 개 이상의 층들을 포함할 수 있다. 그러나, 어떤 실시예들에서, 타일들의 세 개 이상의 층들로 인한 반사율 레벨의 감소는 최소일 수 있다.
일 면으로, 본 발명은 반도체 디바이스용 정렬 보조물을 포함한다. 정렬 보조물은 제 1 반사율 레벨을 갖는 제 1 영역과 제 1 반사율 레벨보다 작은 제 2 반사율 레벨을 갖는 제 1 영역에 인접한 제 2 영역을 포함한다. 제 2 영역은 타일들의 적어도 하나의 층을 포함한다. 적어도 하나의 층의 각 층은 상호접속 층에 위치한다. 적어도 하나의 층의 타일들은 반도체 디바이스의 활성 회로 바로 위에 위치한다.
본 발명의 다른 면으로, 반도체 디바이스는 반도체 기판상에 위치한 복수의 상호접속 층들을 포함하는 상호접속 층과 반도체 기판을 포함한다. 또한, 반도체 디바이스는 제 1 반사율 레벨을 갖는 제 1 영역과 제 1 반사율 레벨보다 작은 제 2 반사율 레벨을 갖는 제 1 영역에 인접한 제 2 영역을 포함하는 정렬 보조물을 포함한다. 상호접속 층부는 제 2 영역에 위치한 타일들의 적어도 하나의 층을 포함한다. 적어도 하나의 층의 각 층은 복수의 상호접속 층에 위치한다. 반도체 디바이스는 타일들의 적어도 하나의 층 바로 아래에 위치한 활성 회로를 포함한다.
다른 면으로, 본 발명은 반도체 디바이스의 정렬 보조물을 실행하는 방법을 포함한다. 방법은 반도체 디바이스의 미리 결정된 부분의 제 1 반사율 레벨을 갖는 제 1 영역을 제공하는 단계와, 제 1 반사율 레벨보다 작은 제 2 반사율 레벨을 갖는 제 1 영역에 인접한 제 2 영역을 제공하는 단계를 포함한다. 제 2 영역은 적어도 하나의 층의 각 층은 반도체 디바이스의 상호접속 층에 위치한다. 방법은 타일들의 적어도 하나의 층 바로 아래에 위치한 활성 회로를 제공하는 단계를 더 포함한다.
본 발명의 특정 실시예들이 도시되고 설명되어지는 동안, 본 기술의 숙련된 기술자는 여기의 가르침에 기초하여 본 발명에서 벗어나지 않고 보다 폭 넓게 부가적인 변화들과 변경들이 만들어질 수 있음을 이해할 것이고, 따라서 첨부된 청구 범위들은 본 발명의 참된 정신 및 범위 내에서 이러한 모든 변화들과 변경들을 포함한다.

Claims (30)

  1. 반도체 디바이스용 정렬 보조물(alignment aid)로서, 상기 정렬 보조물은,
    제 1 레벨의 반사율을 갖는 제 1 영역과,
    상기 제 1 영역에 인접하고 상기 제 1 레벨의 반사율보다 작은 제 2 레벨 반사율을 갖는 제 2 영역으로서, 상기 제 2 영역은 타일들의 적어도 하나의 층을 포함하고, 상기 타일들의 적어도 하나의 층의 각 층은 상호접속 층에 위치하는, 상기 제 2 영역을 포함하고,
    상기 타일들의 적어도 하나의 층은 상기 반도체 디바이스의 활성 회로 바로 위에 위치하는, 반도체 디바이스용 정렬 보조물.
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  4. 제 1 항에 있어서, 상기 타일들의 적어도 하나의 층의 타일들의 각 층은,
    상호접속 층에 위치한 복수의 타일들을 더 포함하고, 상기 복수의 타일들의 각 타일은 상기 복수의 인접 타일로부터 정렬 보조물의 레이저 스캔 방향으로, 상기 정렬 보조물이 스캐닝되도록 설계된 레이저 광의 파장보다 작은 간격만큼 이격되는, 반도체 디바이스용 정렬 보조물.
  5. 삭제
  6. 삭제
  7. 반도체 디바이스로서,
    반도체 기판과,
    상기 반도체 기판상에 위치한 복수의 상호접속 층들을 포함하는 상호접속 층부와,
    정렬 보조물으로서,
    제 1 레벨의 반사율을 갖는 제 1 영역과,
    상기 제 1 영역에 인접하고 상기 제 1 레벨보다 작은 제 2 레벨의 반사율을 갖는 제 2 영역을 포함하는, 상기 정렬 보조물과,
    타일들의 적어도 하나의 층들 바로 아래에 위치하는 활성 회로를 포함하며,
    상기 상호접속 층부는 상기 제 2 영역에 위치한 상기 타일들의 적어도 하나의 층을 포함하고, 상기 타일들의 적어도 하나의 층의 각 층은 상기 복수의 상호접속 층에 위치하는, 반도체 디바이스.
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  25. 반도체 디바이스내에 정렬 보조물을 구현하는 방법으로서,
    상기 반도체 디바이스의 미리 결정된 부분에 제 1 레벨의 반사율을 갖는 제 1 영역을 제공하는 단계와,
    상기 제 1 영역에 인접하고 상기 제 1 레벨의 반사율보다 작은 제 2 레벨의 반사율을 갖는 제 2 영역을 제공하는 단계로서, 상기 제 2 영역은 타일들의 적어도 하나의 층을 포함하고, 상기 타일들의 적어도 하나의 층 각각은 상기 반도체 디바이스의 상호접속 층에 위치하는, 상기 제 2 영역을 제공하는 단계와,
    상기 타일들의 적어도 하나의 층 바로 아래에 있는 활성 회로를 제공하는 단계를 포함하는, 정렬 보조물을 구현하는 방법.
  26. 제 25 항에 있어서,
    파장을 갖는 레이저광에 의해 제 1 스캔 방향으로 상기 정렬 보조물을 스캐닝하는 단계를 더 포함하며,
    상기 적어도 하나의 층의 각 층내의 상기 타일들은 상기 파장보다 작은 간격만큼 상기 스캔 방향으로 이격되는, 정렬 보조물을 구현하는 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7247952B2 (en) * 2003-10-30 2007-07-24 Hewlett-Packard Development Company, L.P. Optical targets
JP4520429B2 (ja) * 2005-06-01 2010-08-04 エーエスエムエル ネザーランズ ビー．ブイ． 位置合わせ装置への２次元フォトニック結晶の応用
US7737566B2 (en) * 2005-06-01 2010-06-15 Asml Netherlands B.V. Alignment devices and methods for providing phase depth control
US8000826B2 (en) * 2006-01-24 2011-08-16 Synopsys, Inc. Predicting IC manufacturing yield by considering both systematic and random intra-die process variations
JP5259211B2 (ja) 2008-02-14 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US7951695B2 (en) * 2008-05-22 2011-05-31 Freescale Semiconductor, Inc. Method for reducing plasma discharge damage during processing
US7896702B2 (en) * 2008-06-06 2011-03-01 Apple Inc. Compact power adapter
JP5623033B2 (ja) * 2009-06-23 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置、リソグラフィ方法、及び半導体装置の製造方法
JP2012222161A (ja) * 2011-04-08 2012-11-12 Elpida Memory Inc 半導体装置
CN102290362B (zh) * 2011-07-22 2013-05-22 清华大学 一种激光加工中晶圆片定位误差的校正方法
JP6076123B2 (ja) 2013-02-14 2017-02-08 オリンパス株式会社 半導体基板、撮像素子、および撮像装置
JP6300301B2 (ja) * 2013-11-20 2018-03-28 ローム株式会社 半導体装置および半導体装置の製造方法
JP5805818B2 (ja) * 2014-03-31 2015-11-10 ルネサスエレクトロニクス株式会社 半導体装置
JP6030200B2 (ja) * 2015-09-02 2016-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US10700013B2 (en) * 2018-01-10 2020-06-30 Globalfoundries Inc. IC wafer for identification of circuit dies after dicing

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4425037A (en) * 1981-05-15 1984-01-10 General Signal Corporation Apparatus for projecting a series of images onto dies of a semiconductor wafer
US4444492A (en) * 1982-05-15 1984-04-24 General Signal Corporation Apparatus for projecting a series of images onto dies of a semiconductor wafer
US5162867A (en) * 1990-01-26 1992-11-10 Canon Kabushiki Kaisha Surface condition inspection method and apparatus using image transfer
JP2855868B2 (ja) * 1990-03-12 1999-02-10 富士通株式会社 レーザトリミング用位置合わせマーク、半導体装置及び半導体装置の製造方法
JP2974818B2 (ja) * 1991-04-30 1999-11-10 株式会社コパル プログラムシャッタの制御装置
US5311061A (en) * 1993-05-19 1994-05-10 Motorola Inc. Alignment key for a semiconductor device having a seal against ionic contamination
US5781682A (en) * 1996-02-01 1998-07-14 International Business Machines Corporation Low-cost packaging for parallel optical computer link
US6307273B1 (en) 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
US5986319A (en) 1997-03-19 1999-11-16 Clear Logic, Inc. Laser fuse and antifuse structures formed over the active circuitry of an integrated circuit
US5847823A (en) * 1997-04-28 1998-12-08 International Business Machines Corporation Surface inspection tool
US5952135A (en) * 1997-11-19 1999-09-14 Vlsi Technology Method for alignment using multiple wavelengths of light
JP2000012431A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100324110B1 (ko) * 1999-07-31 2002-02-16 구본준, 론 위라하디락사 액정표시소자의 얼라인패턴
JP4038320B2 (ja) * 2000-04-17 2008-01-23 株式会社東芝 半導体集積装置
US6452284B1 (en) * 2000-06-22 2002-09-17 Motorola, Inc. Semiconductor device substrate and a process for altering a semiconductor device
US6448632B1 (en) * 2000-08-28 2002-09-10 National Semiconductor Corporation Metal coated markings on integrated circuit devices
TW457545B (en) * 2000-09-28 2001-10-01 Advanced Semiconductor Eng Substrate to form electronic package
US6629292B1 (en) * 2000-10-06 2003-09-30 International Business Machines Corporation Method for forming graphical images in semiconductor devices
US6486066B2 (en) * 2001-02-02 2002-11-26 Matrix Semiconductor, Inc. Method of generating integrated circuit feature layout for improved chemical mechanical polishing
US6680213B2 (en) 2001-04-02 2004-01-20 Micron Technology, Inc. Method and system for fabricating contacts on semiconductor components
US6611045B2 (en) 2001-06-04 2003-08-26 Motorola, Inc. Method of forming an integrated circuit device using dummy features and structure thereof
US6465898B1 (en) * 2001-07-23 2002-10-15 Texas Instruments Incorporated Bonding alignment mark for bonds over active circuits
US6577020B2 (en) * 2001-10-11 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd High contrast alignment marks having flexible placement
US6613688B1 (en) * 2002-04-26 2003-09-02 Motorola, Inc. Semiconductor device and process for generating an etch pattern
US6531387B1 (en) * 2002-06-17 2003-03-11 Mosel Vitelic, Inc. Polishing of conductive layers in fabrication of integrated circuits
US6661106B1 (en) * 2002-08-13 2003-12-09 International Business Machines Corporation Alignment mark structure for laser fusing and method of use

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