KR20200110065A - 브리지 다이를 포함한 반도체 패키지 - Google Patents

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KR20200110065A
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Abstract

반도체 패키지는 반도체 다이와 브리지 다이 및 재배선층 패턴을 포함하여 구성될 수 있다. 브리지 다이는 브리지 다이 바디에 형성된 관통 비아와 관통 비아에 전기적으로 결합된 커패시터를 포함하여 구성될 수 있다.

Description

브리지 다이를 포함한 반도체 패키지{Semiconductor package including bridge die}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 브리지 다이(bridge die)를 포함한 반도체 패키지에 관한 것이다.
반도체 패키지가 보다 작은 폼 팩터(form factor)의 구조를 가지도록 요구되고 있다. 복수의 반도체 다이(semiconductor die)들을 하나의 패키지 구조 내에 통합하는 시도들이 이루어지고 있다. 하나의 반도체 패키지 제품이 고속 동작 및 대용량 데이터(data) 처리 동작을 수행하도록 구성하는 시도들이 이루어지고 있다. 반도체 패키지의 고속 동작에 노이즈(noise)와 같은 제한 요소가 수반될 수 있다. 이러한 노이즈 성분을 낮춰줄 수 있는 반도체 패키지의 개발이 요구되고 있다.
본 출원은 커패시터(capacitor) 구조를 포함한 브리지 다이(bridge die)가 반도체 다이에 이격되어 배치된 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 다이; 상기 제1반도체 다이에 이격되어 배치된 제1브리지 다이; 및 상기 제1반도체 다이와 상기 제1브리지 다이 사이로 연장된 제1재배선층(RDL) 패턴;을 포함한 반도체 패키지를 제시한다.
상기 제1브리지 다이는 제1브리지 다이 바디 및 상기 제1브리지 다이 바디를 관통하는 제1관통 비아; 및 상기 제1관통 비아에 전기적으로 결합된 제1커패시터;를 포함한다. 상기 제1재배선층 패턴은 상기 제1관통 비아를 상기 제1반도체 다이에 전기적으로 연결시키도록 연장된다.
본 출원의 일 관점은, 제1반도체 다이; 상기 제1반도체 다이 상에 스택된 제2반도체 다이; 상기 제1반도체 다이에 이격되어 배치된 제1브리지 다이; 상기 제1반도체 다이와 상기 제1브리지 다이 사이로 연장된 제1재배선층(RDL) 패턴; 및 상기 제2반도체 다이를 상기 제1브리지 다이에 전기적으로 접속시키도록 연장된 제5재배선층 패턴;을 포함한 반도체 패키지를 제시한다.
상기 제1브리지 다이는 제1브리지 다이 바디 및 상기 제1브리지 다이 바디를 관통하는 제1관통 비아; 및 상기 제1관통 비아에 전기적으로 결합된 제1커패시터;를 포함한다.
상기 제1재배선층(RDL) 패턴은 상기 제1관통 비아를 상기 제1반도체 다이에 전기적으로 연결시키도록 연장되고, 상기 제5재배선층 패턴은 상기 제2반도체 다이를 상기 제1관통 비아에 전기적으로 접속시키도록 연장된다.
본 출원의 실시예들에 따르면, 커패시터 구조가 형성된 브리지 다이와, 이러한 브리지 다이가 반도체 다이에 이격되어 배치된 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다. .
도 2는 도 1의 재배선층 패턴들의 배치를 보여주는 개략적인 평면도이다.
도 3은 도 1의 커패시터 전극들의 배치 형상을 보여주는 개략적인 평면도이다.
도 4는 다른 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 5는 다른 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
도 6은 다른 일 예에 따른 반도체 패키지를 보여주는 개략적인 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 출원의 예의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 패키지는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10)의 개략적인 단면 구조를 보여준다.
일 실시예에 따른 반도체 패키지(10)는 제1반도체 다이(semiconductor die: 100) 및 제1브리지 다이(bridge die: 200)를 포함할 수 있다. 제1브리지 다이(200)는 제1반도체 다이(200)에 측방향으로 일정 간격 이격되도록 배치된다. 제1반도체 다이(200)는 집적회로 소자가 집적된 반도체 다이일 수 있다. 제1반도체 다이(200)는 디램(DRAM) 소자와 같은 메모리(memory) 소자를 포함할 수 있다.
제1내측 몰딩층(first inner molding layer: 410)이 제1브리지 다이(200) 및 제1반도체 다이(100)를 감싸 고정시키도록 구비된다. 제1내측 몰딩층(410)은 제1브리지 다이(200) 및 제1반도체 다이(100)를 실질적으로 임베딩(embedding)하도록 형성될 수 있다. 제1내측 몰딩층(410)은 제1브리지 다이(200)와 제1반도체 다이(200) 사이의 이격 부분을 실질적으로 채우도록 확장될 수 있다. 제1내측 몰딩층(410)은 제1브리지 다이(200) 및 제1반도체 다이(100)를 하나의 어셈블리(assembly)로 묶어 고정시키는 베이스층(base layer)으로 도입될 수 있다. 제1내측 몰딩층(410)은 다양한 밀봉 물질(encapsulant)로 형성될 수 있다. 제1내측 몰딩층(410)은 예컨대 에폭시 몰딩재(EMC: Epoxy Molding Compound)를 이용한 몰딩(molding) 과정으로 형성될 수 있다.
제1브리지 다이(200)는 제1브리지 다이 바디(body: 210), 제1 및 제2관통 비아들(through vias: 221, 222) 및 제1커패시터(capacitor: 230)를 포함할 수 있다. 제1관통 비아(221)는 제2관통 비아(222)에 이격되도록 위치할 수 있다. 제1 및 제2관통 비아들(221, 222)은 복수 개로 배치될 수 있다. 제1브리지 다이(200)에 제1커패시터(230)와 같은 수동 소자(passive device)가 구비된다. 그렇지만, 제1브리지 다이(200)에 트랜지스터(transistor)와 같은 능동 소자를 포함하는 집적 회로 소자는 구비되지 않는다. 제1반도체 다이(100)는 집적 회로 소자를 포함하여 구성된다.
제1브리지 다이 바디(210)는 실리콘(Si)과 같은 반도체 물질로 구성될 수 있다. 이에 따라, 실리콘 웨이퍼 기반의 노광 기술 또는 반도체 공정 기술을 적용하여, 제1브리지 다이 바디(210)에 제1 및 제2관통 비아들(221, 222)을 형성할 수 있다. 제1 및 제2관통 비아들(221, 222)은 관통 실리콘 비아(TSV: Through Silicon Via) 형태로 형성될 수 있다. 제1 및 제2관통 비아들(221, 222)은 제1브리지 다이 바디(210)를 실질적으로 상하로 관통하는 도전성 비아들로 형성될 수 있다.
제1브리지 다이 바디(210)는 제1표면(201)과 제2표면(202)를 포함하고, 제2표면(202)은 제1표면(201)에 반대되는 위치에 위치할 수 있다. 제1 및 제2관통 비아들(221, 222)은 제1브리지 다이 바디(210)의 제1표면(201)으로부터 제2표면(202)에까지 실질적으로 연장되는 도전성 비아들일 수 있다.
제1 및 제2재배선층(ReDistribution Layer: RDL) 패턴들(310, 320)이 제1반도체 다이(100)와 제1브리지 다이(200)를 전기적으로 상호 연결시키는 도전성 패턴들로 구비될 수 있다. 제1 및 제2재배선층 패턴들(310, 320)은 제1브리지 다이 바디(210)의 제1표면(201)에 위치할 수 있다. 제1브리지 다이 바디(210)의 제2표면(201)에는 제1커패시터(230)가 위치할 수 있다. 제1 및 제2재배선층 패턴들(310, 320)과 제1커패시터(230)는 제1브리지 다이 바디(210)를 사이에 두고 서로 반대측에 배치될 수 있다.
도 2는 도 1의 제1 및 제2재배선층 패턴들(310, 320)의 배치를 보여주는 개략적인 평면도이다.
도 2 및 도 1을 참조하면, 제1재배선층 패턴(310)은 제1반도체 다이(100)와 제1브리지 다이(200) 사이로 연장되도록 형성될 수 있다. 제1재배선층 패턴(310)은 제1관통 비아(221)를 제1반도체 다이(100)에 전기적으로 연결시키도록 연장된 도전 패턴으로 형성될 수 있다. 제1재배선층 패턴(310)은 제1관통 비아(221)와 제1반도체 다이(100)의 제1접속 패드(110)를 전기적으로 연결하도록 형성된다. 제1재배선층 패턴(310)의 일 단부(311)는 제1관통 비아(221)에 중첩되도록 제1브리지 다이 바디(210)의 제1표면(201) 상에 배치될 수 있다. 제1재배선층 패턴(310)은 제1브리지 다이 바디(210)의 제1표면(201) 상에서 제1반도체 다이(100) 상으로 연장된다. 제1재배선층 패턴(310)의 다른 단부(312)는 제1반도체 다이(100)의 제1접속 패드(110)에 중첩되도록 배치될 수 있다.
제2재배선층 패턴(320)은 제1재배선층 패턴(310)과 이격되도록 배치된다. 제2재배선층 패턴(320)은 제2관통 비아(222)를 제1반도체 다이(100)에 전기적으로 연결시키도록 연장된 도전 패턴으로 형성될 수 있다. 제2재배선층 패턴(320)은 제2관통 비아(222)를 제1반도체 다이(100)의 제2접속 패드(120)에 전기적으로 연결시킨다. 제2접속 패드(120)는 제1접속 패드(110)와 이격된 접속 패드이다.
제3재배선층 패턴(330)이 제3관통 비아(223)와 제1관통 비아(221)을 전기적으로 상호 연결하도록 연장된다. 제3관통 비아(223)는 제1관통 비아(221)와 이격되도록 배치된 관통 비아이다. 제3관통 비아(223)는 제4재배선층 패턴(340)에 의해서 제1반도체 다이(100)에 전기적으로 연결될 수 있다. 제4재배선층 패턴(340)은 제3관통 비아(223)를 제1반도체 다이(100)의 제3접속 패드(130)에 전기적으로 연결시킨다. 제4재배선층 패턴(340)은 제1재배선층 패턴(310)과 실질적으로 동일한 패턴 형상을 가지는 도전 패턴으로 구비될 수 있다.
제1재배선층 패턴(310)과 제4재배선층 패턴(340)은 제1반도체 다이(100)에 파워(power)를 공급하는 파워선(power line)들일 수 있다. 제3관통 비아(223)와 제1관통 비아(221)는 파워선에 전기적으로 접속된 관통 비아들일 수 있다. 제3재배선층 패턴(330)이 제3관통 비아(223)와 제1관통 비아(221)를 공통(common)으로 묶어주고 있으므로, 제3재배선층 패턴(330)은 제1재배선층 패턴(310)과 제4재배선층 패턴(340)를 전기적으로 공통전위가 되도록 한다. 제1재배선층 패턴(310)과 제4재배선층 패턴(340)가 전기적으로 공통전위가 되므로, 파워선들의 임피던스(impedance)가 상대적으로 낮아질 수 있다. 제3재배선층 패턴(330)에 의해서 제1재배선층 패턴(310)과 제4재배선층 패턴(340)이 전기적으로 공통전위가 되므로, 특정 접속 패드에서의 전압 강하(voltage drop)가 상대적으로 집중되는 것을 방지할 수 있다. 예컨대, 제1접속 패드(110)에서만 전압 강하가 상대적으로 크게 발생하는 것이 방지될 수 있다. 특정 패드에서의 전압 강하를 방지할 수 있어, 파워 노이즈(power noise)를 줄일 수 있다.
제3관통 비아(223)는 복수 개로 서로 이격되도록 배치될 수 있다. 제4재배선층 패턴(340)은 복수 개로 서로 이격되도록 배치될 수 있다. 하나의 제3관통 비아(223)에 이격되도록 추가의 제3관통 비아(223)들이 제1브리지 다이(200)에 더 배치될 수 있다. 또한, 추가의 제4재배선층 패턴(340)들이 추가의 제3관통 비아(223)들을 제1반도체 다이에 전기적으로 연결시키도록 더 배치될 수 있다. 제3재배선층 패턴(330)들이 추가의 제3관통 비아(223)들을 제1관통 비아(221)에 전기적으로 공통시키도록 배치될 수 있다.
제1재배선층 패턴(310)과 제4재배선층 패턴(340)이 제1반도체 다이(100)에 파워를 공급하는 파워선들을 제공하도록 배치된다면, 제2재배선층 패턴(320)은 제1반도체 다이(100)를 연결되는 그라운드선(ground line)을 제공할 수 있다. 제2관통 비아(222)는 그라운드선에 전기적으로 접속된 관통 비아일 수 있다.
도 1을 다시 참조하면, 제1커패시터(230)는 제1커패시터 전극(231), 제2커패시터 전극(232) 및 커패시터 유전층(233)을 포함하여 구성될 수 있다. 제2커패시터 전극(232)은 제1커패시터 전극(231)에 중첩되도록 제1커패시터 전극(231) 상에 배치될 수 있다. 커패시터 유전층(233)은 제2커패시터 전극(232)과 제1커패시터 전극(231) 사이에 위치하도록 형성될 수 있다. 제1 및 제2커패시터 전극들(231, 232)은 구리층과 같은 금속층을 포함할 수 있다. 커패시터 유전층(233)은 하프늄 산화물(HfO)과 같은 고유전 물질(high k material)을 포함할 수 있다.
제1커패시터(230)는 제1관통 비아(221)와 제2관통 비아(222)에 전기적으로 결합될 수 있다. 제1커패시터 전극(231)은 제1관통 전극(221)에 전기적으로 연결되고, 제2커패시터 전극(232)는 제2관통 전극(222)에 전기적으로 연결될 수 있다. 제1관통 전극(221)이 제1재배선층 패턴(310)에 전기적으로 연결되므로, 제1커패시터 전극(231)은 제1재배선층 패턴(310)에 전기적으로 연결된다. 제2관통 전극(222)이 제2재배선층 패턴(320)에 전기적으로 연결되므로, 제2커패시터 전극(232)은 제2재배선층 패턴(320)에 전기적으로 연결된다. 이에 따라, 제1커패시터(230)는 제1 및 제2재배선층 패턴들(310, 320)에 전기적으로 결합된다.
제1재배선층 패턴(310)이 파워선을 제공하고 제2재배선층 패턴(320)이 그라운드선을 제공하므로, 제1커패시터(230)는 파워선과 그라운드선에 전기적으로 접속된 디커플링 커패시터(decoupling capacitor)로 작용할 수 있다. 제1커패시터(230)는 파워-그라운드 레일(power-ground rail)의 임피던스(impedance: Z)를 낮춰 줄 수 있다. 제1커패시터(230)에 의해서 제공되는 커패시턴스(capacitance)는 고주파 임피던스를 감소시켜, 파워 노이즈(power noise)를 감소시킬 수 있다.
제1브리지 다이(200)는 제1반도체 다이(100) 옆에 배치되고 있다. 제1커패시터(230)를 제1브리지 다이(200)에 배치함으로써, 제1커패시터(230)가 제1반도체 다이(100)에 인접하도록 배치될 수 있다. 이와 같이 제1커패시터(230)가 노이즈 소스(source)인 제1반도체 다이(100)에 가까이 배치되고 있으므로, 인덕턴스(inductance)의 감소가 가능하고 임피던스를 더 낮출 수 있다. 도시되지는 않았지만, 별도의 커패시터가 반도체 패키지가 실장되는 인쇄회로기판(PCB: Printed Circuit Board)에 배치될 수 있다. 인쇄회로기판에 배치된 커패시터는 별도의 인터커넥트 경로(interconnect path)를 통해 제1반도체 다이에 전기적으로 연결될 수 있다. 이러한 경우, 인쇄회로기판에 배치된 커패시터와 제1반도체 다이 간의 전기적 경로 길이가 상대적으로 더 멀어질 수 있다. 제1커패시터(230)가 제1브리지 다이(200)에 배치되고, 제1브리지 다이(200)가 제1반도체 다이(100) 옆에 배치되므로, 제1커패시터(230)와 제1반도체 다이(100) 간의 전기적 경로 길이는 상대적으로 짧아질 수 있다. 이에 따라, 제1커패시터(230)에 의한 인덕턴스 감소 및 임피던스 감소 효과는 상대적으로 더 증가될 수 있다.
도 3은 도 1의 제1 및 제2커패시터 전극들(231, 232)의 배치 형상을 보여주는 개략적인 평면도이다.
도 3을 도 1과 함께 참조하면, 제1커패시터(230)의 제1커패시터 전극(231)은 제1브리지 다이 바디(210)의 제2표면(202) 상에 형성될 수 있다. 제1커패시터 전극(231)이 제1브리지 다이 바디(210)의 제2표면(202)으로부터 전기적으로 절연되도록, 제1커패시터 전극(231)과 제1브리지 다이 바디(210)의 제2표면(202) 사이 계면에 절연층(도 3에는 도시되지 않음)이 도입될 수 있다.
복수의 트렌치들(241, 242)이 제1관통 비아(221)와 제2관통 비아(222) 사이의 제1브리지 다이 바디(210)의 제2표면(202) 부분에 배치될 수 있다. 제1트렌치(241)가 제1브리지 다이 바디(210)의 제2표면(202)에 오목한 형태로 형성되고, 제1트렌치(241)에 이격되도록 제2트렌치(242)들이 제2표면(202)에 복수 개로 추가로 더 형성될 수 있다. 제1 및 제2트렌치들(241, 242)은 제1관통 비아(221)의 직경(D1) 보다 작은 직경(D2)을 가지도록 형성될 수 있다. 제1 및 제2트렌치들(241, 242)은 오목한 오프닝 홀(opening hole) 형상을 가질 수 있다.
제1커패시터 전극(231)은 제1트렌치(241) 내로 연장되도록 형성될 수 있다. 제1커패시터 전극(231)은 복수 개의 제2트렌치(242)들 내로 더 연장될 수 있다. 제1 및 제2트렌치들(241, 242)은 제1브리지 다이 바디(210)의 제2표면(202)의 제한된 영역 내에서 제1커패시터 전극(231)의 면적을 더 증가시킨다. 제1커패시터 전극(231)의 면적이 증가되므로, 제1커패시터(230)의 커패시턴스를 상대적으로 더 증가시킬 수 있다.
제1커패시터 전극(231)은 도 3에 제시된 것과 같이 복수의 트렌치들(241, 242)들을 연결시키는 네트(net) 형상으로 형성될 수 있다. 도시되지는 않았지만, 제1커패시터 전극(231)은 제1브리지 다이 바디(210)의 제2표면(202) 부분을 덮고, 제1 및 제2트렌치들(241, 242)로 연장된 평판 형상을 가질 수도 있다. 제2커패시터 전극(232)은 도 3에 제시된 것과 같이 복수의 트렌치들(241, 242)들 내로 연장되는 네트 형상으로 형성될 수 있다. 도시되지는 않았지만, 제2커패시터 전극(232) 또한 제1커패시터 전극(231)에 중첩되는 평판 형상을 가질 수도 있다.
커패시터 유전층(233)은 제2커패시터 전극(232)과 제1커패시터 전극(231) 사이의 계면에 위치하도록 형성된다. 도 3에서 커패시터 유전층(233)이 제1 및 제2트렌치들(241, 242) 사이에 위치하는 형상으로 도시되고 있지만, 커패시터 유전층(233)은 제1 및 제2트렌치들(241, 242) 바깥 영역에서 제1브리지 다이 바디(210)의 제2표면(202) 부분 및 제1커패시터 전극(231)들을 덮도록 더 연장될 수 있다.
도 1을 다시 참조하면, 제1커패시터 전극(231)은 제1관통 비아(221)에 중첩되도록 연장될 수 있다. 제2커패시터 전극(232)은 제2관통 비아(222)에 중첩되도록 연장될 수 있다. 제1유전층(251)이 제1브리지 다이 바디(210)의 제2표면(202)을 덮고, 제1커패시터(230)을 덮도록 구비될 수 있다. 제1유전층(251)은 제1커패시터 전극(231)의 제1관통 비아(221)에 중첩된 부분(231P)을 드러내는 제1오프닝부(opening portion: 252)를 가지도록 형성될 수 있다. 제1유전층(251)은 제2커패시터 전극(232)의 제2관통 비아(222)에 중첩된 부분(232P)을 드러내는 제2오프닝부(253)를 가지도록 형성될 수 있다.
제2유전층(255)이 제1브리지 다이 바디(210)의 제1표면(201)을 덮고, 제1 및 제2재배선층 패턴들(310, 320)을 덮도록 연장될 수 있다. 제2유전층(255)은 제1재배선층 패턴(310)의 제1관통 비아(221)에 중첩된 부분(311)을 드러내는 제3오프닝부(256)를 가지도록 형성될 수 있다. 제2유전층(255)은 제2재배선층 패턴(320)의 제2관통 비아(222)에 중첩된 부분(321)을 드러내는 제4오프닝부(257)를 가지도록 형성될 수 있다. 제1내측 커넥터(first inner connector: 510)들이 제3 및 제4오프닝부들(256, 257)을 통해 제1 및 제2재배선층 패턴들(310, 320)에 각각 전기적으로 접속된다. 제1내측 커넥터(510)들은 반도체 패키지(10)를 외부 기기와 전기적으로 접속시킨다. 제1내측 커넥터(510)들은 범프(bump)와 같은 접속 부재로 형성될 수 있다.
도 4는 일 예에 따른 반도체 패키지(10S)의 개략적인 단면 구조를 보여준다.
반도체 패키지(10S)는 제1서브 반도체 패키지(sub semiconductor package: 10B) 상에 실질적으로 수직하게 스택(stack)된 제2서브 반도체 패키지(10T)를 포함하여 구성될 수 있다. 제1서브 반도체 패키지(10B)는 도 1의 반도체 패키지(10)와 실질적으로 동일하게 구성될 수 있다. 제2서브 반도체 패키지(10T) 또한 도 1의 반도체 패키지(10)와 실질적으로 동일하게 구성될 수 있다. 도 1의 반도체 패키지(10)는 제1 및 제2서브 반도체 패키지들(10B, 10T)을 구성하는 하나의 단위 패키지(package unit) 또는 패키지 모듈(package module)로 제공될 수 있다.
제1서브 반도체 패키지(10B)는 제1반도체 다이(100B), 제1브리지 다이(200B), 제1 및 제2재배선층 패턴들(310B, 320B)들, 및 제1내측 몰딩층(410B)을 포함하여 구성될 수 있다. 제1내측 몰딩층(410B)은 제1반도체 다이(100B)와 제1브리지 다이(200B)를 감싸 고정시키도록 형성된다. 제1브리지 다이(200B)는 제1브리지 다이 바디(210B), 제1 및 제2관통 비아들(221B, 222B)들을 포함할 수 있다. 제1 및 제2재배선층 패턴들(310B, 320B)들이 제1브리지 다이 바디(210B)의 제1표면(201B)에 배치된다. 제1커패시터(230B)가 제1브리지 다이 바디(210B)의 제2표면(202B)에 배치된다.
제2서브 반도체 패키지(10T)는 제2반도체 다이(100T), 제2브리지 다이(200T), 제5재배선층 패턴(300T)들, 및 제2내측 몰딩층(410T)을 포함하여 구성될 수 있다. 제2내측 몰딩층(410T)은 제2반도체 다이(100T)와 제2브리지 다이(200T)를 감싸 고정시키도록 형성된다. 제2반도체 다이(100T)가 제1반도체 다이(100B) 상에 실질적으로 수직하게 스택된다. 제2브리지 다이(200T)는 제1브리지 다이(200B) 상에 실질적으로 수직하게 스택된다.
제2브리지 다이(200T)는 제2브리지 다이 바디(210T), 제4관통 비아(220T)들을 포함할 수 있다. 제4관통 비아(220T)들은 각각 제1 및 제2관통 비아들(221B, 222B)에 중첩되도록 위치할 수 있다. 제4관통 비아(220T)들은 제2내측 커넥터(510T)들에 의해서 제1 및 제2관통 비아들(221B, 222B) 각각에 전기적으로 접속된다. 제2커패시터(230T)가 제4관통 비아(220T)들에 전기적으로 결합되도록 구비된다. 제5재배선층 패턴(300T)들은 제2반도체 다이(100T)를 제4관통 비아(220T)들에 각각 전기적으로 연결시키도록 연장된다.
반도체 패키지(10S)는 제1서브 반도체 패키지(10B)가 배치된 패키지 기판(600)을 포함한다. 제1내측 커넥터(510B)들이 제1서브 반도체 패키지(10B)를 패키지 기판(600)에 전기적으로 접속시킨다. 제1내측 커넥터(510B)들은 제1 및 제2재배선층 패턴들(310B, 320B)들을 패키지 기판(600)에 전기적으로 연결시킨다.
패키지 기판(600)은 반도체 패키지(10S)를 외부 기기에 전기적으로 접속시키는 배선 연결 구조(interconnection structure)를 포함한 부재로 구성될 수 있다. 예컨대, 패키지 기판(600)은 인쇄회로기판(Printed Circuit Board) 형태로 구성될 수 있다. 외측 커넥터(650)들이 반도체 패키지(10S)를 외부 기기와 전기적으로 접속시키는 접속 부재로 패키지 기판(600)에 부착될 수 있다. 외측 커넥터(650)들은 솔더 볼(solder ball)과 같은 형상으로 형성될 수 있다.
외측 몰딩층(430)이 제1 및 제2서브 반도체 패키지들(10B, 10T)을 덮어 보호하도록 패키지 기판(600) 상에 형성될 수 있다.
반도체 패키지(10S)는 도 4에서 제1 및 제2서브 반도체 패키지들(10B, 10T)이 스택된 형상으로 제시되지만, 추가적인 서브 반도체 패키지들이 제2서브 반도체 패키지(10T) 상에 더 스택될 수 있다. 서브 반도체 패키지들의 브리지 다이들 각각에 커패시터들이 구비될 수 있어, 커패시턴스가 서브 반도체 패키지들이 스택되는 수에 따라 증가될 수 있다.
도 5는 일 예에 따른 반도체 패키지(20)의 개략적인 단면 구조를 보여준다.
일 실시예에 따른 반도체 패키지(20)에서, 도 1의 반도체 패키지(10)와 달리, 제1커패시터(2230)가 제1브리지 다이 바디(2210)의 제1표면(2201)에 배치된다. 또한, 제1재배선층 패턴(2310) 및 제2재배선층 패턴(2320)이 제1브리지 다이 바디(2210)의 제1표면(2201)에 배치된다. 제1커패시터(2230)와 제1 및 제2재배선층 패턴들(2310, 2320) 모두가 제1브리지 다이 바디(2210)의 제1표면(2201)에 배치된다.
제1커패시터(2230)의 제1커패시터 전극(2231)은 제1관통 비아(2221)에 전기적 연결되도록 연장되고, 제1커패시터(2230)의 제2커패시터 전극(2232)는 제2관통 비아(2222)에 전기적 연결되도록 연장된다. 커패시터 유전층(2233)은 제1 및 제2커패시터 전극들(2231, 2232) 사이 계면에 위치한다. 제1재배선층 패턴(2310)은 제1관통 비아(2221)를 제1반도체 다이(2100)에 전기적으로 연결하도록 연장된다. 제2재배선층 패턴(2320)은 제2관통 비아(2222)를 제1반도체 다이(2100)에 전기적으로 연결하도록 연장된다. 제2재배선층 패턴(2320)은 제2관통 비아(2222)를 제1반도체 다이(2100)의 접속 패드(2120)에 전기적으로 연결시킨다.
제1유전층(2251)이 제1브리지 다이 바디(2210)의 제2표면(2202)을 덮고, 제1 및 제2관통 비아들(2221, 2222) 각각에 중첩되도록 형성된 랜딩 패드(landing pad: 2251P)들을 드러내도록 형성될 수 있다. 제2유전층(2255)이 제1 및 제2재배선층 패턴들(2310, 2320)을 덮도록 형성된다. 제1내측 커넥터(2510)들이 제2유전층(2250)을 관통하여, 제1 및 제2재배선층 패턴들(2310, 2320)에 전기적으로 접속될 수 있다. 제1커패시터(2230)을 덮어 전기적으로 격리하는 제3유전층(2257)이 제2유전층(2255)과 제2브리지 다이 바디(2210) 사이에 형성될 수 있다.
제1내측 몰딩층(2410)이 제1반도체 다이(2100)와 제1브리지 다이(2200)을 고정하도록 형성될 수 있다.
도 6은 일 예에 따른 반도체 패키지(20S)의 개략적인 단면 구조를 보여준다.
반도체 패키지(20S)는 제1서브 반도체 패키지(20B) 상에 실질적으로 수직하게 스택된 제2서브 반도체 패키지(20T)를 포함하여 구성될 수 있다. 제1서브 반도체 패키지(20B)는 도 5의 반도체 패키지(20)와 실질적으로 동일하게 구성될 수 있다. 제2서브 반도체 패키지(20T) 또한 도 5의 반도체 패키지(20)와 실질적으로 동일하게 구성될 수 있다.
제1서브 반도체 패키지(20B)는 제1반도체 다이(2100B), 제1브리지 다이(2200B), 제1 및 제2재배선층 패턴들(2310B, 2320B)들, 및 제1내측 몰딩층(2410B)을 포함하여 구성될 수 있다. 제1내측 몰딩층(2410B)은 제1반도체 다이 (2100B)와 제1브리지 다이(2200B)를 감싸 고정시키도록 형성된다. 제1브리지 다이(2200B)는 제1브리지 다이 바디(2210B), 제1 및 제2관통 비아들(2221B, 2222B)들을 포함할 수 있다. 제1커패시터(2230B)가 제1브리지 다이 바디(2210B)의 제1표면(2201B)에 배치된다. 제1 및 제2재배선층 패턴들(2310B, 2320B)들이 제1브리지 다이 바디(2210B)의 제1표면(2201B)에 배치된다. 제1 및 제2재배선층 패턴들(2310B, 2320B)은 제1 및 제2관통 비아들(2221B, 2222B)을 제1반도체 다이(2100B)에 전기적으로 연결하도록 각각 연장된다. 예컨대 제2재배선층 패턴(2320B)은 제2관통 비아(2222B)를 제1반도체 다이(2100B)의 접속 패드(2120B)에 전기적으로 연결시킨다.
제2서브 반도체 패키지(20T)는 제2반도체 다이(2100T), 제2브리지 다이(2200T), 제5재배선층 패턴(2300T)들, 및 제2내측 몰딩층(2410T)을 포함하여 구성될 수 있다. 제2내측 몰딩층(2410T)은 제2반도체 다이(2100T)와 제2브리지 다이(2200T)를 감싸 고정시키도록 형성된다. 제2반도체 다이(2100T)가 제1반도체 다이(2100B) 상에 실질적으로 수직하게 스택된다. 제2브리지 다이(2200T)는 제1브리지 다이(2200B) 상에 실질적으로 수직하게 스택된다.
제2브리지 다이(2200T)는 제2브리지 다이 바디(2210T), 제4관통 비아(2220T)들을 포함할 수 있다. 제4관통 비아(2220T)들은 각각 제1 및 제2관통 비아들(2221B, 2222B)에 중첩되도록 위치할 수 있다. 제4관통 비아(2220T)들은 제2내측 커넥터(2510T)들에 의해서 제1 및 제2관통 비아들(2221B, 2222B) 각각에 전기적으로 접속된다. 제2커패시터(2230T)가 제4관통 비아(2220T)들에 전기적으로 결합되도록 구비된다. 제5재배선층 패턴(2300T)들은 제2반도체 다이(2100T)를 제4관통 비아(2300T)들에 각각 전기적으로 연결시키도록 연장된다.
반도체 패키지(20S)는 제1서브 반도체 패키지(20B)가 배치된 패키지 기판(2600)을 포함한다. 제1내측 커넥터(2510B)들이 제1서브 반도체 패키지(20B)를 패키지 기판(2600)에 전기적으로 접속시킨다. 제1내측 커넥터(2510B)들은 제1 및 제2재배선층 패턴들(2310B, 2320B)들을 패키지 기판(2600)에 전기적으로 연결시킨다. 외측 커넥터(2650)들이 패키지 기판(2600)에 부착될 수 있다. 외측 몰딩층(2430)이 제1 및 제2서브 반도체 패키지들(20B, 20T)을 덮어 보호하도록 패키지 기판(2600) 상에 형성될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 반도체 다이,
200: 브리지 다이,
230: 커패시터,
310, 320: 재배선층 패턴.

Claims (24)

  1. 제1반도체 다이;
    상기 제1반도체 다이에 이격되어 배치된 제1브리지 다이; 및
    상기 제1반도체 다이와 상기 제1브리지 다이 사이로 연장된 제1재배선층(RDL) 패턴;을 포함하고,
    상기 제1브리지 다이는
    제1브리지 다이 바디 및 상기 제1브리지 다이 바디를 관통하는 제1관통 비아; 및
    상기 제1관통 비아에 전기적으로 결합된 제1커패시터;를 포함하고,
    상기 제1재배선층 패턴은 상기 제1관통 비아를 상기 제1반도체 다이에 전기적으로 연결시키도록 연장된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1브리지 다이는
    상기 제1브리지 다이 바디 표면에 형성된 제1트렌치(trench)를 더 포함하고,
    상기 제1커패시터는
    상기 제1트렌치 내로 연장된 제1커패시터 전극;
    상기 제1커패시터 전극 상에 배치된 제2커패시터 전극; 및
    상기 제1 및 제2커패티서 전극들 사이에 위치하는 커패시터 유전층을 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아에 이격되어 배치된 제2관통 비아를 더 포함하고,
    상기 제1커패시터 전극은
    상기 제1관통 비아에 전기적으로 연결되고,
    상기 제2커패시터 전극은 상기 제2관통 비아에 전기적으로 연결된 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2관통 비아를 상기 제1반도체 다이에 전기적으로 연결시키는 제2재배선층 패턴을 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2재배선층 패턴은
    상기 제1반도체 다이에 연결되는 그라운드(ground)선이고,
    상기 제1재배선층 패턴은
    상기 제1반도체 다이에 파워(power)를 제공하는 파워선인 반도체 패키지.
  6. 제3항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아와 상기 제2관통 비아 사이의 상기 제1브리지 다이 바디 표면에 추가의 복수개의 제2트렌치들을 더 포함하고,
    상기 제1커패시터 전극은 상기 제2트렌치들 내로 더 연장된 반도체 패키지.
  7. 제2항에 있어서,
    상기 제1트렌치는
    상기 제1관통 비아 보다 작은 직경을 가지는 반도체 패키지.
  8. 제2항에 있어서,
    상기 제1브리지 다이 바디는 제1표면 및 상기 제1표면에 반대되는 제2표면을 포함하고,
    상기 제1트렌치는
    상기 제1브리지 다이 바디의 상기 제2표면 상에 위치하고,
    상기 제1재배선층 패턴은 상기 제1브리지 다이 바디의 상기 제1표면 상에 위치하는 반도체 패키지.
  9. 제2항에 있어서,
    상기 제1브리지 다이 바디는 제1표면 및 상기 제1표면에 반대되는 제2표면을 포함하고,
    상기 제1트렌치는
    상기 제1브리지 다이 바디의 상기 제1표면 상에 위치하고,
    상기 제1재배선층 패턴은 상기 제1브리지 다이 바디의 상기 제1표면 상에 상기 제1커패시터 전극에 전기적으로 연결되도록 위치하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아에 이격되도록 배치된 추가의 복수 개의 제3관통 비아들을 더 포함하고,
    상기 제3관통 비아들을 상기 제1반도체 다이에 전기적으로 연결시키는 추가의 제4재배선층 패턴들; 및
    상기 제1관통 비아, 및 상기 제3관통 비아들을 전기적으로 상호 연결하도록 연장된 제3재배선층 패턴들을 더 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1브리지 다이 및 상기 제1반도체 다이를 감싸 고정시키는 제1내측 몰딩층(molding layer);
    상기 제1재배선층 패턴에 전기적으로 접속되는 패키지 기판;
    상기 패키지 기판과 상기 제1재배선층 패턴을 서로 전기적으로 연결시키는 제1내측 커넥터를 더 포함하는 반도체 패키지.
  12. 제1반도체 다이;
    상기 제1반도체 다이 상에 스택된 제2반도체 다이;
    상기 제1반도체 다이에 이격되어 배치된 제1브리지 다이;
    상기 제1반도체 다이와 상기 제1브리지 다이 사이로 연장된 제1재배선층(RDL) 패턴; 및
    상기 제2반도체 다이를 상기 제1브리지 다이에 전기적으로 접속시키도록 연장된 제5재배선층 패턴;을 포함하고,
    상기 제1브리지 다이는
    제1브리지 다이 바디 및 상기 제1브리지 다이 바디를 관통하는 제1관통 비아; 및
    상기 제1관통 비아에 전기적으로 결합된 제1커패시터;를 포함하고,
    상기 제1재배선층(RDL) 패턴은
    상기 제1관통 비아를 상기 제1반도체 다이에 전기적으로 연결시키도록 연장되고,
    상기 제5재배선층 패턴은 상기 제2반도체 다이를 상기 제1관통 비아에 전기적으로 접속시키도록 연장된 반도체 패키지.
  13. 제12항에 있어서,
    상기 제2반도체 다이에 이격되어 배치된 제2브리지 다이 바디;
    상기 제2브리지 다이 바디를 관통하고 상기 제1관통 비아에 전기적으로 접속하는 제4관통 비아; 및
    상기 제4관통 비아에 전기적으로 결합된 제2커패시터를 포함한 제2브리지 다이를 더 포함하는 반도체 패키지.
  14. 제13항에 있어서,
    상기 제5재배선층 패턴은
    상기 제2반도체 다이를 상기 제4관통 비아에 전기적으로 연결시키도록 연장된 반도체 패키지.
  15. 제13항에 있어서,
    상기 제1브리지 다이 및 상기 제1반도체 다이를 감싸 고정시키는 제1내측 몰딩층;
    상기 제2브리지 다이 및 상기 제2반도체 다이를 감싸 고정시키는 제2내측 몰딩층;
    상기 제1재배선층 패턴에 전기적으로 접속되는 패키지 기판;
    상기 패키지 기판과 상기 제1재배선층 패턴을 서로 전기적으로 연결시키는 제1내측 커넥터; 및
    상기 제4관통 비아를 상기 제1관통 비아에 전기적으로 연결시키는 제2내측 커넥터를 더 포함하는 반도체 패키지.
  16. 제12항에 있어서,
    상기 제1브리지 다이는
    상기 제1브리지 다이 바디 표면에 형성된 제1트렌치를 더 포함하고,
    상기 제1커패시터는
    상기 제1트렌치 내로 연장된 제1커패시터 전극;
    상기 제1커패시터 전극 상에 배치된 제2커패시터 전극; 및
    상기 제1 및 제2커패티서 전극들 사이에 위치하는 커패시터 유전층을 포함하는 반도체 패키지.
  17. 제16항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아에 이격되어 배치된 제2관통 비아를 더 포함하고,
    상기 제1커패시터 전극은
    상기 제1관통 비아에 전기적으로 연결되고,
    상기 제2커패시터 전극은 상기 제2관통 비아에 전기적으로 연결된 반도체 패키지.
  18. 제17항에 있어서,
    상기 제2관통 비아를 상기 제1반도체 다이에 전기적으로 연결시키는 제2재배선층 패턴을 더 포함하는 반도체 패키지.
  19. 제18항에 있어서,
    상기 제2재배선층 패턴은
    상기 제1반도체 다이에 연결되는 그라운드선이고, 상기 제1재배선층 패턴은
    상기 제1반도체 다이에 파워를 제공하는 파워선인 반도체 패키지.
  20. 제17항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아와 상기 제2관통 비아 사이의 상기 제1브리지 다이 바디 표면에 복수개의 제2트렌치들을 더 포함하고,
    상기 제1커패시터 전극은 상기 제2트렌치들 내로 더 연장된 반도체 패키지.
  21. 제16항에 있어서,
    상기 제1트렌치는
    상기 제1관통 비아 보다 작은 직경을 가지는 반도체 패키지.
  22. 제16항에 있어서,
    상기 제1브리지 다이 바디는 제1표면 및 상기 제1표면에 반대되는 제2표면을 포함하고,
    상기 제1트렌치는
    상기 제1브리지 다이 바디의 상기 제2표면 상에 위치하고,
    상기 제1재배선층 패턴은 상기 제1브리지 다이 바디의 상기 제1표면 상에 위치하는 반도체 패키지.
  23. 제16항에 있어서,
    상기 제1브리지 다이 바디는 제1표면 및 상기 제1표면에 반대되는 제2표면을 포함하고,
    상기 제1트렌치는
    상기 제1브리지 다이 바디의 상기 제1표면 상에 위치하고,
    상기 제1재배선층 패턴은 상기 제1브리지 다이 바디의 상기 제1표면 상에 상기 제1커패시터 전극에 전기적으로 연결되도록 위치하는 반도체 패키지.
  24. 제12항에 있어서,
    상기 제1브리지 다이는
    상기 제1관통 비아에 이격되도록 배치된 추가의 복수 개의 제3관통 비아들을 더 포함하고,
    상기 제3관통 비아들을 상기 제1반도체 다이에 전기적으로 연결시키는 추가의 제4재배선층 패턴들; 및
    상기 제1관통 비아, 및 상기 제3관통 비아들을 전기적으로 상호 연결하도록 연장된 제3재배선층 패턴들을 더 포함하는 반도체 패키지.
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