KR20130076749A - 브릿지 인터포저를 갖는 반도체 패키지 - Google Patents

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샘 자오
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Abstract

브릿지 인터포저를 포함하는 반도체 패키지들의 다양한 구현예들이 여기에 개시되어 있다. 하나의 예시적인 구현예는 브릿지 인터포저의 상부에 위치된 제 1 부분, 및 브릿지 인터포저의 상부에 위치되지 않은 제 2 부분을 갖는 제 1 활성 다이를 포함한다. 또한, 반도체 패키지는 브릿지 인터포저의 상부에 위치된 제 1 부분, 및 브릿지 인터포저의 상부에 위치되지 않은 제 2 부분을 갖는 제 2 활성 다이를 포함한다. 제 1 활성 다이의 제 2 부분 및 제 2 활성 다이의 제 2 부분은 패키지 기판 상에 장착된 솔더 볼(solder ball)들을 포함하고, 솔더 볼들을 이용하여, 그리고 반도체-관통 비아(TSV : through-semiconductor via)들을 이용하지 않으면서 전기 신호들을 패키지 기판에 전달하도록 구성된다.

Description

브릿지 인터포저를 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH A BRIDGE INTERPOSER}
본 발명은 브릿지 인터포저(bridge interposer)를 갖는 반도체 패키지에 관한 것이다.
패키징 해결책들은 훨씬 더 높은 집적 회로(IC : integrated circuit) 밀도들을 갖는 전자 디바이스들 및 시스템들에 의해 부과되는 점점 증가하는 엄격한 설계 제약들을 충족시키도록 계속 진화하고 있다. 입력/출력(I/O) 신호들뿐만 아니라, 전원 및 접지 접속들을 예를 들어, 단일 반도체 패키지 내의 다수의 활성 다이들에 제공하기 위한 하나의 해결책은 활성 다이(active die)들을 패키지 기판에 전기적으로 결합하기 위하여 하나 이상의 인터포저(interposer)들을 사용한다.
이러한 목적을 위해 구현되는 기존의 인터포저는 반도체 기판 상에 형성된 인터포저 유전체(interposer dielectric)를 전형적으로 포함한다. 반도체-관통 비아(TSV : Through-semiconductor via)들은 전원 및 접지 접속들 및 I/O 신호들을 활성 다이들에 제공하기 위해 통상적으로 채용된다. 그러나, TSV들 사이의 기생 커플링(parasitic coupling)으로부터 기인하는 반도체 기판을 통한 누설(leakage)은 기존의 인터포저들을 통과하는 전기 신호들에 악영향을 줄 수 있다.
본 발명은 브릿지 인터포저를 갖는 반도체 패키지를 제공하는 것을 목적으로 한다.
본 개시 내용은 실질적으로, 도면들 중 적어도 하나와 관련하여 도시 및/또는 설명된 바와 같이, 그리고 청구항들에서 더욱 완전히 기술된 바와 같이, 브릿지 인터포저를 갖는 반도체 패키지에 관한 것이다.
일 측면에 따르면, 반도체 패키지는,
브릿지 인터포저(bridge interposer);
상기 브릿지 인터포저 상에 위치된 제 1 부분, 및 상기 브릿지 인터포저 상에 위치되지 않은 제 2 부분을 갖는 제 1 활성 다이;
상기 브릿지 인터포저 상에 위치된 제 1 부분, 및 상기 브릿지 인터포저 상에 위치되지 않은 제 2 부분을 갖는 제 2 활성 다이를 포함하고,
상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분은 패키지 기판 상에 장착된 솔더 볼(solder ball)들을 포함하고;
상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 솔더 볼들을 이용하여, 그리고 반도체-관통 비아(TSV : through-semiconductor via)들을 이용하지 않으면서, 전기 신호들을 상기 패키지 기판에 전달한다.
바람직하게는, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저를 통해 칩-대-칩(chip-to-chip) 신호들을 전달한다.
바람직하게는, 상기 제 1 활성 다이는 상기 브릿지 인터포저 내의 AC 신호 패드들을 이용하여 AC 신호들을 상기 제 2 활성 다이에 전달한다.
바람직하게는, 상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들을 갖는 인터포저 유전체로 형성된다.
바람직하게는, 상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 Ajinomoto™ 빌드-업 필름(ABF : Ajinomoto™ Build-up Film)을 포함하는 인터포저 유전체로 형성된다.
바람직하게는, 상기 솔더 볼들은 각각의 전도성 필러(conductive pillar)들에 의해 상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분에 결합된다.
바람직하게는, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 솔더 볼들 및 상기 각각의 전도성 필러들을 이용하여 전기 신호들을 상기 패키지 기판에 전달한다.
바람직하게는, 상기 반도체 패키지는 상기 각각의 전도성 필러들 사이의 상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분 상에 형성되는 보호층(passivation layer)을 더 포함한다.
일 측면에 따르면, 반도체 패키지는,
브릿지 인터포저;
상기 브릿지 인터포저 하부에 위치된 제 1 부분, 및 상기 브릿지 인터포저 하부에 위치되지 않은 제 2 부분을 갖는 제 1 활성 다이;
상기 브릿지 인터포저 하부에 위치된 제 1 부분, 및 상기 브릿지 인터포저 하부에 위치되지 않은 제 2 부분을 갖는 제 2 활성 다이;
상기 제 1 활성 다이 및 상기 제 2 활성 다이 하부에 위치된 패키지 기판으로서, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 본드 와이어들을 이용하여 전기 신호들을 상기 패키지 기판에 전달하는, 상기 패키지 기판을 포함하고,
상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저를 통해 칩-대-칩 신호들을 전달한다.
바람직하게는, 상기 제 1 활성 다이는 상기 브릿지 인터포저를 통해 DC 신호들을 상기 제 2 활성 다이에 전달한다.
바람직하게는, 상기 제 1 활성 다이는 상기 브릿지 인터포저 내의 AC 신호 패드들을 이용하여 AC 신호들을 상기 제 2 활성 다이에 전달한다.
바람직하게는, 상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 인터포저 유전체로 형성된다.
바람직하게는, 상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 Ajinomoto™ 빌드-업 필름(ABF)를 포함하는 인터포저 유전체로 형성된다.
일 측면에 따르면, 반도체 패키지는,
AC 신호 패드들을 포함하는 제 1 표면을 갖는 브릿지 인터포저;
상기 브릿지 인터포저의 상기 제 1 표면과 대향하는 제 1 부분을 갖는 제 1 활성 다이;
상기 브릿지 인터포저의 상기 제 1 표면과 대향하는 제 1 부분을 갖는 제 2 활성 다이를 포함하고,
상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저의 상기 AC 신호 패드들을 이용하여 AC 칩-대-칩 신호들을 전달한다.
바람직하게는, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저를 통해 DC 칩-대-칩 신호들을 전달하도록 구성된다.
바람직하게는, 상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 인터포저 유전체로 형성된다.
바람직하게는, 상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 Ajinomoto™ 빌드-업 필름(ABF)을 포함하는 인터포저 유전체로 형성된다.
바람직하게는, 상기 제 1 활성 다이의 제 2 부분 및 상기 제 2 활성 다이의 제 2 부분은 패키지 기판 상에 장착된 솔더 볼들을 포함하고;
상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 솔더 볼들을 이용하여, 그리고 반도체-관통 비아(TSV)들을 이용하지 않으면서, 전기 신호들을 상기 패키지 기판에 전달한다.
바람직하게는, 상기 솔더 볼들은 각각의 전도성 필러들에 의해 상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분에 결합된다.
바람직하게는, 반도체 패키지는 상기 각각의 전도성 필러들 사이의 상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분 상에 형성된 보호층을 더 포함한다.
본 발명에 따르면, 브릿지 인터포저를 갖는 반도체 패키지를 구현할 수 있다.
도 1a는 브릿지 인터포저를 포함하는 반도체 패키지의 하나의 구현예의 단면도를 도시한다.
도 1b는 브릿지 인터포저를 포함하는 반도체 패키지의 또 다른 구현예의 단면도를 도시한다.
도 1c는 브릿지 인터포저를 포함하는 반도체 패키지의 또 다른 구현예의 단면도를 도시한다.
도 2는 무접촉 브릿지 인터포저(contactless bridge interposer)를 포함하는 반도체 패키지의 하나의 구현예의 단면도를 도시한다.
도 3은 무접촉 브릿지 인터포저를 포함하는 반도체 패키지의 또 다른 구현예의 단면도를 도시한다.
다음의 설명은 본 개시 내용의 구현예들에 속하는 특정 정보를 포함한다. 당업자는 본 개시 내용이 여기에서 특히 논의된 것과 상이한 방식으로 구현될 수 있다는 것을 인식할 것이다. 본 출원에서의 도면들 및 그 첨부한 상세한 설명은 단지 예시적인 구현예들에 관한 것이다. 달리 언급되지 않으면, 도면들 사이의 유사하거나 대응하는 구성요소들은 유사하거나 대응하는 참조 번호들에 의해 표시될 수 있다. 또한, 본 출원에서의 도면들 및 예시들은 일반적으로 축척을 조정할 필요가 없고, 실제적인 상대 치수들에 대응하도록 의도된 것이 아니다.
도 1a는 브릿지 인터포저를 포함하는 반도체 패키지의 하나의 구현예의 단면도를 도시한다. 도 1a에 도시된 바와 같이, 반도체 패키지(100A)는 제 1 부분(111) 및 제 2 부분(112)을 갖는 제 1 활성 다이(110), 제 1 부분(121) 및 제 2 부분(122)을 갖는 제 2 활성 다이(120), 브릿지 인터포저(130), 및 패키지 기판(102)을 포함한다. 도 1a에서 더욱 도시된 바와 같이, 브릿지 인터포저(130)는 각각의 제 1 및 제 2 활성 다이들(110 및 120)의 제 1 부분들(111 및 121)과 대향하는 제 1 표면(131)을 가지고, 그 내부에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들(134)을 갖는 인터포저 유전체(132)를 포함한다. 또한, 솔더 볼(solder ball)들(142), 마이크로-범프(micro-bump)들(144), 브릿지 인터포저(130)를 패키지 기판(102)에 고정하는 다이 부착 필름(DAF : die attach film)(104), 및 패키지 기판(102)으로부터 제 1 활성 다이(110) 및 제 2 활성 다이(120)의 스탠드-오프 높이(stand-off height)(106A)가 도 1a에 도시되어 있다.
오직 하나의 예시적인 인트라-인터포저 라우팅 트레이스가 도 1a에서 참조 번호(134)에 의해 특별히 지정되어 있지만, 인터포저 유전체(132)에서 도시된 4개의 인트라-인터포저 라우팅 트레이스들의 임의의 것 또는 전부는 인트라-인터포저 라우팅 트레이스(들)(134)로서 특징될 수 있다는 것에 주목해야 한다. 솔더 볼들(142) 및 마이크로-범프들(144)의 각각의 오직 하나만 도 1a에서 참조 번호들이 특별히 지정되어 있지만, 도 1a에 도시된 8개의 솔더 볼들 및 8개의 마이크로-범프들의 임의의 것 또는 전부가 솔더 볼(들)(142) 및 마이크로-범프(들)(144)로서 각각 특징될 수 있다는 것에 더욱 주목해야 한다.
제 1 활성 다이(110) 및 제 2 활성 다이(120)는 예를 들어, 패키징된 또는 패키징되지 않은 다이들일 수 있다. 제 1 활성 다이(110) 및 제 2 활성 다이(120)는 도 1a에서 플립 칩(flip chip) 구성으로 도시되어 있지만, 그 표현은 단지 예시적이며, 다른 구현예들에서는, 제 1 활성 다이(110) 및 제 2 활성 다이(120)의 하나 또는 둘 모두는 상이한 구성을 나타낼 수 있다. 또한, 도 1a에 도시된 구현예는 브릿지 인터포저(130)를 통해 결합된 2개의 활성 다이들, 예를 들어, 제 1 활성 다이(110) 및 제 2 활성 다이(120)를 도시하지만, 하나의 구현예에서, 2개보다 많은 활성 다이들이 브릿지 인터포저(130)를 통해 결합될 수 있다.
도 1a에 도시된 바와 같이, 반도체 패키지(100A)에서, 제 1 활성 다이(110)는 브릿지 인터포저(130) 상에 위치된 제 1 부분(111), 및 브릿지 인터포저(130) 상에 위치되지 않은 제 2 부분(112)을 가진다. 또한, 반도체 패키지(100A)에서, 제 2 활성 다이(120)는 브릿지 인터포저(130) 상에 위치된 제 1 부분(121), 및 브릿지 인터포저(130) 상에 위치되지 않은 제 2 부분(122)을 가진다. 도 1a에서 더욱 도시된 바와 같이, 제 1 활성 다이(110)의 제 2 부분(112) 및 제 2 활성 다이(120)의 제 2 부분(122)은 패키지 기판(package substrate)(102) 상에 장착된 솔더 볼(solder ball)들(142)을 포함한다. 그 결과, 제 1 활성 다이(110) 및 제 2 활성 다이(120)는 솔더 볼들(142)을 이용하여, 그리고 반도체-관통 비아(TSV)들을 이용하지 않으면서, 전기 신호들을 패키지 기판(102)에 전달하도록 구성된다. 또한, 제 1 활성 다이(110) 및 제 2 활성 다이(120)도 브릿지 인터포저(130)를 통해 칩-대-칩 신호들을 전달하도록 구성된다. 즉, 제 1 활성 다이(110) 및 제 2 활성 다이(120)는 예를 들어, 브릿지 인터포저(130)의 인터포저 유전체(132) 내에 형성된 마이크로-범프들(144) 및 인트라-인터포저 라우팅 트레이스들(134)을 이용하여 칩-대-칩 신호들을 전달하면서, 접지, 전원, 및 입력/출력(I/O) 접속들을 위한 솔더 볼들(142)을 사용할 수 있다.
인터포저 유전체(132)는 섬유 강화 비스말레이미드 트리아진(BT : bismaleimide triazine), FR-4, 유리, 또는 세라믹(ceramic)과 같은 강성 유전체 재료(rigid dielectric material)로 형성될 수 있다. 대안적으로, 인터포저 유전체(132)는 폴리이미드 필름 또는 다른 적당한 테이프 재료로 형성되는 신축성 유전체(flexible dielectric)일 수 있다. 일부 구현들에서, 인터포저 유전체(132)는 에폭시-페놀(epoxy-phenolic) 또는 시아네이트 에스테르-에폭시(cyanate ester-epoxy) 빌드-업(build-up) 재료로 형성될 수 있다. 특정 예로서, 하나의 구현예에서는, 인터포저 유전체(132)가 Ajinomoto™ 빌드-업 필름(ABF : Ajinomoto™ Build-up Film)으로 형성될 수 있다. 그 예시적인 구현예에 따르면, 인트라-인터포저 라우팅 트레이스들(134)은 당 업계에서 알려진 임의의 적당한 기술을 이용하여, 인터포저 유전체(132)를 형성하기 위한 빌드-업 공정 동안에 형성될 수 있다.
도 1a에 도시된 구현예에 따르면, 제 1 활성 다이(110) 및 제 2 활성 다이(120)는 마이크로-범프들(144)에 의해 브릿지 인터포저(130)에 전기적으로 접속된다. 그러나, 더욱 일반적으로, 마이크로-범프들(144)은 제 1 활성 다이(110) 및 제 2 활성 다이(120)를 브릿지 인터포저(130)에 결합하기에 적당한 임의의 전기적 컨택 본체(contact body)들에 대응할 수 있다. 따라서, 다른 구현예들에서는, 마이크로-범프들(144)이 각각의 전도성 포스트(post)들 또는 필러(pillar)들, 예를 들어, 구리(copper)로 형성된 금속 포스트들 또는 필러들에 의해 대체될 수 있다. 대안적으로, 마이크로-범프들(144)의 일부 또는 전부는 브릿지 인터포저(130) 내의 교류(AC : alternating-current) 신호 패드들(이하의 도 2 및 도 3을 참조하여 도시되고 설명된 AC 신호 패드들)로 대체될 수 있다. 즉, 하나의 구현예에서, 브릿지 인터포저(130)는 제 1 활성 다이(110) 및 제 2 활성 다이(120) 사이에서 AC 칩-대-칩 신호들을 전달하기 위한 AC 신호 패드들뿐만 아니라, 인트라-인터포저 라우팅 트레이스들(134)을 통해 제 1 활성 다이(110) 및 제 2 활성 다이(120) 사이에서 직류(DC : direct-current) 칩-대-칩 신호들("DC 신호들")을 전달하기 위한 마이크로 범프들(144), 또는 다른 전기적 컨택 본체들을 포함할 수 있다.
지금부터 도 1b를 참조하면, 도 1b는 브릿지 인터포저를 포함하는 반도체 패키지의 또 다른 구현예의 단면도를 도시한다. 반도체 패키지(100B)는 도 1a를 참조하여 이전에 설명된 모든 피처(feature)들을 포함한다. 또한, 반도체 패키지(100B)는 제 1 활성 다이(110)의 제 2 부분(112) 및 제 2 활성 다이(120)의 제 2 부분(122)을 각각의 솔더 볼들(142)에 결합하는 전도성 필러들 또는 포스트(post)들(146)(이하, "전도성 필러(conductive pillar)(들)(146)")을 포함한다. 전도성 필러들(146)의 오직 하나만이 도 1b의 참조 번호에 의해 특별히 지정되지만, 제 1 활성 다이(110)의 제 2 부분(112) 및/또는 제 2 활성 다이(120)의 제 2 부분(122)을 각각의 솔더 볼(142)에 결합하기 위하여 도 1b에 도시된 8개의 전도성 필러들 중의 임의의 것 또는 전부는 전도성 필러(들)(146)로서 특징될 수 있다.
전도성 필러들(146)은 예를 들어, 제 1 활성 다이(110)의 제 2 부분(112) 및 제 2 활성 다이(120)의 제 2 부분(122) 상에 위치된 전도성 패드들(도 1b에 도시되지 않은 전도성 패드들) 상에 형성된 금속 필러들일 수 있다. 하나의 구현예에 따르면, 전도성 필러들(146)은 예를 들어, 전기화학 도금 공정(electrochemical plating process)을 이용하여 형성되는 구리 필러들일 수 있다. 도 1b에 도시된 바와 같이, 전도성 필러들(146)의 이용은 도 1a의 스탠드-오프 높이(106A)에 비해 증가된 스탠드-오프 높이(106B)로 귀착되고, 솔더 볼들(142)에 의해 단독으로 제공되는 스탠드-오프 높이(106A)가 부적당한 상황들에서 유리할 수 있다. 도 1b에 더욱 도시된 바와 같이, 전도성 필러들(146)을 포함하는 구현예들에서, 제 1 활성 다이(110) 및 제 2 활성 다이(120)는 솔더 볼들(142) 및 각각의 전도성 필러들(146)을 이용하여 전기 신호들을 패키지 기판(102)에 전달한다.
도 1c를 계속하면, 도 1c는 브릿지 인터포저를 포함하는 반도체 패키지의 또 다른 구현예의 단면도를 도시한다. 반도체 패키지(100C)는 도 1a 및 도 1b를 참조하여 이전에 설명된 모든 피처들을 포함한다. 또한, 반도체 패키지(100C)는 전도성 필러들(146) 사이의, 제 1 활성 다이(110)의 제 2 부분(112) 및 제 2 활성 다이(120)의 제 2 부분(122) 상에 형성된 보호층(passivation layer)(148)을 포함한다. 보호층(148)은 예를 들어, 화학 기상 증착 공정(CVD : chemical vapor deposition process), 또는 보호층(148)을 만들기 위한 임의의 다른 적당한 공정을 이용하여 형성되는 실리콘 질화물(silicon nitride)(Si3N4) 층과 같은 산화물 또는 질화물 층일 수 있다. 예를 들어, 전도성 필러들(146)이 이용될 때, 보호층(148)은 솔더 볼들(142)을 통한 패키지 기판(102)으로의 접지, 전원, 및 I/O 접속들의 기계적 강도 및 안정성을 개선시키기 위해 제공될 수 있다.
인터포저가 인터포저 유전체층 및 인터포저 반도체 기판을 전형적으로 포함하는 기존의 반도체 패키지들과 대조적으로, 반도체 패키지들(100A, 100B, 및 100C)은 브릿지 인터포저(130)을 이용하여 구현되고, 이 브릿지 인터포저(130)로부터, 인터포저 반도체 기판이 생략될 수 있다. 부가적으로, 그리고 TSV들을 이용한 기존의 패키징 해결책들과 더욱 대조적으로, TSV 제거된 브릿지 인터포저(130)를 통한 제 1 활성 다이(110) 및 제 2 활성 다이(120) 사이의 칩-대-칩 신호들의 전달을 가능하게 하면서, 반도체 패키지들(100A, 100B, 및 100C)은 TSV들을 사용하지 않으면서, 제 1 활성 다이(110) 및 패키지 기판(102) 사이, 및 제 2 활성 다이(120) 및 패키지 기판(102) 사이의 전기적 접속들을 제공하기 위하여 전도성 필러들(146) 및/또는 솔더 볼들(142)을 사용한다. 그 결과, 반도체 패키지들(100A, 100B, 100C)은 유리하게도, 기존의 기술에서 TSV들을 통과하는 신호들에 악영향을 주는 것으로 알려져 있는 TSV들 사이의 반도체 누설(semiconductor leakage) 및 전기적 커플링(electrical coupling)을 회피한다.
지금부터 도 2로 이동하면, 도 2는 무접촉 브릿지 인터포저를 포함하는 반도체 패키지의 하나의 구현예의 단면도를 도시한다. 도 2에 도시된 바와 같이, 반도체 패키지(200)는 제 1 부분(211) 및 제 2 부분(212)을 갖는 제 1 활성 다이(210), 제 1 부분(221) 및 제 2 부분(222)을 갖는 제 2 활성 다이(220), 무접촉 브릿지 인터포저로서 도시된 브릿지 인터포저(230), 및 패키지 기판(202)을 포함한다. 도 2에 더욱 도시된 바와 같이, 브릿지 인터포저(230)는 각각의 제 1 및 제 2 활성 다이(210 및 220)의 제 1 부분들(211 및 221)과 대향하는 제 1 표면(231)을 가지고, 그 내부에 형성된 AC 신호 패드들(237) 및 인트라-인터포저 라우팅 트레이스들(234)을 갖는 인터포저 유전체(232)를 포함한다. 또한, 본드 와이어(bond wire)들(245), 브릿지 인터포저(230)를 제 1 활성 다이(210)의 제 1 부분(211) 및 제 2 활성 다이(220)의 제 1 부분(221)에 고정하는 접착층(adhesion layer)(238), 제 1 활성 다이(210)의 제 1 부분(211) 및 제 2 활성 다이(220)의 제 1 부분(221) 내의 AC 신호 패드들(247), 및 제 1 활성 다이(210) 및 제 2 활성 다이(220) 사이에 형성된 충전제 재료(filler material)(208)가 도 2에 도시되어 있다.
오직 하나의 예시적인 인트라-인터포저 라우팅 트레이스가 도 2의 참조 번호 234에 의해 특별히 지정되지만, 인터포저 유전체(232)에서 도시된 4개의 인트라-인터포저 라우팅 트레이스들 중의 임의의 것 또는 전부는 인트라-인터포저 라우팅 트레이스(들)(234)로서 특징될 수 있다는 것을 이해해야 한다. 또한, 브릿지 인터포저(230) 내의 AC 신호 패드들(237) 및 제 1 활성 다이(110) 및 제 2 활성 다이(210) 내의 AC 신호 패드들(247) 각각의 오직 하나는 도 2의 참조 번호들에 의해 특별히 지정되지만, 브릿지 인터포저(230) 내의 8개의 AC 신호 패드들과, 제 1 활성 다이(210) 및 제 2 활성 다이(220) 사이에 분포된 8개의 AC 신호 패드들 중의 임의의 것 또는 전부는 AC 신호 패드(들)(237) 및 AC 신호 패드(들)(247)로서 각각 특징될 수 있다.
제 1 활성 다이(210) 및 제 2 활성 다이(220)는 예를 들어, 패키징된 또는 패키징되지 않은 다이들일 수 있다. 도 2에서, 브릿지 인터포저(230)는 제 1 활성 다이(210)의 제 1 부분(211) 및 제 2 활성 다이(220)의 제 1 부분(221) 상에 플립 칩 방위를 갖는 것으로 도시되어 있지만, 그 표현은 단지 예시적이며, 다른 구현예들에서, 제 1 활성 다이(210), 제 2 활성 다이(220), 및 브릿지 인터포저(230)의 배치는 상이하게 구성될 수 있다. 또한, 도 2에 도시된 구현예는 브릿지 인터포저(230)를 통해 결합된 2개의 활성 다이들, 예를 들어, 제 1 활성 다이(210) 및 제 2 활성 다이(220)를 도시하지만, 하나의 구현예에서는, 2개를 초과하는 활성 다이들이 브릿지 인터포저(230)를 통해 결합될 수 있다는 것을 이해해야 한다.
도 2에 의해 도시된 바와 같이, 반도체 패키지(200)에서, 제 1 활성 다이(210)는 브릿지 인터포저(230)의 하부에 위치된 제 1 부분(211), 및 브릿지 인터포저(230)의 하부에 위치되지 않은 제 2 부분(212)을 가진다. 또한, 반도체 패키지(200)에서, 제 2 활성 다이(220)는 브릿지 인터포저(230)의 하부에 위치된 제 1 부분(221), 및 브릿지 인터포저(230)의 하부에 위치되지 않은 제 2 부분(222)을 가진다. 도 2에서 더욱 도시된 바와 같이, 제 1 활성 다이(210) 및 제 2 활성 다이(220)는 브릿지 인터포저(230)를 통해 칩-대-칩 신호들을 전달하도록 구성된다. 또한, 도 2에서도 도시된 바와 같이, 제 1 활성 다이(210)의 제 2 부분(212) 및 제 2 활성 다이(220)의 제 2 부분(222)은 본드 와이어들(245)에 의해 패키지 기판(202)에 결합된다. 즉, 제 1 활성 다이(210) 및 제 2 활성 다이(220)가 전기 신호들을 패키지 기판(202)에 전달하기 위하여 본드 와이어들(245)을 이용할 수 있는 한편으로, 접착층(238), 브릿지 인터포저(230) 내의 AC 신호 패드들(237), 및 인터포저 유전체(232) 내에 형성된 인트라-인터포저 라우팅 트레이스들(234)을 통해 칩-대-칩 신호들을 전달하기 위하여 AC 신호 패드들(247)을 이용할 수 있다.
인터포저 유전체(232)는 예를 들어, 섬유 강화 BT, FR-4, 유리, 또는 세라믹과 같은 강성 유전체 재료로 형성될 수 있다. 대안적으로, 인터포저 유전체(232)는 폴리이미드 필름 또는 다른 적당한 테이프 재료로 형성되는 신축성 유전체일 수 있다. 일부 구현예들에서, 인터포저 유전체(232)는 에폭시-페놀 또는 시아네이트 에스테르-에폭시 빌드-업 재료로 형성될 수 있다. 특정 예로서, 하나의 구현예에서, 인터포저 유전체(232)는 ABF™로 형성될 수 있다. 그 후자의 예시적인 구현예에 따르면, 인트라-인터포저 라우팅 트레이스들(234)은 당 업계에서 알려진 임의의 적당한 기술을 이용하여, 인터포저 유전체(232)를 형성하기 위한 빌드-업 공정 동안에 형성될 수 있다.
도 2에 도시된 구현예에 따르면, 제 1 활성 다이(210)의 제 1 부분(211) 및 제 2 활성 다이(220)의 제 1 부분(221)은 AC 신호 패드들(247), 접착층(238), 및 브릿지 인터포저(230) 내의 AC 신호 패드들(237)을 통해 용량성으로 접속된다. 접착층(238)은 DAF로 형성될 수 있거나, 예를 들어, AC 신호 패드들(247) 및 AC 신호 패드들(237) 사이의 AC 신호전달을 중재하기 위한 커패시터 유전체로서 이용하기에 적당한 접착층(238)을 만드는 유전 상수(dielectric constant)를 동시에 소유하면서 접착력을 제공하는 임의의 재료로 형성될 수 있다. 충전제 재료(filler material)(208)는 제 2 활성 다이(220)로부터 제 1 활성 다이(210)의 격리를 제공할 수 있는 임의의 재료일 수 있다. 하나의 구현예에서는, 예를 들어, 충전제 재료(208) 및 접착층(238)이 DAF와 같은 동일한 물질로 형성될 수 있다.
도 2 및 본 논의는 제 1 활성 다이(210) 및 제 2 활성 다이(220) 사이의 AC 칩-대-칩 신호전달에 초점을 맞추고 있지만, 대안적으로, 제 1 활성 다이(210)의 제 1 부분(211) 및 브릿지 인터포저(230) 사이와, 제 2 활성 다이(220)의 제 1 부분(221) 및 브릿지 인터포저(230) 사이의 전기적 접속은 예를 들어, 마이크로-범프들과 같은 컨택 본체들을 이용하여, 또는 무접촉 상호접속들 및 컨택 본체들의 조합을 통해 제공될 수 있다. 따라서, 하나의 구현예에서, 브릿지 인터포저(230)는 제 1 활성 다이(210) 및 제 2 활성 다이(220) 사이에서 DC 칩-대-칩 신호들을 전달하기 위한 마이크로-범프들 또는 다른 컨택 본체들을 이용하여 제 1 활성 다이(210)의 제 1 부분(211) 및 제 2 활성 다이(220)의 제 1 부분(221)에 결합될 수 있고, 제 1 활성 다이(210) 및 제 2 활성 다이(220) 사이에서 AC 칩-대-칩 신호들을 전달하기 위한 AC 신호 패드들을 이용하여 제 1 활성 다이(210)의 제 1 부분(211) 및 제 2 활성 다이(220)의 제 1 부분(221)에 결합될 수도 있다.
도 3을 계속하면, 도 3은 무접촉 브릿지 인터포저를 포함하는 반도체 패키지의 또 다른 구현예의 단면도를 도시한다. 도 3에 도시된 바와 같이, 반도체 패키지(300)는 제 1 부분(311) 및 제 2 부분(312)을 갖는 제 1 활성 다이(310), 제 1 부분(321) 및 제 2 부분(322)을 갖는 제 2 활성 다이(320), 도 3에서 무접촉 브릿지 인터포저로서 표현된 브릿지 인터포저(330), 및 패키지 기판(302)을 포함한다. 도 3에서 더욱 도시된 바와 같이, 브릿지 인터포저(330)는 각각의 제 1 및 제 2 활성 다이들(310 및 320)의 제 1 부분들(311 및 321)과 대향하는 제 1 표면(331)을 가지고, 그 내부에 형성된 AC 신호 패드들(337)뿐만 아니라, 인트라-인터포저 라우팅 트레이스들(334)을 갖는 인터포저 유전체(332)를 포함한다. 또한, 솔더 볼들(342), AC 신호 패드들(347), 브릿지 인터포저(330)를 패키지 기판(302)에 고정하는 DAF(304), 및 브릿지 인터포저(330)를 제 1 활성 다이(310)의 제 1 부분(311) 및 제 2 활성 다이(320)의 제 1 부분(321)에 고정하는 접착층(338)이 도 3에 도시되어 있다.
제 1 활성 다이(310), 제 2 활성 다이(320), 솔더 볼들(342), DAF(304), 및 패키지 기판(302)은 도 1a, 도 1b, 및 도 1c의 제 1 활성 다이(110), 제 2 활성 다이(120), 솔더 볼들(142), DAF(104), 및 패키지 기판(102)에 각각 대응하고, 상기 그 대응하는 피처들에 의해 기인하는 특성들을 공유할 수 있다. 또한, 도 3의 AC 신호 패드들(347) 및 접착층(338)은 도 2의 AC 신호 패드들(247) 및 접착층(238)에 각각 대응한다. 도 3에서, 제 1 표면(331)을 가지고, 인터포저 유전체(332), 인트라-인터포저 라우팅 트레이스들(334), 및 AC 신호 패드들(337)을 포함하는 브릿지 인터포저(330)는 도 2에서, 제 1 표면(231)을 가지고, 인터포저 유전체(232), 인트라-인터포저 라우팅 트레이스들(234), 및 AC 신호 패드들(237)을 포함하는 브릿지 인터포저(230)에 구조적으로 대응하고, 그 대응하는 피처들에 의해 이전에 기인하는 특성들을 공유할 수 있다. 예를 들어, 하나의 구현예의 인터포저 유전체(232)와 같이, 도 3의 인터포저 유전체(332)는 ABF™로 형성될 수 있다. 그러나, 도 2에 도시된 구성과 대조적으로, 반도체 패키지(300)에서, 제 1 활성 다이(310)의 제 1 부분(311) 및 제 2 활성 다이(320)의 제 1 부분(321)은 도 1a, 도 1b, 및 도 1c에 도시된 구성과 유사하게 브릿지 인터포저(330) 상에 위치된다는 것에 주목해야 한다.
도 3에 도시된 바와 같이, 브릿지 인터포저(330)의 제 1 표면(331)은 AC 신호 패드들(337)을 포함한다. 도 3에 더욱 도시된 바와 같이, 제 1 활성 다이(310)의 제 1 부분(311)은 브릿지 인터포저(330)의 제 1 표면(331)과 대향하고, 이와 마찬가지로, 제 2 활성 다이(310)의 제 1 부분(321)은 브릿지 인터포저(330)의 제 1 표면(331)과 대향한다. 도 3에 도시된 구현예에 따르면, 제 1 활성 다이(310) 및 제 2 활성 다이(320)는 브릿지 인터포저(330)의 AC 신호 패드들(337)을 이용하여 AC 칩-대-칩 신호들을 전달하도록 구성된다. 또한, 제 1 활성 다이(310) 및 제 2 활성 다이(320)는 솔더 볼들(342)을 이용하여, 그리고 반도체-관통 비아(TSV)들을 이용하지 않으면서, 전기 신호들을 패키지 기판(302)에 전달하도록 구성된다.
도 1a, 도 1b, 및 도 1c에 도시된 구현예에 대한 경우와 같이, 도 3의 반도체 패키지(300)는 도 1b 및 도 1c에 도시된 보호층(148) 및 전도성 필러들(146)에 각각 대응하는 보호층 및/또는 전도성 필러들 또는 포스트들의 추가를 통해 수정될 수 있다. 또한, 도 3은 제 1 활성 다이(310) 및 제 2 활성 다이(320) 사이의 AC 칩-대-칩 신호전달을 도시하지만, 대안적으로, 제 1 활성 다이(310)의 제 1 부분(311) 및 브릿지 인터포저(330) 사이와, 제 2 활성 다이(320)의 제 1 부분(321) 및 브릿지 인터포저(330) 사이의 전기적 접속은 예를 들어, 도 1a, 도 1b, 및 도 1c의 마이크로-범프들(144)에 대응하는 마이크로-범프들과 같은 컨택 본체들을 이용하여, 또는 마이크로-범프들과 같은 컨택 본체들 및 AC 신호 패드들의 조합을 통해 제공될 수 있다. 결과적으로, 하나의 구현예에서, 브릿지 인터포저(330)는 제 1 활성 다이(310) 및 제 2 활성 다이(320) 사이에서 DC 칩-대-칩 신호들을 전달하기 위한 마이크로-범프들 또는 다른 컨택 본체들을 이용하여 제 1 활성 다이(310)의 제 1 부분(311) 및 제 2 활성 다이(320)의 제 1 부분(321)에 결합될 수 있고, 제 1 활성 다이(310) 및 제 2 활성 다이(320) 사이에서 AC 칩-대-칩 신호들을 전달하기 위한 AC 신호 패드들을 이용하여 제 1 활성 다이(310)의 제 1 부분(311) 및 제 2 활성 다이(320)의 제 1 부분(321)에 결합될 수도 있다.
따라서, 인터포저 유전체로 형성된 브릿지 인터포저를 이용함으로써, 여기에서 개시된 개념들의 다양한 구현예들은 유리하게도, 인터포저를 통한 누설이 실질적으로 제거되는 반도체 패키지를 가능하게 한다. 또한, 설명된 구현예들은 유리하게도, TSV들이 생략될 수 있는 반도체 패키지를 개시한다. 결과적으로, 여기에서 개시된 개념들 및 구현예들은 기존의 반도체 패키징 해결책들에서 TSV들을 통과하는 신호들의 악영향들의 회피를 가능하게 한다.
상기 설명으로부터, 본 출원에서 설명된 개념들의 범위로부터 이탈하지 않으면서 상기 개념들을 구현하기 위하여 다양한 기술들이 이용될 수 있다는 점이 명백하다. 또한, 상기 개념들은 어떤 구현예들을 특별히 참조하여 설명되었지만, 당업자는 그러한 개념들의 취지 및 범위로부터 이탈하지 않으면서 형태 및 세부사항에 있어서 변경들이 행해질 수 있다는 것을 인식할 것이다. 이와 같이, 설명된 구현예들은 모든 점에서 예시적이며 제한적이지 않다고 간주되어야 한다. 또한, 본 출원은 여기에서 설명된 특정 구현예들에 한정되지 않지만, 본 개시 내용의 범위로부터 이탈하지 않으면서 다수의 재배치들, 수정들, 및 치환들이 가능하다는 것을 이해해야 한다.

Claims (15)

  1. 브릿지 인터포저(bridge interposer);
    상기 브릿지 인터포저 상에 위치된 제 1 부분, 및 상기 브릿지 인터포저 상에 위치되지 않은 제 2 부분을 갖는 제 1 활성 다이;
    상기 브릿지 인터포저 상에 위치된 제 1 부분, 및 상기 브릿지 인터포저 상에 위치되지 않은 제 2 부분을 갖는 제 2 활성 다이를 포함하고,
    상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분은 패키지 기판 상에 장착된 솔더 볼(solder ball)들을 포함하고;
    상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 솔더 볼들을 이용하여, 그리고 반도체-관통 비아(TSV : through-semiconductor via)들을 이용하지 않으면서, 전기 신호들을 상기 패키지 기판에 전달하는, 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저를 통해 칩-대-칩(chip-to-chip) 신호들을 전달하는, 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 1 활성 다이는 상기 브릿지 인터포저 내의 AC 신호 패드들을 이용하여 AC 신호들을 상기 제 2 활성 다이에 전달하는, 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스(intra-interposer routing trace)들을 갖는 인터포저 유전체로 형성되는, 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 Ajinomoto™ 빌드-업 필름(ABF : Ajinomoto™ Build-up Film)을 포함하는 인터포저 유전체로 형성되는, 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 솔더 볼들은 각각의 전도성 필러(conductive pillar)들에 의해 상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분에 결합되는, 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 솔더 볼들 및 상기 각각의 전도성 필러들을 이용하여 전기 신호들을 상기 패키지 기판에 전달하는, 반도체 패키지.
  8. 청구항 6에 있어서,
    상기 각각의 전도성 필러들 사이의 상기 제 1 활성 다이의 상기 제 2 부분 및 상기 제 2 활성 다이의 상기 제 2 부분 상에 형성되는 보호층(passivation layer)을 더 포함하는, 반도체 패키지.
  9. 브릿지 인터포저;
    상기 브릿지 인터포저 하부에 위치된 제 1 부분, 및 상기 브릿지 인터포저 하부에 위치되지 않은 제 2 부분을 갖는 제 1 활성 다이;
    상기 브릿지 인터포저 하부에 위치된 제 1 부분, 및 상기 브릿지 인터포저 하부에 위치되지 않은 제 2 부분을 갖는 제 2 활성 다이;
    상기 제 1 활성 다이 및 상기 제 2 활성 다이 하부에 위치된 패키지 기판으로서, 상기 제 1 활성 다이 및 상기 제 2 활성 다이는 본드 와이어들을 이용하여 전기 신호들을 상기 패키지 기판에 전달하는, 상기 패키지 기판을 포함하고,
    상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저를 통해 칩-대-칩 신호들을 전달하는, 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 제 1 활성 다이는 상기 브릿지 인터포저를 통해 DC 신호들을 상기 제 2 활성 다이에 전달하는, 반도체 패키지.
  11. 청구항 9에 있어서,
    상기 제 1 활성 다이는 상기 브릿지 인터포저 내의 AC 신호 패드들을 이용하여 AC 신호들을 상기 제 2 활성 다이에 전달하는, 반도체 패키지.
  12. 청구항 9에 있어서,
    상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 인터포저 유전체로 형성되는, 반도체 패키지.
  13. 청구항 9에 있어서,
    상기 브릿지 인터포저는 그 내부에 형성된 인트라-인터포저 라우팅 트레이스들을 갖는 Ajinomoto™ 빌드-업 필름(ABF)를 포함하는 인터포저 유전체로 형성되는, 반도체 패키지.
  14. AC 신호 패드들을 포함하는 제 1 표면을 갖는 브릿지 인터포저;
    상기 브릿지 인터포저의 상기 제 1 표면과 대향하는 제 1 부분을 갖는 제 1 활성 다이;
    상기 브릿지 인터포저의 상기 제 1 표면과 대향하는 제 1 부분을 갖는 제 2 활성 다이를 포함하고,
    상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저의 상기 AC 신호 패드들을 이용하여 AC 칩-대-칩 신호들을 전달하는, 반도체 패키지.
  15. 청구항 14에 있어서,
    상기 제 1 활성 다이 및 상기 제 2 활성 다이는 상기 브릿지 인터포저를 통해 DC 칩-대-칩 신호들을 전달하도록 구성되는, 반도체 패키지.
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