CN112136212B - 芯片互联装置、集成桥结构的基板及其制备方法 - Google Patents
芯片互联装置、集成桥结构的基板及其制备方法 Download PDFInfo
- Publication number
- CN112136212B CN112136212B CN201980000565.0A CN201980000565A CN112136212B CN 112136212 B CN112136212 B CN 112136212B CN 201980000565 A CN201980000565 A CN 201980000565A CN 112136212 B CN112136212 B CN 112136212B
- Authority
- CN
- China
- Prior art keywords
- chip
- bridge structure
- welding point
- substrate
- insulating body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
- H01L2224/1701—Structure
- H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
本申请部分实施例提供了一种芯片互联装置及其制备方法。芯片互联装置包括:第一芯片102、第二芯片103、基板101桥结构;桥结构包括绝缘本体104、位于绝缘本体内的导电件111、位于绝缘本体的表面的第一焊点109和第二焊点110,导电件111的第一端与第一焊点109连接,且第二端与第二焊点110连接;第一芯片102与第一焊点109连接,第二芯片103与第二焊点110连接;第一芯片和第二芯片均与基板连接,使得在实现芯片与芯片之间电气互联的同时工艺流程更加简单,降低了组装难度。
Description
技术领域
本申请涉及封装技术领域,特别涉及一种芯片互联装置、集成桥结构的基板及其制备方法。
背景技术
随着半导体技术的演进,半导体集成度越来越高,随之带来的是芯片工艺尺度的持续缩小。对于芯片的集成需要在更小的面积上封装更多的芯片,传统的二维的芯片排布显然已经无法满足需求。为提高芯片封装的密度,提出在第三维方向将芯片进行堆叠,在一个典型的3D封装结构中,芯片和芯片之间需要进行电气连接。
然而,发明人发现,在相关技术中,将芯片与芯片之间进行互联的工艺流程复杂,组装较难。
发明内容
本申请部分实施例的目的在于提供一种芯片互联装置、集成桥结构的基板及其制备方法,使得在实现芯片与芯片之间电气互联的同时工艺流程更加简单,降低了组装难度。
本申请实施例提供了一种芯片互联装置,包括:第一芯片、第二芯片、基板和桥结构;所述桥结构包括绝缘本体、位于绝缘本体内的导电件、位于绝缘本体的表面的第一焊点和第二焊点,所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接;所述第一芯片与所述第一焊点连接,所述第二芯片与所述第二焊点连接;所述第一芯片和所述第二芯片均与所述基板连接。
本申请实施例还提供了一种芯片互联装置的制作方法,包括:制作桥结构;其中,所述桥结构包括绝缘本体、位于绝缘本体内的导电件、位于绝缘本体的表面的第一焊点和第二焊点,所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接;将第一芯片与所述第一焊点连接,将第二芯片与所述第二焊点连接;将所述第一芯片和所述第二芯片均与所述基板连接,以形成所述芯片互联装置。
本申请实施例还提供了一种集成桥结构的基板,所述桥结构包括绝缘本体、位于所述绝缘本体内的导电件、位于所述绝缘本体的表面的第一焊点和第二焊点;所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接,所述第一焊点用于供第一芯片连接,所述第二焊点用于供第二芯片连接;所述桥结构与所述基板的表面贴合。
本申请实施例还提供了一种集成桥结构的基板的制备方法,包括:制作桥结构,其中,所述桥结构包括绝缘本体、位于所述绝缘本体内的导电件、位于所述绝缘本体的表面的第一焊点和第二焊点,所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接,所述第一焊点用于供第一芯片连接,所述第二焊点用于供第二芯片连接;将所述桥结构与所述基板贴合。
本申请实施例相对于现有技术而言,芯片互联装置包括:第一芯片、第二芯片、基板和位于基板外部的桥结构,桥结构包括绝缘本体、位于绝缘本体内的导电件、位于绝缘本体的表面的第一焊点和第二焊点,导电件的第一端与第一焊点连接,且第二端与第二焊点连接,使得桥结构能够提供导电通路。第一焊点和第一芯片连接,第二焊点和第二芯片连接,使得第一芯片与第二芯片通过桥结构提供的导电通路可以实现电气连接。第一芯片和第二芯片均与基板连接,使得芯片和基板之间能够实现电气互联。由于,桥结构位于基板外部,无需植入基板内部,有利于降低组装难度,在使得工艺流程更加简单的同时,还能很好的实现第一芯片与第二芯片之间的电气互联。
例如,绝缘本体通过3D打印工艺制作而成。通过3D打印工艺制作绝缘本体,从而得到包含绝缘本体的桥结构,相对于相关技术中采用Si材料桥,无需模具和光罩等费用投入,制作工艺更加简单,具有投入小启动快的优点。采用3D打印可以实现微细结构的快速打印成型,能够制作出尺寸微小的绝缘本体,从而得到尺寸微小的桥结构,有利于适应芯片工艺尺度的持续缩小。
例如,所述绝缘本体通过3D打印工艺在所述第一芯片和所述第二芯片表面上制作而成;其中,所述第一焊点与所述第一芯片的引脚贴合,所述第二焊点与所述第二芯片的引脚贴合,通过上述方式制作的绝缘本体,使得包括绝缘本体的桥结构能够直接实现桥结构分别与第一芯片和第二芯片的连接,更加简单方便。
例如,绝缘本体采用绝缘高分子材料制作而成。绝缘高分子材料,绝缘性能好,有利于有效降低介电损耗。
例如,所述第一芯片上具有第一凸块和第三凸块,所述第三凸块的高度小于所述第一凸块的高度;所述第二芯片上具有第二凸块和第四凸块,所述第四凸块的高度小于所述第二凸块的高度;所述第一凸块与所述第二凸块的高度均大于所述桥结构的高度;所述基板的表面具有第一垫块和第二垫块,所述第一垫块与所述第一凸块连接,所述第二垫块与所述第二凸块连接;所述第三凸块与所述第一焊点连接,所述第四凸块与所述第二焊点连接。提供了一种芯片与桥结构连接、芯片与基板连接的实现方式,即通过不同高度水平的凸块实现芯片与基板的连接以及芯片与桥结构的连接。
例如,桥结构与所述基板的表面贴合。桥结构与基板的表面贴合时,即桥结构有基板可以作为支撑,使得芯片之间的互联更加稳固。
例如,桥结构与所述基板的表面间隔预设距离,提供了一种桥结构与基板的设置方式,使得本发明实施方式灵活多样。
例如,桥结构位于所述第一芯片和所述第二芯片之间。同时考虑到第一芯片和第二芯片的位置,贴和位置位于两芯片的位置之间更加合理,有利于在实现芯片互联的同时减少桥结构的长度以及导电件的长度,从而减少成本。
例如,绝缘本体内部具有导电通道,所述导电件通过在所述导电通道内填充导电材料形成,位于桥结构内部的导电件不易受到外界干扰,导电效果更好。
例如,导电材料具有流动性,有利于快速填充满导电通道。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明,这些示例性说明并不构成对实施例的限定,附图中具有相同参考数字标号的元件表示为类似的元件,除非有特别申明,附图中的图不构成比例限制。
图1是根据本申请第一实施例中的芯片互联装置的一种结构示意图;
图2是根据本申请第一实施例中的芯片互联装置的俯视图;
图3是根据本申请第一实施例中的芯片互联装置的另一种结构示意图;
图4是根据本申请第二实施例中的芯片互联装置的结构示意图;
图5是根据本申请第三实施例中的芯片互联装置的制备方法的流程图;
图6是根据本申请第三实施例中的桥结构的制备过程的流程图;
图7是根据本申请第三实施例中的桥结构的制备过程示意图;
图8是根据本申请第三实施例中的芯片互联装置在一种场景中的制备方法的流程图;
图9是根据本申请第三实施例中的芯片互联装置在一种场景中的制备过程的示意图;
图10是根据本申请第三实施例中的芯片互联装置在另一种场景中的制备方法的流程图;
图11是根据本申请第三实施例中的芯片互联装置在另一种场景中的制备过程的示意图;
图12是根据本申请第四实施例中的芯片互联装置的制备方法的流程图;
图13是根据本申请第四实施例中的芯片互联装置的制备过程的示意图;
图14是根据本申请第五实施例中的集成桥结构的基板的结构示意图;
图15是根据本申请第六实施例中的集成桥结构的基板的制备方法的流程图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本申请部分实施例进行进一步详细说明。应当理解,此处所描述的具体实施例仅仅用以解释本申请,并不用于限定本申请。
本申请第一实施例涉及一种芯片互联装置,包括:第一芯片、第二芯片、基板和位于所述基板外部的桥结构;所述桥结构包括绝缘本体、位于绝缘本体内的导电件、位于绝缘本体的表面的第一焊点和第二焊点,所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接;所述第一芯片与所述第一焊点连接,所述第二芯片与所述第二焊点连接;所述第一芯片和所述第二芯片均与所述基板连接。下面对本实施例的互联结构的实现细节进行具体的说明,以下内容仅为方便理解提供的实现细节,并非实施本方案的必须。
本实施例的芯片互联装置的截面图可以如图1所示,俯视图可以如图2所示,包括:基板101、第一芯片102、第二芯片103、和桥结构;其中,桥结构包括:绝缘本体104、导电件111、第一焊点109和第二焊点110。
具体的说,本实施例中的第一芯片102和第二芯片103可以为任意两个需要进行电气互联的芯片。比如说,第一芯片102可以为存储类型的芯片,第二芯片103可以为逻辑类型的芯片,第一芯片102和第二芯片103互联后,第二芯片103可以获取第一芯片102中存储的数据,需要说明的是,本实施例中的,两种需要互联的芯片只是以存储类型的芯片和逻辑类型的芯片为例,但在实际应用中,并不以此为限。
本实施例中,可以将第一芯片102和第二芯片103分别与基板101连接,其中,芯片与基板的连接方式包括但不限于焊接,比如还可以通过压合工艺。基板可以作为各个元件的承载板,比如说,电源的接口可以先和基板连接,然后通过焊接将芯片连接到基板上的对应位置,从而对芯片供电。基板与芯片连接后,该芯片还可以通过基板与其他元件进行数据通信。另外,基板还可以为芯片提供保护、支撑、散热、组装等功效,以实现多引脚化,缩小封装产品体积、改善电性能及散热性、超高密度或多芯片模块化的目的。下面以芯片与基板的连接方式为焊接为例,进行具体说明:
基板101的表面具有第一垫块105、第二垫块106,第一芯片102表面上具有第一凸块107,第二芯片103表面上具有第二凸块108,需要说明的是,图1中第一垫块105、第二垫块106、第一凸块107和第二凸块108的数量只是以两个为例,但在实际应用中并不以此为限。其中,第一垫块105与第一凸块107可以通过焊接工艺连接,从而实现基板101与第一芯片102的电气导通。第二垫块106与第二凸块108可以通过焊接工艺连接,从而实现基板101与第二芯片103的电气导通。
在一个例子中,上述第一垫块105、第二垫块106可以均为金属垫块,上述第一凸块107和第二凸块108可以均为金属凸块。在一个例子中,第一凸块107和第二凸块108的高度可以相同,且大于或等于绝缘本体104的高度,需要说明的是,本实施方式中所提到的高度可以均以基板101为参照物。
本实施例中,用于连接第一芯片102和第二芯片103的桥结构可以预先制作好,桥结构包括:绝缘本体104、位于绝缘本体104内的导电件111、位于绝缘本体104的表面的第一焊点109和第二焊点110,导电件111的第一端与第一焊点109连接,且第二端与第二焊点110连接,以使得第一焊点109与第二焊点110可通过导电件111产生电连接。第一芯片102与第一焊点109连接,第二芯片103与第二焊点110连接,从而使得第一芯片102通过第一焊点109、导电件111、第二焊点110与第二芯片103产生电连接。
在一个例子中,绝缘本体104可以预先通过3D打印工艺制作形成。首先,可以通过3D打印的建模软件进行建模,设置要打印出来的绝缘本体104的具体尺寸和形状,使得在完成3D打印后得到需要的绝缘本体104。3D打印所使用的材料可以为高分子绝缘材料,比如说,可以为:聚乳酸(polylactic acid,PLA)、丙烯腈-丁二烯-苯乙烯共聚物(Acrylonitrile Butadiene Styrene,ABS树脂)、耐冲击性聚苯乙烯(High ImpactPolystyrene,HIPS)、尼龙等。采用高分子绝缘材料,进行3D打印制作出绝缘本体104,可以有效的降低介电损耗。通过3D打印制作绝缘本体104,制作包括绝缘本体104的桥结构省去了传统半导体工艺的开模、光刻、刻蚀等复杂步骤,具有启动资金小,适用于专用或小批量生产的优点。在另一个例子中,绝缘本体104还可以通过注塑工艺制作形成。
在一个例子中,预先制作好的桥结构位于基板101的外部,比如可以与基板101贴合,如图1所示。比如说,桥结构与基板101可以是通过粘合层胶合,该胶合层可以是DAF(DNAAmplification Fingerprinting)胶。桥结构104的贴合位置可以位于第一芯片102与第二芯片103之间,比如说第一芯片102与第二芯片103之间的中间位置。在具体实现中,可以先将制作好的桥结构贴合在基板101上,再将第一芯片102与第二芯片103分别焊接在桥结构的两边。在另一个例子中,预先制作好的桥结构可以与基板101间隔预设距离,如图3所示,预设距离可以根据实际需要进行设置,对此,本实施例不做具体限定。
在一个例子中,导电件111的形成方式可以为:在制作绝缘本体104的过程中,通过3D打印的软件建模时预留导电通道位置,3D打印时利用高分子绝缘材料打印除导电通道位置以外的位置,多层打印堆叠而形成具有导电通道的绝缘本体104。通过在导电通道内填充导电材料形成导电件111,其中,导电材料可以具有流动性,比如说,可以为银浆。由于,通常绝缘本体104内部的导电通道为横向结构,因此导电材料具有流动性更有利于快速填满导电通道。
在另一个例子中,导电件111的形成方式可以为:在绝缘本体104的表面通过制作重布线层RDL(Redistribution Layer,RDL)工艺形成导电件111。另外,在绝缘本体104的表面形成导电件111后,还可以制作绝缘层进行保护,绝缘层可以为SiO2。
在一个例子中,第一焊点109和第二焊点110的制作方式可以与导电件111的制作方式类似,通过3D打印的软件建模时制作用于形成第一焊点和第二焊点的两个凹槽和导电通道位置,导电通道的两端分别与两个凹槽联通,3D打印时利用高分子绝缘材料打印除导电通道位置、两个凹槽以外的位置,并通过多层打印堆叠而形成具有导电通道、两个凹槽的绝缘本体104。第一焊点109和第二焊点110对应的两个凹槽可以设置在桥结构104的表面且位于导电件111的两端。在填充导电材料时,导电材料从上述任意一个焊点位置进入并流入导电通道,从而渐渐填满导电通道和第一焊点109和第二焊点110的焊点位置,使得在完成填充导电材料后,形成第一焊点109和第二焊点110,并实现第一焊点109与导电件111的第一端连接,第一焊点110与导电件111的第二端连接。
在一个例子中,第一凸块107与第二凸块108的高度可以均大于桥结构104的高度,需要说明的是,本实施方式中所提到的高度可以均以基板101为参照物。第一芯片102与第一焊点109连接,第二芯片103与第二焊点110连接,从而实现第一芯片102与第二芯片103的电气导通的具体实现方式可以如下:
第一芯片102表面还具有第三凸块112,第三凸块112的高度小于第一凸块107的高度;第二芯片103表面还具有第四凸块113,第四凸块113的高度小于第二凸块108的高度。第三凸块112和第四凸块113的高度可以相同,使得更容易与桥结构实现电气导通。具体的,第一芯片102上的第三凸块112与第一焊点109可以通过焊接工艺连接,从而实现第一芯片102与桥结构104的电气导通;第二芯片103上的第四凸块113与第二焊点110可以通过焊接工艺连接,从而实现第二芯片102与桥结构的电气导通。最终,实现通过桥结构实现第一芯片102和第二芯片103的电气导通。
在另一个例子中,第一凸块107与第二凸块108的高度可以均与桥结构的高度相同,第一芯片102与第一焊点109连接,第二芯片103与第二焊点110连接,从而实现第一芯片102与第二芯片103的电气导通的具体实现方式可以如下:
第一芯片102的引脚与第一焊点109通过焊接工艺连接,第二芯片103的引脚与第二焊点110通过焊接工艺连接。
本实施例相对于现有技术而言,芯片互联装置包括:第一芯片、第二芯片、基板和位于基板外部的桥结构,桥结构包括绝缘本体、位于绝缘本体内的导电件、位于绝缘本体的表面的第一焊点和第二焊点,导电件的第一端与第一焊点连接,且第二端与第二焊点连接,使得桥结构能够提供导电通路。第一焊点和第一芯片连接,第二焊点和第二芯片连接,使得第一芯片与第二芯片通过桥结构提供的导电通路可以实现电气连接。第一芯片和第二芯片均与基板连接,使得芯片和基板之间能够实现电气互联。由于,桥结构位于基板外部,无需植入基板内部,有利于降低组装难度,在使得工艺流程更加简单的同时,还能很好的实现第一芯片与第二芯片之间的电气互联。
本申请第二实施例涉及一种芯片互联装置,本实施例与第一实施例大致相同,不同之处在于,第一实施例中芯片与桥结构通过焊接工艺连接,而在本实施例中芯片与桥结构通过3D打印工艺连接。
本实施例中的芯片互联装置可以如图4所示,具体的说,可以以第一芯片102和第二芯片103为基底,直接在第一芯片102和第二芯片103上通过3D打印工艺打印得到绝缘本体104。打印前,可以先将第一芯片102和第二芯片103临时固定在一个载片上,临时承载第一芯片102和第二芯片103的载片可以是硅片,玻璃等,本实施例以厚度为1mm的玻璃为例,但在实际应用中,并不以此为限。然后,在第一芯片102和第二芯片103表面上先打印绝缘本体104的一部分,在打印时分层打印,打印完焊点位置和导电通道后,先将导电材料填充进焊点位置和导电通道以形成第一焊点109、第二焊点110和导电件111,等到填充的材料干了以后继续打印绝缘本体104剩余的一部分以封闭起来形成桥结构。最终得到的桥结构的第一焊点109与第一芯片101的引脚贴合,第二焊点与第二芯片103的引脚贴合。在实际应用中,可以在通过3D建模软件时,根据第一芯片101和第二芯片103的引脚位置分别设置第一焊点109和第二焊点110的位置,使得完成打印和填充导电材料后,第一焊点109可以与第一芯片101的引脚贴合,第二焊点可以与第二芯片103的引脚贴合,从而实现第一芯片102与桥结构104打印连接,第二芯片103与桥结构104打印连接。
本实施例相对于现有技术而言,绝缘本体通过3D打印工艺在第一芯片和第二芯片表面上制作而成,第一焊点与第一芯片的引脚贴合,第二焊点与第二芯片的引脚贴合,使得在第一芯片和第二芯片表面通过3D打印制作完成的绝缘本体在填充导电材料后能够直接实现桥结构分别与第一芯片和第二芯片的连接,更加简单方便,进一步简化了工艺流程。
本申请第三实施例涉及一种芯片互联装置的制备方法,本实施例中芯片互联装置的制备方法的流程图可以如图5所示,包括:
步骤201:制作桥结构。
具体的说,桥结构包括绝缘本体、导电件、第一焊点和第二焊点。可以通过3D打印工艺或是注塑成型工艺制作具有导电通道、焊点位置的绝缘本体,在导电通道和焊点位置填充导电材料后得到导电件、第一焊点和第二焊点从而制作完成桥结构。制作好的桥结构位于基板外部,具体实现中可以为与基板表面贴合,或与基板表面间隔预设距离。
本实施例以通过3D打印得到桥结构中的绝缘本体为例进行具体说明,3D打印工艺又叫增材打印技术,通过3D建模后将整体结构分层切片后。逐层进行增材打印堆叠后形成所需结构,如图6所示,3D打印得到的桥结构的流程图可以包括:
步骤301:通过3D打印技术在基底表面制作横向沟槽结构。
具体的说,可以参考图7中的S301,通过3D打印技术在基底401表面制作一个横向沟槽结构402,该横向沟槽结构402的数量大于或等于一条。横向沟槽结构402的宽度和间隔可以由第一芯片102和第二芯片103的需求而定,例如各横向沟槽结构402宽度是2um,互相间隔是40um。
步骤302:在基底表面继续生长材料形成向上的通道403。
具体的说,可以参考图7中的S302,向上的通道403和横向沟槽结构402的两端互联。该横向沟槽结构402和向上的通道403加起来可以视为在桥结构中形成的导电通道。
步骤303:在向上的通道403的末端制作垫块结构的框架404。
具体的说,可以参考图7中的S303,制作垫块结构的框架404可以为两个,即图中左右各一个。
步骤304,在基底材料内部通道填充导电材料形成导电件和垫块。
具体的说,可以参考图7中的S304,导电通道填充导电材料后形成导电件。左边的垫块结构的空间位置在填充导电材料405后形成第一垫块,右边的垫块结构的空间位置在填充导电材料后形成第二垫块。导电材料可以具有流动性,比如说导电材料可以为银浆。
进一步的,在制作完桥结构后,可以将桥结构贴合在基板上。比如说,桥结构与基板可以是通过粘合层胶合,该胶合层可以是DAF(DNA Amplification Fingerprinting)胶。
步骤202:将第一芯片与第一焊点连接,将第二芯片与第二焊点连接。
具体的说,在一个例子中,可以在第一芯片上制作第一凸块和第三凸块,在第二芯片上制作第三凸块和第四凸块;其中,第三凸块的高度小于第一凸块的高度,第四凸块的高度小于第二凸块的高度;第一凸块与第二凸块的高度均大于桥结构的高度,将第三凸块与第一焊点连接,将第四凸块与第二焊点连接。在另一个例子中,可以将第一芯片的引脚直接与第一焊点焊接,将第二芯片的引脚直接与第二焊点连接。需要说明的是,本实施方式中所提到的高度可以均以基板101为参照物。
步骤203:将第一芯片和第二芯片均与基板连接,以形成芯片互联装置。
具体的说,在一个例子中,可以在基板上制作第一垫块和第二垫块;将第一垫块与第一凸块焊接,将第二垫块与第二凸块焊接。在另一个例子中,可以在第一垫块和第二垫块上分别涂上导电胶,然后通过压合工艺将第一垫块与第一凸块压合连接,将第二垫块与第二凸块压合连接。
为便于对本实施方式中的制备方法的理解,下面提供两种具体的场景下的制备流程:
场景1:预先通过3D打印工艺制作绝缘本体,在填充导电材料后得到桥结构,通过以下流程制备桥结构与基板贴合的芯片互联装置,制备流程可参考图8,包括:
步骤501:在基板上制作第一垫块和第二垫块。
具体的说,可以参考图9中的S501,在需要封装的衬底基板101的表面上有和第一芯片互联的区域1,和第二芯片互联的区域2。在区域1中制作用于和第一芯片互联的第一垫块105,在区域2中制作用于和第二芯片互联的第二垫块106;其中,第一垫块105和第二垫块106可以均为金属垫块。
步骤502:将预先制作好的桥结构贴合在区域1和区域2之间。
具体的说,可以参考图9中的S502,其中区域1为第一芯片的放置位置,区域2为第二芯片的放置位置,也就是说,将制作好的桥结构贴合在第一芯片和第二芯片之间。
步骤503:将第一芯片上的第一凸块与基板上的第一垫块互联,将第二芯片上的第二凸块与基板上的第二垫块互联。
具体的说,可参考图9中的S503,将第一芯片102的第一凸块107与基板101上的第一垫块105通过焊接工艺互联,将第二芯片103上的第二凸块108与基板101上的第二垫块106通过焊接工艺互联。
步骤504:将第一芯片上的第三凸块与桥结构的第一焊点互联,将第二芯片上的第四凸块与桥结构的第二焊点互联。
具体的说,可参考图9中的S503,将第一芯片102上的第三凸块112与桥结构的第一焊点109通过焊接工艺互联,将第二芯片102上的第四凸块113与桥结构的第二焊点110通过焊接工艺互联。
需要说明的是,第一芯片上的第一凸块和第三凸块,第二芯片上的第三凸块和第四凸块可以预先在芯片上制作形成,制作完成后直接用来完成与基板和桥结构的互联。
另外,图9中未说明的步骤,还可以包括在焊接工艺所需要的焊点金属制作,助焊剂涂敷,填充剂填充等步骤。
场景2:预先制作好桥结构,通过以下流程制备桥结构与基板相隔预设距离的芯片互联装置,制备流程可参考图10,包括:
步骤601:摆放用于临时承载第一芯片和第二芯片的载片。
具体的说,可以参考图11中S601,将载片114可以摆放在操作台上,载片114可以为硅片,玻璃等。
步骤602:将第一芯片和第二芯片临时固定在载片上。
具体的说,可以参考图11中S601,将第一芯片102和第二芯片103临时固定在载片114上。其中,临时固定的方式可以为涂临时胶、UV胶或是石蜡,比如说,在载片114的需要临时固定两个芯片的位置均涂上临时胶,再将第一芯片102和第二芯片103分别摆放在涂有临时胶的位置,从而将第一芯片102和第二芯片103临时固定在载片上。
另外,第一芯片102上的第一凸块107和第三凸块112,第二芯片上的第二凸块108和第四凸块113可以预先在芯片上制作,将带有凸块的芯片临时固定在载片上;也可以在将芯片临时固定在载片上后,再分别制作需要的凸块。
步骤603:将预先制作好的桥结构与第一芯片和第二芯片互联。
具体的说,可以参考图11中S603,将桥结构的第一焊点109与第一芯片102上的第三凸块112焊接,将第二焊点110与第二芯片103上的第四凸块113焊接,从而实现桥结构与第一芯片102和第二芯片103的电气互联。
步骤604:将载片翻转后,将第一芯片和第二芯片均与基板连接。
具体的说,可以参考图11中的S604,将焊接有第一芯片102和第二芯片103的载片进行翻转,翻转后各芯片上的各凸块方向朝下。将第一芯片102上的第一凸块107与基板101上的第一垫块105焊接,从而实现第一芯片102与基板101的电气互联。将第二芯片103上的第二凸块108与第二垫块106焊接,从而实现第二芯片103与基板101的电气互联。其中,基板101上的第一垫块105和第二垫块106为预先在基板101上制作的焊接需要的垫块。
步骤605:去除载片。
具体的说,可以根据将第一芯片和第二芯片临时固定在载片114上的方式,选择对应的方式去除载片114。比如说,如果采用临时胶的方式固定,可以采用化学剂或是加热的方式去除载片,如果采用UV胶的方式固定,可以采用照射UV光的方式去除载片。
本实施例相对于现有技术而言,芯片互联装置的制备方法包括:制作桥结构,并将桥结构置于基板外部;其中,桥结构包括绝缘本体、位于绝缘本体内的导电件、位于绝缘本体的表面的第一焊点和第二焊点,导电件的第一端与所述第一金属焊点连接,且第二端与所述第二金属焊点连接,使得桥结构能够提供导电通路。将第一芯片与第一焊点连接,将第二芯片与第二焊点连接;使得第一芯片与第二芯片通过桥结构提供的导电通路可以实现电气连接。将第一芯片和第二芯片均与基板连接,使得芯片和基板之间能够实现电气互联。采用本实施例的制备方法制备得到的芯片互联装置,由于桥结构位于基板的表面,无需植入基板内部,有利于降低组装难度,在使得工艺流程更加简单的同时,还能很好的实现第一芯片与第二芯片之间的电气互联。
不难发现,本实施方式为与第一实施例相对应的制备方法实施例,本实施方式可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效,为了减少重复,这里不再赘述。相应地,本实施方式中提到的相关技术细节也可应用在第一实施例中。
本申请第四实施例涉及一种芯片互联装置的制备方法,本实施例与第五实施例大致相同,不同之处在于,第一实施例中芯片与桥结构通过焊接工艺连接,而在本实施例中芯片与桥结构通过3D打印工艺连接。
本实施例中芯片互联装置的制备方法的流程图可以如图12所示,包括:
步骤701:摆放用于临时承载第一芯片和第二芯片的载片。
步骤702:将第一芯片和第二芯片临时固定在载片上。
具体的说,可参考图13中的S701至S702,由于,步骤701至步骤702与第三实施例中步骤601至步骤602大致相同,为避免重复在此不再赘述。
步骤703:在第一芯片和第二芯片表面通过3D打印制作绝缘本体,填充导电材料后形成桥结构。
具体的说,可参考图13中的S703,通过3D打印工艺在第一芯片102和第二芯片103表面上打印绝缘本体104的一部分,打印形成凹槽和导电通道后,先将导电材料填充进两个凹槽和导电通道以形成第一焊点109、第二焊点110和导电件111,等到填充的材料干了以后继续打印绝缘本体104剩余的一部分以封闭起来形成桥结构。最终得到的桥结构的第一焊点109与第一芯片102的引脚(图中未示出)贴合,从而实现桥结构与第一芯片102的打印连接;桥结构的第二焊点110与第二芯片得引脚贴合,从而实现桥结构与第二芯片103的打印连接。
步骤704:在第一芯片表面制作第一凸块,在第二芯片表面制作第二凸块。
需要说明的是,本实施例中第一芯片102上制作有第一凸块107,第二芯片103上制作有第二凸块108。具体的,可以在将两个芯片临时固定在载片114上之后再分别制作第一凸块107和第二凸块108,也可以预先制作好,也就是说,在将第一芯片102和第二芯片103临时固定在载片之前就已经预先制作好了第一凸块107和第二凸块108。图13中只是以先临时固定在载片上再制作凸块为例,但在实际应用中并不以此为限。
步骤705:将载片翻转后,将第一芯片和第二芯片均与基板连接。
步骤706:去除载片。
步骤705至步骤706与第三实施例中步骤604至步骤605大致相同,为避免重复,在此不再赘述。
本实施例相对于现有技术而言,桥结构中的绝缘本体通过3D打印工艺在第一芯片和第二芯片表面上制作而成,第一焊点与第一芯片的引脚贴合,第二焊点与第二芯片的引脚贴合,使得在第一芯片和第二芯片表面通过3D打印制作完成的绝缘本体在填充导电材料后能够直接实现桥结构分别与第一芯片和第二芯片的连接,更加简单方便,进一步简化了工艺流程。
不难发现,本实施方式为与第二实施方式相对应的制备方法实施例,本实施方式可与第二实施方式互相配合实施。第二实施方式中提到的相关技术细节在本实施方式中依然有效,为了减少重复,这里不再赘述。相应地,本实施方式中提到的相关技术细节也可应用在第二实施方式中。
上面各种方法的步骤划分,只是为了描述清楚,实现时可以合并为一个步骤或者对某些步骤进行拆分,分解为多个步骤,只要包括相同的逻辑关系,都在本专利的保护范围内;对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计,但不改变其算法和流程的核心设计都在该专利的保护范围内。
本申请第五实施例涉及一种集成桥结构的基板,如图14所示,桥结构包括绝缘本体104、位于绝缘本体104内的导电件111、位于绝缘本体102的表面的第一焊点109和第二焊点110;导电件111的第一端与第一焊点109连接,且第二端与第二焊点110连接;其中,第一焊点109用于供第一芯片连接,第二焊点110用于供第二芯片连接;桥结构与基板101的表面贴合。
在一个例子中,绝缘本体可以通过3D打印工艺制作而成,3D打印工艺使用的材料可以为绝缘高分子材料,打印得到的绝缘本体内部可以具有导电通道,导电件通过在导电通道内填充导电材料形成。其中,导电材料可以具有流动性。
在一个例子中,可以直接以基板101为基底,在基板101上通过3D打印得到绝缘本体,再填充导电材料形成桥结构,使得桥结构与基板101的表面贴合。也可以预先制作好桥结构,将桥结构通过粘合层与基板101胶合,使得桥结构与基板101的表面贴合。
与现有技术先比,本实施方式的集成桥结构的基板,可以将第一芯片和第二芯片电气互联,简化了工艺流程。
本申请第六实施例涉及一种集成桥结构的基板的制备方法,流程图可以如图15所示,包括:
步骤801:制作桥结构。
步骤802:将桥结构与基板贴合,以形成集成桥结构的基板。
需要说明的是,本实施方式中制作桥结构的方式以及将桥结构与基板贴合的实现方式可以参考第三实施方式中的相关描述,为避免重复,在此不再一一赘述。
不难发现,本实施方式为与第五实施方式相对应的制备方法实施例,本实施方式可与第五实施方式互相配合实施。第五实施方式中提到的相关技术细节在本实施方式中依然有效,为了减少重复,这里不再赘述。相应地,本实施方式中提到的相关技术细节也可应用在第五实施方式中。
本领域的普通技术人员可以理解,上述各实施例是实现本申请的具体实施例,而在本实施例中,可以在形式上和细节上对其作各种改变,而不偏离本申请的精神和范围。
Claims (4)
1.一种芯片互联装置,其特征在于,包括:第一芯片、第二芯片、基板和桥结构;
所述桥结构包括绝缘本体、位于所述绝缘本体内的导电件、位于所述绝缘本体的表面的第一焊点和第二焊点,所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接;所述绝缘本体内部具有导电通道,所述导电件通过在所述导电通道内填充导电材料形成,所述导电材料具有流动性;
所述第一芯片与所述第一焊点连接,所述第二芯片与所述第二焊点连接;
所述第一芯片和所述第二芯片均与所述基板连接;
其中,所述绝缘本体通过3D打印工艺在所述第一芯片的部分表面和所述第二芯片的部分表面上制作而成,所述绝缘本体不完全覆盖所述第一芯片和所述第二芯片;
所述第一焊点与所述第一芯片的引脚贴合,所述第二焊点与所述第二芯片的引脚贴合。
2.根据权利要求1所述的芯片互联装置,其特征在于,所述绝缘本体采用绝缘高分子材料制作而成。
3.根据权利要求1所述的芯片互联装置,其特征在于,所述桥结构与所述基板的表面间隔预设距离。
4.一种芯片互联装置的制备方法,其特征在于,包括:
制作桥结构;其中,所述桥结构包括绝缘本体、位于所述绝缘本体内的导电件、位于所述绝缘本体的表面的第一焊点和第二焊点,所述导电件的第一端与所述第一焊点连接,且第二端与所述第二焊点连接;
将第一芯片与所述第一焊点连接,将第二芯片与所述第二焊点连接;
将所述第一芯片和所述第二芯片均与基板连接,以形成所述芯片互联装置;
其中,所述制作桥结构,包括:
通过3D打印工艺制作所述绝缘本体;其中,所述绝缘本体内形成有所述导电通道以及分别与所述导电通道两端联通的两个凹槽;
利用导电材料填充所述导电通道形成所述导电件,利用所述导电材料填充所述两个凹槽形成所述第一焊点和第二焊点;其中,所述导电材料具有流动性;
其中,通过3D打印工艺制作所述绝缘本体,包括:
将所述第一芯片和所述第二芯片临时固定在预置的载片上;
在所述第一芯片的部分表面和所述第二芯片的部分表面上通过3D打印制作绝缘本体;所述绝缘本体不完全覆盖所述第一芯片和所述第二芯片;
在所述将所述第一芯片和所述第二芯片均与所述基板连接之前,还包括:将固定有所述第一芯片和所述第二芯片的所述载片进行翻转;
在所述将所述第一芯片和所述第二芯片均与所述基板连接之后,还包括:
将所述载片去除。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2019/084082 WO2020215249A1 (zh) | 2019-04-24 | 2019-04-24 | 芯片互联装置、集成桥结构的基板及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112136212A CN112136212A (zh) | 2020-12-25 |
CN112136212B true CN112136212B (zh) | 2022-07-29 |
Family
ID=72940677
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201980000565.0A Active CN112136212B (zh) | 2019-04-24 | 2019-04-24 | 芯片互联装置、集成桥结构的基板及其制备方法 |
Country Status (2)
Country | Link |
---|---|
CN (1) | CN112136212B (zh) |
WO (1) | WO2020215249A1 (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116093046A (zh) * | 2023-04-10 | 2023-05-09 | 北京华封集芯电子有限公司 | 单颗芯片的制备方法及芯片结构 |
CN116798961B (zh) * | 2023-06-21 | 2024-03-15 | 上海韬润半导体有限公司 | 一种减少热应力影响的芯片封装结构及方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103187377A (zh) * | 2011-12-28 | 2013-07-03 | 美国博通公司 | 具有桥型中介片的半导体封装 |
CN105161432A (zh) * | 2015-09-17 | 2015-12-16 | 中芯长电半导体(江阴)有限公司 | 一种芯片封装方法 |
CN106206409A (zh) * | 2015-05-08 | 2016-12-07 | 华邦电子股份有限公司 | 堆叠电子装置及其制造方法 |
CN107405826A (zh) * | 2015-03-17 | 2017-11-28 | 飞利浦照明控股有限公司 | 制作具有互连和嵌入式部件的3d打印形状 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8097497B2 (en) * | 2007-03-30 | 2012-01-17 | Xerox Corporation | Inkjet printed wirebonds, encapsulant and shielding |
CA2915409A1 (en) * | 2013-06-24 | 2014-12-31 | President And Fellows Of Harvard College | Printed three-dimensional (3d) functional part and method of making |
US20150201500A1 (en) * | 2014-01-12 | 2015-07-16 | Zohar SHINAR | System, device, and method of three-dimensional printing |
US9935081B2 (en) * | 2014-08-20 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid interconnect for chip stacking |
CN106206331B (zh) * | 2015-05-08 | 2019-02-01 | 华邦电子股份有限公司 | 堆叠封装装置及其制造方法 |
US10438881B2 (en) * | 2015-10-29 | 2019-10-08 | Marvell World Trade Ltd. | Packaging arrangements including high density interconnect bridge |
US10497674B2 (en) * | 2016-01-27 | 2019-12-03 | Amkor Technology, Inc. | Semiconductor package and fabricating method thereof |
-
2019
- 2019-04-24 CN CN201980000565.0A patent/CN112136212B/zh active Active
- 2019-04-24 WO PCT/CN2019/084082 patent/WO2020215249A1/zh active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103187377A (zh) * | 2011-12-28 | 2013-07-03 | 美国博通公司 | 具有桥型中介片的半导体封装 |
CN107405826A (zh) * | 2015-03-17 | 2017-11-28 | 飞利浦照明控股有限公司 | 制作具有互连和嵌入式部件的3d打印形状 |
CN106206409A (zh) * | 2015-05-08 | 2016-12-07 | 华邦电子股份有限公司 | 堆叠电子装置及其制造方法 |
CN105161432A (zh) * | 2015-09-17 | 2015-12-16 | 中芯长电半导体(江阴)有限公司 | 一种芯片封装方法 |
Also Published As
Publication number | Publication date |
---|---|
WO2020215249A1 (zh) | 2020-10-29 |
CN112136212A (zh) | 2020-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104321866B (zh) | 半导体器件的制造方法 | |
US20140035161A1 (en) | Semiconductor device and method of manufacturing the same | |
CN100568498C (zh) | 半导体器件及其制造方法 | |
CN101236910B (zh) | 将半导体部件导电连接至衬底的方法和半导体结构 | |
CN103119711A (zh) | 形成完全嵌入式非凹凸内建层封装件的方法和由此形成的结构 | |
CN108389823A (zh) | 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺 | |
CN112136212B (zh) | 芯片互联装置、集成桥结构的基板及其制备方法 | |
US20120252165A1 (en) | Method for manufacturing a semiconductor device | |
CN210607250U (zh) | 封装 | |
WO2015070599A1 (zh) | 一种基于柔性基板的三维封装结构及工艺方法 | |
CN103594447B (zh) | 封装密度大高频性能好的ic芯片堆叠封装件及制造方法 | |
CN114496960A (zh) | 基于tsv硅转接基板堆叠的集成封装结构及制造方法 | |
CN104701272B (zh) | 一种芯片封装组件及其制造方法 | |
JP2012209449A (ja) | 半導体装置の製造方法 | |
JP2006253576A (ja) | 半導体装置およびその製造方法 | |
TW201438120A (zh) | 晶片配置及製造晶片配置的方法 | |
CN109244058A (zh) | 半导体封装结构及其制备方法 | |
CN106847710B (zh) | 集成有供电传输系统的封装件的封装方法 | |
CN105742276A (zh) | 一种采用三维集成封装的t/r组件的电源调制模块及其封装方法 | |
CN215418160U (zh) | 一种巨量转移芯片 | |
CN116487344B (zh) | 三维封装结构及封装方法 | |
CN215731693U (zh) | 一种pnl级封装基板 | |
CN110299328A (zh) | 一种堆叠封装器件及其封装方法 | |
WO2022178874A1 (zh) | 一种磁基板结构及电子装置 | |
TWM407485U (en) | Device of stackable semiconductor package having whole surface molding |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |