TWI567903B - 半導體裝置 - Google Patents

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TWI567903B
TWI567903B TW103122397A TW103122397A TWI567903B TW I567903 B TWI567903 B TW I567903B TW 103122397 A TW103122397 A TW 103122397A TW 103122397 A TW103122397 A TW 103122397A TW I567903 B TWI567903 B TW I567903B
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井上諭
清水有威
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Description

半導體裝置 [相關申請案]
本申請案享受以美國臨時專利申請案61/952,476號(申請日：2014年3月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
以下所記載之實施形態係關於一種半導體裝置。
於半導體記憶裝置等半導體裝置中，近年來要求進一步削減電路面積。另一方面，於半導體記憶裝置中，設置有用以抑制在電路內部產生之內部電源電壓之變動的穩定化電容。另一方面，由於穩定化電容之佔有面積較大而成為削減電路面積之障礙，故亦要求削減穩定化電容之佔有面積。於此種狀況下，業界期望可一面減少穩定化電容之佔有面積一面抑制內部電源電壓之變動的半導體裝置。
本發明提供一種可一面減少穩定化電容之佔有面積一面抑制內部電源電壓之變動的半導體裝置。
實施形態之半導體裝置包含積層於基板上之複數個半導體晶片。半導體晶片包含：內部電源電壓產生電路，其基於外部電源而產生內部電源電壓；電源線，其用以供給上述內部電源電壓；內部電源焊墊，其連接於電源線；及穩定化電容，其連接於電源線。內部電源 焊墊與其他半導體晶片中所含之內部電源焊墊電性短路。
11‧‧‧封裝基板
12(12a~12d)‧‧‧半導體晶片
12cont‧‧‧控制器晶片
12cs‧‧‧電容器晶片
15‧‧‧電極焊墊
21‧‧‧記憶單元陣列
22、23‧‧‧周邊電路
24‧‧‧I/O介面部
24'‧‧‧控制器晶片
31‧‧‧內部電源電壓產生電路
31'‧‧‧內部電源電壓產生電路
32‧‧‧輸入輸出控制電路
33‧‧‧電源線
33'‧‧‧電源線
41‧‧‧半導體基板
42‧‧‧多層配線層
43‧‧‧絕緣層
44‧‧‧電極焊墊
45‧‧‧通孔
46‧‧‧凸塊
BW1、BW2‧‧‧接合線
CS‧‧‧穩定化電容
CS'‧‧‧穩定化電容
CS0~CS7‧‧‧穩定化電容
CSa、CSb、CSc‧‧‧電容器
Cv‧‧‧穩定化電容
Cv0~Cv7‧‧‧穩定化電容
Pcs1、Pcs2‧‧‧電極焊墊
Pio‧‧‧輸入輸出焊墊
Pio0~Pio7‧‧‧輸入輸出焊墊
Pv‧‧‧內部電源焊墊
Pv'‧‧‧內部電源焊墊
Pv0~Pv7‧‧‧內部電源焊墊
Pvcc‧‧‧電源電壓焊墊
SW1~SW3‧‧‧開關元件
TSV1、TSV2‧‧‧貫通電極
圖1係表示第1實施形態之半導體裝置之整體構成之立體圖。
圖2係表示圖1之半導體晶片12之構成例之方塊圖。
圖3係表示圖2之I/O介面部24之構成例之方塊圖。
圖4係表示第1實施形態之構成之概略圖。
圖5係表示第2實施形態之半導體裝置之整體構成之立體圖。
圖6係表示第2實施形態之半導體裝置之I/O介面部24之構成例的方塊圖。
圖7係表示第3實施形態之半導體裝置之整體構成之立體圖。
圖8係表示第4實施形態之半導體裝置之整體構成之立體圖。
圖9係表示電容器晶片12cs之構成之電路圖。
圖10係表示第5實施形態之半導體裝置之整體構成之剖面圖。
其次，參照圖式，對實施形態之半導體裝置進行詳細說明。
[第1實施形態]
首先，參照圖1~圖4，對第1實施形態之半導體裝置進行詳細說明。
如圖1所示，本實施形態之半導體裝置例如包含：封裝基板11；及複數片(圖1中為4片)半導體晶片12(12a~12d)，其等載置於該封裝基板11上，且沿基板11之表面之垂直方向積層。為了藉由打線接合而連接焊墊，半導體晶片12a~12d係以相互錯開特定距離而使焊墊區域露出之方式積層。
封裝基板11包含用以與外部裝置電性連接之電極焊墊15。再者，於圖1中，表示有積層有全部4片半導體晶片12a~12d之例，但該實施形態並不限定於此，例如亦可將L片半導體晶片中之M片半導體晶片 積層於某一部位，將其他N片(L=M+N)半導體晶片積層於另一部位。
又，半導體晶片12a~12d之各者包含：複數個輸入輸出焊墊Pio，其等用於資料之輸入輸出；及內部電源焊墊Pv，其連接於供給內部電源電壓VDD之電源線。自輸入輸出焊墊Pio輸入輸出之資料根據半導體晶片12之種類而不同。作為一例，於半導體晶片12為NAND(Not AND，反及)型快閃記憶體之情形時，自輸入輸出焊墊Pio輸入輸出各種命令、用以指定記憶單元陣列中之記憶體之位址、或資料(寫入資料、讀出資料)。
又，內部電源焊墊Pv連接於輸出後文敍述之內部電源電壓產生電路產生之電壓的電源線。再者，雖然圖1中省略圖示，但除了該輸入輸出焊墊Pio、內部電源焊墊Pv以外，亦可於半導體晶片12a~12d上分別設置用以輸入輸出用以控制半導體晶片12a~12d之各種命令、啟動信號、晶片選擇信號等之控制信號用焊墊、用以供給外部電源之電源電壓焊墊、用以供給接地電位之接地電位焊墊等。
半導體晶片12a~12d之同種之輸入輸出焊墊Pio藉由接合線BW1而共同連接於電極焊墊15。又，半導體晶片12a~12d之內部電源焊墊Pv亦藉由接合線BW2而共同連接。
圖2係表示半導體晶片12之概略構成例之方塊圖。此處，以半導體晶片12為半導體記憶體、例如NAND型快閃記憶體之情形為例進行說明。作為一例，該半導體晶片12包含：記憶單元陣列21，其排列有多個記憶單元；周邊電路22、23，其等用以控制記憶單元陣列21；及I/O(Input/Output，輸入/輸出)介面部24，其負責資料之輸入輸出。
於圖3中表示I/O介面部24之構成例。再者，於該圖3中，僅圖示有資料輸入用輸入輸出焊墊Pio、內部電源焊墊Pv及用以供給外部電源之電源電壓焊墊Pvcc。除此以外，I/O介面部24亦可包含用以輸入 各種命令、啟動信號、晶片選擇信號等之輸入輸出焊墊，但圖3中省略其等之圖示。
作為一例，I/O介面部24包含內部電源電壓產生電路31、輸入輸出控制電路32、電源線33、穩定化電容CS、輸入輸出焊墊Pio、電源電壓焊墊Pvcc及內部電源焊墊Pv。
內部電源電壓產生電路31係基於自電源電壓焊墊Pvcc供給之外部電源電壓VCC而產生內部電源電壓VDD之電路。該內部電源電壓VDD藉由電源線33而供給至輸入輸出控制電路32。通常而言，亦存在I/O介面部具有大於等於2個之內部電源電壓產生電路以產生大於等於2種之內部電源電壓(例如，內部電源電壓VDD1及不同於其之內部電源電壓VDD2)的情形，但此處係以I/O介面部24僅具有1個內部電源電壓電路31之情形進行說明。
輸入輸出控制電路32相對於輸入輸出焊墊Pio一對一地設置，具有將自輸入輸出焊墊Pio輸入之資料提供至周邊電路22、23，並將自周邊電路22、23提供之資料輸出至外部的功能。
內部電源焊墊Pv連接於電源線33之內部電源電壓產生電路31之附近(電源線之根部)。具體而言，內部電源焊墊Pv連接於自複數個輸入輸出控制電路32中處於距內部電源電壓產生電路31最近之位置之輸入輸出控制電路32(I/O4)觀察、更靠近內部電源電壓產生電路31之側之電源線33。為了後文敍述之內部電源電壓VDD之穩定化，內部電源焊墊Pv較佳為優先連接於電源線33之根部之部分。
又，於電源線33上連接有穩定化電容CS。設置該穩定化電容CS係為了抑制電源電壓VDD之變動、降低經由I/O介面部24而輸入輸出之輸入輸出信號的工作週期、抖動或偏斜。於該圖3之例中，對應於輸入輸出焊墊Pio0~7之各者而於輸入輸出焊墊Pio0~7之附近設置有合計8個穩定化電容CS0~7。但穩定化電容CS並非必須相對於輸入輸 出焊墊Pio之各者1對1地設置，只要設置為可抑制內部電源電壓VDD之變動之程度即可。又，於該圖3之例中，於內部電源焊墊Pv之附近之電源線33上亦連接有穩定化電容Cv，但該穩定化電容Cv亦與穩定化電容CS0~7同樣地可視需要而設置，於某些情形下亦可省略。再者，穩定化電容CS、Cv較佳為由所謂之MOS(Metal Oxide Semiconductor，金氧半導體)電容器構成者。
此種穩定化電容CS設置於半導體晶片12a~12d之各者之I/O介面部24，但穩定化電容CS之佔有面積較大，從而成為電路面積縮小之障礙。因此，要求減少穩定化電容CS之面積以縮小電路面積。然而，若單純減少穩定化電容CS之面積，則有產生如下問題之虞：電源電壓VDD之變動變大，導致輸入輸出信號之工作週期、抖動及偏斜增大。
因此，於本實施形態中，如圖1及圖4所示，採用藉由接合線BW2而使設置於半導體晶片12a~12d之複數個(該例中為4個)內部電源焊墊Pv電性短路之構成(於圖4中，僅圖示有半導體晶片12a、12d之輸入輸出介面部24，但半導體晶片12b、12c亦藉由同一接合線BW2而短路)。
再者，無須以1個接合線BW2連接半導體晶片12a~12d之所有內部電源焊墊Pv。以1個接合線BW2a連接幾個內部電源焊墊Pv，另一方面，以另一接合線BW2b連接其餘之內部電源焊墊Pv，亦可獲得同樣之效果。又，亦可藉由並列之複數個接合線BW2而連接半導體晶片12a~12d之內部電源焊墊Pv。
又，如上所述，I/O介面部24亦可具有大於等於2個之內部電源電壓產生電路。於該情形時，可將如上述之內部電源焊墊Pv及接合線設置於大於等於2個之內部電源電壓電路之各者。
[效果]
根據該實施形態，於供給內部電源電壓VDD之電源線33上連接有內部電源焊墊Pv，且複數個半導體晶片12之內部電源焊墊Pv藉由接合線BW2而電性短路。因此，即便於在半導體晶片12a~12d中之1者產生內部電源電壓VDD之變動之情形時，其他半導體晶片12b~12d中之穩定化電容CS亦可抑制該變動。因此，根據本實施形態，與無接合線BW2之構成相比，可縮小穩定化電容CS之佔有面積。結果，根據本實施形態，可獲得能一面減少穩定化電容之佔有面積、一面抑制內部電源電壓之變動的半導體裝置。
[第2實施形態]
其次，參照圖5~圖6，對第2實施形態之半導體裝置進行詳細說明。對於與第1實施形態相同之構成要素，於圖5及圖6中標註與圖1~圖4相同之參照符號，故以下省略關於其等之重複之說明。
圖5係表示本實施形態之半導體裝置之整體構成的立體圖。又，圖6係表示本實施形態之半導體裝置的存在於各半導體晶片12內之I/O介面部24之構造的方塊圖。如圖5及圖6所示，第2實施形態之半導體裝置與第1實施形態之不同點在於：在1個半導體晶片12中之1個I/O介面部24中包含複數個內部電源焊墊Pv0~Pv7。複數個內部電源焊墊Pv0~Pv7分別連接於電源線33。此種內部電源焊墊Pv0~7與第1實施形態同樣地藉由接合線BW2而與其他半導體晶片12中之內部電源焊墊Pv0~7短路(參照圖5)。
為了抑制電源電壓VDD之變動，複數個內部電源焊墊Pv0~7中之至少1個、例如內部電源焊墊Pv4連接於自複數個輸入輸出控制電路32中處於距內部電源電壓產生電路31最近之位置之輸入輸出控制電路32(I/O4)觀察、更靠近內部電源電壓產生電路31之側之電源線33。
再者，於圖6中，對複數個內部電源焊墊Pv0~7之各者連接有穩定化電容Cv0~7，但該情形僅為一例，其數量、配置、容量等可視 需要進行各種變更。
又，1個I/O介面部24中之內部電源焊墊Pv之數量並不限於8個。例如，亦可於內部電源電壓產生電路31之附近之電源線33、及遠離內部電源電壓產生電路31之電源線33之末端附近分別連接內部電源焊墊Pv。藉此，可抑制電源線33之末端的電源電壓VDD之降低。再者，為了內部電源電壓VDD之穩定化，較佳為無論內部電源焊墊Pv之數量如何，至少1個內部電源焊墊Pv連接於電源線33之根部的內部電源電壓為攝氏電路31之輸出端子之附近。
又，於圖6中，將複數個內部電源焊墊Pv0~7與輸入輸出焊墊Pio0~7之配置錯開，但該情形僅為一例，既可將該等焊墊排列於同一行，亦可將內部電源焊墊Pv0~7配置於更靠電源線33之附近。
於該第2實施形態之半導體裝置之情形時，由於複數個內部電源焊墊Pv0~7連接於1根電源線33，故與第1實施形態相比，可進一步抑制內部電源電壓VDD之變動。
[第3實施形態]
其次，參照圖7，對第3實施形態之半導體裝置進行詳細說明。對於與第1實施形態相同之構成要素，於圖7中標註與圖1~圖4相同之參照符號，故以下省略關於其等之重複之說明。
除了搭載有半導體記憶體之半導體晶片12a~12d以外，該第3實施形態之半導體裝置與上述實施形態之不同點在於：將搭載有用以控制該等半導體晶片12a~12d之控制器之控制器晶片12cont積層於半導體晶片12a~12d上。該控制器晶片12cont包含獨立於控制器晶片12cont之內部電源(未圖示)、且與上述I/O介面部24之內部電源電壓產生電路31大致相同的內部電源電壓產生電路31'。又，控制器晶片12cont包含電源線33'及穩定化電容CS'。於該電源線33'上連接有內部電源焊墊Pv'。該內部電源焊墊Pv'藉由接合線BW2而與半導體晶片12a ~12d中之內部電源焊墊Pv電性短路。再者，亦可不配置內部電源電壓產生電路31'，而設為具有電源線33'、穩定化電容CS'及內部電源焊墊Pv'之構成。
根據該實施形態，可與上述實施形態同樣地抑制內部電源電壓VDD之變動。此外，根據該實施形態，控制器晶片24'中之穩定化電容CS'有助於抑制半導體晶片12a~d中之電源電壓VDD之變動，故可進一步削減半導體晶片12a~d中之穩定化電容CS之佔有面積。
[第4實施形態]
其次，參照圖8，對第4實施形態之半導體裝置進行詳細說明。對於與第1實施形態相同之構成要素，於圖8中標註與圖1~圖4相同之參照符號，故以下省略關於其等之重複之說明。
除了搭載有半導體記憶體之半導體晶片12a~12d以外，該第4實施形態之半導體裝置與上述實施形態之不同點在於：形成有MOS電容器等電容器(電容元件)之電容器晶片12CS積層於半導體晶片12a~12d上。於該電容器晶片12cs上連接有連接於MOS電容器之電極之電極焊墊Pcs1、Pcs2，且該任一者藉由接合線BW2而與內部電源焊墊Pv電性短路。根據該實施形態，電容器晶片12cs中之電容器與上述穩定化電容CS一起賦予抑制電源電壓VDD之變動之效果。因此，根據本實施形態，亦可發揮與上述實施形態相同之效果。
再者，於電容器晶片12cs中，亦可包含用以選擇適當之電容之構成要素。例如，如圖9所示，藉由雷射保險絲或電晶體等開關元件SW1~SW3而切斷並聯之複數個電容器CSa、CSb、CSc中之一部分，藉此，可選擇連接於半導體晶片之穩定化電容之大小。
又，電容器晶片12cs無須為僅包含電容器之電容器專用晶片，例如亦可為兼用有電容器晶片及控制器晶片之晶片。
[第5實施形態]
其次，參照圖10，對第5實施形態之半導體裝置進行詳細說明。
該第5實施形態之半導體裝置與使用接合線BW1、BW2之第1~第4實施形態之不同點在於：包含貫通於所積層之複數個半導體晶片12a~12d中之貫通電極(貫通通孔)，並藉由該貫通電極而使焊墊Pio、Pv短路。
圖10係表示第5實施形態之半導體裝置之構造的剖面圖。與第1~第4實施形態相同之半導體晶片12a~12d積層於基板11上。於基板11上形成有自背面向表面貫通之通孔45，於基板11之背面配置有經由通孔45而連接於複數個半導體晶片12a~12d之凸塊46。
於基板11上以複數個半導體晶片12a~12d之端部大致對齊之形式積層該等複數個半導體晶片12a~12d。複數個半導體晶片12a~12d分別具有：半導體基板41；多層配線層42，其連接同一晶片內之元件；絕緣層43，其覆蓋多層配線層42；及電極焊墊44，其配置於絕緣層43內。
於半導體基板41上，與第1實施形態同樣地形成有例如圖2所示之電路。多層配線層42形成有用以連接如圖2所示之各種電路之配線層。具體而言，雖然圖示省略，但多層配線層42包含複數個導電層及使該等複數個導電層電性短路之層間絕緣層。
又，電極焊墊44埋入至絕緣層43內，並藉由貫通通孔而連接於多層配線層42。電極焊墊44包括例如圖3、圖6所示之輸入輸出焊墊Pio、電源電壓焊墊Pvcc、內部電源焊墊Pv等。於圖10中，僅圖示有輸入輸出焊墊Pio及內部電源焊墊Pv。
並且，同類輸入輸出焊墊Pio藉由貫通半導體晶片12a~12d之貫通電極TSV1而電性短路。該貫通電極TSV1發揮與第1~第4實施形態之接合線BW1同樣之作用。
又，半導體晶片12a~12d中之內部電源焊墊Pv藉由貫通電極 TSV2而電性短路。該貫通電極TSV2發揮與第1~第4實施形態之接合線BW2同樣之作用。
再者，當然，使用該貫通電極TSV1、TSV2之構成不僅可於第1實施形態之半導體裝置中採用，於其他實施形態中亦可採用。又，於圖10之例中，貫通電極TSV1、TSV2係經由通孔45及凸塊46而與外部電性連接，但例如亦可採用藉由連接於貫通電極TSV1、TSV2之頂點之接合線而與外部電性連接的構成以代替該構成。
藉由該實施形態，亦可發揮與使用接合線BW1、BW2之第1~第4實施形態相同之效果。
[其他]
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且包含於申請專利範圍中所記載之發明及其均等之範圍內。
例如，於上述實施形態中，係藉由接合線或貫通電極(貫通通孔)而使內部電源焊墊Pv電性短路，但只要為用於短路之導電材料，則其形式任意。又，亦可於1個裝置內並存接合線及貫通電極。
又，於上述實施形態中，表示了將某一半導體晶片12內之I/O介面部24中所含之穩定化電容CS活用作其他半導體晶片12之穩定化電容之例，但亦可將穩定化電容以外之電容器連接至電源線33，藉此謀求穩定化電容之削減。
12a、12d‧‧‧半導體晶片
24‧‧‧I/O介面部
32‧‧‧輸入輸出控制電路
BW2‧‧‧接合線
CS0~CS3‧‧‧穩定化電容
Cv‧‧‧穩定化電容
Pio0~Pio3‧‧‧輸入輸出焊墊
Pv‧‧‧內部電源焊墊
Pvcc‧‧‧電源電壓焊墊

Claims (16)

  1. 一種半導體裝置，其特徵在於包含載置於基板上之複數個半導體晶片，且上述半導體晶片包含：內部電源電壓產生電路，其基於外部電源而產生內部電源電壓；電源線，其用以供給上述內部電源電壓；內部電源焊墊，其連接於上述電源線；及穩定化電容，其連接於上述電源線；且上述內部電源焊墊與其他半導體晶片中所含之內部電源焊墊電性短路。
  2. 如請求項1之半導體裝置，其中上述內部電源焊墊藉由接合線而連接於其他半導體晶片中所含之內部電源焊墊。
  3. 如請求項1之半導體裝置，其中上述內部電源焊墊藉由貫通上述複數個半導體晶片之貫通電極而連接於其他半導體晶片中所含之內部電源焊墊。
  4. 如請求項1之半導體裝置，其中複數個上述內部電源焊墊連接於上述電源線。
  5. 如請求項1之半導體裝置，其進而包含：複數個輸入輸出焊墊；及複數個輸入輸出控制電路，該等輸入輸出控制電路分別連接於上述複數個輸入輸出焊墊，控制信號之輸入或輸出；且上述電源線連接於上述輸入輸出控制電路與上述內部電源電壓產生電路之間，將上述內部電源電壓供給至上述輸入輸出控制電路。
  6. 如請求項5之半導體裝置，其中上述內部電源焊墊藉由接合線而 連接於其他半導體晶片中所含之內部電源焊墊。
  7. 如請求項5之半導體裝置，其中上述內部電源焊墊藉由貫通上述複數個半導體晶片之貫通電極而連接於其他半導體晶片中所含之內部電源焊墊。
  8. 如請求項5之半導體裝置，其中上述內部電源焊墊至少連接於自上述複數個輸入輸出控制電路中處於距上述內部電源電壓產生電路最近之位置之輸入輸出控制電路觀察、更靠近上述內部電源電壓產生電路之側之上述電源線。
  9. 如請求項5之半導體裝置，其中複數個上述內部電源焊墊連接於上述電源線。
  10. 如請求項9之半導體裝置，其中複數個上述內部電源焊墊中之至少1個連接於自上述複數個輸入輸出控制電路中處於距上述內部電源電壓產生電路最近之位置之輸入輸出控制電路觀察、更靠近上述內部電源電壓產生電路之側之上述電源線。
  11. 如請求項1之半導體裝置，其中上述半導體晶片包含：第1半導體晶片，其搭載有半導體記憶體；及第2半導體晶片，其搭載有用以控制上述第1半導體晶片之控制器。
  12. 如請求項11之半導體裝置，其中上述內部電源焊墊藉由接合線而連接於其他第1半導體晶片或第2半導體晶片中所含之內部電源焊墊。
  13. 如請求項11之半導體裝置，其中上述內部電源焊墊藉由貫通上述複數個半導體晶片之貫通電極而連接於其他第1半導體晶片或第2半導體晶片中所含之內部電源焊墊。
  14. 如請求項1之半導體裝置，其中上述半導體晶片進而包含搭載有電容器之電容器晶片，且上述電容器之端子電性連接於上述內部電源焊墊。
  15. 如請求項14之半導體裝置，其中上述內部電源焊墊藉由接合線而連接於其他半導體晶片及電容器晶片中所含之內部電源焊墊。
  16. 如請求項14之半導體裝置，其中上述內部電源焊墊藉由貫通上述複數個半導體晶片之貫通電極而連接於其他半導體晶片及電容器晶片中所含之內部電源焊墊。
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