KR20140035857A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20140035857A
KR20140035857A KR20130110678A KR20130110678A KR20140035857A KR 20140035857 A KR20140035857 A KR 20140035857A KR 20130110678 A KR20130110678 A KR 20130110678A KR 20130110678 A KR20130110678 A KR 20130110678A KR 20140035857 A KR20140035857 A KR 20140035857A
Authority
KR
South Korea
Prior art keywords
chip
electrodes
semiconductor chip
wiring board
semiconductor
Prior art date
Application number
KR20130110678A
Other languages
English (en)
Inventor
다까시 기꾸찌
다까후미 기꾸찌
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20140035857A publication Critical patent/KR20140035857A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

평면 사이즈가 서로 다른 복수의 반도체 칩을 적층하는 반도체 장치의 각 반도체 칩의 설계의 자유도를 향상시킨다. 배선 기판(2) 위에 로직 칩 LC, 재배선 칩 RDC 및 로직 칩 LC보다도 평면 사이즈가 큰 메모리 칩 MC1이 탑재된다. 또한, 로직 칩 LC와 메모리 칩 MC1은, 재배선 칩 RDC를 개재하여 전기적으로 접속되어 있다. 또한, 재배선 칩 RDC는, 배선 기판(2)과 대향하는 표면(3a)에 형성되는 복수의 표면 전극(3ap), 표면(3a)의 반대측의 이면(3b)에 형성되는 복수의 이면 전극(3bp)을 갖고 있다. 또한, 재배선 칩 RDC는, 복수의 관통 전극(3tsv) 및 표면(3a) 또는 이면(3b)에 형성되고, 복수의 관통 전극(3tsv)과 복수의 표면 전극(3ap) 또는 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 인출 배선 RDL을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 기술에 관한 것으로, 특히 평면 사이즈가 서로 다른 복수의 반도체 칩을 적층하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2011-187574호 공보(특허문헌 1)에는, 복수의 메모리 칩의 적층체와 배선 기판의 사이에, 관통 전극을 구비하는 반도체 칩이 배치된 반도체 장치가 기재되어 있다.
또한, 일본 특허 공개 제2008-91638호 공보(특허문헌 2)나, 일본 특허 공개 제2008-91640호 공보(특허문헌 3)에는, 복수의 반도체 칩의 적층체를 포함하는, 복수의 반도체 칩이 배선 기판 위에 탑재되고, 일괄하여 밀봉된 반도체 장치가 기재되어 있다.
또한, 일본 특허 공표 제2010-538358호 공보(특허문헌 4)에는, 복수의 반도체 칩을 적층하는 방법으로서, 웨이퍼 레벨에서 적층하는 방법, 및 칩 레벨에서 적층하는 방법이 기재되어 있다.
일본 특허 공개 제2011-187574호 공보 일본 특허 공개 제2008-91638호 공보 일본 특허 공개 제2008-91640호 공보 일본 특허 공표 제2010-538358호 공보
본원 발명자는, 배선 기판 위에 복수의 반도체 칩을 적층한 반도체 장치의 성능을 향상시키는 기술을 검토하고 있다. 이 일환으로서, 복수의 반도체 칩(예를 들어, 메모리 칩과, 이 메모리 칩을 제어하는 제어 칩)을 1개의 반도체 장치 내에 탑재함으로써, 이 1개의 반도체 장치로 시스템을 구축하는, 소위 SIP(System In Package)형 반도체 장치에 대하여 검토하였다.
복수의 반도체 칩의 적층 방법으로서, 반도체 칩에 관통 전극을 형성하고, 이 관통 전극을 통해 복수의 반도체 칩을 서로 전기적으로 접속하는 방식이 있다. 이 방식은, 적층되는 복수의 반도체 칩 간을, 와이어를 통하지 않고 접속할 수 있으므로, 반도체 칩 간의 전송 거리를 저감할 수 있다.
그런데, 평면 사이즈가 서로 다른 복수의 반도체 칩을 적층하는 경우, 각 반도체 칩 설계의 자유도 면에서, 제약이 커지게 됨을 본원 발명자는 알아내었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의한 반도체 장치는, 배선 기판 위에 탑재되는 제1 반도체 칩, 제2 반도체 칩, 및 상기 제1 반도체 칩보다도 평면 사이즈가 큰 제3 반도체 칩을 갖고 있다. 또한, 상기 제1 반도체 칩과 상기 제3 반도체 칩은, 상기 제2 반도체 칩을 개재하여 전기적으로 접속되어 있다. 또한, 상기 제2 반도체 칩은, 상기 배선 기판과 대향하는 표면, 상기 표면에 형성되는 복수의 표면 전극, 상기 표면의 반대측의 이면, 및 상기 이면에 형성되고, 또한 상기 복수의 표면 전극과 전기적으로 접속되는 복수의 이면 전극을 갖고 있다. 또한, 상기 제2 반도체 칩은, 상기 표면 및 상기 이면 중, 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극, 및 상기 표면 또는 상기 이면에 형성되고, 상기 복수의 관통 전극과 상기 복수의 표면 전극 또는 상기 복수의 이면 전극을 전기적으로 접속하는 복수의 인출 배선을 갖고 있다. 또한, 상기 제1 반도체 칩은, 상기 제2 반도체 칩과 상기 배선 기판의 사이 또는 상기 제2 반도체 칩의 옆에 배치되고, 또한 상기 제2 반도체 칩의 상기 복수의 표면 전극과 전기적으로 접속된다. 또한, 상기 제3 반도체 칩은, 상기 제2 반도체 칩 위에 배치되면서, 상기 제2 반도체 칩의 상기 복수의 이면 전극과 전기적으로 접속된다.
상기 일 실시 형태에 의하면, 상기 제1 반도체 칩 설계상의 자유도를 향상시킬 수 있다.
도 1은 일 실시 형태인 반도체 장치의 사시도이다.
도 2는 도 1에 도시한 반도체 장치의 하면도이다.
도 3은 도 1에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
도 4는 도 1의 A-A선을 따른 단면도이다.
도 5는 도 1 내지 도 4에 도시한 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다.
도 6은 도 4에 도시한 A부의 확대 단면도이다.
도 7은 도 4에 도시한 복수의 반도체 칩의 적층 구조를 단순화하여 나타내는 설명도이다.
도 8은 도 4에 도시한 메모리 칩의 표면측의 레이아웃예를 나타내는 평면도이다.
도 9는 도 8에 도시한 메모리 칩의 이면측의 일례를 나타내는 평면도이다.
도 10은 도 4에 도시한 로직 칩의 표면측의 레이아웃예를 나타내는 평면도이다.
도 11은 도 10에 도시한 로직 칩의 이면측의 일례를 나타내는 평면도이다.
도 12는 도 4에 도시한 재배선 칩의 표면측의 레이아웃예를 나타내는 평면도이다.
도 13은 도 12에 도시한 재배선 칩의 이면측의 일례를 나타내는 평면도이다.
도 14는 도 3에 대한 변형예인 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
도 15는 도 3에 대한 다른 변형예인 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
도 16은 도 1 내지 도 13을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다.
도 17은 도 16에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도이다.
도 18은 도 17에 도시한 디바이스 영역 1개분의 확대 평면도이다.
도 19는 도 18의 A-A선을 따른 확대 단면도이다.
도 20은 도 18의 반대측 면을 나타내는 확대 평면도이다.
도 21은 도 13에 도시한 칩 탑재 영역에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 22는 도 21의 A-A선을 따른 확대 단면도이다.
도 23은 도 6에 도시한 관통 전극을 구비한 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다.
도 24는 도 23에 이어지는 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다.
도 25는 도 16에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩을 탑재한 상태를 나타내는 확대 평면도이다.
도 26은 도 25의 A-A선을 따른 확대 단면도이다.
도 27은 도 25에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 28은 도 27의 A-A선을 따른 확대 단면도이다.
도 29는 도 27에 도시한 로직 칩의 이면 위에 재배선 칩을 탑재한 상태를 나타내는 확대 평면도이다.
도 30은 도 29의 A-A선을 따른 확대 단면도이다.
도 31은 도 29에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 32는 도 31의 A-A선을 따른 확대 단면도이다.
도 33은 도 4에 도시한 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다.
도 34는 도 33에 이어지는 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다.
도 35는 도 31에 도시한 재배선 칩의 이면 위에 메모리 칩의 적층체를 탑재한 상태를 나타내는 확대 평면도이다.
도 36은 도 35의 A-A선을 따른 확대 단면도이다.
도 37은 도 36에 도시한 배선 기판 위에 밀봉체를 형성하고, 적층된 복수의 반도체 칩을 밀봉한 상태를 나타내는 확대 단면도이다.
도 38은 도 37에 도시한 밀봉체의 전체 구조를 나타내는 평면도이다.
도 39는 도 37에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
도 40은 도 39에 도시한 다수개 취득의 배선 기판을 개편화한 상태를 나타내는 단면도이다.
도 41은 도 4에 대한 변형예인 반도체 장치의 단면도이다.
도 42는 도 41에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
도 43은 도 41 및 도 42에 도시한 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다.
도 44는 도 5에 대한 변형예인 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다.
도 45는 도 41에 대한 변형예인 반도체 장치의 단면도이다.
도 46은 도 7에 대응하는 제1 검토예를 나타내는 확대 단면도이다.
도 47은 도 7에 대응하는 제2 검토예를 나타내는 확대 단면도이다.
(본원에서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라서 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않음을 명시한 경우를 제외하고, 이들은 서로 독립 별개의 것이 아니라, 기재의 전후를 막론하고, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙으로서, 마찬가지의 부분은 반복된 설명을 생략한다. 또한, 실시 형태에서의 각 구성 요소는, 특별히 그렇지 않음을 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」등이라고 해도, 특별히 그렇지 않음을 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하면, 「A를 주요한 성분으로서 포함하는 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라고 해도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 포함하는 부재도 포함하는 것임은 물론이다. 또한, 금 도금, Cu층, 니켈·도금 등이라고 해도, 그렇지 않음을 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량으로 언급하였을 때도, 특별히 그렇지 않음을 명시한 경우, 이론적으로 그 수로 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙으로서 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄한 구멍이어도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아님을 명시하기 위해서, 또는 영역의 경계를 명시하기 위해서, 해칭이나 도트 패턴을 넣는 경우가 있다.
이하에서 설명하는 실시 형태에서는, SIP형 반도체 장치의 예로서, 하나의 패키지 내에, 메모리 회로가 형성된 반도체 칩(메모리 칩)과 메모리 회로의 동작을 제어하는 제어 회로가 형성된 반도체 칩(제어 칩)이 탑재된 반도체 패키지를 들어 설명한다.
(실시 형태 1)
도 1은 본 실시 형태의 반도체 장치의 사시도, 도 2는, 도 1에 도시한 반도체 장치의 하면도이다. 또한, 도 3은, 도 1에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다. 또한, 도 4는 도 1의 A-A선을 따른 단면도이다. 또한, 도 5는, 도 1 내지 도 4에 도시한 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다. 또한, 도 1 내지 도 4에서는, 도면의 이해를 돕기 위해서 단자 수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(29), 땜납 볼(5))의 수는, 도 1 내지 도 4에 도시한 형태로는 한정되지 않는다. 또한, 도 3에서는, 로직 칩 LC와 메모리 칩 MC4의 평면에서 보았을 때의 위치 관계나 평면 사이즈의 차이를 보기 쉽게 하기 위해서, 로직 칩 LC 및 재배선 칩 RDC의 윤곽을, 점선에 의해 나타내고 있다.
<반도체 장치>
우선, 본 실시 형태의 반도체 장치(1)의 개요 구성에 대하여, 도 1 내지 도 4를 이용하여 설명한다. 본 실시 형태의 반도체 장치(1)는 배선 기판(2), 배선 기판(2) 위에 탑재된 복수의 반도체 칩(3: 도 4 참조) 및 복수의 반도체 칩(3)을 밀봉하는 밀봉체(4: 수지체)를 구비한다.
도 4에 도시한 바와 같이, 배선 기판(2)은 복수의 반도체 칩(3)이 탑재된 상면(2a: 면, 주면, 칩 탑재면), 상면(2a)과는 반대측의 하면(2b: 면, 주면, 실장면) 및 상면(2a)과 하면(2b)의 사이에 배치된 측면(2c)을 갖고, 도 2 및 도 3에 도시한 바와 같이 평면에서 보았을 때 사각형인 외형 형상을 이룬다. 도 2 및 도 3에 도시한 예에서는, 배선 기판(2)의 평면 사이즈(평면에서 보았을 때의 치수, 상면(2a) 및 하면(2b)의 치수, 외형 사이즈)는 예를 들어 1변의 길이가 14㎜ 정도인 정사각형을 이룬다. 또한, 배선 기판(2)의 두께(높이), 즉 도 4에 도시한 상면(2a)으로부터 하면(2b)까지의 거리는, 예를 들어 0.3㎜ 내지 0.5mm 정도이다.
배선 기판(2)은 상면(2a) 측에 탑재된 반도체 칩(3)과 실장 기판(도시생략)을 전기적으로 접속하기 위한 인터포저로서, 상면(2a) 측과 하면(2b) 측을 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층)을 갖는다. 각 배선층에는, 복수의 배선(2d) 및 복수의 배선(2d) 간 및 인접하는 배선층 간을 절연하는 절연층(2e)이 형성되어 있다. 여기서, 본 실시 형태의 배선 기판(2)은 3개의 절연층(2e)을 갖고 있으며, 한가운데의 절연층(2e)이 코어층(코어재)이지만, 코어가 되는 절연층(2e)을 갖지 않는, 소위 코어리스 기판을 사용해도 된다. 또한, 배선(2d)에는, 절연층(2e)의 상면 또는 하면에 형성되는 배선(2d1) 및 절연층(2e)을 두께 방향으로 관통하도록 형성되어 있는 층간 도전로인 비아 배선(2d2)이 포함된다.
또한, 배선 기판(2)의 상면(2a)에는, 반도체 칩(3)과 전기적으로 접속되는 단자인, 복수의 본딩 리드(2f: 단자, 칩 탑재면측 단자, 전극)가 형성되어 있다. 한편, 배선 기판(2)의 하면(2b)에는, 실장 기판(도시생략)과 전기적으로 접속하기 위한 단자, 즉 반도체 장치(1)의 외부 접속 단자인 복수의 땜납 볼(5)이 접합된, 복수의 랜드(29)가 형성되어 있다. 복수의 본딩 리드(2f)와 복수의 랜드(29)는 복수의 배선(2d)을 통해 각각 전기적으로 접속되어 있다. 또한, 본딩 리드(2f)나 랜드(29)에 접속되는 배선(2d)은 본딩 리드(2f)나 랜드(29)와 일체로 형성되므로, 도 4에서는, 본딩 리드(2f) 및 랜드(29)를 배선(2d)의 일부로서 나타내고 있다.
또한, 배선 기판(2)의 상면(2a) 및 하면(2b)은 절연막(2h, 2k: 솔더 레지스트막)에 의해 덮여 있다. 배선 기판(2)의 상면(2a)에 형성된 배선(2d)은 절연막(2h)으로 덮여 있다. 절연막(2h)에는 개구부가 형성되고, 이 개구부에 있어서, 복수의 본딩 리드(2f)의 적어도 일부(반도체 칩(3)과의 접합부, 본딩 영역)가 절연막(2h)으로부터 노출되어 있다. 또한, 배선 기판(2)의 하면(2b)에 형성된 배선(2d)은 절연막(2k)으로 덮여 있다. 절연막(2k)에는 개구부가 형성되고, 이 개구부에 있어서, 복수의 랜드(2g)의 적어도 일부(땜납 볼(5)과의 접합부)가 절연막(2k)으로부터 노출되어 있다.
또한, 도 4에 도시한 바와 같이, 배선 기판(2)의 하면(2b)의 복수의 랜드(2g)에 접합되는 복수의 땜납 볼(5: 외부 단자, 전극, 외부 전극)은, 도 2에 도시한 바와 같이 행렬 형상(어레이 형상, 매트릭스 형상)으로 배치되어 있다. 또한, 도 2에서는 도시를 생략하였지만, 복수의 땜납 볼(5)이 접합되는 복수의 랜드(29: 도 4 참조)도 행렬 형상(매트릭스 형상)으로 배치되어 있다. 이와 같이, 배선 기판(2)의 실장면 측에, 복수의 외부 단자(땜납 볼(5), 랜드(29))를 행렬 형상으로 배치하는 반도체 장치를, 에리어 어레이형 반도체 장치라 부른다. 에리어 어레이형 반도체 장치는, 배선 기판(2)의 실장면(하면(2b)) 측을, 외부 단자의 배치 스페이스로서 유효 활용할 수 있으므로, 외부 단자 수가 증대하여도 반도체 장치의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자 수가 증대하는 반도체 장치를 공간 절약으로 실장할 수 있다.
또한, 반도체 장치(1)는 배선 기판(2) 위에 탑재되는 복수의 반도체 칩(3)을 구비하고 있다. 복수의 반도체 칩(3)은 배선 기판(2)의 상면(2a) 위에 적층되어 있다. 또한, 복수의 반도체 칩(3)의 각각은, 표면(3a: 주면, 상면), 표면(3a)과는 반대측의 이면(3b: 주면, 하면), 및 표면(3a)과 이면(3b)의 사이에 위치하는 측면(3c)을 갖고, 도 3에 도시한 바와 같이 평면에서 보았을 때 사각형의 외형 형상을 이룬다. 이와 같이, 복수의 반도체 칩을 적층함으로써, 반도체 장치(1)를 고기능화시킨 경우에서도 실장 면적을 저감할 수 있다.
도 4에 도시한 예에서는, 최하단(배선 기판(2)에 가장 가까운 위치)에 탑재되는 반도체 칩(3)은 연산 처리 회로 PU(도 5 참조)가 형성된 로직 칩(반도체 칩) LC이다. 한편, 로직 칩 LC의 상단측에 탑재되는 반도체 칩(3)은 로직 칩 LC와의 사이에서 통신하는 데이터를 기억하는 주기억 회로(기억 회로) MM(도 5 참조)이 형성된, 메모리 칩(반도체 칩) MC1, MC2, MC3, MC4이다. 또한, 로직 칩 LC와 메모리 칩 MC1, MC2, MC3, MC4의 사이에는, 또 다른 반도체 칩(3: 재배선 칩 RDC)이 배치된다. 재배선 칩(인터페이스 칩) RDC는, 로직 칩 LC와 메모리 칩 MC1의 전극(외부 단자)의 위치를 어저스트(adjust)하기 위한 복수의 배선(재배선)을 구비하고, 로직 칩 LC와 메모리 칩 MC1은 재배선 칩 RDC의 복수의 배선을 통해 전기적으로 접속된다.
또한, 도 4에 도시한 바와 같이 복수의 반도체 칩(3)과의 사이에는, 접착재 NCL(절연성 접착재)이 배치된다. 접착재 NCL은, 상단측의 반도체 칩(3)의 표면(3a)과 하단측의 반도체 칩(3)의 이면(3b)(또는, 배선 기판(2)의 상면(2a)) 사이의 공간을 막도록 배치된다. 상세하게는, 이 접착재 NCL은, 배선 기판(2) 위에 로직 칩 LC를 접착 고정하는 접착재(절연성 접착재) NCL1, 로직 칩 위에 재배선 칩 RDC를 접착 고정하는 접착재(절연성 접착재) NCL2, 및 재배선 칩 RDC 위에 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 접착 고정하는 접착재(절연성 접착재) NCL3을 포함한다. 또한, 접착재 NCL1, NCL2, NCL3은, 각각 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어지고, 로직 칩 LC와 배선 기판(2)의 접합부, 로직 칩 LC와 재배선 칩 RDC의 접합부 및 재배선 칩 RDC와 적층체 MCS의 접합부에 접착재 NCL을 배치함으로써, 각 접합부에 설치되어 있는 복수의 전극 간을 전기적으로 절연할 수 있다.
또한, 도 4에 도시한 예에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4와의 사이에는, 밀봉체(4)와는 다른 밀봉체(6: 칩 적층체용 밀봉체, 칩 적층체용 수지체)가 배치되고, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는 밀봉체(6)에 의해 밀봉되어 있다. 밀봉체(6)는 복수의 메모리 칩 MC1, MC2, MC3, MC4의 표면(3a) 및 이면(3b)에 밀착하도록 매립되고, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는, 각 반도체 칩(3) 간의 접합부 및 밀봉체(6)에 의해 일체화된다. 또한, 밀봉체(6)는 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어진다. 단, 도 4에 도시한 바와 같이 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS 중, 최하단(가장 로직 칩 LC에 가까운 위치)에 탑재되는 메모리 칩 MC1의 표면(3a)은 밀봉체(6)로부터 노출되어 있다. 또한, 도 3 및 도 4에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS 중, 최상단에 배치되는 메모리 칩 MC4의 이면(3b)은 밀봉체(6)로부터 노출되어 있다.
또한, 반도체 장치(1)는 복수의 반도체 칩(3)을 밀봉하는 밀봉체(4)를 구비한다. 밀봉체(4)는 상면(4a: 면, 표면), 상면(4a)과는 반대측에 위치하는 하면(4b: 면, 이면)(도 4 참조) 및 상면(4a)과 하면(4b)의 사이에 위치하는 측면(4c)을 갖고, 평면에서 보았을 때 사각형의 외형 형상을 이룬다. 도 1에 도시한 예에서는, 밀봉체(4)의 평면 사이즈(상면(4a) 측으로부터 평면에서 보았을 때의 치수, 상면(4a)의 외형 사이즈)는 배선 기판(2)의 평면 사이즈와 동일하여, 밀봉체(4)의 측면(4c)은 배선 기판(2)의 측면(2c)과 연결되어 있다. 또한, 도 1에 도시한 예에서는, 밀봉체(4)의 평면 치수(평면에서 보았을 때의 치수)는 예를 들어 한 변의 길이가 14㎜ 정도인 정사각형을 이룬다.
밀봉체(4)는 복수의 반도체 칩(3)을 보호하는 수지체로서, 복수의 반도체 칩(3) 사이, 및 반도체 칩(3)과 배선 기판(2)에 밀착시켜서 밀봉체(4)를 형성함으로써, 얇은 반도체 칩(3)의 손상을 억제할 수 있다. 또한, 밀봉체(4)는 보호 부재로서의 기능을 향상시키는 관점에서 예를 들어 이하와 같은 재료로 구성된다. 밀봉체(4)에는, 복수의 반도체 칩(3) 사이 및 반도체 칩(3) 및 배선 기판(2)에 밀착시키기 쉬우면서, 밀봉 후에는, 어느 정도의 경도가 요구되므로, 예를 들어 에폭시계 수지 등의 열경화성 수지가 포함되는 것이 바람직하다. 또한, 경화 후의 밀봉체(4)의 기능을 향상시키기 위해서, 예를 들어 실리카(이산화규소; SiO2) 입자 등의 필러 입자가 수지 재료 중에 혼합되어 있는 것이 바람직하다. 예를 들어, 밀봉체(4)를 형성한 후의 열 변형에 의한 반도체 칩(3)의 손상을 억제하는 관점에서는, 필러 입자의 혼합 비율을 조정하여, 반도체 칩(3)과 밀봉체(4)의 선 팽창 계수를 근접시키는 것이 바람직하다.
<반도체 장치의 회로 구성>
다음으로, 반도체 장치(1)의 회로 구성예에 대하여 설명한다. 도 5에 도시한 바와 같이, 로직 칩 LC에는, 상기한 연산 처리 회로 PU 외에, 메모리 칩 MC1, MC2, MC3, MC4의 주기억 회로 MM의 동작을 제어하는 제어 회로 CU가 형성되어 있다. 또한, 로직 칩 LC에는, 예를 들어 1차적으로 데이터를 기억하는 캐시 메모리 등, 상기한 주기억 회로 MM보다도 기억 용량이 작은 보조 기억 회로(기억 회로) SM이 형성되어 있다. 도 5에서는, 일례로서 연산 처리 회로 PU, 제어 회로 CU, 보조 기억 회로 SM을 총칭하여, 코어 회로(주회로) CR1로서 나타내고 있다. 단, 코어 회로 CR1에 포함되는 회로는, 상기 이외의 회로가 포함되어 있어도 된다.
또한, 로직 칩 LC에는, 외부 기기(도시생략)와의 사이에서 신호의 입출력을 행하는 외부 인터페이스 회로(외부 입출력 회로) GIF가 형성되어 있다. 외부 인터페이스 회로 GIF에는, 로직 칩 LC와 외부 기기(도시생략)와의 사이에서 신호를 전송하는 신호선 SG가 접속된다. 또한, 외부 인터페이스 회로 GIF는, 코어 회로 CR1과도 전기적으로 접속되며, 코어 회로 CR1은, 외부 인터페이스 회로 GIF를 통해 외부 기기와 신호를 전송할 수 있다.
또한, 로직 칩 LC에는, 내부 기기(예를 들어, 재배선 칩 RDC나 메모리 칩 MC1, MC2, MC3, MC4)와의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로(내부 입출력 회로) NIF가 형성되어 있다. 내부 인터페이스 회로 NIF에는, 데이터 신호를 전송하는 데이터선(신호선) DS, 어드레스 신호를 전송하는 어드레스선(신호선) AS, 및 그 밖의 신호를 전송하는 신호선 OS가 접속되어 있다. 이들, 데이터선 DS, 어드레스선 AS, 및 신호선 OS는, 각각 재배선 칩 RDC를 경유하여 메모리 칩 MC1, MC2, MC3, MC4의 내부 인터페이스 회로 NIF에 접속되어 있다. 도 5에서는, 외부 인터페이스 회로 GIF나 내부 인터페이스 회로 NIF 등, 로직 칩 LC 이외의 전자 부품과의 사이에서 신호의 입출력을 행하는 회로를, 입출력 회로 NS1로서 나타내고 있다.
또한, 로직 칩 LC에는, 코어 회로 CR1이나 입출력 회로 NS1을 구동하기 위한 전위를 공급하는 전원 회로 DR을 구비하고 있다. 전원 회로 DR에는, 로직 칩 LC의 입출력 회로 NS1을 구동하는 전압을 공급하는, 전원 회로(입출력용 전원 회로) DRl과, 로직 칩 LC의 코어 회로 CR1을 구동하는 전압을 공급하는, 전원 회로(코어용 전원 회로) DR2가 포함된다. 전원 회로 DR에는, 예를 들어 서로 다른 복수의 전위(제1 전원 전위와 제2 전원 전위)가 공급되고, 그 전위차에 의해 코어 회로 CR1이나 입출력 회로 NS1에 인가되는 전압이 규정된다.
로직 칩 LC와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 칩(3)에 집약하여 형성된 것을, SoC(System on a Chip)라 부른다. 그런데, 로직 칩 LC에 도 5에 도시한 주기억 회로 MM을 형성하면, 로직 칩 LC, 1매로 시스템을 구성할 수 있다. 그러나, 동작시키는 장치나 시스템에 따라서, 필요한 주기억 회로 MM(도 5 참조)의 용량은 서로 다르다. 따라서, 로직 칩 LC와는 다른 반도체 칩(3)에 주기억 회로 MM을 형성함으로써, 로직 칩 LC의 범용성을 향상시킬 수 있다.
또한, 요구되는 주기억 회로 MM의 기억 용량에 따라서, 복수매의 메모리 칩 MC1, MC2, MC3, MC4를 접속함으로써, 시스템이 구비하는 기억 회로의 용량의 설계상의 자유도가 향상된다. 도 5에 도시한 예에서는, 메모리 칩 MC1, MC2, MC3, MC4에는, 각각 주기억 회로 MM이 형성되어 있다. 도 5에서는 주기억 회로 MM을 메모리 칩 MC1, MC2, MC3, MC4의 코어 회로(주회로) CR2로서 나타내고 있다. 단, 코어 회로 CR2에 포함되는 회로는, 주기억 회로 MM 이외의 회로가 포함되어 있어도 된다.
또한, 메모리 칩 MC1, MC2, MC3, MC4에는, 각각 내부 기기(예를 들어, 재배선 칩 RDC나 로직 칩 LC)와의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로(내부 입출력 회로) NIF가 형성되어 있다. 도 5에서는, 각 메모리 칩 MC1, MC2, MC3, MC4 이외의 전자 부품과의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로 NIF를, 입출력 회로 NS2로서 나타내고 있다.
또한, 메모리 칩 MC1, MC2, MC3, MC4에는, 코어 회로 CR2나 입출력 회로 NS2를 구동하기 위한 전위를 공급하는 전원 회로(구동 회로) DR을 구비하고 있다. 전원 회로 DR에는, 메모리 칩 MC1, MC2, MC3, MC4의 입출력 회로 NS2를 구동하는 전압을 공급하는, 전원 회로(입출력용 전원 회로) DR3과, 메모리 칩 MC1, MC2, MC3, MC4의 코어 회로 CR2를 구동하는 전압을 공급하는, 전원 회로(코어용 전원 회로) DR4가 포함된다. 전원 회로 DR에는, 예를 들어 서로 다른 복수의 전위(예를 들어 제1 전원 전위와 제2 전원 전위)가 공급되고, 그 전위차에 의해 코어 회로 CR2나 입출력 회로 NS2에 인가되는 전압이 규정된다.
또한, 도 5에 도시한 예에서는, 로직 칩 LC의 전원 회로 DR1과, 메모리 칩 MC1, MC2, MC3, MC4의 전원 회로 DR3을 겸용화하고 있다. 다시 말하면, 로직 칩 LC의 입출력 회로 NS1과 메모리 칩 MC1, MC2, MC3, MC4의 입출력 회로 NS2는, 전원선 V2로부터 공급되는 동일한 전압이 인가되어 구동하도록 되어 있다. 이와 같이, 전원 회로 DR의 일부 또는 전부를 겸용화함으로써, 전원 회로에 전위(구동 전압)를 공급하는 전원선 V1, V2, V3의 수를 저감할 수 있다. 또한, 전원선 V1, V2, V3의 수를 저감하면, 로직 칩 LC에 형성되는 전극 수를 저감할 수 있다.
또한, 로직 칩 LC와 메모리 칩 MC1, MC2, MC3, MC4를 전기적으로 접속하는 경로의 사이에는, 재배선 칩 RDC가 배치된다. 다시 말하면, 로직 칩 LC와 메모리 칩 MC1, MC2, MC3, MC4는, 재배선 칩 RDC를 개재하여 전기적으로 접속된다. 도 5에 도시한 예에서는, 재배선 칩 RDC에는, 회로의 구성 요소로서 트랜지스터나 다이오드 등의 반도체 소자를 포함하는, 코어 회로 CR1, CR2나 입출력 회로 NS1, NS2는 형성되어 있지 않다. 도 5에 도시한 재배선 칩 RDC에는, 반도체 기판에 형성된 도체 패턴(재배선)을 개재하여 로직 칩 LC와 메모리 칩 MC1, MC2, MC3, MC4를 전기적으로 접속하는 중계 회로 TC만이 형성되어 있다. 단, 도 5에 대한 변형예로서, 재배선 칩 RDC에 트랜지스터나 다이오드 등의 반도체 소자를 구성 요소로서 포함하는 회로를 형성할 수도 있다. 이 변형예에 대해서는 후술한다.
반도체 장치(1)와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 장치(1)에 집약하여 형성된 것을, SiP(System in Package)라 부른다. 또한, 도 4에서는, 하나의 로직 칩 LC 위에 4개의 메모리 칩 MC1, MC2, MC3, MC4를 적층한 예를 나타내고 있지만, 상기와 같이, 반도체 칩(3)의 적층 수에는 다양한 변형예가 있다. 도시는 생략하였지만, 예를 들어 최소한의 구성으로서는, 하나의 로직 칩 LC 위에 하나의 재배선 칩 RDC를 개재하여 하나의 메모리 칩 MC1을 탑재하는 변형예에 적용할 수 있다.
또한, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 범용성을 향상시키는 관점에서는, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 평면 사이즈(평면에서 보았을 때의 치수, 표면(3a) 및 이면(3b)의 치수, 외형 사이즈)는 각 반도체 칩(3)의 기능을 달성 가능한 범위 내에서 최소화하는 것이 바람직하다. 로직 칩 LC는, 회로 소자의 집적도를 향상시킴으로써 평면 사이즈를 저감할 수 있다. 한편, 평면 사이즈에 따라서, 주기억 회로 MM의 용량이나 전송 속도(예를 들어 데이터 버스의 폭에 의한 데이터 전송량)가 변화하므로, 메모리 칩의 평면 사이즈의 소형화에는 한계가 있다.
이로 인해, 도 4에 도시한 예에서는, 메모리 칩 MC4의 평면 사이즈는, 로직 칩 LC의 평면 사이즈보다도 크다. 예를 들어, 메모리 칩 MC4의 평면 사이즈는, 1변의 길이가 8㎜ 내지 10㎜ 정도인 사각형임에 반하여, 로직 칩 LC의 평면 사이즈는, 1변의 길이가 5㎜ 내지 6㎜ 정도인 사각형이다. 또한, 도시는 생략하였지만, 도 4에 도시한 메모리 칩 MC1, MC2, MC3의 평면 사이즈는, 메모리 칩 MC4의 평면 사이즈와 동일하다.
또한, 상기한 바와 같이, 로직 칩 LC에는, 외부 기기(도시생략)와의 사이에서 신호의 입출력을 행하는 외부 인터페이스 회로 GIF가 형성되므로, 외부 기기와의 전송 거리를 단축하는 관점에서, 복수의 반도체 칩(3)의 적층순은, 로직 칩 LC를 최하단, 즉 배선 기판(2)에 가장 가까운 위치에 탑재하는 것이 바람직하다. 즉, 반도체 장치(1)와 같이 평면 사이즈가 작은 반도체 칩(3: 로직 칩 LC) 위에 평면 사이즈가 큰 반도체 칩(3: 메모리 칩 MC1, MC2, MC3, MC4)을 적층하는 구성이 바람직하다.
<적층된 반도체 칩의 전기적 접속 방법의 상세>
다음으로, 도 3 및 도 4에 도시한 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 상세 및 각 반도체 칩(3)의 전기적인 접속 방법에 대하여 설명한다. 도 6은 도 4에 도시한 A부의 확대 단면도이다. 또한, 도 7은, 도 4에 도시한 복수의 반도체 칩의 적층 구조를 단순화하여 나타내는 설명도이다. 또한, 도 46 및 도 47은 도 7에 대응하는 검토예를 나타내는 확대 단면도이다. 또한, 도 6 및 도 7에서는, 도면의 이해를 돕기 위해서 전극 수를 적게 하여 나타내고 있지만, 전극(표면 전극(3ap), 이면 전극(3bp), 관통 전극(3tsv))의 수는, 도 6 및 도 7에 도시한 형태로는 한정되지 않는다.
본원 발명자는, SiP형 반도체 장치의 성능을 향상시키는 기술을 검토하고 있지만, 이 일환으로서, SiP에 탑재되는 복수의 반도체 칩 간의 신호 전송 속도를, 예를 들어 12Gbps(매초 12기가 비트) 이상으로 향상시키는 기술에 대하여 검토하였다. SiP에 탑재되는 복수의 반도체 칩 간의 전송 속도를 향상시키는 방법으로서, 내부 인터페이스의 데이터 버스 폭을 크게 하여 1회에 전송하는 데이터량을 증가시키는 방법이 있다(이하, '버스 폭 확대화'라고 기재함). 또한, 별도의 방법으로서, 단위 시간당 전송 횟수를 증가시키는 방법이 있다(이하, '고클록화'라고 기재함). 또한, 상기한 버스 폭 확대법과 클록 수 증가법을 조합하여 적용하는 방법이 있다. 도 1 내지 도 5를 이용하여 설명한 반도체 장치(1)는 버스 폭 확대화와 고클록화를 조합하여 적용함으로써, 내부 인터페이스의 전송 속도를 12Gbps 이상으로 향상시킨 반도체 장치이다.
예를 들어 도 4에 도시한 메모리 칩 MC1, MC2, MC3, MC4는, 각각 512bit의 데이터 버스 폭을 갖는, 소위 와이드 I/O 메모리이다. 상세하게는, 메모리 칩 MC1, MC2, MC3, MC4는, 데이터 버스의 폭이 128bit인 채널을, 각각 4개 구비하고 있으며, 이 4채널의 버스 폭을 합계하면, 512bit가 된다. 또한, 각 채널의 단위 시간당 전송 횟수는 고클록화되며, 예를 들어 각각 3Gbps 이상으로 되어 있다.
이와 같이, 고클록화와 버스 폭 확대화를 조합하여 적용하는 경우에는, 다수의 데이터선을 고속으로 동작시킬 필요가 있기 때문에, 노이즈의 영향을 저감하는 관점에서, 데이터의 전송 거리를 단축하는 것이 바람직하다. 따라서, 도 4에 도시한 바와 같이, 로직 칩 LC와 메모리 칩 MC1은, 로직 칩 LC와 메모리 칩 MC1의 사이에 배치되는 도전성 부재를 개재하여 전기적으로 접속되어 있다. 또한, 복수의 메모리 칩 MC1, MC2, MC3, MC4는, 각각 복수의 메모리 칩 MC1, MC2, MC3, MC4의 사이에 배치되는 도전성 부재를 개재하여 전기적으로 접속된다. 다시 말하면, 반도체 장치(1)에서는, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로에, 배선 기판(2)이나 도시를 생략한 와이어(본딩 와이어)가 포함되지 않는다. 또한, 반도체 장치(1)에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로에, 배선 기판(2)이나 도시를 생략한 와이어(본딩 와이어)가 포함되지 않는다. 또한, 적층된 복수의 반도체 칩의 전송 경로 중에 본딩 와이어를 개재시키지 않는 경우, 와이어 본딩의 스페이스를 생략할 수 있으므로, 패키지 전체의 평면 사이즈를 소형화할 수 있다.
본 실시 형태에서는 복수의 반도체 칩(3)끼리를, 와이어를 개재하지 않고 접속하는 방법으로서, 반도체 칩(3)을 두께 방향으로 관통하는 관통 전극을 형성하고, 이 관통 전극을 통해 적층된 반도체 칩(3)끼리를 접속하는 기술을 적용하고 있다. 상세하게는, 로직 칩 LC는, 표면(3a)에 형성된 복수의 표면 전극(3ap: 전극, 패드) 및 이면(3b)에 형성된 복수의 이면 전극(3bp: 전극, 패드)을 갖고 있다. 또한, 로직 칩 LC는, 표면(3a) 및 이면(3b) 중 한쪽으로부터 다른 쪽을 향해 관통하도록 형성되면서, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)을 갖고 있다.
반도체 칩(3)이 구비하는 각 회로는, 반도체 칩(3)의 표면(3a) 측에 형성된다. 상세하게는, 반도체 칩(3)은 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판(도시생략)을 구비하고, 반도체 기판의 주면(소자 형성면)에, 예를 들어 트랜지스터 등의 복수의 반도체 소자(도시생략)가 형성된다. 반도체 기판의 주면 위(표면(3a) 측)에는, 복수의 배선과 복수의 배선 간을 절연하는 절연막을 구비하는 배선층(도시생략)이 적층된다. 배선층의 복수의 배선은 복수의 반도체 소자와 각각 전기적으로 접속되어, 회로를 구성한다. 반도체 칩(3)의 표면(3a: 도 3 참조)에 형성되는 복수의 표면 전극(3ap)은, 반도체 기판과 표면(3a)의 사이에 형성되어 있는 배선층을 통해 반도체 소자와 전기적으로 접속되며, 회로의 일부를 구성한다.
따라서, 도 6에 도시한 바와 같이, 반도체 칩(3)을 두께 방향으로 관통하는 관통 전극(3tsv)을 형성하고, 관통 전극(3tsv)을 통해 표면 전극(3ap)과 이면 전극(3bp)을 전기적으로 접속함으로써, 이면 전극(3bp)과 표면(3a) 측에 형성된 반도체 칩(3)의 회로를 전기적으로 접속할 수 있다. 즉, 도 6에 도시한 바와 같이, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 이면 전극(3bp)을, 접합재(7: 도전성 부재, 범프 전극, 돌기 전극) 등의 도전성 부재를 개재하여 전기적으로 접속하면, 상단측의 반도체 칩(3)의 회로와 하단측의 반도체 칩(3)의 회로는 관통 전극(3tsv)을 통해 전기적으로 접속된다.
또한, 도 6에 도시한 예에서는, 메모리 칩 MC1과 배선 기판(2)의 사이에 탑재되는 로직 칩 LC 및 재배선 칩 RDC가, 각각 복수의 관통 전극(3tsv)을 갖고 있다. 이로 인해, 메모리 칩 MC1과 로직 칩 LC를, 관통 전극(3tsv)을 통해 전기적으로 접속함으로써, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로로부터, 배선 기판(2)이나 도시를 생략한 와이어(본딩 와이어)를 배제할 수 있다. 이 결과, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로 중의 임피던스 성분을 저감하고, 고클록화시킨 것에 의한 노이즈의 영향을 저감할 수 있다. 다시 말하면, 로직 칩 LC와 메모리 칩 MC1 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
여기서, 로직 칩 LC에 형성된 관통 전극(3tsv)을 통해, 메모리 칩 MC1과 로직 칩 LC를 전기적으로 접속하는 경우, 도 46에 도시한 반도체 장치 H1과 같이, 로직 칩 LC 위에 접합재(7)를 개재하여, 직접 메모리 칩 MC1을 탑재하는 구조가 고려된다. 그러나 이 경우, 도 46에 도시한 바와 같이, 메모리 칩 MC1의 표면 전극(3ap)과, 로직 칩 LC의 이면 전극(3bp), 관통 전극(3tsv) 및 표면 전극(3ap)이 두께 방향으로 겹치도록 직선적으로 배치하게 된다. 또한, 로직 칩 LC의 표면 전극(3ap)에 접합되는 접합재(7), 및 접합재(7)에 접합되는 배선 기판(2)의 본딩 리드(2f)도, 메모리 칩 MC1의 표면 전극(3ap)과 두께 방향으로 겹치도록 배치된다.
그런데, 반도체 장치 H1의 경우, 로직 칩 LC의 복수의 표면 전극(3ap), 복수의 관통 전극(3tsv) 및 복수의 이면 전극(3bp)의 레이아웃이 메모리 칩 MC1의 복수의 표면 전극(3ap)의 레이아웃에 의해 제약된다. 또한, 반대로 말하면, 메모리 칩 MC1의 복수의 표면 전극(3ap)의 레이아웃이, 로직 칩 LC의 복수의 표면 전극(3ap), 복수의 관통 전극(3tsv) 및 복수의 이면 전극(3bp)의 레이아웃에 의해 제약된다.
예를 들어, 도 46에 도시한 바와 같이 로직 칩 LC의 평면 사이즈가 메모리 칩 MC1의 평면 사이즈보다도 작은 경우, 메모리 칩 MC1의 표면 전극(3ap)을 표면(3a)의 주연부에 배치하면, 로직 칩 LC와 전기적으로 접속할 수 없게 된다. 이로 인해, 메모리 칩 MC1의 복수의 표면 전극(3ap)은, 로직 칩 LC의 이면(3b)과 겹치는 위치에 집약하여 배치할 필요가 있다. 또한, 로직 칩 LC의 복수의 표면 전극(3ap), 복수의 관통 전극(3tsv) 및 복수의 이면 전극(3bp)은, 메모리 칩 MC1의 복수의 표면 전극(3ap)과 두께 방향으로 겹치는 위치에 배치할 필요가 있다.
로직 칩 LC나 메모리 칩 MC1의 각각은, 전기적 특성이나 평면 사이즈의 소형화 등의 요구로부터, 반도체 소자를 포함하는 회로 영역이나 표면 전극(3ap)의 최적인 레이아웃이 있다. 그러나, 반도체 장치 H1과 같이, 로직 칩 LC 위에 접합재(7)를 개재하여, 직접 메모리 칩 MC1을 탑재하는 구조의 경우, 메모리 칩 MC1의 표면 전극(3ap)과 로직 칩 LC의 이면 전극(3bp)을 전기적으로 접속하기 위해서, 반도체 소자를 포함하는 회로 영역이나 표면 전극(3ap)의 레이아웃에 제약을 받는다. 즉, 반도체 장치 H1의 경우, 메모리 칩 MC1의 표면 전극(3ap)과 로직 칩 LC의 이면 전극(3bp)을 전기적으로 접속하기 위해서, 각 반도체 칩(3)의 설계상의 자유도가 저하된다.
특히, 로직 칩 LC와 같이, 연산 처리 회로 PU(도 5 참조)를 포함하는 다수의 회로가 하나의 반도체 칩(3)에 집적되는 경우, 제조 프로세스가 복잡해진다. 따라서, 로직 칩 LC의 제조 효율 향상의 관점에서, 평면 사이즈를 작게 하여, 1매의 반도체 웨이퍼로부터 취득 가능한 로직 칩 LC의 수를 증가시키는 것이 바람직하다. 그러나, 메모리 칩 MC1의 표면 전극(3ap)과 로직 칩 LC의 이면 전극(3bp)을 전기적으로 접속하기 위해서, 반도체 소자를 포함하는 회로 영역이나 표면 전극(3ap)의 레이아웃에 제약을 받으면, 로크 칩 LC의 평면 사이즈를 충분히 작게 하는 것이 어려워진다.
또한, 도 46에 도시한 반도체 장치 H1보다도 설계상의 자유도를 향상시키는 방법으로서, 도 47에 도시한 반도체 장치 H2와 같이, 로직 칩 LC의 이면(3b)에, 이면 전극(3bp)과 관통 전극(3tsv)을 전기적으로 접속하는 인출 배선(재배선) RDL을 형성하는 방법이 고려된다. 반도체 장치 H2의 경우, 도 47에 도시한 바와 같이, 로직 칩 LC의 이면 전극(3bp)과 표면 전극(3ap)의 일부를, 두께 방향으로 겹치지 않는 위치에 배치할 수 있다. 이로 인해, 도 46에 도시한 반도체 장치 H1과 비교하면 로직 칩 LC의 복수의 표면 전극(3ap) 및 복수의 관통 전극(3tsv)의 레이아웃상의 제약은 저감된다.
그러나, 로직 칩 LC에 인출 배선 RDL을 형성하는 경우, 로직 칩 LC의 제조 프로세스가 더 복잡해진다. 또한, 인출 배선 RDL을 형성하는 공정의 수율이, 로직 칩 LC의 수율에 영향을 미치므로, 로직 칩 LC의 제조 효율 저하의 우려가 있다.
따라서, 본 실시 형태에서는, 도 7에 도시한 반도체 장치(1)의 구조를 적용한다. 반도체 장치(1)는 상면(2a) 및 상면(2a)의 반대측 하면(2b)을 갖는 배선 기판을 구비한다. 배선 기판(2)의 칩 탑재면인 상면(2a)의 반대측 하면(2b)에는, 외부 단자인 복수의 랜드(2g)가 형성된다.
또한, 반도체 장치(1)는 표면(3a), 표면(3a)에 형성된 복수의 표면 전극(3ap), 표면(3a)과는 반대측의 이면(3b) 및 이면(3b)에 형성된 복수의 이면 전극(3bp)을 갖는 로직 칩 LC(반도체 칩(3))를 구비한다. 로직 칩 LC의 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)은, 각각 두께 방향으로(평면에서 보았을 때) 겹치는 위치에 형성되어 있다. 또한, 복수의 표면 전극(3ap)은, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)의 사이에 형성된 복수의 관통 전극(3tsv)을 통해 복수의 이면 전극(3bp)과 각각 전기적으로 접속된다. 또한, 로직 칩 LC는, 표면(3a)이 배선 기판(2)의 상면(2a)과 대향하도록 배선 기판(2)의 상면(2a)에 탑재된다.
또한, 반도체 장치(1)는 표면(3a), 표면(3a)에 형성된 복수의 표면 전극(3ap), 표면(3a)과는 반대측의 이면(3b), 및 이면(3b)에 형성된 복수의 이면 전극(3bp)을 갖는 재배선 칩 RDC(반도체 칩(3))를 구비한다. 또한, 재배선 칩 RDC는, 표면(3a) 및 이면(3b) 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극(3tsv)을 갖고 있다. 또한, 재배선 칩 RDC는, 표면(3a) 또는 이면(3b)에 형성되고, 복수의 관통 전극(3tsv)과 복수의 표면 전극(3ap) 또는 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 인출 배선(재배선) RDL을 갖는다. 도 7에 도시한 예에서는, 인출 배선 RDL의 배치 스페이스를 넓게 할 수 있는 점에서 유리하므로, 표면(3a) 및 이면(3b)의 양쪽에 인출 배선 RDL을 형성하는 예를 나타내고 있다. 단, 변형예로서, 표면(3a) 또는 이면(3b) 중 어느 한쪽에 인출 배선 RDL을 형성해도 된다. 표면 전극(3ap)과 복수의 이면 전극(3bp)은 복수의 관통 전극(3tsv) 및 복수의 인출 배선 RDL을 통해 각각 전기적으로 접속된다. 또한, 재배선 칩 RDC는, 로직 칩 LC의 이면(3b) 위에 탑재되어 있다.
또한, 반도체 장치(1)는 표면(3a), 표면(3a)에 형성된 복수의 표면 전극(3ap) 및 표면(3a)과는 반대측의 이면(3b)을 갖는 메모리 칩 MC1(반도체 칩(3))을 구비한다. 메모리 칩 MC1의 복수의 표면 전극(3ap)은, 재배선 칩 RDC의 복수의 이면 전극(3bp)과 대향 배치되며, 예를 들어 접합재(7)를 개재하여 전기적으로 접속된다. 또한, 메모리 칩 MC1은, 메모리 칩 MC1의 표면(3a)이 재배선 칩 RDC의 이면(3b)과 대향하도록 배치된다. 또한, 메모리 칩 MC1의 평면 사이즈(예를 들어 표면(3a)의 평면적)는 로직 칩 LC의 평면 사이즈(예를 들어 이면(3b)의 평면적)보다도 커지고 있다.
상기와 같이 구성한 반도체 장치(1)는 재배선 칩 RDC에 의해, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을, 평면에서 보았을 때(상세하게는, 표면(3a) 또는 이면(3b) 측으로부터 두께 방향으로 겹쳤을 때), 서로 다른 평면 위치에 배치할 수 있다. 예를 들어, 도 7에 도시한 예에서는, 복수의 표면 전극(3ap)과 전기적으로 접속되는 복수의 이면 전극(3bp) 중 적어도 일부는, 두께 방향으로 겹치지 않는 위치에 배치된다. 한편, 재배선 칩 RDC의 복수의 표면 전극(3ap)과, 로직 칩 LC의 복수의 이면 전극(3bp)은, 두께 방향으로 겹치는 위치(서로 대향하는 위치)에 배치된다. 또한, 로직 칩 LC의 복수의 이면 전극(3bp)에 전기적으로 접속되는 복수의 관통 전극(3tsv) 및 복수의 표면 전극(3ap)은, 각각 두께 방향으로 겹치는 위치에 배치된다.
이로 인해, 메모리 칩 MC1의 복수의 표면 전극(3ap)과, 재배선 칩 RDC의 복수의 이면 전극(3bp)은 각각 두께 방향으로 겹치는 위치에 배치되고, 접합재(7)를 개재하여 전기적으로 접속된다. 또한, 로직 칩 LC의 복수의 이면 전극(3bp)과 재배선 칩 RDC의 복수의 표면 전극(3ap)은, 각각 두께 방향으로 겹치는 위치에 배치되고, 접합재(7)를 개재하여 전기적으로 접합된다.
즉, 본 실시 형태에서는, 로직 칩 LC와 메모리 칩 MC1의 사이에, 로직 칩 LC와 메모리 칩 MC1의 전극 위치를 어저스트하기 위한 복수의 인출 배선 RDL을 구비한 재배선 칩 RDC를 배치함으로써, 전극의 평면 배치를 변환한다. 이 결과, 메모리 칩 MC1은, 전기적 특성이나 소형화 등의 요구 관점에서 최적의 레이아웃으로, 반도체 소자를 포함하는 회로 영역이나 표면 전극(3ap)을 형성할 수 있다. 한편, 로직 칩 LC는, 복수의 관통 전극(3tsv)을 배치하는 스페이스를 확보할 필요는 있지만, 반도체 소자를 포함하는 회로 영역이나 표면 전극(3ap)의 레이아웃을, 메모리 칩 MC1의 레이아웃에 상관없이 최적화할 수 있다.
즉, 상기한 구성에 의하면, 메모리 칩 MC1의 설계상의 자유도를 향상시킬 수 있다. 또한, 상기한 구성에 의하면, 로직 칩 LC의 설계상의 자유도를 향상시킬 수 있다. 또한, 메모리 칩 MC1이나 로직 칩 LC의 설계상의 자유도를 향상시킴으로써, 이들 반도체 칩(3)의 평면 사이즈를 소형화할 수 있다. 또한, 이들 반도체 칩(3)의 평면 사이즈를 소형화함으로써, 1매의 반도체 웨이퍼로부터 취득 가능한 반도체 칩(3)이 증가하므로, 반도체 칩(3)의 제조 효율이 향상된다. 또한, 상기한 바와 같이, 재배선 칩 RDC에 의해 전극의 평면 위치를 변환하므로, 로직 칩의 복수의 이면 전극(3bp)에 전기적으로 접속되는 복수의 관통 전극(3tsv) 및 복수의 표면 전극(3ap)은, 각각 두께 방향으로 겹치는 위치에 배치할 수 있다. 따라서, 로직 칩 LC의 제조 프로세스를 간략화하여, 수율을 향상시킬 수 있다.
또한, 메모리 칩 MC1과 로직 칩 LC를 전기적으로 접속하는 전송 경로의 임피던스 성분을 저감하는 관점에서는, 도 46이나 도 47에 도시한 바와 같이 로직 칩 LC 위에 직접 메모리 칩 MC1을 탑재하는 편이 바람직하다. 그러나, 재배선 칩 RDC는, 반도체 기판을 기재로서 이용함으로써, 로직 칩 LC나 메모리 칩 MC1에 배선이나 전극을 형성하는 기술을 적용하여 인출 배선 RDL, 관통 전극(3tsv), 표면 전극(3ap) 및 이면 전극(3bp)을 형성할 수 있다. 이로 인해, 도시하지 않은 본딩와이어나 배선 기판(2)을 개재하여, 메모리 칩 MC1과 로직 칩 LC를 전기적으로 접속하는 경우와 비교하면, 전송 경로 중의 임피던스 성분을 저감할 수 있다.
또한, 재배선 칩 RDC를 개재하여 메모리 칩 MC1과 로직 칩 LC를 전기적으로 접속하는 경우, 인출 배선 RDL의 배치 스페이스를 넓게 확보할 수 있으므로, 메모리 칩 MC1과 로직 칩 LC를 연결하는 전송 경로의 수(신호선의 수)를 증가시킬 수 있다. 즉, 상기한 버스 폭 확대화를 진행시킬 수 있다. 그리고 버스 폭 확대화를 진행시킴으로써, 각 신호선의 단위 시간당 전송 횟수를 저감시킬 수 있다. 이에 의해, 전송 경로 중 노이즈의 영향을 저감할 수 있다. 다시 말하면, 로직 칩 LC와 메모리 칩 MC1 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
또한, 도 6에 도시한 예에서는, 로직 칩 LC 위에는, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층되므로, 이 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이에서도 신호 전송 속도를 향상시키는 것이 바람직하다. 따라서, 복수의 메모리 칩 MC1, MC2, MC3, MC4 중, 상하로 각각 반도체 칩(3)이 배치되는, 메모리 칩 MC1, MC2, MC3은 로직 칩 LC와 마찬가지로 복수의 관통 전극(3tsv)을 갖는다. 상세하게는, 메모리 칩 MC1, MC2, MC3의 각각은, 표면(3a)에 형성된 복수의 표면 전극(3ap: 전극, 패드) 및 이면(3b)에 형성된 복수의 이면 전극(3bp: 전극, 패드)을 갖고 있다. 또한, 메모리 칩 MC1, MC2, MC3의 각각은, 표면(3a) 및 이면(3b) 중 한쪽으로부터 다른 쪽을 향해 관통하도록 형성되면서, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)을 갖고 있다.
따라서, 상기한 로직 칩 LC의 경우와 마찬가지로, 메모리 칩 MC1, MC2, MC3, MC4 중, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 이면 전극(3bp)을, 접합재(7: 도전성 부재, 범프 전극) 등의 도전성 부재를 개재하여 전기적으로 접속하면, 적층된 복수의 반도체 칩(3)의 회로는, 관통 전극(3tsv)을 통해 전기적으로 접속된다.
이로 인해, 메모리 칩 MC1, MC2, MC3, MC4와의 사이의 전송 경로로부터, 배선 기판(2)이나 도시를 생략한 와이어(본딩 와이어)를 배제할 수 있다. 이 결과, 적층된 복수의 메모리 칩 MC1, MC2, MC3, MC4와의 사이의 전송 경로 중의 임피던스 성분을 저감하고, 고클록화시킨 것에 의한 노이즈의 영향을 저감할 수 있다. 다시 말하면, 복수의 메모리 칩 MC1, MC2, MC3, MC4와의 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
또한, 도 6에 도시한 예에서는, 최상단에 탑재되는 메모리 칩 MC4는, 메모리 칩 MC3과 접속되면 되므로, 복수의 표면 전극(3ap)은 형성되지만, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)은 형성되어 있지 않다. 이와 같이, 최상단에 탑재되는 메모리 칩 MC4는, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)을 구비하지 않는 구조를 채용함으로써, 메모리 칩 MC4의 제조 공정을 간략화할 수 있다. 단, 도시는 생략하였지만, 변형예로서는, 메모리 칩 MC4에 대해서도 메모리 칩 MC1, MC2, MC3과 마찬가지로, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)을 구비한 구조로 할 수도 있다. 이 경우, 적층되는 복수의 메모리 칩 MC1, MC2, MC3, MC4를 동일한 구조로 함으로써 제조 효율을 향상시킬 수 있다.
또한, 적층된 반도체 칩(3)의 사이에 배치되고, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 표면 전극(3bp)을 전기적으로 접속하는 접합재(7)는, 도 6에 도시한 예에서는, 예를 들어 이하의 재료를 사용하고 있다. 예를 들어, 접합재(7)는 납(Pb)을 실질적으로 함유하지 않는, 소위 납 프리 땜납으로 이루어지는 땜납재(7a)로서, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi) 또는 주석-구리-은(Sn-Cu-Ag) 등이다. 여기서, 납 프리 땜납이란, 납(Pb)의 함유량이 0.1wt％ 이하인 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 명령의 기준으로서 정해져 있다. 이하, 본 실시 형태에 있어서, 땜납재, 또는 땜납 성분에 대하여 설명한 경우에는, 특별히 그렇지 않음을 명시한 경우를 제외하고, 납 프리 땜납을 가리킨다.
또한, 로직 칩 LC의 표면 전극(3ap)과 배선 기판(2)의 본딩 리드(2f)의 접합부에서는, 예를 들어 기둥 형상(예를 들어 원기둥 형상)으로 형성한 구리(Cu)를 주성분으로 하는 금속 부재인 돌기 전극(7b) 및 땜납재(7a)를 개재하여, 로직 칩 LC의 표면 전극(3ap)과 배선 기판(2)의 본딩 리드(2f)가 전기적으로 접속된다. 상세하게는, 돌기 전극(7b)의 선단에, 니켈(Ni)막, 땜납(예를 들어 SnAg)막을 적층해 두고, 선단의 땜납막을 본딩 리드(2f)에 접합시킴으로써, 로직 칩 LC의 표면 전극(3ap)과 배선 기판(2)의 본딩 리드(2f)를 전기적으로 접속할 수 있다. 단, 접합재(7)를 구성하는 재료는, 전기적 특성상의 요구, 또는 접합 강도상의 요구를 충족시키는 범위 내에서 다양한 변형예를 적용할 수 있다. 예를 들어, 반도체 칩(3) 간의 접합부에, 돌기 전극(7b)을 이용하는 구성으로 할 수도 있다.
또한, 도 6에 도시한 로직 칩 LC, 재배선 칩 RDC, 또는 메모리 칩 MC1, MC2, MC3과 같이, 관통 전극(3tsv)을 구비하는 반도체 칩(3)은 두께, 즉 표면(3a)과 이면(3b)의 이격 거리는 얇게(작게) 하는 것이 바람직하다. 반도체 칩(3)의 두께를 얇게 하면, 관통 전극(3tsv)의 전송 거리가 단축되므로, 임피던스 성분을 저감할 수 있는 점에서 바람직하다. 또한, 반도체 기판의 두께 방향으로 개구부(관통 구멍 및 관통하지 않는 구멍을 포함함)를 형성하는 경우, 구멍의 깊이가 깊게 될수록 가공 정밀도가 저하된다. 다시 말하면, 반도체 칩(3)의 두께를 얇게 하면, 관통 전극(3tsv)을 형성하기 위한 개구부의 가공 정밀도를 향상시킬 수 있다. 이로 인해, 복수의 관통 전극(3tsv)의 직경(반도체 칩(3)의 두께 방향에 대하여 직교 방향의 길이, 폭)을 일치시킬 수 있으므로, 복수의 전송 경로의 임피던스 성분을 제어하기 쉬워진다.
도 6에 도시한 예에서는, 로직 칩 LC의 두께 T1은, 로직 칩 LC 위에 배치되는 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS(도 4 참조)의 두께 TA보다도 얇다. 예를 들어, 로직 칩 LC의 두께 T1은 50㎛이다. 이에 반하여, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS(도 4 참조)의 두께 TA는 260㎛ 정도이다.
상기한 바와 같이 반도체 칩(3)을 박형화하는 경우, 반도체 칩(3)을 노출시킨 상태에서는, 반도체 칩(3)이 손상될 우려가 있다. 본 실시 형태에 의하면, 도 4에 도시한 바와 같이, 복수의 반도체 칩(3)에 밀봉체(4)를 밀착시켜서 밀봉한다. 이로 인해, 밀봉체(4)는 반도체 칩(3)의 보호 부재로서 기능하여, 반도체 칩(3)의 손상을 억제할 수 있다. 즉, 본 실시 형태에 의하면, 복수의 반도체 칩(3)을 수지로 밀봉함으로써, 반도체 장치(1)의 신뢰성(내구성)을 향상시킬 수 있다.
또한, 관통 전극(3tsv)을 구비하는 반도체 칩(3)을 적층하는 반도체 장치(1)의 경우, 전송 거리 단축의 관점에서, 반도체 칩(3)과 배선 기판(2)의 간격도 좁게 하는 것이 바람직하다. 예를 들어, 도 6에 도시한 예에서는, 로직 칩 LC의 표면(3a)과 배선 기판(2)의 상면(2a) 사이의 간격 G1은 예를 들어 20㎛ 내지 30㎛ 정도이다. 또한, 메모리 칩 MC1의 표면(3a)과 배선 기판(2)의 상면(2a) 사이의 간격 G2는 예를 들어 70㎛ 내지 100㎛ 정도이다. 이와 같이, 관통 전극(3tsv)을 구비하는 반도체 칩(3)을 적층하는 반도체 장치(1)에서는, 반도체 칩(3)의 두께 및 이격 거리를 작게 함으로써, 전송 거리의 단축을 도모하는 것이 바람직하다.
<각 반도체 칩의 평면 레이아웃의 상세>
다음으로 도 6에 도시한 복수의 반도체 칩(3) 각각의 평면에서 보았을 때의 전극 등의 레이아웃에 대하여 설명한다. 도 8은, 도 4에 도시한 메모리 칩의 표면측의 레이아웃예를 나타내는 평면도, 도 9는, 도 8에 도시한 메모리 칩의 이면측의 일례를 나타내는 평면도이다. 또한, 도 10은, 도 4에 도시한 로직 칩의 표면측의 레이아웃예를 나타내는 평면도, 도 11은, 도 10에 도시한 로직 칩의 이면측의 일례를 나타내는 평면도이다. 또한, 도 12는 도 4에 도시한 재배선 칩의 표면측의 레이아웃예를 나타내는 평면도, 도 13은, 도 12에 도시한 재배선 칩의 이면측의 일례를 나타내는 평면도이다.
또한, 도 8 내지 도 13에서는, 도면의 이해를 돕기 위해서 전극 수를 적게 하여 나타내고 있지만, 전극(표면 전극(3ap), 이면 전극(3bp), 관통 전극(3tsv))의 수는, 도 8 내지 도 10에 도시한 형태로는 한정되지 않는다. 또한, 도 9에서는, 메모리 칩 MC1, MC2, MC3의 이면도를 나타내지만, 이면 전극(3bp)이 형성되지 않는 메모리 칩 MC4(도 4 참조)의 이면 구조는, 도 3에 도시되어 있으므로, 도시는 생략한다.
또한, 도 8 내지 도 13에 도시한 각 반도체 칩(3)의 전극 및 인출 배선 RDL의 레이아웃은, 도 12 및 도 13에 도시한 재배선 칩 RDC에 의해, 평면에서 보았을 때의 전극의 배치를 다른 위치로 변환하는 실시 형태를 예시적으로 나타낸 것이다. 전극 및 인출 배선 RDL의 레이아웃은, 로직 칩 LC나 메모리 칩 MC1, MC2, MC3, MC4에 형성되는 회로의 레이아웃 등에 따라서, 다양한 변형예를 적용할 수 있는 것은 물론이다.
도 8에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4가 구비하는 복수의 표면 전극(3ap)은, 표면(3a)에 있어서 중앙부에 배치되어 있다. 또한, 도 9에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3이 구비하는 복수의 이면 전극(3bp)은, 이면(3b)에 있어서 중앙부에 배치되어 있다. 도 6에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 복수의 표면 전극(3ap)과 메모리 칩 MC1, MC2, MC3의 복수의 이면 전극(3bp)은, 각각이 두께 방향으로 겹치는 위치에 배치되어 있다.
또한, 도 8에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 표면(3a) 측(상세하게는, 반도체 기판의 주면 위)에는, 복수의 메모리 영역(기억 회로 소자 배열 영역) MR이 형성되어 있다. 도 8에 도시한 예에서는, 상기한 4채널에 대응한 4개의 메모리 영역 MR이 형성되어 있다. 각 메모리 영역 MR에는 복수의 메모리 셀(기억 회로 소자)이 어레이 형상으로 배치되어 있다. 도 5를 이용하여 설명한 주기억 회로 MM은, 도 8에 도시한 복수의 메모리 영역 MR에 각각 형성된다.
본 실시 형태에서는, 도 4에 도시한 바와 같이 로직 칩 LC, 재배선 칩 RDC 및 메모리 칩 MC1, MC2, MC3, MC4 각각의 표면(3a)의 중심부가 겹치도록 적층한다. 이로 인해, 도 8에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 복수의 표면 전극(3ap)은, 표면(3a)의 중앙부에 배치함으로써, 평면 사이즈가 서로 다른 각 반도체 칩(3)을 전기적으로 접속하는 전송 경로 거리를 짧게 할 수 있다.
또한, 메모리 칩 MC1, MC2, MC3, MC4의 복수의 표면 전극(3ap)은, 표면(3a)의 중앙부에 집약 배치되어 있다. 다시 말하면, 메모리 칩 MC1, MC2, MC3, MC4가 갖는 복수의 표면 전극(3ap)은, 표면(3a)의 주연부에 형성된 주회로 영역(메모리 영역 MR)에 둘러싸이도록 배치된다. 특히, 도 8에 도시한 예에서는, 표면(3a)의 주연부에 배치되는 메모리 영역 MR과 메모리 칩 MC1, MC2, MC3, MC4의 측면(3c) 사이에는, 표면 전극(3ap)이 존재하지 않는다.
이와 같이, 복수의 표면 전극(3ap)을 표면(3a)의 중앙부에 집약하여 배치하면, 표면 전극군이 배치된 영역을 둘러싸도록, 4채널분의 메모리 영역 MR을 배치할 수 있다. 이 결과, 각 메모리 영역 MR로부터 표면 전극(3ap)까지의 거리를 균등화할 수 있다. 즉, 복수의 채널 각각의 전송 거리를 등장화할 수 있으므로, 채널마다의 전송 속도의 오차를 저감할 수 있는 점에서 바람직하다.
또한, 도 10에 도시한 바와 같이, 로직 칩 LC가 구비하는 복수의 표면 전극(3ap) 중 일부(복수의 표면 전극(3ap1))는 표면(3a)에 있어서 중앙부에 배치되어 있다. 또한, 로직 칩 LC가 구비하는 복수의 표면 전극(3ap) 중 일부(복수의 표면 전극(3ap2))는 표면(3a)의 주연부에 표면(3a)의 변(측면(3c))을 따라서 배치되어 있다. 또한, 도 11에 도시한 바와 같이, 로직 칩 LC가 구비하는 복수의 이면 전극(3bp) 중 일부(복수의 이면 전극(3bp1))는 이면(3b)에 있어서 중앙부에 배치되어 있다. 또한, 로직 칩 LC가 구비하는 복수의 이면 전극(3bp) 중 다른 부(복수의 이면 전극(3bp2))는, 이면(3b)의 주연부에 이면(3b)의 변(측면(3c))을 따라서 배치되어 있다.
도 10에 도시한 복수의 표면 전극(3ap) 중, 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)은, 도 11에 도시한 이면(3b)의 중앙부에 배치되는 복수의 이면 전극(3bp1)과, 도 6에 도시한 복수의 관통 전극(3tsv)을 통해 이면 전극(3bp)과 전기적으로 접속되어 있다. 또한, 복수의 표면 전극(3ap1)의 대부분은, 도 6에 도시한 배선 기판과는 접합되어 있지 않다. 즉, 복수의 표면 전극(3ap1)은, 주로 내부 인터페이스용 전극이다.
한편, 도 10에 도시한 복수의 표면 전극(3ap) 중, 표면(3a)의 주연부에 배치되는 복수의 표면 전극(3ap2)의 대부분은, 도 4에 도시한 배선 기판(2)을 개재하여 외부 기기(도시생략)와 전기적으로 접속되어 있다. 상세하게는, 도 6에 도시한 바와 같이, 돌기 전극(7b) 및 땜납재(7a)를 개재하여, 로직 칩 LC의 표면 전극(3ap)과 배선 기판(2)의 본딩 리드(2f)가 전기적으로 접속된다. 즉 복수의 표면 전극(3ap2)은, 주로 외부 인터페이스용 전극이다.
단, 도 10에 도시한 복수의 표면 전극(3ap) 중, 표면(3a)의 주연부에 배치되는 복수의 표면 전극(3ap2)에는, 관통 전극(3tsv)이 접합되지 않는 것과, 도 6에 도시한 관통 전극(3tsv)이 접합되는 것이 혼재한다. 즉, 도 10에 도시한 예에서는, 복수의 표면 전극(3ap2)은, 내부 인터페이스용 전극과 외부 인터페이스용 전극이 혼재한다.
본 실시 형태에서는, 도 12 및 도 13에 도시한 바와 같이 재배선 칩 RDC에 형성된 관통 전극(3tsv) 및 인출 배선 RDL을, 메모리 칩 MC1(도 4 참조)과 로직 칩 LC(도 4 참조)를 전기적으로 접속하는 전송 경로 중에 내장함으로써 평면에서 보았을 때 전극의 배치를 서로 다른 위치로 변환한다. 이로 인해, 도 8에 도시한 바와 같이, 메모리 칩 MC1의 복수의 표면 전극(3ap)이 표면(3a)의 중앙부가 배치되어 있는 경우에도, 도 11에 도시한 바와 같이, 로직 칩 LC의 이면(3b)의 주연부에 형성되는 복수의 이면 전극(3bp2)과 전기적으로 접속할 수 있다. 이와 같이 본 실시 형태에 의하면, 재배선 칩 RDC에 의해, 전극의 평면 배치를 자유롭게 조정할 수 있으므로, 로직 칩 LC 및 메모리 칩 MC1의 설계상의 자유도를 향상시킬 수 있다.
또한, 도 12 및 도 13에 도시한 예에서는, 재배선 칩 RDC는 이면(3b) 및 표면(3a)의 각각에 인출 배선 RDL이 형성되어 있다. 인출 배선 RDL은, 표면 전극(3ap) 또는 이면 전극(3bp)과 일체로 형성되고, 표면 전극(3ap) 또는 이면 전극(3bp)과 관통 전극(3tsv)을 전기적으로 접속한다.
또한, 도 13에 도시한 예에서는, 재배선 칩 RDC의 이면(3b)의 중앙에 집약 배치되는 복수의 이면 전극(3bp)의 일부에 인출 배선 RDL이 접속되고, 인출 배선 RDL을 통해 이면(3b)의 주연부에 형성된 관통 전극(3tsv)을 향해 인출된다. 이에 의해, 도 12에 도시한 재배선 칩 RDC는 표면(3a)의 중앙부에는, 인접하는 표면 전극(3ap) 간의 거리를 도 13에 도시한 이면 전극(3bp) 간의 거리보다도 넓게 할 수 있다. 그리고, 표면(3a)에서는, 인접하는 표면 전극(3ap) 간의 넓은 간극을 이용하여, 인출 배선 RDL을 배치할 수 있다. 즉, 표면(3a) 및 이면(3b)에 각각 복수의 인출 배선 RDL을 형성함으로써, 도 8에 도시한 메모리 칩 MC1의 복수의 표면 전극(3ap)의 배치 피치가 좁은 경우에도, 도 12 및 도 13에 도시한 인출 배선 RDL의 배치 스페이스를 확보할 수 있다.
단, 상기한 바와 같이 도 12 및 도 13에 도시한 레이아웃은, 재배선 칩 RDC에 의해, 평면에서 보았을 때 전극의 배치를 다른 위치로 변환하는 실시 형태를 예시적으로 나타낸 것이며, 다양한 변형예가 존재한다. 예를 들어, 인출 배선 RDL의 배치 스페이스를 확보할 수 있으면, 표면(3a) 또는 이면(3b) 중, 어느 한쪽에만 인출 배선 RDL을 배치하는 변형예에 적용할 수 있다.
그런데, 도 10에 도시한 로직 칩 LC의 표면(3a)의 중앙부에 집약되는 표면 전극(3ap1)을 내부 인터페이스 전용의 전극으로서 이용하는 경우에는, 표면 전극(3ap1)을 도 6에 도시한 배선 기판(2)과 전기적으로 접속하지 않아도 기능시킬 수 있다. 그러나, 도 10에 도시한 바와 같이, 표면 전극(3ap1)의 일부를 도 6에 도시한 배선 기판(2)의 본딩 리드(2f)와 전기적으로 접속한 경우에는, 표면 전극(3ap1)의 일부를 외부 인터페이스용 전극으로서 이용할 수 있는 점에서 바람직하다.
예를 들어, 메모리 칩 MC1, MC2, MC3, MC4에는 도 5에 도시한 주기억 회로 MM을 구동시키기 위한 전원 회로 DR이 형성되지만, 이 전원 회로 DR에 전원 전위(제1 기준 전위)나 기준 전위(제1 기준 전위와 다른 제2 기준 전위, 예를 들어 접지 전위)를 공급하는 단자로서, 도 10에 도시한 표면 전극(3ap1)의 일부를 이용하는 것이 고려된다. 다시 말하면, 도 10에 도시한 예에서는, 로직 칩 LC의 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)에는, 제1 기준 전위(예를 들어 전원 전위)가 공급되는 제1 기준 전위 전극과, 제1 기준 전위와는 다른 제2 기준 전위(예를 들어 접지 전위)가 공급되는 제2 기준 전위 전극이 포함된다. 또다시 말하면, 도 10에 도시한 예에서는, 로직 칩 LC의 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)에는, 메모리 칩 MC1에 형성된 회로를 구동하는 전압을 공급하는 전원선 V2, V3(도 5 참조)이 포함된다.
신호 전송 속도를 향상시키는 경우, 순간적인 전압 강하 등에 의한 동작의 불안정화를 억제하는 관점에서, 전원의 공급원과 전원을 소비하는 회로 간의 전송 거리를 짧게 하는 것이 바람직하다. 따라서, 로직 칩 LC의 표면 전극(3ap1)의 일부를 배선 기판(2)과 전기적으로 접속하고, 제1 기준 전위(예를 들어 전원 전위)나 제2 기준 전위(예를 들어 접지 전위)를 공급하면, 전원을 소비하는 회로가 형성된 메모리 칩 MC1, MC2, MC3, MC4의 구동 회로까지의 거리를 단축할 수 있는 점에서 바람직하다. 또한, 제1 기준 전위(예를 들어 전원 전위)가 공급되는 제1 기준 전위 전극과, 제1 기준 전위와는 다른 제2 기준 전위(예를 들어 접지 전위)가 공급되는 제2 기준 전위 전극은, 도 6에 도시한 바와 같이 표면 전극(3ap)과 이면 전극(3bp)이 두께 방향으로 겹치도록 배치되면서, 관통 전극(3tsv)을 개재하여 전기적으로 접속되어 있는 것이 바람직하다.
또한, 도 3에 도시한 예에서는, 재배선 칩 RDC의 평면 사이즈는, 로직 칩 LC의 평면 사이즈보다도 크고, 또한 메모리 칩 MC4(적층체 MCS)의 평면 사이즈보다도 작다. 다시 말하면, 재배선 칩 RDC의 4개의 측면(3c)의 각각은, 메모리 칩 MC4의 측면(3c)과 로직 칩 LC의 측면(3c) 사이에 배치된다. 또다시 말하면, 재배선 칩 RDC의 평면 사이즈는, 로직 칩 LC, 재배선 칩 RDC 및 메모리 칩 MC1을 배선 기판(2) 위에 탑재(적층)하였을 때, 재배선 칩 RDC의 4개의 측면(3c)의 각각이, 메모리 칩 MC1의 측면(3c)과 로직 칩 LC의 측면(3c) 사이에 위치하는 크기이다.
상기한 바와 같이 평면에서 보았을 때의 전극 위치를 변환하고, 메모리 칩 MC1과 로직 칩 LC의 전극 위치를 조정하는 관점에서는, 도 14나 도 15에 도시한 변형예의 구성을 적용할 수 있다. 도 14 및 도 15는, 도 3에 대한 변형예인 반도체 장치의 내부 구조를 나타내는 투시 평면도이다. 도 14에 도시한 제1 변형예인 반도체 장치(1a)는 재배선 칩 RDC의 평면 사이즈가 로직 칩 LC의 평면 사이즈보다도 작고, 로직 칩 LC의 4개의 측면(3c)의 각각은, 메모리 칩 MC4의 측면(3c)과 재배선 칩 RDC의 측면(3c) 사이에 배치된다. 한편, 도 15에 도시한 제2 변형예인 반도체 장치(1b)는 재배선 칩 RDC의 평면 사이즈가 메모리 칩 MC4의 평면 사이즈보다도 크고, 메모리 칩 MC4의 4개의 측면(3c) 각각은, 로직 칩 LC의 측면(3c)과 재배선 칩 RDC의 측면(3c) 사이에 배치된다.
여기서, 로직 칩 LC의 설계상의 자유도를 향상시키는 관점에서는, 로직 칩 LC의 이면(3b) 전체를 재배선 칩 RDC로 덮는 것이 바람직하다. 로직 칩 LC의 이면(3b) 전체를 재배선 칩 RDC로 덮음으로써, 로직 칩 LC의 이면(3b)의 임의의 위치에 이면 전극(3bp: 도 11 참조)을 배치할 수 있다. 따라서, 재배선 칩 RDC의 평면 사이즈는, 로직 칩 LC의 평면 사이즈 이상으로 하는 것이 바람직하다. 또한, 적층체 MCS를 탑재할 때의 안정성의 관점에서도, 재배선 칩 RDC의 평면 사이즈는, 로직 칩 LC의 평면 사이즈보다도 큰 것이 바람직하다.
한편, 메모리 칩 MC1, MC2, MC3, MC4(도 8 참조)의 설계상의 자유도를 향상시키는 관점에서는, 메모리 칩 MC1의 표면(3a: 도 8 참조) 전체를 재배선 칩 RDC로 덮는 것이 바람직하다. 메모리 칩 MC1의 전체를 재배선 칩 RDC로 덮음으로써, 메모리 칩 MC1, MC2, MC3, MC4(도 8 참조)의 표면(3a)의 임의의 위치에 표면 전극(3ap: 도 8 참조)을 배치할 수 있다. 따라서, 도 15에 도시한 바와 같이 재배선 칩 RDC의 평면 사이즈는 메모리 칩 MC4의 평면 사이즈 이상으로 하는 것이 바람직하다.
그러나, 재배선 칩 RDC의 평면 사이즈가 메모리 칩 MC4의 평면 사이즈보다도 커지면, 재배선 칩 RDC의 주연부가 돌출하게 되기 때문에, 손상되기 쉬워진다. 또한, 메모리 칩 MC1, MC2, MC3, MC4(도 8 참조)의 주연의 단부에 표면 전극(3ap)을 형성하면, 표면 전극(3ap)이나 재배선 칩 RDC의 접합부가 손상되기 쉬워지므로, 메모리 칩 MC1, MC2, MC3, MC4(도 8 참조)의 측면(3c)과 표면 전극(3ap)은 이격하여 배치하는 것이 바람직하다. 이로 인해, 재배선 칩 RDC의 평면 사이즈가 메모리 칩 MC4의 평면 사이즈보다도 작은 경우에도, 메모리 칩 MC4의 평면 사이즈와 동일 정도의 크기가 있으면, 메모리 칩 MC1, MC2, MC3, MC4(도 8 참조)의 설계상의 자유도를 향상시킬 수 있다.
따라서, 도 3에 도시한 바와 같이, 재배선 칩 RDC의 평면 사이즈는, 로직 칩 LC의 평면 사이즈보다도 크면서, 메모리 칩 MC4(적층체 MCS)의 평면 사이즈보다도 작게 하는 것이 특히 바람직하다. 다시 말하면, 재배선 칩 RDC의 4개의 측면(3c) 각각은, 메모리 칩 MC4의 측면(3c)과 로직 칩 LC의 측면(3c) 사이에 배치되는 것이 특히 바람직하다. 또다시 말하면, 재배선 칩 RDC의 평면 사이즈는, 로직 칩 LC, 재배선 칩 RDC 및 메모리 칩 MC1을 배선 기판(2) 위에 탑재(적층)하였을 때 재배선 칩 RDC의 4개의 측면(3c)의 각각이, 메모리 칩 MC1의 측면(3c)과 로직 칩 LC의 측면(3c) 사이에 위치하는 크기이다.
<반도체 장치의 제조 방법>
다음으로, 도 1 내지 도 13을 이용하여 설명한 반도체 장치(1)의 제조 공정에 대하여 설명한다. 반도체 장치(1)는 도 16에 나타내는 플로우를 따라서 제조된다. 도 16은, 도 1 내지 도 13을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다. 각 공정의 상세에 대해서는, 도 17 내지 도 40을 이용하여, 이하에 설명한다.
<기판 준비 공정>
우선, 도 16에 도시한 기판 준비 공정에서는, 도 17 내지 도 20에 도시한 배선 기판(20)을 준비한다. 도 17은, 도 16에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도, 도 18은 도 17에 도시한 디바이스 영역1개분의 확대 평면도이다. 또한, 도 19는 도 18의 A-A선을 따른 확대 단면도이다. 또한, 도 20은, 도 18의 반대측 면을 나타내는 확대 평면도이다. 또한, 도 17 내지 도 20에서는, 도면의 이해를 돕기 위해서 단자 수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(2g))의 수는, 도 17 내지 도 20에 도시한 형태로는 한정되지 않는다.
도 17에 도시한 바와 같이, 본 공정에서 준비하는 배선 기판(20)은 프레임부(20b: 외측 프레임)의 내측에 복수의 디바이스 영역(20a)을 구비하고 있다. 상세하게는, 복수(도 17에서는 27개)의 디바이스 영역(20a)이 행렬 형상으로 배치되어 있다. 복수의 디바이스 영역(20a)은 각각이, 도 1 내지 도 4에 도시한 배선 기판(2)에 상당한다. 배선 기판(20)은 복수의 디바이스 영역(20a)과, 각 디바이스 영역(20a)의 사이에 다이싱 라인(20c: 다이싱 영역)을 갖는, 소위 다수개 취득 기판이다. 이와 같이, 복수의 디바이스 영역(20a)을 구비하는 다수개 취득 기판을 사용함으로써 제조 효율을 향상시킬 수 있다.
또한, 도 18 및 도 19에 도시한 바와 같이 각 디바이스 영역(20a)에는, 도 4를 이용하여 설명한 배선 기판(2)의 구성 부재가 각각 형성되어 있다. 배선 기판(20)은 상면(2a), 상면(2a)의 반대측의 하면(2b) 및 상면(2a) 측과 하면(2b) 측을 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층)을 갖는다. 각 배선층에는, 복수의 배선(2d) 및 복수의 배선(2d) 간 및 인접하는 배선 층간을 절연하는 절연층(2e: 코어층)이 형성되어 있다. 또한, 배선(2d)에는, 절연층(2e)의 상면 또는 하면에 형성되는 배선(2d1) 및 절연층(2e)을 두께 방향으로 관통하도록 형성되어 있는 층간 도전로인 비아 배선(2d2)이 포함된다.
또한, 도 18에 도시한 바와 같이, 배선 기판(20)의 상면(2a)은 도 16에 도시한 제1 칩 탑재 공정에 있어서, 도 10에 도시한 로직 칩 LC를 탑재하는 예정 영역인 칩 탑재 영역(2p1: 칩 탑재부)을 포함한다. 칩 탑재 영역(2p1)은 상면(2a)에 있어서, 디바이스 영역(20a)의 중앙부에 존재한다. 또한, 도 18에서는 칩 탑재 영역(2p1)의 위치를 나타내기 위해서, 칩 탑재 영역의 윤곽을 2점 쇄선으로 나타내지만, 칩 탑재 영역(2p1)은, 상기와 같이 로직 칩 LC를 탑재하는 예정 영역이므로, 실제로 시인 가능한 경계선이 존재할 필요는 없다.
또한, 배선 기판(20)의 상면(2a)은 복수의 본딩 리드(2f: 단자, 칩 탑재면 측 단자, 전극)가 형성되어 있다. 본딩 리드(2f)는, 도 16에 도시한 제1 칩 탑재 공정에 있어서, 도 10에 도시한 로직 칩 LC의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 전기적으로 접속되는 단자이다. 본 실시 형태에서는, 로직 칩 LC의 표면(3a) 측을 배선 기판(20)의 상면(2a)과 대향시키는, 소위 페이스다운 실장 방식에 의해 로직 칩 LC를 탑재하므로, 복수의 본딩 리드(2f)의 접합부는, 칩 탑재 영역(2p1)의 내측에 형성된다.
또한, 배선 기판(20)의 상면(2a)은 절연막(2h: 솔더 레지스트막)에 의해 덮여 있다. 절연막(2h)에는 개구부(2hw)가 형성되고, 이 개구부(2hw)에 있어서, 복수의 본딩 리드(2f)의 적어도 일부(반도체 칩과의 접합부, 본딩 영역)가 절연막(2h)으로부터 노출되어 있다.
한편, 도 20에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에는 복수의 랜드(2g)가 형성되어 있다. 배선 기판(20)의 하면(2b)은 절연막(2k: 솔더 레지스트막)에 의해 덮여 있다. 절연막(2k)에는 개구부(2kw)가 형성되고, 이 개구부(2kw)에 있어서, 복수의 랜드(2g)의 적어도 일부(땜납 볼(5)과의 접합부)가 절연막(2k)으로부터 노출되어 있다.
또한, 도 19에 도시한 바와 같이, 복수의 본딩 리드(2f)와 복수의 랜드(2g)는 복수의 배선(2d)을 통하여, 각각 전기적으로 접속되어 있다. 이들 복수의 배선(2d), 복수의 본딩 리드(2f) 및 복수의 랜드(2g) 등의 도체 패턴은, 예를 들어 구리(Cu)를 주성분으로 하는 금속 재료로 형성된다. 또한, 복수의 배선(2d), 복수의 본딩 리드(2f) 및 복수의 랜드(2g)는 예를 들어, 전해 도금법에 의해 형성할 수 있다. 또한, 도 19에 도시한 바와 같이, 4층 이상(도 19에서는 4층)의 배선층을 갖는 배선 기판(20)은 예를 들어 빌드업 공법에 의해, 형성할 수 있다.
<제1 접착재 배치 공정>
다음으로, 도 16에 도시한 제1 접착재 배치 공정에서는, 도 21 및 도 22에 도시한 바와 같이, 배선 기판(20)의 상면(2a)의 칩 탑재 영역(2p1) 위에 접착재 NCL1을 배치한다. 도 21은 도 13에 도시한 칩 탑재 영역에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 22는 도 21의 A-A선을 따른 확대 단면도이다. 또한, 도 21에서는 칩 탑재 영역(2p1) 및 칩 탑재 영역(2p2)의 위치를 나타내기 위해서, 칩 탑재 영역(2p1, 2p2)의 윤곽을 각각 2점 쇄선으로 나타내지만, 칩 탑재 영역(2p1, 2p2)은, 상기와 같이 로직 칩 LC를 탑재하는 예정 영역이므로, 실제로 시인 가능한 경계선이 존재할 필요는 없다. 또한, 이하, 칩 탑재 영역(2p1, 2p2)을 도시하는 경우에는, 마찬가지로 실제로 시인 가능한 경계선이 존재할 필요는 없다.
반도체 칩을 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 배선 기판 위에 탑재하는 경우, 예를 들어 반도체 칩과 배선 기판을 전기적으로 접속한 후에 접속 부분을 수지로 밀봉하는 방식(후주입 방식)이 행해진다. 이 경우, 반도체 칩과 배선 기판의 간극 근방에 배치한 노즐로부터 수지를 공급하고, 모세관 현상을 이용하여 수지를 간극에 매립한다.
본 실시 형태에 있어서 설명하는 예에서는, 후술하는 제1 칩 탑재 공정에서 로직 칩 LC(도 8 참조)를 배선 기판(20) 위에 탑재하기 전에, 접착재 NCL1을 칩 탑재 영역(2p1)에 배치하고, 접착재 NCL1 위에서 로직 칩 LC를 압박하여 배선 기판(20)과 전기적으로 접속하는 방식(선도포 방식)에 의해, 로직 칩 LC를 탑재한다.
상기한 후주입 방식의 경우, 모세관 현상을 이용하여 수지를 간극에 매립하므로, 하나의 디바이스 영역(20a)에 대한 처리 시간(수지를 주입하는 시간)이 길어진다. 한편, 상기한 선도포 방식의 경우, 로직 칩 LC의 선단(예를 들어, 도 6에 도시한 돌기 전극(7b)의 선단에 형성된 땜납재(7a))과 본딩 리드(2f)의 접합부가 접촉한 시점에서, 이미 배선 기판(20)과 로직 칩 LC의 사이에는, 접착재 NCL1이 매립되어 있다. 따라서, 상기한 후주입 방식과 비교하여, 하나의 디바이스 영역(20a)에 대한 처리 시간을 단축하고, 제조 효율을 향상시킬 수 있는 점에서 바람직하다.
단, 본 실시 형태에 대한 변형예에서는 도 16에 도시한 제1 칩 탑재 공정과 제1 접착재 배치 공정의 순서를 전후 이동시켜서, 후주입 방식을 적용할 수 있다. 예를 들어, 일괄하여 형성하는 제품 형성 영역이 적은 경우에는, 처리 시간의 차는 작아지므로, 후주입 방식을 이용한 경우에도, 제조 효율의 저하를 억제할 수 있다.
또한, 선도포 방식에서 사용하는 접착재 NCL1은, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어지고, 로직 칩 LC(도 6 참조)와 배선 기판(20)의 접합부에 접착재 NCL1을 배치함으로써, 접합부에 설치되어 있는 복수의 도전성 부재(도 6에 도시한 접합재(7) 및 본딩 리드(2f))의 사이를 전기적으로 절연할 수 있다.
또한, 접착재 NCL1은 에너지를 가함으로써 경도가 단단해지는(높아지는) 수지 재료로 구성되며, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL1은 도 6에 도시한 접합재(7)보다도 물러서, 로직 칩 LC를 압박함으로써 변형시킬 수 있다.
또한, 경화 전의 접착재 NCL1은, 핸들링 방법의 차이로부터 이하의 2가지로 크게 구별된다. 하나는, NCP(Non-Conductive Paste)라 불리는 페이스트 상태의 수지(절연재 페이스트)로 이루어지며, 노즐(도시생략)로부터 칩 탑재 영역(2p1)으로 도포하는 방식이 있다. 또 하나는, NCF(Non-Conductive Film)라 불리는, 미리 필름 형상으로 성형된 수지(절연재 필름)로 이루어지며, 필름 상태 그대로 칩 탑재 영역(2p1)으로 반송하고, 점착하는 방법이 있다. 절연재 페이스트(NCP)를 사용하는 경우, 절연재 필름(NCF)과 같이 점착하는 공정이 불필요하므로, 절연재 필름을 사용하는 경우보다도 반도체 칩 등에 가해지는 스트레스를 작게 할 수 있다. 한편, 절연재 필름(NCF)을 사용하는 경우, 절연재 페이스트(NCP)보다도 보형성이 높으므로, 접착재 NCL1을 배치하는 범위나 두께를 제어하기 쉽다.
도 21 및 도 22에 도시한 예에서는, 절연재 필름(NCF)인 접착재 NCL1을 칩 탑재 영역(2p1) 위에 배치하여, 배선 기판(20)의 상면(2a)과 밀착하도록 점착한 예를 나타내고 있다. 단, 도시는 생략하였지만, 변형예로서는 절연재 페이스트(NCP)를 사용할 수도 있다.
<제1 칩 준비 공정>
또한, 도 16에 도시한 제1 칩 준비 공정에서는, 도 10 및 도 11에 도시한 로직 칩 LC를 준비한다. 도 23은, 도 6에 도시한 관통 전극을 구비한 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 24는 도 23에 이어지는 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 23 및 도 24에서는, 관통 전극(3tsv) 및 관통 전극(3tsv)과 전기적으로 접속되는 이면 전극(3bp)의 제조 방법을 중심으로 설명하고, 관통 전극(3tsv) 이외의 각종 회로의 형성 공정에 대해서는 도시 및 설명을 생략한다. 또한, 도 23 및 도 24에 도시한 반도체 칩의 제조 방법은, 도 4에 도시한 로직 칩 LC 외에, 재배선 칩 RDC나 메모리 칩 MC1, MC2, MC3의 제조 방법에도 적용할 수 있다.
우선, 웨이퍼 준비 공정으로서, 도 23에 도시한 웨이퍼(반도체 기판) WH를 준비한다. 웨이퍼 WH는, 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판으로서, 평면에서 보았을 때 원형을 이룬다. 웨이퍼 WH는, 반도체 소자 형성면인 표면(주면, 상면) WHs 및 표면 WHs의 반대측 이면(주면, 하면) WHb를 갖는다. 또한, 웨이퍼 WH의 두께는, 도 4에 도시한 로직 칩 LC, 재배선 칩 RDC나 메모리 칩 MC1, MC2, MC3의 두께보다도 두꺼우며, 예를 들어 수백 ㎛ 정도이다.
다음으로, 구멍 형성 공정으로서, 도 6에 도시한 관통 전극(3tsv)을 형성하기 위한 구멍(3tsh: 개구부)을 형성한다. 도 23에 도시한 예에서는, 마스크(25)를 웨이퍼 wH의 표면 wHs 위에 배치하고, 에칭 처리를 실시함으로써 구멍(3tsh)을 형성한다. 또한, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자는, 예를 들어 본 공정의 후이면서, 다음 배선층 형성 공정 앞에 형성할 수 있다.
다음으로, 구멍(3tsh) 내에 예를 들어 구리(Cu) 등의 금속 재료를 매립하여 관통 전극(3tsv)을 형성한다. 이어서, 배선층 형성 공정으로서, 웨이퍼 WH의 표면WHs 위에 배선층(3d: 칩 배선층)을 형성한다. 본 공정에서는, 도 6에 도시한 복수의 표면 전극(3ap)을 형성하고, 복수의 관통 전극(3tsv)과 복수의 표면 전극(3ap)을 각각 전기적으로 접속한다. 또한, 재배선 칩 RDC의 경우에는, 표면 전극(3ap)과 관통 전극(3tsv)을 접속하는, 인출 배선 RDL(도 12 참조)을 형성한다. 인출 배선 RDL은 표면 전극(3ap)을 형성할 때, 일괄하여 형성할 수 있다. 또한, 본 공정에서는, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자와 도 6에 도시한 복수의 표면 전극(3ap)을, 배선층(3d)을 통해 전기적으로 접속한다. 재배선 칩 RDC의 경우, 반도체 소자를 형성하지 않는 경우에는, 배선층(3d)을 형성하는 공정은 생략하고, 인출 배선 RDL을 형성하는 공정으로 치환할 수 있다. 이에 의해, 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자는 배선층(3d)을 통해 전기적으로 접속된다.
다음으로, 돌기 전극 형성 공정으로서, 표면 전극(3ap: 도 6) 위에 돌기 전극(7b)을 형성한다. 또한, 돌기 전극(7b)의 선단에 땜납재(7a)를 형성한다. 이 땜납재(7a)가 도 6에 도시한 반도체 칩(3)을 배선 기판(2), 또는 하층의 반도체 칩(3) 위에 탑재할 때의 접합재로서 기능한다. 또한, 도 6에 도시한 예에서는, 로직 칩 LC와 배선 기판(2)의 접합부 이외에서는, 돌기 전극(7b)을 통하지 않고, 땜납재(7a)를 개재하여 접합하는 예를 나타내고 있다. 이 경우, 표면 전극(3ap)의 노출면에 땜납재(7a)를 접합하고, 땜납재(7a)를 범프 전극(소위 마이크로 범프)으로서 사용할 수 있다.
다음으로, 도 24에 도시한 이면 연마 공정으로서, 웨이퍼 WH의 이면 WHb(도 23 참조) 측을 연마하여, 웨이퍼 WH의 두께를 얇게 한다. 이에 의해, 도 6에 도시한 반도체 칩(3)의 이면(3b)이 노출된다. 다시 말하면, 관통 전극(3tsv)은 웨이퍼 WH를 두께 방향으로 관통한다. 또한, 복수의 관통 전극(3tsv)은, 웨이퍼 WH의 이면(3b)에 있어서 웨이퍼 WH로부터 노출된다. 도 24에 도시한 예에 있어서, 이면 연마 공정에서는, 유리판 등의 지지 기재(26) 및 표면 WHs 측을 보호하는 보호층(27)에 의해 웨이퍼 WH를 지지한 상태에서, 연마 지그(28)를 사용하여 연마한다.
다음으로, 이면 전극 형성 공정에 있어서, 이면(3b)에 복수의 이면 전극(3bp)을 형성하고, 복수의 관통 전극(3tsv)과 전기적으로 접속한다. 또한, 도 4에 도시한 재배선 칩 RDC의 경우에는, 본 공정에 있어서, 관통 전극(3tsv)과, 이면 전극(3bp)을 전기적으로 접속하는 인출 배선 RDL(도 13 참조)을 형성한다. 인출 배선 RDL은 이면 전극(3bp)을 형성할 때에, 일괄하여 형성할 수 있다.
다음으로 개편화 공정으로서, 웨이퍼 WH를 다이싱 라인을 따라 분할하고, 복수의 반도체 칩(3)을 취득한다. 그 후, 필요에 따라서 검사를 행하고, 도 4에 도시한 반도체 칩(3: 로직 칩 LC, 재배선 칩 RDC나 메모리 칩 MC1, MC2, MC3)이 얻어진다.
<제1 칩 탑재 공정>
다음으로, 도 16에 도시한 제1 칩 탑재 공정에서는, 도 25나 도 26에 도시한 바와 같이, 로직 칩 LC를 배선 기판(2) 위에 탑재한다. 도 25는 도 16에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 26은, 도 25의 A-A선을 따른 확대 단면도이다.
본 공정에서는, 도 26에 도시한 바와 같이, 로직 칩 LC의 표면(3a)이 배선 기판(2)의 상면(2a)과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 로직 칩 LC를 탑재한다. 또한, 본 공정에 의해 로직 칩 LC와 배선 기판(2)은 전기적으로 접속된다. 상세하게는, 로직 칩 LC의 표면에 형성된 복수의 표면 전극(3ap)과 배선 기판(2)의 상면(2a)에 형성된 복수의 본딩 리드(2f)는, 돌기 전극(7b: 도 6 참조) 및 땜납재(7a: 도 6 참조)를 개재하여 전기적으로 접속된다.
본 공정에서는, 도 26에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p1) 위에 로직 칩 LC(반도체 칩(3))을 배치한다. 로직 칩 LC의 표면(3a) 측에는 접합재(7)가 형성되어 있다. 한편, 배선 기판(20)의 상면(2a)에 형성된 본딩 리드(2f)의 접합부에는, 도 6에 도시한 돌기 전극(7b)과 전기적으로 접속하기 위한 접합재인 땜납층(도시생략)이 형성되어 있다. 또한, 가열 처리를 행하기 전이면, 접착재 NCL1은 경화 전의 무른 상태이다. 이로 인해, 로직 칩 LC를 접착재 NCL1 위에 배치하면, 접합재(7)는 접착재 NCL1의 내부에 채워진다.
다음으로, 가열 지그(도시생략)를 로직 칩 LC의 이면(3b) 측으로 꽉 눌러, 배선 기판(20)을 향해 로직 칩 LC를 압박한다. 상기한 바와 같이, 가열 처리를 행하기 전이면, 접착재 NCL1은 경화 전의 무른 상태이므로, 가열 지그에 의해 로직 칩 LC를 밀어넣으면, 로직 칩 LC의 표면(3a)에 형성된 복수의 접합재(7)의 선단은, 본딩 리드(2f)의 본딩 영역(상세하게는 도시하지 않은 땜납층)과 접촉한다.
다음으로, 가열 지그(도시생략)에 로직 칩 LC가 압박된 상태에서, 가열 지그에 의해 로직 칩 LC 및 접착재 NCL1을 가열한다. 로직 칩 LC와 배선 기판(20)의 접합부에서는, 땜납재(7a: 도 23 참조) 및 본딩 리드(2f) 위의 땜납층(도시생략)이 각각 용융하여, 일체화된다. 이에 의해, 도 6에 도시한 바와 같이, 돌기 전극(7b)과 본딩 리드(2f)는, 땜납재(7a)를 개재하여 전기적으로 접속된다.
또한, 접착재 NCL1을 가열함으로써, 접착재 NCL1은 경화된다. 이에 의해, 로직 칩 LC의 일부가 매립된 상태에서 경화한 접착재 NCL1이 얻어진다. 또한, 로직 칩 LC의 이면 전극(3bp)은, 경화된 접착재 NCL1로부터 노출된다.
<제2 접착재 배치 공정>
다음으로, 도 16에 도시한 제2 접착재 배치 공정에서는, 도 27에 도시한 바와 같이, 로직 칩 LC(반도체 칩(3))의 이면(3b) 위 및 로직 칩 LC로부터 노출되는 접착재 NCL1 위에 접착재 NCL2를 배치한다. 도 27은 도 25에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 28은 도 27의 A-A선을 따른 확대 단면도이다.
상기한 도 6에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1)는 적층되는 복수의 반도체 칩(3) 중, 최하단(예를 들어 제1단째)에 탑재되는 로직 칩 LC 및 하단부터 세어 제2 단째에 탑재되는 재배선 칩 RDC 및 하단부터 세어 제3단째에 탑재되는 메모리 칩 MC1은, 어느 것이나 플립 칩 접속 방식에 의해 탑재된다. 이로 인해, 상기한 제1 접착재 배치 공정에서 설명한 바와 같이, 변형예로서는 후주입 방식을 적용할 수도 있지만, 하나의 디바이스 영역(20a: 도 27, 도 28 참조)에 대한 처리 시간을 단축하고, 제조 효율을 향상시킬 수 있는 점에서, 상기한 선도포 방식을 적용하는 것이 바람직하다.
또한, 선도포 방식에서 사용하는 접착재 NCL2는, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어지며, 로직 칩 LC(도 6 참조)와 재배선 칩 RDC(도 6 참조)의 접합부에 접착재 NCL2를 배치함으로써, 접합부에 설치되어 있는 복수의 도전성 부재(예를 들어, 도 6에 도시한 접합재(7) 및 이면 전극(3bp))의 사이를 전기적으로 절연할 수 있다.
또한, 접착재 NCL2는 에너지를 가함으로써 경도가 단단해지는(높아지는) 수지 재료로 구성되며, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL2는 도 6에 도시한 용융 전의 접합재(7)보다도 물러, 재배선 칩 RDC를 압박함으로써 변형시킬 수 있다.
또한, 본 공정에서 사용하는 접착재 NCL2로서는, 상기한 NCP(절연재 페이스트) 및 NCF(절연재 필름) 중 어느 한쪽을 사용할 수 있다. 도 27 및 도 28에 도시한 예에서는, NCP(절연재 페이스트)를 노즐(30: 도 28 참조)로부터 토출하여, 로직 칩 LC의 이면(3b) 위 및 로직 칩 LC로부터 노출되는 접착재 NCL1 위에 접착재 NCL2를 배치한다.
또한, 노즐(30)로부터 페이스트 상태의 접착재 NCL2를 토출하는 점에 관해서는, 상기 제1 접착재 배치 공정에서 설명한, 후주입 방식과 공통된다. 그러나, 본 실시 형태에서는, 도 4에 도시한 메모리 칩 MC1을 탑재하기 전에, 미리 접착재 NCL2를 탑재한다. 따라서, 모세관 현상을 이용하여 수지를 주입하는 후주입 방식과 비교하면, 접착재 NCL2의 도포 속도는 대폭 향상시킬 수 있다.
절연재 페이스트(NCP)는 절연재 필름(NCF)과 비교하여, 낮은 하중으로 도포 대상물(본 공정에서는 로직 칩 LC)과 밀착시킬 수 있다. 따라서, 본 공정 시에 이미 탑재된 로직 칩 LC에의 스트레스를 저감하는 관점에서는, 절연재 페이스트(NCP)의 편이 바람직하다. 단, 도시는 생략하였지만, 변형예로서는, 접착재 NCL2로서 절연재 필름(NCF)을 사용할 수도 있다.
도 27에 도시한 예에서는, 평면에서 보았을 때 사각형을 이루는 로직 칩 LC의 대각선을 따라 로직 칩 LC의 이면(3b) 위에 접착재 NCL2를 띠 형상으로 도포한다. 이와 같이, 접착재 NCL2의 도포 영역에, 서로 교차하는 2개의 띠 형상을 이루도록, 페이스트 상태의 접착재 NCL2를 도포하는 방식('크로스 도포 방식'이라 함)은 후술하는 제2 칩 탑재 공정에 있어서, 접착재 NCL2를 균등하게 펴 바르기 쉽다는 점에서 바람직하다. 단, 후술하는 제2 칩 탑재 공정에 있어서, 간극이 발생하지 않도록 접착재 NCL2를 펴 바를 수 있는 방법이면, 도 27과는 다른 도포 방법을 이용할 수도 있다.
<제2 칩 준비 공정>
또한, 도 16에 도시한 제2 칩 준비 공정에서는, 도 12 및 도 13에 도시한 재배선 칩 RDC를 준비한다. 재배선 칩 RDC에는, 표면(3a)에 형성되는 복수의 표면 전극(3ap) 및 이면(3b)에 형성되는 복수의 이면 전극(3bp) 및 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)이 형성된다. 또한, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)의 적어도 일부는, 평면에서 보았을 때 서로 다른 위치(예를 들어, 도 6에 도시한 바와 같이 두께 방향으로 겹치지 않는 위치)에 배치되어 있다. 도 12 및 도 13에 도시한 예에서는, 메모리 칩 MC1, MC2, MC3, MC4에 회로 구동용 전위(구동용 전원 전압)를 공급하는 복수 쌍의 표면 전극(3ap)과 이면 전극(3bp)은, 평면에서 보았을 때 동일 위치(예를 들어, 도 6에 도시한 바와 같이 두께 방향으로 겹치는 위치)에 배치되어 있다. 또한, 재배선 칩 RDC에는, 표면(3a) 또는 이면(3b) 중 어느 한쪽 또는 양쪽에, 표면 전극(3ap) 또는 이면 전극(3bp)과 관통 전극(3tsv)을 전기적으로 접속하는 인출 배선 RDL이 형성되어 있다.
재배선 칩 RDC의 제조 방법은, 상기한 바와 같이, 제1 칩 준비 공정에서 설명한 공정을 적용하여 제조할 수 있으므로, 중복된 설명은 생략한다. 또한, 도 12 및 도 13에 도시한 재배선 칩 RDC의 인출 배선 RDL은, 도 23에 도시한 배선층 형성 공정 및 도 24에 도시한 이면 전극 형성 공정으로 형성할 수 있다. 또한, 표면(3a) 또는 이면(3b)의 한쪽에 인출 배선 RDL을 형성하는 경우에는, 도 23에 도시한 배선층 형성 공정 또는 도 24에 도시한 이면 전극 형성 공정의 한쪽을 생략할 수 있다. 또한, 제1 칩 준비 공정에서 설명한 공정을 적용하면, 재배선 칩 RDC에 반도체 소자를 형성하고, 회로를 형성할 수도 있다.
<제2 칩 탑재 공정>
이어서, 도 16에 도시한 제2 칩 탑재 공정에서는, 도 29나 도 30에 도시한 바와 같이, 로직 칩 LC 위에 재배선 칩 RDC를 탑재한다. 도 29는 도 27에 도시한 로직 칩의 이면 위에 재배선 칩을 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 30은 도 29의 A-A선을 따른 확대 단면도이다.
본 공정에서는, 도 30에 도시한 바와 같이, 재배선 칩 RDC의 표면(3a)이 로직 칩 LC의 이면(3b)(또는, 배선 기판(20)의 상면(2a))과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 재배선 칩 RDC를 탑재한다. 또한, 본 공정에 의해 재배선 칩 RDC와 로직 칩 LC는 전기적으로 접속된다. 상세하게는, 도 6에 도시한 바와 같이, 재배선 칩 RDC의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 로직 칩 LC의 이면(3b)에 형성된 복수의 이면 전극(3bp)은, 접합재(7: 땜납재(7a))를 개재하여 전기적으로 접속된다.
본 공정에서는, 도 29에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p2: 칩 탑재부) 위에 재배선 칩 RDC(반도체 칩(3))를 배치한다. 칩 탑재 영역(2p2)은, 본 공정에서 재배선 칩 RDC를 탑재하는 예정 영역으로서, 제1 칩 탑재 공정에서 설명한 칩 탑재 영역(2p1)과 마찬가지로 실제로 시인 가능한 경계선이 존재할 필요는 없다. 재배선 칩 RDC의 표면(3a) 측에는 접합재(7)가 형성되어 있다. 접합재(7)는 재배선 칩 RDC의 복수의 표면 전극(3ap) 각각에 접합되어 있다. 또한, 도시는 생략하였지만, 로직 칩 LC의 복수의 이면 전극(3bp)에도 접합재(7)를 접합시켜 둘 수도 있다. 본 공정에서는, 재배선 칩 RDC의 복수의 표면 전극(3ap) 각각과, 로직 칩 LC의 복수의 이면 전극(3bp) 각각이 대향하도록 배치한다.
다음으로, 가열 지그(도시생략)를 재배선 칩 RDC의 이면(3b) 측으로 꽉 눌러, 배선 기판(20)을 향해 재배선 칩 RDC를 압박한다. 가열 처리를 행하기 전이면, 접착재 NCL2는 경화 전의 무른 상태이므로, 가열 지그에 의해 재배선 칩 RDC를 밀어넣으면, 도 28에 도시한 접착재 NCL2는 로직 칩 LC의 이면(3b)과 재배선 칩 RDC의 사이에서 펴 바를 수 있다. 또한, 재배선 칩 RDC의 표면(3a)에 형성된 복수의 접합재(7)의 선단은, 로직 칩 LC의 이면 전극(3bp)(또는 이면 전극(3bp) 위에 형성된 도시하지 않은 땜납재)과 접촉한다.
이어서, 가열 지그(도시생략)에 재배선 칩 RDC가 압박된 상태에서, 가열 지그에 의해 재배선 칩 RDC 및 접착재 NCL2를 가열한다. 재배선 칩 RDC와 로직 칩 LC의 접합부에서는, 땜납재(7a)가 용융하여 표면 전극(3ap) 및 이면 전극(3bp)에 접합된다. 이에 의해, 도 6에 도시한 바와 같이, 재배선 칩 RDC의 복수의 표면 전극(3aP)과, 로직 칩 LC의 복수의 이면 전극(3bp)은, 접합재(7: 땜납재(7a))를 개재하여 전기적으로 접속된다. 또한, 로직 칩 LC의 복수의 이면 전극(3bp)은 각각 로직 칩 LC의 복수의 관통 전극(3tsv)과 전기적으로 접속되어 있으므로, 본 공정에 의해 재배선 칩 RDC는, 로직 칩 LC의 복수의 관통 전극(3tsv)을 통해 로직 칩 LC에 형성된 회로와 전기적으로 접속된다.
또한, 접착재 NCL2를 가열함으로써, 접착재 NCL2는 경화한다. 이에 의해, 재배선 칩 RDC의 일부가 매립된 상태에서 경화한 접착재 NCL2가 얻어진다. 또한, 재배선 칩 RDC의 이면 전극(3bp)은, 경화한 접착재 NCL2로부터 노출된다.
<제3 접착재 배치 공정>
이어서, 도 16에 도시한 제3 접착재 배치 공정에서는, 도 31에 도시한 바와 같이, 재배선 칩 RDC(반도체 칩(3))의 이면(3b) 위에 접착재 NCL3을 배치한다. 도 31은 도 29에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 32는 도 31의 A-A선을 따른 확대 단면도이다.
상기한 도 6에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1)는 적층되는 복수의 반도체 칩(3) 중, 최하단(예를 들어 제1단째)에 탑재되는 로직 칩 LC 및 하단부터 세어 제2단째에 탑재되는 재배선 칩 RDC 및 하단부터 세어 제3단째에 탑재되는 메모리 칩 MC1은, 어느 것이나 플립 칩 접속 방식에 의해 탑재된다. 이로 인해, 상기한 제1 접착재 배치 공정에서 설명한 바와 같이, 변형예로서는 후주입 방식을 적용할 수도 있지만, 하나의 디바이스 영역(20a: 도 31 참조)에 대한 처리 시간을 단축하여, 제조 효율을 향상시킬 수 있는 점에서, 상기한 선도포 방식을 적용하는 것이 바람직하다.
또한, 선도포 방식에서 사용하는 접착재 NCL3은, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어지며, 재배선 칩 RDC(도 6 참조)와 메모리 칩 MC1(도 6 참조)의 접합부에 접착재 NCL3을 배치함으로써, 접합부에 설치되어 있는 복수의 도전성 부재(예를 들어, 도 6에 도시한 접합재(7) 및 이면 전극(3bp))의 사이를 전기적으로 절연할 수 있다.
또한, 접착재 NCL3은 에너지를 가함으로써 경도가 단단해지는(높아지는) 수지 재료로 구성되며, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL3은 도 6에 도시한 용융 전의 접합재(7)보다도 물러서, 재배선 칩 RDC를 압박함으로써 변형시킬 수 있다.
또한, 본 공정에서 사용하는 접착재 NCL3으로서는, 상기한 NCP(절연재 페이스트) 및 NCF(절연재 필름) 중 어느 한쪽을 사용할 수 있다. 도 31 및 도 32에 도시한 예에서는, 재배선 칩 RDC의 이면(3b) 위에 NCF(절연재 필름)인 접착재 NCL3을 배치한다. NCF(절연재 필름)를 사용하는 경우, 본 공정에 있어서, 재배선 칩 RDC의 이면(3b)에 형성된 이면 전극(3bp) 및 인출 배선 RDL이 접착재 NCL3에 덮이고, 밀착하도록 배치한다.
<제3 칩 준비 공정>
또한, 도 16에 도시한 제3 칩 준비 공정에서는, 도 4에 도시한 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 준비한다. 본 실시 형태에 대한 변형예로서는, 로직 칩 LC 위에 메모리 칩 MC1, MC2, MC3, MC4를 순차 적층할 수 있다. 그러나, 본 실시 형태에서는, 메모리 칩 MC1, MC2, MC3, MC4를 미리 적층하여, 도 34에 도시한 적층체(메모리 칩 적층체, 반도체 칩 적층체) MCS를 형성하는 실시 형태에 대하여 설명한다. 이하에서 설명한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 형성하는 경우, 예를 들어 도 16에 도시한 제3 칩 준비 공정 이외의 공정과는 별도의 장소에서, 다른 공정과는 독립하여 행할 수 있다. 예를 들어, 적층체 MCS는, 구입 부품으로서 준비하는 것도 가능하다. 이로 인해, 도 16에 도시한 조립 공정을 간략화하고, 전체적으로 제조 효율을 향상시킬 수 있는 점에서 유리하다.
도 33은, 도 4에 도시한 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 34는 도 33에 이어지는 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 33 및 도 34에 도시한 복수의 메모리 칩 MC1, MC2, MC3, MC4 각각의 제조 방법은, 도 23 및 도 24를 이용하여 설명한 반도체 칩의 제조 방법을 적용하여 제조할 수 있으므로, 설명을 생략한다.
우선, 조립 기재 준비 공정으로서, 도 34에 도시한 적층체 MCS를 조립하기 위한 기재(34: 조립 기재)를 준비한다. 기재(34)는 복수의 메모리 칩 MC1, MC2, MC3, MC4를 적층하는 조립면(34a)을 갖고, 조립면(34a)에는 접착층(35)이 형성되어 있다.
다음으로 칩 적층 공정으로서, 메모리 칩 MC1, MC2, MC3, MC4를 기재(34)의 조립면(34a) 위에 적층한다. 도 33에 도시한 예에서는, 적층되는 각 반도체 칩의 이면(3b)이 기재(34)의 조립면(34a)과 대향하도록, 메모리 칩 MC4, MC3, MC2, MC1의 순으로, 순차 적층된다. 상단측의 반도체 칩(3)의 이면 전극(3bp)과 하단측의 반도체 칩(3)의 표면 전극(3ap)은, 예를 들어 접합재(7: 땜납재(7a))에 의해 접합된다. 또한, 최상단에 배치되는 메모리 칩 MC1의 표면 전극(3ap)에는, 돌기 전극(7b) 및 돌기 전극(7b)의 선단 접합되는 땜납재(7a)가 형성되어 있다.
다음으로, 도 34에 도시한 적층체 밀봉 공정에서는, 적층된 복수의 반도체 칩(3)의 사이에, 수지(언더필 수지)를 공급하고, 밀봉체(6: 칩 적층체용 밀봉체, 칩 적층체용 수지체)를 형성한다. 이 밀봉체(6)는 상기 제1 접착재 배치 공정에서 설명한, 후주입 방식에 의해 형성된다. 즉, 미리 복수의 반도체 칩(3)을 적층한 후, 노즐(36)로부터 언더필 수지(6a)를 공급하고, 적층된 복수의 반도체 칩(3)의 사이에 매립한다. 언더필 수지(6a)는 도 16에 도시한 밀봉 공정에서 사용하는 밀봉용의 수지보다도 점도가 낮아, 모세관 현상을 이용하여 복수의 반도체 칩(3)의 사이에 매립할 수 있다. 그 후, 반도체 칩(3)의 사이에 매립된 언더필 수지(6a)를 경화시켜서 밀봉체(6)를 얻는다.
이 후주입 방식에서 밀봉체(6)를 형성하는 방법은, 소위 트랜스퍼 몰드 방식과 비교하여 간극의 매립 특성이 우수하기 때문에, 적층된 반도체 칩(3) 사이의 간극이 좁은 경우에 적용하기에 유효하다. 또한, 도 34에 도시한 바와 같이 언더필 수지(6a)를 매립하는 간극이 복수단에 형성되어 있는 경우, 복수의 간극에 대하여 일괄하여 언더필 수지(6a)를 매립할 수 있다. 이로 인해, 전체적으로는 처리 시간을 단축할 수 있다.
다음으로, 조립 기재 제거 공정에서는, 기재(34) 및 접착층(35)을 메모리 칩 MC4의 이면(3b)으로부터 박리시켜 제거한다. 기재(34)와 접착층(35)을 제거하는 방법으로서는, 예를 들어 접착층(35)에 포함되는 수지 성분(예를 들어 자외선 경화 수지)을 경화시키는 방법을 적용할 수 있다. 이상의 공정에 의해, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층되고, 각 메모리 칩 MC1, MC2, MC3, MC4의 접속부가 밀봉체(6)에 의해 밀봉된 적층체 MCS가 얻어진다. 이 적층체 MCS는, 복수의 표면 전극(3ap)이 형성된 표면(3a)(메모리 칩 MC1의 표면(3a)) 및 표면(3a)의 반대측에 위치하는 이면(3b)(메모리 칩 MC4의 이면(3b))을 갖는 하나의 메모리 칩이라고 간주할 수 있다.
<제3 칩 탑재 공정>
다음으로, 도 16에 도시한 제3 칩 탑재 공정에서는, 도 35나 도 36에 도시한 바와 같이, 로직 칩 LC 위에 재배선 칩 RDC를 탑재한다. 도 35는 도 31에 도시한 재배선 칩의 이면 위에 메모리 칩의 적층체를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 36은, 도 35의 A-A선을 따른 확대 단면도이다.
본 공정에서는, 도 36에 도시한 바와 같이, 적층체 MCS의 표면(3a)이 재배선 칩 RDC의 이면(3b)(또는, 배선 기판(20)의 상면(2a))과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 적층체 MCS를 탑재한다. 또한, 본 공정에 의해 적층체 MCS와 재배선 칩 RDC는 전기적으로 접속된다. 상세하게는, 도 6에 도시한 바와 같이, 적층체 MCS의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 재배선 칩 RDC의 이면(3b)에 형성된 복수의 이면 전극(3bp)은, 접합재(7: 땜납재(7a))를 개재하여 전기적으로 접속된다.
본 공정에서는, 도 35에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p3: 칩 탑재부) 위에 적층체 MCS(반도체 칩(3))를 배치한다. 칩 탑재 영역(2p3)은, 본 공정에서 적층체 MCS를 탑재하는 예정 영역으로서, 제1 칩 탑재 공정에서 설명한 칩 탑재 영역(2p1)과 마찬가지로 실제로 시인 가능한 경계선이 존재할 필요는 없다. 적층체 MCS의 표면(3a) 측에는 접합재(7)가 형성되어 있다. 접합재(7)는 적층체 MCS의 복수의 표면 전극(3ap)의 각각에 접합되어 있다. 또한, 도시는 생략하였지만, 재배선 칩 RDC의 복수의 이면 전극(3bp)에도 접합재(7)를 접합시켜 둘 수도 있다. 본 공정에서는, 적층체 MCS의 복수의 표면 전극(3ap)의 각각과, 재배선 칩 RDC의 복수의 이면 전극(3bp)의 각각이 대향하도록 배치한다.
다음으로, 가열 지그(도시생략)를 적층체 MCS의 이면(3b) 측으로 꽉 눌러, 배선 기판(20)을 향해 적층체 MCS를 압박한다. 가열 처리를 행하기 전이면, 접착재 NCL3은 경화 전의 무른 상태이므로, 가열 지그에 의해 적층체 MCS를 밀어넣으면, 적층체 MCS의 표면(3a)에 형성된 복수의 접합재(7)의 선단은, 재배선 칩 RDC의 이면 전극(3bp)(또는 이면 전극(3bp) 위에 형성된 땜납재(도시생략))과 접촉한다.
다음으로, 가열 지그(도시생략)에 적층체 MCS가 압박된 상태에서, 가열 지그에 의해 적층체 MCS 및 접착재 NCL3을 가열한다. 적층체 MCS와 재배선 칩 RDC의 접합부에서는, 땜납재(7a)가 용융하여 표면 전극(3ap) 및 이면 전극(3bp)에 접합된다. 이에 의해, 도 6에 도시한 바와 같이, 적층체 MCS의 복수의 표면 전극(3ap)과, 재배선 칩 RDC의 복수의 이면 전극(3bp)은, 접합재(7: 땜납재(7a))를 개재하여 전기적으로 접속된다. 또한, 재배선 칩 RDC의 복수의 이면 전극(3bp)은 각각 재배선 칩 RDC의 복수의 관통 전극(3tsv)과 전기적으로 접속되어 있으므로, 본 공정에 의해 적층체 MCS는, 재배선 칩 RDC 및 로직 칩 LC의 복수의 관통 전극(3tsv)을 통해 로직 칩 LC에 형성된 회로와 전기적으로 접속된다.
또한, 접착재 NCL3을 가열함으로써, 접착재 NCL3은 경화한다. 이에 의해, 적층체 MCS의 일부가 매립된 상태에서 경화한 접착재 NCL3이 얻어진다. 또한, 적층체 MCS의 이면 전극(3bp)은, 경화한 접착재 NCL3으로부터 노출된다.
<밀봉 공정>
다음으로, 도 16에 도시한 밀봉 공정에서는, 도 37에 도시한 바와 같이, 배선 기판(20)의 상면(2a), 로직 칩 LC, 재배선 칩 RDC 및 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 수지로 밀봉하여, 밀봉체(4)를 형성한다. 도 37은 도 36에 도시한 배선 기판 위에 밀봉체를 형성하고, 적층된 복수의 반도체 칩을 밀봉한 상태를 나타내는 확대 단면도이다. 또한, 도 38은, 도 37에 도시한 밀봉체의 전체 구조를 나타내는 평면도이다.
본 실시 형태에서는, 도 38에 도시한 바와 같이, 복수의 디바이스 영역(20a: 복수의 디바이스 영역(20a)에 각각 탑재된 복수의 반도체 칩)을 일괄하여 밀봉하는 밀봉체(4)를 형성한다. 이러한 밀봉체(4)의 형성 방법은, 일괄 밀봉(Block Mo;ding) 방식이라 불리며, 이 일괄 밀봉 방식에 의해 제조된 반도체 패키지를 MAP(Multi Array Package)형 반도체 장치라 부른다. 일괄 밀봉 방식에서는, 각 디바이스 영역(20a)의 간격을 작게 할 수 있으므로, 1매의 배선 기판(20)에서의 유효 면적이 커진다. 즉, 1매의 배선 기판(20)으로부터 취득할 수 있는 제품 개수가 증가한다. 이와 같이, 1매의 배선 기판(20)에서의 유효 면적을 크게 함으로써, 제조 공정을 효율화할 수 있다.
또한, 본 실시 형태에서는, 성형 금형(도시생략) 내에 가열 연화시킨 수지를 압입하여 성형한 후, 수지를 열경화시키는, 소위 트랜스퍼 몰드 방식에 의해 형성한다. 트랜스퍼 몰드 방식에 의해 형성된 밀봉체(4)는 예를 들어 도 37에 도시한 적층체 MCS를 밀봉하는 밀봉체(6)와 같이, 액상의 수지를 경화시킨 것과 비교하여, 내구성이 높으므로, 보호 부재로서 적합하다. 또한, 예를 들어 실리카(이산화규소; SiO2) 입자 등의 필러 입자를 열경화성 수지에 혼합함으로써, 밀봉체(4)의 기능(예를 들어, 휨 변형에 대한 내성)을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 적층되는 복수의 반도체 칩(3)의 접합부(전기적 접속부)는 접착재 NCL1, NCL2, NCL3 및 밀봉체(6)에 의해 밀봉되어 있다. 따라서, 변형예로서는, 밀봉체(4)를 형성하지 않는 실시 형태에 적용할 수 있다. 이 경우, 본 밀봉체 공정은 생략할 수 있다.
<볼 마운트 공정>
이어서, 도 16에 도시한 볼 마운트 공정에서는, 도 39에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에 형성된 복수의 랜드(29)에, 외부 단자가 되는 복수의 땜납 볼(5)을 접합한다. 도 39는, 도 37에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
본 공정에서는, 도 39에 도시한 바와 같이 배선 기판(20)의 상하를 반전시킨 후, 배선 기판(20)의 하면(2b)에 있어서 노출되는 복수의 랜드(29) 각각의 위에 땜납 볼(5)을 배치한 후, 가열함으로써 복수의 땜납 볼(5)과 랜드(29)를 접합한다. 본 공정에 의해, 복수의 땜납 볼(5)은 배선 기판(20)을 개재하여 복수의 반도체 칩(3: 로직 칩 LC, 재배선 칩 RDC 및 메모리 칩 MC1, MC2, MC3, MC4)과 전기적으로 접속된다. 단, 본 실시 형태에서 설명하는 기술은, 어레이 형상으로 땜납 볼(5)을 접합한, 소위 BGA(Ball Grid Array)형 반도체 장치에 한하여 적용시키는 것은 아니다. 예를 들어, 본 실시 형태에 대한 변형예로서는, 땜납 볼(5)을 형성하지 않고, 랜드(29)를 노출시킨 상태, 또는 랜드(2g)에 땜납 볼(5)보다도 얇게 땜납 페이스트를 도포한 상태에서 출하하는, 소위 LGA(Land Grid Array)형 반도체 장치에 적용할 수 있다. LGA형 반도체 장치의 경우에는, 볼 마운트 공정은 생략할 수 있다.
<개편화 공정>
다음으로, 도 16에 도시한 개편화 공정에서는, 도 40에 도시한 바와 같이, 배선 기판(20)을 디바이스 영역(20a)마다 분할한다. 도 40은 도 39에 도시한 다수개 취득의 배선 기판을 개편화한 상태를 나타내는 단면도이다. 본 공정에서는, 도 40에 도시한 바와 같이, 다이싱 라인(20c: 다이싱 영역)을 따라 배선 기판(20) 및 밀봉체(4)를 절단하고, 개편화된 복수의 반도체 장치(1: 도 4 참조)를 취득한다. 절단 방법은 특별히 한정되지 않지만, 도 40에 도시한 예에서는, 다이싱 블레이드(40: 회전 날)를 사용하여 테이프재(41: 다이싱 테이프)에 접착 고정된 배선 기판(20) 및 밀봉체(4)를 배선 기판(20)의 하면(2b) 측으로부터 절삭 가공하여 절단하는 실시 형태를 나타내고 있다. 단, 본 실시 형태에서 설명하는 기술은, 복수의 디바이스 영역(20a)을 구비한, 다수개 취득 기판인 배선 기판(20)을 사용하는 경우에 한하여 적용시키는 것은 아니다. 예를 들어, 반도체 장치 1개분에 상당하는 배선 기판(2: 도 4 참조) 위에 복수의 반도체 칩(3)을 적층한 반도체 장치에 적용할 수 있다. 이 경우, 개편화 공정은 생략할 수 있다.
이상의 각 공정에 의해, 도 1 내지 도 13을 이용하여 설명한 반도체 장치(1)가 얻어진다. 그 후, 외관 검사나 전기적 시험 등 필요한 검사, 시험을 행하고, 출하, 또는 실장 기판(도시생략)에 실장한다.
(실시 형태 2)
상기 실시 형태 1에서는, 로직 칩 LC나 메모리 칩 MC1 등의 설계상의 자유도를 향상시킬 수 있는 실시 형태로서, 로직 칩 LC와 메모리 칩 MC1의 사이에, 재배선 칩 RDC를 배치하고, 재배선 칩 RDC를 개재하여 로직 칩 LC와 메모리 칩 MC1을 전기적으로 접속하는 실시 형태에 대하여 설명하였다. 본 실시 형태 2에서는, 로직 칩 LC와 재배선 칩 RDC를, 각각 배선 기판(2) 위에 배열하여 탑재하는 실시 형태에 대하여 설명한다. 또한, 본 실시 형태 2에서는 이미 설명한 실시 형태 1과의 상이점을 중심으로 설명하고, 중복된 설명은 원칙으로서 생략한다.
도 41은, 도 4에 대한 변형예인 반도체 장치의 단면도이다. 또한, 도 42는, 도 41에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다. 또한, 도 43은, 도 41 및 도 42에 도시한 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다. 또한, 도 41에서는, 도면의 이해를 돕기 위해서 단자 수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(29), 땜납 볼(5))의 수는, 도 41에 도시한 형태로는 한정되지 않는다. 또한, 도 42에서는, 로직 칩 LC와 메모리 칩 MC4의 평면에서 보았을 때의 위치 관계나 평면 사이즈의 차이를 보기 쉽게 하기 위해서, 로직 칩 LC 및 재배선 칩 RDC의 윤곽을, 점선(로직 칩 LC의 윤곽의 일부는 실선)으로 나타내고 있다.
우선, 반도체 장치(1c)는 도 41에 도시한 바와 같이 로직 칩 LC와 재배선 칩 RDC가, 두께 방향으로 겹치지 않도록 인접하여 배선 기판(2) 위에 탑재되면서, 로직 칩 LC 및 재배선 칩 RDC와 겹치도록, 적층체 MCS가 재배선 칩 RDC 위에 적층되어 있는 점에서, 도 4에 도시한 반도체 장치(1)와 상이하다. 다시 말하면, 도 42에 도시한 바와 같이, 반도체 장치(1c)는 로직 칩 LC가 탑재되는 칩 탑재 영역(2p1: 칩 탑재부)과 재배선 칩 RDC가 탑재되는 칩 탑재 영역(2p2: 칩 탑재부)이 평면에서 보았을 때 겹치지 않고, 배선 기판(2)의 상면(2a) 측으로 나란히 배치되어 있다.
반도체 장치(1c)와 같이, 복수의 반도체 칩(3)을 배선 기판(2) 위에 나란히 탑재하는 경우, 복수의 반도체 칩(3)의 적층 두께를 얇게 할 수 있다. 따라서, 반도체 장치(1c)는 상기 실시 형태 1에서 설명한 반도체 장치(1: 도 4 참조)보다도 박형화할 수 있다. 또한, 페이스다운 실장 방식(플립 칩 접속 방식)으로 반도체 칩(3)을 실장하는 경우, 반도체 칩(3) 위에 실장하는 것보다도 배선 기판(2) 위에 실장하는 편이, 용이하게 실장할 수 있다.
또한, 도 41에 도시한 바와 같이 반도체 장치(1c)의 로직 칩 LC와 재배선 칩 RDC는, 각각 표면(3a)이 배선 기판(2)의 상면(2a)과 대향한 상태에서, 페이스다운 실장 방식(플립 칩 접속 방식)으로 배선 기판(2) 위에 탑재되어 있다. 또한, 재배선 칩 RDC 위에는, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS가 페이스다운 실장 방식(플립 칩 접속 방식)으로 배선 기판(2) 위에 탑재되어 있다. 재배선 칩 RDC 위와, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는, 재배선 칩 RDC에 형성된 복수의 관통 전극(3tsv)을 통해 전기적으로 접속되어 있다. 또한, 반도체 장치(1c)는 로직 칩 LC의 복수의 표면 전극(3ap)과 재배선 칩 RDC의 복수의 표면 전극(3ap)이, 배선 기판(2)이 갖는 복수의 배선(2d)을 통해 전기적으로 접속되어 있는 점에서 도 4에 도시한 반도체 장치(1)와 상이하다.
반도체 장치(1c)와 같이 로직 칩 LC와, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS가 탑재된 재배선 칩 RDC를, 배선 기판(2)을 개재하여 전기적으로 접속하는 경우의 회로 구성예를 설명하면 예를 들어 도 43에 도시한 바와 같이 된다. 도 43에 도시한 예에서는, 로직 칩 LC가 갖는 내부 인터페이스 회로 NIF와 재배선 칩 RDC의 중계 회로 TC를 연결하는 전송 경로의 사이에 배선 기판(2)이 개재된다. 이로 인해, 배선 기판(2)에 형성된 복수의 배선(2d: 도 41 참조)에 의해, 로직 칩 LC와 재배선 칩 RDC의 전극(외부 단자)의 위치를 어저스트할 수 있다.
즉, 반도체 장치(1c)의 경우, 로직 칩 LC가 갖는 내부 인터페이스 회로 NIF와, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 내부 인터페이스 회로 NIF를 접속하기 위해서, 로직 칩 LC에 관통 전극(3tsv: 도 6 참조)을 형성할 필요가 없다. 이로 인해, 도 41에 도시한 예에서는, 로직 칩 LC에는 표면(3a) 측과 이면(3b) 측을 전기적으로 접속하는 관통 전극(3tsv: 도 6 참조)이 존재하지 않는다. 또한, 로직 칩 LC의 이면(3b)에는 이면 전극(3bp: 도 6 참조)이 형성되어 있지 않다. 이로 인해, 반도체 장치(1c)의 경우, 상기한 반도체 장치(1)보다도 로직 칩 LC의 구조를 단순화하는 것이 가능하므로, 설계상의 자유도가 향상된다. 또한, 로직 칩 LC를 제조하는 단계에서, 관통 전극(3tsv)이나 이면 전극(3bp)을 형성하는 공정을 생략할 수 있으므로, 제조 효율을 향상시킬 수 있다.
단, 도 41에 도시한 바와 같이, 로직 칩 LC의 이면(3b)의 일부가, 적층체 MCS로부터 노출되는 경우, 이면(3b)의 노출 영역 위에 별도의 전자 부품(예를 들어 반도체 칩(3))을 페이스다운 실장 방식(플립 칩 접속 방식)으로 탑재하는 실시 형태에 적용할 수도 있다. 이 경우, 로직 칩 LC에 예를 들어 도 6에 도시한 바와 같은 관통 전극(3tsv) 및 이면 전극(3bp)을 접속함으로써, 로직 칩 LC 위에 탑재되는 전자 부품(도시생략)과, 로직 칩 LC를 전기적으로 접속할 수 있다.
또한, 로직 칩 LC와 재배선 칩 RDC의 전극(외부 단자)의 위치를 배선 기판(2)에 의해 어저스트하면, 예를 들어 도 42에 도시한 바와 같이 반도체 장치(1c)가 갖는 재배선 칩 RDC의 평면 사이즈를 도 3에 도시한 반도체 장치(1)가 갖는 재배선 칩 RDC의 평면 사이즈보다도 작게 할 수 있다. 도 42에 도시한 예에서는, 재배선 칩 RDC의 평면 사이즈는, 메모리 칩 MC4의 평면 사이즈 및 로직 칩 LC의 평면 사이즈보다도 작다. 또한, 도 41에 도시한 예에서는, 재배선 칩 RDC는, 표면(3a) 및 이면(3b)에 각각 인출 배선 RDL이 형성되어 있지만, 변형예로서 인출 배선 RDL이 형성되지 않는 구성으로 할 수 있다. 이 경우, 재배선 칩 RDC의 평면 사이즈를 더 소형화할 수 있다. 단, 인출 배선 RDL을 재배선 칩 RDC에 형성하지 않는 경우에는, 메모리 칩의 표면 전극(3ap)의 레이아웃에 맞춰서 배선 기판(2)의 상면(2a)에 복수의 본딩 리드(2f)를 형성해야 한다. 그로 인해, 복수의 본딩 리드(2f)의 용이한 설계(레이아웃)도 고려한 경우에는, 상기 실시 형태와 같이, 재배선 칩 RDC에 인출 배선 RDL을 형성해 두는 것이 바람직하다.
재배선 칩 RDC의 평면 사이즈를 소형화하면, 재배선 칩 RDC의 제조 효율은 향상되지만, 재배선 칩 RDC 위에 적층체 MCS를 탑재할 때에는, 적층체 MCS가 안정되기 어려워진다. 따라서, 도 41 및 도 42에 도시한 바와 같이, 메모리 칩 MC1의 표면(3a)과 배선 기판(2)의 상면(2a) 사이에, 로직 칩 LC의 적어도 일부를 배치하는 것이 바람직하다. 다시 말하면, 로직 칩 LC의 적어도 일부는, 메모리 칩 MC1에 의해 덮여 있는 것이 바람직하다. 이에 의해, 재배선 칩 RDC 위에 적층체 MCS를 탑재할 때에 적층체 MCS를 접착 고정하는 접착재 NCL3의 배치 범위를, 재배선 칩 RDC의 이면(3b) 및 로직 칩 LC의 이면(3b) 위로 넓힐 수 있으므로, 적층체 MCS가 실장 시에 기울어지기 어렵게 된다. 즉, 재배선 칩 RDC 위에 적층체 MCS를 탑재 할 때의 안정성이 향상된다.
재배선 칩 RDC 위에 적층체 MCS를 탑재할 때의 안정성을 향상시키는 관점에서는, 재배선 칩 RDC의 이면(3b)의 높이가 로직 칩 LC의 이면(3b)의 높이와 동일 정도로 되어 있으면 된다. 그러나, 적층체 MCS를 탑재할 때에 메모리 칩 MC1의 표면(3a)이 로직 칩 LC의 이면(3b) 등과 예를 들어 접촉하여 손상되는 것을 억제하는 관점에서, 도 41에 도시한 바와 같이 재배선 칩 RDC의 이면(3b)의 높이가 로직 칩 LC의 이면(3b)의 높이보다도 높아지고 있는 것이 바람직하다. 재배선 칩 RDC와 적층체 MCS는 복수의 접합재(7: 도 6 참조)를 개재하여 접속되므로, 메모리 칩 MC1의 표면(3a)과 재배선 칩 RDC의 이면(3b)은 접촉하기 어렵다. 그러나, 메모리 칩 MC1의 표면(3a)과 로직 칩 LC의 이면(3b) 사이에는 접합재(7)가 존재하지 않으므로, 재배선 칩 RDC의 이면(3b)보다도 낮은 위치에 로직 칩 LC의 이면(3b)을 배치하는 것이 바람직하다.
또한, 도 43에 도시한 예에서는, 로직 칩 LC의 입출력 회로 NS1을 구동하는 전원 회로(입출력용 전원 회로) DR1에 접속되는 전원선 V2와, 메모리 칩 MC1, MC2, MC3, MC4의 입출력 회로 NS2를 구동하는 전원 회로(입출력용 전원 회로) DR3에 접속되는 전원선 V4를 각각 독립하여 배선 기판(2)에 접속하고 있다. 반도체 장치(1c)의 경우, 재배선 칩 RDC와 로직 칩 LC가, 각각 배선 기판(2)에 접속되므로, 전원선 V2, V4를 각각 독립하여 설치하여도, 로직 칩 LC에 형성되는 단자 수(전극 수)는 증가하지 않는다.
또한, 반도체 장치(1c)의 경우, 메모리 칩 MC1, MC2, MC3, MC4의 입출력 회로 NS2를 구동하는 전원 회로(입출력용 전원 회로) DR3에 접속되는 전원선 V4, 및 메모리 칩 MC1, MC2, MC3, MC4의 코어 회로 CR2를 구동하는 전원 회로(입출력용 전원 회로) DR4에 접속되는 전원선 V3이, 각각 배선 기판(2)에 접속되고, 로직 칩 LC에는 접속되지 않는다. 이로 인해, 전원의 공급원과 전원을 소비하는 회로 간의 전송 거리를 더 짧게 하는 것이 가능해져서, 순간적인 전압 강하 등에 의한 동작의 불안정화를 억제할 수 있는 점에서 바람직하다.
상기한 상이점 이외에는, 도 41 내지 도 43에 도시한 반도체 장치(1c)는 도 3 내지 도 5에 도시한 반도체 장치(1)와 마찬가지이므로, 중복된 설명은 생략한다. 또한, 반도체 장치(1c)의 제조 방법은, 상기 실시 형태 1에서 설명한 도 16에 도시한 제2 접착재 배치 공정으로, 칩 탑재 영역(2p1: 도 42 참조)의 옆에 배치되는 칩 탑재 영역(2p2: 도 42 참조)에 접착재 NCL2를 배치하는 점에서 반도체 장치(1)의 제조 방법과 상이하다. 또한, 도 16에 도시한 제2 칩 탑재 공정으로, 재배선 칩 RDC와 배선 기판(2)을 전기적으로 접속하는 점에서 반도체 장치(1)의 제조 방법과 상이하다. 상기 상이점 이외에서는, 상기 실시 형태 1에서 설명한 반도체 장치의 제조 방법을 적용할 수 있으므로, 중복된 설명은 생략한다.
<그 밖의 변형예>
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어 상기 실시 형태 1 및 상기 실시 형태 2에서는, 인출 배선 RDL(도 6 참조) 등의 도체 패턴에 의해 구성되는 단순한 중계 회로 TC(도 5 참조)만이 형성된 재배선 칩 RDC(도 6 참조)를 사용하는 실시 형태에 대하여 설명하였다. 그러나 변형예로서, 예를 들어 도 44에 도시한 반도체 장치(1d)와 같이, 재배선 칩 RDC에, 중계 회로 TC 외에 메모리 칩 MC1, MC2, MC3, MC4의 주기억 회로 MM의 동작을 제어하는 제어 회로 CU1의 일부를 형성할 수 있다. 도 44는 도 5에 대한 변형예인 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다.
도 44에 도시한 반도체 장치(1d)가 갖는 재배선 칩 RDC에는, 중계 회로 TC 외에 신호선의 통신 주파수(클록수)를 증가시키는 제어 회로 CU1이 형성되어 있다. 이 경우, 재배선 칩 RDC와 로직 칩 LC를 접속하는 신호선의 수를 메모리 칩 MC1과 재배선 칩 RDC를 접속하는 신호선의 수보다도 적게 할 수 있다. 즉, 로직 칩 LC가 갖는 이면 전극(3bp: 도 6 참조) 및 관통 전극(3tsv: 도 6 참조)의 수를 저감할 수 있다. 다시 말하면, 재배선 칩 RDC의 이면 전극(3bp)의 수보다도 표면 전극(3ap)의 수를 적게 할 수 있다. 이 결과, 로직 칩 LC에 관통 전극(3tsv)을 형성하기 위해 필요한 제약이 저감되므로, 로직 칩 LC의 설계상의 자유도를 향상시킬 수 있다.
또한 예를 들어, 도 44에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 주기억 회로 MM의 동작을 제어하는 제어 회로 CU1을 재배선 칩 RDC에 형성하는 기술을, 상기 실시 형태 2에서 설명한 반도체 장치(1c)와 조합하여 적용할 수도 있다.
또한 예를 들어, 상기 실시 형태 1 및 상기 실시 형태 2에서는, 로직 칩 LC, 재배선 칩 RDC 및 복수의 메모리 칩 MC1, MC2, MC3, MC4가, 각각 배선 기판(2)의 상면(2a) 측에 탑재되는 실시 형태에 대하여 설명하였다. 그러나 변형예로서 도 45에 도시한 반도체 장치(1e)와 같이, 로직 칩 LC를 배선 기판(2)의 실장면인 하면(2b) 측에 탑재할 수 있다. 도 45는, 도 41에 대한 변형예인 반도체 장치의 단면도이다. 도 45에 도시한 반도체 장치(1e)는 로직 칩 LC가 배선 기판(2)의 실장면인 하면(2b) 측에 탑재되어 있는 점에서, 도 41에 도시한 반도체 장치(1c)와는 상이하다. 다시 말하면, 반도체 장치(1e)에서는, 로직 칩 LC와 재배선 칩 RDC의 사이에 배선 기판이 배치된다.
또다시 말하면, 반도체 장치(1e)의 배선 기판(2)은 로직 칩 LC를 탑재하기 위한 칩 탑재 영역을 하면(2b)에, 재배선 칩 RDC를 탑재하기 위한 칩 탑재 영역을 상면(2a)에, 각각 구비하고 있다. 또한, 로직 칩 LC 및 재배선 칩 RDC는, 각각 페이스다운 실장 방식(필립 칩 접속 방식)에 의해 배선 기판(2)에 탑재된다. 즉, 재배선 칩 RDC는, 표면(3a)이 배선 기판(2)의 상면(2a)과 대향하도록 배선 기판(2) 위에 탑재된다. 또한, 로직 칩 LC는 표면(3a)이 배선 기판(2)의 하면(2b)과 대향하도록 배선 기판(2)에 탑재된다.
또한, 도 45에 도시한 예에서는, 로직 칩 LC와 재배선 칩 RDC는, 두께 방향으로 겹치는 위치에 배치된다. 이에 의해, 로직 칩 LC와 재배선 칩 RDC를 전기적으로 접속하는 전송 경로의 거리를 짧게 할 수 있다. 또한, 로직 칩 LC는, 배선 기판(2)의 하면(2b)의 중앙부에 배치되고, 반도체 칩(1e)의 외부 단자인 복수의 랜드(2g: 땜납 볼(5))는 로직 칩 LC의 주위에 배치된다. 이 경우, 반도체 칩의 외부 인터페이스 회로(예를 들어 도 44에 도시한 외부 인터페이스 회로 GIF)와 외부 단자의 거리를 짧게 할 수 있다.
단, 반도체 장치(1e)와 같이 배선 기판(2)의 상하면에 각각 반도체 칩(3)을 탑재하는 경우, 배선 기판(2) 내의 배선(2d)의 주회 레이아웃이 복잡화하기 때문에, 배선층 수가 증가하는 경향이 있다. 또한, 배선 기판(2)의 실장면측에 칩 탑재 영역을 형성함으로써, 외부 단자의 배치 스페이스가 부족한 경우가 있어, 실장 면적이 대형화하기 쉽다. 따라서, 배선층수를 적게 하는 관점, 또는 실장 면적을 저감하는 관점에서는, 도 4에 도시한 반도체 장치(1)나 도 41에 도시한 반도체 장치(1c)와 같이, 칩 탑재면인 상면(2a) 측에, 로직 칩 LC 및 칩 재배선 칩 RDC를 탑재하는 것이 바람직하다.
1, 1a, 1b, 1c: 반도체 장치
2: 배선 기판
2a: 상면(면, 주면, 칩 탑재면)
2b: 하면(면, 주면, 실장면)
2c: 측면
2d: 배선
2d1: 배선
2d2: 비아 배선
2e: 절연층(코어층)
2f: 본딩 리드(단자, 칩 탑재면 측 단자, 전극)
2g: 랜드
2h, 2k: 절연막(솔더 레지스트막)
2hw: 개구부
2k: 절연막(솔더 레지스트막)
2kw: 개구부
2p1, 2p3: 칩 탑재 영역(칩 탑재부)
3: 반도체 칩
3a: 표면(주면, 상면)
3ap, 3ap1, 3ap2: 표면 전극(전극, 패드)
3ap1: 표면 전극
3ap2: 표면 전극
3b: 이면(주면, 하면)
3bp, 3bp1, 3bp2: 이면 전극(전극, 패드)
3c: 측면
3d: 배선층(칩 배선층)
3p: 이면 전극
3tsh: 구멍(개구부)
3tsv: 관통 전극
4: 밀봉체(수지체)
4a: 상면(면, 표면)
4b: 하면(면, 이면)
4c: 측면
5: 땜납 볼(외부 단자, 전극, 외부 전극)
6: 밀봉체(칩 적층체용 밀봉체, 칩 적층체용 수지체)
6a: 언더필 수지
7: 접합재(도전성 부재, 범프 전극, 돌기 전극)
7a: 땜납재
7b: 돌기 전극
20: 배선 기판
20a: 디바이스 영역
20b: 프레임부(외측 프레임)
20c: 다이싱 라인(다이싱 영역)
25: 마스크
26: 지지 기재
27: 보호층
28: 연마 지그
30: 노즐
34: 기재(조립 기재)
34a: 조립면
35: 접착층
36: 노즐
40: 다이싱 블레이드(회전 날)
41: 테이프재(다이싱 테이프)
AS: 어드레스선(신호선)
CR1, CR2: 코어 회로(주회로)
CU: 제어 회로
DR: 전원 회로(구동 회로)
DR1: 전원 회로(입출력용 전원 회로)
DR2: 전원 회로(코어용 전원 회로)
DR3: 전원 회로(입출력용 전원 회로)
DR4: 전원 회로(코어용 전원 회로)
DS: 데이터선(신호선)
G1, G2: 간격
GIF: 외부 인터페이스 회로(외부 입출력 회로)
LC: 로직 칩(반도체 칩)
MC1, MC2, MC3, MC4: 메모리 칩(반도체 칩)
MCS: 적층체(메모리 칩 적층체, 반도체 칩 적층체)
MM: 주기억 회로(기억 회로)
MR: 메모리 영역(기억 회로 소자 배열 영역)
NCL1, NCL2, NCL3: 접착재(절연성 접착재)
NIF: 내부 인터페이스 회로(내부 입출력 회로)
NS1, NS2: 입출력 회로
NS2: 코어 회로
OS: 신호선
PU: 연산 처리 회로
RDC: 재배선 칩(인터페이스 칩)
RDL: 인출 배선(재배선)
SG: 신호선
Si: 실리콘
SM: 보조 기억 회로(기억 회로)
T1: 두께
TA: 두께
TC: 중계 회로
Vl, V2, V3, V4: 전원선
WH: 웨이퍼(반도체 기판)
WHb: 이면(주면, 하면)
WHs: 표면(주면, 상면)

Claims (20)

  1. 제1면, 및 상기 제1면과는 반대측의 제2면을 갖는 배선 기판과,
    제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 상기 제1 표면과는 반대측의 제1 이면, 및 상기 제1 이면에 형성되고, 또한 상기 복수의 제1 표면 전극과 각각 전기적으로 접속되고, 또한 평면에서 보았을 때 상기 복수의 제1 표면 전극과 각각 겹치는 위치에 형성된 복수의 제1 이면 전극을 갖고, 상기 제1 표면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 배선 기판의 상기 제1면에 탑재된 제1 반도체 칩과,
    제2 표면, 상기 제2 표면에 형성되고, 또한 상기 복수의 제1 이면 전극과 각각 전기적으로 접속된 복수의 제2 표면 전극, 상기 제2 표면과는 반대측의 제2 이면, 상기 제2 이면에 형성되고, 또한 상기 복수의 제2 표면 전극과 각각 전기적으로 접속된 복수의 제2 이면 전극, 상기 제2 표면 및 상기 제2 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극, 및 상기 제2 표면 또는 상기 제2 이면에 형성되고, 상기 복수의 관통 전극과 상기 복수의 제2 표면 전극 또는 상기 복수의 제2 이면 전극을 전기적으로 접속하는 복수의 인출 배선을 갖고, 상기 제1 반도체 칩의 상기 제1 이면 위에 탑재된 제2 반도체 칩과,
    제3 표면, 상기 제3 표면에 형성되고, 또한 상기 복수의 제2 이면 전극과 각각 전기적으로 접속된 복수의 제3 표면 전극, 및 상기 제3 표면과는 반대측의 제3 이면을 갖고, 상기 제3 표면이 상기 제2 반도체 칩과 대향하도록 상기 제2 반도체 칩 위에 탑재된 제3 반도체 칩과,
    상기 배선 기판의 상기 제2면에 형성된 복수의 외부 단자
    를 포함하고,
    상기 제3 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈보다도 큰 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 반도체 칩에는, 제1 회로가 형성되고,
    상기 제1 반도체 칩에는, 상기 제1 회로의 구동을 제어하는 제1 제어 회로가 형성되어 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 제3 반도체 칩의 상기 복수의 제3 표면 전극은, 상기 제3 표면의 중앙부에 배치되어 있는 반도체 장치.
  4. 제3항에 있어서,
    상기 제2 반도체 칩의 상기 복수의 제2 이면 전극은, 상기 제3 반도체 칩의 상기 복수의 제3 표면 전극과 두께 방향으로 겹치는 위치에 배치되고, 접합재를 개재하여 전기적으로 접속되며,
    상기 제1 반도체 칩의 상기 복수의 제1 이면 전극은, 상기 제2 반도체 칩의 상기 복수의 표면 전극과 두께 방향으로 겹치는 위치에 배치되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 반도체 칩의 평면 사이즈는 상기 제1 반도체 칩의 평면 사이즈보다도 큰 반도체 장치.
  6. 제5항에 있어서,
    평면에서 보았을 때, 상기 제2 반도체 칩의 측면은, 상기 제1 반도체 칩의 측면과 상기 제3 반도체 칩의 측면의 사이에 위치하고 있는 반도체 장치.
  7. 제2항에 있어서,
    상기 제3 반도체 칩에는, 상기 제1 회로를 구동하는 전원을 공급하는 전원 회로가 형성되고,
    상기 복수의 제2 표면 전극 중 상기 전원 회로에 전원을 공급하는 전원용 표면 전극과, 상기 복수의 제2 이면 전극 중 상기 전원 회로에 전원을 공급하는 전원용 이면 전극은, 두께 방향으로 겹치는 위치에 배치되어 있는 반도체 장치.
  8. 제2항에 있어서,
    상기 제2 반도체 칩에는, 상기 제1 회로의 구동을 제어하는 제2 제어 회로가 형성되고,
    상기 제2 반도체 칩의 상기 복수의 제2 표면 전극의 수는, 상기 복수의 제2 이면 전극의 수보다도 적은 반도체 장치.
  9. 제2항에 있어서,
    상기 제2 반도체 칩에는, 통신 주파수를 증가시키는 제2 제어 회로가 형성되고,
    상기 제2 반도체 칩의 상기 복수의 제2 표면 전극의 수는, 상기 복수의 제2 이면 전극의 수보다도 적은 반도체 장치.
  10. 제1항에 있어서,
    상기 제3 반도체 칩에는, 주기억 회로가 형성되고,
    상기 제1 반도체 칩에는, 상기 주기억 회로의 구동을 제어하는 제1 제어 회로, 및 상기 제3 반도체 칩 또는 외부 기기와의 사이에서 입출력하는 신호 데이터에 대하여 연산 처리를 실시하는 연산 처리 회로가 형성되어 있는 반도체 장치.
  11. 제1 칩 탑재 영역 및 상기 제1 칩 탑재 영역의 옆에 설치된 제2 칩 탑재 영역을 구비한 제1면, 및 상기 제1면과는 반대측의 제2면을 갖는 배선 기판과,
    제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 및 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 배선 기판의 상기 제1 칩 탑재 영역에 탑재된 제1 반도체 칩과,
    제2 표면, 상기 제2 표면에 형성되고, 또한 상기 복수의 제1 표면 전극과 각각 전기적으로 접속된 복수의 제2 표면 전극, 상기 제2 표면과는 반대측의 제2 이면, 및 상기 제2 이면에 형성되고, 또한 상기 복수의 제2 표면 전극과 각각 전기적으로 접속된 복수의 제2 이면 전극을 갖고, 상기 제2 표면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 배선 기판의 상기 제2 칩 탑재 영역에 탑재된 제2 반도체 칩과,
    제3 표면, 상기 제3 표면에 형성되고, 또한 상기 복수의 제2 이면 전극과 각각 전기적으로 접속된 복수의 제3 표면 전극, 및 상기 제3 표면과는 반대측의 제3 이면을 갖고, 상기 제3 표면이 상기 제2 반도체 칩과 대향하도록 상기 제2 반도체 칩 위에 탑재된 제3 반도체 칩과,
    상기 배선 기판의 상기 제2면에 형성된 복수의 외부 단자
    를 포함하고,
    상기 제3 반도체 칩의 평면 사이즈는, 상기 제1 반도체 칩의 평면 사이즈, 및 상기 제2 반도체 칩의 평면 사이즈보다도 크며,
    상기 제1 반도체 칩의 상기 제1 이면의 일부는, 상기 제3 반도체 칩에 의해 덮여 있는 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 표면 및 상기 제2 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극, 상기 제2 표면 또는 상기 제2 이면에 형성되고, 상기 복수의 관통 전극과 상기 복수의 제2 표면 전극 또는 상기 복수의 제2 이면 전극을 전기적으로 접속하는 복수의 인출 배선을 더 갖는 반도체 장치.
  13. 제11항에 있어서,
    상기 제3 반도체 칩에는, 제1 회로가 형성되고,
    상기 제1 반도체 칩에는, 상기 제1 회로의 구동을 제어하는 제1 제어 회로가 형성되어 있는 반도체 장치.
  14. 제11항에 있어서,
    상기 제3 반도체 칩의 상기 복수의 제3 표면 전극은, 상기 제3 표면의 중앙부에 배치되어 있는 반도체 장치.
  15. 제11항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 표면 및 상기 제2 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극을 더 갖고,
    상기 제1 반도체 칩에는 상기 제1 표면 및 상기 제1 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극은 형성되어 있지 않은 반도체 장치.
  16. 제11항에 있어서,
    상기 제2 반도체 칩의 평면 사이즈는 상기 제1 반도체 칩의 평면 사이즈보다도 작은 반도체 장치.
  17. 제1 칩 탑재 영역을 구비한 제1면, 및 상기 제1면과는 반대측에 위치하고, 제2 칩 탑재 영역을 구비하는 제2면을 갖는 배선 기판과,
    제1 표면, 상기 제1 표면에 형성된 복수의 제1 표면 전극, 및 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 배선 기판의 상기 제2 칩 탑재 영역에 탑재된 제1 반도체 칩과,
    제2 표면, 상기 제2 표면에 형성되고, 또한 상기 복수의 제1 표면 전극과 각각 전기적으로 접속된 복수의 제2 표면 전극, 상기 제2 표면과는 반대측의 제2 이면, 및 상기 제2 이면에 형성되고, 또한 상기 복수의 제2 표면 전극과 각각 전기적으로 접속된 복수의 제2 이면 전극을 갖고, 상기 제2 표면이 상기 배선 기판의 상기 제1면과 대향하도록 상기 배선 기판의 상기 제1 칩 탑재 영역에 탑재된 제2 반도체 칩과,
    제3 표면, 상기 제3 표면에 형성되고, 또한 상기 복수의 제2 이면 전극과 각각 전기적으로 접속된 복수의 제3 표면 전극, 및 상기 제3 표면과는 반대측의 제3 이면을 갖고, 상기 제3 표면이 상기 제2 반도체 칩과 대향하도록 상기 제2 반도체 칩 위에 탑재된 제3 반도체 칩과,
    상기 배선 기판의 상기 제2면의 상기 제1 반도체 칩의 주위에 형성된 복수의 외부 단자
    를 포함하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 반도체 칩은, 상기 제2 반도체 칩과 두께 방향으로 겹치는 위치에 배치되어 있는 반도체 장치.
  19. 제17항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 표면 및 상기 제2 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극을 더 갖고,
    상기 제1 반도체 칩에는 상기 제1 표면 및 상기 제1 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극은 형성되어 있지 않은 반도체 장치.
  20. 제17항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 표면 및 상기 제2 이면 중 한쪽 면으로부터 다른 쪽 면을 향해 관통하는 복수의 관통 전극, 상기 제2 표면 또는 상기 제2 이면에 형성되고, 상기 복수의 관통 전극과 상기 복수의 제2 표면 전극 또는 상기 복수의 제2 이면 전극을 전기적으로 접속하는 복수의 인출 배선을 더 갖는 반도체 장치.
KR20130110678A 2012-09-14 2013-09-13 반도체 장치 KR20140035857A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012203064A JP5968736B2 (ja) 2012-09-14 2012-09-14 半導体装置
JPJP-P-2012-203064 2012-09-14

Publications (1)

Publication Number Publication Date
KR20140035857A true KR20140035857A (ko) 2014-03-24

Family

ID=50273640

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20130110678A KR20140035857A (ko) 2012-09-14 2013-09-13 반도체 장치

Country Status (5)

Country Link
US (2) US9129828B2 (ko)
JP (1) JP5968736B2 (ko)
KR (1) KR20140035857A (ko)
CN (2) CN203733786U (ko)
TW (1) TWI569382B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210004420A (ko) 2019-07-04 2021-01-13 이용재 휴대용 전동식 파이프 확관기

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8957512B2 (en) * 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
JP5968736B2 (ja) * 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
KR102149150B1 (ko) * 2013-10-21 2020-08-28 삼성전자주식회사 전자 장치
US9829915B2 (en) 2014-06-18 2017-11-28 Intel Corporation Modular printed circuit board
US9900983B2 (en) 2014-06-18 2018-02-20 Intel Corporation Modular printed circuit board electrical integrity and uses
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
US9543192B2 (en) * 2015-05-18 2017-01-10 Globalfoundries Singapore Pte. Ltd. Stitched devices
DE112015006942T5 (de) * 2015-09-25 2018-06-14 Intel Corporation Beidseitige Metallisierung mit einer durch das Silizium verteilten Stromversorgung
US10607909B2 (en) * 2016-04-02 2020-03-31 Intel Corporation Systems, methods, and apparatuses for implementing a thermal solution for 3D packaging
JP6736441B2 (ja) * 2016-09-28 2020-08-05 ルネサスエレクトロニクス株式会社 半導体装置
WO2019176095A1 (ja) 2018-03-16 2019-09-19 三菱電機株式会社 基板貼り合わせ構造及び基板貼り合わせ方法
US10692799B2 (en) * 2018-06-01 2020-06-23 Innolux Corporation Semiconductor electronic device
US11335383B2 (en) * 2019-05-31 2022-05-17 Micron Technology, Inc. Memory component for a system-on-chip device
JP7417393B2 (ja) 2019-09-27 2024-01-18 キヤノン株式会社 半導体装置及び半導体ウエハ
KR20210081891A (ko) 2019-12-24 2021-07-02 삼성전자주식회사 반도체 패키지
KR20210143568A (ko) * 2020-05-20 2021-11-29 에스케이하이닉스 주식회사 코어 다이가 제어 다이에 스택된 스택 패키지
US11302674B2 (en) * 2020-05-21 2022-04-12 Xilinx, Inc. Modular stacked silicon package assembly

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP4587676B2 (ja) * 2004-01-29 2010-11-24 ルネサスエレクトロニクス株式会社 チップ積層構成の３次元半導体装置
JP4580671B2 (ja) * 2004-03-29 2010-11-17 ルネサスエレクトロニクス株式会社 半導体装置
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP4473807B2 (ja) * 2005-10-27 2010-06-02 パナソニック株式会社 積層半導体装置及び積層半導体装置の下層モジュール
KR100650767B1 (ko) * 2005-11-10 2006-11-27 주식회사 하이닉스반도체 패드 재배열 칩과, 그 제조방법 및 패드 재배열 칩을이용한 적층형 패키지
JP2007180529A (ja) * 2005-12-02 2007-07-12 Nec Electronics Corp 半導体装置およびその製造方法
JP2008091638A (ja) 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP4956128B2 (ja) 2006-10-02 2012-06-20 ルネサスエレクトロニクス株式会社 電子装置の製造方法
JP2008091627A (ja) * 2006-10-02 2008-04-17 Toshiba Corp 半導体集積チップ及び半導体装置
DE102007062787A1 (de) * 2006-12-29 2008-07-17 Qimonda Ag Kupferdrahtbonden auf organischen Lötschutzmaterialien
WO2008087740A1 (ja) * 2007-01-19 2008-07-24 Liquid Design Systems, Inc. 半導体装置
JP5125185B2 (ja) * 2007-04-03 2013-01-23 株式会社ニコン 半導体装置
JP2008258522A (ja) * 2007-04-09 2008-10-23 Renesas Technology Corp 半導体装置の製造方法
JP2008263005A (ja) * 2007-04-11 2008-10-30 Toyobo Co Ltd インターポーザ
US7623365B2 (en) 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
JP2010161102A (ja) * 2009-01-06 2010-07-22 Elpida Memory Inc 半導体装置
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
JP2011187574A (ja) 2010-03-05 2011-09-22 Elpida Memory Inc 半導体装置及びその製造方法並びに電子装置
JP2012069903A (ja) * 2010-08-27 2012-04-05 Elpida Memory Inc 半導体装置及びその製造方法
KR101692955B1 (ko) * 2010-10-06 2017-01-05 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
JP5968736B2 (ja) * 2012-09-14 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210004420A (ko) 2019-07-04 2021-01-13 이용재 휴대용 전동식 파이프 확관기

Also Published As

Publication number Publication date
US20140077391A1 (en) 2014-03-20
CN103681591A (zh) 2014-03-26
CN103681591B (zh) 2018-06-26
TW201419464A (zh) 2014-05-16
US20150340342A1 (en) 2015-11-26
TWI569382B (zh) 2017-02-01
CN203733786U (zh) 2014-07-23
JP2014060202A (ja) 2014-04-03
US9129828B2 (en) 2015-09-08
JP5968736B2 (ja) 2016-08-10

Similar Documents

Publication Publication Date Title
KR20140035857A (ko) 반도체 장치
US10312199B2 (en) Semiconductor device and manufacturing method thereof
TWI596714B (zh) 半導體裝置之製造方法
KR100868419B1 (ko) 반도체장치 및 그 제조방법
US8786102B2 (en) Semiconductor device and method of manufacturing the same
US10083919B2 (en) Packaging for high speed chip to chip communication
KR101894125B1 (ko) 반도체 장치의 제조 방법
KR20150075386A (ko) 반도체 장치의 제조 방법
TWI587415B (zh) 半導體裝置之製造方法
US10804190B2 (en) Multi-chip module and method for manufacturing same
JP6073757B2 (ja) 半導体装置
JP2014116561A (ja) 半導体装置の製造方法
US20230098054A1 (en) Electronic substrate stacking

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application