CN203733786U - 半导体器件 - Google Patents

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Abstract

本实用新型提供一种半导体器件，提高将平面尺寸不同的多个半导体芯片层叠的半导体器件的各半导体芯片的设计自由度。该半导体器件，包括：布线基板，其具有第1面以及与所述第1面相反侧的第2面；第1半导体芯片；第2半导体芯片；第3半导体芯片；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。

Description

半导体器件
技术领域
本实用新型涉及半导体器件的技术，尤其涉及有效适用于将平面尺寸不同的多个半导体芯片层叠的半导体器件的技术。 
背景技术
在日本特开2011-187574号公报(专利文献1)中，记载了在多个存储芯片的层叠体与布线基板之间配置有具备贯通电极的半导体芯片的半导体器件。 
另外，在日本特开2008-91638号公报(专利文献2)、日本特开2008-91640号公报(专利文献3)中，记载了包含多个半导体芯片的层叠体的、多个半导体芯片搭载并一并封固在布线基板上的半导体器件。 
另外，在日本特表2010-538358号公报(专利文献4)中，作为层叠多个半导体芯片的方法，记载了以晶片级进行层叠的方法以及以芯片级进行层叠的方法。 
现有技术文献 
专利文献 
专利文献1：日本特开2011-187574号公报 
专利文献2：日本特开2008-91638号公报 
专利文献3：日本特开2008-91640号公报 
专利文献4：日本特表2010-538358号公报 
实用新型内容
本申请发明人研究了使在布线基板上层叠有多个半导体芯片的半导体器件的性能提高的技术。作为其中一个环节，对所谓的SIP (System In Package：系统级封装)型的半导体器件进行了研究，即：通过将多个半导体芯片(例如，存储芯片和控制该存储芯片的控制芯片)搭载在1个半导体器件内而由该1个半导体器件构筑系统。 
作为多个半导体芯片的层叠方法，有在半导体芯片形成贯通电极并经由该贯通电极将多个半导体芯片相互电连接的方式。该方式能够将层叠的多个半导体芯片间不经由导线而连接，因此能够减小半导体芯片间的传输距离。 
然而，在层叠平面尺寸不同的多个半导体芯片的情况下，本申请发明人发现在各半导体芯片的设计自由度这一点上受到很大制约。 
本实用新型正是为了解决上述技术课题而研发的，其目的在于提供一种能够使半导体芯片的设计自由度提高的半导体器件。 
其他课题和新型特征将从本说明书的记载以及附图得以明确。 
本实用新型的第1技术方案为一种半导体器件，包括：布线基板，其具有第1面以及与所述第1面相反侧的第2面；第1半导体芯片，其具有：第1表面；形成于所述第1表面的多个第1表面电极；与所述第1表面相反侧的第1背面；以及多个第1背面电极，其形成于所述第1背面、并分别与所述多个第1表面电极电连接、且形成在俯视时与所述多个第1表面电极分别重叠的位置，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1面上；第2半导体芯片，其具有：第2表面；多个第2表面电极，其形成于所述第2表面、并分别与所述多个第1背面电极电连接；与所述第2表面相反侧的第2背面；多个第2背面电极，其形成于所述第2背面并分别与所述多个第2表面电极电连接；多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面；以及多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接，该第2半导体芯片搭载在所述第1半导体芯片的所述第1背面上；第3半导体芯片，其具有：第3表面；形成于所述第3表面并分别与所述多个第2背面电极电连接的多个 第3表面电极；以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。 
本实用新型的第2技术方案，在技术方案1所述的半导体器件中，其中，在所述第3半导体芯片上形成有第1电路，在所述第1半导体芯片上形成有对所述第1电路的驱动进行控制的第1控制电路。 
本实用新型的第3技术方案，在技术方案2所述的半导体器件中，其中，所述第3半导体芯片的所述多个第3表面电极配置在所述第3表面的中央部。 
本实用新型的第4技术方案，在技术方案3所述的半导体器件中，其中，所述第2半导体芯片的所述多个第2背面电极与所述第3半导体芯片的所述多个第3表面电极配置于在厚度方向上重叠的位置，并经由接合材料而电连接，所述第1半导体芯片的所述多个第1背面电极与所述第2半导体芯片的所述多个表面电极配置于在厚度方向上重叠的位置。 
本实用新型的第5技术方案，在技术方案1所述的半导体器件中，其中，所述第2半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。 
本实用新型的第6技术方案，在技术方案5所述的半导体器件中，其中，在俯视观察时，所述第2半导体芯片的侧面位于所述第1半导体芯片的侧面与所述第3半导体芯片的侧面之间。 
本实用新型的第7技术方案，在技术方案2所述的半导体器件中，其中，在所述第3半导体芯片上形成有电源电路，该电源电路供给驱动所述第1电路的电源，所述多个第2表面电极中的、向所述电源电路供给电源的电源用表面电极和所述多个第2背面电极中的、向所述电源电路供给电源的电源用背面电极，配置于在厚度方向上重叠的位置。 
本实用新型的第8技术方案，在技术方案2所述的半导体器件中，其中，在所述第2半导体芯片上形成有对所述第1电路的驱动进行控制的第2控制电路，所述第2半导体芯片的所述多个第2表面电极的数量少于所述多个第2背面电极的数量。 
本实用新型的第9技术方案，在技术方案2所述的半导体器件中，其中，在所述第2半导体芯片上形成有使通信频率增大的第2控制电路，所述第2半导体芯片的所述多个第2表面电极的数量少于所述多个第2背面电极的数量。 
本实用新型的第10技术方案，在技术方案1所述的半导体器件中，其中，在所述第3半导体芯片上形成有主存储电路，在所述第1半导体芯片上形成有：对所述主存储电路的驱动进行控制的第1控制电路；以及对在与所述第3半导体芯片或外部设备之间输入输出的信号数据实施运算处理的运算处理电路。 
本实用新型的第11技术方案为一种半导体器件，包括：布线基板，其具有：包含第1芯片搭载区域以及设置在所述第1芯片搭载区域附近的第2芯片搭载区域的第1面、以及与所述第1面相反侧的第2面；第1半导体芯片，其具有第1表面、形成于所述第1表面的多个第1表面电极、以及与所述第1表面相反侧的第1背面，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1芯片搭载区域；第2半导体芯片，其具有第2表面、形成于所述第2表面并分别与所述多个第1表面电极电连接的多个第2表面电极、与所述第2表面相反侧的第2背面、以及形成于所述第2背面并分别与所述多个第2表面电极电连接的多个第2背面电极，该第2半导体芯片以所述第2表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第2芯片搭载区域；第3半导体芯片，其具有第3表面、形成于所述第3表面并分别与所述多个第2背面电极电连接的多个第3表面电极、以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体 芯片上；以及多个外部端子，其形成于所述布线基板的所述第2面，所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸以及所述第2半导体芯片的平面尺寸，所述第1半导体芯片的所述第1背面的一部分被所述第3半导体芯片覆盖。 
本实用新型的第12技术方案，在技术方案11所述的半导体器件中，其中，所述第2半导体芯片还具有：多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面；和多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接。 
本实用新型的第13技术方案，在技术方案11所述的半导体器件中，其中，在所述第3半导体芯片上形成有第1电路，在所述第1半导体芯片上形成有对所述第1电路的驱动进行控制的第1控制电路。 
本实用新型的第14技术方案，在技术方案11所述的半导体器件中，其中，所述第3半导体芯片的所述多个第3表面电极配置在所述第3表面的中央部。 
本实用新型的第15技术方案，在技术方案11所述的半导体器件中，其中，所述第2半导体芯片还具有从所述第2表面和所述第2背面中的一个面贯通到另一个面的多个贯通电极，在所述第1半导体芯片上没有形成从所述第1表面和所述第1背面中的一个面贯通到另一个面的多个贯通电极。 
本实用新型的第16技术方案，在技术方案11所述的半导体器件中，其中，所述第2半导体芯片的平面尺寸小于所述第1半导体芯片的平面尺寸。 
本实用新型的第17技术方案为一种半导体器件，包括：布线基板，其具有包含第1芯片搭载区域的第1面、以及位于所述第1面的相反侧并包含第2芯片搭载区域的第2面；第1半导体芯片，其具有第1表面、形成于所述第1表面的多个第1表面电极、以及与所述第1表面相反侧的第1背面，该第1半导体芯片以所述第1表面 与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第2芯片搭载区域；第2半导体芯片，其具有第2表面、形成于所述第2表面并分别与所述多个第1表面电极电连接的多个第2表面电极、与所述第2表面相反侧的第2背面、以及形成于所述第2背面并分别与所述多个第2表面电极电连接的多个第2背面电极，该第2半导体芯片以所述第2表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1芯片搭载区域；第3半导体芯片，其具有第3表面、形成于所述第3表面并分别与所述多个第2背面电极电连接的多个第3表面电极、以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及多个外部端子，其形成在所述布线基板的所述第2面的所述第1半导体芯片的周围。 
本实用新型的第18技术方案，在技术方案17所述的半导体器件中，其中，所述第1半导体芯片配置在与所述第2半导体芯片在厚度方向上重叠的位置。 
本实用新型的第19技术方案，在技术方案17所述的半导体器件中，其中，所述第2半导体芯片还具有从所述第2表面和所述第2背面中的一个面贯通到另一个面的多个贯通电极，在所述第1半导体芯片上没有形成从所述第1表面和所述第1背面中的一个面贯通到另一个面的多个贯通电极。 
本实用新型的第20技术方案，在技术方案17所述的半导体器件中，其中，所述第2半导体芯片还具有：多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面、和多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接。 
实用新型的效果 
根据上述的一个实施方式，能够提高上述第1半导体芯片的设计自由度。 
附图说明
图1是作为一个实施方式的半导体器件的立体图。 
图2是图1所示的半导体器件的仰视图。 
图3是表示除去了图1所示的封固体的状态下的布线基板上的半导体器件的内部构造的透视俯视图。 
图4是沿图1的A-A线剖视图。 
图5是示意性地表示图1～图4所示的半导体器件的电路结构例的说明图。 
图6是图4所示的A部的放大剖视图。 
图7是简单表示图4所示的多个半导体芯片的层叠构造的说明图。 
图8是表示图4所示的存储芯片的表面侧的布局例的俯视图。 
图9是表示图8所示的存储芯片的背面侧的一例的俯视图。 
图10是表示图4所示的逻辑芯片的表面侧的布局例的俯视图。 
图11是表示图10所示的逻辑芯片的背面侧的一例的俯视图。 
图12是表示图4所示的再布线芯片的表面侧的布局例的俯视图。 
图13是表示图12所示的再布线芯片的背面侧的一例的俯视图。 
图14是表示作为对图3的变形例的半导体器件的内部构造的透视俯视图。 
图15是表示作为对图3的另一变形例的半导体器件的内部构造的透视俯视图。 
图16是表示使用图1～图13说明的半导体器件的制造工序的概要的说明图。 
图17是表示在图16所示的基板准备工序中准备的布线基板的整体构造的俯视图。 
图18是图17所示的1个器件区域的放大俯视图。 
图19是沿图18的A-A线的放大剖视图。 
图20是表示图18的相反侧的面的放大俯视图。 
图21是表示在图13所示的芯片搭载区域配置有粘结材料的状态 的放大俯视图。 
图22是沿图21的A-A线的放大剖视图。 
图23是示意性地表示具备图6所示的贯通电极的半导体芯片的制造工序的概要的说明图。 
图24是接着图23示意性地表示半导体芯片的制造工序的概要的说明图。 
图25是表示在图16所示的布线基板的芯片搭载区域上搭载有逻辑芯片的状态的放大俯视图。 
图26是沿图25的A-A线的放大剖视图。 
图27是表示在图25所示的半导体芯片的背面及其周围配置有粘结材料的状态的放大俯视图。 
图28是沿图27的A-A线的放大剖视图。 
图29是表示在图27所示的逻辑芯片的背面上搭载有再布线芯片的状态的放大俯视图。 
图30是沿图29的A-A线的放大剖视图。 
图31是表示在图29所示的半导体芯片的背面及其周围配置有粘结材料的状态的放大俯视图。 
图32是沿图31的A-A线的放大剖视图。 
图33是示意性地表示图4所示的存储芯片的层叠体的组装工序的概要的说明图。 
图34是接着图33示意性地表示存储芯片的层叠体的组装工序的概要的说明图。 
图35是表示在图31所示的再布线芯片的背面上搭载有存储芯片的层叠体的状态的放大俯视图。 
图36是沿图35的A-A线的放大剖视图。 
图37是表示在图36所示的布线基板上形成封固体，并将层叠的多个半导体芯片封固的状态的放大剖视图。 
图38是表示图37所示的封固体的整体构造的俯视图。 
图39是表示在图37所示的布线基板的多个接合区上接合有焊锡 球的状态的放大剖视图。 
图40是表示使图39所示的多片式(多数個取り)布线基板单片化的状态的剖视图。 
图41是作为对图4的变形例的半导体器件的剖视图。 
图42是表示除去了图41所示的封固体的状态下的布线基板上的半导体器件的内部构造的透视俯视图。 
图43是示意性地表示图41及图42所示的半导体器件的电路结构例的说明图。 
图44是示意性地表示作为对图5的变形例的半导体器件的电路结构例的说明图。 
图45是作为对图41的变形例的半导体器件的剖视图。 
图46是表示与图7对应的第1研究例的放大剖视图。 
图47是表示与图7对应的第2研究例的放大剖视图。 
附图标记说明 
1、1a、1b、1c 半导体器件 
2 布线基板 
2a 上表面(面、主面、芯片搭载面) 
2b 下表面(面、主面、安装面) 
2c 侧面 
2d 布线 
2d1 布线 
2d2 过孔布线 
2e 绝缘层(核心层) 
2f 焊接引线(端子、芯片搭载面侧端子、电极) 
2g 接合区 
2h、2k 绝缘膜(阻焊膜) 
2hw 开口部 
2k 绝缘膜(阻焊膜) 
2kw 开口部 
2p1、2p3 芯片搭载区域(芯片搭载部) 
3 半导体芯片 
3a 表面(主面、上表面) 
3ap、3ap1、3ap2 表面电极(电极、焊盘) 
3ap1 表面电极 
3ap2 表面电极 
3b 背面(主面、下表面) 
3bp、3bp1、3bp2 背面电极(电极、焊盘) 
3c 侧面 
3d 布线层(芯片布线层) 
3p 背面电极 
3tsh 孔(洞、开口部) 
3tsv 贯通电极 
4 封固体(树脂体) 
4a 上表面(面、表面) 
4b 下表面(面、背面) 
4c 侧面 
5 焊锡球(外部端子、电极、外部电极) 
6 封固体(芯片层叠体用封固体、芯片层叠体用树脂体) 
6a 底部填充树脂 
7 接合材料(导电性部件、凸块电极、突起电极) 
7a 焊锡材料 
7b 突起电极 
20 布线基板 
20a 器件区域 
20b 框部(外框) 
20c 切割线(切割区域) 
25 掩模 
26 支承基板 
27 保护层 
28 研磨工具 
30 喷嘴 
34 基材(组装基材) 
34a 组装面 
35 粘结层 
36 喷嘴 
40 切割刀片(旋转刃) 
41 胶带材料(切割胶带) 
AS 地址线(信号线) 
CR1、CR2 核心电路(主电路) 
CU 控制电路 
DR 电源电路(驱动电路) 
DR1 电源电路(输入输出用电源电路) 
DR2 电源电路(核心用电源电路) 
DR3 电源电路(输入输出用电源电路) 
DR4 电源电路(核心用电源电路) 
DS 数据线(信号线) 
G1、G2 间隔 
GIF 外部接口电路(外部输入输出电路) 
LC 逻辑芯片(半导体芯片) 
MC1、MC2、MC3、MC4 存储芯片(半导体芯片) 
MCS 层叠体(存储芯片层叠体、半导体芯片层叠体) 
MM 主存储电路(存储电路) 
MR 存储区域(存储电路元件排列区域) 
NCL1、NCL2、NCL3 粘结材料(绝缘性粘结材料) 
NIF 内部接口电路(内部输入输出电路) 
NS1、NS2 输入输出电路 
NS2 核心电路 
OS 信号线 
PU 运算处理电路 
RDC 再布线芯片(接口芯片) 
RDL 引出布线(再布线) 
SG 信号线 
Si 硅 
SM 辅助存储电路(存储电路) 
T1、TA 厚度 
TA 厚度 
TC 中继电路 
V1、V2、V3、V4 电源线 
WH 晶片(半导体衬底) 
WHb 背面(主面、下表面) 
WHs 表面(主面、上表面) 
具体实施方式
(本申请中的记载形式、基本术语、用法的说明) 
在本申请中，实施方式的记载，根据需要为方便起见分成多个部分等来进行记载，除特别明示不是这样的情况以外，它们并不是相互独立个别的，不论记载的前后顺序，单个例子的各部分，一方是另一方的一部分详细内容、或一部分的变形例、或全部的变形例等。另外，原则上相同的部分省略重复的说明。另外，实施方式中的各构成要素，除特别明示不是这样的情况、理论上限定于该数的情况以及从上下文可以明确不是这样的情况以外，都不是必须的。 
同样在实施方式等的记载中，关于材料、组成等，关于“由A构成的X”等而言，除特别明示不是这样的情况以及从上下文可以明确不是这样的情况以外，并没有排除包含A以外的要素。例如，针对成分而言，是“包含A作为主要成分的X”等的意思。例如， 对于“硅部件”等而言，并没有限定于纯硅，当然可以是SiGe(硅锗)合金或其他以硅为主要成分的多元合金、也包含含有其他添加物等的部件。另外，关于镀金、Cu层、镀镍等，除特别明示不是这样的情况以外，并不是纯金、Cu、镍，而是分别包含以金、Cu、镍等为主要成分的部件。 
进而，在提及特定的数值、数量时，除特别明示不是这样的情况、理论上限定于该数的情况以及从上下文可以明确不是这样的情况以外，也可以是超过该特定数值的数值，还可以是小于该特定数值的数值。 
另外，在实施方式的各图中，相同或等同的部分由相同或类似的附图标记或参照序号来表示，原则上不重复说明。 
另外，在附图中，反而在复杂的情况或者与空隙的区别明确的情况下，即使是剖面有时也省略阴影线等。与此关联，在从说明等能够明确的情况等下，即使是俯视时闭合的孔，有时也省略背景的轮廓线。进而，即使不是剖面，为了明示不是空隙或者为了明示区域的边界，有时也标注阴影线或点图案。 
在以下说明的实施方式中，作为SIP型的半导体器件的例子，列举在一个封装内搭载了形成有存储器电路的半导体芯片(存储芯片)和形成有控制存储器电路的动作的控制电路的半导体芯片(控制芯片)的半导体封装来进行说明。 
(实施方式1) 
图1是本实施方式的半导体器件的立体图，图2是图1所示的半导体器件的仰视图。另外，图3是表示除去了图1所示的封固体的状态下的布线基板上的半导体器件的内部构造的透视俯视图。另外，图4是沿图1的A-A线剖视图。另外，图5是示意性地表示图1～图4所示的半导体器件的电路结构例的说明图。此外，在图1～图4中，为了易于观察而减少了端子数来表示，但端子(焊接引线2f、接合区2g、焊锡球5)的数量并不限定于图1～图4所示的情况。另外，在图3中，为了易于观察逻辑芯片LC和存储芯片MC4在俯视 观察时的位置关系和平面尺寸的不同，将逻辑芯片LC以及再布线芯片RDC的轮廓用虚线来表示。 
<半导体器件> 
首先，使用图1～图4对本实施方式的半导体器件1的概要构成进行说明。本实施方式的半导体器件1具备布线基板2、搭载于布线基板2上的多个半导体芯片3(参照图4)以及将多个半导体芯片3封固的封固体(树脂体)4。 
如图4所示，布线基板2具有：搭载有多个半导体芯片3的上表面(面、主面、芯片搭载面)2a、与上表面2a相反侧的下表面(面、主面、安装面)2b、以及配置在上表面2a与下表面2b之间的侧面2c，如图2以及图3所示在俯视观察时成为四边形的外形形状。在图2以及图3所示的例子中，布线基板2的平面尺寸(俯视观察时的尺寸、上表面2a以及下表面2b的尺寸、外形尺寸)例如成为一条边的长度为14mm左右的正方形。另外，布线基板2的厚度(高度)即从图4所示的上表面2a到下表面2b的距离例如为0.3mm～0.5mm左右。 
布线基板2是用于将搭载于上表面2a侧的半导体芯片3和未图示的安装基板电连接的中介层(interposer)，具有将上表面2a侧与下表面2b侧电连接的多条布线层(在图4所示的例子中为4层)。在各布线层，形成有多条布线2d和使多条布线2d之间以及相邻的布线层之间绝缘的绝缘层2e。在此，本实施方式的布线基板2具有3个绝缘层2e，正中间的绝缘层2e是核心层(核心材料)，但也可以使用不具有核心绝缘层2e的所谓的无核心基板。另外，布线2d包含形成于绝缘层2e的上表面或下表面的布线2d1以及形成为在厚度方向上贯通绝缘层2e的作为层间导电通路的过孔(via)布线2d2。 
另外，在布线基板2的上表面2a，形成有作为与半导体芯片3电连接的端子的多条焊接引线(端子、芯片搭载面侧端子、电极)2f。另一方面，在布线基板2的下表面2b，形成有用于与未图示的安装基板电连接的端子、即与作为半导体器件1的外部连接端子的 多个焊锡球5接合的多个接合区2g。多条焊接引线2f和多个接合区2g分别经由多条布线2d电连接。此外，因为与焊接引线2f、接合区2g连接的布线2d是与焊接引线2f、接合区2g一体地形成的，所以在图4中将焊接引线2f以及接合区2g作为布线2d的一部分来表示。 
另外，布线基板2的上表面2a以及下表面2b被绝缘膜(阻焊膜)2h、2k覆盖。形成于布线基板2的上表面2a的布线2d被绝缘膜2h覆盖。在绝缘膜2h上形成有开口部，多条焊接引线2f的至少一部分(与半导体芯片3的接合部，焊接区域)在该开口部从绝缘膜2h露出。另外，形成于布线基板2的下表面2b的布线2d被绝缘膜2k覆盖。在绝缘膜2k上形成开口部，多个接合区2g的至少一部分(与焊锡球5的接合部)在该开口部从绝缘膜2k露出。 
另外，如图4所示，与布线基板2的下表面2b的多个接合区2g接合的多个焊锡球(外部端子、电极、外部电极)5，如图2所示呈行列状(阵列状、矩阵状)配置。另外，虽然在图2中省略了图示，但与多个焊锡球5接合的多个接合区2g(参照图4)也呈行列状(矩阵状)配置。如此，将在布线基板2的安装面侧呈行列状配置多个外部端子(焊锡球5、接合区2g)的半导体器件称为面阵型半导体器件。因为面阵型半导体器件能够将布线基板2的安装面(下表面2b)侧有效利用为外部端子的配置空间，所以即使外部端子数增加也能够抑制半导体器件的安装面积增大，在这一点上是优选的。即，能够伴随高功能化、高集成化而节约空间地安装外部端子数增多的半导体器件。 
另外，半导体器件1具备搭载于布线基板2上的多个半导体芯片3。多个半导体芯片3层叠在布线基板2的上表面2a上。另外，多个半导体芯片3分别具有表面(主面、上表面)3a、与表面3a相反侧的背面(主面、下表面)3b、以及位于表面3a与背面3b之间的侧面3c，如图3所示在俯视观察时成为四边形的外形形状。如此，通过层叠多个半导体芯片，即使在使半导体器件1高功能化的情况下，也能够减小安装面积。 
在图4所示的例子中，搭载于最下级(距布线基板2最近的位置)的半导体芯片3是形成有运算处理电路PU(参照图5)的逻辑芯片(半导体芯片)LC。另一方面，搭载于逻辑芯片LC的上级侧的半导体芯片3是形成有存储与逻辑芯片LC之间通信的数据的主存储电路(存储电路)MM(参照图5)的存储芯片(半导体芯片)MC1、MC2、MC3、MC4。另外，在逻辑芯片LC与存储芯片MC1、MC2、MC3、MC4之间，还配置有另外的半导体芯片3(再布线芯片RDC)。再布线芯片(接口芯片)RDC具有用于对逻辑芯片LC和存储芯片MC1的电极(外部端子)的位置进行调整的多条布线(再布线)，逻辑芯片LC与存储芯片MC1经由再布线芯片RDC的多条布线而电连接。 
另外，如图4所示，在多个半导体芯片3之间配置有粘结材料NCL(绝缘性粘结材料)。粘结材料NCL配置成将上级侧的半导体芯片3的表面3a与下级侧的半导体芯片3的背面3b(或布线基板2的上表面2a)之间的空间堵塞。详细而言，该粘结材料NCL包含：在布线基板2上粘结固定逻辑芯片LC的粘结材料(绝缘性粘结材料)NCL1、在逻辑芯片上粘结固定再布线芯片RDC的粘结材料(绝缘性粘结材料)NCL2、以及在再布线芯片RDC上粘结固定存储芯片MC1、MC2、MC3、MC4的层叠体MCS的粘结材料(绝缘性粘结材料)NCL3。另外，粘结材料NCL1、NCL2、NCL3分别由绝缘性(非导电性)的材料(例如树脂材料)形成，通过在逻辑芯片LC与布线基板2的接合部、逻辑芯片LC与再布线芯片RDC的接合部、以及再布线芯片RDC与层叠体MCS的接合部配置粘结材料NCL，能够使设置于各接合部的多个电极之间电绝缘。 
另外，在图4所示的例子中，在多个存储芯片MC1、MC2、MC3、MC4之间，配置有与封固体4不同的封固体(芯片层叠体用封固体、芯片层叠体用树脂体)6，存储芯片MC1、MC2、MC3、MC4的层叠体MCS被封固体6封固。封固体6以与多个存储芯片MC1、MC2、MC3、MC4的表面3a以及背面3b紧贴的方式填埋，存储芯片MC1、 MC2、MC3、MC4的层叠体MCS通过各半导体芯片3间的接合部以及封固体6而一体化。另外，封固体6由绝缘性(非导电性)的材料(例如树脂材料)形成。但是，如图4所示，存储芯片MC1、MC2、MC3、MC4的层叠体MCS中，搭载在最下级(最接近逻辑芯片LC的位置)的存储芯片MC1的表面3a从封固体6露出。另外，如图3以及图4所示，存储芯片MC1、MC2、MC3、MC4的层叠体MCS中，配置在最上级的存储芯片MC4的背面3b从封固体6露出。 
另外，半导体器件1具备将多个半导体芯片3封固的封固体4。封固体4具有上表面(面、表面)4a、位于上表面4a的相反侧的下表面(面、背面)4b(参照图4)、以及位于上表面4a与下表面4b之间的侧面4c，在俯视观察时成为四边形的外形形状。在图1所示的例子中，封固体4的平面尺寸(从上表面4a侧俯视观察时的尺寸、上表面4a的外形尺寸)与布线基板2的平面尺寸相同，封固体4的侧面4c与布线基板2的侧面2c相连。另外，在图1所示的例子中，封固体4的平面尺寸(俯视观察时的尺寸)例如成为一条边的长度为14mm左右的正方形。 
封固体4是保护多个半导体芯片3的树脂体，通过紧贴于多个半导体芯片3之间以及紧贴于半导体芯片3和布线基板2上而形成封固体4，从而能够抑制薄半导体芯片3的损坏。另外，从提高作为保护部件的功能的观点出发，封固体4例如由以下这样的材料构成。因为要求封固体4容易紧贴于多个半导体芯片3之间、半导体芯片3和布线基板2上并在封固后要求具有一定程度的硬度，所以优选含有例如环氧类树脂等热固化性树脂。另外，为了提高固化后的封固体4的功能，例如优选将二氧化硅(SiO2)粒子等填充粒子混合在树脂材料中。例如，从抑制由于形成封固体4后的热变形导致的半导体芯片3的损坏的观点出发，优选对填充粒子的混合比例进行调整而使半导体芯片3与封固体4的线膨胀系数接近。 
<半导体器件的电路结构> 
接着，对半导体器件1的电路结构例进行说明。如图5所示，在 逻辑芯片LC上，不仅形成有上述的运算处理电路PU，还形成有对存储芯片MC1、MC2、MC3、MC4的主存储电路MM的动作进行控制的控制电路CU。另外，在逻辑芯片LC还形成有例如暂时存储数据的高速缓冲存储器等、存储容量小于上述主存储电路MM的辅助存储电路(存储电路)SM。图5中，作为一例，将运算处理电路PU、控制电路CU、辅助存储电路SM合称为核心电路(主电路)CR1。但是，核心电路CR1所包含的电路也可以是上述以外的电路。 
另外，在逻辑芯片LC上形成有在与未图示的外部设备之间进行信号的输入输出的外部接口电路(外部输入输出电路)GIF。在外部接口电路GIF上连接有用于在逻辑芯片LC与未图示的外部设备之间传输信号的信号线SG。另外，外部接口电路GIF也与核心电路CR1电连接，核心电路CR1能够经由外部接口电路GIF与外部设备传输信号。 
另外，在逻辑芯片LC上，形成有在与内部设备(例如、再布线芯片RDC、存储芯片MC1、MC2、MC3、MC4)之间进行信号的输入输出的内部接口电路(内部输入输出电路)NIF。在内部接口电路NIF上连接有传输数据信号的数据线(信号线)DS、传输地址信号的地址线(信号线)AS以及传输其他信号的信号线OS。这些数据线DS、地址线AS以及信号线OS分别经由再布线芯片RDC与存储芯片MC1、MC2、MC3、MC4的内部接口电路NIF连接。在图5中，将外部接口电路GIF、内部接口电路NIF等在与逻辑芯片LC以外的电子部件之间进行信号的输入输出的电路表示为输入输出电路NS1。 
另外，在逻辑芯片LC中，具有供给用于驱动核心电路CR1、输入输出电路NS1的电位的电源电路DR。在电源电路DR中，包含：供给驱动逻辑芯片LC的输入输出电路NS1的电压的电源电路(输入输出用电源电路)DR1、和供给驱动逻辑芯片LC的核心电路CR1的电压的电源电路(核心用电源电路)DR2。向电源电路DR供给例如不同的多个电位(第1电源电位和第2电源电位)，根据其电位 差规定对核心电路CR1、输入输出电路NS1施加的电压。 
如逻辑芯片LC那样，将某装置或系统的动作所必需的电路集成在一个半导体芯片3上而形成的芯片称为SoC(System on a Chip)。如果在逻辑芯片LC上形成图5所示的主存储电路MM，就能够由1个逻辑芯片LC构成系统。但是，根据进行动作的装置、系统的不同，主存储电路MM(参照图5)所必需的容量也不同。于是，通过在与逻辑芯片LC不同的半导体芯片3上形成主存储电路MM，能够提高逻辑芯片LC的通用性。 
另外，根据所要求的主存储电路MM的存储容量而连接多个存储芯片MC1、MC2、MC3、MC4，由此，能够提高系统所具有的存储电路的容量的设计自由度。在图5所示的例子中，在存储芯片MC1、MC2、MC3、MC4上分别形成有主存储电路MM。在图5中将主存储电路MM表示为存储芯片MC1、MC2、MC3、MC4的核心电路(主电路)CR2。但是核心电路CR2所包含的电路也可以是主存储电路MM以外的电路。 
另外，在存储芯片MC1、MC2、MC3、MC4上分别形成有在与内部设备(例如再布线芯片RDC、逻辑芯片LC)之间进行信号的输入输出的内部接口电路(内部输入输出电路)NIF。在图5中，将在与各存储芯片MC1、MC2、MC3、MC4以外的电子部件之间进行信号的输入输出的内部接口电路NIF表示为输入输出电路NS2。 
另外，在存储芯片MC1、MC2、MC3、MC4中，具有供给用于驱动核心电路CR2、输入输出电路NS2的电位的电源电路(驱动电路)DR。电源电路DR包含：供给驱动存储芯片MC1、MC2、MC3、MC4的输入输出电路NS2的电压的电源电路(输入输出用电源电路)DR3、和供给驱动存储芯片MC1、MC2、MC3、MC4的核心电路CR2的电压的电源电路(核心用电源电路)DR4。对电源电路DR供给例如不同的多个电位(例如第1电源电位和第2电源电位)，根据其电位差规定对核心电路CR2、输入输出电路NS2施加的电压。 
此外，在图5所示的例子中，使逻辑芯片LC的电源电路DR1 和存储芯片MC1、MC2、MC3、MC4的电源电路DR3兼用。换言之，逻辑芯片LC的输入输出电路NS1和存储芯片MC1、MC2、MC3、MC4的输入输出电路NS2，被施加从电源线V2供给的相同电压而驱动。如此，通过使电源电路DR的一部分或全部兼用，能够减少向电源电路供给电位(驱动电压)的电源线V1、V2、V3的数量。另外，如果减少电源线V1、V2、V3的数量，则能够减少形成于逻辑芯片LC的电极数。 
另外，在将逻辑芯片LC与存储芯片MC1、MC2、MC3、MC4电连接的路径之间，配置有再布线芯片RDC。换言之，逻辑芯片LC与存储芯片MC1、MC2、MC3、MC4经由再布线芯片RDC而电连接。在图5所示的例子中，在再布线芯片RDC上没有形成作为电路的构成要素而包含晶体管或二极管等半导体元件的核心电路CR1、CR2和输入输出电路NS1、NS2。在图5所示的再布线芯片RDC上，仅形成有经由形成于半导体衬底的导体图案(再布线)将逻辑芯片LC与存储芯片MC1、MC2、MC3、MC4电连接的中继电路TC。但是，作为对图5的变形例，也可以在再布线芯片RDC上形成包含将晶体管、二极管等半导体元件作为构成要素的电路。关于该变形例将在后面叙述。 
如半导体器件1那样，将某装置、系统的动作所必需的电路集成在一个半导体器件1上而形成的封装称为SiP(System in Package)。此外，在图4中，示出了在一个逻辑芯片LC上层叠了四个存储芯片MC1、MC2、MC3、MC4的例子，但如上述那样半导体芯片3的层叠数存在各种变形例。虽然省略了图示，但也能够适用于例如作为最小限度的构成而在一个逻辑芯片LC上经由一个再布线芯片RDC搭载一个存储芯片MC1的变形例。 
另外，从提高逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4的通用性的观点出发，逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4的平面尺寸(俯视观察时的尺寸、表面3a以及背面3b的尺寸、外形尺寸)，优选在能够实现各半导体芯片3的功能的范 围内最小化。逻辑芯片LC能够通过提高电路元件的集成度来减小平面尺寸。另一方面，因为主存储电路MM的容量、传输速度(例如由数据总线的宽度所决定的数据传输量)随着平面尺寸而变化，所以存储芯片的平面尺寸的小型化是有极限的。 
因此，在图4所示的例子中，存储芯片MC4的平面尺寸大于逻辑芯片LC的平面尺寸。例如，存储芯片MC4的平面尺寸是一条边的长度为8mm～10mm左右的四边形，而逻辑芯片LC的平面尺寸是一条边的长度为5mm～6mm左右的四边形。另外，虽然省略了图示，但图4所示的存储芯片MC1、MC2、MC3的平面尺寸与存储芯片MC4的平面尺寸相同。 
另外，如上所述，因为在逻辑芯片LC上形成有在与未图示的外部设备之间进行信号的输入输出的外部接口电路GIF，所以从缩短与外部设备的传输距离的观点出发，多个半导体芯片3的层叠顺序优选使逻辑芯片LC搭载在最下级即最接近布线基板2的位置。即，优选如半导体器件1这样在平面尺寸小的半导体芯片3(逻辑芯片LC)上层叠平面尺寸大的半导体芯片3(存储芯片MC1、MC2、MC3、MC4)的结构。 
<层叠的半导体芯片的电连接方法的详细内容> 
接着，对图3以及图4所示的逻辑芯片LC以及存储芯片MC1、MC2、MC3、MC4的详细内容以及各半导体芯片3的电连接方法进行说明。图6是图4所示的A部的放大剖视图。另外，图7是简化表示图4所示的多个半导体芯片的层叠构造的说明图。另外，图46以及图47是表示与图7对应的研究例的放大剖视图。此外，在图6以及图7中，为了易于观察而减少了电极数来表示，但电极(表面电极3ap、背面电极3bp、贯通电极3tsv)的数量并不限定于图6以及图7所示的方式。 
本申请发明人对提高SiP型半导体器件的性能的技术进行了研究，作为其一个环节，对使搭载于SiP的多个半导体芯片间的信号传输速度提高到例如12Gbps(每秒12千兆位(gigabit))以上的技 术进行了研究。作为使搭载于SiP的多个半导体芯片间的传输速度提高的方法，有使内部接口的数据总线的宽度增大来使1次传输的数据量增加的方法(以下，记载为总线宽度扩大化)。另外，作为其他方法，有增加每单位时间的传输次数的方法(以下，记载为高时钟化)。另外还有将上述的总线宽度扩大法和时钟数增加法组合使用的方法。使用图1～图5说明的半导体器件1是通过将总线宽度扩大化和高时钟化组合使用而使内部接口的传输速度提高到12Gbps以上的半导体器件。 
例如图4所示的存储芯片MC1、MC2、MC3、MC4分别是具有512bit数据总线的宽度的所谓的Wide I／O存储器。详细而言，存储芯片MC1、MC2、MC3、MC4的数据总线的宽度分别具备4个128bit的通道，将这4个通道的总线宽度合计而达到512bit。另外，各通道的每单位时间的传输次数被高时钟化，例如分别达到3Gbps以上。 
如此，在将高时钟化和总线宽度扩大化组合使用的情况下，由于需要使大量的数据线在高速下工作，所以从降低噪声影响的观点出发，优选缩短数据的传输距离。因此，如图4所示，逻辑芯片LC和存储芯片MC1经由配置在逻辑芯片LC与存储芯片MC1之间的导电性部件而电连接。另外，多个存储芯片MC1、MC2、MC3、MC4分别经由配置在多个存储芯片MC1、MC2、MC3、MC4之间的导电性部件而电连接。换言之，在半导体器件1中，在逻辑芯片LC与存储芯片MC1之间的传输路径上不包含布线基板2和未图示的导线(焊接导线)。另外，在半导体器件1中，在多个存储芯片MC1、MC2、MC3、MC4之间的传输路径上不包含布线基板2和未图示的线(焊接导线)。另外，因为在层叠的多个半导体芯片的传输路径中没有夹设焊接导线的情况下，能够节省导线焊接的空间，所以能够使封装整体的平面尺寸小型化。 
在本实施方式中，作为不经由导线而连接多个半导体芯片3彼此的方法，适用形成将半导体芯片3沿厚度方向贯通的贯通电极并经由该贯通电极将层叠的半导体芯片3彼此连接的技术。详细而言， 
逻辑芯片LC具有形成于表面3a的多个表面电极(电极、焊盘)3ap以及形成于背面3b的多个背面电极(电极、焊盘)3bp。另外，逻辑芯片LC还具有多个贯通电极3tsv，该多个贯通电极3tsv以从表面3a和背面3b中的一方贯通到另一方的方式形成，并将多个表面电极3ap与多个背面电极3bp电连接。 
半导体芯片3所具备的各电路形成在半导体芯片3的表面3a侧。详细而言，半导体芯片3具有由例如硅(Si)构成的半导体衬底(图示省略)，在半导体衬底的主面(元件形成面)上形成有例如晶体管等多个半导体元件(图示省略)。在半导体衬底的主面上(表面3a侧)，层叠有具备多条布线和使多条布线间绝缘的绝缘膜的布线层(图示省略)。布线层的多条布线与多个半导体元件分别电连接而构成电路。形成于半导体芯片3的表面3a(参照图3)的多个表面电极3ap，经由设置在半导体衬底与表面3a之间的布线层与半导体元件电连接，构成电路的一部分。 
因此，如图6所示，通过形成在厚度方向上贯通半导体芯片3的贯通电极3tsv并经由贯通电极3tsv将表面电极3ap与背面电极3bp电连接，能够将背面电极3bp与形成于表面3a侧的半导体芯片3的电路电连接。即，如图6所示，如果将上级侧的半导体芯片3的表面电极3ap与下级侧的半导体芯片3的背面电极3bp经由接合材料(导电性部件、凸块电极、突起电极)7等导电性部件而电连接，则上级侧的半导体芯片3的电路与下级侧的半导体芯片3的电路经由贯通电极3tsv而电连接。 
另外，在图6所示的例子中，搭载在存储芯片MC1与布线基板2之间的逻辑芯片LC以及再布线芯片RDC分别具有多个贯通电极3tsv。因此，通过经由贯通电极3tsv将存储芯片MC1与逻辑芯片LC电连接，能够从逻辑芯片LC与存储芯片MC1之间的传输路径排除布线基板2和未图示的导线(焊接导线)。其结果为，能够减少逻辑芯片LC与存储芯片MC1之间的传输路径中的阻抗成分，减小由于高时钟化而引起的噪声的影响。换言之，即使在提高了逻辑芯片 LC与存储芯片MC1之间的信号传输速度的情况下，也能够提高传输可靠性。 
在此，在经由形成于逻辑芯片LC中的贯通电极3tsv将存储芯片MC1与逻辑芯片LC电连接的情况下，如图46所示的半导体器件H1那样，考虑在逻辑芯片LC上经由接合材料7直接搭载存储芯片MC1的构造。然而，在该情况下，如图46所示，存储芯片MC1的表面电极3ap和逻辑芯片LC的背面电极3bp、贯通电极3tsv以及表面电极3ap直线状地配置成在厚度方向上重叠。另外，与逻辑芯片LC的表面电极3ap接合的接合材料7以及与接合材料7接合的布线基板2的焊接引线2f也配置成与存储芯片MC1的表面电极3ap在厚度方向上重叠。 
然而，在半导体器件H1的情况下，逻辑芯片LC的多个表面电极3ap、多个贯通电极3tsv以及多个背面电极3bp的布局受存储芯片MC1的多个表面电极3ap的布局的制约。另外，反过来说，存储芯片MC1的多个表面电极3ap的布局受逻辑芯片LC的多个表面电极3ap、多个贯通电极3tsv以及多个背面电极3bp的布局的制约。 
例如，如图46所示在逻辑芯片LC的平面尺寸小于存储芯片MC1的平面尺寸的情况下，若将存储芯片MC1的表面电极3ap配置在表面3a的周缘部，则无法与逻辑芯片LC电连接。因此，存储芯片MC1的多个表面电极3ap需要集中配置在与逻辑芯片LC的背面3b重叠的位置。另外，逻辑芯片LC的多个表面电极3ap、多个贯通电极3tsv以及多个背面电极3bp需要配置在与存储芯片MC1的多个表面电极3ap在厚度方向上重叠的位置。 
逻辑芯片LC和存储芯片MC1分别根据电气特性、平面尺寸小型化等要求而存在包含半导体元件的电路区域、表面电极3ap的最佳布局。但是，在如半导体器件H1这样在逻辑芯片LC上经由接合材料7直接搭载存储芯片MC1的构造的情况下，为了将存储芯片MC1的表面电极3ap与逻辑芯片LC的背面电极3bp电连接，在包含半导体元件的电路区域、表面电极3ap的布局上受到制约。即， 在半导体器件H1的情况下，为了将存储芯片MC1的表面电极3ap与逻辑芯片LC的背面电极3bp电连接，各半导体芯片3的设计自由度降低。 
特别是，在如逻辑芯片LC这样将包含运算处理电路PU(参照图5)的大量的电路集成在一个半导体芯片3上的情况下，制造工艺变得复杂。因此，从提高逻辑芯片LC的制造效率的观点出发，优选减小平面尺寸而增加能够从1个半导体晶片获取的逻辑芯片LC的数量。但是，在为了将存储芯片MC1的表面电极3ap与逻辑芯片LC的背面电极3bp电连接而在包含半导体元件的电路区域、表面电极3ap的布局上受到制约时，难以充分减小逻辑芯片LC的平面尺寸。 
另外，作为与图46所示的半导体器件H1相比使设计自由度提高的方法，如图47所示的半导体器件H2那样，考虑在逻辑芯片LC的背面3b形成将背面电极3bp与贯通电极3tsv电连接的引出布线(再布线)RDL的方法。在半导体器件H2的情况下，如图47所示，能够将逻辑芯片LC的背面电极3bp和表面电极3ap的一部分配置于在厚度方向上不重叠的位置。因此，与图46所示的半导体器件H1相比，逻辑芯片LC的多个表面电极3ap以及多个贯通电极3tsv的布局上的制约减小。 
但是，在逻辑芯片LC上形成引出布线RDL的情况下，逻辑芯片LC的制造工艺变得更加复杂。另外，因为形成引出布线RDL的工序的成品率对逻辑芯片LC的成品率有影响，所以存在逻辑芯片LC的制造效率降低的可能性。 
因此，在本实施方式中，适用图7所示的半导体器件1的构造。半导体器件1具备包括上表面2a以及与上表面2a相反侧的下表面2b的布线基板。在布线基板2的作为芯片搭载面的上表面2a的相反侧的下表面2b形成作为外部端子的多个接合区2g。 
另外，半导体器件1具备逻辑芯片LC(半导体芯片3)，逻辑芯片LC包括表面3a、形成于表面3a的多个表面电极3ap、与表面3a相反侧的背面3b、以及形成于背面3b的多个背面电极3bp。逻辑 芯片LC的多个表面电极3ap和多个背面电极3bp分别形成于在厚度方向上(俯视观察时)重叠的位置。另外，多个表面电极3ap经由形成在多个表面电极3ap与多个背面电极3bp之间的多个贯通电极3tsv与多个背面电极3bp分别电连接。另外，逻辑芯片LC以其表面3a与布线基板2的上表面2a相对的方式搭载于布线基板2的上表面2a。 
另外，半导体器件1具备再布线芯片RDC(半导体芯片3)，再布线芯片RDC包括表面3a、形成于表面3a的多个表面电极3ap、与表面3a相反侧的背面3b、以及形成于背面3b的多个背面电极3bp。另外，再布线芯片RDC具有从表面3a和背面3b中的一个面向另一个面贯通的多个贯通电极3tsv。另外，再布线芯片RDC具有形成于表面3a或背面3b并将多个贯通电极3tsv与多个表面电极3ap或多个背面电极3bp电连接的多条引出布线(再布线)RDL。在图7所示的例子中，在能够扩大引出布线RDL的配置空间这一点上是有利的，因此示出了在表面3a以及背面3b两方形成引出布线RDL的例子。但是，作为变形例，也可以在表面3a或背面3b中的某一方形成引出布线RDL。表面电极3ap和多个背面电极3bp分别经由多个贯通电极3tsv以及多条引出布线RDL而电连接。另外，再布线芯片RDC搭载在逻辑芯片LC的背面3b上。 
另外，半导体器件1具备存储芯片MC1(半导体芯片3)，存储芯片MC1包括表面3a、形成于表面3a的多个表面电极3ap、以及与表面3a相反侧的背面3b。存储芯片MC1的多个表面电极3ap与再布线芯片RDC的多个背面电极3bp相对配置，经由例如接合材料7电连接。另外，存储芯片MC1配置成存储芯片MC1的表面3a与再布线芯片RDC的背面3b相对。另外，存储芯片MC1的平面尺寸(例如表面3a的平面面积)大于逻辑芯片LC的平面尺寸(例如背面3b的平面面积)。 
如上所述构成的半导体器件1能够通过再布线芯片RDC将多个表面电极3ap和多个背面电极3bp配置于在俯视观察时(详细而言， 从表面3a或背面3b侧与厚度方向重叠地观察时)不同的平面位置。例如，在图7所示的例子中，与多个表面电极3ap电连接的多个背面电极3bp中的至少一部分配置于在厚度方向上不重叠的位置。另一方面，再布线芯片RDC的多个表面电极3ap和逻辑芯片LC的多个背面电极3bp配置于在厚度方向上重叠的位置(彼此相对的位置)。另外，与逻辑芯片LC的多个背面电极3bp电连接的多个贯通电极3tsv以及多个表面电极3ap分别配置于在厚度方向上重叠的位置。 
因此，存储芯片MC1的多个表面电极3ap和再布线芯片RDC的多个背面电极3bp分别配置于在厚度方向上重叠的位置，并经由接合材料7电连接。另外，逻辑芯片LC的多个背面电极3bp和再布线芯片RDC的多个表面电极3ap分别配置于在厚度方向上重叠的位置，并经由接合材料7电连接。 
也就是说，在本实施方式中，通过在逻辑芯片LC与存储芯片MC1之间，配置具备用于对逻辑芯片LC和存储芯片MC1的电极的位置进行调整的多条引出布线RDL的再布线芯片RDC，能够改变电极的平面配置。其结果为，存储芯片MC1能够以从电气特性和小型化等要求的观点出发最佳的布局形成包含半导体元件的电路区域和表面电极3ap。另一方面，逻辑芯片LC虽然需要确保配置多个贯通电极3tsv的空间，但不管存储芯片MC1的布局如何都能够使包含半导体元件的电路区域和表面电极3ap的布局最佳化。 
也就是说，根据上述的结构，能够提高存储芯片MC1的设计自由度。另外，根据上述的结构，能够提高逻辑芯片LC的设计自由度。另外，通过使存储芯片MC1和逻辑芯片LC的设计自由度提高，能够使这些半导体芯片3的平面尺寸小型化。另外，通过使这些半导体芯片3的平面尺寸小型化，能够从1个半导体晶片获取的半导体芯片3增加，因此半导体芯片3的制造效率提高。另外，如上所述，因为通过再布线芯片RDC改变电极的平面位置，所以与逻辑芯片的多个背面电极3bp电连接的多个贯通电极3tsv以及多个表面电极3ap能够分别配置于在厚度方向上重叠的位置。因此，能够简化逻辑芯 片LC的制造工艺，提高成品率。 
此外，从降低将存储芯片MC1与逻辑芯片LC电连接的传输路径的阻抗成分的观点出发，优选如图46、图47所示那样在逻辑芯片LC上直接搭载存储芯片MC1。但是，再布线芯片RDC通过将半导体衬底用作基材，能够在逻辑芯片LC、存储芯片MC1中应用形成布线、电极的技术来形成引出布线RDL、贯通电极3tsv、表面电极3ap以及背面电极3bp。因此，与经由未图示的焊接导线、布线基板2将存储芯片MC1与逻辑芯片LC电连接的情况相比，能够降低传输路径中的阻抗成分。 
另外，在经由再布线芯片RDC将存储芯片MC1与逻辑芯片LC电连接的情况下，能够较大地确保引出布线RDL的配置空间，因此能够增加连结存储芯片MC1与逻辑芯片LC的传输路径的数量(信号线的数量)。也就是说，能够推进上述的总线宽度扩大化。并且通过推进总线宽度扩大化，能够减少各信号线的每单位时间的传输次数。由此，能够降低传输路径中的噪声的影响。换言之，即使在提高了逻辑芯片LC与存储芯片MC1之间的信号传输速度的情况下，也能够使传输可靠性提高。 
另外，在图6所示的例子中，因为在逻辑芯片LC上层叠有多个存储芯片MC1、MC2、MC3、MC4，所以也优选在这多个存储芯片MC1、MC2、MC3、MC4之间使信号传输速度提高。于是，多个存储芯片MC1、MC2、MC3、MC4中，在上下分别配置有半导体芯片3的存储芯片MC1、MC2、MC3，与逻辑芯片LC同样地具有多个贯通电极3tsv。详细而言，存储芯片MC1、MC2、MC3分别具有：形成于表面3a的多个表面电极(电极、焊盘)3ap、以及形成于背面3b的多个背面电极(电极、焊盘)3bp。另外，存储芯片MC1、MC2、MC3分别具有多个贯通电极3tsv，该多个贯通电极3tsv以从表面3a和背面3b中的一方贯通到另一方的方式形成，并将多个表面电极3ap与多个背面电极3bp电连接。 
因此，与上述的逻辑芯片LC的情况同样地，只要将存储芯片 MC1、MC2、MC3、MC4中的上级侧的半导体芯片3的表面电极3ap与下级侧的半导体芯片3的背面电极3bp经由接合材料(导电性部件、凸块电极)7等导电性部件而电连接，层叠的多个半导体芯片3的电路就经由贯通电极3tsv而电连接。 
因此，能够从存储芯片MC1、MC2、MC3、MC4之间的传输路径排除布线基板2和未图示的导线(焊接导线)。其结果为，能够降低层叠的多个存储芯片MC1、MC2、MC3、MC4间的传输路径中的阻抗成分，能够降低由于高时钟化引起的噪声的影响。换言之，在提高了多个存储芯片MC1、MC2、MC3、MC4间的信号传输速度的情况下，也能够使传输可靠性提高。 
此外，在图6所示的例子中，搭载于最上级的存储芯片MC4因为只要与存储芯片MC3连接即可，所以虽然形成了多个表面电极3ap，但没有形成多个背面电极3bp以及多个贯通电极3tsv。如此，搭载于最上级的存储芯片MC4采用不具备多个背面电极3bp以及多个贯通电极3tsv的构造，由此能够简化存储芯片MC4的制造工序。但是，虽然省略了图示，作为变形例，关于存储芯片MC4，也能够与存储芯片MC1、MC2、MC3同样地，成为具备多个背面电极3bp以及多个贯通电极3tsv的构造。在该情况下，通过使层叠的多个存储芯片MC1、MC2、MC3、MC4为相同构造，能够使制造效率提高。 
另外，配置在层叠的半导体芯片3之间并将上级侧的半导体芯片3的表面电极3ap与下级侧的半导体芯片3的背面电极3bp电连接的接合材料7，在图6所示的例子中，使用例如以下的材料。例如，接合材料7是由实质上不含铅(Pb)的所谓无铅焊锡构成的焊锡材料7a，例如仅为锡(Sn)、或为锡-铋(Sn-Bi)、锡-铜-银(Sn-Cu-Ag)等。在此，所谓无铅焊锡意味着铅(Pb)的含有量为0.1wt％以下，该含有量是以RoHS(Restriction of Hazardous Substances：危害性物质限制指令)指令为基准而制定的。以下，在本实施方式中，在对焊锡材料或焊锡成分进行说明的情况下，除特别明示不是这样的情况以外，都是指无铅焊锡。 
另外，在逻辑芯片LC的表面电极3ap与布线基板2的焊接引线2f的接合部处，例如经由形成为柱状(例如圆柱形)的以铜(Cu)为主成分的金属部件的突起电极7b以及焊锡材料7a，将逻辑芯片LC的表面电极3ap与布线基板2的焊接引线2f电连接。详细而言，在突起电极7b的前端预先层叠镍(Ni)膜、焊锡(例如SnAg)膜，通过使前端的焊锡膜与焊接引线2f接合，能够将逻辑芯片LC的表面电极3ap与布线基板2的焊接引线2f电连接。但是，构成接合材料7的材料，能够在满足电气特性上的要求或接合强度上的要求的范围内适用各种变形例。例如，也能够为在半导体芯片3间的接合部使用突起电极7b的结构。 
另外，如图6所示的逻辑芯片LC、再布线芯片RDC或存储芯片MC1、MC2、MC3所示，具备贯通电极3tsv的半导体芯片3优选使厚度即表面3a与背面3b的间隔距离薄(小)。如果使半导体芯片3的厚度薄，则能够缩短贯通电极3tsv的传输距离，因此能够降低阻抗成分，在这一点上是优选的。另外，在半导体衬底的厚度方向上形成开口部(包含贯通孔以及没有贯通的孔)的情况下，孔的深度越深则加工精度就越低。换言之，如果使半导体芯片3的厚度薄，则能够使用于形成贯通电极3tsv的开口部的加工精度提高。因此，能够使多个贯通电极3tsv的直径(与半导体芯片3的厚度方向垂直方向的长度、宽度)一致，因此容易控制多个传输路径的阻抗成分。 
在图6所示的例子中，逻辑芯片LC的厚度T1比配置在逻辑芯片LC之上的多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS(参照图4)的厚度TA薄。例如，逻辑芯片LC的厚度T1为50μm。与此相对，多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS(参照图4)的厚度TA为260μm左右。 
如上所述，在使半导体芯片3薄型化的情况下，在使半导体芯片3露出的状态下，可能会导致半导体芯片3损坏。根据本实施方式，如图4所示，使封固体4紧贴于多个半导体芯片3而封固。因此，封固体4作为半导体芯片3的保护部件发挥功能，能够抑制半导体 芯片3的损坏。也就是说，根据本实施方式，由于用树脂来封固多个半导体芯片3，所以能够使半导体器件1的可靠性(耐久性)提高。 
另外，在层叠具备贯通电极3tsv的半导体芯片3得到的半导体器件1的情况下，从缩短传输距离的观点出发，优选使半导体芯片3与布线基板2的间隔也小。例如，在图6所示的例子中，逻辑芯片LC的表面3a与布线基板2的上表面2a之间的间隔G1例如为20μm～30μm左右。另外，存储芯片MC1的表面3a与布线基板2的上表面2a之间的间隔G2例如为70μm～100μm左右。如此，在层叠具备贯通电极3tsv的半导体芯片3得到的半导体器件1中，优选通过减小半导体芯片3的厚度以及间隔距离来实现传输距离的缩短。 
<各半导体芯片的平面布局的详细内容> 
接着对图6所示的多个半导体芯片3各自的俯视观察时的电极等的布局进行说明。图8是表示图4所示的存储芯片的表面侧的布局例的俯视图，图9是表示图8所示的存储芯片的背面侧的一例的俯视图。另外，图10是表示图4所示的逻辑芯片的表面侧的布局例的俯视图，图11是表示图10所示的逻辑芯片的背面侧的一例的俯视图。另外，图12是表示图4所示的再布线芯片的表面侧的布局例的俯视图，图13是图12所示的再布线芯片的背面侧的一例的俯视图。 
此外，在图8～图13中，为了易于观察而减少了电极数来表示，但电极(表面电极3ap、背面电极3bp、贯通电极3tsv)的数量并不限定于图8～图10所示的方式。另外，在图9中示出了存储芯片MC1、MC2、MC3的背面图，由于没有形成背面电极3bp的存储芯片MC4(参照图4)的背面的构造在图3中示出，因此省略图示。 
另外，关于图8～图13所示的各半导体芯片3的电极以及引出布线RDL的布局，通过图12以及图13所示的再布线芯片RDC例示性地示出了将俯视观察时的电极的配置变换成不同位置的实施方式。电极以及引出布线RDL的布局，当然能够根据形成于逻辑芯片LC、存储芯片MC1、MC2、MC3、MC4的电路的布局等而适用各种变形例。 
如图8所示，存储芯片MC1、MC2、MC3、MC4所具备的多个表面电极3ap，配置在表面3a的中央部。另外，如图9所示，存储芯片MC1、MC2、MC3所具备的多个背面电极3bp，配置在背面3b的中央部。如图6所示，存储芯片MC1、MC2、MC3、MC4的多个表面电极3ap和存储芯片MC1、MC2、MC3的多个背面电极3bp分别配置于在厚度方向上重叠的位置。 
另外，如图8所示，在存储芯片MC1、MC2、MC3、MC4的表面3a侧(详细而言，半导体衬底的主面上)，设置有多个存储区域(存储电路元件排列区域)MR。在图8所示的例子中，形成有与上述的4个通道对应的四个存储区域MR。在各存储区域MR中呈阵列状配置有多个存储器单元(存储电路元件)。使用图5说明的主存储电路MM分别形成于图8所示的多个存储区域MR。 
在本实施方式中，如图4所示，逻辑芯片LC、再布线芯片RDC以及存储芯片MC1、MC2、MC3、MC4层叠成各自的表面3a的中心部重叠。因此，如图8所示，存储芯片MC1、MC2、MC3、MC4的多个表面电极3ap配置在表面3a的中央部，由此能够缩短将平面尺寸不同的各半导体芯片3电连接的传输路径距离。 
另外，存储芯片MC1、MC2、MC3、MC4的多个表面电极3ap集中配置在表面3a的中央部。换言之，存储芯片MC1、MC2、MC3、MC4具有的多个表面电极3ap，配置成被设置于表面3a的周缘部的主电路区域(存储区域MR)包围。特别是，在图8所示的例子中，在配置于表面3a的周缘部的存储区域MR与存储芯片MC1、MC2、MC3、MC4的侧面3c之间，不存在表面电极3ap。 
如此，只要将多个表面电极3ap集中配置在表面3a的中央部，就能够将4通道量的存储区域MR配置成包围表面电极组的配置区域。其结果为，能够使从各存储区域MR到表面电极3ap的距离均等化。也就是说，能够使多个通道各自的传输距离等长度化，因此能够降低每个通道的传输速度的误差，在这一点上是优选的。 
另外，如图10所示，逻辑芯片LC所具备的多个表面电极3ap 中的一部分(多个表面电极3ap1)，配置在表面3a的中央部。另外，逻辑芯片LC所具备的多个表面电极3ap中的另一部分(多个表面电极3ap2)，在表面3a的周缘部沿着表面3a的边(侧面3c)配置。另外，如图11所示，逻辑芯片LC所具备的多个背面电极3bp中的一部分(多个背面电极3bp1)，配置在背面3b的中央部。另外，逻辑芯片LC所具备的多个背面电极3bp中的另一部分(多个背面电极3bp2)，在背面3b的周缘部沿着背面3b的边(侧面3c)配置。 
图10所示的多个表面电极3ap中的配置在表面3a的中央部的多个表面电极3ap1，与图11所示的配置在背面3b的中央部的多个背面电极3bp1，经由图6所示的多个贯通电极3tsv而电连接。另外，多个表面电极3ap1的大部分没有与图6所示的布线基板接合。也就是说，多个表面电极3ap1主要是内部接口用的电极。 
另一方面，图10所示的多个表面电极3ap中的配置在表面3a的周缘部的多个表面电极3ap2的大部分，经由图4所示的布线基板2与未图示的外部设备电连接。详细而言，如图6所示，经由突起电极7b以及焊锡材料7a将逻辑芯片LC的表面电极3ap与布线基板2的焊接引线2f电连接。即多个表面电极3aP2主要是外部接口用的电极。 
但是，在图10所示的多个表面电极3ap中的配置在表面3a的周缘部的多个表面电极3ap2中，同时存在没有与贯通电极3tsv接合的电极和图6所示的与贯通电极3tsv接合的电极。也就是说，在图10所示的例子中，多个表面电极3ap2中，同时存在内部接口用的电极和外部接口用的电极。 
在本实施方式中，如图12以及图13所示那样，将形成于再布线芯片RDC的贯通电极3tsv以及引出布线RDL组入到将存储芯片MC1(参照图4)与逻辑芯片LC(参照图4)电连接的传输路径中，由此将俯视观察时的电极的配置变换成不同的位置。因此，如图8所示，在存储芯片MC1的多个表面电极3ap配置在表面3a的中央部的情况下，如图11所示，也能够与形成于逻辑芯片LC的背面3b 的周缘部的多个背面电极3bp2电连接。如此，根据本实施方式，能够通过再布线芯片RDC自由地调整电极的平面配置，因此能够使逻辑芯片LC以及存储芯片MC1的设计自由度提高。 
另外，在图12以及图13所示的例子中，在再布线芯片RDC的背面3b以及表面3a分别形成有引出布线RDL。引出布线RDL与表面电极3ap或背面电极3bp一体地形成，将表面电极3ap或背面电极3bp与贯通电极3tsv电连接。 
另外，在图13所示的例子中，在集中配置于再布线芯片RDC的背面3b的中央的多个背面电极3bp的一部分上连接有引出布线RDL，经由引出布线RDL向形成于背面3b的周缘部的贯通电极3tsv引出。由此，在图12所示的再布线芯片RDC的表面3a的中央部，能够使相邻的表面电极3ap间的距离比图13所示的背面电极3bp间的距离宽。并且，在表面3a，能够利用相邻的表面电极3ap间的宽间隙来配置引出布线RDL。也就是说，通过在表面3a以及背面3b分别形成多条引出布线RDL，即使在图8所示的存储芯片MC1的多个表面电极3ap的配置间距窄的情况下，也能够确保图12以及图13所示的引出布线RDL的配置空间。 
但是，如上所述，图12以及图13所示的布局，例示性地示出了通过再布线芯片RDC将俯视观察时的电极的配置变换成不同位置的实施方式，但存在各种变形例。例如，只要能够确保引出布线RDL的配置空间，也能够适用将引出布线RDL仅配置在表面3a和背面3b中的某一方的变形例。 
可是，在将图10所示的集中在逻辑芯片LC的表面3a的中央部的表面电极3ap1用作内部接口专用电极的情况下，即使不将表面电极3ap1与图6所示的布线基板2电连接也能够发挥功能。但是，如图10所示，在将表面电极3ap1的一部分与图6所示的布线基板2的焊接引线2f电连接的情况下，能够将表面电极3ap1的一部分用作外部接口用的电极，在这一点上是优选的。 
例如，虽然在存储芯片MC1、MC2、MC3、MC4上形成有图5 所示的用于驱动主存储电路MM的电源电路DR，但作为向该电源电路DR供给电源电位(第1基准电位)、基准电位(与第1基准电位不同的第2基准电位，例如接地电位)的端子，考虑利用图10所示的表面电极3ap1的一部分。换言之，在图10所示的例子中，配置在逻辑芯片LC的表面3a的中央部的多个表面电极3ap1中，包含供给第1基准电位(例如电源电位)的第1基准电位电极和供给与第1基准电位不同的第2基准电位(例如接地电位)的第2基准电位电极。进而换言之，在图10所示的例子中，配置在逻辑芯片LC的表面3a的中央部的多个表面电极3ap1中，包含供给用于对形成于存储芯片MC1的电路进行驱动的电压的电源线V2、V3(参照图5)。 
在要提高信号传输速度的情况下，从抑制由于瞬间的电压降等导致的动作不稳定的观点出发，优选缩短电源的供给源与消耗电源的电路之间的传输距离。于是，如果将逻辑芯片LC的表面电极3ap1的一部分与布线基板2电连接，并供给第1基准电位(例如电源电位)和第2基准电位(例如接地电位)，则能够缩短直到形成有消耗电源的电路的存储芯片MC1、MC2、MC3、MC4的驱动电路为止的距离，在这一点上是优选的。另外，供给第1基准电位(例如电源电位)的第1基准电位电极和供给与第1基准电位不同的第2基准电位(例如接地电位)的第2基准电位电极优选为，如图6所示配置成使表面电极3ap和背面电极3bp在厚度方向上重叠，并经由贯通电极3tsv电连接。 
另外，在图3所示的例子中，再布线芯片RDC的平面尺寸大于逻辑芯片LC的平面尺寸，且小于存储芯片MC4(层叠体MCS)的平面尺寸。换言之，再布线芯片RDC的4个侧面3c分别配置在存储芯片MC4的侧面3c与逻辑芯片LC的侧面3c之间。进而换言之，再布线芯片RDC的平面尺寸具有如下这样的大小：在将逻辑芯片LC、再布线芯片RDC以及存储芯片MC1搭载(层叠)在布线基板2上时，再布线芯片RDC的4个侧面3c分别位于存储芯片MC1的侧面3c与逻辑芯片LC的侧面3c之间。 
如上所述变换俯视观察时的电极的位置，从对存储芯片MC1和逻辑芯片LC的电极的位置进行调整的观点出发，能够适用图14、图15所示的变形例的结构。图14以及图15是表示对图3的变形例的半导体器件的内部构造的透视俯视图。作为图14所示的第1变形例的半导体器件1a，再布线芯片RDC的平面尺寸小于逻辑芯片LC的平面尺寸，逻辑芯片LC的4个侧面3c分别配置在存储芯片MC4的侧面3c与再布线芯片RDC的侧面3c之间。另一方面，作为图15所示的第2变形例的半导体器件1b，再布线芯片RDC的平面尺寸大于存储芯片MC4的平面尺寸，存储芯片MC4的4个侧面3c分别配置在逻辑芯片LC的侧面3c与再布线芯片RDC的侧面3c之间。 
在此，从提高逻辑芯片LC的设计自由度的观点出发，优选由再布线芯片RDC覆盖逻辑芯片LC的整个背面3b。通过由再布线芯片RDC覆盖逻辑芯片LC的整个背面3b，能够将背面电极3bp(参照图11)配置在逻辑芯片LC的背面3b的任意位置。因此，再布线芯片RDC的平面尺寸优选为逻辑芯片LC的平面尺寸以上。另外，从搭载层叠体MCS时的稳定性的观点出发，也优选使再布线芯片RDC的平面尺寸大于逻辑芯片LC的平面尺寸。 
另一方面，从提高存储芯片MC1、MC2、MC3、MC4(参照图8)的设计自由度的观点出发，优选由再布线芯片RDC覆盖存储芯片MC1的整个表面3a(参照图8)。通过由再布线芯片RDC覆盖整个存储芯片MC1，能够将表面电极3ap(参照图8)配置在存储芯片MC1、MC2、MC3、MC4(参照图8)的表面3a的任意位置。因此，如图15所示，优选再布线芯片RDC的平面尺寸为存储芯片MC4的平面尺寸以上。 
但是，若再布线芯片RDC的平面尺寸大于存储芯片MC4的平面尺寸，则由于再布线芯片RDC的周缘部突出，故而容易损坏。另外，如在存储芯片MC1、MC2、MC3、MC4(参照图8)的周缘的端部形成表面电极3ap，则表面电极3ap、与再布线芯片RDC的接合部容易损坏，因此优选使存储芯片MC1、MC2、MC3、MC4(参照图 8)的侧面3c与表面电极3ap隔开间隔地配置。因此，即使再布线芯片RDC的平面尺寸小于存储芯片MC4的平面尺寸的情况下，只要再布线芯片RDC的平面尺寸具有与存储芯片MC4的平面尺寸相同程度的大小，就能够提高存储芯片MC1、MC2、MC3、MC4(参照图8)的设计自由度。 
因此，如图3所示，再布线芯片RDC的平面尺寸特别优选大于逻辑芯片LC的平面尺寸且小于存储芯片MC4(层叠体MCS)的平面尺寸。换言之，特别优选的是，再布线芯片RDC的4个侧面3c分别配置在存储芯片MC4的侧面3c与逻辑芯片LC的侧面3c之间。进而换言之，再布线芯片RDC的平面尺寸为如下这样的大小：在将逻辑芯片LC、再布线芯片RDC以及存储芯片MC1搭载(层叠)在布线基板2上时，再布线芯片RDC的4个侧面3c分别位于存储芯片MC1的侧面3c与逻辑芯片LC的侧面3c之间。 
<半导体器件的制造方法> 
接着，对使用图1～图13说明的半导体器件1的制造工序进行说明。半导体器件1沿着图16所示的流程来制造。图16是表示使用图1～图13说明的半导体器件的制造工序的概要的说明图。关于各工序的详细说明，使用图17～图40在下面进行说明。 
<基板准备工序> 
首先，在图16所示的基板准备工序中，准备图17～图20所示的布线基板20。图17是表示在图16所示的基板准备工序中准备的布线基板的整体构造的俯视图，图18是图17所示的1个器件区域的放大俯视图。另外，图19是沿图18的A-A线的放大剖视图。另外，图20是表示图18的相反侧的面的放大俯视图。此外，在图17～图20中，为了易于观察而减少了端子数来表示，但端子(焊接引线2f、接合区2g)的数量并不限定于图17～图20所示的方式。 
如图17所示，本工序中准备的布线基板20在框部(外框)20b的内侧具备多个器件区域20a。详细而言，多个(在图17中为27个)器件区域20a呈行列状配置。多个器件区域20a分别相当于图1～图 4所示的布线基板2。布线基板20是具有多个器件区域20a和各器件区域20a间的切割线(切割区域)20c的所谓的多片式基板(多数個取り基板)。如此，通过使用具备多个器件区域20a的多片式基板，能够提高制造效率。 
另外，如图18以及图19所示，在各器件区域20a分别形成有使用图4说明的布线基板2的构成部件。布线基板20具有上表面2a、上表面2a的相反侧的下表面2b、以及将上表面2a侧与下表面2b侧电连接的多个布线层(图4所示的例子中为4层)。在各布线层形成有多条布线2d和使多条布线2d间以及相邻的布线层间绝缘的绝缘层(核心层)2e。另外，布线2d包括形成于绝缘层2e的上表面或下表面的布线2d1、以及形成为在厚度方向上贯通绝缘层2e的作为层间导电通路的过孔布线2d2。 
另外，如图18所示，在图16所示的第1芯片搭载工序中，布线基板20的上表面2a包括作为搭载图10所示的逻辑芯片LC的预定区域的芯片搭载区域(芯片搭载部)2p1。芯片搭载区域2p1在上表面2a上存在于器件区域20a的中央部。此外，在图18中为了表示芯片搭载区域2p1的位置而用双点划线来表示芯片搭载区域的轮廓，但因为芯片搭载区域2p1如上述那样是搭载逻辑芯片LC的预定区域，所以实际上没有必要存在可视觉观察到的边界线。 
另外，在布线基板20的上表面2a形成有多条焊接引线(端子、芯片搭载面侧端子、电极)2f。在图16所示的第1芯片搭载工序中，焊接引线2f是与图10所示的形成于逻辑芯片LC的表面3a的多个表面电极3ap电连接的端子。在本实施方式中，因为以使逻辑芯片LC的表面3a侧与布线基板20的上表面2a相对的所谓的面朝下(face down)安装方式搭载逻辑芯片LC，所以多条焊接引线2f的接合部形成在芯片搭载区域2P1的内侧。 
另外，布线基板20的上表面2a由绝缘膜(阻焊膜)2h覆盖。在绝缘膜2h上形成有开口部2hw，多条焊接引线2f的至少一部分(与半导体芯片的接合部、焊接区域)在该开口部2hw从绝缘膜2h露出。 
另一方面，如图20所示，在布线基板20的下表面2b形成有多个接合区2g。布线基板20的下表面2b由绝缘膜(阻焊膜)2k覆盖。在绝缘膜2k上形成有开口部2kw，多个接合区2g的至少一部分(与焊锡球5的接合部)在该开口部2kw从绝缘膜2k露出。 
另外，如图19所示，多条焊接引线2f和多个接合区2g分别经由多条布线2d电连接。该多条布线2d、多条焊接引线2f以及多个接合区2g等的导体图案例如由以铜(Cu)为主成分的金属材料形成。另外，多条布线2d、多条焊接引线2f以及多个接合区2g能够通过例如电镀法来形成。另外，如图19所示，具有4层以上(在图19中为4层)布线层的布线基板20，能够通过例如层积(build-up)加工法来形成。 
<第1粘结材料配置工序> 
接着，在图16所示的第1粘结材料配置工序中，如图21以及图22所示，在布线基板20的上表面2a的芯片搭载区域2p1上配置粘结材料NCL1。图21是表示在图13所示的芯片搭载区域配置有粘结材料的状态的放大俯视图，图22是沿图21的A-A线的放大剖视图。此外，在图21中为了表示芯片搭载区域2p1以及芯片搭载区域2p2的位置而分别用双点划线来表示片搭载区域2p1、2p2的轮廓，但因为芯片搭载区域2p1、2p2如上述那样是搭载逻辑芯片LC的预定区域，所以实际上无需存在可视觉观察到的边界线。此外，以下，在图示芯片搭载区域2p1、2p2的情况下，同样地实际上也无需存在可视觉观察到的边界线。 
在将半导体芯片以面朝下安装方式(倒装芯片连接方式)搭载在布线基板上的情况下，例如，采用在将半导体芯片与布线基板电连接之后用树脂将连接部分封固的方式(后注入方式)。在该情况下，从配置在半导体芯片与布线基板的间隙附近的喷嘴供给树脂，利用毛细管现象将树脂填埋进间隙中。 
在本实施方式说明的例子中，在通过后述的第1芯片搭载工序将逻辑芯片LC(参照图8)搭载在布线基板20上之前，以将粘结材料 NCL1配置在芯片搭载区域2p1并从粘结材料NCL1上按压逻辑芯片LC来与布线基板20电连接的方式(先涂敷方式)，搭载逻辑芯片LC。 
在上述的后注入方式的情况下，因为利用毛细管现象将树脂填埋进间隙中，所以对一个器件区域20a的处理时间(注入树脂的时间)长。另一方面，在上述的先涂敷方式的情况下，在逻辑芯片LC的前端(例如，在图6所示的突起电极7b的前端形成的焊锡材料7a)与焊接引线2f的接合部接触的时刻，在布线基板20与逻辑芯片LC之间已经填埋了粘结材料NCL1。因此，与上述的后注入方式相比，能够缩短对一个器件区域20a的处理时间，能够提高制造效率，在这一点上是优选的。 
但是，作为对本实施方式的变形例，也可以使图16所示的第1芯片搭载工序和第1粘结材料配置工序的顺序颠倒而适用后注入方式。例如，在一并形成的产品形成区域少的情况下，因为处理时间之差小，所以即使在使用了后注入方式的情况下，也能够抑制制造效率的降低。 
另外，在先涂敷方式中使用的粘结材料NCL1，如上所述由绝缘性(非导电性)的材料(例如树脂材料)形成，通过在逻辑芯片LC(参照图6)与布线基板20的接合部配置粘结材料NCL1，能够使设置在接合部的多个导电性部件(图6所示的接合材料7以及焊接引线2f)之间电绝缘。 
另外，粘结材料NCL1由通过施加能量而硬度变硬(变高)的树脂材料构成，在本实施方式中，例如包含热固化性树脂。另外，固化前的粘结材料NCL1比图6所示的接合材料7柔软，通过按压逻辑芯片LC而变形。 
另外，固化前的粘结材料NCL1根据处理方法不同大致分成以下2种。一种是由被称为NCP(Non-Conductive Paste)的糊状树脂(绝缘糊料)形成，从未图示的喷嘴涂敷到芯片搭载区域2p1的方式。另一种是由被称为NCF(Non-Conductive Film)的预先成形为膜状 的树脂(绝缘材料膜)形成，以薄膜状态直接输送到芯片搭载区域2p1并粘贴的方法。在使用绝缘糊料(NCP)的情况下，因为不需要绝缘材料膜(NCF)那样进行粘贴的工序，所以与使用绝缘材料膜的情况相比能够减小施加于半导体芯片等的压力。另一方面，在使用绝缘材料膜(NCF)的情况下，因为与绝缘糊料(NCP)相比形状保持性更高，所以易于控制配置粘结材料NCL1的范围和厚度。 
在图21以及图22所示的例子中，示出了将作为绝缘材料膜(NCF)的粘结材料NCL1配置在芯片搭载区域2p1上并粘贴成与布线基板20的上表面2a紧贴的例子。但是，虽然省略了图示，作为变形例，也可以使用绝缘糊料(NCP)。 
<第1芯片准备工序> 
另外，在图16所示的第1芯片准备工序中，准备图10以及图11所示的逻辑芯片LC。图23是示意性地表示具备图6所示的贯通电极的半导体芯片的制造工序的概要的说明图。另外，图24是接着图23示意性地表示半导体芯片的制造工序的概要的说明图。此外，在图23以及图24中，以贯通电极3tsv以及与贯通电极3tsv电连接的背面电极3bp的制造方法为中心进行说明，关于贯通电极3tsv以外的各种电路的形成工序省略图示以及说明。另外，图23以及图24所示的半导体芯片的制造方法，除了适用于图4所示的逻辑芯片LC以外，也适用于再布线芯片RDC、存储芯片MC1、MC2、MC3的制造方法。 
首先，作为晶片准备工序，准备图23所示的晶片(半导体衬底)WH。晶片WH例如是由硅(Si)构成的半导体衬底，在俯视观察时呈圆形。晶片WH具有作为半导体元件形成面的表面(主面、上表面)WHs以及表面WHs的相反侧的背面(主面、下表面)WHb。另外，晶片WH的厚度比图4所示的逻辑芯片LC、再布线芯片RDC、存储芯片MC1、MC2、MC3的厚度厚，例如为数百μm左右。 
接着，作为孔形成工序，形成用于形成图6所示的贯通电极3tsv的孔(洞、开口部)3tsh。在图23所示的例子中，将掩模25配置在 晶片WH的表面WHs上，通过实施蚀刻处理来形成孔3tsh。此外，图4所示的逻辑芯片LC、存储芯片MC1、MC2、MC3的半导体元件，例如能够在本工序之后且接下来的布线层形成工序之前形成。 
接着，在孔3tsh内填埋例如铜(Cu)等金属材料来形成贯通电极3tsv。接着，作为布线层形成工序，在晶片WH的表面WHs上形成布线层(芯片布线层)3d。在本工序中，形成图6所示的多个表面电极3ap，将多个贯通电极3tsv与多个表面电极3ap分别电连接。此外，在再布线芯片RDC的情况下，形成将表面电极3ap与贯通电极3tsv连接的引出布线RDL(参照图12)。引出布线RDL能够在形成表面电极3ap时一并形成。另外，在本工序中，将图4所示的逻辑芯片LC、存储芯片MC1、MC2、MC3的半导体元件和图6所示的多个表面电极3ap经由布线层3d而电连接。在再布线芯片RDC的情况下，在没有形成半导体元件时，省略形成布线层3d的工序，能够替换成形成引出布线RDL的工序。由此，逻辑芯片LC、存储芯片MC1、MC2、MC3的半导体元件经由布线层3d电连接。 
接着，作为突起电极形成工序，在表面电极3ap(图6)上形成突起电极7b。另外，在突起电极7b的前端形成焊锡材料7a。该焊锡材料7a作为将图6所示的半导体芯片3搭载在布线基板2或下层的半导体芯片3上时的接合材料而发挥功能。此外，在图6所示的例子中，示出了在逻辑芯片LC与布线基板2的接合部以外不经由突起电极7b而经由焊锡材料7a接合的例子。在该情况下，将焊锡材料7a接合在表面电极3ap的露出面上，能够将焊锡材料7a作为凸块电极(所谓的微凸块)来使用。 
接着，作为图24所示的背面研磨工序，将晶片WH的背面WHb(参照图23)侧进行研磨，使晶片WH的厚度变薄。由此，图6所示的半导体芯片3的背面3b露出。换言之，贯通电极3tsv在厚度方向上贯通晶片WH。另外，多个贯通电极3tsv在晶片WH的背面3b从晶片WH露出。在图24所示的例子中，在背面研磨工序中，在通过玻璃板等支承基板26以及保护表面WHs侧的保护层27支承晶片 WH的状态下，使用研磨工具28进行研磨。 
接着，在背面电极形成工序中，在背面3b形成多个背面电极3bp，与多个贯通电极3tsv电连接。此外，在图4所示的再布线芯片RDC的情况下，在本工序中，形成将贯通电极3tsv与背面电极3bp电连接的引出布线RDL(参照图13)。引出布线RDL能够在形成背面电极3bp时一并形成。 
接着，作为单片化工序，将晶片WH沿切割线分割，获得多个半导体芯片3。然后，根据需要进行检查，得到图4所示的半导体芯片3(逻辑芯片LC、再布线芯片RDC、存储芯片MC1、MC2、MC3)。 
<第1芯片搭载工序> 
接着，在图16所示的第1芯片搭载工序中，如图25、图26所示，将逻辑芯片LC搭载于布线基板2上。图25是表示在图16所示的布线基板的芯片搭载区域上搭载有逻辑芯片LC的状态的放大俯视图。另外，图26是沿图25的A-A线的放大剖视图。 
在本工序中，如图26所示，通过使逻辑芯片LC的表面3a与布线基板2的上表面2a相对的所谓面朝下安装方式(倒装芯片连接方式)搭载逻辑芯片LC。另外，通过本工序将逻辑芯片LC与布线基板2电连接。详细而言，形成于逻辑芯片LC的表面的多个表面电极3ap和形成于布线基板2的上表面2a的多条焊接引线2f，经由突起电极7b(参照图6)以及焊锡材料7a(参照图6)电连接。 
在本工序中，如图26所示，在布线基板20的芯片搭载区域2p1上配置逻辑芯片LC(半导体芯片3)。在逻辑芯片LC的表面3a侧形成有接合材料7。另一方面，在形成于布线基板20的上表面2a的焊接引线2f的接合部，形成有用于与图6所示的突起电极7b电连接的作为接合材料的焊锡层(图示省略)。另外，只要是在进行加热处理之前，粘结材料NCL1就处于固化前的柔软状态。因此，当将逻辑芯片LC配置在粘结材料NCL1上时，接合材料7埋在粘结材料NCL1的内部。 
接着，将未图示的加热工具抵接在逻辑芯片LC的背面3b侧， 
向布线基板20按压逻辑芯片LC。如上所述，由于只要是在进行加热处理之前粘结材料NCL1就处于固化前的柔软状态，所以当通过加热工具压入逻辑芯片LC时，形成于逻辑芯片LC的表面3a的多个接合材料7的前端与焊接引线2f的焊接区域(详细而言是未图示的焊锡层)接触。 
接着，在逻辑芯片LC被未图示的加热工具按压的状态下，通过加热工具加热逻辑芯片LC以及粘结材料NCL1。在逻辑芯片LC与布线基板20的接合部，焊锡材料7a(参照图23)以及焊接引线2f上的未图示的焊锡层分别熔融而成为一体。由此，如图6所示，突起电极7b和焊接引线2f经由焊锡材料7a电连接。 
另外，通过加热粘结材料NCL1，粘结材料NCL1固化。由此，获得以被埋入有逻辑芯片LC的一部分的状态而固化的粘结材料NCL1。另外，逻辑芯片LC的背面电极3bp从固化的粘结材料NCL1露出。 
<第2粘结材料配置工序> 
接着，在图16所示的第2粘结材料配置工序中，如图27所示，在逻辑芯片LC(半导体芯片3)的背面3b上以及从逻辑芯片LC露出的粘结材料NCL1上，配置粘结材料NCL2。图27是表示在图25所示的半导体芯片的背面及其周围配置有粘结材料的状态的放大俯视图，图28是沿图27的A-A线的放大剖视图。 
如上述的图6所示，本实施方式的半导体器件1中，层叠的多个半导体芯片3中的搭载于最下级(例如第1级)的逻辑芯片LC、搭载于下数第2级的再布线芯片RDC、以及搭载于下数第3级的存储芯片MC1，都是采用倒装芯片连接方式搭载。因此，如上述的第1粘结材料配置工序中说明的那样，作为变形例也能够适用后注入方式，但在能够缩短对一个器件区域20a(参照图27、图28)的处理时间、并提高制造效率这一点上，优选适用上述的先涂敷方式。 
另外，在先涂敷方式中使用的粘结材料NCL2，如上所述由绝缘性(非导电性)的材料(例如树脂材料)形成，通过在逻辑芯片LC (参照图6)与再布线芯片RDC(参照图6)的接合部配置粘结材料NCL2，能够使设置在接合部的多个导电性部件(例如，图6所示的接合材料7以及背面电极3bp)之间电绝缘。 
另外，粘结材料NCL2由通过施加能量而硬度变硬(变高)的树脂材料构成，在本实施方式中，例如包含热固化性树脂。另外，固化前的粘结材料NCL2比图6所示的熔融前的接合材料7柔软，通过按压再布线芯片RDC而变形。 
另外，作为本工序中使用的粘结材料NCL2，可以适用上述NCP(绝缘糊料)以及NCF(绝缘材料膜)中的任一方。在图27以及图28所示的例子中，从喷嘴30(参照图28)喷出NCP(绝缘糊料)，在逻辑芯片LC的背面3b上以及从逻辑芯片LC露出的粘结材料NCL1上配置粘结材料NCL2。 
此外，关于从喷嘴30喷出糊状的粘结材料NCL2这一点，在上述第1粘结材料配置工序中进行了说明，与后注入方式通用。但是，在本实施方式中，在搭载图4所示的存储芯片MC1之前，预先搭载粘结材料NCL2。因此，与利用毛细管现象注入树脂的后注入方式相比，粘结材料NCL2的涂敷速度能够大幅提高。 
绝缘糊料(NCP)与绝缘材料膜(NCF)相比，能够在低负荷下与涂敷对象物(本工序中为逻辑芯片LC)紧贴。因此，从降低向本工序时已经搭载的逻辑芯片LC的压力的观点出发，优选绝缘糊料(NCP)。但是，虽然省略了图示，作为变形例，也可以使用绝缘材料膜(NCF)作为粘结材料NCL2。 
在图27所示的例子中，沿着在俯视观察时呈四边形的逻辑芯片LC的对角线在逻辑芯片LC的背面3b上呈带状涂敷粘结材料NCL2。如此，以在粘结材料NCL2的涂敷区域形成相互交叉的2条带形状的方式涂敷糊状的粘结材料NCL2的方式(称为交叉涂敷方式)，易于在后述的第2芯片搭载工序中使粘结材料NCL2均匀地扩开，在这一点上是优选的。但是，在后述的第2芯片搭载工序中，只要是能够以不产生间隙的方式扩开粘结材料NCL2的方法，也可以使 用与图27不同的涂敷方法。 
<第2芯片准备工序> 
另外，在图16所示的第2芯片准备工序中，准备图12以及图13所示的再布线芯片RDC。在再布线芯片RDC上形成有：形成于表面3a的多个表面电极3ap、形成于背面3b的多个背面电极3bp、以及将多个表面电极3ap与多个背面电极3bp电连接的多个贯通电极3tsv。另外，多个表面电极3ap和多个背面电极3bp的至少一部分，配置于在俯视观察时不同的位置(例如，如图6所示在厚度方向上不重叠的位置)。在图12以及图13所示的例子中，向存储芯片MC1、MC2、MC3、MC4供给电路驱动用的电位(驱动用电源电压)的多对表面电极3ap和背面电极3bp，配置于在俯视观察时相同的位置(例如，如图6所示在厚度方向上重叠的位置)。另外，在再布线芯片RDC的表面3a和背面3b的某一方或双方，形成有将表面电极3ap或背面电极3bp与贯通电极3tsv电连接的引出布线RDL。 
再布线芯片RDC的制造方法，能够如上所述适用第1芯片准备工序中说明的工序进行制造，因此省略重复的说明。此外，图12以及图13所示的再布线芯片RDC的引出布线RDL，能够通过图23所示的布线层形成工序以及图24所示的背面电极形成工序来形成。另外，在表面3a和背面3b的一方形成引出布线RDL的情况下，能够省略图23所示的布线层形成工序和图24所示的背面电极形成工序中的一方。另外，如果适用第1芯片准备工序中说明的工序，则也可以在再布线芯片RDC上形成半导体元件，并形成电路。 
<第2芯片搭载工序> 
接着，在图16所示的第2芯片搭载工序中，如图29、图30所示，在逻辑芯片LC上搭载再布线芯片RDC。图29是表示在图27所示的逻辑芯片的背面上搭载有再布线芯片的状态的放大俯视图。另外，图30是沿图29的A-A线的放大剖视图。 
在本工序中，如图30所示，通过使再布线芯片RDC的表面3a与逻辑芯片LC的背面3b(或布线基板20的上表面2a)相对的所谓 面朝下安装方式(倒装芯片连接方式)搭载再布线芯片RDC。另外，通过本工序将再布线芯片RDC与逻辑芯片LC电连接。详细而言，如图6所示，形成于再布线芯片RDC的表面3a的多个表面电极3ap和形成于逻辑芯片LC的背面3b的多个背面电极3bp，经由接合材料7(焊锡材料7a)电连接。 
在本工序中，如图29所示，在布线基板20的芯片搭载区域(芯片搭载部)2p2上配置再布线芯片RDC(半导体芯片3)。芯片搭载区域2p2是在本工序中搭载再布线芯片RDC的预定区域，与第1芯片搭载工序中说明的芯片搭载区域2p1同样，实际上无需存在可视觉观察到的边界线。在再布线芯片RDC的表面3a侧形成有接合材料7。接合材料7与再布线芯片RDC的多个表面电极3ap分别接合。另外，虽然省略了图示，还可以使接合材料7也与逻辑芯片LC的多个背面电极3bp接合。在本工序中，配置成使再布线芯片RDC的多个表面电极3ap的每一个与逻辑芯片LC的多个背面电极3bp的每一个相对。 
接着，将未图示的加热工具抵接在再布线芯片RDC的背面3b侧，向布线基板20按压再布线芯片RDC。只要是在进行加热处理之前，粘结材料NCL2就处于固化前的柔软状态，因此，当通过加热工具压入再布线芯片RDC时，图28所示的粘结材料NCL2在逻辑芯片LC的背面3b与再布线芯片RDC之间被压扩。另外，形成于再布线芯片RDC的表面3a的多个接合材料7的前端，与逻辑芯片LC的背面电极3bp(或形成于背面电极3bp上的未图示的焊锡材料)接触。 
接着，在再布线芯片RDC被未图示的加热工具按压的状态下，通过加热工具加热再布线芯片RDC以及粘结材料NCL2。在再布线芯片RDC与逻辑芯片LC的接合部，焊锡材料7a熔融而与表面电极3ap以及背面电极3bp接合。由此，如图6所示，再布线芯片RDC的多个表面电极3ap和逻辑芯片LC的多个背面电极3bp经由接合材料7(焊锡材料7a)电连接。另外，因为逻辑芯片LC的多个背面电 极3bp分别与逻辑芯片LC的多个贯通电极3tsv电连接，所以通过本工序，再布线芯片RDC经由逻辑芯片LC的多个贯通电极3tsv与形成于逻辑芯片LC的电路电连接。 
另外，通过加热粘结材料NCL2，粘结材料NCL2固化。由此，获得以被埋入有再布线芯片RDC的一部分的状态而固化的粘结材料NCL2。另外，再布线芯片RDC的背面电极3bp从固化的粘结材料NCL2露出。 
<第3粘结材料配置工序> 
接着，在图16所示的第3粘结材料配置工序中，如图31所示，在再布线芯片RDC(半导体芯片3)的背面3b上，配置粘结材料NCL3。图31是表示在图29所示的半导体芯片的背面及其周围配置有粘结材料的状态的放大俯视图，图32是沿图31的A-A线的放大剖视图。 
如上述的图6所示，本实施方式的半导体器件1中，层叠的多个半导体芯片3中的搭载于最下级(例如第1级)的逻辑芯片LC、搭载于下数第2级的再布线芯片RDC、以及搭载于下数第3级的存储芯片MC1，都是通过倒装芯片连接方式而搭载。因此，如上述的第1粘结材料配置工序中说明的那样，作为变形例也可以适用后注入方式，但在能够缩短对一个器件区域20a(参照图31)的处理时间、提高制造效率这一点上，优选适用上述的先涂敷方式。 
另外，以先涂敷方式使用的粘结材料NCL3，如上所述由绝缘性(非导电性)的材料(例如树脂材料)形成，通过在再布线芯片RDC(参照图6)与存储芯片MC1(参照图6)的接合部配置粘结材料NCL3，能够使设置在接合部的多个导电性部件(例如，图6所示的接合材料7以及背面电极3bp)之间电绝缘。 
另外，粘结材料NCL3由通过施加能量而硬度变硬(变高)的树脂材料构成，在本实施方式中，例如包含热固化性树脂。另外，固化前的粘结材料NCL3比图6所示的熔融前的接合材料7柔软，通过按压再布线芯片RDC而变形。 
另外，作为本工序中使用的粘结材料NCL3，可以使用上述NCP(绝缘糊料)以及NCF(绝缘材料膜)中的任一方。在图31以及图32所示的例子中，在再布线芯片RDC的背面3b上配置作为NCF(绝缘材料膜)的粘结材料NCL3。在使用NCF(绝缘材料膜)的情况下，在本工序中，配置成使形成于再布线芯片RDC的背面3b的背面电极3bp以及引出布线RDL被粘结材料NCL3覆盖并紧贴。 
<第3芯片准备工序> 
另外，在图16所示的第3芯片准备工序中，准备图4所示的存储芯片MC1、MC2、MC3、MC4的层叠体MCS。作为对本实施方式的变形例，可以在逻辑芯片LC上依次层叠存储芯片MC1、MC2、MC3、MC4。但是，在本实施方式中，对预先层叠存储芯片MC1、MC2、MC3、MC4而形成图34所示的层叠体(存储芯片层叠体、半导体芯片层叠体)MCS的实施方式进行说明。如以下说明的那样，在形成存储芯片MC1、MC2、MC3、MC4的层叠体MCS的情况下，例如，能够在与图16所示的第3芯片准备工序以外的工序不同的地方，与其他工序相独立地进行。例如，层叠体MCS也能够作为买入部件来准备。因此，在能够简化图16所示的组装工序、提高整体制造效率这一点上是有利的。 
图33是示意性地表示图4所示的存储芯片的层叠体的组装工序的概要的说明图。另外，图34是接着图33示意性地表示存储芯片的层叠体的组装工序的概要的说明图。此外，图33以及图34所示的多个存储芯片MC1、MC2、MC3、MC4各自的制造方法，能够适用使用图23以及图24说明的半导体芯片的制造方法来制造，因此省略说明。 
首先，作为组装基材准备工序，准备用于组装图34所示的层叠体MCS的基材(组装基材)34。基材34具有层叠多个存储芯片MC1、MC2、MC3、MC4的组装面34a，在组装面34a上设有粘结层35。 
接着，作为芯片层叠工序，将存储芯片MC1、MC2、MC3、MC4层叠在基材34的组装面34a上。在图33所示的例子中，以使层叠 的各半导体芯片的背面3b与基材34的组装面34a相对的方式，沿存储芯片MC4、MC3、MC2、MC1的顺序依次层叠。上级侧的半导体芯片3的背面电极3bp与下级侧的半导体芯片3的表面电极3ap通过例如接合材料7(焊锡材料7a)而接合。另外，在配置于最上级的存储芯片MC1的表面电极3ap上，形成有突起电极7b以及与突起电极7b的前端接合的焊锡材料7a。 
接着，在图34所示的层叠体封固工序中，向层叠的多个半导体芯片3之间供给树脂(底部填充树脂)，形成封固体(芯片层叠体用封固体、芯片层叠体用树脂体)6。该封固体6通过上述第1粘结材料配置工序中说明的后注入方式来形成。也就是说，在预先层叠了多个半导体芯片3之后，从喷嘴36供给底部填充树脂6a而填埋进层叠的多个半导体芯片3之间。底部填充树脂6a的粘度比图16所示的封固工序中使用的封固用的树脂的粘度低，能够利用毛细管现象填埋进多个半导体芯片3之间。然后，使填埋在半导体芯片3之间的底部填充树脂6a固化而得到封固体6。 
利用该后注入方式形成封固体6的方法，与所谓的传递模塑(transfer mo1d)方式相比在间隙的填埋特性上优良，因此能有效适用于层叠的半导体芯片3间的间隙窄的情况。另外，在如图34所示那样，要填埋底部填充树脂6a的间隙形成为多级的情况下，能够对多个间隙一并填埋底部填充树脂6a。因此，能够缩短整体处理时间。 
接着，在组装基材除去工序中，将基材34以及粘结层35从存储芯片MC4的背面3b剥离并除去。作为除去基材34和粘结层35的方法，例如能够适用使粘结层35所包含的树脂成分(例如紫外线固化树脂)固化的方法。通过以上的工序，获得层叠有多个存储芯片MC1、MC2、MC3、MC4且各存储芯片MC1、MC2、MC3、MC4的连接部被封固体6封固得到的层叠体MCS。该层叠体MCS能够视为具有形成有多个表面电极3ap的表面3a(存储芯片MC1的表面3a)以及位于表面3a的相反侧的背面3b(存储芯片MC4的背面3b)的一个存储芯片。 
<第3芯片搭载工序> 
接着，在图16所示的第3芯片搭载工序中，如图35、图36所示，在逻辑芯片LC上搭载有再布线芯片RDC。图35是表示在图31所示的再布线芯片的背面上搭载有存储芯片的层叠体的状态的放大俯视图。另外，图36是沿图35的A-A线的放大剖视图。 
在本工序中，如图36所示，通过使层叠体MCS的表面3a与再布线芯片RDC的背面3b(或布线基板20的上表面2a)相对的所谓面朝下安装方式(倒装芯片连接方式)搭载层叠体MCS。另外，通过本工序将层叠体MCS与再布线芯片RDC电连接。详细而言，如图6所示，形成于层叠体MCS的表面3a的多个表面电极3ap和形成于再布线芯片RDC的背面3b的多个背面电极3bp，经由接合材料7(焊锡材料7a)电连接。 
在本工序中，如图35所示，在布线基板20的芯片搭载区域(芯片搭载部)2p3上配置层叠体MCS(半导体芯片3)。芯片搭载区域2p3是在本工序中搭载层叠体MCS的预定区域，与第1芯片搭载工序中说明的芯片搭载区域2p1同样，实际上无需存在可视觉观察到的边界线。在层叠体MCS的表面3a侧形成有接合材料7。接合材料7与层叠体MCS的多个表面电极3ap分别接合。另外，虽然省略了图示，但也能够事先使接合材料7与再布线芯片RDC的多个背面电极3bp接合。在本工序中，配置成使层叠体MCS的多个表面电极3ap的每一个与再布线芯片RDC的多个背面电极3bp的每一个相对。 
接着，将未图示的加热工具抵接在层叠体MCS的背面3b侧，向布线基板20按压层叠体MCS。由于只要是在进行加热处理之前粘结材料NCL3就处于固化前的柔软状态，所以当通过加热工具压入层叠体MCS时，形成于层叠体MCS的表面3a的多个接合材料7的前端与再布线芯片RDC的背面电极3bp(或形成于背面电极3bp上的未图示的焊锡材料)接触。 
接着，在层叠体MCS被未图示的加热工具按压的状态下，通过加热工具加热层叠体MCS以及粘结材料NCL3。在层叠体MCS与再 布线芯片RDC的接合部，焊锡材料7a熔融而与表面电极3ap以及背面电极3bp接合。由此，如图6所示，层叠体MCS的多个表面电极3ap和再布线芯片RDC的多个背面电极3bp，经由接合材料7(焊锡材料7a)电连接。另外，因为再布线芯片RDC的多个背面电极3bp分别与再布线芯片RDC的多个贯通电极3tsv电连接，所以通过本工序，层叠体MCS经由再布线芯片RDC以及逻辑芯片LC的多个贯通电极3tsv与形成于逻辑芯片LC的电路电连接。 
另外，通过加热粘结材料NCL3，粘结材料NCL3固化。由此，获得以被埋入有层叠体MCS的一部分的状态而固化的粘结材料NCL3。另外，层叠体MCS的背面电极3bp从固化的粘结材料NCL3露出。 
<封固工序> 
接着，在图16所示的封固工序中，如图37所示，将布线基板20的上表面2a、逻辑芯片LC、再布线芯片RDC、以及多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS用树脂封固，形成封固体4。图37是表示在图36所示的布线基板上形成封固体而将层叠的多个半导体芯片封固的状态的放大剖视图。另外，图38是表示图37所示的封固体的整体构造的俯视图。 
在本实施方式中，如图38所示，形成将多个器件区域20a(在多个器件区域20a分别搭载的多个半导体芯片)一起封固的封固体4。这样的封固体4的形成方法被称为一并封固(Block Molding)方式，将通过该一并封固方式制造出的半导体封装称为MAP(Multi Array Package)型的半导体器件。在一并封固方式中，能够减小各器件区域20a的间隔，因此1片布线基板20中的有效面积增大。也就是说，能够从1片布线基板20获得的产品数量增加。如此，通过增大1片布线基板20中的有效面积，能够使制造工序高效。 
另外，在本实施方式中，通过在未图示的成形模具内压入加热软化的树脂而成形之后、使树脂热固化的所谓传递模塑方式来形成。例如与封固图37所示的层叠体MCS的封固体6那样使液状的树脂 固化的封固体相比，通过传递模塑方式而形成的封固体4的耐久性更高，因此作为保护部件是优选的。另外，例如通过将二氧化硅(SiO2)粒子等填充粒子混合在热固化性树脂中，能够提高封固体4的功能(例如，耐弯曲变形性)。 
此外，在本实施方式中，层叠的多个半导体芯片3的接合部(电连接部)，由粘结材料NCL1、NCL2、NCL3以及封固体6封固。因此，作为变形例，能够适用于没有形成封固体4的实施方式。在该情况下，本封固工序能够省略。 
<焊锡球安装工序> 
接着，在图16所示的焊锡球安装工序中，如图39所示，在形成于布线基板20的下表面2b的多个接合区2g上，接合有成为外部端子的多个焊锡球5。图39是表示在图37所示的布线基板的多个接合区上接合有焊锡球的状态的放大剖视图。 
在本工序中，在如图39所示那样将布线基板20的上下翻转之后，在布线基板20的下表面2b露出的多个接合区2g上分别配置焊锡球5，之后，通过加热使多个焊锡球5与接合区2g接合。通过本工序，多个焊锡球5经由布线基板20与多个半导体芯片3C(逻辑芯片LC、再布线芯片RDC以及存储芯片MC1、MC2、MC3、MC4)电连接。但是，本实施方式中说明的技术，并不限定适用于呈阵列状接合焊锡球5的所谓BGA(Ball Grid Array)型的半导体器件。例如，作为对本实施方式的变形例，也可以适用于所谓LGA(Land Grid Array)型的半导体器件，即：不形成焊锡球5而以使接合区2g露出的状态或在接合区2g上涂敷比焊锡球5薄的焊锡糊料的状态下出厂。在LGA型的半导体器件的情况下，焊锡球安装工序能够省略。 
<单片化工序> 
接着，在图16所示的单片化工序中，如图40所示，将布线基板20按每个器件区域20a进行分割。图40是表示将图39所示的多片式布线基板单片化的状态的剖视图。在本工序中，如图40所示，沿着切割线(切割区域)20c将布线基板20以及封固体4切断，获得 单片化后的多个半导体器件1(参照图4)。切断方法没有特别限定，但在图40所示的例子中，示出了如下的实施方式：使用切割刀片(旋转刃)40从布线基板20的下表面2b侧对粘结固定在胶带材料(切割胶带)41上的布线基板20以及封固体4进行切削加工来切断。但是，本实施方式中说明的技术，并不限定适用于使用具备多个器件区域20a的作为多片式基板的布线基板20的情况。例如，也可以适用于在相当于1个半导体器件的布线基板2(参照图4)上层叠有多个半导体芯片3的半导体器件。在该情况下，单片化工序能够省略。 
通过以上的各工序，能够得到使用图1～图13说明的半导体器件1。然后，进行外观检查、电气试验等必要的检查、试验，出厂或安装在未图示的安装基板上。 
(实施方式2) 
在上述实施方式1中，作为能够提高逻辑芯片LC、存储芯片MC1等的设计自由度的实施方式，对在逻辑芯片LC与存储芯片MC1之间配置再布线芯片RDC，并经由再布线芯片RDC将逻辑芯片LC与存储芯片MC1电连接的实施方式进行了说明。在本实施方式2中，对将逻辑芯片LC与再布线芯片RDC分别并列搭载在布线基板2上的实施方式进行说明。此外，在本实施方式2中以与已说明的实施方式1的不同点为中心进行说明，原则上省略重复的说明。 
图41是作为对图4的变形例的半导体器件的剖视图。另外，图42是表示在除去了图41所示的封固体的状态下的布线基板上的半导体器件的内部构造的透视俯视图。另外，图43是示意性地表示图41以及图42所示的半导体器件的电路结构例的说明图。此外，在图41中，为了易于观察而减少了端子数来表示，但端子(焊接引线2f、接合区2g、焊锡球5)的数量并不限定于图41所示的方式。另外，在图42中，为了易于观察逻辑芯片LC和存储芯片MC4在俯视观察时的位置关系、平面尺寸的不同，将逻辑芯片LC以及再布线芯片RDC的轮廓用虚线(逻辑芯片LC的轮廓的一部分用实线)来表示。 
首先，半导体器件1c中，如图41所示，逻辑芯片LC和再布线 芯片RDC以在厚度方向上不重叠的方式相邻地搭载在布线基板2上，进而，以与逻辑芯片LC以及再布线芯片RDC重叠的方式将层叠体MCS层叠在再布线芯片RDC上，这一点与图4所示的半导体器件1不同。换言之，如图42所示，半导体器件1c中，搭载有逻辑芯片LC的芯片搭载区域(芯片搭载部)2p1和搭载有再布线芯片RDC的芯片搭载区域(芯片搭载部)2p2在俯视观察时不重叠地并列配置在布线基板2的上表面2a侧。 
如半导体器件1c所示，在将多个半导体芯片3并列搭载在布线基板2上的情况下，能够使多个半导体芯片3的层叠厚度变薄。因此，与上述实施方式1中说明的半导体器件1(参照图4)相比，半导体器件1c能够薄型化。另外，在通过面朝下安装方式(倒装芯片连接方式)安装半导体芯片3的情况下，与安装在半导体芯片3上相比，安装在布线基板2上能够更容易地进行安装。 
另外，如图41所示，半导体器件1c的逻辑芯片LC和再布线芯片RDC分别在表面3a与布线基板2的上表面2a相对的状态下通过面朝下安装方式(倒装芯片连接方式)搭载在布线基板2上。另外，在再布线芯片RDC上，多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS通过面朝下安装方式(倒装芯片连接方式)搭载在布线基板2上。再布线芯片RDC上和多个存储芯片MC1、MC2、MC3、MC4的层叠体MCS，经由形成于再布线芯片RDC的多个贯通电极3tsv而电连接。另外，半导体器件1c中，逻辑芯片LC的多个表面电极3ap和再布线芯片RDC的多个表面电极3ap经由布线基板2具有的多条布线2d而电连接，这一点与图4所示的半导体器件1不同。 
如半导体器件1c所示，当说明将逻辑芯片LC和搭载有存储芯片MC1、MC2、MC3、MC4的层叠体MCS的再布线芯片RDC经由布线基板2电连接的情况下的电路结构例时，例如成为图43所示那样。在图43所示的例子中，在连结逻辑芯片LC具有的内部接口电路NIF与再布线芯片RDC的中继电路TC的传输路径之间夹设有布线基板2。因此，通过形成于布线基板2的多条布线2d(参照图41)， 能够对逻辑芯片LC和再布线芯片RDC的电极(外部端子)的位置进行调整。 
也就是说，在半导体器件1c的情况下，不需要为了连接逻辑芯片LC具有的内部接口电路NIF与多个存储芯片MC1、MC2、MC3、MC4的内部接口电路NIF，而在逻辑芯片LC中形成贯通电极3tsv(参照图6)。因此，在图41所示的例子中，在逻辑芯片LC中不存在将表面3a侧与背面3b侧电连接的贯通电极3tsv(参照图6)。另外，在逻辑芯片LC的背面3b没有形成背面电极3bp(参照图6)。因此，在半导体器件1c的情况下，与上述的半导体器件1相比，能够使逻辑芯片LC的构造简单，因此设计自由度提高。另外，在制造逻辑芯片LC的阶段，能够省略形成贯通电极3tsv、背面电极3bp的工序，因此能够提高制造效率。 
但是，如图41所示，也能够适用如下的实施方式：在逻辑芯片LC的背面3b的一部分从层叠体MCS露出的情况下，通过面朝下安装方式(倒装芯片连接方式)将其他电子部件(例如半导体芯片3)搭载在背面3b的露出区域上。在该情况下，通过在逻辑芯片LC上连接例如图6所示的贯通电极3tsv以及背面电极3bp，能够将逻辑芯片LC与搭载在逻辑芯片LC上的未图示的电子部件电连接。 
另外，如果通过布线基板2对逻辑芯片LC和再布线芯片RDC的电极(外部端子)的位置进行调整，则例如图42所示能够使半导体器件1c具有的再布线芯片RDC的平面尺寸小于图3所示的半导体器件1具有的再布线芯片RDC的平面尺寸。在图42所示的例子中，再布线芯片RDC的平面尺寸小于存储芯片MC4的平面尺寸以及逻辑芯片LC的平面尺寸。另外，在图41所示的例子中，在再布线芯片RDC的表面3a以及背面3b分别形成有引出布线RDL，但作为变形例，也可以为没有形成引出布线RDL的结构。在该情况下，能够使再布线芯片RDC的平面尺寸进一步小型化。但是，在再布线芯片RDC没有形成引出布线RDL的情况下，必须与存储芯片的表面电极3ap的布局相应地在布线基板2的上表面2a形成多条焊接引 线2f。因此，在考虑到多条焊接引线2f的设计(布局)容易性的情况下，优选如上述实施方式那样在再布线芯片RDC形成引出布线RDL。 
如果使再布线芯片RDC的平面尺寸小型化，则再布线芯片RDC的制造效率提高，但在再布线芯片RDC上搭载层叠体MCS时，层叠体MCS不容易稳定。于是，如图41以及图42所示，优选在存储芯片MC1的表面3a与布线基板2的上表面2a之间，配置逻辑芯片LC的至少一部分。换言之，优选使逻辑芯片LC的至少一部分由存储芯片MC1覆盖。由此，在再布线芯片RDC上搭载层叠体MCS时，能够将粘结固定层叠体MCS的粘结材料NCL3的配置范围扩大到再布线芯片RDC的背面3b以及逻辑芯片LC的背面3b，因此层叠体MCS在安装时不容易倾斜。也就是说，在再布线芯片RDC上搭载层叠体MCS时的稳定性得到提高。 
从提高在再布线芯片RDC上搭载层叠体MCS时的稳定性的观点出发，再布线芯片RDC的背面3b的高度与逻辑芯片LC的背面3b的高度为同等程度即可。但是，在搭载层叠体MCS时，从抑制例如存储芯片MC1的表面3a与逻辑芯片LC的背面3b等接触而损坏的观点出发，优选如图41所示那样使再布线芯片RDC的背面3b的高度比逻辑芯片LC的背面3b的高度高。因为再布线芯片RDC与层叠体MCS经由多个接合材料7(参照图6)连接，所以存储芯片MC1的表面3a和再布线芯片RDC的背面3b不容易接触。但是，因为在存储芯片MC1的表面3a与逻辑芯片LC的背面3b之间不存在接合材料7，所以优选在比再布线芯片RDC的背面3b低的位置配置逻辑芯片LC的背面3b。 
另外，在图43所示的例子中，将与驱动逻辑芯片LC的输入输出电路NS1的电源电路(输入输出用电源电路)DR1连接的电源线V2和与驱动存储芯片MC1、MC2、MC3、MC4的输入输出电路NS2的电源电路(输入输出用电源电路)DR3连接的电源线V4分别独立地与布线基板2连接。在半导体器件1c的情况下，因为再布线芯片 RDC和逻辑芯片LC分别与布线基板2连接，所以即使分别独立地设置电源线V2、V4，形成于逻辑芯片LC的端子数(电极数)也不会增加。 
另外，在半导体器件1c的情况下，与驱动存储芯片MC1、MC2、MC3、MC4的输入输出电路NS2的电源电路(输入输出用电源电路)DR3连接的电源线V4和与驱动存储芯片MC1、MC2、MC3、MC4的核心电路CR2的电源电路(输入输出用电源电路)DR4连接的电源线V3，分别与布线基板2连接而不与逻辑芯片LC连接。因此，能够进一步缩短电源的供给源与消耗电源的电路间的传输距离，能够抑制由于瞬间的电压降等导致的动作的不稳定，在这一点上是优选的。 
除上述的不同点以外，图41～图43所示的半导体器件1c与图3～图5所示的半导体器件1是同样的，因此省略重复的说明。另外，半导体器件1c的制造方法，在上述实施方式1中说明的图16所示的第2粘结材料配置工序中将粘结材料NCL2配置在位于芯片搭载区域2p1(参照图42)旁边的芯片搭载区域2p2(参照图42)这一点上与半导体器件1的制造方法不同。另外，在图16所示的第2芯片搭载工序中，在将再布线芯片RDC与布线基板2电连接这一点上与半导体器件1的制造方法不同。除上述不同点以外，能够适用上述实施方式1中说明的半导体器件的制造方法，因此省略重复的说明。 
<其他变形例> 
以上，基于实施方式对本发明人作出的实用新型进行了具体说明，但本实用新型并不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。 
例如在上述实施方式1以及上述实施方式2中，对使用仅形成有由引出布线RDL(参照图6)等导体图案构成的单纯的中继电路TC(参照图5)的再布线芯片RDC(参照图6)的实施方式进行了说明。但是，作为变形例，例如图44所示的半导体器件1d那样，在再布线芯片RDC上不仅能够形成中继电路TC，还能够形成控制存储芯 片MC1、MC2、MC3、MC4的主存储电路MM的动作的控制电路CU1的一部分。图44是示意性地表示作为对图5的变形例的半导体器件的电路结构例的说明图。 
在图44所示的半导体器件1d具有的再布线芯片RDC上，除了中继电路TC之外，还形成有使信号线的通信频率(时钟数)增加的控制电路CU1。在该情况下，能够使连接再布线芯片RDC与逻辑芯片LC的信号线的数量比连接存储芯片MC1与再布线芯片RDC的信号线的数量少。也就是说，能够减少逻辑芯片LC具有的背面电极3bp(参照图6)以及贯通电极3tsv(参照图6)的数量。换言之，能够使表面电极3ap的数量比再布线芯片RDC的背面电极3bp的数量少。其结果为，为了在逻辑芯片LC形成贯通电极3tsv而需要的制约减少，因此能够提高逻辑芯片LC的设计自由度。 
另外，例如，如图44所示，也可以将在再布线芯片RDC上形成控制存储芯片MC1、MC2、MC3、MC4的主存储电路MM的动作的控制电路CU1的技术与上述实施方式2中说明的半导体器件1c组合来适用。 
另外，例如，在上述实施方式1以及上述实施方式2中，对逻辑芯片LC、再布线芯片RDC以及多个存储芯片MC1、MC2、MC3、MC4分别搭载在布线基板2的上表面2a侧的实施方式进行了说明。但是，作为变形例，如图45所示的半导体器件1e那样，可以将逻辑芯片LC搭载在作为布线基板2的安装面的下表面2b侧。图45是作为对图41的变形例的半导体器件的剖视图。图45所示的半导体器件1e，在逻辑芯片LC搭载在作为布线基板2的安装面的下表面2b侧这一点上，与图41所示的半导体器件1c不同。换言之，在半导体器件1e中，在逻辑芯片LC与再布线芯片RDC之间配置有布线基板。 
进而换言之，半导体器件1e的布线基板2，在下表面2b具备用于搭载逻辑芯片LC的芯片搭载区域，在上表面2a具备用于搭载再布线芯片RDC的芯片搭载区域。另外，逻辑芯片LC以及再布线芯 片RDC分别通过面朝下安装方式(倒装芯片连接方式)搭载于布线基板2。也就是说，再布线芯片RDC以表面3a与布线基板2的上表面2a相对的方式搭载在布线基板2上。另外，逻辑芯片LC以表面3a与布线基板2的下表面2b相对的方式搭载在布线基板2上。 
另外，在图45所示的例子中，逻辑芯片LC和再布线芯片RDC配置于在厚度方向上重叠的位置。由此，能够缩短将逻辑芯片LC与再布线芯片RDC电连接的传输路径的距离。另外，逻辑芯片LC配置在布线基板2的下表面2b的中央部，作为半导体芯片1e的外部端子的多个接合区2g(焊锡球5)配置在逻辑芯片LC的周围。在该情况下，能够缩短半导体芯片的外部接口电路(例如图44所示的外部接口电路GIF)与外部端子的距离。 
但是，在如半导体器件1e所示在布线基板2的上下表面分别搭载半导体芯片3的情况下，由于布线基板2内的布线2d的弯绕的布局复杂，所以布线层数有增加的倾向。另外，由于在布线基板2的安装面侧设置芯片搭载区域，所以有时外部端子的配置空间不足，安装面积容易大型化。因此，从减少布线层数的观点、或减小安装面积的观点出发，优选如图4所示的半导体器件1、图41所示的半导体器件1c那样，在作为芯片搭载面的上表面2a侧搭载逻辑芯片LC以及再布线芯片RDC。 

Claims (20)

1.一种半导体器件，包括：
布线基板，其具有第1面以及与所述第1面相反侧的第2面；
第1半导体芯片，其具有：第1表面；形成于所述第1表面的多个第1表面电极；与所述第1表面相反侧的第1背面；以及多个第1背面电极，其形成于所述第1背面、并分别与所述多个第1表面电极电连接、且形成在俯视时与所述多个第1表面电极分别重叠的位置，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1面上；
第2半导体芯片，其具有：第2表面；多个第2表面电极，其形成于所述第2表面、并分别与所述多个第1背面电极电连接；与所述第2表面相反侧的第2背面；多个第2背面电极，其形成于所述第2背面并分别与所述多个第2表面电极电连接；多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面；以及多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接，该第2半导体芯片搭载在所述第1半导体芯片的所述第1背面上；
第3半导体芯片，其具有：第3表面；形成于所述第3表面并分别与所述多个第2背面电极电连接的多个第3表面电极；以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及
多个外部端子，其形成于所述布线基板的所述第2面，
所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。
2.根据权利要求1所述的半导体器件，其中，
在所述第3半导体芯片上形成有第1电路，
在所述第1半导体芯片上形成有对所述第1电路的驱动进行控制的第1控制电路。
3.根据权利要求2所述的半导体器件，其中，
所述第3半导体芯片的所述多个第3表面电极配置在所述第3表面的中央部。
4.根据权利要求3所述的半导体器件，其中，
所述第2半导体芯片的所述多个第2背面电极与所述第3半导体芯片的所述多个第3表面电极配置于在厚度方向上重叠的位置，并经由接合材料而电连接，
所述第1半导体芯片的所述多个第1背面电极与所述第2半导体芯片的所述多个表面电极配置于在厚度方向上重叠的位置。
5.根据权利要求1所述的半导体器件，其中，
所述第2半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸。
6.根据权利要求5所述的半导体器件，其中，
在俯视观察时，所述第2半导体芯片的侧面位于所述第1半导体芯片的侧面与所述第3半导体芯片的侧面之间。
7.根据权利要求2所述的半导体器件，其中，
在所述第3半导体芯片上形成有电源电路，该电源电路供给驱动所述第1电路的电源，
所述多个第2表面电极中的、向所述电源电路供给电源的电源用表面电极和所述多个第2背面电极中的、向所述电源电路供给电源的电源用背面电极，配置于在厚度方向上重叠的位置。
8.根据权利要求2所述的半导体器件，其中，
在所述第2半导体芯片上形成有对所述第1电路的驱动进行控制的第2控制电路，
所述第2半导体芯片的所述多个第2表面电极的数量少于所述多个第2背面电极的数量。
9.根据权利要求2所述的半导体器件，其中，
在所述第2半导体芯片上形成有使通信频率增大的第2控制电路，
所述第2半导体芯片的所述多个第2表面电极的数量少于所述多个第2背面电极的数量。
10.根据权利要求1所述的半导体器件，其中，
在所述第3半导体芯片上形成有主存储电路，
在所述第1半导体芯片上形成有：对所述主存储电路的驱动进行控制的第1控制电路；以及对在与所述第3半导体芯片或外部设备之间输入输出的信号数据实施运算处理的运算处理电路。
11.一种半导体器件，包括：
布线基板，其具有：包含第1芯片搭载区域以及设置在所述第1芯片搭载区域附近的第2芯片搭载区域的第1面、以及与所述第1面相反侧的第2面；
第1半导体芯片，其具有第1表面、形成于所述第1表面的多个第1表面电极、以及与所述第1表面相反侧的第1背面，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1芯片搭载区域；
第2半导体芯片，其具有第2表面、形成于所述第2表面并分别与所述多个第1表面电极电连接的多个第2表面电极、与所述第2表面相反侧的第2背面、以及形成于所述第2背面并分别与所述多个第2表面电极电连接的多个第2背面电极，该第2半导体芯片以所述第2表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第2芯片搭载区域；
第3半导体芯片，其具有第3表面、形成于所述第3表面并分别与所述多个第2背面电极电连接的多个第3表面电极、以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及
多个外部端子，其形成于所述布线基板的所述第2面，
所述第3半导体芯片的平面尺寸大于所述第1半导体芯片的平面尺寸以及所述第2半导体芯片的平面尺寸，
所述第1半导体芯片的所述第1背面的一部分被所述第3半导体芯片覆盖。
12.根据权利要求11所述的半导体器件，其中，
所述第2半导体芯片还具有：多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面；和多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接。
13.根据权利要求11所述的半导体器件，其中，
在所述第3半导体芯片上形成有第1电路，
在所述第1半导体芯片上形成有对所述第1电路的驱动进行控制的第1控制电路。
14.根据权利要求11所述的半导体器件，其中，
所述第3半导体芯片的所述多个第3表面电极配置在所述第3表面的中央部。
15.根据权利要求11所述的半导体器件，其中，
所述第2半导体芯片还具有从所述第2表面和所述第2背面中的一个面贯通到另一个面的多个贯通电极，
在所述第1半导体芯片上没有形成从所述第1表面和所述第1背面中的一个面贯通到另一个面的多个贯通电极。
16.根据权利要求11所述的半导体器件，其中，
所述第2半导体芯片的平面尺寸小于所述第1半导体芯片的平面尺寸。
17.一种半导体器件，包括：
布线基板，其具有包含第1芯片搭载区域的第1面、以及位于所述第1面的相反侧并包含第2芯片搭载区域的第2面；
第1半导体芯片，其具有第1表面、形成于所述第1表面的多个第1表面电极、以及与所述第1表面相反侧的第1背面，该第1半导体芯片以所述第1表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第2芯片搭载区域；
第2半导体芯片，其具有第2表面、形成于所述第2表面并分别与所述多个第1表面电极电连接的多个第2表面电极、与所述第2表面相反侧的第2背面、以及形成于所述第2背面并分别与所述多个第2表面电极电连接的多个第2背面电极，该第2半导体芯片以所述第2表面与所述布线基板的所述第1面相对的方式搭载在所述布线基板的所述第1芯片搭载区域；
第3半导体芯片，其具有第3表面、形成于所述第3表面并分别与所述多个第2背面电极电连接的多个第3表面电极、以及与所述第3表面相反侧的第3背面，该第3半导体芯片以所述第3表面与所述第2半导体芯片相对的方式搭载在所述第2半导体芯片上；以及
多个外部端子，其形成在所述布线基板的所述第2面的所述第1半导体芯片的周围。
18.根据权利要求17所述的半导体器件，其中，
所述第1半导体芯片配置在与所述第2半导体芯片在厚度方向上重叠的位置。
19.根据权利要求17所述的半导体器件，其中，
所述第2半导体芯片还具有从所述第2表面和所述第2背面中的一个面贯通到另一个面的多个贯通电极，
在所述第1半导体芯片上没有形成从所述第1表面和所述第1背面中的一个面贯通到另一个面的多个贯通电极。
20.根据权利要求17所述的半导体器件，其中，
所述第2半导体芯片还具有：多个贯通电极，其从所述第2表面和所述第2背面中的一个面贯通到另一个面、和多条引出布线，其形成于所述第2表面或所述第2背面，将所述多个贯通电极与所述多个第2表面电极或所述多个第2背面电极电连接。
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