TW201419464A - 半導體裝置 - Google Patents

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semiconductor wafer
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semiconductor
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Takashi Kikuchi
Takafumi Kikuchi
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Renesas Electronics Corp
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Abstract

本發明使積層有平面尺寸不同之複數個半導體晶片之半導體裝置的各半導體晶片之設計自由度提高。於配線基板2上搭載有邏輯晶片LC、再配線晶片RDC、及平面尺寸大於邏輯晶片LC之記憶體晶片MC1。又，邏輯晶片LC與記憶體晶片MC1係經由再配線晶片RDC而電性連接。又，再配線晶片RDC包含：形成於與配線基板2對向之正面3a之複數個正面電極3ap；及形成於正面3a之相反側的背面3b之複數個背面電極3bp。又，再配線晶片RDC包含複數個貫通電極3tsv、及複數個引出配線RDL，該複數個引出配線RDL係形成於正面3a或背面3b，且將複數個貫通電極3tsv與複數個正面電極3ap或複數個背面電極3bp電性連接。

Description

半導體裝置
本發明係關於一種半導體裝置之技術，尤其係關於一種應用於積層有平面尺寸不同之複數個半導體晶片之半導體裝置而有效之技術。
於日本專利特開2011-187574號公報(專利文獻1)中記載有一種半導體裝置，其於複數個記憶體晶片之積層體與配線基板之間，配置有包含貫通電極之半導體晶片。
又，於日本專利特開2008-91638號公報(專利文獻2)、及日本專利特開2008-91640號公報(專利文獻3)中記載有一種半導體裝置，其包含複數個半導體晶片之積層體，且複數個半導體晶片搭載於配線基板上並統一密封。
又，於日本專利特表2010-538358號公報(專利文獻4)中，作為積層複數個半導體晶片之方法而記載有以晶圓級積層之方法、及以晶片級積層之方法。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-187574號公報
[專利文獻2]日本專利特開2008-91638號公報
[專利文獻3]日本專利特開2008-91640號公報
[專利文獻4]日本專利特表2010-538358號公報
本案發明者研究一種使於配線基板上積層有複數個半導體晶片之半導體裝置之性能提高之技術。作為其一環節，對藉由將複數個半導體晶片(例如記憶體晶片、及控制該記憶體晶片之控制晶片)搭載於1個半導體裝置內而以該1個半導體裝置構建系統之所謂SIP(System In Package，系統級封裝)型之半導體裝置進行了研究。
作為複數個半導體晶片之積層方法，有於半導體晶片上形成貫通電極，且經由該貫通電極而將複數個半導體晶片相互電性連接之方式。該方式可不經由導線而將所積層之複數個半導體晶片間直接連接，故而可減少半導體晶片間之傳送距離。
但是，本案發明者發現，在將平面尺寸不同之複數個半導體晶片積層之情形時，於各半導體晶片之設計自由度方面限制變大。
其他課題及新穎之特徵當根據本說明書之記述及隨附圖式而變得明確。
一實施形態之半導體裝置包含：搭載於配線基板上之第1半導體晶片；第2半導體晶片；及平面尺寸大於上述第1半導體晶片之第3半導體晶片。又，上述第1半導體晶片與上述第3半導體晶片係經由上述第2半導體晶片而電性連接。又，上述第2半導體晶片包含：與上述配線基板對向之正面；形成於上述正面之複數個正面電極；上述正面之相反側之背面；及形成於上述背面，且與上述複數個正面電極電性連接之複數個背面電極。又，上述第2半導體晶片包含：複數個貫通電極，其自上述正面及上述背面中之一面向另一面貫通；及複數個引出配線，其形成於上述正面或上述背面，且將上述複數個貫通電極與上述複數個正面電極或上述複數個背面電極電性連接。又，上述第1半 導體晶片配置於上述第2半導體晶片與上述配線基板之間、或鄰接於上述第2半導體晶片而配置，且與上述第2半導體晶片之上述複數個正面電極電性連接。又，上述第3半導體晶片配置於上述第2半導體晶片，且與上述第2半導體晶片之上述複數個背面電極電性連接。
根據上述一實施形態，可使上述第1半導體晶片之設計上之自由度提高。
1、1a、1b、1c‧‧‧半導體裝置
2‧‧‧配線基板
2a‧‧‧上表面(面、主面、晶片搭載面)
2b‧‧‧下表面(面、主面、安裝面)
2c‧‧‧側面
2d‧‧‧配線
2d1‧‧‧配線
2d2‧‧‧通孔配線
2e‧‧‧絕緣層(核心層)
2f‧‧‧接合引線(端子、晶片搭載面側端子、電極)
2g‧‧‧焊盤
2h、2k‧‧‧絕緣膜(阻焊劑膜)
2hw‧‧‧開口部
2k‧‧‧絕緣膜(阻焊劑膜)
2kw‧‧‧開口部
2p1、2p3‧‧‧晶片搭載區域(晶片搭載部)
3‧‧‧半導體晶片
3a‧‧‧正面(主面、上表面)
3ap、3ap1、3ap2‧‧‧正面電極(電極、焊墊)
3ap1‧‧‧正面電極
3ap2‧‧‧正面電極
3b‧‧‧背面(主面、下表面)
3bp、3bp1、3bp2‧‧‧背面電極(電極、焊墊)
3c‧‧‧側面
3d‧‧‧配線層(晶片配線層)
3p‧‧‧背面電極
3tsh‧‧‧孔(槽、開口部)
3tsv‧‧‧貫通電極
4‧‧‧密封體(樹脂體)
4a‧‧‧上表面(面、表面)
4b‧‧‧下表面(面、背面)
4c‧‧‧側面
5‧‧‧焊錫球(外部端子、電極、外部電極)
6‧‧‧密封體(晶片積層體用密封體、晶片積層體用樹脂體)
6a‧‧‧底填充樹脂
7‧‧‧接合材(導電性構件、凸塊電極、突起電極)
7a‧‧‧焊錫材
7b‧‧‧突起電極
20‧‧‧配線基板
20a‧‧‧器件區域
20b‧‧‧框部(外框)
20c‧‧‧切割線(切割區域)
25‧‧‧遮罩
26‧‧‧支持基材
27‧‧‧保護層
28‧‧‧研磨治具
30‧‧‧噴嘴
34‧‧‧基材(組裝基材)
34a‧‧‧組裝面
35‧‧‧接著層
36‧‧‧噴嘴
40‧‧‧切割刀(旋轉刀)
41‧‧‧膠帶材(切割膠帶)
AS‧‧‧位址線(信號線)
CR1、CR2‧‧‧核心電路(主電路)
CU‧‧‧控制電路
DR‧‧‧電源電路(驅動電路)
DR1‧‧‧電源電路(輸入輸出用電源電路)
DR2‧‧‧電源電路(核心用電源電路)
DR3‧‧‧電源電路(輸入輸出用電源電路)
DR4‧‧‧電源電路(核心用電源電路)
DS‧‧‧資料線(信號線)
G1、G2‧‧‧間隔
GIF‧‧‧外部介面電路(外部輸入輸出電路)
LC‧‧‧邏輯晶片(半導體晶片)
MC1、MC2、MC3、MC4‧‧‧記憶體晶片(半導體晶片)
MCS‧‧‧積層體(記憶體晶片積層體、半導體晶片積層體)
MM‧‧‧主記憶電路(記憶電路)
MR‧‧‧記憶體區域(記憶電路元件排列區域)
NCL1、NCL2、NCL3‧‧‧接著材(絕緣性接著材)
NIF‧‧‧內部介面電路(內部輸入輸出電路)
NS1、NS2‧‧‧輸入輸出電路
NS2‧‧‧核心電路
OS‧‧‧信號線
PU‧‧‧運算處理電路
RDC‧‧‧再配線晶片(介面晶片)
RDL‧‧‧引出配線(再配線)
SG‧‧‧信號線
Si‧‧‧矽
SM‧‧‧輔助記憶電路(記憶電路)
T1、TA‧‧‧厚度
TA‧‧‧厚度
TC‧‧‧中繼電路
V1、V2、V3、V4‧‧‧電源線
WH‧‧‧晶圓(半導體基板)
WHb‧‧‧背面(主面、下表面)
WHs‧‧‧正面(主面、上表面)
圖1係作為一實施形態之半導體裝置之立體圖。
圖2係圖1所示之半導體裝置之仰視圖。
圖3係於去除圖1所示之密封體後之狀態下表示配線基板上之半導體裝置之內部構造之透視俯視圖。
圖4係沿圖1之A-A線之剖面圖。
圖5係模式性地表示圖1~圖4所示之半導體裝置之電路構成例之說明圖。
圖6係圖4所示之A部之放大剖面圖。
圖7係使圖4所示之複數個半導體晶片之積層構造簡單化而表示之說明圖。
圖8係表示圖4所示之記憶體晶片之正面側之佈局例之俯視圖。
圖9係表示圖8所示之記憶體晶片之背面側之一例之俯視圖。
圖10係表示圖4所示之邏輯晶片之正面側之佈局例之俯視圖。
圖11係表示圖10所示之邏輯晶片之背面側之一例之俯視圖。
圖12係表示圖4所示之配線晶片之正面側之佈局例之俯視圖。
圖13係表示圖12所示之再配線晶片之背面側之一例之俯視圖。
圖14係表示作為相對於圖3之變形例之半導體裝置之內部構造之透視俯視圖。
圖15係表示作為相對於圖3之另一變形例之半導體裝置之內部構造之透視俯視圖。
圖16係表示使用圖1~圖13說明之半導體裝置之製造步驟之概要之說明圖。
圖17係表示圖16所示之基板準備步驟中所準備之配線基板之整體構造之俯視圖。
圖18係1個圖17所示之器件區域之放大俯視圖。
圖19係沿圖18之A-A線之放大剖面圖。
圖20係表示圖18之相反側之面之放大俯視圖。
圖21係表示於圖13所示之晶片搭載區域配置有接著材之狀態之放大俯視圖。
圖22係沿圖21之A-A線之放大剖面圖。
圖23係模式性地表示包含圖6所示之貫通電極之半導體晶片之製造步驟之概要之說明圖。
圖24係模式性地表示繼圖23後之半導體晶片之製造步驟之概要之說明圖。
圖25係表示於圖16所示之配線基板之晶片搭載區域搭載有邏輯晶片之狀態之放大俯視圖。
圖26係沿圖25之A-A線之放大剖面圖。
圖27係表示於圖25所示之半導體晶片之背面及其周圍配置有接著材之狀態之放大俯視圖。
圖28係沿圖27之A-A線之放大剖面圖。
圖29係表示於圖27所示之邏輯晶片之背面搭載有再配線晶片之狀態之放大俯視圖。
圖30係沿圖29之A-A線之放大剖面圖。
圖31係表示於圖29所示之半導體晶片之背面及其周圍配置有接 著材之狀態之放大俯視圖。
圖32係沿圖31之A-A線之放大剖面圖。
圖33係模式性地表示圖4所示之記憶體晶片之積層體之組裝步驟之概要之說明圖。
圖34係模式性地表示繼圖33後之記憶體晶片之積層體之組裝步驟之概要之說明圖。
圖35係表示於圖31所示之再配線晶片之背面搭載有記憶體晶片之積層體之狀態之放大俯視圖。
圖36係沿圖35之A-A線之放大剖面圖。
圖37係表示於圖36所示之配線基板上形成密封體，且將所積層之複數個半導體晶片密封之狀態之放大剖面圖。
圖38係表示圖37所示之密封體之整體構造之俯視圖。
圖39係表示於圖37所示之配線基板之複數個焊盤上接合有焊錫球之狀態之放大剖面圖。
圖40係表示使圖39所示之多片配線基板單片化之狀態之剖面圖。
圖41係作為相對於圖4之變形例之半導體裝置之剖面圖。
圖42係於去除圖41所示之密封體後之狀態下表示配線基板上之半導體裝置之內部構造之透視俯視圖。
圖43係模式性地表示圖41及圖42所示之半導體裝置之電路構成例之說明圖。
圖44係模式性地表示作為相對於圖5之變形例之半導體裝置之電路構成例之說明圖。
圖45係作為相對於圖41之變形例之半導體裝置之剖面圖。
圖46係表示與圖7對應之第1研究例之放大剖面圖。
圖47係表示與圖7對應之第2研究例之放大剖面圖。
(本案之記載形式、基本用語、用法之說明)
於本案中，關於實施態樣之記載，視需要，方便起見分為複數個部分等而記載，但除特別明示並非如此之意思之情形以外，該等並非相互獨立之個別者，與記載之前後無關，而是單一之例之各部分、一者為另一者之一部分詳細內容或一部分或全部之變形例等。又，原則上，同樣之部分省略重複之說明。又，實施態樣之各構成要素除特別明示並非如此之意思之情形、理論上限定於該數量之情形及根據上下文而明顯並非如此之情形以外，並非為必需者。
同樣地於實施態樣等之記載中，關於材料、組成等，即便說起「包含A之X」等，除特別明示並非如此之意之情形及根據上下文而明顯並非如此之情形以外，亦不排除包含A以外之要素。例如，若就成分而言，則係指「包含以A為主要成分之X」等之意思。例如，說起「矽構件」等，亦並不限定於純粹之矽，當然亦包含SiGe(矽、鍺)合金或其他以矽為主要成分之多元合金、含有其他添加物等之構件。又，說起鍍金、Cu層、鍍鎳等，除特別明示並非如此之意思之情形以外，不僅指純粹者，亦分別包含以金、Cu、鎳等為主要成分之構件。
進而，於提及特定之數值、數量時，亦除特別明示並非如此之意思之情形、理論上限定於該數量之情形及根據上下文而明顯並非如此之情形以外，亦可為超過該特定之數值之數值，亦可為未達該特定之數值之數值。
又，於實施形態之，各圖中，對於同一或同樣之部分以同一或類似之記號或參照編號表示，原則上不重複說明。
又，於隨附圖式中，相反，於變得複雜之情形或與空隙之區別為明確之情形時，即便為剖面有時亦會省略影線等。與此相關，於根 據說明等而明確瞭解之情形時等，即便為平面上封閉之孔，有時亦會省略背景之輪廓線。進而，即便並非剖面，但為了明示並非為空隙，或為了明示區域之邊界，有時亦會標註影線或點圖案。
以下說明之實施形態中，作為SIP型之半導體裝置之例，採用如下之半導體封裝進行說明：於一個封裝內，搭載有形成有記憶體電路之半導體晶片(記憶體晶片)、與形成有控制記憶體電路之動作之控制電路之半導體晶片(控制晶片)。
(實施形態1)
圖1係本實施形態之半導體裝置之立體圖，圖2係圖1所示之半導體裝置之仰視圖。又，圖3係於去除圖1所示之密封體後之狀態下表示配線基板上之半導體裝置之內部構造之透視俯視圖。又，圖4係沿圖1之A-A線之剖面圖。又，圖5係模式性地表示圖1~圖4所示之半導體裝置之電路構成例之說明圖。再者，於圖1~圖4中，為了易於觀察而表示較少之端子數，但端子(接合引線2f、焊盤2g、焊錫球5)之數量並不限定於圖1~圖4所示之態樣。又，於圖3中，為了易於觀察邏輯晶片LC與記憶體晶片MC4之俯視時之位置關係或平面尺寸之不同，藉由點線而表示邏輯晶片LC及再配線晶片RDC之輪廓。
<半導體裝置>
首先，使用圖1~圖4對本實施形態之半導體裝置1之概要構成進行說明。本實施形態之半導體裝置1包含：配線基板2；搭載於配線基板2上之複數個半導體晶片3(參照圖4)及密封複數個半導體晶片3之密封體(樹脂體)4。
如圖4所示，配線基板2包含：搭載有複數個半導體晶片3之上表面(面、主面、晶片搭載面)2a；與上表面2a為相反側之下表面(面、主面、安裝面)2b；及配置於上表面2a與下表面2b之間之側面2c；如圖2及圖3所示於俯視時成四邊形之外形形狀。於圖2及圖3所示之例中， 配線基板2之平面尺寸(俯視時之尺寸、上表面2a及下表面2b之尺寸、外形尺寸)例如成一邊之長度為14mm左右之正方形。又，配線基板2之厚度(高度)，即，自圖4所示之上表面2a至下表面2b為止之距離例如為0.3mm~0.5mm左右。
配線基板2係用以將搭載於上表面2a側之半導體晶片3與未圖示之安裝基板電性連接之插入式基板，且包含電性連接上表面2a側與下表面2b側之複數個配線層(圖4所示之例中為4層)。於各配線層形成有使複數個配線2d及複數個配線2d間、及相鄰之配線層間絕緣之絕緣層2e。此處，本實施形態之配線基板2含有3個絕緣層2e，正中間之絕緣層2e係核心層(核心材)，但亦可使用不含有成為核心之絕緣層2e之所謂無核心之基板。又，配線2d包含：形成於絕緣層2e之上表面或下表面之配線2d1；及以於厚度方向貫通之方式形成絕緣層2e之層間導電路即通孔配線2d2。
又，於配線基板2之上表面2a，形成有作為與半導體晶片3電性連接之端子之複數個接合引線(端子、晶片搭載面側端子、電極)2f。另一方面，於配線基板2之下表面2b，形成有用以與未圖示之安裝基板電性連接之端子、即作為半導體裝置1之外部連接端子之複數個焊錫球5所接合之複數個焊盤2g。複數個接合引線2f與複數個焊盤2g經由複數個配線2d而分別電性連接。再者，連接於接合引線2f或焊盤2g之配線2d係與接合引線2f或焊盤2g形成為一體，故而於圖4中，將接合引線2f及焊盤2g作為配線2d之一部分而表示。
又，配線基板2之上表面2a及下表面2b藉由絕緣膜(阻焊劑膜)2h、2k而覆蓋。形成於配線基板2之上表面2a之配線2d由絕緣膜2h覆蓋。於絕緣膜2h形成有開口部，於該開口部，複數個接合引線2f之至少一部分(與半導體晶片3之接合部、接合區域)自絕緣膜2h露出。又，形成於配線基板2之下表面2b之配線2d由絕緣膜2k覆蓋。於絕緣 膜2k形成有開口部，於該開口部，複數個焊盤2g之至少一部分(與焊錫球5之接合部)自絕緣膜2k露出。
又，如圖4所示，將與配線基板2之下表面2b之複數個焊盤2g接合的複數個焊錫球(外部端子、電極、外部電極)5如圖2所示配置為行列狀(陣列狀、矩陣狀)。又，圖2中省略圖示，將複數個焊錫球5所接合之複數個焊盤2g(參照圖4)亦配置為行列狀(矩陣狀)。如此，將於配線基板2之安裝面側以行列狀配置有複數個外部端子(焊錫球5、焊盤2g)之半導體裝置稱為面陣列型之半導體裝置。面陣列型之半導體裝置可將配線基板2之安裝面(下表面2b)側作為外部端子之配置空間而有效活用，故而於即便外部端子數增大亦可抑制半導體裝置之安裝面積之增大之方面而言較佳。亦即，可省空間地安裝伴隨高功能化、高積體化而外部端子數增大之半導體裝置。
又，半導體裝置1包含搭載於配線基板2上之複數個半導體晶片3。複數個半導體晶片3積層於配線基板2之上表面2a。又，複數個半導體晶片3分別包含：正面(主面、上表面)3a；與正面3a為相反側之背面(主面、下表面)3b；及位於正面3a與背面3b之間之側面3c；如圖3所示於俯視時成四邊形之外形形狀。如此，藉由積層複數個半導體晶片，即便於使半導體裝置1高功能化之情形時，亦可減少安裝面積。
圖4所示之例中，搭載於最下段(最靠近配線基板2之位置)之半導體晶片3係形成有運算處理電路PU(參照圖5)之邏輯晶片(半導體晶片)LC。另一方面，搭載於邏輯晶片LC之上段側之半導體晶片3係形成有記憶與邏輯晶片LC之間通訊之資料之主記憶電路(記憶電路)MM(參照圖5)的記憶體晶片(半導體晶片)MC1、MC2、MC3、MC4。又，於邏輯晶片LC與記憶體晶片MC1、MC2、MC3、MC4之間，進而配置有其他半導體晶片3(再配線晶片RDC)。再配線晶片(介面晶片)RDC包含用以調節邏輯晶片LC與記憶體晶片MC1之電極(外部 端子)之位置的複數個配線(再配線)，且邏輯晶片LC與記憶體晶片MC1係經由再配線晶片RDC之複數個配線而電性連接。
又，如圖4所示於複數個半導體晶片3之間配置有接著材NCL(絕緣性接著材)。接著材NCL係以堵塞上段側之半導體晶片3之正面3a與下段側之半導體晶片3之背面3b(或配線基板2之上表面2a)之間之空間的方式配置。詳細而言，該接著材NCL包含：將邏輯晶片LC接著固定於配線基板2上之接著材(絕緣性接著材)NCL1；將再配線晶片RDC接著固定於邏輯晶片上之接著材(絕緣性接著材)NCL2；及將記憶體晶片MC1、MC2、MC3、MC4之積層體MCS接著固定於再配線晶片RDC上之接著材(絕緣性接著材)NCL3。又，接著材NCL1、NCL2、NCL3分別包含絕緣性(非導電性)之材料(例如樹脂材料)，藉由將接著材NCL配置於邏輯晶片LC與配線基板2之接合部、邏輯晶片LC與再配線晶片RDC之接合部、及再配線晶片RDC與積層體MCS之接合部，而可使設置於各接合部之複數個電極間電性絕緣。
又，於圖4所示之例中，於複數個記憶體晶片MC1、MC2、MC3、MC4之間，配置有與密封體4不同之密封體(晶片積層體用密封體、晶片積層體用樹脂體)6，記憶體晶片MC1、MC2、MC3、MC4之積層體MCS藉由密封體6而密封。將密封體6以密接於複數個記憶體晶片MC1、MC2、MC3、MC4之正面3a及背面3b之方式埋入，且將記憶體晶片MC1、MC2、MC3、MC4之積層體MCS藉由各半導體晶片3間之接合部及密封體6而一體化。又，密封體6包含絕緣性(非導電性)之材料(例如樹脂材料)。但是，如圖4所示記憶體晶片MC1、MC2、MC3、MC4之積層體MCS中，搭載於最下段(最靠近邏輯晶片LC之位置)之記憶體晶片MC1之正面3a自密封體6露出。又，如圖3及圖4所示，記憶體晶片MC1、MC2、MC3、MC4之積層體MCS中，配置於最上段之記憶體晶片MC4之背面3b自密封體6露出。
又，半導體裝置1包含密封複數個半導體晶片3之密封體4。密封體4包含：上表面(面、表面)4a；位於與上表面4a為相反側之下表面(面、背面)4b(參照圖4)；及位於上表面4a與下表面4b之間之側面4c；且於俯視時成四邊形之外形形狀。於圖1所示之例中，密封體4之平面尺寸(自上表面4a側俯視時之尺寸、上表面4a之外形尺寸)與配線基板2之平面尺寸為相同，密封體4之側面4c與配線基板2之側面2c相連。又，於圖1所示之例中，密封體4之平面尺寸(俯視時之尺寸)例如成一邊之長度為14mm左右之正方形。
密封體4係保護複數個半導體晶片3之樹脂體，藉由密接於複數個半導體晶片3間、及半導體晶片3與配線基板2以形成密封體4，而可抑制較薄之半導體晶片3之損傷。又，自使作為保護構件之功能提高之觀點而言，密封體4例如包含如下之材料。對密封體4而言，由於易密接於複數個半導體晶片3間及半導體晶片3與配線基板2，且於密封後要求某程度之硬度，故而較佳為例如包含環氧系樹脂等之熱硬化性樹脂。又，為了使硬化後之密封體4之功能提高，例如，較佳為將矽土(二氧化矽，SiO2)粒子等之填充粒子混合至樹脂材料中。例如，自抑制由形成密封體4之後之熱變形而導致的半導體晶片3之損傷之觀點而言，較佳為調整填充粒子之混合比例，以接近於半導體晶片3與密封體4之線膨脹係數。
<半導體裝置之電路構成>
其次，對半導體裝置1之電路構成例進行說明。如圖5所示，於邏輯晶片LC，除上述運算處理電路PU之外還形成有控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路MM之動作之控制電路CU。又，於邏輯晶片LC形成有例如一次性記憶資料之快閃記憶體等之較上述主記憶電路MM之記憶容量小的輔助記憶電路(記憶電路)SM。於圖5中，舉一例，總稱運算處理電路PU、控制電路CU、輔助記憶電路 SM，且作為核心電路(主電路)CR1而表示。但是，核心電路CR1中包含之電路亦可包含除上述以外之電路。
又，於邏輯晶片LC形成有與未圖示之外部機器之間進行信號之輸入輸出之外部介面電路(外部輸入輸出電路)GIF。於外部介面電路GIF，連接有在邏輯晶片LC與未圖示之外部機器之間傳送信號之信號線SG。又，外部介面電路GIF亦與核心電路CR1電性連接，且核心電路CR1可經由外部介面電路GIF而與外部機器進行信號傳送。
又，於邏輯晶片LC形成有與內部機器(例如，再配線晶片RDC或記憶體晶片MC1、MC2、MC3、MC4)之間進行信號之輸入輸出之內部介面電路(內部輸入輸出電路)NIF。於內部介面電路NIF，連接有傳送資料信號之資料線(信號線)DS、傳送位址信號之位址線(信號線)AS、及傳送其他信號之信號線OS。該等資料線DS、位址線AS、及信號線OS分別經由再配線晶片RDC而與記憶體晶片MC1、MC2、MC3、MC4之內部介面電路NIF連接。於圖5中，將外部介面電路GIF或內部介面電路NIF等之與邏輯晶片LC以外之電子零件之間進行信號之輸入輸出的電路作為輸入輸出電路NS1而表示。
又，於邏輯晶片LC中，包含供給用以驅動核心電路CR1或輸入輸出電路NS1之電位之電源電路DR。於電源電路DR中，包含：供給驅動邏輯晶片LC之輸入輸出電路NS1之電壓之電源電路(輸入輸出用電源電路)DR1；及供給驅動邏輯晶片LC之核心電路CR1之電壓之電源電路(核心用電源電路)DR2。於電源電路DR中，例如供給有不同之複數個電位(第1電源電位與第2電源電位)，且根據該電位差而規定施加至核心電路CR1或輸入輸出電路NS1之電壓。
如邏輯晶片LC般，將某裝置或系統之動作中所必需之電路彙集於一個半導體晶片3中而形成者稱為SoC(System on a Chip，系統單晶片)。但是，若於邏輯晶片LC形成有圖5所示之主記憶電路MM，則可 以1片邏輯晶片LC構成系統。然後，必要之主記憶電路MM(參照圖5)之容量會根據動作之裝置或系統而不同。因此，藉由在與邏輯晶片LC不同之半導體晶片3形成主記憶電路MM，而可使邏輯晶片LC之通用性提高。
又，根據所要求之主記憶電路MM之記憶容量而連接複數片之記憶體晶片MC1、MC2、MC3、MC4，以此使系統所包含之記憶電路之容量之設計上之自由度提高。於圖5所示之例中，於記憶體晶片MC1、MC2、MC3、MC4中，分別形成有主記憶電路MM。圖5中將主記憶電路MM作為記憶體晶片MC1、MC2、MC3、MC4之核心電路(主電路)CR2而表示。但是，核心電路CR2中包含之電路亦可包含除主記憶電路MM以外之電路。
又，於記憶體晶片MC1、MC2、MC3、MC4，分別形成有與內部機器(例如再配線晶片RDC或邏輯晶片LC)之間進行信號之輸入輸出之內部介面電路(內部輸入輸出電路)NIF。於圖5中，將與各記憶體晶片MC1、MC2、MC3、MC4以外之電子零件之間進行信號之輸入輸出之內部介面電路NIF作為輸入輸出電路NS2而表示。
又，於記憶體晶片MC1、MC2、MC3、MC4中，包含供給用以驅動核心電路CR2或輸入輸出電路NS2之電位之電源電路(驅動電路)DR。於電源電路DR包含：供給驅動記憶體晶片MC1、MC2、MC3、MC4之輸入輸出電路NS2之電壓之電源電路(輸入輸出用電源電路)DR3；及供給驅動記憶體晶片MC1、MC2、MC3、MC4之核心電路CR2之電壓之電源電路(核心用電源電路)DR4。於電源電路DR中，例如供給有不同之複數個電位(例如第1電源電位與第2電源電位)，且根據該電位差而規定施加至核心電路CR2或輸入輸出電路NS2之電壓。
再者，於圖5所示之例中，使邏輯晶片LC之電源電路DR1、與記 憶體晶片MC1、MC2、MC3、MC4之電源電路DR3兼用化。換言之，邏輯晶片LC之輸入輸出電路NS1與記憶體晶片MC1、MC2、MC3、MC4之輸入輸出電路NS2係被施加自電源線V2供給之相同電壓而驅動。如此，藉由使電源電路DR之一部分或全部兼用化，而可減少對電源電路供給電位(驅動電壓)之電源線V1、V2、V3之數量。又，若減少電源線V1、V2、V3之數量，則可減少形成於邏輯晶片LC之電極數。
又，於電性連接邏輯晶片LC與記憶體晶片MC1、MC2、MC3、MC4之路徑之間配置有再配線晶片RDC。換言之，邏輯晶片LC與記憶體晶片MC1、MC2、MC3、MC4係經由再配線晶片RDC而電性連接。於圖5所示之例中，於再配線晶片RDC，未形成包含電晶體或二極體等半導體元件作為電路之構成要素之核心電路CR1、CR2或輸入輸出電路NS1、NS2。於圖5所示之再配線晶片RDC，僅形成有經由形成於半導體基板之導體圖案(再配線)而電性連接邏輯晶片LC與記憶體晶片MC1、MC2、MC3、MC4的中繼電路TC。但是，作為相對於圖5之變形例，於再配線晶片RDC亦可形成包含電晶體或二極體等之半導體元件作為構成要素之電路。關於該變形例將於以下描述。
如半導體裝置1般，將某裝置或系統之動作中所必需之電路彙集於一個半導體裝置1中而形成者稱為SiP(System in Package，系統級封裝)。再者，於圖4中，顯示於一個邏輯晶片LC上積層有四個記憶體晶片MC1、MC2、MC3、MC4之例，但如上所述，半導體晶片3之積層數存在各種變形例。雖已省略圖示，但例如可應用於作為最小極限之構成的將一個記憶體晶片MC1經由一個再配線晶片RDC而搭載於一個邏輯晶片LC之變形例。
又，自使邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之通用性提高之觀點而言，邏輯晶片LC及記憶體晶片MC1、MC2、 MC3、MC4之平面尺寸(俯視時之尺寸、正面3a及背面3b之尺寸、外形尺寸)較佳為於可達成各半導體晶片3之功能之範圍內最小化。邏輯晶片LC可藉由使電路元件之積體度提高而減少平面尺寸。另一方面，主記憶電路MM之容量或傳送速度(例如取決於資料匯流排之寬度之資料傳送量)會根據平面尺寸而變化，故而記憶體晶片之平面尺寸之小型化存在極限。
因此，於圖4所示之例中，記憶體晶片MC4之平面尺寸大於邏輯晶片LC之平面尺寸。例如，記憶體晶片MC4之平面尺寸係一邊之長度為8mm~10mm左右之四邊形，相對於此，邏輯晶片LC之平面尺寸係一邊之長度為5mm~6mm左右之四邊形。又，雖已省略圖示，但圖4所示之記憶體晶片MC1、MC2、MC3之平面尺寸與記憶體晶片MC4之平面尺寸為相同。
又，如上所述，於邏輯晶片LC形成有與未圖示之外部機器之間進行信號之輸入輸出之外部介面電路GIF，故而自縮短與外部機器之傳送距離之觀點而言，複數個半導體晶片3之積層順序較佳為，將邏輯晶片LC搭載於最下段，即最靠近配線基板2之位置。亦即，較佳為如半導體裝置1般於平面尺寸較小之半導體晶片3(邏輯晶片LC)積層有平面尺寸較大之半導體晶片3(記憶體晶片MC1、MC2、MC3、MC4)之構成。
<積層之半導體晶片之電性連接方法之詳細內容>
其次，對圖3及圖4所示之邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之詳細內容及各半導體晶片3之電性連接方法進行說明。圖6係圖4所示之A部之放大剖面圖。又，圖7係使圖4所示之複數個半導體晶片之積層構造簡單化而表示之說明圖。又，圖46及圖47係表示與圖7對應之研究例之放大剖面圖。再者，於圖6及圖7中，為了易於觀察，表示較少之電極數，但電極(正面電極3ap、背面電極 3bp、貫通電極3tsv)之數量並不限定於圖6及圖7所示之態樣。
本案發明者研究一種使SiP型之半導體裝置之性能提高之技術，作為其一環節，對使搭載於SiP之複數個半導體晶片間之信號傳送速度提高至例如12Gbps(每秒120億位元)以上之技術進行了研究。作為使搭載於SiP上之複數個半導體晶片間之傳送速度提高之方法，具有如下方法：加大內部介面之資料匯流排之寬度，使1次傳送之資料量增加(以下，記載為匯流排寬度擴大化)。又，作為其他方法，具有增加每單位時間之傳送次數之方法(以下，記載為高時脈化)。又，具有將上述匯流排寬度放大法與時脈數增加法組合而使用之方法。使用圖1~圖5所說明之半導體裝置1係藉由將匯流排寬度擴大化與高時脈化組合使用，而使內部介面之傳送速度提高至12Gbps以上之半導體裝置。
例如圖4所示之記憶體晶片MC1、MC2、MC3、MC4分別係具有512bit(位元)之資料匯流排之寬度之所謂寬I/O記憶體。詳細而言，記憶體晶片MC1、MC2、MC3、MC4分別包含資料匯流排之寬度為128bit之4個通道，該4通道之匯流排寬度之合計成為512bit。又，使各通道之每單位時間之傳送次數高時脈化，例如分別成為3Gbps以上。
如此，於將高時脈化與匯流排寬度擴大化組合而使用之情形時，必須使多個資料線以高速動作，故而自降低雜訊之影響之觀點而言，較佳為縮短資料之傳送距離。因此，如圖4所示，將邏輯晶片LC與記憶體晶片MC1經由配置於邏輯晶片LC與記憶體晶片MC1之間之導電性構件而電性連接。又，複數個記憶體晶片MC1、MC2、MC3、MC4分別經由配置於複數個記憶體晶片MC1、MC2、MC3、MC4之間之導電性構件而電性連接。換言之，於半導體裝置1中，在邏輯晶片LC與記憶體晶片MC1之間之傳送路徑，不包含配線基板2或未圖示之導線(接合導線)。又，於半導體裝置1中，於複數個記憶體晶片 MC1、MC2、MC3、MC4間之傳送路徑，不包含配線基板2或未圖示之導線(接合導線)。又，於已積層之複數個半導體晶片之傳送路徑中未插設有接合導線之情形時，可省去打線接合之空間，故而可使封裝整體之平面尺寸小型化。
本實施形態中，作為將複數個半導體晶片3彼此不經由導線而連接之方法，使用如下技術：形成於厚度方向貫通半導體晶片3之貫通電極，且經由該貫通電極將所積層之半導體晶片3彼此連接。詳細而言，邏輯晶片LC包含：形成於正面3a之複數個正面電極(電極、焊墊)3ap；及形成於背面3b之複數個背面電極(電極、焊墊)3bp。又，邏輯晶片LC含有複數個貫通電極3tsv，其等係以自正面3a及背面3b中之一者朝另一者貫通之方式形成，且電性連接複數個正面電極3ap與複數個背面電極3bp。
半導體晶片3所包含之各電路係形成於半導體晶片3之正面3a側。詳細而言，半導體晶片3包含例如含有矽(Si)之半導體基板(圖示省略)，於半導體基板之主面(元件形成面)上，形成有例如電晶體等之複數個半導體元件(圖示省略)。於半導體基板之主面上(正面3a側)，積層有包含使複數個配線與複數個配線間絕緣之絕緣膜之配線層(圖示省略)。將配線層之複數個配線與複數個半導體元件分別電性連接而構成電路。將形成於半導體晶片3之正面3a(參照圖3)之複數個正面電極3ap經由設置於半導體基板與正面3a之間之配線層而與半導體元件電性連接，從而構成電路之一部分。
因此，如圖6所示，形成沿厚度方向貫通半導體晶片3之貫通電極3tsv，且經由貫通電極3tsv而電性連接正面電極3ap與背面電極3bp，以此可將背面電極3bp與形成於正面3a側之半導體晶片3之電路電性連接。亦即，如圖6所示，若將上段側之半導體晶片3之正面電極3ap與下段側之半導體晶片3之背面電極3bp經由接合材(導電性構件、 凸塊電極、突起電極)7等之導電性構件而電性連接，則上段側之半導體晶片3之電路與下段側之半導體晶片3之電路經由貫通電極3tsv而電性連接。
又，於圖6所示之例中，搭載於記憶體晶片MC1與配線基板2之間之邏輯晶片LC及再配線晶片RDC分別包含複數個貫通電極3tsv。因此，藉由將記憶體晶片MC1與邏輯晶片LC經由貫通電極3tsv進行電性連接，而可自邏輯晶片LC與記憶體晶片MC1之間之傳送路徑中排除配線基板2或未圖示之導線(接合導線)。其結果，可減少邏輯晶片LC與記憶體晶片MC1之間之傳送路徑中之阻抗成分，降低由高時脈化而導致之雜訊之影響。換言之，即便在提高邏輯晶片LC與記憶體晶片MC1之間之信號傳送速度之情形時，亦可使傳送可靠性提高。
此處，於經由形成於邏輯晶片LC之貫通電極3tsv而電性連接記憶體晶片MC1與邏輯晶片LC之情形時，如圖46所示之半導體裝置H1般，考慮於邏輯晶片LC上經由接合材7而直接搭載記憶體晶片MC1之構造。但該情形時，如圖46所示，將記憶體晶片MC1之正面電極3ap、邏輯晶片LC之背面電極3bp、貫通電極3tsv及正面電極3ap以於厚度方向重疊之方式而直線地配置。又，將與邏輯晶片LC之正面電極3ap接合之接合材7、及與接合材7接合之配線基板2之接合引線2f亦以與記憶體晶片MC1之正面電極3ap在厚度方向重疊之方式配置。
但是，於半導體裝置H1之情形時，邏輯晶片LC之複數個正面電極3ap、複數個貫通電極3tsv、及複數個背面電極3bp之佈局因記憶體晶片MC1之複數個正面電極3ap之佈局而受到限制。又，反過來說，記憶體晶片MC1之複數個正面電極3ap之佈局因邏輯晶片LC之複數個正面電極3ap、複數個貫通電極3tsv、及複數個背面電極3bp之佈局而受到限制。
例如，如圖46所示於邏輯晶片LC之平面尺寸小於記憶體晶片 MC1之平面尺寸之情形時，若將記憶體晶片MC1之正面電極3ap配置於正面3a之周緣部，則無法與邏輯晶片LC電性連接。因此，必須將記憶體晶片MC1之複數個正面電極3ap彙集於與邏輯晶片LC之背面3b重疊之位置而配置。又，必須將邏輯晶片LC之複數個正面電極3ap、複數個貫通電極3tsv、及複數個背面電極3bp配置於與記憶體晶片MC1之複數個正面電極3ap在厚度方向重疊之位置。
因電性特性或平面尺寸之小型化等之要求，邏輯晶片LC或記憶體晶片MC1之各自具有包含半導體元件之電路區域或正面電極3ap之最佳之佈局。然而，如半導體裝置H1般，於在邏輯晶片LC上經由接合材7而直接搭載有記憶體晶片MC1之構造之情形時，為了電性連接記憶體晶片MC1之正面電極3ap與邏輯晶片LC之背面電極3bp，會使包含半導體元件之電路區域或正面電極3ap之佈局受到限制。亦即，於半導體裝置H1之情形時，為了電性連接記憶體晶片MC1之正面電極3ap與邏輯晶片LC之背面電極3bp，而導致各半導體晶片3之設計上之自由度降低。
尤其如邏輯晶片LC般，將包含運算處理電路PU(參照圖5)之多個電路集成於一個半導體晶片3中之情形時，製造製程變得複雜。因此，自邏輯晶片LC之製造效率提高之觀點而言，較佳為減小平面尺寸，使自1片半導體晶圓上可取得之邏輯晶片LC之數量增加。然而，若為了電性連接記憶體晶片MC1之正面電極3ap與邏輯晶片LC之背面電極3bp，而使包含半導體元件之電路區域或正面電極3ap之佈局受到限制，則難以充分地減小邏輯晶片LC之平面尺寸。
又，作為較圖46所示之半導體裝置H1而使設計上之自由度提高之方法，如圖47所示之半導體裝置H2般，考慮於邏輯晶片LC之背面3b，形成電性連接背面電極3bp與貫通電極3tsv之引出配線(再配線)RDL之方法。於半導體裝置H2之情形時，如圖47所示，可將邏輯 晶片LC之背面電極3bp與正面電極3ap之一部分配置於在厚度方向不重疊之位置。因此，若與圖46所示之半導體裝置H1相比，則邏輯晶片LC之複數個正面電極3ap及複數個貫通電極3tsv之佈局上之限制減少。
然而，於邏輯晶片LC形成引出配線RDL之情形時，邏輯晶片LC之製造製程變得更複雜。又，形成引出配線RDL之步驟之良率會對邏輯晶片LC之良率造成影響，故而存在邏輯晶片LC之製造效率降低之擔憂。
因此，本實施形態中，使用圖7所示之半導體裝置1之構造。半導體裝置1包含含有上表面2a及上表面2a之相反側之下表面2b之配線基板。於配線基板2之晶片搭載面即上表面2a之相反側之下表面2b，形成有作為外部端子之複數個焊盤2g。
又，半導體裝置1包含邏輯晶片LC(半導體晶片3)，該邏輯晶片LC包含：正面3a；形成於正面3a之複數個正面電極3ap；與正面3a為相反側之背面3b；及形成於背面3b之複數個背面電極3bp。邏輯晶片LC之複數個正面電極3ap與複數個背面電極3bp係分別形成於在厚度方向(俯視時)重疊之位置。又，複數個正面電極3ap經由形成於複數個正面電極3ap與複數個背面電極3bp之間的複數個貫通電極3tsv而與複數個背面電極3bp分別電性連接。又，邏輯晶片LC係以使正面3a與配線基板2之上表面2a對向之方式而搭載於配線基板2之上表面2a。
又，半導體裝置1包含再配線晶片RDC(半導體晶片3)，該再配線晶片RDC包含：正面3a；形成於正面3a之複數個正面電極3ap；與正面3a為相反側之背面3b；及形成於背面3b之複數個背面電極3bp。又，再配線晶片RDC包含自正面3a及背面3b中之一面朝另一面貫通之複數個貫通電極3tsv。又，再配線晶片RDC包含複數個引出配線(再配線)RDL，其形成於正面3a或背面3b，且電性連接複數個貫通電極3tsv 與複數個正面電極3ap或複數個背面電極3bp。於圖7所示之例中，表示因於可擴大引出配線RDL之配置空間之方面有利而於正面3a及背面3b之兩者形成引出配線RDL之例。但是，作為變形例，亦可於正面3a或背面3b之任一者形成引出配線RDL。將正面電極3ap與複數個背面電極3bp經由複數個貫通電極3tsv及複數個引出配線RDL而分別電性連接。又，將再配線晶片RDC搭載於邏輯晶片LC之背面3b上。
又，半導體裝置1包含記憶體晶片MC1(半導體晶片3)，該記憶體晶片MC1包含：正面3a；形成於正面3a之複數個正面電極3ap；及與正面3a為相反側之背面3b。將記憶體晶片MC1之複數個正面電極3ap與再配線晶片RDC之複數個背面電極3bp對向配置，且經由例如接合材7而電性連接。又，將記憶體晶片MC1配置為使記憶體晶片MC1之正面3a與再配線晶片RDC之背面3b對向。又，記憶體晶片MC1之平面尺寸(例如正面3a之平面面積)大於邏輯晶片LC之平面尺寸(例如背面3b之平面面積)。
以上述方式構成之半導體裝置1中，可藉由再配線晶片RDC，而將複數個正面電極3ap與複數個背面電極3bp配置於俯視時(詳細而言，自正面3a或背面3b側在厚度方向重疊而觀察時)之不同之平面位置。例如，於圖7所示之例中，將與複數個正面電極3ap電性連接之複數個背面電極3bp中的至少一部分配置於在厚度方向不重疊之位置。另一方面，將再配線晶片RDC之複數個正面電極3ap、與邏輯晶片LC之複數個背面電極3bp配置於在厚度方向重疊之位置(相互對向之位置)。又，將與邏輯晶片LC之複數個背面電極3bp電性連接之複數個貫通電極3tsv及複數個正面電極3ap分別配置於在厚度方向重疊之位置。
因此，將記憶體晶片MC1之複數個正面電極3ap、與再配線晶片RDC之複數個背面電極3bp分別配置於在厚度方向重疊之位置，且經 由接合材7而電性連接。又，將邏輯晶片LC之複數個背面電極3bp與再配線晶片RDC之複數個正面電極3ap分別配置於在厚度方向重疊之位置，且經由接合材7而電性接合。
亦即，於本實施形態中，於邏輯晶片LC與記憶體晶片MC1之間，配置有包含用以調節邏輯晶片LC與記憶體晶片MC1之電極之位置之複數個引出配線RDL的再配線晶片RDC，以此改變電極之平面配置。其結果，自電性特性或小型化等之要求之觀點而言，記憶體晶片MC1可以最佳之佈局而形成包含半導體元件之電路區域或正面電極3ap。另一方面，邏輯晶片LC必須確保配置複數個貫通電極3tsv之空間，但無論記憶體晶片MC1之佈局而可將包含半導體元件之電路區域或正面電極3ap之佈局最佳化。
即，根據上述構成，可使記憶體晶片MC1之設計上之自由度提高。又，根據上述構成，可使邏輯晶片LC之設計上之自由度提高。又，藉由使記憶體晶片MC1或邏輯晶片LC之設計上之自由度提高，而可將該等半導體晶片3之平面尺寸小型化。又，藉由使該等半導體晶片3之平面尺寸小型化，而使自1片半導體晶圓可取得之半導體晶片3增加，故而半導體晶片3之製造效率提高。又，如上所述，藉由再配線晶片RDC而改變電極之平面位置，故而可將與邏輯晶片之複數個背面電極3bp電性連接之複數個貫通電極3tsv及複數個正面電極3ap分別配置於在厚度方向重疊之位置。因此，可簡化邏輯晶片LC之製造製程，使良率提高。
再者，自減少電性連接記憶體晶片MC1與邏輯晶片LC之傳送路徑之阻抗成分之觀點而言，較佳為如圖46或圖47所示於邏輯晶片LC直接搭載記憶體晶片MC1。然而，再配線晶片RDC藉由將半導體基板用作基材，而可應用於邏輯晶片LC或記憶體晶片MC1上形成配線或電極之技術來形成引出配線RDL、貫通電極3tsv、正面電極3ap及背面 電極3bp。因此，若與經由未圖示之接合導線或配線基板2而電性連接記憶體晶片MC1與邏輯晶片LC之情形相比，則可減少傳送路徑中之阻抗成分。
又，在經由再配線晶片RDC而電性連接記憶體晶片MC1與邏輯晶片LC之情形時，由於可確保引出配線RDL之配置空間較廣，故而可增加連結記憶體晶片MC1與邏輯晶片LC之傳送路徑之數量(信號線之數量)。亦即，可推進上述匯流排寬度擴大化。而且藉由推進匯流排寬度擴大化，而可減少各信號線之每單位時間之傳送次數。藉此，可降低傳送路徑中之雜訊之影響。換言之，即便在提高邏輯晶片LC與記憶體晶片MC1之間之信號傳送速度之情形時，亦可使傳送可靠性提高。
又，於圖6所示之例中，於邏輯晶片LC上積層有複數個記憶體晶片MC1、MC2、MC3、MC4，故而較佳為即便於該複數個記憶體晶片MC1、MC2、MC3、MC4間，亦使信號傳送速度提高。因此，複數個記憶體晶片MC1、MC2、MC3、MC4中，於上下分別配置有半導體晶片3之記憶體晶片MC1、MC2、MC3與邏輯晶片LC同樣地含有複數個貫通電極3tsv。詳細而言，記憶體晶片MC1、MC2、MC3分別包含：形成於正面3a之複數個正面電極(電極、焊墊)3ap；及形成於背面3b之複數個背面電極(電極、焊墊)3bp。又，記憶體晶片MC1、MC2、MC3分別含有複數個貫通電極3tsv，該貫通電極3tsv係以自正面3a及背面3b中之一者朝另一者貫通之方式而形成，且電性連接複數個正面電極3ap與複數個背面電極3bp。
因此，與上述邏輯晶片LC之情形同樣地，記憶體晶片MC1、MC2、MC3、MC4中，若將上段側之半導體晶片3之正面電極3ap與下段側之半導體晶片3之背面電極3bp經由接合材(導電性構件、凸塊電極)7等之導電性構件而電性連接，則會將已積層之複數個半導體晶片 3之電路經由貫通電極3tsv而電性連接。
因此，可自記憶體晶片MC1、MC2、MC3、MC4之間之傳送路徑中排除配線基板2或未圖示之導線(接合導線)。其結果，可減少已積層之複數個記憶體晶片MC1、MC2、MC3、MC4之間之傳送路徑中之阻抗成分，降低因高時脈化而產生之雜訊之影響。換言之，即便在提高複數個記憶體晶片MC1、MC2、MC3、MC4之間之信號傳送速度之情形時，亦可使傳送可靠性提高。
再者，於圖6所示之例中，搭載於最上段之記憶體晶片MC4與記憶體晶片MC3連接即可，故而雖形成有複數個正面電極3ap，但未形成複數個背面電極3bp及複數個貫通電極3tsv。如此，搭載於最上段之記憶體晶片MC4藉由採用不包含複數個背面電極3bp及複數個貫通電極3tsv之構造，而可簡化記憶體晶片MC4之製造步驟。但是，雖已圖示省略，但作為變形例，對於記憶體晶片MC4，亦與記憶體晶片MC1、MC2、MC3同樣地，可形成為包含複數個背面電極3bp及複數個貫通電極3tsv之構造。該情形時，藉由將所積層之複數個記憶體晶片MC1、MC2、MC3、MC4形成為同一構造，而可提高製造效率。
又，於圖6所示之例中，配置於已積層之半導體晶片3之間、且電性連接上段側之半導體晶片3之正面電極3ap與下段側之半導體晶片3之3bp的接合材7例如使用以下之材料。例如，接合材7係實質上不含有鉛(Pb)之所謂含有無鉛焊錫之焊錫材7a，例如僅為錫(Sn)、錫-鉍(Sn-Bi)、或錫-銅-銀(Sn-Cu-Ag)等。此處，所謂無鉛焊錫係指鉛(Pb)之含有量為0.1wt%以下者，該含量規定為RoHS(Restriction of Hazardous Substances，危害性物質限制指令)指令之基準。以下，於本實施形態中，在對焊錫材、或焊錫成分進行說明之情形時，除特別明示並非如此之意思之情形以外係指無鉛焊錫。
又，於邏輯晶片LC之正面電極3ap與配線基板2之接合引線2f之 接合部，例如經由形成為柱狀(例如圓柱形)之以銅(Cu)為主成分之金屬構件即突起電極7b及焊錫材7a，而將邏輯晶片LC之正面電極3ap與配線基板2之接合引線2f電性連接。詳細而言，於突起電極7b之前端，積層鎳(Ni)膜、焊錫(例如SnAg)膜，且使前端之焊錫膜與接合引線2f接合，以此可電性連接邏輯晶片LC之正面電極3ap與配線基板2之接合引線2f。但是，構成接合材7之材料在滿足電性特性上之要求、或接合強度上之要求之範圍內可使用各種變形例。例如，對於半導體晶片3之間之接合部，亦可為使用突起電極7b之構成。
又，如圖6所示之邏輯晶片LC、再配線晶片RDC、或記憶體晶片MC1、MC2、MC3般，包含貫通電極3tsv之半導體晶片3較佳為使厚度、即正面3a與背面3b之分隔距離減薄(減小)。若使半導體晶片3之厚度減薄，則會縮短貫通電極3tsv之傳送距離，故而可減少阻抗成分，就該點而言較佳。又，在半導體基板之厚度方向形成有開口部(包含貫通孔及未貫通之槽)之情形時，孔之深度越深則加工精度越降低。換言之，若使半導體晶片3之厚度減薄，則可提高用以形成貫通電極3tsv之開口部之加工精度。因此，可使複數個貫通電極3tsv之直徑(相對於半導體晶片3之厚度方向而正交之方向之長度、寬度)一致，故而易控制複數個傳送路徑之阻抗成分。
於圖6所示之例中，邏輯晶片LC之厚度T1較配置於邏輯晶片LC上之複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS(參照圖4)之厚度TA薄。例如，邏輯晶片LC之厚度T1為50μm。相對於此，複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS(參照圖4)之厚度TA為260μm左右。
如上所述，在將半導體晶片3薄型化之情形時，於使半導體晶片3露出之狀態下，存在導致半導體晶片3損傷之擔憂。根據本實施形態，如圖4所示，使密封體4密接於複數個半導體晶片3而密封。因 此，密封體4可作為半導體晶片3之保護構件而發揮功能，可抑制半導體晶片3之損傷。亦即，根據本實施形態，藉由以樹脂密封複數個半導體晶片3，而可提高半導體裝置1之可靠性(耐久性)。
又，於積層有包含貫通電極3tsv之半導體晶片3之半導體裝置1之情形時，自縮短傳送距離之觀點而言，較佳為由使半導體晶片3與配線基板2之間隔狹窄。例如，於圖6所示之例中，邏輯晶片LC之正面3a與配線基板2之上表面2a之間之間隔G1例如為20μm~30μm左右。又，記憶體晶片MC1之正面3a與配線基板2之上表面2a之間之間隔G2例如為70μm~100μm左右。如此，於積層有包含貫通電極3tsv之半導體晶片3之半導體裝置1中，較佳為藉由減小半導體晶片3之厚度及分隔距離，而謀求傳送距離之縮短。
<各半導體晶片之平面佈局之詳細內容>
其次，對圖6所示之複數個半導體晶片3各自之俯視時之電極等之佈局進行說明。圖8係表示圖4所示之記憶體晶片之正面側之佈局例之俯視圖，圖9係表示圖8所示之記憶體晶片之背面側之一例之俯視圖。又，圖10係表示圖4所示之邏輯晶片之正面側之佈局例之俯視圖，圖11係表示圖10所示之邏輯晶片之背面側之一例之俯視圖。又，圖12係表示圖4所示之再配線晶片之正面側之佈局例之俯視圖，圖13係表示圖12所示之再配線晶片之背面側之一例之俯視圖。
再者，於圖8~圖13中，為了易於觀察而表示較少之電極數，但電極(正面電極3ap、背面電極3bp、貫通電極3tsv)之數量並不限定於圖8~圖10所示之態樣。又，圖9中，表示記憶體晶片MC1、MC2、MC3之背面圖，而未形成背面電極3bp之記憶體晶片MC4(參照圖4)之背面之構造示於圖3中，故而圖示省略。
又，圖8~圖13所示之各半導體晶片3之電極及引出配線RDL之佈局係例示性地表示藉由圖12及圖13所示之再配線晶片RDC而將俯視時 之電極之配置變換為不同之位置之實施態樣者。當然，電極及引出配線RDL之佈局根據形成於邏輯晶片LC或記憶體晶片MC1、MC2、MC3、MC4之電路之佈局等，而可使用各種變形例。
如圖8所示，將記憶體晶片MC1、MC2、MC3、MC4所包含之複數個正面電極3ap配置於正面3a之中央部。又，如圖9所示，將記憶體晶片MC1、MC2、MC3所包含之複數個背面電極3bp配置於背面3b之中央部。如圖6所示，將記憶體晶片MC1、MC2、MC3、MC4之複數個正面電極3ap與記憶體晶片MC1、MC2、MC3之複數個背面電極3bp分別配置於在厚度方向重疊之位置。
又，如圖8所示，於記憶體晶片MC1、MC2、MC3、MC4之正面3a側(詳細而言於半導體基板之主面)，設置有複數個記憶體區域(記憶電路元件排列區域)MR。於圖8所示之例中，形成有與上述4通道對應之四個記憶體區域MR。於各記憶體區域MR以陣列狀配置有複數個記憶胞(記憶電路元件)。使用圖5所說明之主記憶電路MM係分別形成於記憶體圖8所示之複數個記憶體區域MR。
於本實施形態中，如圖4所示將邏輯晶片LC、再配線晶片RDC、及記憶體晶片MC1、MC2、MC3、MC4以使各自之正面3a之中心部重疊之方式而積層。因此，如圖8所示，藉由將記憶體晶片MC1、MC2、MC3、MC4之複數個正面電極3ap配置於正面3a之中央部，而可縮短電性連接平面尺寸不同之各半導體晶片3之傳送路徑距離。
又，將記憶體晶片MC1、MC2、MC3、MC4之複數個正面電極3ap彙集配置於正面3a之中央部。換言之，將記憶體晶片MC1、MC2、MC3、MC4所包含之複數個正面電極3ap以被設置於正面3a之周緣部之主電路區域(記憶體區域MR)包圍之方式配置。尤其於圖8所示之例中，在配置於正面3a之周緣部之記憶體區域MR與記憶體晶片MC1、MC2、MC3、MC4之側面3c之間，不存在正面電極3ap。
如此，若將複數個正面電極3ap彙集配置於正面3a之中央部，則可以包圍配置有正面電極群之區域之方式，而配置4通道量之記憶體區域MR。其結果，可使自各記憶體區域MR至正面電極3ap為止之距離均勻化。亦即，可使複數個通道各自之傳送距離等長化，故而可降低每一通道之傳送速度之誤差，就該點而言較佳。
又，如圖10所示，將邏輯晶片LC所包含之複數個正面電極3ap中之一部分(複數個正面電極3ap1)配置於正面3a之中央部。又，將邏輯晶片LC所包含之複數個正面電極3ap中之一部分(複數個正面電極3ap2)於正面3a之周緣部沿正面3a之邊(側面3c)而配置。又，如圖11所示，將邏輯晶片LC所包含之複數個背面電極3bp中之一部分(複數個背面電極3bp1)配置於背面3b之中央部。又，將邏輯晶片LC所包含之複數個背面電極3bp中之其他部分(複數個背面電極3bp2)於背面3b之周緣部沿背面3b之邊(側面3c)而配置。
圖10所示之複數個正面電極3ap中，配置於正面3a之中央部之複數個正面電極3ap1係經由圖11所示之配置於背面3b之中央部之複數個背面電極3bp1、與圖6所示之複數個貫通電極3tsv而與背面電極3bp電性連接。又，複數個正面電極3ap1之大部分並未與圖6所示之配線基板接合。亦即，複數個正面電極3ap1主要係內部介面用之電極。
另一方面，圖10所示之複數個正面電極3ap中，配置於正面3a之周緣部之複數個正面電極3ap2之大部分係經由圖4所示之配線基板2而與未圖示之外部機器電性連接。詳細而言，如圖6所示，經由突起電極7b及焊錫材7a，而將邏輯晶片LC之正面電極3ap與配線基板2之接合引線2f電性連接。亦即複數個正面電極3ap2主要係外部介面用之電極。
但是，圖10所示之複數個正面電極3ap中，在配置於正面3a之周緣部之複數個正面電極3ap2中，混合存在有未與貫通電極3tsv接合 者、及與圖6所示之貫通電極3tsv接合者。亦即，於圖10所示之例中，複數個正面電極3ap2中混合存在有內部介面用之電極與外部介面用之電極。
於本實施形態中，如圖12及圖13所示將形成於再配線晶片RDC之貫通電極3tsv及引出配線RDL併入至電性連接記憶體晶片MC1(參照圖4)與邏輯晶片LC(參照圖4)之傳送路徑中，以此將俯視時的電極之配置變換為不同之位置。因此，即便如圖8所示將記憶體晶片MC1之複數個正面電極3ap配置於正面3a之中央部上之情形時，亦可如圖11所示與形成於邏輯晶片LC之背面3b之周緣部之複數個背面電極3bp2電性連接。如此根據本實施形態，藉由再配線晶片RDC而可自由地調整電極之平面配置，故而可使邏輯晶片LC及記憶體晶片MC1之設計上之自由度提高。
又，於圖12及圖13所示之例中，再配線晶片RDC於背面3b及正面3a分別形成有引出配線RDL。引出配線RDL與正面電極3ap或背面電極3bp形成為一體，且電性連接正面電極3ap或背面電極3bp與貫通電極3tsv。
又，於圖13所示之例中，在彙集配置於再配線晶片RDC之背面3b之中央之複數個背面電極3bp之一部分連接有引出配線RDL，且經由引出配線RDL而朝形成於背面3b之周緣部之貫通電極3tsv引出。藉此，圖12所示之再配線晶片RDC於正面3a之中央部可使相鄰之正面電極3ap間之距離較圖13所示之背面電極3bp間之距離寬。而且，於正面3a，可利用鄰接之正面電極3ap間之較寬之間隙而配置引出配線RDL。亦即，於正面3a及背面3b分別形成有複數個引出配線RDL，因此即便於圖8所示之記憶體晶片MC1之複數個正面電極3ap之配置間距較窄之情形時，亦可確保圖12及圖13所示之引出配線RDL之配置空間。
但是，如上所述圖12及圖13所示之佈局係例示性地表示藉由再配線晶片RDC而將俯視時之電極之配置變換為不同之位置的實施態樣者，存在各種變形例。例如，若可確保引出配線RDL之配置空間，則可應用於僅在正面3a或背面3b中之任一者配置有引出配線RDL之變形例。
且說，將圖10所示之彙集於邏輯晶片LC之正面3a之中央部之正面電極3ap1用作內部介面專用之電極之情形時，即便未將正面電極3ap1與圖6所示之配線基板2電性連接，亦可使該正面電極3ap1發揮功能。然而，如圖10所示，在將正面電極3ap1之一部分與圖6所示之配線基板2之接合引線2f電性連接之情形時，可將正面電極3ap1之一部分用作外部介面用之電極，就該點而言較佳。
例如，於記憶體晶片MC1、MC2、MC3、MC4形成有用以驅動圖5所示之主記憶電路MM之電源電路DR，但作為對該電源電路DR供給電源電位(第1基準電位)或基準電位(與第1基準電位不同之第2基準電位，例如接地電位)之端子，考慮利用圖10所示之正面電極3ap1之一部分。換言之，於圖10所示之例中，在配置於邏輯晶片LC之正面3a之中央部之複數個正面電極3ap1，包含被供給第1基準電位(例如電源電位)之第1基準電位電極、及被供給與第1基準電位不同之第2基準電位(例如接地電位)之第2基準電位電極。進而換言之，於圖10所示之例中，在配置於邏輯晶片LC之正面3a之中央部之複數個正面電極3ap1中，包含供給使形成於記憶體晶片MC1之電路驅動之電壓的電源線V2、V3(參照圖5)。
在使信號傳送速度提高之情形時，自抑制由瞬間電壓降等而引起之動作之不穩定化之觀點而言，較佳為縮短電源之供給源與消耗電源之電路間之傳送距離。因此，若將邏輯晶片LC之正面電極3ap1之一部分與配線基板2電性連接，且供給第1基準電位(例如電源電位)或 第2基準電位(例如接地電位)，則可縮短至形成有消耗電源之電路之記憶體晶片MC1、MC2、MC3、MC4之驅動電路為止之距離，就該點而言較佳。又，較佳為將被供給第1基準電位(例如電源電位)之第1基準電位電極、及被供給與第1基準電位不同之第2基準電位(例如接地電位)之第2基準電位電極如圖6所示以使正面電極3ap與背面電極3bp在厚度方向重疊之方式而配置，且經由貫通電極3tsv而電性連接。
又，於圖3所示之例中，再配線晶片RDC之平面尺寸大於邏輯晶片LC之平面尺寸，且小於記憶體晶片MC4(積層體MCS)之平面尺寸。換言之，將再配線晶片RDC之4個側面3c分別配置於記憶體晶片MC4之側面3c與邏輯晶片LC之側面3c之間。進而換言之，在將邏輯晶片LC、再配線晶片RDC及記憶體晶片MC1搭載(積層)於配線基板2上時，再配線晶片RDC之平面尺寸為使再配線晶片RDC之4個側面3c分別位於記憶體晶片MC1之側面3c與邏輯晶片LC之側面3c之間之大小。
如上所述自改變俯視時之電極之位置，調整記憶體晶片MC1與邏輯晶片LC之電極之位置之觀點而言，可使用圖14或圖15所示之變形例之構成。圖14及圖15係表示相對於圖3之變形例即半導體裝置之內部構造之透視俯視圖。圖14所示之第1變形例即半導體裝置1a中，再配線晶片RDC之平面尺寸小於邏輯晶片LC之平面尺寸，將邏輯晶片LC之4個側面3c分別配置於記憶體晶片MC4之側面3c與再配線晶片RDC之側面3c之間。另一方面，圖15所示之第2變形例即半導體裝置1b中，再配線晶片RDC之平面尺寸大於記憶體晶片MC4之平面尺寸，將記憶體晶片MC4之4個側面3c分別配置於邏輯晶片LC之側面3c與再配線晶片RDC之側面3c之間。
此處，自使邏輯晶片LC之設計上之自由度提高之觀點而言，較佳為以再配線晶片RDC覆蓋邏輯晶片LC之背面3b整體。藉由以再配 線晶片RDC覆蓋邏輯晶片LC之背面3b之整體，而可將背面電極3bp(參照圖11)配置於邏輯晶片LC之背面3b之任意位置。因此，較佳為使再配線晶片RDC之平面尺寸為邏輯晶片LC之平面尺寸以上。又，自搭載積層體MCS時之穩定性之觀點而言，亦較佳為使再配線晶片RDC之平面尺寸大於邏輯晶片LC之平面尺寸。
另一方面，自使記憶體晶片MC1、MC2、MC3、MC4(參照圖8)之設計上之自由度提高之觀點而言，較佳為以再配線晶片RDC覆蓋記憶體晶片MC1之正面3a(參照圖8)之整體。藉由以再配線晶片RDC覆蓋記憶體晶片MC1之整體，而可將正面電極3ap(參照圖8)配置於記憶體晶片MC1、MC2、MC3、MC4(參照圖8)之正面3a之任意之位置上。因此，如圖15所示較佳為使再配線晶片RDC之平面尺寸為記憶體晶片MC4之平面尺寸以上。
然而，若再配線晶片RDC之平面尺寸大於記憶體晶片MC4之平面尺寸，則再配線晶片RDC之周緣部會突出，故而易損傷。又，若於記憶體晶片MC1、MC2、MC3、MC4(參照圖8)之周緣之端部形成有正面電極3ap，則與正面電極3ap或再配線晶片RDC之接合部易損傷，故而較佳為將記憶體晶片MC1、MC2、MC3、MC4(參照圖8)之側面3c與正面電極3ap分隔而配置。因此，即便在再配線晶片RDC之平面尺寸小於記憶體晶片MC4之平面尺寸之情形時，但只要係與記憶體晶片MC4之平面尺寸相同程度之大小，則可使記憶體晶片MC1、MC2、MC3、MC4(參照圖8)之設計上之自由度提高。
因此，如圖3所示，特佳為再配線晶片RDC之平面尺寸大於邏輯晶片LC之平面尺寸，且小於記憶體晶片MC4(積層體MCS)之平面尺寸。換言之，特佳為將再配線晶片RDC之4個側面3c分別配置於記憶體晶片MC4之側面3c與邏輯晶片LC之側面3c之間。進而換言之，在將邏輯晶片LC、再配線晶片RDC及記憶體晶片MC1搭載(積層)於配線 基板2上時，再配線晶片RDC之平面尺寸為使再配線晶片RDC之4個側面3c分別位於記憶體晶片MC1之側面3c與邏輯晶片LC之側面3c之間之大小。
<半導體裝置之製造方法>
其次，對使用圖1~圖13所說明之半導體裝置1之製造步驟進行說明。半導體裝置1係按圖16所示之流程製造。圖16係表示使用圖1~圖13而說明之半導體裝置之製造步驟之概要的說明圖。關於各步驟之詳細內容，以下使用圖17~圖40進行說明。
<基板準備步驟>
首先，於圖16所示之基板準備步驟中，準備圖17~圖20所示之配線基板20。圖17係表示圖16所示之基板準備步驟中所準備之配線基板之整體構造之俯視圖，圖18係1個圖17所示之器件區域之放大俯視圖。又，圖19係沿圖18之A-A線之放大剖面圖。又，圖20係表示圖18之相反側之面之放大俯視圖。再者，於圖17~圖20中，為了易於觀察而表示較少之端子數，但端子(接合引線2f、焊盤2g)之數量並不限定於圖17~圖20所示之態樣。
如圖17所示，本步驟中準備之配線基板20於框部(外框)20b之內側包含複數個器件區域20a。詳細而言，將複數個(圖17中為27個)器件區域20a配置為行列狀。複數個器件區域20a分別相當於圖1~圖4所示之配線基板2。配線基板20係含有複數個器件區域20a、及各器件區域20a之間之切割線(切割區域)20c之所謂組合式基板。如此，藉由使用包含複數個器件區域20a之組合式基板而可提高製造效率。
又，如圖18及圖19所示於各器件區域20a，分別形成有使用圖4所說明之配線基板2之構成構件。配線基板20包含：上表面2a；與上表面2a為相反側之下表面2b；及電性連接上表面2a側與下表面2b側之複數個配線層(圖4所示之例中為4層)。於各配線層，形成有使複數個配 線2d及複數個配線2d間、及相鄰之配線層間絕緣之絕緣層(核心層)2e。又，於配線2d包含：形成於絕緣層2e之上表面或下表面之配線2d1；及以於厚度方向貫通絕緣層2e之方式而形成之層間導電路即通孔配線2d2。
又，如圖18所示，配線基板20之上表面2a包含晶片搭載區域(晶片搭載部)2p1，該晶片搭載區域係於圖16所示之第1晶片搭載步驟中搭載圖10所示之邏輯晶片LC之預定區域。晶片搭載區域2p1存在於上表面2a之器件區域20a之中央部。再者，於圖18中為了顯示晶片搭載區域2p1之位置，以二點鏈線表示晶片搭載區域之輪廓，但晶片搭載區域2p1如上所述係搭載邏輯晶片LC之預定區域，故而無需存在實際可視認之邊界線。
又，配線基板20之上表面2a形成有複數個接合引線(端子、晶片搭載面側端子、電極)2f。接合引線2f係於圖16所示之第1晶片搭載步驟中，與形成於圖10所示之邏輯晶片LC之正面3a之複數個正面電極3ap電性連接之端子。於本實施形態中，以使邏輯晶片LC之正面3a側與配線基板20之上表面2a對向之所謂面朝下安裝方式而搭載邏輯晶片LC，故而將複數個接合引線2f之接合部形成於晶片搭載區域2p1之內側。
又，配線基板20之上表面2a係藉由絕緣膜(阻焊劑膜)2h而覆蓋。於絕緣膜2h形成有開口部2hw，於該開口部2hw，複數個接合引線2f之至少一部分(與半導體晶片之接合部、接合區域)自絕緣膜2h露出。
另一方面，如圖20所示，於配線基板20之下表面2b形成有複數個焊盤2g。配線基板20之下表面2b藉由絕緣膜(阻焊劑膜)2k而覆蓋。於絕緣膜2k形成有開口部2kw，於該開口部2kw，複數個焊盤2g之至少一部分(與焊錫球5之接合部)自絕緣膜2k露出。
又，如圖19所示，複數個接合引線2f與複數個焊盤2g分別經由複 數個配線2d而電性連接。該等複數個配線2d、複數個接合引線2f及複數個焊盤2g等之導體圖案例如係由以銅(Cu)為主成分之金屬材料形成。又，複數個配線2d、複數個接合引線2f及複數個焊盤2g例如可藉由電鍍法形成。又，如圖19所示，含有4層以上(圖19中為4層)之配線層之配線基板20例如可藉由增層施工方法而形成。
<第1接著材配置步驟>
其次，於圖16所示之第1接著材配置步驟中，如圖21及圖22所示，於配線基板20之上表面2a之晶片搭載區域2p1上配置接著材NCL1。圖21係表示於圖13所示之晶片搭載區域配置有接著材之狀態之放大俯視圖，圖22係沿圖21之A-A線之放大剖面圖。再者，於圖21中為了顯示晶片搭載區域2p1及晶片搭載區域2p2之位置，分別以二點鏈線表示晶片搭載區域2p1、2p2之輪廓，但晶片搭載區域2p1、2p2如上所述係搭載邏輯晶片LC之預定區域，故而無需存在實際可視認之邊界線。再者，以下，於圖示晶片搭載區域2p1、2p2之情形時，同樣地無需存在實際可視認之邊界線。
在將半導體晶片以面朝下安裝方式(倒裝晶片連接方式)搭載於配線基板上之情形時，例如執行在電性連接半導體晶片與配線基板之後以樹脂密封連接部分之方式(後注入方式)。該情形時，自配置於半導體晶片與配線基板之間隙附近之噴嘴供給樹脂，且利用毛細管現象將樹脂埋入至間隙中。
本實施形態中說明之例中，以如下方式(先塗佈方式)搭載邏輯晶片LC：於在下述之第1晶片搭載步驟中將邏輯晶片LC(參照圖8)搭載於配線基板20上之前，將接著材NCL1配置於晶片搭載區域2p1，自接著材NCL1上按壓邏輯晶片LC而使其與配線基板20電性連接。
於上述之後注入方式之情形時，利用毛細管現象將樹脂埋入至間隙中，故而對一個器件區域20a之處理時間(注入樹脂之時間)變 長。另一方面，於上述之先塗佈方式之情形時，在邏輯晶片LC之前端(例如，圖6所示之形成於突起電極7b之前端之焊錫材7a)與接合引線2f之接合部接觸之時間點，在配線基板20與邏輯晶片LC之間已埋入有接著材NCL1。因此，與上述之後注入方式相比，可縮短對一個器件區域20a之處理時間，使製造效率提高，就該點而言較佳。
但是，作為相對於本實施形態之變形例，可使圖16所示之第1晶片搭載步驟與第1接著材配置步驟之順序為前後而應用後注入方式。例如，於統一形成之製品形成區域較少之情形時，處理時間之差變小，故而即便在使用後注入方式之情形時，亦可抑制製造效率之降低。
又，先塗佈方式中所使用之接著材NCL1如上所述，包含絕緣性(非導電性)之材料(例如樹脂材料)，於邏輯晶片LC(參照圖6)與配線基板20之接合部配置有接著材NCL1，以此可使設置於接合部之複數個導電性構件(圖6所示之接合材7及接合引線2f)之間電性絕緣。
又，接著材NCL1包含藉由施加能量而使硬度(hardness)變硬(變高)之樹脂材料，於本實施形態中，例如包含熱硬化性樹脂。又，硬化前之接著材NCL1較圖6所示之接合材7柔軟，藉由按壓邏輯晶片LC而會使之變形。
又，硬化前之接著材NCL1根據處理方法之不同而被大致區分為以下2種情況。其中之一為包含被稱為NCP(Non-Conductive Paste，非導電性膏)之膏狀之樹脂(絕緣材膏)，且自未圖示之噴嘴向晶片搭載區域2p1塗佈之方式。另一者為包含被稱為NCF(Non-Conductive Film，非導電性薄膜)之預先成形為薄膜狀之樹脂(絕緣材薄膜)，且於維持薄膜狀態下搬送至晶片搭載區域2p1而進行貼附之方法。於使用絕緣材膏(NCP)之情形時，無需如絕緣材薄膜(NCF)般進行貼附之步驟，故而較使用絕緣材薄膜之情形而可減小施加至半導體晶片等之應力。另 一方面，於使用絕緣材薄膜(NCF)之情形時，較絕緣材膏(NCP)之保形性高，易控制配置有接著材NCL1之範圍或厚度。
於圖21及圖22所示之例中，表示將作為絕緣材薄膜(NCF)之接著材NCL1配置於晶片搭載區域2p1上，且以與配線基板20之上表面2a密接之方式進行貼附之例。但是，雖已省略圖示，但作為變形例，亦可使用絕緣材膏(NCP)。
<第1晶片準備步驟>
又，於圖16所示之第1晶片準備步驟中，準備圖10及圖11所示之邏輯晶片LC。圖23係模式性地表示包含圖6所示之貫通電極之半導體晶片之製造步驟之概要之說明圖。又，圖24係模式性地表示繼圖23後之半導體晶片之製造步驟之概要之說明圖。再者，圖23及圖24中，以貫通電極3tsv及與貫通電極3tsv電性連接之背面電極3bp之製造方法為中心進行說明，關於貫通電極3tsv以外之各種電路之形成步驟，省略圖示及說明。又，圖23及圖24所示之半導體晶片之製造方法除應用於圖4所示之邏輯晶片LC之外，亦可應用於再配線晶片RDC或記憶體晶片MC1、MC2、MC3之製造方法。
首先，作為晶圓準備步驟，準備圖23所示之晶圓(半導體基板)WH。晶圓WH例如係含有矽(Si)之半導體基板，且於俯視時成圓形。晶圓WH含有作為半導體元件形成面之正面(主面、上表面)WHs及正面WHs之相反側之背面(主面、下表面)WHb。又，晶圓WH之厚度較圖4所示之邏輯晶片LC、再配線晶片RDC或記憶體晶片MC1、MC2、MC3之厚度厚，例如為數百μm程度。
其次，作為孔形成步驟，形成用以形成圖6所示之貫通電極3tsv之孔(槽、開口部)3tsh。於圖23所示之例中，將遮罩25配置於晶圓WH之正面WHs上而實施蝕刻處理，藉此形成孔3tsh。再者，圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件例如可於 本步驟之後、且於下一配線層形成步驟之前形成。
其次，向孔3tsh內埋入例如銅(Cu)等金屬材料而形成貫通電極3tsv。其次，作為配線層形成步驟，於晶圓WH之正面WHs上形成配線層(晶片配線層)3d。於本步驟中，形成圖6所示之複數個正面電極3ap，且將複數個貫通電極3tsv與複數個正面電極3ap分別電性連接。再者，於再配線晶片RDC之情形時，形成連接正面電極3ap與貫通電極3tsv之引出配線RDL(參照圖12)。引出配線RDL於形成正面電極3ap時可統一形成。又，於本步驟中，將圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件與圖6所示之複數個正面電極3ap經由配線層3d而電性連接。於再配線晶片RDC之情形時，於未形成半導體元件之情形時，可省略形成配線層3d之步驟，而替換為形成引出配線RDL之步驟。藉此，將邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件經由配線層3d而電性連接。
其次，作為突起電極形成步驟，於正面電極3ap(圖6)上形成突起電極7b。又，於突起電極7b之前端形成焊錫材7a。該焊錫材7a係作為將圖6所示之半導體晶片3搭載於配線基板2、或下層之半導體晶片3上時之接合材而發揮功能。再者，於圖6所示之例中，表示除邏輯晶片LC與配線基板2之接合部以外，不經由突起電極7b而經由焊錫材7a接合之例。該情形時，可將焊錫材7a接合於正面電極3ap之露出面，且將焊錫材7a用作凸塊電極(所謂微凸塊)。
其次，作為圖24所示之背面研磨步驟，研磨晶圓WH之背面WHb(參照圖23)側，使晶圓WH之厚度減薄。藉此，圖6所示之半導體晶片3之背面3b露出。換言之，貫通電極3tsv於厚度方向貫通晶圓WH。又，複數個貫通電極3tsv於晶圓WH之背面3b自晶圓WH露出。於圖24所示之例中，於背面研磨步驟中，在藉由玻璃板等支持基材26及保護正面WHs側之保護層27而支持晶圓WH之狀態下，使用研磨治 具28進行研磨。
其次，於背面電極形成步驟中，於背面3b形成複數個背面電極3bp，且與複數個貫通電極3tsv電性連接。再者，於圖4所示之再配線晶片RDC之情形時，於本步驟中，形成電性連接貫通電極3tsv、與背面電極3bp之引出配線RDL(參照圖13)。引出配線RDL於形成背面電極3bp時，可統一形成。
其次作為單片化步驟，將晶圓WH沿切割線分割，取得複數個半導體晶片3。其後，視需要進行檢查，獲得圖4所示之半導體晶片3(邏輯晶片LC、再配線晶片RDC或記憶體晶片MC1、MC2、MC3)。
<第1晶片搭載步驟>
其次，於圖16所示之第1晶片搭載步驟中，如圖25或圖26所示，將邏輯晶片LC搭載於配線基板2上。圖25係表示於圖16所示之配線基板之晶片搭載區域上搭載有邏輯晶片LC之狀態之放大俯視圖。又，圖26係沿圖25之A-A線之放大剖面圖。
於本步驟中，如圖26所示，以使邏輯晶片LC之正面3a與配線基板2之上表面2a對向之方式，藉由所謂面朝下安裝方式(倒裝晶片連接方式)而搭載邏輯晶片LC。又，藉由本步驟而將邏輯晶片LC與配線基板2電性連接。詳細而言，將形成於邏輯晶片LC之正面之複數個正面電極3ap、與形成於配線基板2之上表面2a上之複數個接合引線2f經由突起電極7b(參照圖6)及焊錫材7a(參照圖6)而電性連接。
於本步驟中，如圖26所示，於配線基板20之晶片搭載區域2p1上配置有邏輯晶片LC(半導體晶片3)。於邏輯晶片LC之正面3a側形成有接合材7。另一方面，在形成於配線基板20之上表面2a之接合引線2f之接合部，形成有用以與圖6所示之突起電極7b電性連接之接合材即焊錫層(圖示省略)。又，若為進行加熱處理之前，則接著材NCL1為硬化前之柔軟之狀態。因此，若將邏輯晶片LC配置於接著材NCL1 上，則接合材7埋入至接著材NCL1之內部。
其次，將未圖示之加熱治具抵壓於邏輯晶片LC之背面3b側，且朝配線基板20而按壓邏輯晶片LC。如上所述，若為進行加熱處理之前，則接著材NCL1為硬化前之柔軟之狀態，故而若藉由加熱治具而壓入邏輯晶片LC，則形成於邏輯晶片LC之正面3a上之複數個接合材7之前端會與接合引線2f之接合區域(詳細而言，為未圖示之焊錫層)接觸。
其次，在邏輯晶片LC被按壓於未圖示之加熱治具之狀態，藉由加熱治具而加熱邏輯晶片LC及接著材NCL1。於邏輯晶片LC與配線基板20之接合部，焊錫材7a(參照圖23)及接合引線2f上之未圖示之焊錫層分別熔融而一體化。藉此，如圖6所示，將突起電極7b與接合引線2f經由焊錫材7a而電性連接。
又，藉由加熱接著材NCL1，而使接著材NCL1硬化。藉此，獲得於邏輯晶片LC之一部分被埋入之狀態下硬化之接著材NCL1。又，邏輯晶片LC之背面電極3bp自已硬化之接著材NCL1露出。
<第2接著材配置步驟>
其次，於圖16所示之第2接著材配置步驟中，如圖27所示，於邏輯晶片LC(半導體晶片3)之背面3b上及自邏輯晶片LC露出之接著材NCL1上配置接著材NCL2。圖27係表示於圖25所示之半導體晶片之背面及其周圍配置有接著材之狀態之放大俯視圖，圖28係沿圖27之A-A線之放大剖面圖。
如上述之圖6所示，本實施形態之半導體裝置1中，於所積層之複數個半導體晶片3中搭載於最下段(例如第1段)之邏輯晶片LC、自下段數搭載於第2段之再配線晶片RDC、及自下段數搭載於第3段之記憶體晶片MCI之任一者均係以倒裝晶片連接方式而搭載。因此，如上述第1接著材配置步驟中所說明般，作為變形例亦可使用後注入方式， 但就可縮短對一個器件區域20a(參照圖27、圖28)之處理時間，提高製造效率之點而言，較佳為使用上述之先塗佈方式。
又，先塗佈方式中使用之接著材NCL2如上所述，包含絕緣性(非導電性)之材料(例如樹脂材料)，於邏輯晶片LC(參照圖6)與再配線晶片RDC(參照圖6)之接合部配置有接著材NCL2，以此可使設置於接合部之複數個導電性構件(例如，圖6所示之接合材7及背面電極3bp)之間電性絕緣。
又，接著材NCL2包含藉由施加能量而使硬度(hardness)變硬(變高)之樹脂材料，於本實施形態中，例如包含熱硬化性樹脂。又，硬化前之接著材NCL2較圖6所示之熔融前之接合材7柔軟，藉由按壓再配線晶片RDC而會使其變形。
又，作為本步驟中使用之接著材NCL2，可使用上述下NCP(絕緣材膏)及NCF(絕緣材薄膜)之任一者。於圖27及圖28所示之例中，自噴嘴30(參照圖28)噴出NCP(絕緣材膏)，且於邏輯晶片LC之背面3b上及自邏輯晶片LC露出之接著材NCL1上配置接著材NCL2。
再者，關於自噴嘴30噴出膏狀之接著材NCL2之點，與上述第1接著材配置步驟中所說明之後注入方式通用。然而，於本實施形態中，在搭載圖4所示之記憶體晶片MC1之前，預先搭載接著材NCL2。因此，若與利用毛細管現象注入樹脂之後注入方式相比，則可使接著材NCL2之塗佈速度大幅提高。
與絕緣材薄膜(NCF)相比，絕緣材膏(NCP)可以低負荷與塗佈對象物(本步驟中為邏輯晶片LC)密接。因此，本步驟之情形時自降低對已搭載之邏輯晶片LC之應力之觀點而言，較佳為絕緣材膏(NCP)。但是，雖省略圖示，但作為變形例，亦可使用絕緣材薄膜(NCF)作為接著材NCL2。
於圖27所示之例中，沿於俯視時成四邊形之邏輯晶片LC之對角 線而將接著材NCL2以帶狀塗佈於邏輯晶片LC之背面3b上。如此，於接著材NCL2之塗佈區域上，以成相互交叉之2條帶形狀之方式而塗佈膏狀之接著材NCL2之方式(稱為十字塗佈方式)於下述之第2晶片搭載步驟中，使接著材NCL2易均勻地擴展，就該點而言較佳。但是，於下述之第2晶片搭載步驟中，只要係可使接著材NCL2以不產生間隙之方式而擴展之方法，則亦可使用與圖27不同之塗佈方法。
<第2晶片準備步驟>
又，於圖16所示之第2晶片準備步驟中，準備圖12及圖13所示之再配線晶片RDC。於再配線晶片RDC形成有：形成於正面3a之複數個正面電極3ap及形成於背面3b之複數個背面電極3bp；及電性連接複數個正面電極3ap與複數個背面電極3bp之複數個貫通電極3tsv。又，將複數個正面電極3ap與複數個背面電極3bp之至少一部分配置於俯視時不同之位置(例如，如圖6所示在厚度方向不重疊之位置)。於圖12及圖13所示之例中，對記憶體晶片MC1、MC2、MC3、MC4供給電路驅動用之電位(驅動用電源電壓)之複數對之正面電極3ap與背面電極3bp係配置於俯視時相同之位置(例如，如圖6所示於厚度方向重疊之位置)。又，於再配線晶片RDC，於正面3a或背面3b之任一者或兩者形成有電性連接正面電極3ap或背面電極3bp與貫通電極3tsv之引出配線RDL。
再配線晶片RDC之製造方法如上所述，可使用第1晶片準備步驟中所說明之步驟進行製造，故而省略重複之說明。再者，圖12及圖13所示之再配線晶片RDC之引出配線RDL可於圖23所示之配線層形成步驟及圖24所示之背面電極形成步驟中形成。又，於正面3a或背面3b之一者形成有引出配線RDL之情形時，可省略圖23所示之配線層形成步驟或圖24所示之背面電極形成步驟之一者。又，若使用第1晶片準備步驟中所說明之步驟，則亦可於再配線晶片RDC形成半導體元件，且 形成電路。
<第2晶片搭載步驟>
其次，於圖16所示之第2晶片搭載步驟中，如圖29或圖30所示，於邏輯晶片LC上搭載再配線晶片RDC。圖29係表示於圖27所示之邏輯晶片之背面上搭載有再配線晶片之狀態之放大俯視圖。又，圖30係沿圖29之A-A線之放大剖面圖。
於本步驟中，如圖30所示，藉由以使再配線晶片RDC之正面3a與邏輯晶片LC之背面3b(或配線基板20之上表面2a)對向之方式的所謂面朝下安裝方式(倒裝晶片連接方式)而搭載再配線晶片RDC。又，藉由本步驟而將再配線晶片RDC與邏輯晶片LC電性連接。詳細而言，如圖6所示，形成於再配線晶片RDC之正面3a上之複數個正面電極3ap、與形成於邏輯晶片LC之背面3b上之複數個背面電極3bp經由接合材7(焊錫材7a)而電性連接。
於本步驟中，如圖29所示，於配線基板20之晶片搭載區域(晶片搭載部)2p2上配置有再配線晶片RDC(半導體晶片3)。晶片搭載區域2p2係本步驟中搭載再配線晶片RDC之預定區域，其與第1晶片搭載步驟中所說明之晶片搭載區域2p1同樣地無需存在實際可視認之邊界線。於再配線晶片RDC之正面3a側形成有接合材7。接合材7與再配線晶片RDC之複數個正面電極3ap之各者接合。又，雖省略圖示，但亦可於邏輯晶片LC之複數個背面電極3bp亦接合有接合材7。於本步驟中，以使再配線晶片RDC之複數個正面電極3ap之各者與邏輯晶片LC之複數個背面電極3bp之各者對向的方式配置。
其次，將未圖示之加熱治具抵壓於再配線晶片RDC之背面3b側，且朝配線基板20而按壓再配線晶片RDC。若為進行加熱處理之前，則接著材NCL2為硬化前之柔軟之狀態，故而若藉由加熱治具而壓入再配線晶片RDC，則圖28所示之接著材NCL2會於邏輯晶片LC之背面3b 與再配線晶片RDC之間擴散。又，形成於再配線晶片RDC之正面3a之複數個接合材7之前端會與邏輯晶片LC之背面電極3bp(或形成於背面電極3bp上之未圖示之焊錫材)接觸。
其次，在將再配線晶片RDC按壓於未圖示之加熱治具之狀態下，藉由加熱治具而加熱再配線晶片RDC及接著材NCL2。於再配線晶片RDC與邏輯晶片LC之接合部，焊錫材7a熔融而與正面電極3ap及背面電極3bp接合。藉此，如圖6所示，將再配線晶片RDC之複數個正面電極3ap、與邏輯晶片LC之複數個背面電極3bp經由接合材7(焊錫材7a)而電性連接。又，邏輯晶片LC之複數個背面電極3bp與各個邏輯晶片LC之複數個貫通電極3tsv電性連接，故而藉由本步驟，再配線晶片RDC經由邏輯晶片LC之複數個貫通電極3tsv而與形成於邏輯晶片LC之電路電性連接。
又，藉由加熱接著材NCL2而使接著材NCL2硬化。藉此，獲得於再配線晶片RDC之一部分被埋入之狀態下硬化之接著材NCL2。又，再配線晶片RDC之背面電極3bp自已硬化之接著材NCL2露出。
<第3接著材配置步驟>
其次，於圖16所示之第3接著材配置步驟中，如圖31所示，於再配線晶片RDC(半導體晶片3)之背面3b上配置接著材NCL3。圖31係表示於圖29所示之半導體晶片之背面及其周圍配置有接著材之狀態之放大俯視圖，圖32係沿圖31之A-A線之放大剖面圖。
如上述之圖6所示，本實施形態之半導體裝置1中，於所積層之複數個半導體晶片3之內，搭載於最下段(例如第1段)之邏輯晶片LC、自下段數搭載於第2段之再配線晶片RDC、及自下段數搭載於第3段之記憶體晶片MC1之任一者均係以倒裝晶片連接方式搭載。因此，如上述第1接著材配置步驟中所說明般，作為變形例亦可使用後注入方式，但就可縮短對一個器件區域20a(參照圖31)之處理時間，提高製 造效率之點而言，較佳為使用上述之先塗佈方式。
又，先塗佈方式中所使用之接著材NCL3如上所述，包含絕緣性(非導電性)之材料(例如樹脂材料)，於再配線晶片RDC(參照圖6)與記憶體晶片MC1(參照圖6)之接合部配置有接著材NCL3，以此可使設置於接合部之複數個導電性構件(例如，圖6所示之接合材7及背面電極3bp)之間電性絕緣。
又，接著材NCL3包含藉由施加能量而使硬度(hardness)變硬(變高)之樹脂材料，於本實施形態中，例如包含熱硬化性樹脂。又，硬化前之接著材NCL3較圖6所示之熔融前之接合材7柔軟，藉由按壓再配線晶片RDC而會使其變形。
又，作為本步驟中所使用之接著材NCL3，可使用上述下NCP(絕緣材膏)及NCF(絕緣材薄膜)之任一者。於圖31及圖32所示之例中，於再配線晶片RDC之背面3b上配置有作為NCF(絕緣材薄膜)之接著材NCL3。於使用NCF(絕緣材薄膜)之情形時，於本步驟中，將形成於再配線晶片RDC之背面3b上之背面電極3bp及引出配線RDL配置為由接著材NCL3覆蓋，且密接。
<第3晶片準備步驟>
又，於圖16所示之第3晶片準備步驟中，準備圖4所示之記憶體晶片MC1、MC2、MC3、MC4之積層體MCS。作為相對於本實施形態之變形例，可於邏輯晶片LC上依序積層記憶體晶片MC1、MC2、MC3、MC4。然而，於本實施形態中，對預先積層記憶體晶片MC1、MC2、MC3、MC4，而形成圖34所示之積層體(記憶體晶片積層體、半導體晶片積層體)MCS之實施態樣進行說明。如以下所說明般，於形成記憶體晶片MC1、MC2、MC3、MC4之積層體MCS之情形時，例如，可在與圖16所示之第3晶片準備步驟以外之步驟不同之場所，與其他步驟獨立地進行。例如，積層體MCS亦可作為購入零件而準備。 因此，於可簡化圖16所示之組裝步驟，且作為整體可使製造效率提高之點為有利。
圖33係模式性地表示圖4所示之記憶體晶片之積層體之組裝步驟之概要之說明圖。又，圖34係模式性地表示繼圖33後之記憶體晶片之積層體之組裝步驟之概要之說明圖。再者，圖33及圖34所示之複數個記憶體晶片MC1、MC2、MC3、MC4各自之製造方法可使用利用圖23及圖24所說明之半導體晶片之製造方法進行製造，故而省略說明。
首先，作為組裝基材準備步驟，準備用以組裝圖34所示之積層體MCS之基材(組裝基材)34。基材34含有積層複數個記憶體晶片MC1、MC2、MC3、MC4之組裝面34a，且於組裝面34a設置有接著層35。
其次，作為晶片積層步驟，將記憶體晶片MC1、MC2、MC3、MC4積層於基材34之組裝面34a上。於圖33所示之例中，以使積層之各半導體晶片之背面3b與基材34之組裝面34a對向之方式，按記憶體晶片MC4，MC3、MC2、MC1之順序而依序積層。上段側之半導體晶片3之背面電極3bp與下段側之半導體晶片3之正面電極3ap例如藉由接合材7(焊錫材7a)而接合。又，在配置於最上段之記憶體晶片MC1之正面電極3ap，形成有突起電極7b及與突起電極7b之前端接合之焊錫材7a。
其次，於圖34所示之積層體密封步驟中，對已積層之複數個半導體晶片3之間供給樹脂(底填充樹脂)，形成密封體(晶片積層體用密封體、晶片積層體用樹脂體)6。該密封體6係藉由上述第1接著材配置步驟中所說明後注入方式而形成。即，於預先積層複數個半導體晶片3之後，自噴嘴36供給底填充樹脂6a，且埋入至已積層之複數個半導體晶片3之間。底填充樹脂6a較圖16所示之密封步驟中所使用之密封用之樹脂之黏度低，可利用毛細管現象而埋入至複數個半導體晶片3 之間。其後，使埋入至半導體晶片3之間之底填充樹脂6a硬化而獲得密封體6。
以該後注入方式形成密封體6之方法與所謂轉移成型方式相比，間隙之埋入特性優異，故而應用於已積層之半導體晶片3之間之間隙狹窄之情形時為有效。又，如圖34所示於埋入底填充樹脂6a之間隙形成為複數段之情形時，相對於複數個間隙可統一埋入底填充樹脂6a。因此，作為整體可縮短處理時間。
其次，於組裝基材去除步驟中，將基材34及接著層35自記憶體晶片MC4之背面3b剝離而去除。作為去除基材34與接著層35之方法，例如可使用使接著層35中包含之樹脂成分(例如紫外線硬化樹脂)硬化之方法。藉由以上之步驟，而積層複數個記憶體晶片MC1、MC2、MC3、MC4，獲得使各記憶體晶片MC1、MC2、MC3、MC4之連接部藉由密封體6而密封之積層體MCS。該積層體MCS可看作含有形成有複數個正面電極3ap之正面3a(記憶體晶片MC1之正面3a)及位於正面3a之相反側之背面3b(記憶體晶片MC4之背面3b)之一個記憶體晶片。
<第3晶片搭載步驟>
其次，於圖16所示之第3晶片搭載步驟中，如圖35或圖36所示，於邏輯晶片LC上搭載再配線晶片RDC。圖35係表示於圖31所示之再配線晶片之背面上搭載有記憶體晶片之積層體之狀態之放大俯視圖。又，圖36係沿圖35之A-A線之放大剖面圖。
於本步驟中，如圖36所示，藉由以使積層體MCS之正面3a與再配線晶片RDC之背面3b(或配線基板20之上表面2a)對向之方式的所謂面朝下安裝方式(倒裝晶片連接方式)而搭載積層體MCS。又，藉由本步驟而將積層體MCS與再配線晶片RDC電性連接。詳細而言，如圖6所示，將形成於積層體MCS之正面3a上之複數個正面電極3ap與形成於再配線晶片RDC之背面3b上之複數個背面電極3bp經由接合材7(焊錫 材7a)而電性連接。
於本步驟中，如圖35所示，於配線基板20之晶片搭載區域(晶片搭載部)2p3上配置有積層體MCS(半導體晶片3)。晶片搭載區域2p3係本步驟中搭載積層體MCS之預定區域，其與第1晶片搭載步驟中所說明之晶片搭載區域2p1同樣地無需存在實際可視認之邊界線。於積層體MCS之正面3a側形成有接合材7。接合材7與積層體MCS之複數個正面電極3ap之各者接合。又，雖已省略圖示，但亦可於再配線晶片RDC之複數個背面電極3bp上亦接合有接合材7。於本步驟中，以使積層體MCS之複數個正面電極3ap之各者與再配線晶片RDC之複數個背面電極3bp之各者對向的方式而配置。
其次，將未圖示之加熱治具抵壓於積層體MCS之背面3b側，且朝配線基板20而按壓積層體MCS。若為進行加熱處理之前，則接著材NCL3為硬化前之柔軟之狀態，故而若藉由加熱治具而壓入積層體MCS，則形成於積層體MCS之正面3a上之複數個接合材7之前端會與再配線晶片RDC之背面電極3bp(或形成於背面電極3bp上之未圖示之焊錫材)接觸。
其次，在將積層體MCS按壓於未圖示之加熱治具上之狀態下，藉由加熱治具而加熱積層體MCS及接著材NCL3。於積層體MCS與再配線晶片RDC之接合部上，焊錫材7a熔融而與正面電極3ap及背面電極3bp接合。藉此，如圖6所示，將積層體MCS之複數個正面電極3ap、與再配線晶片RDC之複數個背面電極3bp經由接合材7(焊錫材7a)而電性連接。又，再配線晶片RDC之複數個背面電極3bp與各個再配線晶片RDC之複數個貫通電極3tsv電性連接，故而藉由本步驟，而將積層體MCS經由再配線晶片RDC及邏輯晶片LC之複數個貫通電極3tsv而與形成於邏輯晶片LC之電路電性連接。
又，藉由加熱接著材NCL3而使接著材NCL3硬化。藉此，獲得於 積層體MCS之一部分被埋入之狀態下硬化之接著材NCL3。又，積層體MCS之背面電極3bp自已硬化之接著材NCL3露出。
<密封步驟>
其次，於圖16所示之密封步驟中，如圖37所示，以樹脂密封配線基板20之上表面2a、邏輯晶片LC、再配線晶片RDC、及複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS而形成密封體4。圖37係表示於圖36所示之配線基板上形成有密封體，且將所積層之複數個半導體晶片密封之狀態之放大剖面圖。又，圖38係表示圖37所示之密封體之整體構造之俯視圖。
於本實施形態中，如圖38所示，形成有將複數個器件區域20a(分別搭載於複數個器件區域20a上之複數個半導體晶片)統一密封之密封體4。此種密封體4之形成方法被稱為統一密封(Block Molding，分塊成型)方式，將藉由該統一密封方式而製造之半導體封裝稱為MAP(Multi Array Package，多陣列封裝)型之半導體裝置。於統一密封方式中，可減小各器件區域20a之間隔，故而可使1片配線基板20上之有效面積變大。亦即，可自1片配線基板20取得之製品個數增加。如此，藉由加大1片配線基板20上之有效面積，而可使製造步驟效率化。
又，於本實施形態中，向未圖示之成形模具內壓入已加熱軟化之樹脂而成形之後，使樹脂熱硬化，即藉由所謂之轉移成型方式而形成。例如藉由轉移成型方式而形成之密封體4如密封圖37所示之積層體MCS之密封體6般，與使液狀之樹脂硬化而成者相比，耐久性較高，故而作為保護構件為佳。又，例如，將矽土(二氧化矽，SiO2)粒子等之填充粒子混合至熱硬化性樹脂中，藉此可使密封體4之功能(例如，相對於翹曲變形之耐性)提高。
再者，於本實施形態中，所積層之複數個半導體晶片3之接合部 (電性連接部)係藉由接著材NCL1、NCL2、NCL3、及密封體6而密封。因此，作為變形例，可應用於未形成密封體4之實施態樣。該情形時，可省略本密封體步驟。
<球安裝步驟>
其次，於圖16所示之球安裝步驟中，如圖39所示，將成為外部端子之複數個焊錫球5接合於形成於配線基板20之下表面2b之複數個焊盤2g。圖39係表示於圖37所示之配線基板之複數個焊盤上接合有焊錫球之狀態之放大剖面圖。
於本步驟中，如圖39所示使配線基板20之上下反轉之後，於配線基板20之下表面2b露出之複數個焊盤2g之各者上配置焊錫球5之後，進行加熱，藉此將複數個焊錫球5與焊盤2g接合。藉由本步驟，而將複數個焊錫球5經由配線基板20而與複數個半導體晶片3(邏輯晶片LC、再配線晶片RDC及記憶體晶片MC1、MC2、MC3、MC4)電性連接。但是，本實施形態中說明之技術並非係限於以陣列狀接合有焊錫球5之所謂BGA(Ball Grid Array，球狀柵格陣列)型之半導體裝置而使用者。例如，作為相對於本實施形態之變形例，可使用於所謂LGA(Land Grid Array，平台柵格陣列)型之半導體裝置，其係未形成焊錫球5，於使焊盤2g露出之狀態，或於焊盤2g上塗佈有較焊錫球5薄之焊錫膏之狀態下出貨。於LGA型之半導體裝置之情形時，可省略球安裝步驟。
<單片化步驟>
其次，於圖16所示之單片化步驟中，如圖40所示，針對每一器件區域20a而對配線基板20進行分割。圖40係表示使圖39所示之多片配線基板單片化後之狀態之剖面圖。於本步驟中，如圖40所示，沿切割線(切割區域)20c切斷配線基板20及密封體4，取得單片化之複數個半導體裝置1(參照圖4)。切斷方法並無特別限定，於圖40所示之例 中，顯示如下實施態樣：使用切割刀(旋轉刀)40，將接著固定於膠帶材(切割膠帶)41之配線基板20及密封體4自配線基板20之下表面2b側進行切削加工而切斷。但是，本實施形態中說明之技術並非係限於使用包含複數個器件區域20a之作為組合式基板之配線基板20之情形而使用者。例如，可使用於相當於1個半導體裝置之配線基板2(參照圖4)上積層有複數個半導體晶片3之半導體裝置。該情形時，可省略單片化步驟。
藉由以上各步驟而獲得使用圖1~圖13所說明之半導體裝置1。其後，進行外觀檢查及電性試驗等必要之檢查、試驗並出貨，或安裝於未圖示之安裝基板。
(實施形態2)
於上述實施形態1中，作為可使邏輯晶片LC或記憶體晶片MC1等之設計上之自由度提高之實施態樣，對在邏輯晶片LC與記憶體晶片MC1之間配置晶片RDC，且經由再配線晶片RDC而電性連接邏輯晶片LC與記憶體晶片MC1之實施態樣進行了說明。本實施形態2中，對將邏輯晶片LC與再配線晶片RDC分別排列而搭載於配線基板2上之實施態樣進行說明。再者，本實施形態2中，以與已說明之實施形態1之不同點為中心進行說明，原則上省略重複之說明。
圖41係作為相對於圖4之變形例之半導體裝置之剖面圖。又，圖42係於去除圖41所示之密封體後之狀態下表示配線基板上之半導體裝置之內部構造之透視俯視圖。又，圖43係模式性地表示圖41及圖42所示之半導體裝置之電路構成例之說明圖。再者，於圖41中，為了易於觀察，表示較少之端子數，但端子(接合引線2f、焊盤2g、焊錫球5)之數量並不限定於圖41所示之態樣。又，圖42中，為了易於觀察邏輯晶片LC與記憶體晶片MC4之俯視時之位置關係或平面尺寸之不同，藉由點線(邏輯晶片LC之輪廓之一部分為實線)而表示邏輯晶片LC及再 配線晶片RDC之輪廓。
首先，半導體裝置1c中，如圖41所示，以使邏輯晶片LC與再配線晶片RDC於厚度方向不重疊之方式相鄰而搭載於配線基板2上，進而以與邏輯晶片LC及再配線晶片RDC重疊之方式，將積層體MCS積層於再配線晶片RDC上，該點與圖4所示之半導體裝置1不同。換言之，如圖42所示，半導體裝置1c中，搭載有邏輯晶片LC之晶片搭載區域(晶片搭載部)2p1與搭載有再配線晶片RDC之晶片搭載區域(晶片搭載部)2p2於俯視時不重疊，而排列配置於配線基板2之上表面2a側。
如半導體裝置1c般，於將複數個半導體晶片3排列搭載於配線基板2上之情形時，可使複數個半導體晶片3之積層厚度減薄。因此，可使半導體裝置1c較上述實施形態1中所說明之半導體裝置1(參照圖4)而薄型化。又，以面朝下安裝方式(倒裝晶片連接方式)安裝半導體晶片3之情形時，較安裝於半導體晶片3上之情形，安裝於配線基板2上可更容易地安裝。
又，如圖41所示，半導體裝置1c之邏輯晶片LC與再配線晶片RDC係於使各個正面3a與配線基板2之上表面2a對向之狀態下，以面朝下安裝方式(倒裝晶片連接方式)而搭載於配線基板2上。又，於再配線晶片RDC上，將複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS以面朝下安裝方式(倒裝晶片連接方式)而搭載於配線基板2上。將再配線晶片RDC上、與複數個記憶體晶片MC1、MC2、MC3、MC4之積層體MCS經由形成於再配線晶片RDC上之複數個貫通電極3tsv而電性連接。又，半導體裝置1c中，將邏輯晶片LC之複數個正面電極3ap與再配線晶片RDC之複數個正面電極3ap經由配線基板2所含有之複數個配線2d而電性連接，該點與圖4所示之半導體裝置1不同。
若說明如半導體裝置1c般將邏輯晶片LC、及搭載有記憶體晶片 MC1、MC2、MC3、MC4之積層體MCS之再配線晶片RDC經由配線基板2而電性連接之情形時的電路構成例，則成為例如圖43所示。於圖43所示之例中，在連結邏輯晶片LC所包含之內部介面電路NIF與再配線晶片RDC之中繼電路TC之傳送路徑之間插設有配線基板2。因此，藉由形成於配線基板2上之複數個配線2d(參照圖41)而可調節邏輯晶片LC與再配線晶片RDC之電極(外部端子)之位置。
亦即，於半導體裝置1c之情形時，無需為了連結邏輯晶片LC所包含之內部介面電路NIF與複數個記憶體晶片MC1、MC2、MC3、MC4之內部介面電路NIF，而於邏輯晶片LC上形成貫通電極3tsv(參照圖6)。因此，於圖41所示之例中，於邏輯晶片LC上，不存在將正面3a側與背面3b側電性連接之貫通電極3tsv(參照圖6)。又，於邏輯晶片LC之背面3b上未形成背面電極3bp(參照圖6)。因此，於半導體裝置1c之情形時，較上述半導體裝置1而可使邏輯晶片LC之構造簡單化，故而設計上之自由度提高。又，於製造邏輯晶片LC之階段，可省略形成貫通電極3tsv或背面電極3bp之步驟，故而可使製造效率提高。
但是，亦可應用於如下之實施態樣：如圖41所示，於邏輯晶片LC之背面3b之一部分自積層體MCS露出之情形時，於背面3b之露出區域上，以面朝下安裝方式(倒裝晶片連接方式)搭載其他電子零件(例如半導體晶片3)。該情形時，藉由於邏輯晶片LC上連接有例如圖6所示之貫通電極3tsv及背面電極3bp，而可將搭載於邏輯晶片LC上之未圖示之電子零件、與邏輯晶片LC電性連接。
又，若藉由配線基板2而調節邏輯晶片LC與再配線晶片RDC之電極(外部端子)之位置，則例如可使圖42所示半導體裝置1c所包含之再配線晶片RDC之平面尺寸小於圖3所示之半導體裝置1所包含之再配線晶片RDC之平面尺寸。於圖42所示之例中，再配線晶片RDC之平面尺寸小於記憶體晶片MC4之平面尺寸、及邏輯晶片LC之平面尺寸。 又，於圖41所示之例中，再配線晶片RDC中，於正面3a及背面3b分別形成有引出配線RDL，但作為變形例，亦可為未形成引出配線RDL之構成。該情形時，可使再配線晶片RDC之平面尺寸進一步小型化。但是，於再配線晶片RDC上未形成引出配線RDL之情形時，必須配合記憶體晶片之正面電極3ap之佈局而於配線基板2之上表面2a上形成複數個接合引線2f。因此，在亦考慮容易地設計(佈局)複數個接合引線2f之情形時，如上述實施形態般，較佳為於再配線晶片RDC上形成引出配線RDL。
若使再配線晶片RDC之平面尺寸小型化，則再配線晶片RDC之製造效率提高，但於再配線晶片RDC上搭載積層體MCS時，積層體MCS難以穩定。因此，如圖41及圖42所示，較佳為於記憶體晶片MC1之正面3a與配線基板2之上表面2a之間，配置有邏輯晶片LC之至少一部分。換言之，較佳為邏輯晶片LC之至少一部分藉由記憶體晶片MC1而覆蓋。藉此，可使於再配線晶片RDC上搭載積層體MCS時接著固定積層體MCS之接著材NCL3之配置範圍於再配線晶片RDC之背面3b及邏輯晶片LC之背面3b上擴展，故而積層體MCS於安裝時難以傾斜。亦即，於再配線晶片RDC上搭載積層體MCS時之穩定性提高。
自使於再配線晶片RDC上搭載積層體MCS時之穩定性提高之觀點而言，再配線晶片RDC之背面3b之高度與邏輯晶片LC之背面3b之高度為相同程度即可。然而，於搭載積層體MCS時，自抑制記憶體晶片MC1之正面3a與邏輯晶片LC之背面3b等例如接觸而損傷之觀點而言，較佳為如圖41所示再配線晶片RDC之背面3b之高度高於邏輯晶片LC之背面3b之高度。再配線晶片RDC與積層體MCS係經由複數個接合材7(參照圖6)而連接，故而記憶體晶片MC1之正面3a與再配線晶片RDC之背面3b難以接觸。然而，於記憶體晶片MC1之正面3a與邏輯晶片LC之背面3b之間不存在接合材7，故而較佳為在低於再配線晶片 RDC之背面3b之位置上配置邏輯晶片LC之背面3b。
又，圖43所示之例中，使連接於驅動邏輯晶片LC之輸入輸出電路NS1之電源電路(輸入輸出用電源電路)DR1的電源線V2、與連接於驅動記憶體晶片MC1、MC2、MC3、MC4之輸入輸出電路NS2之電源電路(輸入輸出用電源電路)DR3的電源線V4分別獨立而連接於配線基板2。於半導體裝置1c之情形時，再配線晶片RDC與邏輯晶片LC分別連接於配線基板2，故而即便將電源線V2、V4分別獨立地設置，亦不會使形成於邏輯晶片LC上之端子數(電極數)增加。
又，於半導體裝置1c之情形時，使連接於驅動記憶體晶片MC1、MC2、MC3、MC4之輸入輸出電路NS2之電源電路(輸入輸出用電源電路)DR3的電源線V4、及連接於驅動記憶體晶片MC1、MC2、MC3、MC4之核心電路CR2之電源電路(輸入輸出用電源電路)DR4的電源線V3分別連接於配線基板2，且不連接於邏輯晶片LC。因此，可進一步縮短電源之供給源與消耗電源之電路間之傳送距離，可抑制由瞬間性電壓降而導致之動作之不穩定化，就該點而言較佳。
除上述之不同點以外，圖41~圖43所示之半導體裝置1c與圖3~圖5所示之半導體裝置1為相同，故而省略重複之說明。又，半導體裝置1c之製造方法於上述實施形態1所說明之圖16所示之第2接著材配置步驟中，於鄰接於晶片搭載區域2p1(參照圖42)而配置之晶片搭載區域2p2(參照圖42)配置有接著材NCL2，該點與半導體裝置1之製造方法不同。又，於圖16所示之第2晶片搭載步驟中，將再配線晶片RDC與配線基板2電性連接，該點與半導體裝置1之製造方法不同。除上述不同點以外，可使用與上述實施形態1中說明之半導體裝置之製造方法，故而省略重複之說明。
<其他變形例>
以上，根據實施形態而具體地說明瞭由本發明者完成之發明， 但本發明並非係限定於上述實施形態者，當然可於不脫離其要旨之範圍內進行各種變更。
例如於上述實施形態1及上述實施形態2中，對使用僅形成有包含引出配線RDL(參照圖6)等之導體圖案之簡單的中繼電路TC(參照圖5)之再配線晶片RDC(參照圖6)之實施態樣進行了說明。然而，作為變形例，例如圖44所示之半導體裝置1d般，於再配線晶片RDC，除中繼電路TC之外還可形成控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路MM之動作之控制電路CU1之一部分。圖44係模式性地表示作為相對於圖5之變形例之半導體裝置之電路構成例的說明圖。
於圖44所示之半導體裝置1d所包含之再配線晶片RDC，除中繼電路TC之外還形成有使信號線之通訊頻率(時脈數)增加之控制電路CU1。於該情形時，可使連接再配線晶片RDC與邏輯晶片LC之信號線之數量少於連接記憶體晶片MC1與再配線晶片RDC之信號線之數量。即，可減少邏輯晶片LC所包含之背面電極3bp(參照圖6)及貫通電極3tsv(參照圖6)之數量。換言之，可使正面電極3ap之數量少於再配線晶片RDC之背面電極3bp之數量。其結果，用以於邏輯晶片LC形成貫通電極3tsv所必需之限制減少，故而可使邏輯晶片LC之設計上之自由度提高。
又，例如，如圖44所示，亦可將於再配線晶片RDC上形成控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路MM之動作之控制電路CU1的技術、與上述實施形態2中所說明之半導體裝置1c組合而使用。
又，例如，於上述實施形態1及上述實施形態2中，對將邏輯晶片LC、再配線晶片RDC及複數個記憶體晶片MC1、MC2、MC3、MC4分別搭載於配線基板2之上表面2a側之實施態樣進行了說明。然而作為變形例，如圖45所示之半導體裝置1e般，可將邏輯晶片LC搭 載於配線基板2之安裝面即下表面2b側。圖45係作為相對於圖41之變形例之半導體裝置之剖面圖。圖45所示之半導體裝置1e中，將邏輯晶片LC搭載於配線基板2之安裝面即下表面2b側，該點與圖41所示之半導體裝置1c不同。換言之，半導體裝置1e中，於邏輯晶片LC與再配線晶片RDC之間配置有配線基板。
進而換言之，半導體裝置1e之配線基板2中，於下表面2b包含用以搭載邏輯晶片LC之晶片搭載區域，於上表面2a包含用以搭載再配線晶片RDC之晶片搭載區域。又，邏輯晶片LC及再配線晶片RDC係分別藉由面朝下安裝方式(倒裝晶片連接方式)而搭載於配線基板2上。即，將再配線晶片RDC以使正面3a與配線基板2之上表面2a對向之方式而搭載於配線基板2上。又，將邏輯晶片LC以使正面3a與配線基板2之下表面2b對向之方式而搭載於配線基板2上。
又，於圖45所示之例中，將邏輯晶片LC與再配線晶片RDC配置於在厚度方向重疊之位置。藉此，可縮短電性連接邏輯晶片LC與再配線晶片RDC之傳送路徑之距離。又，將邏輯晶片LC配置於配線基板2之下表面2b之中央部，將作為半導體晶片1e之外部端子之複數個焊盤2g(焊錫球5)配置於邏輯晶片LC之周圍。該情形時，可縮短半導體晶片之外部介面電路(例如圖44所示之外部介面電路GIF)與外部端子之距離。
但是，如半導體裝置1e般於配線基板2之上下表面分別搭載有半導體晶片3之情形時，配線基板2內之配線2d之引繞佈局會複雜化，故而存在配線層數增加之傾向。又，存在因於配線基板2之安裝面側設置有晶片搭載區域，而使外部端子之配置空間不足之情形，易使安裝面積大型化。因此，自減少配線層數之觀點、或自減小安裝面積之觀點而言，較佳為如圖4所示之半導體裝置1或圖41所示之半導體裝置1c般，於晶片搭載面即上表面2a側，搭載邏輯晶片LC及再配線晶片 RDC。
1‧‧‧半導體裝置
2‧‧‧配線基板
2a‧‧‧上表面(面、主面、晶片搭載面)
2b‧‧‧下表面(面、主面、安裝面)
2d‧‧‧配線
2f‧‧‧接合引線(端子、晶片搭載面側端子、電極)
2g‧‧‧焊盤
3‧‧‧半導體晶片
3a‧‧‧正面(主面、上表面)
3ap‧‧‧正面電極(電極、焊墊)
3b‧‧‧背面(主面、下表面)
3bp‧‧‧背面電極(電極、焊墊)
3tsv‧‧‧貫通電極
7‧‧‧接合材(導電性構件、凸塊電極、突起電極)
LC‧‧‧邏輯晶片(半導體晶片)
MC1‧‧‧記憶體晶片(半導體晶片)
RDC‧‧‧再配線晶片(介面晶片)
RDL‧‧‧引出配線(再配線)

Claims (20)

  1. 一種半導體裝置，其包含：配線基板，其具有第1面、及與上述第1面為相反側之第2面；第1半導體晶片，其具有：第1正面；複數個第1正面電極，其形成於上述第1正面；第1背面，其位於上述第1正面之相反側；及複數個第1背面電極，其形成於上述第1背面，且分別與上述複數個第1正面電極電性連接，且形成於俯視時分別與上述複數個第1正面電極重疊之位置；且以使上述第1正面與上述配線基板之上述第1面對向之方式搭載於上述配線基板之上述第1面；第2半導體晶片，其搭載於上述第1半導體晶片之上述第1背面上，且具有：第2正面；複數個第2正面電極，其形成於上述第2正面，且分別與上述複數個第1背面電極電性連接；第2背面，其位於上述第2正面之相反側；複數個第2背面電極，其形成於上述第2背面，且分別與上述複數個第2正面電極電性連接；複數個貫通電極，其自上述第2正面及上述第2背面中之一面向另一面貫通；及複數個引出配線，其形成於上述第2正面或上述第2背面，且將上述複數個貫通電極與上述複數個第2正面電極或上述複數個第2背面電極電性連接；第3半導體晶片，其具有：第3正面；複數個第3正面電極，其形成於上述第3正面，且分別與上述複數個第2背面電極電性連接；及第3背面，其位於上述第3正面之相反側；且以使上述第3正面與上述第2半導體晶片對向之方式搭載於上述第2半導體晶片上；及複數個外部端子，其形成於上述配線基板之上述第2面；且上述第3半導體晶片之平面尺寸大於上述第1半導體晶片之平 面尺寸。
  2. 如請求項1之半導體裝置，其中於上述第3半導體晶片形成有第1電路，且於上述第1半導體晶片，形成有控制上述第1電路之驅動之第1控制電路。
  3. 如請求項2之半導體裝置，其中上述第3半導體晶片之上述複數個第3正面電極係配置於上述第3正面之中央部。
  4. 如請求項3之半導體裝置，其中上述第2半導體晶片之上述複數個第2背面電極係配置於與上述第3半導體晶片之上述複數個第3正面電極於厚度方向重疊之位置，且經由接合材而與上述複數個第3正面電極電性連接，上述第1半導體晶片之上述複數個第1背面電極係配置於與上述第2半導體晶片之上述複數個正面電極於厚度方向重疊之位置。
  5. 如請求項1之半導體裝置，其中上述第2半導體晶片之平面尺寸大於上述第1半導體晶片之平面尺寸。
  6. 如請求項5之半導體裝置，其中於俯視時，上述第2半導體晶片之側面係位於上述第1半導體晶片之側面與上述第3半導體晶片之側面之間。
  7. 如請求項2之半導體裝置，其中於上述第3半導體晶片，形成有供給驅動上述第1電路之電源之電源電路，上述複數個第2正面電極中之對上述電源電路供給電源之電源用正面電極、與上述複數個第2背面電極中之對上述電源電路供給電源之電源用背面電極係配置於在厚度方向重疊之位置。
  8. 如請求項2之半導體裝置，其中於上述第2半導體晶片，形成有控制上述第1電路之驅動之第2控制電路， 上述第2半導體晶片之上述複數個第2正面電極之數量少於上述複數個第2背面電極之數量。
  9. 如請求項2之半導體裝置，其中於上述第2半導體晶片，形成有使通訊頻率增加之第2控制電路，且上述第2半導體晶片之上述複數個第2正面電極之數量少於上述複數個第2背面電極之數量。
  10. 如請求項1之半導體裝置，其中於上述第3半導體晶片形成有主記憶電路，且於上述第1半導體晶片形成有：第1控制電路，其控制上述主記憶電路之驅動；及運算處理電路，其對於與上述第3半導體晶片或外部機器之間輸入輸出之信號資料實施運算處理。
  11. 一種半導體裝置，其包含：配線基板，其具有第1面及與上述第1面為相反側之第2面，該第1面包含第1晶片搭載區域及鄰接於上述第1晶片搭載區域而設置之第2晶片搭載區域；第1半導體晶片，其具有：第1正面；複數個第1正面電極，其形成於上述第1正面；及第1背面，其位於上述第1正面之相反側；且以使上述第1正面與上述配線基板之上述第1面對向之方式搭載於上述配線基板之上述第1晶片搭載區域；第2半導體晶片，其具有：第2正面；複數個第2正面電極，其形成於上述第2正面，且分別與上述複數個第1正面電極電性連接；第2背面，其位於上述第2正面之相反側；及複數個第2背面電極，其形成於上述第2背面，且分別與上述複數個第2正面電極電性連接；且以使上述第2正面與上述配線基板之上述第1面對向之方式搭載於上述配線基板之上述第2晶片搭載區域；第3半導體晶片，其包含：第3正面；複數個第3正面電極，其 形成於上述第3正面，且分別與上述複數個第2背面電極電性連接；及第3背面，其位於上述第3正面之相反側；且以使上述第3正面與上述第2半導體晶片對向之方式搭載於上述第2半導體晶片；及複數個外部端子，其形成於上述配線基板之上述第2面；且上述第3半導體晶片之平面尺寸大於上述第1半導體晶片之平面尺寸及上述第2半導體晶片之平面尺寸，上述第1半導體晶片之上述第1背面之一部分係藉由上述第3半導體晶片而覆蓋。
  12. 如請求項11之半導體裝置，其中上述第2半導體晶片進而包含：複數個貫通電極，其自上述第2正面及上述第2背面中之一面向另一面貫通；及複數個引出配線，其形成於上述第2正面或上述第2背面，且將上述複數個貫通電極與上述複數個第2正面電極或上述複數個第2背面電極電性連接。
  13. 如請求項11之半導體裝置，其中於上述第3半導體晶片形成有第1電路，且於上述第1半導體晶片，形成有控制上述第1電路之驅動之第1控制電路。
  14. 如請求項11之半導體裝置，其中上述第3半導體晶片之上述複數個第3正面電極係配置於上述第3正面之中央部。
  15. 如請求項11之半導體裝置，其中上述第2半導體晶片進而包含自上述第2正面及上述第2背面中之一面向另一面貫通之複數個貫通電極，且於上述第1半導體晶片未形成自上述第1正面及上述第1背面中之一面向另一面貫通之複數個貫通電極。
  16. 如請求項11之半導體裝置，其中上述第2半導體晶片之平面尺寸 小於上述第1半導體晶片之平面尺寸。
  17. 一種半導體裝置，其包含：配線基板，其具有：第1面，其包含第1晶片搭載區域；及第2面，其與上述第1面為相反側，且包含第2晶片搭載區域；第1半導體晶片，其具有：第1正面；複數個第1正面電極，其形成於上述第1正面；及第1背面，其位於上述第1正面之相反側；且以使上述第1正面與上述配線基板之上述第1面對向之方式搭載於上述配線基板之上述第2晶片搭載區域；第2半導體晶片，其具有：第2正面；複數個第2正面電極，其形成於上述第2正面，且分別與上述複數個第1正面電極電性連接；第2背面，其位於上述第2正面之相反側；及複數個第2背面電極，其形成於上述第2背面，且分別與上述複數個第2正面電極電性連接；且以使上述第2正面與上述配線基板之上述第1面對向之方式搭載於上述配線基板之上述第1晶片搭載區域；第3半導體晶片，其具有：第3正面；複數個第3正面電極，其形成於上述第3正面，且分別與上述複數個第2背面電極電性連接；及第3背面，其位於上述第3正面之相反側；且以使上述第3正面與上述第2半導體晶片對向之方式搭載於上述第2半導體晶片上；及複數個外部端子，其形成於上述配線基板之上述第2面之上述第1半導體晶片之周圍。
  18. 如請求項17之半導體裝置，其中上述第1半導體晶片係配置於與上述第2半導體晶片於厚度方向重疊之位置。
  19. 如請求項17之半導體裝置，其中上述第2半導體晶片進而包含自上述第2正面及上述第2背面中之一面向另一面貫通之複數個貫通電極，且 於上述第1半導體晶片未形成自上述第1正面及上述第1背面中之一面向另一面貫通之複數個貫通電極。
  20. 如請求項17之半導體裝置，其中上述第2半導體晶片進而包含：複數個貫通電極，其自上述第2正面及上述第2背面中之一面向另一面貫通；及複數個引出配線，其形成於上述第2正面或上述第2背面，且將上述複數個貫通電極與上述複數個第2正面電極或上述複數個第2背面電極電性連接。
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