KR20150075386A - 반도체 장치의 제조 방법 - Google Patents

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KR20150075386A
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semiconductor chip
adhesive
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logic chip
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요시히로 오노
신지 와따나베
쯔요시 기다
겐따로 모리
겐지 사까따
유스께 야마다
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은, 반도체 장치의 신뢰성을 향상시키는 것을 과제로 한다. 본딩 지그(30)에 의해 반도체 칩(3)을 배선 기판(20)의 칩 탑재 영역(2p1) 위로 반송하고, 그대로 반도체 칩(3)과 배선 기판(20)을 전기적으로 접속한다. 반도체 칩(3)을 배선 기판(20)에 탑재하는 본딩 지그(30)는 로직 칩 LC를 흡착 유지하는 유지부(30HD), 반도체 칩(3)의 이면(3b)으로 밀어붙이는 가압부(30PR), 및 반도체 칩(3)의 이면(3b)의 주연부에 밀착하는 시일부(30SL)를 구비한다. 또한, 시일부(30SL) 중, 반도체 칩(3)의 이면(3b)과의 밀착면인 면(30b)은 수지로 형성되어 있다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치의 제조 기술 및 반도체 장치에 관한 것으로, 예를 들어, 반도체 칩의 전극 형성면과 배선 기판의 칩 탑재면이 대향하도록, 배선 기판에 반도체 칩이 탑재된 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허공개 제2007-67175호 공보(특허문헌 1)나 일본 특허공개 제2005-191053호 공보(특허문헌 2)에는, 반도체 칩의 전극 형성면과 배선 기판의 칩 탑재면이 대향하도록, 플립 칩 접속 방식에 의해, 배선 기판에 반도체 칩이 탑재되는 반도체 장치의 제조 방법이 기재되어 있다. 특허문헌 1 및 특허문헌 2에는, 배선 기판 위에, NCP(Non-Conductive Paste)를 개재하여 반도체 칩을 배치한 후, 칩 이면을 가압하여 반도체 칩을 패키지 기판에 접속하는 것이 기재되어 있다.
또한, 일본 등록 실용신안 제3067421호 공보(특허문헌 3)에는, 이방성 도전 필름이나 접착제 등이 배치된 기판 위에 칩(IC)을 본딩하는 본딩 툴이 기재되어 있다.
일본 특허공개 제2007-67175호 공보 일본 특허공개 제2005-191053호 공보 일본 등록 실용신안 제3067421호 공보
본원 발명자는, 반도체 칩의 전극 형성면과 배선 기판의 칩 탑재면을 대향시키는, 소위 플립 칩 접속 방식에 의해, 배선 기판에 반도체 칩을 탑재하는 반도체 장치에 대하여 검토를 행하였다.
플립 칩 접속 방식에서는, 반도체 칩의 탑재 시에, 반도체 칩의 전극 형성면에 형성된 복수의 범프 전극을 배선 기판의 칩 탑재면에 형성된 복수의 단자와 각각 전기적으로 접속한다.
또한, 플립 칩 접속 방식에서는, 범프 전극과 배선 기판의 단자가 전기적으로 접속된 부분을 밀봉하도록, 반도체 칩과 배선 기판의 사이에 수지(언더필 수지)가 배치된다.
플립 칩 접속 방식은, 반도체 칩과 배선 기판을 전기적으로 접속하는 경로에와이어가 개재되지 않으므로, 전류가 흐르는 경로를 짧게 할 수 있는 점에서 바람직하다. 또한, 플립 칩 접속 방식은, 도체 칩과 배선 기판을 전기적으로 접속하는 경로에 와이어가 개재되지 않으므로, 반도체 패키지의 두께를 얇게 할 수 있는 점에서 바람직하다.
그런데, 본원 발명자의 검토에 의하면, 플립 칩 접속 방식을 이용한 반도체 장치는, 반도체 장치의 신뢰성 관점에서 과제가 있다는 사실을 알게 되었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술(記述) 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의한 반도체 장치의 제조 방법은, 배선 기판의 제1 면 위에 제1 접착재를 개재하여 제1 반도체 칩을 탑재하는 공정을 포함한다. 상기 제1 반도체 칩을 탑재하는 공정은, 본딩 지그로 상기 제1 반도체 칩의 제1 이면을 흡착 유지하여, 상기 제1 반도체 칩을 상기 제1 접착재 위로 반송하는 공정을 포함한다. 또한, 상기 제1 반도체 칩을 탑재하는 공정은, 상기 본딩 지그를 상기 제1 반도체 칩의 상기 제1 이면측으로부터 밀어붙여서, 상기 배선 기판의 복수의 단자와 상기 제1 반도체 칩의 복수의 제1 표면 전극을 전기적으로 접속하는 공정을 포함한다. 또한, 상기 본딩 지그는, 상기 제1 반도체 칩을 흡착 유지하는 유지부, 상기 제1 반도체 칩의 상기 제1 이면으로 밀어붙이는 가압부, 및 상기 제1 반도체 칩의 상기 제1 이면의 주연부에 밀착하는 시일부를 구비한다. 또한, 상기 시일부 중, 상기 제1 반도체 칩의 상기 제1 이면과의 밀착면은 수지로 형성되어 있다.
상기 일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 일 실시 형태인 반도체 장치의 사시도이다.
도 2는, 도 1에 도시한 반도체 장치의 하면도이다.
도 3은, 도 1에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다.
도 4는, 도 1의 A-A선을 따른 단면도이다.
도 5는, 도 1 내지 도 4에 도시한 반도체 장치의 회로 구성예를 모식적으로 나타내는 설명도이다.
도 6은, 도 4에 도시한 A부의 확대 단면도이다.
도 7은, 도 4에 도시한 메모리 칩의 표면측을 나타내는 평면도이다.
도 8은, 도 7에 도시한 메모리 칩의 이면측의 일례를 나타내는 평면도이다.
도 9는, 도 4에 도시한 로직 칩의 표면측을 나타내는 평면도이다.
도 10은, 도 9에 도시한 로직 칩의 이면측의 일례를 나타내는 평면도이다.
도 11은, 도 1 내지 도 10을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다.
도 12는, 도 11에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도이다.
도 13은, 도 12에 도시한 디바이스 영역 1개만큼의 확대 평면도이다.
도 14는, 도 13의 A-A선을 따른 확대 단면도이다.
도 15는, 도 13의 반대측 면을 나타내는 확대 평면도이다.
도 16은, 도 13에 도시한 칩 탑재 영역에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 17은, 도 16의 A-A선을 따른 확대 단면도이다.
도 18은, 도 17에 도시한 배선 기판 위에 접착재를 배치한 상태를 모식적으로 나타내는 측면도이다.
도 19는, 도 18에 도시한 접착재를 롤러로 배선 기판을 향해 밀어붙이는 상태를 모식적으로 나타내는 측면도이다.
도 20은, 도 19에 도시한 공정의 전에, 접착재의 일부를 배선 기판을 향해 밀어붙인 상태를 나타내는 확대 평면도이다.
도 21은, 도 6에 도시한 관통 전극을 구비한 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다.
도 22는, 도 21에 이어지는 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다.
도 23은, 도 16에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다.
도 24는, 도 23의 A-A선을 따른 확대 단면도이다.
도 25는, 도 11에 도시한 제1 칩 탑재 공정에서, 배선 기판의 접착재의 상방에 로직 칩을 배치한 상태를 모식적으로 나타내는 설명도이다.
도 26은, 도 11에 도시한 제1 칩 탑재 공정에서, 로직 칩과 배선 기판을 전기적으로 접속한 상태를 모식적으로 나타내는 설명도이다.
도 27은, 도 26과는 다른 검토예로서, 본딩 지그와 로직 칩의 사이에 수지 필름을 개재시켜서 밀어붙이는 실시 형태를 모식적으로 나타내는 설명도이다.
도 28은, 도 25 및 도 26에 도시한 본딩 지그 중, 반도체 칩과 대향 배치되는 면의 평면도이다.
도 29는, 도 17에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 30은, 도 29의 A-A선을 따른 확대 단면도이다.
도 31은, 도 4에 도시한 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다.
도 32는, 도 31에 이어지는 메모리 칩의 적층체의 조립 공정의 개요를 모식적으로 나타내는 설명도이다.
도 33은, 도 29에 도시한 로직 칩의 이면 위에 적층체를 탑재한 상태를 나타내는 확대 평면도이다.
도 34는, 도 33의 A-A선을 따른 확대 단면도이다.
도 35는, 도 11에 도시한 제2 칩 탑재 공정에서, 로직 칩의 상방에 적층체를 배치한 상태를 모식적으로 나타내는 설명도이다.
도 36은, 도 11에 도시한 제2 칩 탑재 공정으로, 로직 칩과 적층체를 전기적으로 접속한 상태를 모식적으로 나타내는 설명도이다.
도 37은, 도 34에 도시한 배선 기판 위에 밀봉체를 형성하고, 적층된 복수의 반도체 칩을 밀봉한 상태를 나타내는 확대 단면도이다.
도 38은, 도 37에 도시한 밀봉체의 전체 구조를 나타내는 평면도이다.
도 39는, 도 37에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
도 40은, 도 39에 도시한 다수개 취득 배선 기판을 개편화한 상태를 나타내는 단면도이다.
도 41은, 도 25에 도시한 본딩 지그에 대한 변형예를 나타내는 단면도이다.
도 42는, 도 25에 도시한 본딩 지그에 대한 다른 변형예를 나타내는 단면도이다.
도 43은, 도 25에 도시한 본딩 지그에 대한 다른 변형예를 나타내는 단면도이다.
도 44는, 도 43에 도시한 본딩 지그 중, 반도체 칩과 대향 배치되는 면의 평면도이다.
도 45는, 도 43에 도시한 본딩 지그에 대한 변형예를 나타내는 단면도이다.
도 46은, 도 45에 도시한 본딩 지그에 대한 변형예를 나타내는 단면도이다.
도 47은, 도 25에 도시한 본딩 지그에 대한 다른 변형예를 나타내는 단면도이다.
도 48은, 도 47에 도시한 본딩 지그 중, 반도체 칩과 대향 배치되는 면의 평면도이다.
도 49는, 도 18에 대한 변형예를 나타내는 측면도이다.
도 50은, 도 49에 도시한 필름 반송 지그 중, 접착재와의 대향면측을 나타내는 평면도이다.
도 51은, 도 50의 A-A선을 따른 단면에 있어서, 필름 반송 지그의 돌출부에서 접착재 NCL1을 밀어붙인 상태를 모식적으로 나타내는 단면도이다.
도 52는, 도 3에 도시한 반도체 장치에 대한 변형예인 반도체 장치가 구비하는 칩 탑재면측의 평면도이다.
도 53은, 도 16에 대한 변형예인 배선 기판의 칩 탑재 영역에, 페이스트 형상의 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 54는, 도 53에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다.
도 55는, 제1 칩 탑재 공정에서, 도 53에 도시한 배선 기판에 배치된 접착재의 상방에 로직 칩을 배치한 상태를 모식적으로 나타내는 설명도이다.
도 56은, 도 55에 도시한 로직 칩과 배선 기판을 전기적으로 접속한 상태를 모식적으로 나타내는 설명도이다.
도 57은, 제1 칩 탑재 공정에 있어서, 도 53에 도시한 접착재가 넓어지는 방향을 화살표로 모식적으로 나타내는 설명도이다.
도 58은, 도 52에 도시한 반도체 장치에 대한 변형예인 반도체 장치가 구비하는 칩 탑재면측의 평면도이다.
도 59는, 도 58에 도시한 반도체 장치의 로직 칩을 탑재하는 영역의 경계 부분을 확대하여 나타내는 확대 평면도이다.
도 60은, 도 59의 A-A선을 따른 확대 단면도이다.
도 61은, 도 59에 대한 변형예인 반도체 장치의 로직 칩을 탑재하는 영역의 경계 부분을 확대하여 나타내는 확대 평면도이다.
도 62는, 도 52에 도시한 반도체 장치에 대한 변형예인 반도체 장치의 로직 칩을 탑재하는 영역의 경계 부분을 확대하여 나타내는 확대 평면도이다.
도 63은, 도 4에 대한 변형예인 반도체 장치의 단면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니라, 기재의 전후를 막론하고, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 전부의 변형예 등이다. 또한, 원칙으로서, 동일한 부분은 반복되는 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라 하여도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라 하여도, 순수한 실리콘으로 한정되는 것이 아니라, SiGe(실리콘·게르마늄) 합금이나 기타 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 함유하는 부재도 포함하는 것임은 물론이다. 또한, 금도금, Cu층, 니켈도금 등이라 하여도, 그렇지 않다는 취지를 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량으로 언급하였을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니어도, 공극이 아님을 명시하기 위해서, 혹은 영역의 경계를 명시하기 위해서, 해칭이나 도트 패턴을 넣는 경우가 있다.
또한, 본 출원에서는, 상면, 혹은 하면이라는 용어를 사용하는 경우가 있지만, 반도체 장치의 실장 형태에는, 다양한 형태가 존재하므로, 반도체 장치를 실장한 후, 예를 들어 상면이 하면보다도 하방에 배치되는 경우도 있다. 본원에서는, 반도체 칩의 소자 형성면측의 평면을 상면 또는 주면, 상면의 반대측 면을 하면 또는 이면으로서 기재한다.
(실시 형태 1)
본 실시 형태에서는, 플립 칩 실장 방식을 적용한 반도체 장치의 예로서, 복수의 반도체 칩이 적층된 반도체 장치를 예로 들어 설명한다. 상세하게는, 본 실시 형태에서 예시적으로 들어 설명하는 반도체 장치는, 연산 처리 회로가 형성된 반도체 칩 위에 메모리 회로가 형성된 복수의 반도체 칩을 적층하고, 하나의 패키지 내에 시스템이 형성된, 소위 SIP(System In Package)라 불리는 반도체 장치이다.
도 1은 본 실시 형태의 반도체 장치의 사시도, 도 2는, 도 1에 도시한 반도체 장치의 하면도이다. 또한, 도 3은, 도 1에 도시한 밀봉체를 제거한 상태에서 배선 기판 위의 반도체 장치의 내부 구조를 나타내는 투시 평면도이다. 또한, 도 4는 도 1의 A-A선을 따른 단면도이다. 또한, 도 1 내지 도 4에서는, 도면을 쉽게 보기 위해서, 단자수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(2g), 땜납 볼(5))의 수는, 도 1 내지 도 4에 도시한 형태로는 한정되지 않는다. 또한, 도 3에서는, 로직 칩 LC와 메모리 칩 MC4의 평면에서 보았을 때의 위치 관계나 평면 사이즈의 차이를 보기 쉽게 하기 위해서, 로직 칩 LC의 윤곽을 점선으로 나타내고 있다.
<반도체 장치>
도 4에 도시한 바와 같이, 배선 기판(2)은 복수의 반도체 칩(3)이 탑재된 상면(2a: 면, 칩 탑재면), 상면(2a)과는 반대측의 하면(2b: 면, 실장면), 및 상면(2a)과 하면(2b)의 사이에 배치된 측면(2c)을 갖고, 도 2 및 도 3에 도시한 바와 같이 평면에서 보았을 때 사각형의 외형 형상을 이룬다. 도 2 및 도 3에 도시한 예에서는, 배선 기판(2)의 평면 사이즈(평면에서 보았을 때의 치수, 상면(2a) 및 하면(2b)의 치수, 외형 사이즈)는, 예를 들어 한 변의 길이가 14㎜ 정도의 정사각형을 이룬다. 또한, 배선 기판(2)의 두께(높이), 즉, 도 4에 도시한 상면(2a)으로부터 하면(2b)까지의 거리는, 예를 들어 0.2㎜ 내지 0.5㎜ 정도이다.
배선 기판(2)은, 상면(2a) 측에 탑재된 반도체 칩(3)과 실장 기판(도시생략)을 전기적으로 접속하기 위한 인터포저로서, 상면(2a)측과 하면(2b)측을 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층)을 갖는다. 각 배선층에는, 복수의 배선(2d) 및 복수의 배선(2d) 간, 및 인접하는 배선층 간을 절연하는 절연층(2e)이 형성되어 있다. 여기서, 본 실시 형태의 배선 기판(2)은 3개의 절연층(2e)을 갖고 있으며, 한가운데의 절연층(2e)이 코어층(코어재)이지만, 코어가 되는 절연층(2e)을 갖지 않는, 소위 코어리스 기판을 사용하여도 된다. 또한, 배선(2d)에는, 절연층(2e)의 상면 또는 하면에 형성되는 배선(2d1), 및 절연층(2e)을 두께 방향으로 관통하도록 형성되어 있는 층간 도전로인 비아 배선(2d2)이 포함된다.
또한, 배선 기판(2)의 상면(2a)에는, 반도체 칩(3)과 전기적으로 접속되는 단자인, 복수의 본딩 리드(2f: 단자, 칩 탑재면측 단자, 전극)가 형성되어 있다.
한편, 배선 기판(2)의 하면(2b)에는, 실장 기판(도시생략)과 전기적으로 접속하기 위한 단자, 즉, 반도체 장치(1)의 외부 접속 단자인 복수의 땜납 볼(5)이 접합된, 복수의 랜드(2g)가 형성되어 있다. 복수의 본딩 리드(2f)와 복수의 랜드(2g)는 복수의 배선(2d)을 개재하여, 각각 전기적으로 접속되어 있다. 또한, 본딩 리드(2f)나 랜드(2g)에 접속되는 배선(2d)은, 본딩 리드(2f)나 랜드(2g)와 일체로 형성되므로, 도 4에서는, 본딩 리드(2f) 및 랜드(2g)를 배선(2d)의 일부로서 나타내고 있다.
또한, 배선 기판(2)의 상면(2a) 및 하면(2b)은 절연막(2h, 2k: 솔더 레지스트막)에 의해 덮여 있다. 배선 기판(2)의 상면(2a)에 형성된 배선(2d)은 절연막(2h)으로 덮여 있다. 절연막(2h)에는 개구부가 형성되고, 이 개구부에 있어서, 복수의 본딩 리드(2f)의 적어도 일부(반도체 칩(3)과의 접합부, 본딩 영역)가 절연막(2h)으로부터 노출되어 있다. 또한, 배선 기판(2)의 하면(2b)에 형성된 배선(2d)은 절연막(2k)으로 덮여 있다. 절연막(2k)에는 개구부가 형성되고, 이 개구부에 있어서, 복수의 랜드(2g)의 적어도 일부(땜납 볼(5)과의 접합부)가 절연막(2k)으로부터 노출되어 있다.
또한, 도 4에 도시한 바와 같이, 배선 기판(2)의 하면(2b)의 복수의 랜드(2g)에 접합되는 복수의 땜납 볼(5: 외부 단자, 전극, 외부 전극)은, 도 2에 도시한 바와 같이 행렬 형상(어레이 형상, 매트릭스 형상)으로 배치되어 있다. 또한, 도 2에서는 도시를 생략하였지만, 복수의 땜납 볼(5)이 접합되는 복수의 랜드(2g: 도 4 참조)도 행렬 형상(매트릭스 형상)으로 배치되어 있다. 이와 같이, 배선 기판(2)의 실장면측에, 복수의 외부 단자(땜납 볼(5), 랜드(2g))를 행렬 형상으로 배치하는 반도체 장치를, 에리어 어레이형 반도체 장치라 한다.
에리어 어레이형 반도체 장치(1)는, 배선 기판(2)의 실장면(하면(2b))측을, 외부 단자의 배치 스페이스로서 유효 활용할 수 있으므로, 외부 단자 수가 증대하여도 반도체 장치(1)의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자 수가 증대한 반도체 장치(1)를 공간 절약하여 실장할 수 있다.
또한, 반도체 장치(1)는, 배선 기판(2) 위에 탑재되는 반도체 칩(3)을 구비하고 있다. 도 4에 도시한 예에서는, 배선 기판(2)의 상면(2a) 위에 복수의 반도체 칩(3)이 적층되어 있다. 또한, 복수의 반도체 칩(3)의 각각은, 표면(3a: 주면, 상면), 표면(3a)과는 반대측의 이면(3b: 주면, 하면), 및 표면(3a)과 이면(3b)의 사이에 위치하는 측면(3c)을 갖고, 도 3에 도시한 바와 같이 평면에서 보았을 때 사각형의 외형 형상을 이룬다. 이와 같이, 복수의 반도체 칩(3)을 적층함으로써, 반도체 장치(1)를 고기능화시킨 경우라도, 실장 면적을 저감할 수 있다.
또한, 도 3 및 도 4에 도시한 예에서는, 최하단(배선 기판(2)에 가장 가까운 위치)에 탑재되는 반도체 칩(3)은, 연산 처리 회로 PU(도 5 참조)가 형성된 로직 칩(반도체 칩) LC이다. 한편, 로직 칩 LC의 상단에 탑재되는 반도체 칩(3)은 로직 칩 LC와의 사이에서 통신하는 데이터를 기억하는 주기억 회로(메모리 회로) MM(도 5 참조)이 형성된, 메모리 칩(반도체 칩) MC1, MC2, MC3, MC4이다. 또한, 로직 칩 LC에는, 상기한 연산 처리 회로 외에, 메모리 칩 MC1, MC2, MC3, MC4의 주기억 회로의 동작을 제어하는 제어 회로가 형성되어 있다. 반도체 장치(1)의 회로 구성예에 대해서는, 후술한다.
또한, 도 4에 도시한 바와 같이, 배선 기판(2) 위에 탑재되는 로직 칩 LC와 배선 기판(2)의 사이, 및 로직 칩 LC와 메모리 칩 MC1의 사이에는, 각각, 접착재 NCL(절연성 접착재)이 배치된다. 접착재 NCL은, 상단측의 반도체 칩(3)의 표면(3a)과 하단측의 반도체 칩(3)의 이면(3b)(또는, 배선 기판(2)의 상면(2a)) 사이의 공간을 막도록 배치된다.
상세하게는, 이 접착재 NCL은, 배선 기판(2) 위에 로직 칩 LC를 접착 고정하는 접착재(절연성 접착재) NCL1, 및 로직 칩 위에 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 접착 고정하는 접착재(절연성 접착재) NCL2를 포함한다. 또한, 접착재 NCL1, NCL2는, 각각 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어진다. 로직 칩 LC와 배선 기판(2)의 접합부, 및 로직 칩 LC와 적층체 MCS의 접합부에 접착재 NCL을 배치함으로써, 각 접합부에 설치되어 있는 복수의 전극 간을 전기적으로 절연하고, 또한 각 접합부를 보호할 수 있다.
또한, 도 4에 도시한 예에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 사이에는, 밀봉체(4)와는 다른 밀봉체(6: 칩 적층체용 밀봉체, 칩 적층체용 수지체)가 배치되고, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는 밀봉체(6)에 의해 밀봉되어 있다. 밀봉체(6)는 복수의 메모리 칩 MC1, MC2, MC3, MC4의 표면(3a) 및 이면(3b)에 밀착하도록 매립되고, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS는, 각 반도체 칩(3) 사이의 접합부 및 밀봉체(6)에 의해 일체화된다. 또한, 밀봉체(6)는 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어지고, 메모리 칩 MC1, MC2, MC3, MC4의 각 접합부에 밀봉체(6)를 배치함으로써, 각 접합부에 설치되어 있는 복수의 전극 간을 전기적으로 절연할 수 있다.
단, 도 4에 도시한 바와 같이 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS 중, 최하단(가장 로직 칩 LC에 가까운 위치)에 탑재되는 메모리 칩 MC1의 표면(3a)은 밀봉체(6)로부터 노출되어 있다. 또한, 도 3 및 도 4에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS 중, 최상단에 배치되는 메모리 칩 MC4의 이면(3b)은 밀봉체(6)로부터 노출되어 있다.
또한, 반도체 장치(1)는, 복수의 반도체 칩(3)을 밀봉하는 밀봉체(4)를 구비한다. 밀봉체(4)는, 상면(4a: 면, 표면), 상면(4a)과는 반대측에 위치하는 하면(4b: 면, 이면, 실장면)(도 4 참조), 및 상면(4a)과 하면(4b)의 사이에 위치하는 측면(4c)을 갖고, 평면에서 보았을 때 사각형의 외형 형상을 이룬다. 도 1에 도시한 예에서는, 밀봉체(4)의 평면 사이즈(상면(4a)측으로부터 평면에서 보았을 때의 치수, 상면(4a)의 외형 사이즈)는 배선 기판(2)의 평면 사이즈와 동일하며, 밀봉체(4)의 측면(4c)은 배선 기판(2)의 측면(2c)과 이어져 있다. 또한, 도 1에 도시한 예에서는, 밀봉체(4)의 평면 치수(평면에서 보았을 때의 치수)는, 예를 들어 한 변의 길이가 14㎜ 정도의 정사각형을 이룬다.
밀봉체(4)는, 복수의 반도체 칩(3)을 보호하는 수지체로서, 복수의 반도체 칩(3) 간, 및 반도체 칩(3)과 배선 기판(2)에 밀착시켜 밀봉체(4)를 형성함으로써, 얇은 반도체 칩(3)의 손상을 억제할 수 있다. 또한, 밀봉체(4)는, 보호 부재로서의 기능을 향상시키는 관점에서 예를 들어 이하와 같은 재료로 구성된다. 밀봉체(4)에는, 복수의 반도체 칩(3) 간 및 반도체 칩(3) 및 배선 기판(2)에 밀착시키기 쉽고, 또한, 밀봉 후에는, 어느 정도의 경도가 요구되므로, 예를 들어 에폭시계 수지 등의 열경화성 수지가 포함되는 것이 바람직하다. 또한, 경화 후의 밀봉체(4)의 기능을 향상시키기 위해서, 예를 들어, 실리카(이산화규소; SiO2) 입자 등의 필러 입자가 수지 재료 중에 혼합되어 있는 것이 바람직하다. 예를 들어, 밀봉체(4)를 형성한 후의 열 변형에 의한 반도체 칩(3)의 손상을 억제하는 관점에서는, 필러 입자의 혼합 비율을 조정하여, 반도체 칩(3)과 밀봉체(4)의 선 팽창 계수를 근접시키는 것이 바람직하다.
<반도체 장치의 회로 구성>
다음으로, 반도체 장치(1)의 회로 구성예에 대하여 설명한다. 도 5에 도시한 바와 같이, 로직 칩 LC에는, 상기한 연산 처리 회로 PU 외에, 메모리 칩 MC1, MC2, MC3, MC4의 주기억 회로 MM의 동작을 제어하는 제어 회로 CU가 형성되어 있다. 또한, 로직 칩 LC에는, 예를 들어 1차적으로 데이터를 기억하는 캐시 메모리 등, 상기한 주기억 회로 MM보다도 기억 용량이 작은 보조 메모리 회로(메모리 회로) SM이 형성되어 있다. 도 5에서는, 일례로서 연산 처리 회로 PU, 제어 회로 CU, 보조 메모리 회로 SM을 총칭하여, 코어 회로(주 회로) CR1로서 나타내고 있다. 단, 코어 회로 CR1에 포함되는 회로는, 상기 이외의 회로가 포함되어 있어도 된다.
또한, 로직 칩 LC에는, 외부 기기(도시생략) 사이에서 신호의 입출력을 행하는 외부 인터페이스 회로(외부 입출력 회로) GIF가 형성되어 있다. 외부 인터페이스 회로 GIF에는, 로직 칩 LC와 외부 기기(도시생략)의 사이에서 신호를 전송하는 신호선 SG가 접속된다. 또한, 외부 인터페이스 회로 GIF는, 코어 회로 CR1과도 전기적으로 접속되고, 코어 회로 CR1은, 외부 인터페이스 회로 GIF를 개재하여 외부 기기와 신호를 전송할 수 있다.
또한, 로직 칩 LC에는, 내부 기기(예를 들어, 메모리 칩 MC1, MC2, MC3, MC4)와의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로(내부 입출력 회로) NIF가 형성되어 있다. 내부 인터페이스 회로 NIF에는, 데이터 신호를 전송하는 데이터선(신호선) DS, 어드레스 신호를 전송하는 어드레스선(신호선) AS, 및 그 밖의 신호를 전송하는 신호선 OS가 접속되어 있다. 이들의, 데이터선 DS, 어드레스선 AS, 및 신호선 OS는, 각각 메모리 칩 MC1, MC2, MC3, MC4의 내부 인터페이스 회로 NIF에 접속되어 있다. 도 5에서는, 외부 인터페이스 회로 GIF나 내부 인터페이스 회로 NIF 등, 로직 칩 LC 이외의 전자 부품 사이에서 신호의 입출력을 행하는 회로를, 입출력 회로 NS1로서 나타내고 있다.
또한, 로직 칩 LC에는, 코어 회로 CR1이나 입출력 회로 NS1을 구동하기 위한 전위를 공급하는 전원 회로 DR을 구비하고 있다. 전원 회로 DR에는, 로직 칩 LC의 입출력 회로 NS1을 구동하는 전압을 공급하는, 전원 회로(입출력용 전원 회로) DR1과, 로직 칩 LC의 코어 회로 CR1을 구동하는 전압을 공급하는, 전원 회로(코어용 전원 회로) DR2가 포함된다. 전원 회로 DR에는, 예를 들어 서로 다른 복수의 전위(제1 전원 전위와 제2 전원 전위)가 공급되고, 그 전위차에 의해 코어 회로 CR1이나 입출력 회로 NS1에 인가되는 전압이 규정된다.
로직 칩 LC와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 칩(3)에 집약하여 형성된 것을, SoC(System on a Chip)라 한다. 그런데, 로직 칩 LC에 도 5에 도시한 주기억 회로 MM을 형성하면, 로직 칩 LC, 1장으로 시스템을 구성할 수 있다. 그러나, 동작시키는 장치나 시스템에 따라 필요한 주기억 회로 MM(도 5 참조)의 용량은 상이하다. 따라서, 로직 칩 LC와는 다른 반도체 칩(3)에 주기억 회로 MM을 형성함으로써, 로직 칩 LC의 범용성을 향상시킬 수 있다.
또한, 요구되는 주기억 회로 MM의 기억 용량에 따라 여러 장의 메모리 칩 MC1, MC2, MC3, MC4를 접속함으로써, 시스템이 구비하는 메모리 회로의 용량의 설계상의 자유도가 향상된다. 도 5에 도시한 예에서는, 메모리 칩 MC1, MC2, MC3, MC4에는, 각각 주기억 회로 MM이 형성되어 있다. 도 5로는 주기억 회로 MM을 메모리 칩 MC1, MC2, MC3, MC4의 코어 회로(주 회로) CR2로서 나타내고 있다. 단, 코어 회로 CR2에 포함되는 회로는, 주기억 회로 MM 이외의 회로가 포함되어 있어도 된다.
또한, 메모리 칩 MC1, MC2, MC3, MC4에는, 각각 내부 기기(예를 들어, 로직 칩 LC)와의 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로(내부 입출력 회로) NIF가 형성되어 있다. 도 5에서는, 각 메모리 칩 MC1, MC2, MC3, MC4 이외의 전자 부품 사이에서 신호의 입출력을 행하는 내부 인터페이스 회로 NIF를, 입출력 회로 NS2로서 나타내고 있다.
또한, 메모리 칩 MC1, MC2, MC3, MC4에는, 코어 회로 CR2나 입출력 회로 NS2를 구동하기 위한 전위를 공급하는 전원 회로(구동 회로) DR을 구비하고 있다. 전원 회로 DR에는, 메모리 칩 MC1, MC2, MC3, MC4의 입출력 회로 NS2를 구동하는 전압을 공급하는, 전원 회로(입출력용 전원 회로) DR3과, 메모리 칩 MC1, MC2, MC3, MC4의 코어 회로 CR2를 구동하는 전압을 공급하는, 전원 회로(코어용 전원 회로) DR4가 포함된다. 전원 회로 DR에는, 예를 들어 서로 다른 복수의 전위(예를 들어 제1 전원 전위와 제2 전원 전위)가 공급되고, 그 전위차에 의해 코어 회로 CR2나 입출력 회로 NS2에 인가되는 전압이 규정된다.
또한, 도 5에 도시한 예에서는, 로직 칩 LC의 전원 회로 DR1과, 메모리 칩 MC1, MC2, MC3, MC4의 전원 회로 DR3을 겸용화하고 있다. 다시 말하면, 로직 칩 LC의 입출력 회로 NS1과 메모리 칩 MC1, MC2, MC3, MC4의 입출력 회로 NS2는, 전원선 V2로부터 공급되는 동일한 전압이 인가되어 구동하도록 되어 있다. 이와 같이, 전원 회로 DR의 일부 또는 전부를 겸용화함으로써, 전원 회로에 전위(구동 전압)를 공급하는 전원선 V1, V2, V3의 수를 저감할 수 있다. 또한, 전원선 V1, V2, V3의 수를 저감하면, 로직 칩 LC에 형성되는 전극 수를 저감할 수 있다.
반도체 장치(1)와 같이, 어떤 장치나 시스템의 동작에 필요한 회로가 하나의 반도체 장치(1)에 집약하여 형성된 것을, SiP(System in Package)라 한다. 또한, 도 4에서는, 하나의 로직 칩 LC 위에 4개의 메모리 칩 MC1, MC2, MC3, MC4를 적층한 예를 나타내고 있지만, 상기와 같이, 반도체 칩(3)의 적층 수에는 다양한 변형예가 있다. 도시는 생략하였지만, 예를 들어, 최소한의 구성으로서는, 하나의 로직 칩 LC 위에 하나의 메모리 칩 MC1을 탑재하는 변형예에 적용할 수 있다.
또한, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 범용성을 향상시키는 관점에서는, 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 평면 사이즈(평면에서 보았을 때의 치수, 표면(3a) 및 이면(3b)의 치수, 외형 사이즈)는, 각 반도체 칩(3)의 기능을 달성 가능한 범위 내에서 최소화하는 것이 바람직하다. 로직 칩 LC는, 회로 소자의 집적도를 향상시킴으로써 평면 사이즈를 저감할 수 있다. 한편, 메모리 칩 MC1, MC2, MC3, MC4는, 평면 사이즈에 따라서, 주기억 회로 MM의 용량이나 전송 속도(예를 들어 데이타버스의 폭에 의한 데이터 전송량)가 변화하므로, 평면 사이즈의 소형화에는 한계가 있다.
이로 인해, 도 4에 도시한 예에서는, 메모리 칩 MC4의 평면 사이즈는, 로직 칩 LC의 평면 사이즈보다도 크다. 예를 들어, 메모리 칩 MC4의 평면 사이즈는, 한 변의 길이가 8㎜ 내지 10㎜ 정도의 사각형인 것에 비하여, 로직 칩 LC의 평면 사이즈는, 한 변의 길이가 5㎜ 내지 6㎜ 정도의 사각형이다. 또한, 도시는 생략하였지만, 도 4에 도시한 메모리 칩 MC1, MC2, MC3의 평면 사이즈는, 메모리 칩 MC4의 평면 사이즈와 동일하다.
또한, 상기한 바와 같이, 로직 칩 LC에는, 외부 기기(도시생략)와의 사이에서 신호의 입출력을 행하는 외부 인터페이스 회로 GIF가 형성되므로, 외부 기기와의 전송 거리를 단축하는 관점에서, 복수의 반도체 칩(3)의 적층 순은, 로직 칩 LC를 최하단, 즉, 배선 기판(2)에 가장 가까운 위치에 탑재하는 것이 바람직하다. 즉, 반도체 장치(1)와 같이 평면 사이즈가 작은 반도체 칩(3: 로직 칩 LC) 위에 평면 사이즈가 큰 반도체 칩(3: 메모리 칩 MC1, MC2, MC3, MC4)을 적층하는 구성이 바람직하다.
<반도체 칩의 구조예>
다음으로, 도 4에 도시한 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4의 상세 및 각 반도체 칩(3)의 전기적인 접속 방법에 대하여 설명한다. 도 6은 도 4에 도시한 A부의 확대 단면도이다. 또한, 도 7은, 도 4에 도시한 메모리 칩의 표면측을 나타내는 평면도, 도 8은, 도 7에 도시한 메모리 칩의 이면측의 일례를 나타내는 평면도이다. 또한, 도 9는, 도 4에 도시한 로직 칩의 표면측을 나타내는 평면도, 도 10은, 도 9에 도시한 로직 칩의 이면측의 일례를 나타내는 평면도이다. 또한, 도 6 내지 도 10에서는, 도면을 쉽게 보기 위해서, 전극 수를 적게 하여 나타내고 있지만, 전극(표면 전극(3ap), 이면 전극(3bp), 관통 전극(3tsv))의 수는, 도 6 내지 도 10에 도시한 형태로는 한정되지 않는다. 또한, 도 8에서는, 메모리 칩 MC1, MC2, MC3의 이면도를 나타내지만, 이면 전극(3bp)이 형성되지 않은 메모리 칩 MC4(도 4 참조)의 이면의 구조는, 도 3에 도시되어 있으므로, 도시를 생략한다.
본원 발명자는, SiP형 반도체 장치의 성능을 향상시키는 기술을 검토하고 있지만, 이 일환으로서, SiP에 탑재되는 복수의 반도체 칩 간의 신호 전송 속도를, 예를 들어 12Gbps(매초 12기가 비트) 이상으로 향상시키는 기술에 대하여 검토하였다. SiP에 탑재되는 복수의 반도체 칩 간의 전송 속도를 향상시키는 방법으로서, 내부 인터페이스의 데이타버스 폭을 크게 하여 1회에 전송하는 데이터량을 증가시키는 방법이 있다(이하, '버스 폭 확대화'라고 함). 또한, 다른 방법으로서, 단위시간당 전송 횟수를 증가시키는 방법이 있다(이하, '고 클럭화'라 함). 또한, 상기한 버스 폭 확대법과 클럭수 증가법을 조합하여 적용하는 방법이 있다. 도 1 내지 도 5를 이용하여 설명한 반도체 장치(1)는, 버스 폭 확대화와 고 클럭화를 조합하여 적용함으로써, 내부 인터페이스의 전송 속도를 12Gbps 이상으로 향상시킨 반도체 장치이다.
예를 들어 도 4에 도시한 메모리 칩 MC1, MC2, MC3, MC4는, 각각 512bit의 데이타버스의 폭을 갖는, 소위 와이드 I/O 메모리이다. 상세하게는, 메모리 칩 MC1, MC2, MC3, MC4는, 데이타버스의 폭이 128bit인 채널을, 각각 4개 구비하고 있으며, 이 4채널의 버스 폭을 합계하면, 512bit로 된다. 또한, 각 채널의 단위 시간당 전송 횟수는 고 클럭화되고, 예를 들어 각각 3Gbps 이상으로 되어 있다.
이와 같이, 고 클럭화와 버스 폭 확대화를 조합하여 적용하는 경우에는, 다수의 데이터선을 고속으로 동작시킬 필요가 있기 때문에, 노이즈의 영향을 저감시킨다는 관점에서, 데이터의 전송 거리를 단축할 필요가 있다. 따라서, 도 4에 도시한 바와 같이, 로직 칩 LC와 메모리 칩 MC1은, 로직 칩 LC와 메모리 칩 MC1의 사이에 배치되는 도전성 부재를 개재하여 전기적으로 접속되어 있다. 또한, 복수의 메모리 칩 MC1, MC2, MC3, MC4는, 각각, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 사이에 배치되는 도전성 부재를 개재하여 전기적으로 접속된다. 다시 말하면, 반도체 장치(1)에서는, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로에, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)가 포함되지 않는다. 또한, 반도체 장치(1)에서는, 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로에, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)가 포함되지 않는다.
본 실시 형태에서는 복수의 반도체 칩(3)끼리를 직접적으로 접속하는 방법으로서, 반도체 칩(3)을 두께 방향으로 관통하는 관통 전극(3tsv)을 형성하고, 이 관통 전극(3tsv)을 개재하여 적층된 반도체 칩(3)끼리를 접속하는 기술을 적용하고 있다. 상세하게는, 도 6에 도시한 바와 같이 로직 칩 LC는, 표면(3a)에 형성된 복수의 표면 전극(3ap: 전극, 패드, 표면측 패드), 및 이면(3b)에 형성된 복수의 이면 전극(3bp: 전극, 패드, 이면측 패드)을 갖고 있다. 또한, 로직 칩 LC는, 표면(3a) 및 이면(3b) 중 한쪽으로부터 다른 쪽을 향해 관통하도록 형성되고, 또한, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)을 갖고 있다.
반도체 칩(3)이 구비하는 각종 회로(반도체 소자 및 이에 접속되는 배선)는, 반도체 칩(3)의 표면(3a) 측에 형성된다. 상세하게는, 반도체 칩(3)은, 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판(도시는 생략)을 구비하고, 반도체 기판의 주면(소자 형성면)에, 예를 들어 트랜지스터 등의 복수의 반도체 소자(도시생략)가 형성된다. 반도체 기판의 주면 위(표면(3a) 측)에는, 복수의 배선과 복수의 배선 간을 절연하는 절연막을 구비하는 배선층(도시생략)이 적층된다. 배선층의 복수의 배선은 복수의 반도체 소자와 각각 전기적으로 접속되어, 회로를 구성한다. 반도체 칩(3)의 표면(3a: 도 4 참조)에 형성되는 복수의 표면 전극(3ap)은, 반도체 기판과 표면(3a)의 사이에 형성되어 있는 배선층을 개재하여 반도체 소자와 전기적으로 접속되고, 회로의 일부를 구성한다.
따라서, 도 6에 도시한 바와 같이, 반도체 칩(3)을 두께 방향으로 관통하는 관통 전극(3tsv)을 형성하고, 관통 전극(3tsv)을 개재하여 표면 전극(3ap)과 이면 전극(3bp)을 전기적으로 접속함으로써, 이면 전극(3bp)과 표면(3a) 측에 형성된 반도체 칩(3)의 회로를 전기적으로 접속할 수 있다. 즉, 도 6에 도시한 바와 같이, 메모리 칩 MC1의 표면 전극(3ap)과 로직 칩 LC의 이면 전극(3bp)을, 외부 단자(7: 돌기 전극, 도전성 부재, 범프 전극)를 개재하여 전기적으로 접속하면, 메모리 칩 MC1의 회로와 로직 칩 LC의 회로는 관통 전극(3tsv)을 개재하여 전기적으로 접속된다.
또한, 본 실시 형태에서는, 메모리 칩 MC1과 배선 기판(2)의 사이에 탑재되는 로직 칩 LC가, 복수의 관통 전극(3tsv)을 갖고 있다. 이로 인해, 메모리 칩 MC1과 로직 칩 LC를, 관통 전극(3tsv)을 개재하여 전기적으로 접속함으로써, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로로부터, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)를 배제할 수 있다. 이 결과, 로직 칩 LC와 메모리 칩 MC1 사이의 전송 경로 중의 임피던스 성분을 저감하고, 고 클럭화시킨 것에 의한 노이즈의 영향을 저감할 수 있다. 다시 말하면, 로직 칩 LC와 메모리 칩 MC1 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
또한, 도 6에 도시한 예에서는, 로직 칩 LC 위에는, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층되므로, 이 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이에서도, 신호 전송 속도를 향상시키는 것이 바람직하다. 따라서, 복수의 메모리 칩 MC1, MC2, MC3, MC4 중, 상하로 각각 반도체 칩(3)이 배치되는 메모리 칩 MC1, MC2, MC3은, 로직 칩 LC와 마찬가지로 복수의 관통 전극(3tsv)을 갖고 있다. 상세하게는, 메모리 칩 MC1, MC2, MC3의 각각은, 표면(3a)에 형성된 복수의 표면 전극(3ap: 전극, 패드), 및 이면(3b)에 형성된 복수의 이면 전극(3bp: 전극, 패드)을 갖고 있다. 또한, 메모리 칩 MC1, MC2, MC3의 각각은, 표면(3a) 및 이면(3b) 중 한쪽으로부터 다른 쪽을 향해 관통하도록 형성되고, 또한, 복수의 표면 전극(3ap)과 복수의 이면 전극(3bp)을 전기적으로 접속하는 복수의 관통 전극(3tsv)을 갖고 있다.
따라서, 상기한 로직 칩 LC의 경우와 마찬가지로, 메모리 칩 MC1, MC2, MC3, MC4 중, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 이면 전극(3bp)을, 외부 단자(7) 등의 도전성 부재를 개재하여 전기적으로 접속하면, 적층된 복수의 반도체 칩(3)의 회로는, 관통 전극(3tsv)을 개재하여 전기적으로 접속된다.
이로 인해, 각 반도체 칩(3) 사이를, 외부 단자(7)(도 6에 도시한 예에서는, 땜납재(7a)와 돌기 전극(7b))를 개재하여 접속함으로써, 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로로부터, 배선 기판(2)이나 와이어(본딩 와이어: 도시생략)를 배제할 수 있다. 이 결과, 적층된 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 전송 경로 중의 임피던스 성분을 저감하고, 고 클럭화시킨 것에 의한 노이즈의 영향을 저감할 수 있다. 다시 말하면, 복수의 메모리 칩 MC1, MC2, MC3, MC4 사이의 신호 전송 속도를 향상시킨 경우에도, 전송 신뢰성을 향상시킬 수 있다.
또한, 도 6에 도시한 예에서는, 최상단에 탑재되는 메모리 칩 MC4는, 메모리 칩 MC3과 접속되면 되므로, 복수의 표면 전극(3ap)은 형성되지만, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)은 형성되어 있지 않다. 이와 같이, 최상단에 탑재되는 메모리 칩 MC4는, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)을 구비하지 않은 구조를 채용함으로써, 메모리 칩 MC4의 제조 공정을 간략화할 수 있다. 단, 도시는 생략하였지만, 변형예로서는, 메모리 칩 MC4에 대해서도, 메모리 칩 MC1, MC2, MC3과 마찬가지로, 복수의 이면 전극(3bp) 및 복수의 관통 전극(3tsv)을 구비한 구조로 할 수도 있다. 이 경우, 적층되는 복수의 메모리 칩 MC1, MC2, MC3, MC4를 동일한 구조로 함으로써 제조 효율을 향상시킬 수 있다.
또한, 적층된 반도체 칩(3)의 사이에 배치되고, 상단측의 반도체 칩(3)의 표면 전극(3ap)과 하단측의 반도체 칩(3)의 이면 전극(3bp)을 전기적으로 접속하는 외부 단자(7)는, 도 6에 도시한 예에서는, 이하의 재료를 사용하고 있다. 즉, 로직 칩 LC와 배선 기판(2)을 전기적으로 접속하는 외부 단자(7)는 기둥 형상(예를 들어 원기둥형)으로 형성한 구리(Cu)를 주성분으로 하는 부재(돌기 전극(7b))의 선단에, 니켈(Ni)막, 땜납(예를 들어 SnAg)막(땜납재(7a))을 적층한 금속 부재이다. 로직 칩 LC와 배선 기판(2)의 전기적인 접속 부분에서는, 외부 단자(7)의 선단의 땜납막이 이면 전극(3bp)에 본딩 리드(2f)로 접합된다.
또한, 도 6에 도시한 예에서는, 복수의 반도체 칩(3)끼리를 전기적으로 접속하는 접합부에 설치된 외부 단자(7)도, 기둥 형상으로 형성한 구리를 주성분으로 하는 부재(돌기 전극(7b))의 선단에, 니켈(Ni)막, 땜납(예를 들어 SnAg)막(땜납재(7a))을 적층한 금속 부재이다. 적층되는 반도체 칩(3)끼리는, 외부 단자(7)의 선단의 땜납막이 이면 전극(3bp)에 접합됨으로써, 전기적으로 접속된다.
단, 외부 단자(7)를 구성하는 재료는, 전기적 특성상의 요구, 혹은 접합 강도상의 요구를 충족시키는 범위 내에서 다양한 변형예를 적용할 수 있다. 예를 들어, 메모리 칩 MC1, MC2, MC3, MC4의 각각을 전기적으로 접속하는 부분에서는, 도 6에 도시한 돌기 전극(7b)을 형성하지 않고, 땜납재(7a)를 표면 전극(3ap)과 이면 전극(3bp)에 접합하는 방식이어도 된다. 또한, 돌기 전극(7b)의 형상에도 다양한 변형예가 있다. 예를 들어, 와이어의 선단을 용융시켜서 볼부를 형성한 후, 그 볼부를 표면 전극(3ap)에 압착하는, 소위, 볼 본딩 기술에 의해 형성한 스터드 범프를, 돌기 전극(7b)으로서 사용할 수도 있다. 이 경우, 돌기 전극(7b)은, 예를 들어 금(Au)을 주성분으로 하는 금속 재료로 형성할 수 있다.
또한, 도 6에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3과 같이, 관통 전극(3tsv)을 구비하는 반도체 칩(3)은 두께, 즉, 표면(3a)과 이면(3b)의 이격 거리는 얇게(작게) 하는 것이 바람직하다. 반도체 칩(3)의 두께를 얇게 하면, 관통 전극(3tsv)의 전송 거리가 단축되므로, 임피던스 성분을 저감할 수 있는 점에서 바람직하다. 또한, 반도체 기판의 두께 방향으로 개구부(관통 구멍 및 관통하지 않는 구멍을 포함함)를 형성하는 경우, 구멍의 깊이가 깊어질수록 가공 정밀도가 저하된다. 다시 말하면, 반도체 칩(3)의 두께를 얇게 하면, 관통 전극(3tsv)을 형성하기 위한 개구부 가공 정밀도를 향상시킬 수 있다. 이로 인해, 복수의 관통 전극(3tsv)의 직경(반도체 칩(3)의 두께 방향에 대하여 직교 방향의 길이, 폭)을 정렬시킬 수 있으므로, 복수의 전송 경로의 임피던스 성분을 제어하기 쉬워진다.
도 6에 도시한 예에서는, 로직 칩 LC의 두께는, 로직 칩 LC 위에 배치되는 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS(도 4 참조)의 두께보다도 얇다. 예를 들어, 로직 칩 LC의 두께 및 메모리 칩 MC1, MC2, MC3, MC4의 각각의 두께는 50㎛ 정도이다. 이에 반하여, 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS(도 4 참조)의 두께는 260㎛ 정도이다.
상기한 바와 같이 반도체 칩(3)을 박형화하는 경우, 반도체 칩(3)을 노출시킨 상태에서는, 반도체 칩(3)이 손상될 우려가 있다. 본 실시 형태에 의하면, 도 4에 도시한 바와 같이, 복수의 반도체 칩(3)에 밀봉체(4)를 밀착시켜 밀봉한다. 이로 인해, 밀봉체(4)는 반도체 칩(3)의 보호 부재로서 기능하고, 반도체 칩(3)의 손상을 억제할 수 있다. 즉, 본 실시 형태에 의하면, 복수의 반도체 칩(3)을 수지로 밀봉함으로써, 반도체 장치(1)의 신뢰성(내구성)을 향상시킬 수 있다.
또한, 관통 전극(3tsv)을 구비하는 반도체 칩(3)을 적층하는 반도체 장치(1)의 경우, 전송 거리 단축의 관점에서, 반도체 칩(3)과 배선 기판(2)의 간격도 좁게 하는 것이 바람직하다. 예를 들어, 도 6에 도시한 예에서는, 로직 칩 LC의 표면(3a)과 배선 기판(2)의 상면(2a)의 간격은 예를 들어 10㎛ 내지 20㎛ 정도이다. 또한, 메모리 칩 MC1의 표면(3a)과 배선 기판(2)의 상면(2a)의 간격은, 예를 들어 70㎛ 내지 100㎛ 정도이다. 이와 같이, 관통 전극(3tsv)을 구비하는 반도체 칩(3)을 적층하는 반도체 장치(1)에서는, 반도체 칩(3)의 두께 및 이격 거리를 작게 함으로써, 전송 거리의 단축을 도모하는 것이 바람직하다.
또한, 본 실시 형태에서는, 표면 전극(3ap) 및 이면 전극(3bp)의 평면으로 볼 때의 레이아웃에 있어서, 메모리 칩 MC1, MC2, MC3, MC4와 로직 칩 LC 사이의 전송 거리를 단축하는 것이 가능한 구성을 적용하고 있다.
도 7에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4가 구비하는 복수의 표면 전극(3ap)은, 표면(3a)에 있어서 중앙부에 집약하여 배치되어 있다. 또한, 도 8에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3이 구비하는 복수의 이면 전극(3bp)은, 이면(3b)에 있어서 중앙부에 집약하여 배치되어 있다. 또한, 도 6에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 복수의 표면 전극(3ap)과 메모리 칩 MC1, MC2, MC3의 복수의 이면 전극(3bp)은, 각각이 두께 방향으로 겹치는 위치에 배치되어 있다.
또한, 도 9에 도시한 바와 같이, 로직 칩 LC가 구비하는 복수의 표면 전극(3ap) 중 일부(복수의 표면 전극(3ap1))는, 표면(3a)에 있어서 중앙부에 집약하여 배치되어 있다. 또한, 로직 칩 LC가 구비하는 복수의 표면 전극(3ap) 중 일부(복수의 표면 전극(3ap2))는, 표면(3a)의 주연부에 표면(3a)의 변(측면(3c))을 따라서 배치되어 있다. 도 9에 도시한 복수의 표면 전극(3ap) 중, 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)은, 도 6에 도시한 관통 전극(3tsv)을 개재하여 이면 전극(3bp)과 전기적으로 접속되어 있다. 즉 복수의 표면 전극(3ap1)은, 내부 인터페이스용 전극이다. 한편, 도 9에 도시한 복수의 표면 전극(3ap) 중, 표면(3a)의 주연부에 배치되는 복수의 표면 전극(3ap2)은, 도 4에 도시한 배선 기판(2)을 개재하여 외부 기기(도시생략)와 전기적으로 접속되어 있다. 상세하게는, 표면 전극(3ap2)은, 외부 단자(7)를 개재하여 본딩 리드(2f: 도 4 참조)와 전기적으로 접합되어 있다. 즉 복수의 표면 전극(3ap2)은, 외부 인터페이스용 전극이다.
복수의 반도체 칩(3) 사이의 전송 거리를 짧게 하는 관점에서는, 도 6에 도시한 바와 같이 내부 인터페이스용 표면 전극(3ap)과 이면 전극(3bp)을 두께 방향으로 겹치는 위치에 배치하여 외부 단자(7)를 개재하여 접속하는 방식이 특히 바람직하다.
또한, 상기한 바와 같이, 로직 칩 LC의 평면 사이즈는, 메모리 칩 MC1, MC2, MC3, MC4의 평면 사이즈보다도 작다. 또한, 도 3에 도시한 바와 같이 반도체 장치(1)에서는, 평면에서 보았을 때, 로직 칩 LC의 이면(3b)의 중앙부(중앙 영역)가 메모리 칩 MC4의 중앙부(중앙 영역)와 겹치도록 배치되어 있다. 즉, 평면에서 보았을 때, 메모리 칩 MC4의 4개의 측면(3c)은, 로직 칩 LC의 4개의 측면(3c)보다도 외측으로 배치된다. 다시 말하면, 복수의 반도체 칩(3)은, 메모리 칩 MC4의 4개의 측면(3c)이 로직 칩 LC의 4개의 측면(3c)과 배선 기판(2)의 4개의 측면(2c)의 사이에 위치하도록, 배선 기판(2) 위에 적층하여 탑재된다. 또한, 도 4에 도시한 메모리 칩 MC1, MC2, MC3은 평면에서 보았을 때, 메모리 칩 MC4와 겹치는 위치(동일 위치)에 배치된다.
이로 인해, 평면에서 보았을 때, 메모리 칩 MC1, MC2, MC3, MC4의 주연부(표면(3a) 및 이면(3b)의 주연부)는, 로직 칩 LC의 외측의 주변 영역과 겹치는 위치에 배치된다. 다시 말하면, 메모리 칩 MC1, MC2, MC3, MC4의 주연부와 배선 기판(2)의 사이에는, 로직 칩 LC가 존재하지 않는다(예를 들어 도 4를 참조).
따라서, 도 6에 도시한 각 반도체 칩(3)의, 내부 인터페이스용 표면 전극(3ap)과 이면 전극(3bp)을 두께 방향으로 겹치는 위치에 배치하기 위해서는, 적어도 내부 인터페이스용 표면 전극(3ap)과 이면 전극(3bp)은, 로직 칩 LC와 두께 방향으로 겹치는 위치에 배치하는 것이 바람직하다. 또한, 로직 칩 LC의 주연부에는, 도 9에 도시한 바와 같이, 외부 인터페이스용 복수의 표면 전극(3ap2)이 배치된다. 따라서, 로직 칩 LC의 표면(3a)에 있어서, 내부 인터페이스용 복수의 표면 전극(3ap1)은, 표면(3a)의 중앙부에 집약하여 배치하는 것이 바람직하다.
또한, 도 7에 도시한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 표면(3a) 측(상세하게는, 반도체 기판의 주면 위)에는, 복수의 메모리 영역(메모리 회로 소자 배열 영역) MR이 형성되어 있다. 도 7에 도시한 예에서는, 상기한 4채널에 대응한 4개의 메모리 영역 MR이 형성되어 있다. 각 메모리 영역 MR에는 복수의 메모리 셀(메모리 회로 소자)이 어레이 형상으로 배치되어 있다. 여기서, 도 7에 도시한 바와 같이, 복수의 표면 전극(3ap)을 표면(3a)의 중앙부에 집약하여 배치하면, 표면 전극군이 배치된 영역을 둘러싸도록, 4채널만큼의 메모리 영역 MR을 배치할 수 있다. 이 결과, 각 메모리 영역 MR로부터 표면 전극(3ap)까지의 거리를 균등화할 수 있다. 즉, 복수의 채널 각각의 전송 거리를 등장화할 수 있으므로, 채널마다의 전송 속도 오차를 저감할 수 있는 점에서 바람직하다.
그런데, 도 9에 도시한 로직 칩 LC의 표면(3a)의 중앙부에 집약되는 표면 전극(3ap1)을 내부 인터페이스 전용의 전극으로서 이용하는 경우에는, 표면 전극(3ap1)을 도 6에 도시한 배선 기판(2)과 전기적으로 접속하지 않아도 기능시킬 수 있다. 그러나, 도 6에 도시한 바와 같이, 표면 전극(3ap1)의 일부를 배선 기판(2)의 본딩 리드(2f)와 전기적으로 접속한 경우에는, 표면 전극(3ap1)의 일부를 외부 인터페이스용 전극으로서 이용할 수 있는 점에서 바람직하다.
예를 들어, 메모리 칩 MC1, MC2, MC3, MC4에는 도 5에 도시한 주기억 회로 MM을 구동시키기 위한 전원 회로 DR이 형성되지만, 이 전원 회로 DR에 전원 전위(제1 기준 전위)나 기준 전위(제1 기준 전위와 다른 제2 기준 전위, 예를 들어 접지 전위)를 공급하는 단자로서, 도 9에 도시한 표면 전극(3ap1)의 일부를 이용하는 것이 고려된다. 다시 말하면, 도 9에 도시한 예에서는, 로직 칩 LC의 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)에는, 제1 기준 전위(예를 들어 전원 전위)가 공급되는 제1 기준 전위 전극과, 제1 기준 전위와는 다른 제2 기준 전위(예를 들어 접지 전위)가 공급되는 제2 기준 전위 전극이 포함된다. 또한 다시 말하면, 도 9에 도시한 예에서는, 로직 칩 LC의 표면(3a)의 중앙부에 배치되는 복수의 표면 전극(3ap1)에는, 메모리 칩 MC1에 형성된 회로를 구동하는 전압을 공급하는 전원선 V2, V3(도 5 참조)이 포함된다.
신호 전송 속도를 향상시키는 경우, 순간적인 전압 강하 등에 의한 동작의 불안정화를 억제하는 관점에서, 전원의 공급원과 전원을 소비하는 회로 간의 전송 거리를 짧게 하는 것이 바람직하다. 따라서, 로직 칩 LC의 표면 전극(3ap1)의 일부를 배선 기판(2)과 전기적으로 접속하고, 제1 기준 전위(예를 들어 전원 전위)나 제2 기준 전위(예를 들어 접지 전위)를 공급하면, 전원을 소비하는 회로가 형성된 메모리 칩 MC1, MC2, MC3, MC4의 구동 회로까지의 거리를 단축할 수 있는 점에서 바람직하다. 또한, 제1 기준 전위(예를 들어 전원 전위)가 공급되는 제1 기준 전위 전극과, 제1 기준 전위와는 다른 제2 기준 전위(예를 들어 접지 전위)가 공급되는 제2 기준 전위 전극은, 도 6에 도시한 바와 같이 표면 전극(3ap)과 이면 전극(3bp)이 두께 방향으로 겹치도록 배치되고, 또한, 관통 전극(3tsv)을 개재하여 전기적으로 접속되어 있는 것이 바람직하다.
<반도체 장치의 제조 방법>
다음으로, 도 1 내지 도 10을 이용하여 설명한 반도체 장치(1)의 제조 공정에 대하여 설명한다. 반도체 장치(1)는, 도 11에 도시한 플로우를 따라 제조된다. 도 11은, 도 1 내지 도 10을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다. 각 공정의 상세에 대해서는, 도 12 내지 도 40을 이용하여, 이하에 설명한다.
<기판 준비 공정>
우선, 도 11에 도시한 기판 준비 공정에서는, 도 12 내지 도 17에 도시한 배선 기판(20)을 준비한다. 도 12는, 도 11에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도이다. 또한, 도 13은 도 12에 도시한 디바이스 영역 1개만큼의 확대 평면도이다. 또한, 도 14는, 도 13의 A-A선을 따른 확대 단면도이다. 또한, 도 15는, 도 13의 반대측 면을 나타내는 확대 평면도이다. 또한, 도 12 내지 도 15에서는, 도면을 쉽게 보기 위해서, 단자 수를 적게 하여 나타내고 있지만, 단자(본딩 리드(2f), 랜드(2g))의 수는, 도 12 내지 도 15에 도시한 형태로는 한정되지 않는다.
도 12에 도시한 바와 같이, 본 공정에서 준비하는 배선 기판(20)은 프레임부(20b: 외측 프레임)의 내측에 복수의 디바이스 영역(20a)을 구비하고 있다. 상세하게는, 복수(도 12에서는 27개)의 디바이스 영역(20a)이 행렬 형상으로 배치되어 있다. 복수의 디바이스 영역(20a)은, 각각이, 도 1 내지 도 4에 도시한 배선 기판(2)에 상당한다. 배선 기판(20)은, 복수의 디바이스 영역(20a)과, 각 디바이스 영역(20a)의 사이에 다이싱 라인(20c: 다이싱 영역)을 갖는, 소위 다수개 취득 기판이다. 이와 같이, 복수의 디바이스 영역(20a)을 구비하는 다수개 취득 기판을 사용함으로써 제조 효율을 향상시킬 수 있다.
또한, 도 13 및 도 14에 도시한 바와 같이 각 디바이스 영역(20a)에는, 도 4를 이용하여 설명한 배선 기판(2)의 구성 부재가 각각 형성되어 있다. 배선 기판(20)은 상면(2a), 상면(2a)의 반대측의 하면(2b), 및 상면(2a)측과 하면(2b)측을 전기적으로 접속하는 복수의 배선층(도 4에 도시한 예에서는 4층)을 갖는다. 각 배선층에는, 복수의 배선(2d) 및 복수의 배선(2d) 간, 및 인접하는 배선층 간을 절연하는 절연층(2e: 코어층)이 형성되어 있다. 또한, 배선(2d)에는, 절연층(2e)의 상면 또는 하면에 형성되는 배선(2d1), 및 절연층(2e)을 두께 방향으로 관통하도록 형성되어 있는 층간 도전로인 비아 배선(2d2)이 포함된다.
또한, 도 13에 도시한 바와 같이, 배선 기판(20)의 상면(2a)은, 도 11에 도시한 제1 칩 탑재 공정에 있어서, 도 9에 도시한 로직 칩 LC를 탑재하는 예정 영역인 칩 탑재 영역(2p1: 칩 탑재부)을 포함한다. 칩 탑재 영역(2p1)은 상면(2a)에 있어서, 디바이스 영역(20a)의 중앙부에 존재한다. 또한, 도 13에서는 칩 탑재 영역(2p1), 디바이스 영역(20a), 및 다이싱 라인(20c)의 위치를 나타내기 위해서, 칩 탑재 영역(2p1), 디바이스 영역(20a), 및 다이싱 라인(20c)의 윤곽을 이점쇄선으로 나타낸다. 그러나, 칩 탑재 영역(2p1)은, 상기와 같이 로직 칩 LC를 탑재하는 예정 영역이므로, 실제로 시인 가능한 경계선이 존재할 필요는 없다. 또한, 디바이스 영역(20a) 및 다이싱 라인(20c)에 대해서도, 실제로 시인 가능한 경계선이 존재할 필요는 없다.
또한, 배선 기판(20)의 상면(2a)은, 복수의 본딩 리드(2f: 단자, 칩 탑재면측 단자, 전극)가 형성되어 있다. 본딩 리드(2f)는, 도 11에 도시한 제1 칩 탑재 공정에 있어서, 도 9에 도시한 로직 칩 LC의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 전기적으로 접속되는 단자이다. 본 실시 형태에서는, 로직 칩 LC의 표면(3a)측을 배선 기판(20)의 상면(2a)과 대향시키는, 소위 페이스다운 실장 방식으로 로직 칩 LC를 탑재하므로, 복수의 본딩 리드(2f)의 접합부는, 칩 탑재 영역(2p1)의 내측에 형성된다.
또한, 배선 기판(20)의 상면(2a)은 절연막(2h: 솔더 레지스트막)에 의해 덮여 있다. 절연막(2h)에는 개구부(2hw)가 형성되고, 이 개구부(2hw)에 있어서, 복수의 본딩 리드(2f)의 적어도 일부(반도체 칩과의 접합부, 본딩 영역)가 절연막(2h)으로부터 노출되어 있다. 도 13에 도시한 예에서는, 본딩 리드군마다, 복수의 본딩 리드(2f)를 일괄적으로 노출시키는 개구부(2hw)가 형성되어 있다.
단, 개구부(2hw)의 형상은, 도 13에 도시한 형태 외에, 다양한 변형예가 있다. 예를 들어, 복수의 본딩 리드(2f)의 각각의 접속부를 선택적으로 노출시키는, 개구 면적이 작은 개구부(2hw)를 형성할 수 있다. 또한 예를 들어, 도 13에 도시한 복수의 개구부(2hw)를 연결하여, 복수의 본딩 리드군을 일괄적으로 노출시키는 개구부(2hw)를 형성할 수도 있다.
또한, 도 15에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에는 복수의 랜드(2g)가 형성되어 있다. 배선 기판(20)의 하면(2b)은 절연막(2k: 솔더 레지스트막)에 의해 덮여 있다. 절연막(2k)에는 개구부(2kw)가 형성되고, 이 개구부(2kw)에 있어서, 복수의 랜드(2g)의 적어도 일부(땜납 볼(5)과의 접합부)가 절연막(2k)으로부터 노출되어 있다.
또한, 도 14에 도시한 바와 같이, 복수의 본딩 리드(2f)와 복수의 랜드(2g)는 복수의 배선(2d)을 개재하여, 각각 전기적으로 접속되어 있다. 이들 복수의 배선(2d), 복수의 본딩 리드(2f) 및 복수의 랜드(2g) 등의 도체 패턴은, 예를 들어, 구리(Cu)를 주성분으로 하는 금속 재료로 형성된다. 또한, 복수의 본딩 리드(2f) 중, 개구부(2hw) 내에 배치되고, 절연막(2h)으로부터 노출되는 부분에는, 유기 절연층(OSP; Organic Solderability Preservative)이나 땜납막, 혹은 금(Au) 도금층을 형성하여도 된다. 본딩 리드(2f)의 일부(도 9에 도시한 외부 단자(7)를 접속하는 부분)에 유기 절연층(OSP)이나 땜납막, 또는 금(Au) 도금층을 형성해 둠으로써, 도 11에 도시한 제1 칩 탑재 공정에 있어서, 외부 단자(7)와 본딩 리드(2f)를 용이하게 접속할 수 있다.
도 14에 도시한 복수의 배선(2d), 복수의 본딩 리드(2f) 및 복수의 랜드(2g)는 예를 들어, 전해 도금법에 의해 형성할 수 있다. 또한, 복수의 본딩 리드(2f)의 일부에 형성되는 땜납막 혹은 금(Au) 도금층도, 예를 들어, 전해 도금법에 의해 형성할 수 있다. 또한, 도 14에 도시한 바와 같이, 4층 이상(도 14에서는 4층)의 배선층을 갖는 배선 기판(20)은 예를 들어, 코어재로 되는 절연층의 양면에 배선층을 순차 적층하는, 소위 빌드업 공법에 의해 형성할 수 있다.
<제1 접착재 배치 공정>
다음으로, 도 11에 도시한 제1 접착재 배치 공정에서는, 도 16 및 도 17에 도시한 바와 같이, 배선 기판(20)의 상면(2a)의 칩 탑재 영역(2p1) 위에 접착재 NCL1을 배치한다. 도 16은, 도 13에 도시한 칩 탑재 영역에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 17은 도 16의 A-A선을 따른 확대 단면도이다. 또한, 도 18은, 도 17에 도시한 배선 기판 위에 접착재를 배치한 상태를 모식적으로 나타내는 측면도이다. 또한, 도 19는, 도 18에 도시한 접착재를 롤러로 배선 기판을 향해 밀어붙이는 상태를 모식적으로 나타내는 측면도이다. 또한, 도 20은, 도 19에 도시한 공정의 전에, 접착재의 일부를 배선 기판을 향해 밀어붙인 상태를 나타내는 확대 평면도이다.
또한, 도 16에서는 칩 탑재 영역(2p1, 2p2), 디바이스 영역(20a), 및 다이싱 라인(20c)의 위치를 나타내기 위해서, 칩 탑재 영역(2p1, 2p2), 디바이스 영역(20a), 및 다이싱 라인(20c)의 윤곽을 각각 이점쇄선으로 나타낸다. 또한, 도 20에서는, 부분 HPZ, 칩 탑재 영역(2p1), 디바이스 영역(20a), 및 다이싱 라인(20c)의 윤곽을 각각 이점쇄선으로 나타낸다. 단, 칩 탑재 영역(2p1, 2p2)은, 각각, 로직 칩 LC 및 적층체 MCS를 탑재하는 예정 영역이므로, 실제로 시인 가능한 경계선이 존재할 필요는 없다. 또한, 디바이스 영역(20a) 및 다이싱 라인(20c)에 대해서도, 실제로 시인 가능한 경계선이 존재할 필요는 없다. 또한, 이하, 칩 탑재 영역(2p1, 2p2), 디바이스 영역(20a) 및 다이싱 라인(20c)을 평면도에서 도시한 경우에는, 마찬가지로 실제로 시인 가능한 경계선이 존재할 필요는 없다. 또한, 도 20은 평면도이지만, 부분 HPZ의 위치를 명시하기 위해서, 부분 HPZ에 해칭을 넣어 나타내고 있다.
일반적으로, 반도체 칩을 페이스다운 실장 방식(플립 칩 접속 방식)으로 배선 기판 위에 탑재하는 경우, 반도체 칩과 배선 기판을 전기적으로 접속한 후에 접속 부분을 수지로 밀봉하는 방식(후 주입 방식)이 행해진다. 이 경우, 반도체 칩과 배선 기판의 간극 근방에 배치한 노즐로부터 수지를 공급하고, 모세관 현상을 이용하여 수지를 간극에 매립한다.
한편, 본 실시 형태에서 설명하는 예에서는, 후술하는 제1 칩 탑재 공정에서 로직 칩 LC(도 9 참조)를 배선 기판(20) 위에 탑재하기 전에, 접착재 NCL1을 칩 탑재 영역(2p1)에 배치하고, 접착재 NCL1 위로부터 로직 칩 LC를 밀어붙여 배선 기판(20)과 전기적으로 접속하는 방식(선 도포 방식)에 의해, 로직 칩 LC를 탑재한다.
상기한 후 주입 방식의 경우, 모세관 현상을 이용하여 수지를 간극에 매립하므로, 하나의 디바이스 영역(20a)에 대한 처리 시간(수지를 주입하는 시간)이 길어진다. 한편, 상기한 선 도포 방식의 경우, 로직 칩 LC의 선단(예를 들어, 도 6에 도시한 돌기 전극(7b)의 선단에 형성된 땜납재(7a))과 본딩 리드(2f)의 접합부가 접촉한 시점에서, 이미 배선 기판(20)과 로직 칩 LC의 사이에는, 접착재 NCL1이 매립되어 있다. 따라서, 상기한 후 주입 방식과 비교하여, 하나의 디바이스 영역(20a)에 대한 처리 시간을 단축하고, 제조 효율을 향상시킬 수 있다는 점에서 바람직하다.
또한, 선 도포 방식에서 사용하는 접착재 NCL1은, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어진다. 또한, 접착재 NCL1은 에너지를 가함으로써 굳기(경도)가 단단해지는(높아지는) 수지 재료로 구성되고, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL1은 도 6에 도시한 외부 단자(7)보다도 부드럽고, 로직 칩 LC를 밀어붙임으로써 변형시킬 수 있다.
또한, 경화 전의 접착재 NCL1은, 핸들링 방법의 차이로부터, 이하의 2가지로 크게 구별된다. 하나는, NCP(Non-Conductive Paste)라 불리는 페이스트 형상의 수지(절연재 페이스트)로 이루어지며, 노즐(도시생략)로부터 칩 탑재 영역(2p1)에 도포하는 방식이 있다. 또 하나는, NCF(Non-Conductive Film)라 불리는, 미리 필름 형상으로 성형된 수지(절연재 필름)로 이루어지며, 필름 상태 그대로 칩 탑재 영역(2p1)으로 반송하고, 접착하는 방법이 있다. 절연재 페이스트(NCP)를 사용하는 경우, 절연재 필름(NCF)과 같이 접착하는 공정이 불필요하므로, 절연재 필름을 사용하는 경우보다도 반도체 칩 등에 가해지는 스트레스를 작게 할 수 있다. 한편, 절연재 필름(NCF)을 사용하는 경우, 절연재 페이스트(NCP)보다도 보형성이 높으므로, 접착재 NCL1을 배치하는 범위나 두께를 제어하기 쉽다.
도 16 및 도 17에 도시한 예에서는, 절연재 필름(NCF)인 접착재 NCL1을 칩 탑재 영역(2p1) 위에 배치하여, 배선 기판(20)의 상면(2a)과 밀착하도록 접착한 예를 나타내고 있다. 단, 도시는 생략하였지만, 변형예로서는, 절연재 페이스트(NCP)를 사용할 수도 있다.
본 실시 형태에서는, 도 18에 모식적으로 나타낸 바와 같이, 개편으로 분할된 접착재 NCL1을 필름 반송 지그 TP1로 흡착 유지한 상태에서 반송하고, 칩 탑재 영역(2p1) 위에 배치한다. 그리고, 접착재 NCL1의 한쪽 면을 배선 기판(20)의 상면(2a)에 밀착시켜서 접착한다. 이때, 배선 기판(20)의 칩 탑재 영역(2p1)에는, 예를 들어 도 13에 도시한 바와 같이, 다수의 본딩 리드(2f)가 형성되어 있다. 이로 인해, 접착재 NCL1과 배선 기판(20)의 사이에 기포('에어 트랩'이라고도 함)가 잔류하지 않도록 밀착시키는 것이 바람직하다.
따라서, 본 실시 형태에서는, 제1 접착재 배치 공정 중, 적어도 접착재 NCL1과 배선 기판(20)을 밀착시키는 공정은, 챔버 외부의 기압보다도 감압된, 감압 챔버(감압실, 진공 챔버) VC 내에서 행해진다. 예를 들어, 본 공정에서는, 감압 챔버 VC 내에 배치된 배선 기판(20) 위에 접착재 NCL1을 배치한 후, 감압 조건하에서 접착재 NCL1을 배선 기판(20)을 향해 밀어붙임으로써, 밀착시킨다. 접착재 NCL1을 밀어붙이는 방법에는 다양한 변형예가 있지만, 도 19에 도시한 예에서는, 가압 지그인 탄성재 RL을 사용하여, 접착재 NCL1을 배선 기판(20)을 향해 밀어붙인다. 도 19에서는, 가압 지그의 예로서 필름 형상의 탄성재 RL을 압축 공기 등의 기압을 이용하여 기판(20)의 전체로 밀어붙이는, 다이어프램 방식의 실시 형태를 나타내고 있다. 단, 가압 방법에는 다양한 변형예가 있다. 예를 들어, 롤러(도시생략)로 접착재 NCL을 밀어붙이는 방식을 이용하여도 된다.
또한, 도 17에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p1)에는, 본딩 리드(2f)를 포함하는 복수의 배선(2d)이 형성되어 있다. 또한, 칩 탑재 영역(2p1)에는, 절연막(2hw)의 개구부가 형성되어 있다. 이로 인해, 배선 기판(20)의 상면(2a)은, 배선(2d)이나 절연막(2hw)의 패턴을 따른 요철면으로 되어 있다. 이와 같이 요철면인 상면(2a)과 접착재 NCL1을 밀착시키는 경우, 도 19에 도시한 바와 같이 감압 조건하에서 밀착시켜도, 접착재 NCL1과 배선 기판(20) 사이의 요철 부분에 공기가 갇혀서, 기포로서 잔류하는 경우가 있다.
이로 인해, 기포의 잔류를 억제하기 위해서는, 도 19에 도시한 탄성재 RL을 밀어붙이기 전에 감압 챔버 VC 내를 감압하고, 이 감압 조건하에서 공기를 배출하는 것이 바람직하다. 예를 들어, 본 실시 형태에서는, 도 20에 도시한 바와 같이, 도 19에 도시한 탄성재 RL로 가압하기 전에, 개편화된 접착재 NCL1의 복수 개소를 국소적으로 가압한다. 예를 들어, 도 20에 도시한 예에서는, 평면에서 보았을 때, 복수의 접착재 NCL1의 각각 2개소(해칭을 넣어 나타내는 부분 HPZ)를 가압 지그(도시생략)로 가압하고 있다. 이에 의해, 미리 가압된 부분(도 20의 부분 HPZ)에서는, 미리 가압되어 있지 않은 부분보다도 배선 기판(20)과 접착재 NCL1의 밀착력이 상대적으로 커진다.
도 20에 예시한 바와 같이, 접착재 NCL1의 일부(부분 HPZ)를 배선 기판(20)에 미리 밀어붙여 두면, 도 19에 도시한 탄성재 RL로 밀어붙일 때까지의 공정에 의해, 접착재 NCL1의 위치 어긋남을 방지할 수 있다. 한편, 부분 HPZ 이외의 부분은, 부분 HPZ와 비교하여 배선 기판(20)과 접착재 NCL1의 밀착력이 작다. 도 19에 도시한 탄성재 RL을 밀어붙이기 전에 감압 챔버 VC 내를 감압하면, 이 밀착력이 작은 영역에 형성되는 배출 경로를 통하여 접착재 NCL1과 배선 기판(20) 사이의 공기를 배출할 수 있다. 또한, 공기의 배출에 이어서 탄성재 RL에 의해 접착재 NCL1을 밀어붙임으로써, 접착재 NCL1과 배선 기판(20)을 밀착시킨 후에 기포가 잔류하는 것을 억제할 수 있다.
<제1 칩 준비 공정>
또한, 도 11에 도시한 제1 칩 준비 공정에서는, 도 9 및 도 10에 도시한 로직 칩 LC를 준비한다. 도 21은, 도 6에 도시한 관통 전극을 구비한 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 22는 도 21에 이어지는 반도체 칩의 제조 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 21 및 도 22에서는, 관통 전극(3tsv) 및 관통 전극(3tsv)과 전기적으로 접속되는 이면 전극(3bp)의 제조 방법을 중심으로 설명하고, 관통 전극(3tsv) 이외의 각종 회로의 형성 공정에 대해서는 도시 및 설명을 생략한다. 또한, 도 21 및 도 22에 도시한 반도체 칩의 제조 방법은, 도 4에 도시한 로직 칩 LC 외에, 메모리 칩 MC1, MC2, MC3의 제조 방법에도 적용할 수 있다.
우선, 웨이퍼 준비 공정으로서, 도 21에 도시한 웨이퍼(반도체 기판) WH를 준비한다. 웨이퍼 WH는, 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판으로서, 평면에서 보았을 때 원형을 이룬다. 웨이퍼 WH는, 반도체 소자 형성면인 표면(주면, 상면) WHs 및 표면 WHs의 반대측의 이면(주면, 하면) WHb를 갖는다. 또한, 웨이퍼 WH의 두께는, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 두께보다도 두껍고, 예를 들어 수백 ㎛ 정도이다.
다음으로, 구멍 형성 공정으로서, 도 6에 도시한 관통 전극(3tsv)을 형성하기 위한 구멍(3tsh: 구멍, 개구부)을 형성한다. 도 21에 도시한 예에서는, 마스크(25)를 웨이퍼 WH의 표면 WHs 위에 배치하여, 에칭 처리를 실시함으로써 구멍(3tsh)을 형성한다. 또한, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자는, 예를 들어 본 공정의 후에, 또한, 다음 배선층 형성 공정의 전에 형성할 수 있다.
다음으로, 구멍(3tsh) 내에 예를 들어 구리(Cu) 등의 금속 재료를 매립하여 관통 전극(3tsv)을 형성한다. 이어서, 배선층 형성 공정으로서, 웨이퍼 WH의 표면 WHs 위에 배선층(3d: 칩 배선층)을 형성한다. 본 공정에서는, 도 7이나 도 9에 도시한 복수의 표면 전극(3ap)을 형성하고, 복수의 관통 전극(3tsv)과 복수의 표면 전극(3ap)을 각각 전기적으로 접속한다. 또한 표면 전극(3ap)이나 표면 전극(3ap)과 일체로 형성되는 최상층의 배선층(3d)은, 예를 들어 알루미늄(Al)으로 이루어지는 금속막으로 형성한다.
또한, 본 공정에서는, 도 4에 도시한 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자와 도 7 및 도 9에 도시한 복수의 표면 전극(3ap)을, 배선층(3d)을 개재하여 전기적으로 접속한다. 이에 의해, 로직 칩 LC나 메모리 칩 MC1, MC2, MC3의 반도체 소자는 배선층(3d)을 개재하여 전기적으로 접속된다.
다음으로, 외부 단자 형성 공정으로서, 표면 전극(3ap: 도 7, 도 9 참조) 위에 외부 단자(7)를 형성한다. 본 공정에서는, 도 6에 도시한 바와 같이, 로직 칩 LC의 표면 전극(3ap) 위에 돌기 전극(7b)을 형성한다. 돌기 전극(7b)의 선단에 땜납재(7a)를 형성한다. 또는, 메모리 칩 MC1의 표면 전극(3ap) 위에 땜납재(7a)를 형성한다. 이 땜납재(7a)가 도 6에 도시한 반도체 칩(3)을 배선 기판(2), 또는 하층의 반도체 칩(3) 위에 탑재할 때의 접합재로서 기능한다.
다음으로, 도 22에 도시한 이면 연마 공정으로서, 웨이퍼 WH의 이면 WHb(도 21 참조)측을 연마하고, 웨이퍼 WH의 두께를 얇게 한다. 이에 의해, 도 5에 도시한 반도체 칩(3)의 이면(3b)이 노출된다. 다시 말하면, 관통 전극(3tsv)은 웨이퍼 WH를 두께 방향으로 관통한다. 또한, 복수의 관통 전극(3tsv)은, 웨이퍼 WH의 이면(3b)에 있어서 웨이퍼 WH로부터 노출된다. 도 22에 도시한 예에 있어서, 이면 연마 공정에서는, 유리판 등의 지지 기재(26) 및 표면 WHs측을 보호하는 외부 단자(7)를 보호하는 보호층(27)에 의해 웨이퍼 WH를 지지한 상태에서, 연마 지그(28)를 사용하여 연마한다.
다음으로, 이면 전극 형성 공정에 있어서, 이면(3b)에 복수의 이면 전극(3bp)을 형성하고, 복수의 관통 전극(3tsv)과 전기적으로 접속한다.
다음으로 개편화 공정으로서, 웨이퍼 WH를 다이싱 라인을 따라 분할하고, 복수의 반도체 칩(3)을 취득한다. 그 후, 필요에 따라 검사를 행하고, 도 4에 도시한 반도체 칩(3: 로직 칩 LC나 메모리 칩 MC1, MC2, MC3)이 얻어진다.
또한, 도 6에 도시한 메모리 칩 MC4와 같이, 관통 전극(3tsv) 및 이면 전극(3bp)을 형성하지 않는 반도체 칩(3)을 제조하는 경우에는, 도 21에 도시한 구멍 형성 공정, 및 도 22에 도시한 이면 전극 형성 공정은 생략할 수 있다.
<제1 칩 탑재 공정>
다음으로, 도 11에 도시한 제1 칩 탑재 공정에서는, 도 23이나 도 24에 도시한 바와 같이, 로직 칩 LC를 배선 기판(20) 위에 탑재한다. 도 23은 도 16에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 24는, 도 23의 A-A선을 따른 확대 단면도이다. 또한, 도 25는, 도 11에 도시한 제1 칩 탑재 공정에서, 배선 기판에 배치된 접착재의 상방에 로직 칩을 배치한 상태를 모식적으로 나타내는 설명도이다. 도 26은, 도 11에 도시한 제1 칩 탑재 공정에서, 로직 칩과 배선 기판을 전기적으로 접속한 상태를 모식적으로 나타내는 설명도이다. 또한, 도 27은, 도 26과는 다른 검토예로서, 본딩 지그와 로직 칩의 사이에 수지 필름을 개재시켜서 밀어붙이는 실시 형태를 모식적으로 나타내는 설명도이다. 또한, 도 28은 도 25 및 도 26에 도시한 본딩 지그 중, 반도체 칩과 대향 배치되는 면의 평면도이다. 또한, 도 28에서는, 도 26에 도시한 로직 칩 및 접착재와 본딩 지그의 구성 부재의 평면적인 위치 관계를 나타내기 위해서, 로직 칩 LC의 이면(3b)의 윤곽, 및 접착재 NCL1의 윤곽에 대하여, 이점쇄선으로 표시하여 나타내고 있다.
본 공정에서는, 도 24에 도시한 바와 같이, 로직 칩 LC의 표면(3a)이 배선 기판(20)의 상면(2a)과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 로직 칩 LC를 탑재한다. 또한, 본 공정에 의해 로직 칩 LC와 배선 기판(20)은 전기적으로 접속된다. 상세하게는, 로직 칩 LC의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 배선 기판(20)의 상면(2a)에 형성된 복수의 본딩 리드(2f)는, 외부 단자(7)(도 6에 도시한 돌기 전극(7b) 및 땜납재(7a))를 개재하여 전기적으로 접속된다. 이하, 본 공정의 상세한 플로우에 대하여 도 25 내지 도 28을 이용하여 설명한다.
도 11에 도시한 제1 칩 탑재 공정에는, 도 25에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p1)의 접착재 NCL1 위에 로직 칩 LC(반도체 칩(3))를 반송하는, 제1 칩 반송 공정이 포함된다.
로직 칩 LC는, 이면(3b)측이 본딩 지그(30)에 의해 유지된 상태에서 칩 탑재 영역(2p1)의 접착재 NCL1의 상방으로 반송되고, 소자 형성면측에 위치하는 표면(3a)이 배선 기판(20)의 상면(2a)과 대향하도록 접착재 NCL1의 상방에 배치된다.
로직 칩 LC의 표면(3a) 측에는 돌기 전극(7b)이 형성되어 있으며, 돌기 전극(7b)의 선단에는 땜납재(7a)가 형성되어 있다. 한편, 배선 기판(20)의 상면(2a)에 형성된 본딩 리드(2f)의 접합부에는, 돌기 전극(7b)과 전기적으로 접속하기 위한 접합재인 땜납재(7c)가 미리 형성되어 있다. 본 공정에서는, 복수의 돌기 전극(7b)과 복수의 본딩 리드(2f)가 각각 대향하도록, 로직 칩 LC와 배선 기판(20)의 평면 위치의 위치 정렬을 행한다.
본딩 지그(30)는 로직 칩 LC의 이면(3b)측을 유지하는 유지부(30HD)를 갖고 있다. 도 26에 도시한 예에서는, 유지부(30HD)는, 로직 칩 LC와의 대향면인 면(30a)까지 관통하는 흡기 구멍이다. 본딩 지그(30)는, 이 흡기 구멍인 유지부(30HD)를 개재하여 로직 칩 LC측의 공기를 흡인함으로써, 로직 칩 LC를 흡착 유지한다. 또한, 도 26에 도시한 바와 같이, 로직 칩 LC의 이면(3b)에 이면 전극(3bp) 등의 금속 패턴이 형성되어 있는 경우, 본딩 지그(30)의 면(30a)과 로직 칩 LC의 이면(3b)의 사이에는, 간극이 발생한다. 이 간극의 간격은, 이면 전극(3bp)의 두께와 동일 정도이므로, 간극이 발생하는 경우에도, 본딩 지그(30)에 의해 로직 칩 LC를 흡착 유지하는 것은 가능하다.
또한, 제1 칩 탑재 공정에는, 도 26에 도시한 바와 같이, 본딩 지그(30)를 개재하여 로직 칩 LC의 이면(3b)을 가열하고, 또한, 본딩 지그(30)를 로직 칩 LC의 이면(3b)측으로 밀어붙여서, 복수의 본딩 리드(2f)와 복수의 표면 전극(3ap)의 각각을 전기적으로 접속하는, 접합 공정이 포함된다.
접합 공정에서는, 본딩 지그(30)의 가압부(30PR)를, 로직 칩 LC의 이면(3b)측으로 누르고, 배선 기판(20)을 향해 로직 칩 LC를 밀어붙인다. 도 26에 도시한 예에서는, 가압부(30PR)의 일부가, 로직 칩 LC의 이면 전극(3bp)과 접촉한다. 또한, 가압부(30PR)의 주연부에 설치된 시일부(30SL)가, 로직 칩 LC의 이면(3b)의 주연부와 밀착한다. 접착재 NCL1은 경화 전의 부드러운 상태이므로, 본딩 지그(30)에 의해 로직 칩 LC를 압입하면, 로직 칩 LC는 배선 기판(20)으로 근접된다. 로직 칩 LC가 배선 기판(20)으로 근접되면, 로직 칩 LC의 표면(3a)에 형성된 복수의 외부 단자(7)의 선단(상세하게는, 도 25에 도시한 땜납재(7a))은, 본딩 리드(2f)의 본딩 영역(상세하게는 도 25에 도시한 땜납재(7c))과 접촉한다.
또한, 접착재 NCL1의 두께는, 적어도 외부 단자(7)의 높이(돌출 높이), 및 본딩 리드(2f)의 두께의 합계보다도 두껍다. 이로 인해, 본딩 지그(30)로 압입되면, 로직 칩 LC의 표면(3a)측의 일부는, 접착재 NCL1에 매립된다. 다시 말하면, 로직 칩 LC의 측면 중, 적어도 표면(3a) 측의 일부는, 접착재 NCL1에 매립된다.
또한, 접합 공정에서는, 본딩 지그(30)에 로직 칩 LC가 밀어 붙여진 상태에서, 본딩 지그(30)를 개재하여 로직 칩 LC 및 접착재 NCL1을 가열한다. 도 26에 도시한 예에서는, 본딩 지그(30)는 예를 들어 히터 등의 열원(30HT)과 접속되어 있으며, 열원(30HT)으로부터 전달된 열에 의해, 본딩 지그(30)의 가압부(30PR)의 전체가 가열된다. 가압부(30PR)는, 예를 들어 금속 재료, 혹은 세라믹 재료로 이루어진다. 또한, 도 26에서는, 열원(30HT)을 본딩 지그(30)의 외부에 설치하고, 물리적으로 접속한 예를 모식적으로 가리키고 있지만, 열원(30HT)의 위치는, 특별히 한정되지 않는다. 예를 들어, 본딩 지그(30)의 내부에 히터 등을 매립할 수 있다. 또는, 본딩 지그(30)에 히터를 내장한 가열 지그(도시생략)를 밀착시켜서, 본딩 지그(30)를 가열할 수 있다.
본딩 지그(30)를 가열하면, 로직 칩 LC와 배선 기판(20)의 접합부에서는, 본딩 리드(2f)측의 땜납재(7c: 도 25 참조)와 돌기 전극(7b)측의 땜납재(7a)가 각각 용융되고, 일체화됨으로써, 외부 단자(7)와 본딩 리드(2f)를 전기적으로 접속되는 접합재(땜납재(7a))가 된다. 즉, 본딩 지그(30)를 개재하여 로직 칩 LC를 가열함으로써, 돌기 전극(7b)과 본딩 리드(2f)는, 땜납재(7a)를 개재하여 전기적으로 접속된다.
또한, 본딩 지그(30)로부터 전달되는 열에 의해, 접착재 NCL1을 가열함으로써, 접착재 NCL1은 경화한다. 이에 의해, 로직 칩 LC와 배선 기판(20)의 사이를 밀봉한 상태에서, 접착재 NCL1이 경화된다. 또한, 본딩 지그(30)로부터의 열에의해 접착재 NCL1을 완전히 경화시킬 필요는 없으며, 로직 칩 LC를 고정할 수 있을 정도로 접착재 NCL1에 포함되는 열경화성 수지의 일부를 경화(가경화)시킨 후, 배선 기판(20)을 가열로(도시생략)로 옮기고, 나머지 열경화성 수지를 경화(본 경화)시키는 실시 형태로 할 수 있다. 접착재 NCL1에 포함되는 열경화성 수지 성분 전체가 경화되는 본 경화 처리가 완료될 때까지는, 시간을 필요로 하지만, 본 경화 처리를 가열로에서 행함으로써, 제조 효율을 향상시킬 수 있다.
여기서, 본 제1 칩 탑재 공정에서는, 부드러운 상태의 접착재 NCL1에 로직 칩 LC를 압입하므로, 접착재 NCL1은 로직 칩 LC가 압입됨으로써 변형된다. 즉, 접착재 NCL1의 일부가 칩 탑재 영역(2p1)의 주위로 압출되고, 로직 칩 LC의 주위에 필릿 형상을 형성한다. 로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이 이하이면 되지만, 로직 칩 LC의 주위로 압출되는 양에 따라서는, 로직 칩 LC의 높이보다도 높아질 우려가 있다.
로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이보다도 높아진 경우, 도 11에 도시한 제2 칩 탑재 공정에서 도 4에 도시한 칩 적층체 MCS를 탑재할 때 접착재 NCL1의 불룩한 부분에 의해, 탑재 작업이 저해되는 경우가 있다. 또한, 접착재 NCL1이 본딩 지그(30)에 부착되어 경화되면, 다음의 반도체 칩(3)을 흡착 유지할 때 흡착하기 어려워진다. 또한, 로직 칩 LC의 주위로 압출된 접착재 NCL1이 로직 칩 LC의 이면(3b)측으로 돌아 들어가면, 로직 칩 LC의 이면 전극(3bp)이 접착재 NCL로 덮여버릴 우려가 있다.
따라서, 본원 발명자는, 도 27에 도시한 바와 같이, 본딩 지그(31)와 로직 칩 LC의 사이에 로직 칩 LC보다도 부드러운 부재(저탄성 부재), 예를 들어 수지 필름(32: 필름)을 개재시켜서, 수지 필름(32)으로 로직 칩 LC의 이면(3b)을 덮는 방법에 대하여 검토하였다. 수지 필름(32)을 개재하여 로직 칩 LC를 밀어붙이면, 수지 필름(32)이 로직 칩 LC의 이면(3b)에 밀착하므로, 접착재 NCL1이 로직 칩 LC의 주위로 압출되어도, 접착재 NCL1이 로직 칩 LC의 이면(3b)으로 돌아 들어가는 것을 억제할 수 있다.
또한, 로직 칩 LC의 이면(3b)보다도 넓은 면적의 수지 필름(32)을 개재시켜서, 이면(3b)보다도 면적이 큰 가압면(31a)에 의해 가압함으로써, 로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이보다도 높아지는 것을 억제할 수 있다.
또한, 도 27에 도시한 바와 같이, 본딩 지그(31)와 로직 칩 LC의 사이에 수지 필름(32)을 개재시키면, 본딩 지그(31)에 접착재 NCL1이 부착되는 것을 방지 또는 억제할 수 있다.
그러나, 도 27에 도시한 바와 같이, 로직 칩 LC의 이면(3b)의 전체가 수지 필름(32)으로 덮이는 경우, 수지 필름(32)과 로직 칩 LC를 일괄적으로 흡착 유지하는 것이 어렵다. 이로 인해, 로직 칩 LC를 접착재 NCL1 위로 반송하고, 접착재 NCL1 위에 방치하는 공정(칩 가탑재 공정)과, 로직 칩 LC의 이면(3b) 위에 수지 필름(32)을 배치하는 공정을 순서대로 실시할 필요가 있다. 이로 인해, 제조 효율을 향상시키는 관점에서는, 로직 칩 LC를 접착재 NCL1에 방치하지 않고, 그대로 접착재 NCL1을 향해 밀어붙이는 방법이 바람직하다. 또한, 로직 칩 LC를 부드러운 접착재 NCL1 위에 방치하면, 로직 칩 LC가 경사질 우려가 있다. 따라서, 로직 칩 LC의 위치가 어긋나는 것을 억제하는 관점에서는, 로직 칩 LC를 접착재 NCL1에 방치하지 않고, 그대로 접착재 NCL1을 향해 밀어붙이는 방법이 바람직하다. 이하, 로직 칩 LC를 접착재 NCL1에 방치하지 않고, 그대로 접착재 NCL1을 향해 밀어붙이는 실장 방식을, 1 패스 실장 방식이라 한다. 또한, 로직 칩 LC를 접착재 NCL1 위에 방치한 후, 수지 필름(32)을 개재하여 접착재 NCL1을 향해 밀어붙이는 실장 방식을, 2 패스 실장 방식이라 한다.
상기 과제를 감안하여, 본원 발명자는, 1 패스 실장 방식에 대하여 검토를 더욱 행하였다. 도 25 및 도 26에 도시한 본 실시 형태의 실장 방식을 알아내었다. 즉, 도 25, 도 26, 및 도 28에 도시한 바와 같이, 본 실시 형태의 본딩 지그(30)는, 로직 칩 LC를 흡착 유지하는 유지부(30HD)를 갖고 있다. 또한, 도 26에 도시한 바와 같이 본딩 지그(30)는, 로직 칩 LC의 이면(3b)으로 밀어붙이는 가압부(30PR)를 갖고 있다. 또한 본딩 지그(30)는 상기한 접합 공정에서 도 26에 도시한 바와 같이 로직 칩 LC의 이면(3b)의 주연부에 밀착하는 시일부(30SL)를 갖고 있다.
시일부(30SL) 중, 적어도 로직 칩 LC의 이면(3b)과 밀착하는 면(30b: 밀착면)은, 로직 칩 LC보다도 부드러운 수지(저탄성 부재)로 형성되어 있다. 도 25, 도 26, 및 도 28에 도시한 예에서는, 시일부(30SL) 전체가 수지성의 부재로 형성되고, 흡착 구멍(30SH)으로 흡인됨으로써 가압부(30PR)에 흡착 유지되어 있다. 즉, 시일부(30SL)는, 가압부(30PR)로부터 착탈 가능하게 형성된다. 또한, 시일부(30SL)는, 가압부(30PR)에 형성된 시일부용 유지부인 흡착 구멍(30SH)에 의해 유지되어 있다.
또한, 도 28에 도시한 시일부(30SL)는, 평면에서 보았을 때 프레임 형상으로 형성되고, 로직 칩 LC의 이면(3b)의 주연부의 전체 둘레에 걸쳐, 시일부(30SL)의 면(30b)과 로직 칩 LC의 이면(3b)이 밀착한다. 상세하게는, 도 25 및 도 28에 도시한 바와 같이 가압부(30PR)의 주연부에는 평면 형상이 프레임 형상인 단차부(30ST)가 설치되고, 시일부(30SL)는, 단차부(30ST)에 끼워 넣도록 유지된다. 따라서, 부드러운 접착재 NCL1이 로직 칩 LC의 이면(3b)측으로 돌아 들어가는 것을 억제할 수 있다.
또한, 도 26에 도시한 바와 같이, 시일부(30SL)의 면(30b)은 접착재 NCL1이 배치된 영역의 주연 부분을 덮고 있다. 또한, 시일부(30SL)의 면(30b)의 반대측에는, 가압부(30PR)의 외주 부분이 배치되어 있다. 즉, 가압부(30PR)는 시일부(30SL)를 개재하여, 로직 칩 LC의 주위로 압출된 접착재 NCL1을 가압하는 구조로 되어 있다. 이로 인해, 로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이 이하로 되도록, 접착재 NCL1가 불룩해지는 것을 억제할 수 있다.
또한, 접착재 NCL1과 접촉하는 면인 면(30b)은 수지로 형성되어 있다. 시일부(30SL)의 면(30b)을 수지로 형성함으로써, 접착재 NCL1이 시일부(30SL)에 부착되기 어려워진다. 특히, 본 실시 형태에서는, 시일부(30SL)를 구성하는 수지 재료는, 예를 들어 불소 수지(불소를 포함하는 올레핀을 중합하여 얻어지는 합성 수지)이다. 불소 수지는, 접착재 NCL1이 부착되기 어려워지는 점, 및 상기한 접합 공정에서의 내열성을 구비하고 있는 점에서, 특히 바람직한 재료이다.
또한, 도 26에 도시한 바와 같이, 시일부(30SL)는, 본딩 지그(30)의 가압부(30PR)에 형성된 흡기 구멍(30SH: 시일부용 유지부)으로부터 흡기함으로써, 가압부(30PR)에 의해 유지된다. 따라서, 가령, 시일부(30SL)에 접착재 NCL1이 부착되어 경화된 경우, 혹은, 시일부(30SL)가 열화된 경우에는, 용이하게 탈착할 수 있다.
또한, 도 26에 도시한 바와 같이, 시일부(30SL)를 유지하는 흡기 구멍(30SH)은, 로직 칩 LC를 흡착 유지하는 유지부(30HD)와는 다른 위치에 형성되어 있다. 또한, 유지부(30HD)는 가압부(30PR)의 중앙 부분에 형성되어 있으며, 가압부(30PR)의 중앙 부분은 시일부(30SL)의 내측에 있어서 시일부(30SL)로부터 노출된다. 즉, 본딩 지그(30)는, 로직 칩 LC와 수지제의 시일부(30SL)를 일괄적으로 흡착 유지하는 것이 가능하다. 따라서, 본딩 툴(30)을 사용하면, 로직 칩 LC를 접착재 NCL1에 방치하지 않고, 그대로 접착재 NCL1을 향해 밀어붙이는, 1 패스 실장 방식으로 로직 칩 LC를 배선 기판(20)에 탑재할 수 있다.
또한, 도 28에 도시한 바와 같이, 가압부(30PR)의 중앙 부분이 시일부(30SL)의 내측에 있어서 시일부(30SL)로부터 노출되는 경우, 도 26에 도시한 바와 같이, 가압부(30PR)를 로직 칩 LC에 접촉시킬 수 있다. 이 경우, 도 27에 도시한 바와 같이, 열원(30HT)에 접속되는 가압부(30PR)와, 로직 칩 LC의 사이에 수지 필름(32)이 개재하는 경우와 비교하여, 효율적으로 열 전달할 수 있다.
<제2 접착재 배치 공정>
다음으로, 도 11에 도시한 제2 접착재 배치 공정에서는, 도 29에 도시한 바와 같이, 로직 칩 LC(반도체 칩(3))의 이면(3b) 위에 접착재 NCL2를 배치한다. 도 29는, 도 17에 도시한 반도체 칩의 이면 및 그 주위에 접착재를 배치한 상태를 나타내는 확대 평면도, 도 30은, 도 29의 A-A선을 따른 확대 단면도이다.
도 6에 도시한 바와 같이, 본 실시 형태의 반도체 장치(1)는, 적층되는 복수의 반도체 칩(3) 중, 최하단(예를 들어 제1 단째)에 탑재되는 로직 칩 LC, 및 하단부터 세어 제2 단째에 탑재되는 메모리 칩 MC1은, 모두 페이스다운 실장 방식(플립 칩 접속 방식)으로 탑재된다. 이로 인해, 상기한 제1 접착재 배치 공정에서 설명한 바와 같이, 하나의 디바이스 영역(20a: 도 29, 도 30 참조)에 대한 처리 시간을 단축하고, 제조 효율을 향상시킬 수 있는 점에서, 상기한 선 도포 방식을 적용하는 것이 바람직하다.
또한, 선 도포 방식에서 사용하는 접착재 NCL2는, 상기한 바와 같이, 절연성(비도전성)의 재료(예를 들어 수지 재료)로 이루어진다. 또한, 접착재 NCL2는 에너지를 가함으로써 굳기(경도)가 단단해지는(높아지는) 수지 재료로 구성되고, 본 실시 형태에서는, 예를 들어 열경화성 수지를 포함하고 있다. 또한, 경화 전의 접착재 NCL2는 도 6에 도시한 돌기 전극(7b)보다도 부드럽고, 로직 칩 LC를 밀어붙임으로써 변형시킬 수 있다.
또한, 경화 전의 접착재 NCL2는, 핸들링 방법의 차이로부터 NCP라 불리는 페이스트 형상의 수지(절연재 페이스트)와, NCF라 불리는, 미리 필름 형상으로 성형된 수지(절연재 필름)로 크게 구별된다. 본 공정에서 사용하는 접착재 NCL2로서는, NCP 및 NCF 중 어느 한쪽을 사용할 수 있다. 도 29 및 도 30에 도시한 예에서는, NCP인 접착재 NCL2를 노즐 NZ1(도 30 참조)로부터 토출하여, 로직 칩 LC의 이면(3b) 위에 접착재 NCL2를 배치한다.
또한, 노즐 NZ1로부터 페이스트 형상의 접착재 NCL2를 토출하는 점에 관해서는, 상기 제1 접착재 배치 공정에서 설명한, 후 주입 방식과 공통된다. 그러나, 본 실시 형태에서는, 도 4에 도시한 메모리 칩 MC1을 탑재하기 전에, 미리 접착재 NCL2를 탑재한다. 따라서, 모세관 현상을 이용하여 수지를 주입하는 후 주입 방식과 비교하면, 접착재 NCL2의 도포 속도는 대폭 향상시킬 수 있다.
접착재 NCL2는, 도 11에 도시한 제2 칩 탑재 공정에서 메모리 칩 MC1(도 4 참조)과 로직 칩 LC(도 4 참조)를 접착 고정하는 고정재 기능을 갖는다. 또한, 접착재 NCL2는, 메모리 칩 MC1과 로직 칩 LC의 접합부를 밀봉함으로써 보호하는 밀봉재 기능을 갖는다. 또한, 상기 밀봉 기능에는, 메모리 칩 MC1과 로직 칩 LC의 접합부에 전달되는 응력을 분산시켜 완화함으로써 접합부를 보호하는, 응력 완화 기능이 포함된다.
상기 밀봉재 기능을 충족시키는 관점에서는, 메모리 칩 MC1과 로직 칩 LC의 접합부의 주위를 둘러싸도록 접착재 NCL2를 배치하면 되므로, 적어도 메모리 칩 MC1을 탑재할 때, 도 6에 도시한 복수의 외부 단자(7)가 접착재 NCL2에 밀봉되어 있으면 된다.
<제2 칩 준비 공정>
또한, 도 11에 도시한 제2 칩 준비 공정에서는, 도 4에 도시한 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 준비한다. 본 실시 형태에 대한 변형예로서는, 로직 칩 LC 위에 메모리 칩 MC1, MC2, MC3, MC4를 순차 적층할 수 있다. 그러나, 본 실시 형태에서는, 메모리 칩 MC1, MC2, MC3, MC4를 미리 적층하여, 도 32에 도시한 적층체(메모리 칩 적층체, 반도체 칩 적층체) MCS를 형성하는 실시 형태에 대하여 설명한다. 이하에서 설명한 바와 같이, 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 형성하는 경우, 예를 들어, 도 11에 도시한 제2 칩 준비 공정 이외의 공정과는 별도의 장소에서, 다른 공정과는 독립적으로 행할 수 있다. 예를 들어, 적층체 MCS는, 구입 부품으로서 준비하는 것도 가능하다. 이로 인해, 도 11에 도시한 제조 공정을 간략화하고, 전체적으로 제조 효율을 향상시킬 수 있는 점에서 유리하다.
도 31은, 도 4에 도시한 메모리 칩의 적층체 조립 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 32는 도 31에 이어지는 메모리 칩의 적층체 조립 공정의 개요를 모식적으로 나타내는 설명도이다. 또한, 도 31 및 도 32에 도시한 복수의 메모리 칩 MC1, MC2, MC3, MC4의 각각의 제조 방법은, 도 21 및 도 22를 이용하여 설명한 반도체 칩의 제조 방법을 적용하여 제조할 수 있으므로, 설명을 생략한다.
우선, 조립 기재 준비 공정으로서, 도 32에 도시한 적층체 MCS를 조립하기 위한 기재(조립 기재) ST를 준비한다. 기재 ST는, 복수의 메모리 칩 MC1, MC2, MC3, MC4를 적층하는 조립면 STa를 갖고, 조립면 STa에는, 접착층(35)이 형성되어 있다.
다음으로 칩 적층 공정으로서, 메모리 칩 MC1, MC2, MC3, MC4를 기재 ST의 조립면 STa 위에 적층한다. 도 31에 도시한 예에서는, 적층되는 각 반도체 칩(3)의 이면(3b)이 기재 ST의 조립면 STa와 대향하도록, 메모리 칩 MC4, MC3, MC2, MC1의 순으로, 순차 적층된다. 상단측의 반도체 칩(3)의 이면 전극(3bp)과 하단측의 반도체 칩(3)의 표면 전극(3ap)은, 예를 들어 외부 단자(7)(도 6에 도시한 돌기 전극(7b)과 땜납재(7a))에 의해 접합된다.
다음으로, 도 32에 도시한 적층체 밀봉 공정에서는, 적층된 복수의 반도체 칩(3)의 사이에, 수지(언더필 수지)를 공급하고, 밀봉체(6: 칩 적층체용 밀봉체, 칩 적층체용 수지체)를 형성한다. 이 밀봉체(6)는, 상기 제1 접착재 배치 공정에서 설명한, 후 주입 방식에 의해 형성된다. 즉, 미리 복수의 반도체 칩(3)을 적층한 후, 노즐 NZ2로부터 언더필 수지(6a)를 공급하고, 적층된 복수의 반도체 칩(3)의 사이에 매립한다. 언더필 수지(6a)는 도 11에 도시한 밀봉 공정에서 사용하는 밀봉용 수지보다도 점도가 낮아, 모세관 현상을 이용하여 복수의 반도체 칩(3)의 사이에 매립할 수 있다. 그 후, 반도체 칩(3)의 사이에 매립된 언더필 수지(6a)를 경화시켜서 밀봉체(6)를 얻는다.
이 후 주입 방식에 의해 밀봉체(6)를 형성하는 방법은, 소위, 트랜스퍼 몰드 방식과 비교하여 간극의 매립 특성이 우수하기 때문에, 적층된 반도체 칩(3)의 사이의 간극이 좁은 경우에 적용하기에 유효하다. 또한, 도 32에 도시한 바와 같이 언더필 수지(6a)를 매립하는 간극이 복수 단으로 형성되어 있는 경우, 복수의 간극에 대하여 일괄적으로 언더필 수지(6a)를 매립할 수 있다. 이로 인해, 전체적으로는 처리 시간을 단축할 수 있다.
다음으로, 조립 기재 제거 공정에서는, 기재 ST 및 접착층 BDL을, 메모리 칩 MC4의 이면(3b)으로부터 박리시켜 제거한다. 기재 ST와 접착층 BDL을 제거하는 방법으로서는, 예를 들어 접착층 BDL에 포함되는 수지 성분(예를 들어 자외선 경화 수지)을 경화시키는 방법을 적용할 수 있다. 이상의 공정에 의해, 복수의 메모리 칩 MC1, MC2, MC3, MC4가 적층되고, 각 메모리 칩 MC1, MC2, MC3, MC4의 접속부가 밀봉체(6)에 의해 밀봉된 적층체 MCS가 얻어진다. 이 적층체 MCS는, 복수의 표면 전극(3ap)이 형성된 표면(3a)(메모리 칩 MC1의 표면(3a)) 및 표면(3a)의 반대측에 위치하는 이면(3b)(메모리 칩 MC4의 이면(3b))을 갖는 하나의 메모리 칩이라 간주할 수 있다.
<제2 칩 탑재 공정>
다음으로, 도 11에 도시한 제2 칩 탑재 공정에서는, 도 33 및 도 34에 도시한 바와 같이, 적층체 MCS를 로직 칩 LC의 이면(3b) 위에 탑재한다. 도 33은 도 29에 도시한 로직 칩의 이면 위에 적층체를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 34는, 도 33의 A-A선을 따른 확대 단면도이다. 또한, 도 35는, 도 11에 도시한 제2 칩 탑재 공정에서, 로직 칩의 상방에 적층체를 배치한 상태를 모식적으로 나타내는 설명도이다. 도 36은, 도 11에 도시한 제2 칩 탑재 공정에서, 로직 칩과 적층체를 전기적으로 접속한 상태를 모식적으로 나타내는 설명도이다.
본 공정에서는, 도 34에 도시한 바와 같이, 적층체 MCS의 표면(3a)(메모리 칩 MC1의 표면(3a))이 로직 칩 LC의 이면(3b)과 대향하도록, 소위 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 적층체 MCS를 탑재한다. 또한, 본 공정에 의해 복수의 메모리 칩 MC1, MC2, MC3, MC4와 로직 칩 LC는 전기적으로 접속된다. 상세하게는, 도 6에 도시한 바와 같이, 적층체 MCS(메모리 칩 MC1)의 표면(3a)에 형성된 복수의 표면 전극(3ap)과 로직 칩 LC의 이면(3b)에 형성된 복수의 이면 전극(3bp)은, 외부 단자(7)(도 6에 도시한 돌기 전극(7b) 및 땜납재(7a))를 개재하여 전기적으로 접속된다. 이하, 본 공정의 상세한 플로우에 대하여 도 35 및 도 36을 이용하여 설명한다.
도 11에 도시한 제2 칩 탑재 공정에는, 도 35에 도시한 바와 같이, 배선 기판(20)의 칩 탑재 영역(2p2) 위에 적층체 MCS(반도체 칩(3))를 반송하는, 제2 칩 반송 공정이 포함된다.
적층체 MCS는, 이면(3b)측이 본딩 지그(33)에 의해 유지된 상태에서 칩 탑재 영역(2p2)에 도포된 접착재 NCL2의 상방으로 반송되고, 소자 형성면측에 위치하는 표면(3a)이 로직 칩 LC의 이면(3b)과 대향하도록 접착재 NCL2의 상방에 배치된다. 본 공정에서는, 적층체 MCS의 복수의 돌기 전극(7b)과, 로직 칩 LC의 복수의 이면 전극(3bp)이 각각 대향하도록, 로직 칩 LC와 배선 기판(20)의 평면 위치의 위치 정렬을 행한다.
또한, 제2 칩 탑재 공정에는, 도 36에 도시한 바와 같이, 본딩 지그(33)를 개재하여 적층체 MCS의 이면(3b)을 가열하고, 또한, 본딩 지그(33)를 적층체 MCS의 이면(3b)측으로부터 밀어붙여서, 복수의 이면 전극(3bp)과 복수의 표면 전극(3ap)의 각각을 전기적으로 접속하는, 접합 공정이 포함된다.
접합 공정에서는, 본딩 지그(33)의 가압부(30PR)를, 적층체 MCS의 이면(3b)측으로 누르고, 로직 칩 LC를 향해 적층체 MCS를 밀어붙인다. 도 36에 도시한 예에서는, 가압부(30PR)의 전체가, 적층체 MCS의 이면(3b)과 접촉한다. 접착재 NCL2는 경화 전의 부드러운 상태이므로, 본딩 지그(33)에 의해 적층체 MCS를 압입하면, 적층체 MCS는 로직 칩 LC로 근접된다. 또한, 적층체 MCS의 표면(3a)에 형성된 복수의 외부 단자(7)의 선단(상세하게는, 도 35에 도시한 땜납재(7a))은, 로직 칩 LC의 이면 전극(3bp)과 접촉한다.
또한, 접합 공정에서는, 본딩 지그(33)로 적층체 MCS가 밀어 붙여진 상태에서, 본딩 지그(33)를 개재하여 적층체 MCS 및 접착재 NCL2를 가열한다. 도 36에 도시한 예에서는, 본딩 지그(33)는, 예를 들어 히터 등의 열원(30HT)과 접속되어 있으며, 열원(30HT)으로부터 전달된 열에 의해, 본딩 지그(33)의 가압부(30PR)의 전체가 가열된다. 또한, 도 36에서는, 열원(30HT)을 본딩 지그(33)의 외부에 설치하고, 물리적으로 접속한 예를 모식적으로 가리키고 있지만, 열원(30HT)의 위치는, 특별히 한정되지 않는다. 예를 들어, 본딩 지그(33)의 내부에 히터 등을 매립할 수 있다. 또는, 본딩 지그(33)에 히터를 내장한 가열 지그(도시생략)를 밀착시켜서, 본딩 지그(33)를 가열할 수 있다.
본딩 지그(33)를 가열하면, 적층체 MCS와 로직 칩 LC의 접합부에서는, 돌기 전극(7b)측의 땜납재(7a)가 용융되고, 로직 칩 LC의 이면 전극(3bp)에 접합된다.
또한, 본딩 지그(33)로부터 전달되는 열에 의해, 접착재 NCL2를 가열함으로써, 접착재 NCL2는 경화된다. 이에 의해, 적층체 MCS와 배선 기판(20)의 사이를 밀봉한 상태에서, 접착재 NCL2가 경화한다. 또한, 도 26에 도시한 예에서는, 적층체 MCS와 배선 기판(20)의 사이에는, 접착재 NCL2가 매립되어 있다. 그러나, 적층체 MCS와 로직 칩 LC의 접합부를 보호하는 관점에서는, 적어도 적층체 MCS와 로직 칩 LC의 사이에 접착재 NCL2가 채워져 있으면 된다.
제2 칩 탑재 공정에서는, 상기한 제1 칩 탑재 공정과 마찬가지로, 도 25에 도시한 본딩 지그(30)를 사용하여 적층체 MCS를 로직 칩 LC 위에 탑재할 수도 있다. 그러나, 도 35 및 도 36에 도시한 예에서는, 본딩 지그(30: 도 25 참조)와는 구조가 다른 본딩 지그(33)를 사용하여 적층체 MCS를 로직 칩 LC 위에 탑재한다.
도 35에 도시한 본딩 지그(33)는, 도 25에 도시한 시일부(30SL)가 설치되지 않은 점에서, 도 25에 도시한 본딩 지그(30)와 상이하다. 적층체 MCS는, 도 35에 도시한 바와 같이, 로직 칩 LC를 개재하여 배선 기판(20) 위에 탑재하므로, 배선 기판(20)의 상면으로부터 적층체 MCS의 표면(3a)까지의 거리가 상대적으로 커진다. 또한, 적층체 MCS의 두께는, 로직 칩 LC의 두께보다도 크다.
이로 인해, 제2 칩 탑재 공정에서는, 상기한 제1 칩 탑재 공정과 비교하면, 로직 칩 LC의 주위로 압출된 접착재 NCL2의 높이가, 적층체 MCS의 이면(3b)의 높이 보다도 높아질 우려가 적다. 따라서, 도 35에 도시한 예에서는, 도 25에 도시한 본딩 지그(30)보다도 심플한 구조의 본딩 지그(33)를 사용하여 적층체 MCS를 탑재한다. 단, 접착재 NCL2가 적층체 MCS의 이면(3b)측에 도달할 우려가 있는 경우에는, 상기한 본딩 지그(30)와 마찬가지로, 시일부(30SL)를 구비한 본딩 지그(30)를 사용하는 것이 바람직하다.
<밀봉 공정>
다음으로, 도 11에 도시한 밀봉 공정에서는, 도 37에 도시한 바와 같이, 배선 기판(20)의 상면(2a), 로직 칩 LC, 및 복수의 메모리 칩 MC1, MC2, MC3, MC4의 적층체 MCS를 수지로 밀봉하여, 밀봉체(4)를 형성한다. 도 37은, 도 34에 도시한 배선 기판 위에 밀봉체를 형성하고, 적층된 복수의 반도체 칩을 밀봉한 상태를 나타내는 확대 단면도이다. 또한, 도 38은, 도 37에 도시한 밀봉체의 전체 구조를 나타내는 평면도이다.
본 실시 형태에서는, 도 38에 도시한 바와 같이, 복수의 디바이스 영역(20a)을 일괄하여 밀봉하는 밀봉체(4)를 형성한다. 이와 같은 밀봉체(4)의 형성 방법을, 일괄 밀봉(Block Molding) 방식이라 하며, 이 일괄 밀봉 방식에 의해 제조된 반도체 패키지를 MAP(Multi Array Package)형 반도체 장치라 한다. 일괄 밀봉 방식에서는, 각 디바이스 영역(20a)의 간격을 작게 할 수 있으므로, 1장의 배선 기판(20)에 있어서의 유효 면적이 커진다. 즉, 1장의 배선 기판(20)으로부터 취득할 수 있는 제품 개수가 증가한다. 이와 같이, 1장의 배선 기판(20)에 있어서의 유효 면적을 크게 함으로써, 제조 공정을 효율화할 수 있다.
또한, 본 실시 형태에서는, 성형 금형(도시생략) 내에 가열 연화시킨 수지를 압입하여 성형한 후, 수지를 열경화시키는, 소위, 트랜스퍼 몰드 방식에 의해 형성한다. 트랜스퍼 몰드 방식에 의해 형성된 밀봉체(4)는, 예를 들어, 도 37에 도시한 적층체 MCS를 밀봉하는 밀봉체(6)와 같이, 액상의 수지를 경화시킨 것과 비교하여, 내구성이 높으므로 보호 부재로서 적합하다. 또한, 예를 들어, 실리카(이산화규소; SiO2) 입자 등의 필러 입자를 열경화성 수지에 혼합함으로써, 밀봉체(4)의 기능(예를 들어, 휨 변형에 대한 내성)을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 적층되는 복수의 반도체 칩(3)의 접합부(전기적 접속부)는, 접착재 NCL1, NCL2, 및 밀봉체(6)에 의해 밀봉되어 있다. 따라서, 변형예로서는, 밀봉체(4)를 형성하지 않은 실시 형태에 적용할 수 있다. 이 경우, 도 11에 도시한 밀봉체 공정은 생략할 수 있다.
<볼 마운트 공정>
다음으로, 도 11에 도시한 볼 마운트 공정에서는, 도 39에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에 형성된 복수의 랜드(2g)에, 외부 단자가 되는 복수의 땜납 볼(5)을 접합한다. 도 39는, 도 37에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
본 공정에서는, 도 39에 도시한 바와 같이 배선 기판(20)의 상하를 반전시킨 후, 배선 기판(20)의 하면(2b)에 있어서 노출되는 복수의 랜드(2g)의 각각의 위에 땜납 볼(5)을 배치한 후, 가열함으로써 복수의 땜납 볼(5)과 랜드(2g)를 접합한다. 본 공정에 의해, 복수의 땜납 볼(5)은 배선 기판(20)을 개재하여 복수의 반도체 칩(3: 로직 칩 LC 및 메모리 칩 MC1, MC2, MC3, MC4)과 전기적으로 접속된다. 단, 본 실시 형태에서 설명하는 기술은, 어레이 형상으로 땜납 볼(5)을 접합한, 소위 BGA(Ball Grid Array)형 반도체 장치에 한하여 적용시키는 것은 아니다. 예를 들어, 본 실시 형태에 대한 변형예로서는, 땜납 볼(5)을 형성하지 않고, 랜드(2g)를 노출시킨 상태, 혹은 랜드(2g)에 땜납 볼(5)보다도 얇게 땜납 페이스트를 도포한 상태로 출하하는, 소위 LGA(Land Grid Array)형 반도체 장치에 적용할 수 있다. LGA형 반도체 장치의 경우에는, 볼 마운트 공정은 생략할 수 있다.
<개편화 공정>
다음으로, 도 11에 도시한 개편화 공정에서는, 도 40에 도시한 바와 같이, 배선 기판(20)을 디바이스 영역(20a)마다 분할한다. 도 40은 도 39에 도시한 다수개 취득 배선 기판을 개편화한 상태를 나타내는 단면도이다.
본 공정에서는, 도 40에 도시한 바와 같이, 다이싱 라인(20c: 다이싱 영역)을 따라 배선 기판(20) 및 밀봉체(4)를 절단하고, 개편화된 복수의 반도체 장치(1: 도 4 참조)를 취득한다. 절단 방법은 특별히 한정되지 않지만, 도 40에 도시한 예에서는, 다이싱 블레이드(40: 회전 날)를 사용하여 테이프재(41: 다이싱 테이프)에 접착 고정된 배선 기판(20) 및 밀봉체(4)를 배선 기판(20)의 하면(2b)측으로부터 절삭 가공하여 절단하는 실시 형태를 나타내고 있다. 단, 본 실시 형태에서 설명하는 기술은, 복수의 디바이스 영역(20a)을 구비한, 다수개 취득 기판인 배선 기판(20)을 사용하는 경우에 한하여 적용시키는 것은 아니다. 예를 들어, 반도체 장치 1개만큼에 상당하는 배선 기판(2: 도 4 참조) 위에 복수의 반도체 칩(3)을 적층한 반도체 장치에 적용할 수 있다. 이 경우, 개편화 공정은 생략할 수 있다.
이상의 각 공정에 의해, 도 1 내지 도 11을 이용하여 설명한 반도체 장치(1)가 얻어진다. 그 후, 외관 검사나 전기적 시험 등, 필요한 검사, 시험을 행하고, 출하, 혹은 실장 기판(도시생략)에 실장한다.
(변형예)
본 실시 형태에서는, 제1 칩 탑재 공정에 있어서, 로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이 이하로 되도록 하는 방법으로서, 도 25, 도 26, 및 도 28에 도시한 본딩 지그(30)를 사용하여 로직 칩 LC를 탑재하는 실시 형태에 대하여 설명하였다. 이하에서는, 본딩 지그(30)에 대한 변형예에 대하여 설명한다.
본딩 지그(30)와 같이, 시일부(30SL)의 전체를, 불소 수지제의 부재로 형성한 경우, 시일부(30SL)가 열화되었을 때, 시일부(30SL)를 용이하게 교환할 수 있다. 또한, 수지제의 시일부(30SL)는, 탄력성을 가지므로, 시일부(30SL)의 면(30b)과 가압부(30PR)의 면(30a)이 동일한 높이, 혹은 면(30b)의 쪽이 면(30a)보다도 하방(로직 칩 LC측)에 위치하고 있으면, 로직 칩 LC의 이면(3b)의 주연부에 밀착시키기 쉽다.
그러나, 상기한 바와 같이 제1 칩 탑재 공정에서는, 본딩 지그(30)가 가열된다. 이로 인해, 시일부(30SL)가 변형되는 경우가 있다. 도 28에 도시한 바와 같이, 시일부(30SL)는, 평면에서 보았을 때 프레임 형상을 이루고, 프레임의 내측에는 가압부(30PR)가 설치되어 있다. 이로 인해, 평면에서 보았을 때, 시일부(30SL)는, 가압부(30PR)의 면(30a)으로부터 이격되는 방향으로 변형되기 쉽다. 이 경우, 시일부(30SL)와 가압부(30PR)의 사이에 간극이 발생할 우려가 있다. 또한, 면(30b)의 높이가 면(30a)의 높이보다도 상방에 위치하도록 변형될 우려가 있다.
따라서, 본원 발명자는, 시일부(30SL)의 변형을 억제하거나, 혹은 시일부(30SL)의 변형 방향을 제어하는 기술에 대하여 검토를 행하였다.
도 41은, 도 25에 도시한 본딩 지그에 대한 변형예를 나타내는 단면도이다. 도 41에 도시한 본딩 지그(30h1)가 구비하는 시일부(30SL)는, 로직 칩 LC의 이면(3b)의 주연부와 대향하는 면(30b)을 갖는 수지막(30FL)과, 수지막(30FL)이 코팅된 지지부(30BD)를 갖고 있다. 지지부(30BD)는, 예를 들어 가압부(30PR)와 동일한 금속 재료 또는 세라믹 재료로 이루어지고, 로직 칩 LC와의 밀착면인 면(30b)에 불소 수지인 수지막(30FL)이 형성되어 있다. 수지막(30FL)의 두께(막 두께)는, 예를 들어 2㎛ 내지 50㎛ 정도이다.
본딩 지그(30h1)의 경우, 수지막(30FL)이 열화된 경우에는, 용이하게 교환 가능한 점은, 본딩 지그(30: 도 25 참조)와 마찬가지이다. 또한, 수지막(30FL)은, 본딩 지그(30h1)의 가압부(30PR)와 동일한 재질에 의한 지지부(30BD)에 밀착하도록 얇게 코팅되어 있으므로, 시일부(30SL)가 가열되어도 변형되기 어렵다. 단, 도 25에 도시한 본딩 지그(30)와 비교하여, 수지 부재의 두께가 얇아지므로, 본딩 지그(30)의 시일부(30SL)와 비교하면, 시일부(30SL)가 탄성 변형하는 정도는 작다. 따라서, 로직 칩 LC와 이면(3b)과 면(30b)을 접촉시키기 위해 형성되는 시일부(30SL)의 가공 정밀도의 마진은, 도 25에 도시한 본딩 지그(30)의 경우의 쪽이 크다.
본딩 지그의 가압부(30PR) 및 지지부(30BD)를 구성하는 재료는, 수지막(30FL)보다도 단단한 재료가 바람직하다. 이러한 재료의 예로서, 예를 들어 스테인리스강 등의 금속 재료, 혹은 질화알루미늄 등의 세라믹 재료를 사용할 수 있다. 가공의 용이성을 고려하면, 금속 재료가 바람직하다. 한편, 선팽창 계수를 작게 하는 관점에서는, 금속 재료보다도 세라믹 재료의 쪽이 바람직하다.
또한, 로직 칩 LC의 이면(3b)의 주연부와 대향하는 면(30b)에, 불소 수지 등의 수지막을 얇게 코팅하는 실시 형태로서는, 도 42에 도시한 본딩 지그(30h2)와 같은 변형예가 있다. 도 42는, 도 25에 도시한 본딩 지그에 대한 다른 변형예를 나타내는 단면도이다. 본딩 지그(30h2)는, 가압부(30PR)의 면(30a)의 면적이, 로직 칩 LC의 이면(3b)의 면적보다도 크게 되어 있다. 또한, 본딩 지그(30h2)에는, 도 25에 도시한 바와 같은 시일부(30SL)는 형성되지 않고, 면(30a)에, 수지막(30FL)이 가압부(30PR)와 밀착하도록 얇게 코팅되고 있다. 다시 말하면, 본딩 지그(30h2)는, 가압부(30PR)의 면(30a)에 코팅된 수지막(30FL)이, 도 25에 도시한 시일부(30SL)로서 기능한다. 수지막(30FL)은, 예를 들어 불소 수지로서, 수지막(30FL)의 두께(막 두께)는, 예를 들어 2㎛ 내지 50㎛ 정도이다.
본딩 지그(30h2)를 상기한 제1 칩 탑재 공정에서 사용하는 경우, 로직 칩 LC의 이면(3b)의 주연부는, 수지막(30FL)의 면(30a)에 의해 덮인다. 또한, 수지막(30FL)이 이면 전극(3bp)의 레이아웃을 따라 탄성 변형하므로, 수지막(30FL)의 두께가 로직 칩 LC의 이면 전극(3bp)의 두께보다도 두꺼우면, 이면(3b)의 주연부와 면(30a)이 밀착한다. 즉, 본딩 지그(30h2)의 경우, 가압부(30PR)의 면(30a)이 도 25에 도시한 시일부(30SL)의 면(30b)의 기능을 겸한다.
본딩 지그(30h2)를 사용하여 로직 칩 LC를 탑재하는 경우, 로직 칩 LC의 이면(3b)의 대부분(유지부(30HD)와 대향하는 부분을 제외한 모두)이 수지막(30FL)과 밀착한다. 이로 인해, 본딩 지그(30h2)는, 이면(3b)에 대하여 밸런스 좋게 가압력을 부여할 수 있다. 또한, 본딩 지그(30h2)는, 로직 칩 LC를 가열할 때 이면(3b)에 있어서의 온도 불균일을 저감할 수 있다.
단, 수지막(30FL)이 열화된 경우, 또는 수지막(30FL)에 접착재 NCL1(도 25 참조)이 부착되어 경화된 경우에는, 수지막(30FL)을 가압부(30PR)로부터 박리시켜서, 새로운 수지막(30FL)을 코팅할 필요가 있다. 따라서, 메인터넌스의 용이성 관점에서는, 도 25에 도시한 본딩 지그(30)나 도 41에 도시한 본딩 지그(30h1)의 쪽이 바람직하다.
또한, 본딩 지그(30h2)의 경우, 세라믹제 또는 금속제의 가압부(30PR)와 로직 칩 LC의 사이에, 수지막(30FL)을 개재시키게 된다. 따라서, 열 전달의 효율을 고려하면, 도 25에 도시한 본딩 지그(30)나 도 41에 도시한 본딩 지그(30h1)와 같이, 로직 칩 LC와의 대향하는 위치에 있어서, 세라믹제 또는 금속제의 가압부(30PR)을 수지로부터 노출시키는 것이 바람직하다.
또한, 도 43 및 도 44에 도시한 본딩 지그(30h3)의 경우, 가압부(30PR)의 주연부에, 프레임 형상의 홈부(30DG)를 형성하고, 홈부(30DG)에 시일부(30SL)를 삽입함으로써, 유지하는 구조로 되어 있다. 도 43은, 도 25에 도시한 본딩 지그에 대한 다른 변형예를 나타내는 단면도이다. 또한, 도 44는, 도 43에 도시한 본딩 지그 중, 반도체 칩과 대향 배치되는 면의 평면도이다.
본딩 지그(30h3)의 세라믹제 또는 금속제의 가압부(30PR)에는, 홈부(30DG)가 형성되어 있다. 홈부(30DG)는, 도 44에 도시한 바와 같이, 로직 칩 LC의 이면(3b)의 주연부를 따라서 프레임 형상을 이루도록 형성되어 있다. 본딩 지그(30h3)를 사용하여 상기한 제1 칩 탑재 공정을 행하는 경우, 홈부(30DG)가, 수지제의 시일부(30SL)의 변형 방향을 제어하는 가이드로서 기능한다. 즉, 본딩 지그(30h3)가 가열되어도, 수지제의 시일부(30SL)는, 평면 방향으로는 변형되기 어렵다. 이로 인해, 시일부(30SL)는, 도 43에 도시한 두께 방향으로 선택적으로 변형시킬 수 있다. 또한, 홈부(30DG)와 시일부(30SL)의 밀착면에는 간극이 발생하기 어려워진다.
또한, 도 25에 도시한 본딩 지그(30), 도 41에 도시한 본딩 지그(30h1), 도 43에 도시한 본딩 지그(30h3)에서는, 시일부(30SL)가 흡착 구멍(30SH)에 흡인됨으로써 가압부(30PR)에 흡착 유지되어 있다. 그러나, 시일부(30SL)를 유지하는 방법에는 다양한 변형예가 있다. 도 45는, 도 43에 도시한 본딩 지그에 대한 변형예를 나타내는 단면도이다. 또한, 도 46은, 도 45에 도시한 본딩 지그에 대한 변형예를 나타내는 단면도이다.
도 45에 도시한 본딩 지그(30h4)는, 홈부(30DG)의 측면이 면(30a)에 대하여 90°미만의 각도로 경사지는 경사면으로 되어 있다. 도 45에 도시한 예에서는, 홈부(30DG)의 양측면이, 면(30a)에 대하여 90°미만의 각도로 경사지는 경사면으로 되어 있다. 이 경우, 수지로 이루어지는 시일부(30SL)는, 홈부(30DG)의 경사면에 의해 유지되므로, 도 43에 도시한 바와 같은 흡착 구멍(30SH)을 형성하지 않아도, 시일부(30SL)를 유지시킬 수 있다.
또한, 도 46에 도시한 본딩 지그(30h5)는, 수지로 이루어지는 시일부(30SL)를 유지하는 위치에, 단차부(30ST)가 설치되고, 단차부(30ST)의 측면이 면(30a)에 대하여 90°미만의 각도로 경사지는 경사면으로 되어 있다. 시일부(30SL)를 유지하는 안정성의 관점에서는, 도 45에 도시한 본딩 지그(30h4)의 쪽이 바람직하지만, 도 46에 도시한 본딩 지그(30h5)의 경우라도, 도 43에 도시한 바와 같은 흡착 구멍(30SH)을 형성하지 않아도, 시일부(30SL)를 유지시킬 수 있다.
또한, 로직 칩 LC와 같이 이면(3b)에 이면 전극(3bp) 등의 돌기물이 형성되어 있는 경우에는, 도 47 및 도 48에 도시한 본딩 지그(30h6)와 같은 변형예도 적합하다. 도 47은, 도 25에 도시한 본딩 지그에 대한 다른 변형예를 나타내는 단면도이다. 또한, 도 48은, 도 47에 도시한 본딩 지그 중, 반도체 칩과 대향 배치되는 면의 평면도이다.
본딩 지그(30h6)는, 가압부(30PR)의 면(30a)의 일부에, 오목부(30CV)가 형성되어 있다. 도 48에 도시한 예에서는, 오목부(30CV)는, 가압부(30PR) 중, 시일부(30SL)로부터 노출되는 면(30a)의 중앙에 형성되어 있다. 또한, 오목부(30CV)의 깊이는, 로직 칩 LC의 이면(3b)에 형성된 돌기물, 즉 이면 전극(3bp)의 두께 이상으로 되어 있다. 도 47에 도시한 예에서는, 오목부(30CV)의 깊이는, 로직 칩 LC의 이면 전극(3bp)의 두께보다도 크다.
오목부(30CV)는, 탑재 대상물인 로직 칩 LC의 이면(3b)에 형성된 돌기물의 위치에 대응하여 형성되어 있다. 이로 인해, 상기한 제1 칩 탑재 공정에 있어서, 도 47 및 도 48에 도시한 본딩 지그(30h6)를 이용하여 로직 칩 LC를 탑재하는 경우, 로직 칩 LC의 이면(3b)에 형성된 복수의 이면 전극(3bp)은, 오목부(30CV)의 내부에 수용된다.
이와 같이 제1 칩 탑재 공정에 있어서, 복수의 이면 전극(3bp)은, 오목부(30CV)의 내부에 수용된 상태에서, 로직 칩 LC의 이면(3b)을 가압부(30PR)에서 밀어붙이면, 가압부(30PR)의 면(30a)은 복수의 이면 전극(3bp)과 접촉하지 않고, 이면(3b)에 밀착한다.
가압부(30PR)의 면(30a)이 로직 칩 LC의 이면(3b)에 밀착하면, 세라믹제 또는 금속제의 가압부(30PR)와 로직 칩 LC의 밀착 면적을 증대시킬 수 있으므로, 상기 접합 공정에서의, 열 전달의 효율을 향상시킬 수 있다.
또한, 제1 칩 탑재 공정에서, 가압부(30PR)가 복수의 이면 전극(3bp)에 접촉하지 않은 상태에서, 로직 칩 LC를 유지하는 것은, 이하의 점에서 바람직하다. 상기한 제1 칩 탑재 공정의 접합 공정에서는, 본딩 지그(30h6)의 가압부(30PR)를, 로직 칩 LC의 이면(3b)측으로 누르고, 배선 기판(20: 도 26 참조)을 향해 로직 칩 LC를 밀어붙인다. 이때, 도 26에 도시한 바와 같이, 가압부(30PR)와 로직 칩 LC의 접촉 부분이 이면 전극(3bp)이 되는 경우, 탑재 시의 가압력이 복수의 이면 전극(3bp)에 집중하여 인가된다. 한편, 도 47 및 도 48에 도시한 본딩 지그(30h6)를 사용한 경우, 이면 전극(3bp)과 가압부(30PR)가 접촉하지 않으므로, 탑재 시의 가압력에 의한 이면 전극(3bp)의 손상을 억제할 수 있다. 또한, 이면 전극(3bp)의 주변에 응력이 집중하여 로직 칩 LC가 손상되는 것을 억제할 수 있다. 특히, 본 실시 형태와 같이, 탑재 대상물인 로직 칩 LC의 두께가, 50㎛ 정도인 경우, 예를 들어 100㎛ 이상의 두께 반도체 칩과 비교하여 손상되기 쉽다. 따라서, 로직 칩 LC의 손상을 억제하는 관점에서는, 도 47 및 도 48에 도시한 본딩 지그(30h6)를 사용하는 것이 특히 바람직하다.
또한, 제1 칩 탑재 공정에 있어서, 가압부(30PR)의 면(30a)이 이면(3b)에 밀착하면, 유지부(30HD)에 의한 유지 강도를 향상시킬 수 있다. 이로 인해, 제1 칩 탑재 공정에 있어서, 유지부(30HD)에 의한 흡착 유지력의 저하에 수반되는 로직 칩 LC와 본딩 지그(30h6)의 위치 어긋남이 발생하기 어려워진다.
또한, 도 47 및 도 48에 도시한 본딩 지그(30h6)는, 도 25 및 도 28에 도시한 본딩 지그(30)에 대한 변형예로서 설명하였다. 그러나, 상기한 본딩 지그(30h6)의 특징 부분은, 도 41에 도시한 본딩 지그(30h1), 도 42에 도시한 본딩 지그(30h2), 도 43에 도시한 본딩 지그(30h3), 도 45에 도시한 본딩 지그(30h4), 도 46에 도시한 본딩 지그(30h5)와 조합하여 적용할 수 있다.
(실시 형태 2)
상기 실시 형태 1에서는, 제1 접착재 배치 공정에 있어서, 절연재 필름(NCF)인 접착재 NCL1을 배선 기판(20)의 칩 탑재 영역(2p1)에 접착할 때, 도 20에 도시한 바와 같이 접착재 NCL1의 일부(부분 HPZ)를 배선 기판(20)으로 밀어붙인 후에, 도 19에 도시한 탄성재 RL로 밀어붙여서 밀착시키는 실시 형태를 설명하였다. 상기 실시 형태 1에서 설명한 방법의 경우, 감압 조건하에서 접착재 NCL1과 배선 기판(20) 사이의 공기가 배출되므로, 접착재 NCL1을 밀어붙인 후의 기포 잔류를 억제할 수 있다. 그러나, 접착재 NCL1을 배선 기판(20)의 칩 탑재 영역(2p1)에 배치한 후, 별도의 지그로 접착재 NCL1의 일부(부분 HPZ)를 배선 기판(20)으로 밀어붙이는 경우, 작업 공정의 수가 증가하고, 제조 효율이 저하된다.
따라서, 본 실시 형태에서는, 상기 실시 형태 1보다도 더 제조 효율을 향상시킬 수 있는 기술에 대하여 설명한다. 또한, 본 실시 형태 2는, 상기 실시 형태 1에서 설명한 기술 중, <제1 접착재 배치 공정>의 섹션에서 설명한 부분의 변형예이다. 따라서, 상기한 제1 접착재 배치 공정, 이외의 부분은 공통되므로, 중복되는 설명은 생략한다.
또한, 본 실시 형태에서는, 제1 접착재 배치 공정 중, 개편으로 분할된 접착재 NCL1을 필름 반송 지그로 흡착 유지한 상태에서 반송하고, 칩 탑재 영역(2p1) 위에 배치하는 공정, 및 접착재 NCL1의 일부를 밀어붙이는 공정이 상이하다. 그러나, 상기 이외의 부분은, 상기 실시 형태 1에서 설명한 제1 접착재 배치 공정과 마찬가지이다. 따라서, 제1 접착재 배치 공정에 대해서도 상기한 상이점 이외의 부분은, 설명을 생략한다.
도 49는, 도 18에 대한 변형예를 나타내는 측면도이다. 또한, 도 50은 도 49에 도시한 필름 반송 지그 중, 접착재와의 대향면측을 나타내는 평면도이다. 또한, 도 51은 도 50의 A-A선을 따른 단면에 있어서, 필름 반송 지그의 돌출부에서 접착재 NCL1을 밀어붙인 상태를 모식적으로 나타내는 단면도이다.
도 49에 도시한 바와 같이, 본 실시 형태의 필름 반송 지그 TP2는, 접착재 NCL1과의 대향면인 면 TPa측에, 복수의 돌출부 TPb가 형성되어 있는 점에서 도 18에 도시한 필름 반송 지그 TP2와 상이하다. 돌출부 TPb의 수에는 다양한 변형예가 있지만, 도 49 내지 도 51에 도시한 예에서는, 필름 반송 지그 TP2에는 2개의 돌출부 TPb가 형성되어 있다. 돌출부 TPb는, 본 실시 형태의 제1 접착재 배치 공정에 있어서, 접착재 NCL1을 반송하는 지그로서의 기능과, 접착재 NCL1의 일부를 배선 기판(20)을 향해 밀어붙이는 기능을 구비하고 있다.
도 50 및 도 51에 도시한 바와 같이, 복수의 돌출부 TPb의 각각에는, 흡기 구멍 TPh가 형성되어 있다. 흡기 구멍 TPh는, 접착재 NCL1(도 51 참조)을 흡착 유지하는 유지부로서, 돌출부 TPb의 선단을 접착재 NCL1에 접촉시킨 상태에서, 흡기함으로써, 필름 반송 지그 TP2가 접착재 NCL1을 유지할 수 있다.
돌출부 TPb의 노출면(단, 흡기 구멍 TPh의 내부를 제외함)에는 예를 들어 불소 수지 등의 수지막 TPf가 형성되어 있다. 또한, 돌출부 TPb의 면 TPa로부터의 돌출 높이는, 접착재 NCL1의 두께보다도 크다. 이로 인해, 돌출부 TPb에서 접착재 NCL1을 가압했을 때, 돌출부 TPb나 필름 반송 지그 TP2의 본체에, 접착재 NCL1이 부착되기 어렵게 되어 있다.
본 실시 형태의 제1 접착재 배치 공정에서는, 우선 돌출부 TPb의 선단을 접착재 NCL1에 접촉시킨 상태에서 흡기함으로써, 필름 반송 지그 TP2가 접착재 NCL1을 픽업한다. 이어서, 접착재 NCL1을 배선 기판(20)의 칩 탑재 영역(2p1)에 배치한다. 이때, 접착재 NCL1을 유지한 상태에서, 칩 탑재 영역(2p1)과 접착재 NCL1의 위치 정렬을 행한다. 이어서, 필름 반송 지그 TP2를 배선 기판(20)에 근접시킨다. 이때, 개편화된 접착재 NCL1의 복수 개소가 돌출부 TPb에 의해 국소적으로 가압된다. 이 결과, 예를 들어, 도 20에 예시적으로 나타낸 바와 같이, 평면에서 보았을 때, 복수의 접착재 NCL1 각각 2개소(해칭을 넣어 나타내는 부분 HPZ)가, 다른 부분보다도 상대적으로 큰 밀착력으로 배선 기판(20)에 밀착된다.
상기 실시 형태에서 설명한 바와 같이, 접착재 NCL1의 일부(도 20에 도시한 부분 HPZ)를 배선 기판(20)에 미리 밀어붙여 두면, 도 19에 도시한 탄성재 RL로 밀어붙일 때, 접착재 NCL1의 위치 어긋남을 방지할 수 있다. 한편, 부분 HPZ 이외의 부분은, 부분 HPZ와 비교하여 배선 기판(20)과 접착재 NCL1의 밀착력이 작다. 이로 인해, 감압 조건하에서, 접착재 NCL1과 배선 기판(20)의 사이의 공기는, 밀착력이 작은 부분에 형성되는 배출 경로를 통해 배출되므로, 기포의 잔류를 억제할 수 있다.
또한, 본 실시 형태에 의하면, 필름 반송 지그 TP2에 의해, 접착재 NCL1을 반송하는 공정, 및 접착재 NCL1의 일부를 가압하는 공정을 연속적으로 행할 수 있다. 이로 인해, 상기 실시 형태에서 설명한 제1 접착재 배치 공정과 비교하여, 제조 효율을 향상시킬 수 있다.
(실시 형태 3)
상기 실시 형태 1에서는, 제1 칩 탑재 공정에 있어서, 로직 칩 LC를 배선 기판(20)에 탑재할 때 사용하는 본딩 지그의 일부에서 접착재 NCL1을 누름으로써, 로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이 이하로 되도록 하는 실시 형태를 중심으로 설명하였다. 본 실시 형태에서는, 로직 칩 LC의 주위로 압출된 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이 이하로 되도록 하는, 별도의 실시 형태에 대하여 설명한다.
상기 실시 형태 1에서 설명한 제1 칩 탑재 공정에 있어서, 도 26에 도시한 바와 같이 로직 칩 LC를 배선 기판(20)을 향해 밀어붙였을 때의 접착재 NCL1의 거동을 검토하면 이하와 같이 생각된다. 즉, 로직 칩 LC와 배선 기판(20)의 사이에 끼워진 영역에서는, 접착재 NCL1은, 배선 기판(20)의 상면(2a)을 따른 방향으로 넓어진다. 한편, 로직 칩 LC의 주연부보다도 외측의 영역에서는, 접착재 NCL1은, 로직 칩 LC와 배선 기판(20)에 끼워져 있지 않으므로, 배선 기판(20)의 상면(2a)을 따른 방향 외에, 로직 칩 LC의 두께 방향으로도 넓어진다.
상기 실시 형태 1에서 설명한 기술에서는, 두께 방향으로 넓어진 접착재 NCL1을 본딩 지그(30)의 시일부(30SL)로 억제함으로써, 접착재 NCL1의 높이를 제어한다. 상기한 접착재 NCL1의 거동은, 접착재 NCL1로서 절연재 필름(NCF)을 사용하는 경우에도, 절연재 페이스트(NCP)를 사용하는 경우에도 마찬가지이다.
여기서, 본원 발명자는, 로직 칩 LC의 주위로 압출된 접착재 NCL1이, 배선 기판(20)의 상면(2a)을 따른 방향으로 넓어지기 쉬워지면, 예를 들어, 접착재 NCL1을 본딩 지그(30)의 시일부(30SL)로 억제하지 않아도, 접착재 NCL1의 높이를 제어할 수 있는 것이라 생각하였다. 본 실시 형태에서는, 로직 칩 LC의 주위로 압출된 접착재 NCL1이 배선 기판(20)의 상면(2a)을 따라 평면적으로 넓어지는 방향을 제어함으로써, 접착재 NCL1의 높이가, 로직 칩 LC의 이면(3b)의 높이 이하로 되도록 하는 실시 형태에 대하여 설명한다.
도 52는, 도 3에 도시한 반도체 장치에 대한 변형예인 반도체 장치가 구비하는 칩 탑재면측의 평면도이다. 도 52에 도시한 바와 같이, 본 실시 형태의 반도체 장치(11)가 구비하는 배선 기판(12)은 상면(2a)의 절연막(2h)에 복수의 홈(12t)이 형성되어 있는 점에서 상기 실시 형태 1의 반도체 장치(1)와는 상이하다. 그 밖의 점은, 상기 실시 형태에서 설명한 반도체 장치(1)와 마찬가지이다.
도 52에 도시한 복수의 홈(12t)의 각각은, 평면에서 보았을 때, 칩 탑재 영역(2p1)으로부터 상면(2a)의 주연부를 향해 연장된다. 또한, 복수의 홈(12t)은 평면에서 보았을 때, 칩 탑재 영역(2p1)으로부터 상면(2a)의 주연부를 향해 방사 형상으로 배치되어 있다.
본 실시 형태에서는, 배선 기판(12)의 칩 탑재 영역(2p1)의 외측에 형성한 홈(12t)을 이용하여, 로직 칩 LC의 주위로 압출된 접착재 NCL1이 배선 기판(20)의 상면(2a)을 따라 평면적으로 넓어지는 방향을 제어한다. 이하, 본 실시 형태의 반도체 장치의 제조 방법 중, 제1 칩 탑재 공정에서의 접착재 NCL1의 거동에 대하여 설명한다.
또한, 본 실시 형태에서 설명하는 기술은, 상기 실시 형태 1과 마찬가지로, 절연재 필름(NCF)을 사용하는 경우에서도 적용 가능하다. 그러나, 절연재 페이스트(NCP)를 사용하는 경우의 쪽이, 평면에서 보았을 때 접착재 NCL1의 확대 방향을 알기 쉽다. 따라서, 본 실시 형태에서는, 접착재 NCL1로서, 절연재 페이스트(NCP)를 사용하는 실시 형태를 예시적으로 들어 설명한다.
또한, 상기 실시 형태 1에서 설명한 반도체 장치의 제조 방법 중, 제1 접착재 배치 공정 및 제1 칩 탑재 공정 이외에는, 본 실시 형태에서도 마찬가지로 행한다. 따라서, 본 실시 형태에서는, 중복되는 설명은 생략하고, 제1 접착재 배치 공정 및 제1 칩 탑재 공정을 중심으로 설명한다.
<제1 접착재 배치 공정>
도 53은, 본 실시 형태의 제1 접착재 배치 공정에서는, 도 53에 도시한 바와 같이, 배선 기판(21)의 칩 탑재 영역(2p1)에, 접착재 NCL1을 배치한다. 도 53은, 도 16에 대한 변형예인 배선 기판의 칩 탑재 영역에, 페이스트 형상의 접착재를 배치한 상태를 나타내는 확대 평면도이다.
도 53에 도시한 배선 기판(21)은, 상면(2a)의 절연막(2h)에 복수의 홈(12t)이 형성되어 있는 점, 및 접착재 NCL1이 페이스트 수지로 되어 있는 점을 제외하고, 도 16에 도시한 배선 기판(20)과 마찬가지이다. 따라서, 중복되는 설명은 생략한다.
본 공정에서는, 도 53에 도시한 예에서는, NCP인 접착재 NCL1을 노즐 NZ1(도 30 참조)로부터 토출하여, 칩 탑재 영역(2p1) 위에 접착재 NCL1을 배치한다. 본 실시 형태에서는, 제1 접착재 배치 공정에 이어서 행하는 제1 칩 탑재 공정에서, 접착재 NCL1이 주위로 넓어지므로, 본 공정에서는, 칩 탑재 영역(2p1)의 일부에 접착재 NCL1이 배치되어 있으면 된다. 또한, 접착재 NCL1로서, 절연재 페이스트(NCP)를 사용하는 경우에는, 접착재 NCL1이 넓어질 때, 배선 기판(21)의 요철을 따라 접착재 NCL1이 매립되기 쉽다. 따라서 본 실시 형태에서는, 상기 실시 형태 1에서 설명한 도 19에 도시한 바와 같은, 감압 분위기하에서 접착재 NCL1을 배선 기판(20)에 밀착시키는 공정은, 생략할 수 있다.
또한, 도 53에 도시한 예에서는, 평면에서 보았을 때, 칩 탑재 영역(2p1)의 중앙부를 중심으로 하여, 크로스 형상을 그리도록 접착재 NCL1을 배치하는 예를 나타내고 있다. 단, 배치 후의 접착재 NCL1의 평면 형상에는 다양한 변형예가 있다. 예를 들어, 칩 탑재 영역(2p1)의 중앙부에 원형의 접착재 NCL1을 배치하는 방법, 또는, 칩 탑재 영역(2p1)의 복수 개소에 접착재 NCL1을 배치하는 방법 등의 변형예로서 들 수 있다.
<제1 칩 탑재 공정>
다음으로, 본 실시 형태의 제1 칩 탑재 공정에서는, 도 54에 도시한 바와 같이, 로직 칩 LC를 배선 기판(21) 위에 탑재한다. 도 54는 도 53에 도시한 배선 기판의 칩 탑재 영역 위에 로직 칩 LC를 탑재한 상태를 나타내는 확대 평면도이다. 또한, 도 55는, 제1 칩 탑재 공정에서, 도 53에 도시한 배선 기판에 배치된 접착재의 상방에 로직 칩을 배치한 상태를 모식적으로 나타내는 설명도이다. 도 56은, 도 55에 도시한 로직 칩과 배선 기판을 전기적으로 접속한 상태를 모식적으로 나타내는 설명도이다. 또한, 도 57은, 제1 칩 탑재 공정에 있어서, 도 53에 도시한 접착재가 넓어지는 방향을 화살표로 모식적으로 나타내는 설명도이다.
본 공정에서는, 로직 칩 LC를 배선 기판(21) 위에 페이스다운 실장 방식(플립 칩 접속 방식)에 의해 탑재하는 점은, 상기 실시 형태 1에서 설명한 제1 칩 탑재 공정과 마찬가지이다. 이하, 본 실시 형태의 제1 칩 탑재 공정의 상세한 플로우에 대하여 상기 실시 형태 1과의 상위점을 중심으로 설명한다.
본 실시 형태의 제1 칩 탑재 공정에는, 도 55에 도시한 바와 같이, 배선 기판(21)의 칩 탑재 영역(2p1)의 접착재 NCL1 위에 로직 칩 LC(반도체 칩(3))를 반송하는, 제1 칩 반송 공정이 포함된다. 로직 칩 LC는, 이면(3b)측이 본딩 지그(34)에 의해 유지된 상태에서 칩 탑재 영역(2p1)의 접착재 NCL1의 상방으로 반송되고, 소자 형성면측에 위치하는 표면(3a)이 배선 기판(20)의 상면(2a)과 대향하도록 접착재 NCL1의 상방에 배치된다.
또한, 본 실시 형태의 제1 칩 탑재 공정에는, 도 56에 도시한 바와 같이, 본딩 지그(34)를 개재하여 로직 칩 LC의 이면(3b)을 가열하고, 또한, 본딩 지그(34)를 로직 칩 LC의 이면(3b)측으로부터 밀어붙여서, 복수의 본딩 리드(2f)와 복수의 표면 전극(3ap)의 각각을 전기적으로 접속하는, 접합 공정이 포함된다.
접합 공정에서는, 본딩 지그(34)의 가압부(34PR)를, 로직 칩 LC의 이면(3b)측으로 누르고, 배선 기판(21)을 향해 로직 칩 LC를 가압한다. 도 56에 도시한 예에서는, 가압부(34PR)의 면(34a)이 로직 칩 LC의 이면(3b)과 접촉한다. 본 실시 형태에서는, 로직 칩 LC를 배선 기판(21)의 상면(2a)을 향해 근접시킨 후, 로직 칩 LC를 가열함으로써, 복수의 외부 단자(7)와 복수의 본딩 리드(2f)의 각각을 전기적으로 접속한다.
여기서, 본 실시 형태의 제1 칩 탑재 공정에서는, 상기 실시 형태 1에서 설명한 도 25에 도시한 본딩 지그(30)나 각 변형예를 사용할 수도 있다. 그러나, 도 55에 도시한 예에서는, 본딩 지그(34)를 사용하고 있다. 본딩 지그(34)는, 이하의 점에서 상기 실시 형태 1에서 설명한 본딩 지그(30)와 공통된다. 즉, 본딩 지그(34)는, 로직 칩 LC의 이면(3b)측을 유지하는 유지부(30HD)를 갖고 있다. 또한, 본딩 지그(34)는, 로직 칩 LC의 이면(3b)측을 가압하는 가압부(34PR)를 갖고 있다.
또한, 본딩 지그(34)는, 이하의 점에서 상기 실시 형태 1에서 설명한 본딩 지그(30)와 상이하다. 도 55에 도시한 예에서는, 가압부(34PR)의 면(34a)의 면적은, 로직 칩 LC의 이면(3b)보다도 작다. 또한, 본딩 지그(34)는, 도 25에 도시한 본딩 지그(30)와 같은 시일부(30SL)를 구비하고 있지 않다. 이로 인해, 로직 칩 LC의 이면(3b)의 주연부는, 본딩 지그(34)의 가압부(34PR)로부터 노출되어 있다.
본 실시 형태에서는, 도 57에 도시한 바와 같이, 배선 기판(12)의 칩 탑재 영역(2p1)의 외측에 복수의 홈(12t)이 형성되어 있다. 이 복수의 홈(12t)을 형성함으로써, 본 공정에서는, 접착재 NCL1이 홈(12t)의 연장 방향을 따라서 넓어지기 쉬워진다. 이로 인해, 도 56에 도시한 바와 같이 본딩 지그(34)로 로직 칩 LC를 배선 기판(21)을 향해 밀어붙이면, 도 57에 화살표로 모식적으로 나타낸 바와 같이, 접착재 NCL1은, 상기 제1 접착재 배치 공정에서 도포된 위치로부터, 칩 탑재 영역(2p1)의 윤곽을 넘어, 디바이스 영역(20a)의 주연부를 향해 넓어진다. 이 결과, 도 56에 도시한 바와 같이, 로직 칩 LC의 주위로 압출된 접착재 NCL1은, 로직 칩 LC의 두께 방향으로는 넓어지기 어려워진다. 즉, 본 실시 형태에 의하면, 접착재 NCL1은, 배선 기판(21)의 상면(2a)을 따라 평면적으로 넓어지기 쉽게 함으로써, 로직 칩 LC의 두께 방향으로 넓어지는 것을 억제한다.
따라서, 본 실시 형태의 경우, 본딩 지그(34)와 같이, 로직 칩 LC의 이면(3b) 전체를 덮지 않는 지그를 사용한 경우에도, 로직 칩 LC의 이면(3b)측으로 접착재 NCL1이 돌아 들어가는 것을 억제할 수 있다.
또한, 본 실시 형태에서는, 로직 칩 LC의 두께 방향으로 접착재 NCL1이 넓어지는 것을 억제하므로, 도 25에 도시한 시일부(30SL)를 설치하지 않아도, 본딩 지그(34)에 접착재 NCL1이 부착되기 어렵다. 이 결과, 가열에 의해 열화되기 쉬운 수지제의 부재를 설치하지 않아도 되므로, 본딩 지그(34)는 메인터넌스가 용이하다.
또한, 도 27에 도시한 수지 필름(32)을 개재하지 않고 로직 칩 LC와 배선 기판(21)을 전기적으로 접속할 수 있으므로, 상기 실시 형태 1에서 설명한 1 패스 실장 방식으로 로직 칩 LC를 탑재할 수 있다.
단, 본 실시 형태에 대한 변형예로서는, 상기 실시 형태에서 설명한 본딩 지그(30)나, 각 변형예인 본딩 지그를 사용할 수 있다. 또한, 본 실시 형태에 대한 변형예로서는, 상기 실시 형태 1에서 설명한 2 패스 실장 방식을 적용할 수도 있다.
다음으로, 본 실시 형태의 배선 기판(21)에 형성된 복수의 홈(12t)에 대하여, 바람직한 형태를 설명한다. 우선, 도 52에 도시한 바와 같이, 본 실시 형태에서는, 칩 탑재 영역(2p1)의 중앙부에, 복수의 본딩 리드(2f)를 일괄적으로 노출시키는, 개구부(2hk)가 형성되어 있다. 도 52에 도시한 예에서는, 절연막(2h)의 중앙에 형성된 개구부(2hk)는, Y 방향을 따라서 연장되도록 형성되어 있다.
제1 칩 탑재 공정에서의 접착재 NCL1(도 56 참조)의 거동을 고려하면, 도 52와 같이, 칩 탑재 영역(2p1) 내에 큰 개구부(2hk)가 형성되어 있는 경우, 개구부(2hw)의 연장 방향을 따라서, 접착재 NCL1이 넓어지기 쉬워진다. 즉, 도 52에 도시한 예의 경우, Y 방향으로 넓어지는 접착재 NCL1의 양은, X 방향으로 넓어지는 접착재 NCL1의 양보다도, 상대적으로 많아지기 쉽다.
따라서, 도 52에 도시한 바와 같이, 개구부(2hk)의 연장선상으로 Y 방향을 따라서 연장되도록 배치되는 복수의 홈(12t)의 배치 밀도는, Y 방향에 직교하는 X 방향을 따라서 연장되도록 배치되는 복수의 홈(12t)의 배치 밀도보다도 크게 하는 것이 바람직하다. 이에 의해, 중앙부의 개구부(2hk)의 연장선상에 있어서, 접착재 NCL1(도 56 참조)이 로직 칩 LC(도 56 참조)의 두께 방향으로 넓어지는 것을 억제할 수 있다.
또한, 복수의 홈(12t)은, 배선 기판(21)에 형성된 복수의 배선(2d: 도 56 참조)을 덮는 보호막인 절연막(2h)에 형성되어 있다. 따라서, 홈(12t)을 형성함으로써, 배선(2d)의 일부 또는 전부가 노출되어버리면, 배선(2d)의 손상, 혹은 인접하는 배선(2d)끼리의 접속 등의 우려가 발생한다. 따라서, 배선(2d)을 보호하는 관점에서는, 이하의 구성이 바람직하다.
우선, 도 52에 도시한 복수의 복수의 홈(12t)의 각각은, 절연막(2h)으로 덮여 있는 배선(2d)의 연장 방향을 따라서 연장되도록 형성하는 것이 바람직하다. 다시 말하면, 복수의 홈(12t)의 각각은, 절연막(2h)으로 덮이는 배선(2d) 중, 인접하는 배선(2d)의 사이에 형성하는 것이 바람직하다. 배선(2d)을 따라서 홈(12t)을 형성하면, 배선(2d) 중, 홈(12t)에 있어서 절연막(2h)으로부터 노출되는 부분을 저감할 수 있다.
또한, 배선(2d)의 일부가 절연막(2h)으로부터 노출되어 있는 경우라도, 홈(12t)이 접착재 NCL1이나 접착재 NCL2에 의해 덮여 있으면, 배선(2d)을 보호할 수 있다. 따라서, 복수의 홈(12t)은, 상기 실시 형태 1에서 설명한 제2 칩 탑재 공정에서, 접착재 NCL2가 넓어지는 영역의 범위 내에 형성되어 있는 것이 바람직하다. 또한, 도 52에 도시한 바와 같이, 복수의 홈(12t)이 칩 탑재 영역(2p2)의 범위 내에 형성되어 있는 것이 특히 바람직하다. 칩 탑재 영역(2p2)의 내부에 수용되도록 복수의 홈(12t)을 형성하면, 복수의 홈(12t)을 접착재 NCL1 또는 접착재 NCL2에 의해 확실히 덮을 수 있다.
또한, 접착재 NCL1이 넓어지는 방향을, 안정적으로 제어하는 관점에서는, 홈(12t)의 일부가 칩 탑재 영역(2p1)의 내부에 형성되어 있는 것이 바람직하다. 예를 들어, 도 52에 도시한 예에서는, 절연막(2h)에는, 칩 탑재 영역(2p1)의 외측 테두리를 구성하는 각 변을 따라서, 각각 복수의 본딩 리드(2f)를 일괄적으로 노출시키는 복수의 개구부(2hw)가 형성되어 있다. 그리고 복수의 홈(12t)의 각각은, 복수의 개구부(2hw) 중 어느 하나에 연결되어 있다. 이로 인해, 복수의 홈(12t)의 각각의 선단 부분은 칩 탑재 영역(2p1)의 내부에 형성되어 있다. 홈(12t) 중 일부를 칩 탑재 영역(2p1)의 내부에 형성하면, 접착재 NCL1의 확대 방향의 제어를 개시하는 타이밍이 빨라지므로, 안정적으로 제어하는 것이 가능해진다.
본 실시 형태는, 상기한 상이점을 제외하고, 상기 실시 형태 1과 마찬가지이다. 따라서, 중복되는 설명은 생략한다.
(변형예)
다음으로, 도 52 내지 도 57을 이용하여 설명한 실시 형태에 대한 변형예를 설명한다. 도 58은 도 52에 도시한 반도체 장치에 대한 변형예인 반도체 장치가 구비하는 칩 탑재면측의 평면도이다. 또한, 도 59는, 도 58에 도시한 반도체 장치의 로직 칩을 탑재하는 영역의 경계 부분을 확대하여 나타내는 확대 평면도이다. 또한, 도 60은 도 59의 A-A선을 따른 확대 단면도이다. 또한, 도 61은, 도 59에 대한 변형예인 반도체 장치의 로직 칩을 탑재하는 영역의 경계 부분을 확대하여 나타내는 확대 평면도이다.
도 58 내지 도 60에 도시한 반도체 장치(11h1)는, 배선 기판(12h1)의 상면(2a) 측을 덮는, 절연막(2h)이 절연막(2h1) 위에 절연막(2h2)이 적층된, 적층 구조로 되어 있는 점에서 도 52에 도시한 반도체 장치(11)와 상이하다.
도 58에 도시한 예에서는, 절연막(2h1)은, 칩 탑재 영역(2p1)을 포함하는, 배선 기판(12h1)의 상면(2a)측 전체를 덮도록 형성되어 있다. 단, 개구부(2hw)가 형성되어 있는 부분은 제외한다. 한편, 절연막(2h2)은, 칩 탑재 영역(2p1)에는 형성되지 않고, 칩 탑재 영역(2p1)의 주위를 둘러싸도록 형성되어 있다.
또한, 반도체 장치(11h1)의 경우, 절연막(2h)에 형성된 복수의 홈(12t)의 각각은, 상층에 배치되는 절연막(2h2)에 형성되고, 절연막(2h1)에는 홈(12t)이 형성되지 않는다. 즉, 복수의 본딩 리드(2f)에 접속되는 복수의 배선(2d)의 각각은, 하층의 절연막(2h1)으로 덮여 있다. 이로 인해, 본 변형예에 의하면, 홈(12t)에 의해 배선(2d)이 노출되어버리는 경우가 없으므로, 도 58에 도시한 반도체 장치(11h1)와 비교하여, 홈(12t)의 형상에 대한 제약이 적다. 다시 말하면, 본 변형예에 의하면, 접착재 NCL1의 확대를 제어하는 관점에서 최적의 형상으로 홈(12t)을 형성할 수 있다.
이로 인해, 예를 들어, 도 59에 도시한 예에서는, 홈(12t)은 복수의 배선(2d)에 걸쳐 형성되어 있다. 이 경우, 홈(12t)의 홈 폭은 커지므로, 용이하게 가공할 수 있다.
또한, 본 변형예에 의하면, 복수의 배선(2d)의 각각은, 하층의 절연막(2h1)으로 덮여 있으므로, 홈(12t)의 일부에 접착재 NCL1 또는 접착재 NCL2가 매립되지 않는 부분이 있어도 된다. 이로 인해, 도 58에 도시한 예에서는, 홈(12t)이 칩 탑재 영역(2p2)의 외측까지 연장되도록 형성되어 있다. 이와 같이 홈(12t)을 칩 탑재 영역(2p2)의 외측까지 연장되도록 형성하면, 상기 실시 형태 1에서 설명한, 제2 칩 탑재 공정에 있어서, 접착재 NCL2가 넓어지는 방향을 홈(12t)에 의해 제어할 수 있다. 상기 실시 형태 1에서 설명한 예에서는, 제2 칩 탑재 공정에서 탑재되는 적층체 MCS의 두께가 충분히 두꺼우므로, 적층체 MCS의 주위로 압출된 접착재 NCL2가 적층체 MCS의 두께 방향으로 넓어진 경우에도, 본딩 지그에 접촉할 우려는 작았다. 그러나, 예를 들어, 복수의 메모리 칩 MC1, MC2, MC3, MC4를 순차 탑재하는 경우 등, 제2 층째 이후에 적층되는 반도체 칩(3)의 두께가 얇고, 이면(3b)측에 접착재 NCL2가 도달될 우려가 있는 경우도 있다. 이 경우에는, 상기한 바와 같이, 홈(12t)이 칩 탑재 영역(2p2)의 외측까지 연장되도록 형성하고, 접착재 NCL2의 넓어지는 방향을 제어하는 것이 바람직하다.
또한, 도 58에 대한 또 다른 변형예로서는, 도 61에 도시한 반도체 장치(11h2)와 같이, 배선 기판(12h2)의 상면(2a) 측을 덮는, 절연막(2h1) 및 절연막(2h2)에, 각각 복수의 홈(12t)을 형성할 수도 있다. 도 61에 도시한 변형예에서는, 절연막(2h1)에는, 칩 탑재 영역(2p1)의 내측으로부터 배선 기판(12h2)의 주연부를 향해 연장되는 복수의 홈(12t1)이 형성되어 있다. 또한, 절연막(2h1)을 덮는 절연막(2h2)에는, 복수의 홈(12t2)이 형성되어 있다. 또한, 평면에서 보았을 때, 복수의 홈(12t2)의 각각은, 복수의 홈(12t1)의 각각보다도 배선 기판(12h2)의 외주측에 형성되어 있다.
상기 실시 형태 1에서 설명한 바와 같이, 로직 칩 LC와 배선 기판의 간격이 작은 경우, 로직 칩 LC의 바로 아래에 복수층의 절연막(2h)을 형성하는 것은 어렵다. 이로 인해, 절연막(2h1)에 홈(12t)을 형성하지 않는 경우에는, 도 59에 도시한 바와 같이, 홈(12t)은 칩 탑재 영역(2p1)의 내측까지 연장시키는 것이 어렵다.
그러나, 도 61에 도시한 변형예에 의하면, 절연막(2h1)에 복수의 홈(12t1)을 형성함으로써, 홈(12t1)을 칩 탑재 영역(2p1)까지 연장시킬 수 있다. 또한, 도 61에 도시한 변형예의 경우, 홈(12t1)의 연장 거리는 짧게 하여도, 절연막(2h2)에 형성된 복수의 홈(12t2)에 의해, 접착재 NCL1의 넓어지는 방향을 제어할 수 있다.
또한, 도 62에 도시한 반도체 장치(11h3)는, 배선 기판(12h3)의 상면(2a)측을 덮는, 절연막(2h)에 형성된 개구부(2hw)가, 복수의 본딩 리드(2f)의 본딩 위치에, 각각 설치되어 있는 점에서, 도 52에 도시한 반도체 장치(11)와 상이하다. 도 62는, 도 52에 도시한 반도체 장치에 대한 변형예인 반도체 장치의 로직 칩을 탑재하는 영역의 경계 부분을 확대하여 나타내는 확대 평면도이다.
배선 기판(12h3)의 경우, 본딩 리드(2f)의 본딩 위치에, 선택적으로 개구부(2hw)를 형성하고 있으므로, 칩 탑재 영역(2p1)의 내부에도, 홈(12t)을 형성하고 있다. 이에 의해, 접착재 NCL1(도 52 참조)이 넓어지는 방향을, 칩 탑재 영역(2p1) 내로부터 제어할 수 있다.
또한, 도 62에 도시한 변형예는, 대표적으로 도 52에 도시한 반도체 장치(11)에 대한 변형예로서 나타냈지만, 도 58 내지 도 61을 이용하여 설명한 각 변형예와 조합하는 것도 가능하다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어 상기 실시 형태 1 내지 상기 실시 형태 3에서는, 복수의 반도체 칩(3)을 적층한 반도체 장치를 예로 들어 설명하였지만, 배선 기판(2) 위에 적층되는 반도체 칩(3)의 수는 한정되지 않는다. 예를 들어, 도 63에 도시한 반도체 장치(13)와 같이, 배선 기판(2) 위에 1장의 반도체 칩(3)이 탑재된 패키지에 있어서, 상기한 기술을 적용할 수 있다. 반도체 장치(13)의 경우, 반도체 칩(3)의 주위로 압출된 접착재 NCL의 높이가, 반도체 칩(3)의 이면(3b)의 높이보다도 높아지는 것을 억제함으로써, 패키지의 두께가 커져 버리는 것을 억제할 수 있다.
또한, 상기 실시 형태에서는, 상단측에 탑재되는 적층체 MCS의 평면 사이즈 쪽이 하단측에 탑재되는 로직 칩 LC의 평면 사이즈보다도 큰 경우에 대하여 설명하였다. 그러나, 적층체 MCS의 평면 사이즈 쪽이 하단측에 탑재되는 로직 칩 LC의 평면 사이즈보다도 작은 경우에 적용할 수 있다.
또한, 상기 실시 형태에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서, 상기한 각 실시 형태끼리, 혹은, 각 실시 형태에서 설명한 각 변형예끼리를 조합하여 적용할 수 있다.
또한, 상기 각 실시 형태에서 설명한 반도체 장치의 제조 방법에 대하여 기술적 사상을 추출하면, 하기와 같이 표현할 수 있다.
〔부기 1〕
(a) 칩 탑재면, 상기 칩 탑재면에 형성된 복수의 단자, 및 상기 칩 탑재면과는 반대측의 실장면을 갖는 배선 기판을 준비하는 공정,
(b) 상기 배선 기판의 상기 칩 탑재면에 제1 접착재를 배치하는 공정,
(c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 있어서 노출되는 복수의 제1 표면 전극, 상기 복수의 제1 표면 전극의 각각에 접합된 복수의 제1 범프 전극, 상기 제1 표면과는 반대측의 제1 이면, 상기 제1 이면에 형성된 제1 이면 전극, 및 상기 복수의 제1 표면 전극 중 일부와 상기 제1 이면 전극을 전기적으로 접속하는 관통 전극을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 칩 탑재면과 대향하도록, 상기 제1 접착재를 개재하여 상기 배선 기판의 상기 칩 탑재면에 탑재하고, 상기 복수의 단자와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정
을 포함하고,
상기 (c) 공정은,
본딩 지그를 개재하여 상기 제1 반도체 칩의 상기 제1 이면측을 가열하고, 또한, 상기 본딩 지그를 상기 제1 반도체 칩의 상기 제1 이면측으로부터 밀어붙여서, 상기 복수의 단자와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정
을 포함하고,
상기 본딩 지그는, 상기 제1 반도체 칩을 흡착 유지하는 유지부, 상기 (c) 공정에서 상기 제1 반도체 칩의 상기 제1 이면으로 밀어붙이는 가압부, 및 상기 (c) 공정에서 상기 제1 반도체 칩의 상기 제1 이면의 주연부에 밀착하는 시일부를 구비하고,
상기 시일부는, 평면에서 보았을 때 프레임 형상으로 형성되고,
평면에서 보았을 때 상기 시일부의 내측에서는, 상기 가압부의 제2 면이 노출되고,
상기 가압부의 상기 제2 면의 일부에는, 상기 제1 이면 전극의 두께보다도 깊은 오목부가 형성되고,
상기 (c) 공정에서는, 상기 제1 이면 전극은, 상기 오목부 내에 수용되고, 상기 제2 면과 상기 제1 이면이 접촉하는, 반도체 장치의 제조 방법.
〔부기 2〕
(a) 칩 탑재면, 상기 칩 탑재면에 형성된 복수의 단자, 및 상기 칩 탑재면과는 반대측의 실장면을 갖는 배선 기판을 준비하는 공정,
(b) 상기 배선 기판의 상기 칩 탑재면에 제1 접착재를 배치하는 공정,
(c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 있어서 노출되는 복수의 제1 표면 전극, 상기 복수의 제1 표면 전극의 각각에 접합된 복수의 제1 범프 전극, 및 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 칩 탑재면과 대향하도록, 상기 제1 접착재를 개재하여 상기 배선 기판의 상기 칩 탑재면에 탑재하고, 상기 복수의 단자와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정
을 포함하고,
상기 (b) 공정에는,
(b1) 필름 반송 지그를 개재하여 필름 형상으로 형성된 상기 제1 접착재를 유지하고,
상기 배선 기판의 상기 칩 탑재면 위에 반송하는 공정,
(b2) 필름 반송 지그에 설치된 복수의 돌출부를 상기 제1 접착재로 밀어붙여서, 상기 제1 접착재를 국소적으로 밀어붙이는 공정,
(b3) 감압 분위기하에서, 상기 제1 접착재를 상기 배선 기판의 상기 칩 탑재면을 향해 밀어붙임으로써, 상기 제1 접착재와 상기 배선 기판의 상기 칩 탑재면을 밀착시키는 공정
이 포함되는, 반도체 장치의 제조 방법.
〔부기 3〕
칩 탑재면, 상기 칩 탑재면에 형성된 복수의 단자, 상기 칩 탑재면에 형성되고, 상기 복수의 단자와 전기적으로 접속되는 복수의 배선, 상기 복수의 배선을 덮도록 형성된 절연막, 및 상기 칩 탑재면과는 반대측의 실장면을 갖는 배선 기판과,
제1 표면, 상기 제1 표면에 있어서 노출되는 복수의 제1 표면 전극, 상기 복수의 제1 표면 전극의 각각에 접합된 복수의 제1 범프 전극, 및 상기 제1 표면과는 반대측의 제1 이면을 갖고, 상기 제1 표면이 상기 배선 기판의 상기 칩 탑재면의 상기 제1 칩 탑재 영역과 대향하도록, 제1 접착재를 개재하여 상기 배선 기판의 상기 칩 탑재면에 탑재되는 제1 반도체 칩
을 포함하고,
상기 배선 기판의 상기 절연막에는, 평면에서 보았을 때, 상기 제1 칩 탑재 영역으로부터 상기 배선 기판의 주연부를 향해 연장되는 복수의 홈이 형성되어 있는, 반도체 장치.
〔부기 4〕
부기 3에 있어서,
상기 절연막의 상기 제1 칩 탑재 영역과 겹치는 부분에는, 제1 방향을 따라서 연장되고, 또한, 상기 복수의 단자를 일괄적으로 노출시키는 제1 개구부가 형성되고,
상기 복수의 홈 중, 상기 제1 개구부의 연장선상으로 상기 제1 방향을 따라서 연장되도록 배치되는 복수의 제1 홈의 배치 밀도는, 상기 제1 방향에 직교하는 제2 방향을 따라서 연장되도록 배치되는 복수의 제2 홈의 배치 밀도보다도 큰, 반도체 장치.
〔부기 5〕
부기 3에 있어서,
상기 복수의 홈의 각각의 일부는, 상기 제1 칩 탑재 영역의 내부에 형성되어 있는, 반도체 장치.
〔부기 6〕
부기 3에 있어서,
상기 절연막은, 상기 복수의 배선을 덮는 제1 절연막과, 상기 제1 절연막의 일부를 덮도록 적층된 제2 절연막을 갖고,
상기 복수의 홈은, 상기 제2 절연막에 형성되어 있는, 반도체 장치.
〔부기 7〕
부기 6에 있어서,
상기 제2 절연막은, 평면에서 보았을 때, 상기 제1 칩 탑재 영역과 겹치지 않는 위치에 형성되고,
상기 제1 절연막에는, 상기 복수의 홈 중 복수의 제1 홈이 형성되고,
상기 제2 절연막에는, 상기 복수의 홈 중 복수의 제2 홈이 형성되는, 반도체 장치.
〔부기 8〕
부기 6에 있어서,
상기 제1 절연막에는, 상기 복수의 홈이 형성되지 않은, 반도체 장치.
1, 11, 11h1, 11h2, 11h3, 13: 반도체 장치
2, 12, 12h1, 12h2, 12h3, 20, 21: 배선 기판
2a: 상면(면, 칩 탑재면)
2b: 하면(면, 실장면)
2c: 측면
2d: 배선
2d1: 배선
2d2: 비아 배선
2e: 절연층(코어층)
2f: 복수의 본딩 리드(단자, 칩 탑재면측 단자, 전극)
2g: 랜드
2h, 2h1, 2h2: 절연막(솔더 레지스트막)
2k: 절연막(솔더 레지스트막)
2hk, 2hw: 개구부
2kw: 개구부
2p1, 2p2: 칩 탑재 영역(칩 탑재부)
3: 반도체 칩
3a: 표면(주면, 상면)
3ap, 3ap1, 3ap2: 표면 전극(전극, 패드, 표면측 패드)
3b: 이면(주면, 하면)
3bp: 이면 전극(전극, 패드, 이면측 패드)
3c: 측면
3d: 배선층(칩 배선층)
3tsh: 구멍(구멍, 개구부)
3tsv: 관통 전극
4: 밀봉체(수지체)
4a: 상면(면, 표면)
4b: 하면(면, 이면, 실장면)
4c: 측면
5: 땜납 볼(외부 단자, 전극, 외부 전극)
6: 밀봉체(칩 적층체용 밀봉체, 칩 적층체용 수지체)
6a: 언더필 수지
7: 외부 단자(돌기 전극, 도전성 부재, 범프 전극)
7a: 땜납재
7b: 돌기 전극
7c: 땜납재
12t, 12t1, 12t2: 홈
20a: 디바이스 영역
20b: 프레임부(외측 프레임)
20c: 다이싱 라인(다이싱 영역)
25: 마스크
26: 지지 기재
27: 보호층
28: 연마 지그
30, 30h1, 30h2, 30h3, 30h4, 30h5, 30h6, 31, 33, 34: 본딩 지그
30a: 면(가압면)
30b: 면(밀착면)
30BD: 지지부
30CV: 오목부
30DG: 홈부
30FL: 수지막
30HD: 유지부
30HT: 열원
30PR: 가압부
30SH: 흡기 구멍(시일부용 유지부)
30SL: 시일부
30ST: 단차부
31a: 가압면
32: 수지 필름(필름)
34a: 면
34PR: 가압부
35: 접착층
40: 다이싱 블레이드(회전 날)
41: 테이프재(다이싱 테이프)
AS: 어드레스선(신호선)
BDL: 접착층
CR1: 코어 회로(주 회로)
CR2: 코어 회로(주 회로)
CU: 제어 회로
DR: 전원 회로(구동 회로)
DR1: 전원 회로(입출력용 전원 회로)
DR2: 전원 회로(코어용 전원 회로)
DR3: 전원 회로(입출력용 전원 회로)
DR4: 전원 회로(코어용 전원 회로)
DS: 데이터선(신호선)
GIF: 외부 인터페이스 회로(외부 입출력 회로)
HPZ: 부분
LC: 로직 칩(반도체 칩)
MC1, MC2, MC3, MC4: 메모리 칩(반도체 칩)
MCS: 적층체(메모리 칩 적층체, 반도체 칩 적층체, 반도체 칩)
MM: 주기억 회로(메모리 회로)
MR: 메모리 영역(메모리 회로 소자 배열 영역)
NCF: 절연재 필름
NCL, NCL1, NCL2: 접착재(절연성 접착재)
NIF: 내부 인터페이스 회로(내부 입출력 회로)
NS1, NS2: 입출력 회로
NZ1, NZ2: 노즐
OS: 신호선
PU: 연산 처리 회로
RL: 탄성재
SG: 신호선
SM: 보조 메모리 회로(메모리 회로)
ST: 기재(조립 기재)
STa: 조립면
TP1, TP2: 필름 반송 지그
TPa: 면
TPb: 돌출부
TPf: 수지막
TPh: 흡기 구멍
V1, V2, V3: 전원선
VC: 감압 챔버(감압실, 진공 챔버)
WH: 웨이퍼(반도체 기판)
WHb: 반대측의 이면(주면, 하면)
WHs: 표면(주면, 상면)

Claims (20)

  1. (a) 칩 탑재면, 상기 칩 탑재면에 형성된 복수의 단자, 및 상기 칩 탑재면과는 반대측의 실장면을 갖는 배선 기판을 준비하는 공정,
    (b) 상기 배선 기판의 상기 칩 탑재면에 제1 접착재를 배치하는 공정,
    (c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 있어서 노출되는 복수의 제1 표면 전극, 상기 복수의 제1 표면 전극의 각각에 접합된 복수의 제1 범프 전극, 및 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 칩 탑재면과 대향하도록, 상기 제1 접착재를 개재하여 상기 배선 기판의 상기 칩 탑재면에 탑재하고, 상기 복수의 단자와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정
    을 포함하고,
    상기 (c) 공정은,
    (c1) 본딩 지그로 상기 제1 반도체 칩의 상기 제1 이면을 흡착 유지하여, 상기 제1 반도체 칩을 상기 제1 접착재 위로 반송하는 공정,
    (c2) 상기 본딩 지그를 개재하여 상기 제1 반도체 칩의 상기 제1 이면측을 가열하고, 또한, 상기 본딩 지그를 상기 제1 반도체 칩의 상기 제1 이면측으로부터 밀어붙여서, 상기 복수의 단자와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정
    을 포함하고,
    상기 본딩 지그는, 상기 제1 반도체 칩을 흡착 유지하는 유지부, 상기 (c2)공정에서 상기 제1 반도체 칩의 상기 제1 이면에 밀어붙이는 가압부, 및 상기 (c2) 공정에서 상기 제1 반도체 칩의 상기 제1 이면의 주연부에 밀착하는 시일부를 구비하고,
    상기 시일부 중, 상기 제1 반도체 칩의 상기 제1 이면과 대향하는 제1 면은 수지로 형성되어 있는, 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 시일부는, 평면에서 보았을 때 프레임 형상으로 형성되고,
    평면에서 보았을 때 상기 시일부의 내측에서는, 상기 가압부의 제2 면이 노출되고,
    상기 (c2) 공정에서는, 상기 제1 반도체 칩의 상기 제1 이면의 주연부의 전체 둘레에 걸쳐, 상기 시일부의 상기 제1 면과 상기 제1 반도체 칩의 상기 제1 이면이 밀착하고, 또한, 상기 가압부의 상기 제2 면과 상기 제1 반도체 칩의 일부가 접촉하는, 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 시일부는, 상기 가압부로부터 착탈 가능하게 형성되고,
    상기 (c2) 공정에서는, 상기 시일부는, 상기 가압부에 형성된 시일부용 유지부에 유지되어 있는, 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 가압부에는, 상기 시일부를 흡착 유지하는 흡기 구멍이 형성되어 있는, 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 시일부는, 상기 제1 면을 갖는 수지막과, 상기 수지막이 형성된 지지부를 구비하는, 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 가압부 중, 상기 (c2) 공정에서 상기 제1 반도체 칩과 대향하는 제2 면의 면적은, 상기 제1 반도체 칩의 상기 제1 이면의 면적보다도 크고,
    상기 가압부의 상기 제2 면에는, 상기 시일부의 상기 제1 면을 갖는 수지막이 형성되어 있는, 반도체 장치의 제조 방법.
  7. 제2항에 있어서,
    상기 가압부에는, 평면에서 보았을 때 프레임 형상으로 형성된 홈부가 형성되고,
    전체가 수지로 이루어지는 상기 시일부가, 상기 프레임 형상의 상기 홈부에 삽입되는, 반도체 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 홈부의 양측면이, 상기 가압부의 상기 제2 면에 대하여 90°미만의 각도로 경사지는 경사면으로 되어 있는, 반도체 장치의 제조 방법.
  9. 제2항에 있어서,
    전체가 수지로 이루어지는 상기 시일부를 유지하는 위치에 단차부가 설치되고,
    상기 단차부의 측면은, 상기 가압부의 상기 제2 면에 대하여 90°미만의 각도로 경사지는 경사면으로 되어 있는, 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 반도체 칩은, 상기 복수의 제1 표면 전극 중 일부와 전기적으로 접속되는 제1 이면 전극, 및 상기 복수의 제1 표면 전극 중 일부와 상기 제1 이면 전극을 전기적으로 접속하는 관통 전극을 갖고 있는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 시일부는, 평면에서 보았을 때 프레임 형상으로 형성되고,
    평면에서 보았을 때 상기 시일부의 내측에서는, 상기 가압부의 제2 면이 노출되고,
    상기 가압부의 상기 제2 면의 일부에는, 상기 제1 이면 전극의 두께보다도 깊은 오목부가 형성되고,
    상기 (c2) 공정에서는, 상기 제1 이면 전극은, 상기 오목부 내에 수용되고, 상기 제2 면과 상기 제1 이면이 접촉하는, 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    (d) 상기 제1 반도체 칩의 상기 제1 이면에 제2 접착재를 배치하는 공정,
    (e) 상기 (d) 공정의 후, 제2 표면, 상기 제2 표면에 있어서 노출되는 복수의 제2 표면 전극, 상기 복수의 제2 표면 전극의 각각에 접합된 복수의 제2 범프 전극, 및 상기 제2 표면과는 반대측의 제2 이면을 갖는 제2 반도체 칩을, 상기 제2 반도체 칩의 상기 제2 표면이 상기 제1 반도체 칩의 상기 제1 이면과 대향하도록, 상기 제2 접착재를 개재하여 상기 제1 반도체 칩의 상기 제1 이면에 탑재하고, 상기 제1 반도체 칩의 상기 제1 이면에 형성된 복수의 상기 제1 이면 전극과 제2 반도체 칩의 상기 복수의 제2 표면 전극을 전기적으로 접속하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 (b) 공정에는,
    (b1) 필름 반송 지그를 개재하여 필름 형상으로 형성된 상기 제1 접착재를 유지하고, 상기 배선 기판의 상기 칩 탑재 면 위로 반송하는 공정,
    (b2) 상기 필름 반송 지그에 설치된 복수의 돌출부를 상기 제1 접착재로 밀어붙여서, 상기 제1 접착재를 국소적으로 가압하는 공정,
    (b3) 감압 분위기하에서, 상기 제1 접착재를 상기 배선 기판의 상기 칩 탑재면을 향해 밀어붙임으로써, 상기 제1 접착재와 상기 배선 기판의 상기 칩 탑재면을 밀착시키는 공정
    이 포함되는, 반도체 장치의 제조 방법.
  14. 제1항에 있어서,
    상기 배선 기판의 상기 칩 탑재면은, 상기 배선 기판의 상기 칩 탑재면측에 형성된 복수의 배선을 덮고, 또한, 복수의 단자가 노출되는 개구부가 형성된 절연막으로 덮이고,
    상기 절연막에는, 평면에서 보았을 때, 상기 (c) 공정에서 상기 제1 반도체 칩과 두께 방향으로 겹치는 제1 칩 탑재 영역으로부터 외측을 향해 연장되는 복수의 홈이 형성되어 있는, 반도체 장치의 제조 방법.
  15. (a) 칩 탑재면, 상기 칩 탑재면에 형성된 복수의 단자, 상기 칩 탑재면에 형성되고, 상기 복수의 단자와 전기적으로 접속되는 복수의 배선, 상기 복수의 배선을 덮도록 형성된 절연막, 및 상기 칩 탑재면과는 반대측의 실장면을 갖는 배선 기판을 준비하는 공정,
    (b) 상기 배선 기판의 상기 칩 탑재면의 제1 칩 탑재 영역에 제1 접착재를 배치하는 공정,
    (c) 상기 (b) 공정의 후, 제1 표면, 상기 제1 표면에 있어서 노출되는 복수의 제1 표면 전극, 상기 복수의 제1 표면 전극의 각각에 접합된 복수의 제1 범프 전극, 및 상기 제1 표면과는 반대측의 제1 이면을 갖는 제1 반도체 칩을, 상기 제1 반도체 칩의 상기 제1 표면이 상기 배선 기판의 상기 칩 탑재면의 상기 제1 칩 탑재 영역과 대향하도록, 상기 제1 접착재를 개재하여 상기 배선 기판의 상기 칩 탑재면에 탑재하고, 상기 복수의 단자와 상기 복수의 제1 표면 전극을 전기적으로 접속하는 공정
    을 포함하고,
    상기 배선 기판의 상기 절연막에는, 평면에서 보았을 때, 상기 제1 칩 탑재 영역으로부터 외측을 향해 연장되는 복수의 홈이 형성되어 있는, 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 절연막의 상기 제1 칩 탑재 영역과 겹치는 부분에는, 제1 방향을 따라서 연장되고, 또한, 상기 복수의 단자를 일괄적으로 노출시키는 제1 개구부가 형성되고,
    상기 복수의 홈 중, 상기 제1 개구부의 연장선상으로 상기 제1 방향을 따라서 연장되도록 배치되는 복수의 제1 홈의 배치 밀도는, 상기 제1 방향에 직교하는 제2 방향을 따라서 연장되도록 배치되는 복수의 제2 홈의 배치 밀도보다도 큰, 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 복수의 홈의 각각의 일부는, 상기 제1 칩 탑재 영역의 내부에 형성되어 있는, 반도체 장치의 제조 방법.
  18. 제15항에 있어서,
    상기 절연막은, 상기 복수의 배선을 덮는 제1 절연막과, 상기 제1 절연막의 일부를 덮도록 적층된 제2 절연막을 갖고,
    상기 복수의 홈은, 상기 제2 절연막에 형성되어 있는, 반도체 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 절연막은, 평면에서 보았을 때, 상기 제1 칩 탑재 영역과 겹치지 않는 위치에 형성되고,
    상기 제1 절연막에는, 상기 복수의 홈 중 복수의 제1 홈이 형성되고,
    상기 제2 절연막에는, 상기 복수의 홈 중 복수의 제2 홈이 형성되는, 반도체 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 제1 절연막에는, 상기 복수의 홈이 형성되어 있지 않은, 반도체 장치의 제조 방법.
KR1020140188267A 2013-12-25 2014-12-24 반도체 장치의 제조 방법 KR20150075386A (ko)

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