TW201535538A - 半導體裝置之製造方法 - Google Patents

半導體裝置之製造方法 Download PDF

Info

Publication number
TW201535538A
TW201535538A TW103143047A TW103143047A TW201535538A TW 201535538 A TW201535538 A TW 201535538A TW 103143047 A TW103143047 A TW 103143047A TW 103143047 A TW103143047 A TW 103143047A TW 201535538 A TW201535538 A TW 201535538A
Authority
TW
Taiwan
Prior art keywords
wafer
back surface
semiconductor
semiconductor device
bonding
Prior art date
Application number
TW103143047A
Other languages
English (en)
Inventor
Yoshihiro Ono
Shinji Watanabe
Tsuyoshi Kida
Kentaro Mori
Kenji Sakata
Yusuke Yamada
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW201535538A publication Critical patent/TW201535538A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29015—Shape in top view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29036—Disposition the layer connector covering only portions of the surface to be connected covering only the central area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75252—Means for applying energy, e.g. heating means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75302—Shape
    • H01L2224/75303—Shape of the pressing surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/75318—Shape of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75743—Suction holding means
    • H01L2224/75745—Suction holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

本發明係一種半導體裝置之製造方法，其課題為使半導體裝置之信賴性提升。 解決手段為經由接合治具(30)而將半導體晶片(3)，搬送至配線基板(20)之晶片搭載範圍(2p1)上，直接電性連接半導體晶片(3)與配線基板(20)。將半導體晶片(3)，搭載於配線基板(20)之接合治具(30)係具備：吸附保持邏輯晶片(LC)之保持部(30HD)、按壓於半導體晶片(3)之背面(3b)的按壓部(30PR)、及密著於半導體晶片(3)之背面(3b)周緣部之密封部(30SL)。另外，密封部(30SL)之中，與半導體晶片(3)之背面(3b)的密著面的面(30b)係由樹脂加以形成者。

Description

半導體裝置之製造方法
本發明係有關半導體裝置之製造技術及半導體裝置，例如，有關適用於半導體晶片之電極形成面與配線基板之晶片搭載面呈對向地，於配線基板加以搭載有半導體晶片之半導體裝置而有效的技術。
對於日本特開2007-67175號公報(專利文獻1)或日本特開2005-191053號公報(專利文獻2)，係記載有半導體晶片之電極形成面與配線基板之晶片搭載面呈對向地，以覆晶連接方式，加以搭載半導體晶片於配線基板之半導體裝置之製造方法。對於專利文獻1及專利文獻2，係記載有於配線基板上，藉由NCP(Non-Conductive Paste)而配置半導體晶片之後，按壓晶片背面而將半導體晶片連接於封裝基板者。
另外，對於日本登錄實用新案第3067421號公報(專利文獻3)，係記載有：於配置有向異性導電薄膜或接著劑等之基板上，接合晶片(IC)之接合工具。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2007-67175號公報
[專利文獻2]日本特開2005-191053號公報
[專利文獻3]日本登錄實用新案第3067421號公報
本申請發明者係對於使半導體晶片之電極形成面與配線基板之晶片搭載面對向，以所謂覆晶連接方式，搭載半導體晶片於配線基板之半導體裝置，進行檢討。
在覆晶連接方式中，於半導體晶片之搭載時，將形成於半導體晶片之電極形成面之複數的凸塊電極，與形成於配線基板之晶片搭載面之複數之端子各加以電性連接。
另外，在覆晶連接方式中，呈封閉加以電性連接有凸塊電極及與配線基板之端子的部分地，於半導體晶片與配線基板之間，加以配置有樹脂(底膠樹脂)。
覆晶連接方式係因於電性連接半導體晶片與配線基板的路徑，未存在有導線之故，在縮短電流所流動之路徑的點為佳。另外，覆晶連接方式係因於電性連接半 導體晶片與配線基板的路徑，未存在有導線之故，在薄化半導體封裝的厚度的點為佳。
但如根據本申請發明者之檢討，利用覆晶連接方式之半導體裝置係了解到在半導體裝置之信賴性的觀點而有著課題者。
其他的課題與新穎的特徵係成為從本說明書之記述及添加圖面而了解到。
經由一實施形態之半導體裝置之製造方法係包含：於配線基板之第1面上，藉由第1接著材而搭載第1半導體晶片之工程。搭載上述第1半導體晶片之工程係包含：以接合治具，吸附保持上述第1半導體晶片之第1背面，將上述第1半導體晶片搬送至前述第1接著材上之工程。另外，搭載上述第1半導體晶片之工程係包含：從上述第1半導體晶片之前述第1背面側按壓上述接合治具，電性連接上述配線基板之複數端子與上述第1半導體晶片之複數之第1表面電極的工程。另外，上述接合治具係具備：吸附保持上述第1半導體晶片之保持部，按壓於上述第1半導體晶片之前述第1背面的按壓部，及密著於上述第1半導體晶片之上述第1背面之周緣部的密封部。另外，上述密封部之中，與上述第1半導體晶片之上述第1背面的密著面係以樹脂加以形成。
如根據上述一實施形態，可使半導體裝置之信賴性提升者。
1、11、11h1、11h2、11h3、13‧‧‧半導體裝置
2、12、12h1、12h2、12h3、20、21‧‧‧配線基板
2a‧‧‧上面(面、晶片搭載面)
2b‧‧‧下面(面、安裝面)
2c‧‧‧側面
2d‧‧‧配線
2d1‧‧‧配線
2d2‧‧‧貫孔配線
2e‧‧‧絕緣層(核心層)
2f‧‧‧複數之接合導線(端子、晶片搭載面側端子、電極)
2g‧‧‧金屬銲點
2h、2h1、2h2‧‧‧絕緣膜(抗焊劑膜)
2k‧‧‧絕緣膜(抗焊劑膜)
2hk、2hw‧‧‧開口部
2kw‧‧‧開口部
2p1、2p2‧‧‧晶片搭載範圍(晶片搭載部)
3‧‧‧半導體晶片
3a‧‧‧表面(主面、上面)
3ap、3ap1、3ap2‧‧‧表面電極(電極、墊片、表面側墊片)
3b‧‧‧背面(主面、下面)
3bp‧‧‧背面電極(電極、墊片、背面側墊片)
3c‧‧‧側面
3d‧‧‧配線層(晶片配線層)
3tsh‧‧‧孔(穴、開口部)
3tsv‧‧‧貫通電極
4‧‧‧封閉體(樹脂體)
4a‧‧‧上面(面、表面)
4b‧‧‧下面(面、背面、安裝面)
4c‧‧‧側面
5‧‧‧焊錫球(外部端子、電極、外部電極)
6‧‧‧封閉體(晶片層積體用封閉體、晶片層積體用樹脂體)
6a‧‧‧底膠樹脂
7‧‧‧外部端子(突起電極、導電性構件、凸塊電極)
7a‧‧‧焊錫材
7b‧‧‧突起電極
7c‧‧‧焊錫材
12t、12t1、12t2‧‧‧溝
20a‧‧‧裝置範圍
20b‧‧‧框部(外框)
20c‧‧‧切割線(切割範圍)
25‧‧‧光罩
26‧‧‧支持基材
27‧‧‧保護層
28‧‧‧研磨治具
30、30h1、30h2、30h3、30h4、30h5、30h6、31、33、34‧‧‧接合治具
30a‧‧‧面(按壓面)
30b‧‧‧面(密著面)
30BD‧‧‧支持部
30CV‧‧‧凹陷部
30DG‧‧‧溝部
30FL‧‧‧樹脂膜
30HD‧‧‧保持部
30HT‧‧‧熱源
30PR‧‧‧按壓部
30SH‧‧‧吸氣孔(密封部用保持部)
30SL‧‧‧密封部
30ST‧‧‧階差部
31a‧‧‧按壓面
32‧‧‧樹脂薄膜(薄膜)
34a‧‧‧面
34PR‧‧‧按壓部
35‧‧‧接著層
40‧‧‧切割刀(旋轉刀)
41‧‧‧膠帶材(切割膠帶)
AS‧‧‧位址線(信號線)
BDL‧‧‧接著層
CR1‧‧‧核心電路(主電路)
CR2‧‧‧核心電路(主電路)
CU‧‧‧控制電路
DR‧‧‧電源電路(驅動電路)
DR1‧‧‧電源電路(輸出入用電源電路)
DR2‧‧‧電源電路(核心用電源電路)
DR3‧‧‧電源電路(輸出入用電源電路)
DR4‧‧‧電源電路(核心用電源電路)
DS‧‧‧資料線(信號線)
GIF‧‧‧外部介面電路(外部輸出入電路)
HPZ‧‧‧部分
LC‧‧‧邏輯晶片(半導體晶片)
MC1、MC2、MC3、MC4‧‧‧記憶體晶片(半導體晶片)
MCS‧‧‧層積體(記憶體晶片層積體、半導體晶片層積體、半導體晶片)
MM‧‧‧主記憶電路(記憶電路)
MR‧‧‧記憶體範圍(記憶電路元件配列範圍)
NCF‧‧‧絕緣材薄膜
NCL、NCL1、NCL2‧‧‧接著材(絕緣性接著材)
NIF‧‧‧內部介面電路(內部輸出入電路)
NS1、NS2‧‧‧輸出入電路
NZ1、NZ2‧‧‧噴嘴
OS‧‧‧信號線
PU‧‧‧演算處理電路
RL‧‧‧彈性材
SG‧‧‧信號線
SM‧‧‧補助記憶電路(記憶電路)
ST‧‧‧基材(組裝基材)
STa‧‧‧組裝面
TP1、TP2‧‧‧薄膜搬送治具
TPa‧‧‧面
TPb‧‧‧突出部
TPf‧‧‧樹脂膜
TPh‧‧‧吸氣孔
V1、V2、V3‧‧‧電源線
VC‧‧‧減壓處理室(減壓室、真空處理室)
WH‧‧‧晶圓(半導體基板)
WHb‧‧‧相反側的背面(主面、下面)
WHs‧‧‧表面(主面、上面)
圖1係一實施形態之半導體裝置之斜視圖。
圖2係顯示於圖1之半導體裝置之下面圖。
圖3係在去除圖1所示之封閉體之狀態，顯示配線基板上之半導體裝置的內部構造之透視平面圖。
圖4係沿著圖1之A-A線的剖面圖。
圖5係模式性地顯示圖1~圖4所示之半導體裝置之電路構成例的說明圖。
圖6係顯示圖4所示之A部的擴大剖面圖。
圖7係顯示圖4所示之記憶體晶片之表面側的平面圖。
圖8係顯示圖7所示之記憶體晶片之背面側之一例的平面圖。
圖9係顯示圖4所示之邏輯晶片之表面側的平面圖。
圖10係顯示圖9所示之邏輯晶片之背面側之一例的平面圖。
圖11係顯示使用圖1~圖10所說明之半導體裝置的製造工程之概要說明圖。
圖12係顯示在圖11所示之基板準備工程所準備之配 線基板的全體構造之平面圖。
圖13係圖12所示之裝置範圍1個分之擴大平面圖。
圖14係沿著圖13之A-A線的擴大剖面圖。
圖15係顯示圖13之相反側的面之擴大平面圖。
圖16係顯示配置接著材於圖13所示之晶片搭載範圍狀態之擴大平面圖。
圖17係沿著圖16之A-A線的擴大剖面圖。
圖18係模式性地顯示配置接著材於圖17所示之配線基板上狀態之側面圖。
圖19係模式性地顯示將圖18所示之接著材，以滾軸朝向配線基板按壓狀態之側面圖。
圖20係顯示於圖19所示之工程之前，將接著材之一部分，朝向配線基板按壓狀態之擴大平面圖。
圖21係模式性地顯示具備圖6所示之貫通電極之半導體晶片的製造工程之概要的說明圖。
圖22係模式性地顯示持續於圖21之半導體晶片的製造工程的說明圖。
圖23係顯示搭載邏輯晶片LC於圖16所示之配線基板之晶片搭載範圍上狀態之擴大平面圖。
圖24係沿著圖23之A-A線的擴大剖面圖。
圖25係模式性地顯示在圖11所示之第1晶片搭載工程，於配線基板之接著材上方，配置邏輯晶片狀態之說明圖。
圖26係模式性地顯示在圖11所示之第1晶片搭載工 程，電性連接邏輯晶片與配線基板狀態之說明圖。
圖27係與圖26另外的檢討例，模式性地顯示於接合治具與邏輯晶片之間，使樹脂薄膜介入存在而按壓之實施形態的說明圖。
圖28係圖25及圖26所示之接合治具之中，與半導體晶片加以對向配置的面之平面圖。
圖29係顯示配置接著材於圖17所示之半導體晶片之背面及其周圍狀態之擴大平面圖。
圖30係沿著圖29之A-A線的擴大剖面圖。
圖31係模式性地顯示持續於圖4之記憶體晶片的層積體之組裝工程的概要說明圖。
圖32係模式性地顯示持續於圖31之記憶體晶片的層積體之組裝工程的概要說明圖。
圖33係顯示搭載層積體於圖29所示之邏輯晶片的背面上狀態之擴大平面圖。
圖34係沿著圖33之A-A線的擴大剖面圖。
圖35係模式性地顯示在圖11所示之第2晶片搭載工程，於邏輯晶片上方，配置層積體狀態之說明圖。
圖36係模式性地顯示在圖11所示之第2晶片搭載工程，電性連接邏輯晶片與層積體狀態之說明圖。
圖37係顯示形成封閉體於圖34所示之配線基板上，封閉所層積之複數之半導體晶片狀態之擴大剖面圖。
圖38係顯示圖37所示之封閉體之全體構造的平面圖。
圖39係顯示接合焊錫球於圖37所示之配線基板之複數的金屬銲點上狀態之擴大剖面圖。
圖40係顯示個片化圖39所示之多數個採取之配線基板狀態之剖面圖。
圖41係顯示對於圖25所示之接合治具而言之變形例的剖面圖。
圖42係顯示對於圖25所示之接合治具而言之其他變形例的剖面圖。
圖43係顯示對於圖25所示之接合治具而言之其他變形例的剖面圖。
圖44係圖43所示之接合治具之中，與半導體晶片加以對向配置的面之平面圖。
圖45係顯示對於圖43所示之接合治具而言之變形例的剖面圖。
圖46係顯示對於圖45所示之接合治具而言之變形例的剖面圖。
圖47係顯示對於圖25所示之接合治具而言之其他變形例的剖面圖。
圖48係圖47所示之接合治具之中，與半導體晶片加以對向配置的面之平面圖。
圖49係顯示對於圖18而言之變形例的側面圖。
圖50係圖49所示之薄膜搬送治具之中，顯示與接著材的對向面側之平面圖。
圖51係在沿著圖50之A-A線的剖面中，模式性地 顯示以薄膜搬送治具之突出部按壓接著材NCL1狀態之剖面圖。
圖52係對於圖3所示之半導體裝置而言之變形例的半導體裝置所具備之晶片搭載面側之平面圖。
圖53係顯示於對於圖16而言之變形例的配線基板之晶片搭載範圍，配置電糊狀之接著材狀態之擴大平面圖。
圖54係顯示搭載邏輯晶片LC於圖53所示之配線基板之晶片搭載範圍上狀態之擴大平面圖。
圖55係模式性地顯示在第1晶片搭載工程，於圖53所示之加以配置於配線基板之接著材上方，配置邏輯晶片狀態之說明圖。
圖56係模式性地顯示電性連接圖55所示之邏輯晶片與配線基板狀態之說明圖。
圖57係在第1晶片搭載工程中，以箭頭模式性地顯示圖53所示之接著材所擴散之方向的說明圖。
圖58係對於圖52所示之半導體裝置而言之變形例的半導體裝置所具備之晶片搭載面側之平面圖。
圖59係擴大顯示搭載圖58所示之半導體裝置之邏輯晶片的範圍之邊界部分之平面圖。
圖60係沿著圖59之A-A線的擴大剖面圖。
圖61係擴大顯示搭載對於圖59而言之變形例的之半導體裝置之邏輯晶片的範圍之邊界部分之擴大平面圖。
圖62係擴大顯示搭載對於圖52之半導體裝置而言之變形例的之半導體裝置之邏輯晶片的範圍之邊界部分之擴 大平面圖。
圖63係顯示對於圖4而言之變形例的半導體裝置之剖面圖。
(在本申請之記載形式‧基本的用語‧用法的說明)
在本申請中，實施形態之記載係因應必要，方便上分成複數的部分等而記載，但特別除了並非內容明示之情況，此等並非是相互獨立個別之構成，不論記載之前後，而單一例之各部分，一方則為另一方之一部分詳細或一部分或全部之變形例等。另外，原則上，同樣的部分係省略重複之說明。另外，在實施形態之各構成要素係除了未特別內容明示之情況，理論上限定於其數之情況及自文脈並非明確之情況，並非為必須之構成。
同樣地在實施形態等之記載中，對於材料，組成等，即使為「A所成之X」等，除了未特別內容明示之情況及自文脈並非明確之情況，並不排出包含A以外之要素者。例如，對於成分而言，「將A作為主要成分而包含之X」等之意味。例如，即使為「矽構件」等，也並非限定於純粹的矽者，而當然亦包含SiGe(矽‧鍺)合金或將其他矽作為主要成分之多元合金，包含其他添加物等之構件者。另外，即使為鍍金，Cu層，鍍鎳等，除了並非其內容，特別明示之情況，不僅純粹的構成，而亦作為 包含將各金，Cu，鎳等作為主要成分之構件者。
更且，在提及特定的數值，數量時，亦除了並未特別內容明示之情況，理論上限定於其數之情況及自文脈並未明確之情況，亦可為超出其特定的數值之數值，而不足其特定的數值之數值亦可。
另外，在實施形態之各圖中，同一或同樣之部分係以參照號碼而顯示同一或類似的記號，說明係作為原則並不重複。
另外，在添加圖面中，反之，對於成為煩雜之情況或欲空隙之區別為明確之情況，即使為剖面亦有省略陰影等之情況。關聯於此，對於從說明等為明確之情況等，即使為平面上封閉的孔，亦有省略背景的輪廓線之情況。更且，即使不是剖面，亦為了明示並非空隙之情況，或者明示範圍之邊界，而有附上陰影或點圖案。
另外，在本申請中，有著使用上面或者下面之用語的情況，但對於半導體裝置之安裝形態，係存在有各種的形態之故，安裝半導體裝置之後，例如，亦有上面則加以配置於較下面為下方的情況。在本申請中，將半導體晶片之元件形成面側的平面，作為上面或主面，將上面的相反側的面，作為下面或背面而加以記載。
(實施形態1)
在本實施形態中，作為適用覆晶安裝方式之半導體裝置的例，舉出層積有複數之半導體晶片之半導體裝置而加 以說明。詳細係在本實施形態，例示舉出加以說明之半導體裝置係層積形成有記憶體電路於形成有演算處理電路之半導體晶片上的複數之半導體晶片，於一個封裝內，加以形成系統，稱作所謂SIP(System In Package)之半導體裝置。
圖1係本實施形態之半導體裝置之斜視圖，圖2係圖1所示之半導體裝置之下面圖。另外，圖3係在去除圖1所示之封閉體之狀態，顯示配線基板上之半導體裝置的內部構造之透視平面圖。另外，圖4係沿著圖1之A-A線的剖面圖。然而，在圖1~圖4中，為了容易辨識，減少端子數而顯示，但端子(接合導線2f、金屬銲點2g、焊錫球5)的數係未加以限定於圖1~圖4所示之形態。另外，在圖3中，為了容易辨識在邏輯晶片LC與記憶體晶片MC4之平面視的位置關係或平面尺寸之不同，經由點線而顯示邏輯晶片LC之輪廓。
<半導體裝置>
如圖4所示，配線基板2係具有：搭載有複數之半導體晶片3之上面(面，晶片搭載面)2a，與上面2a相反側之下面(面，安裝面)2b，及加以配置於上面2a與下面2b之間的側面2c，如圖2及圖3所示，在平面視中構成四角形之外形形狀。在圖2及圖3所示的例中，配線基板2之平面尺寸(在平面視的尺寸，上面2a及下面2b之尺寸，外型尺寸)係例如，一邊的長度則構成14mm程度 之正方形。另外，配線基板2之厚度(高度)，即，從圖4所示之上面2a至下面2b為止之距離係例如，0.2mm~0.5mm程度。
配線基板2係為了電性連接搭載於上面2a側之半導體晶片3與未圖示之安裝基板之中介層，而具有電性連接上面2a側與下面2b側之複數的配線層(在圖4所示的例中為4層)。對於各配線層，係加以形成有絕緣在複數之配線2d及複數之配線2d間，及鄰接之配線層間的絕緣層2e。在此，本實施形態之配線基板2係具有3個絕緣層2e，中間的絕緣層2e則為核心層(核心材)，但使用未具有成為核心之絕緣層2e，所謂無芯基板亦可。另外，對於配線2d，係包含有加以形成於絕緣層2e之上面或下面之配線2d1，及呈貫通絕緣層2e於厚度方向地加以形成之層間導電路之貫孔配線2d2。
另外，對於配線基板2之上面2a，係加以形成有與半導體晶片3加以電性連接之端子，複數之接合導線(端子，晶片搭載面側端子，電極)2f。另一方面，對於配線基板2之下面2b，係加以形成有為了與未圖示之安裝基板加以電性連接之端子，即，加以接合有半導體裝置1之外部連接端子之複數之焊錫球5，複數之金屬銲點2g。複數之接合導線2f與複數之金屬銲點2g係藉由複數之配線2d，各加以電性連接。然而，加以連接於接合導線2f或金屬銲點2g之配線2d係因與接合導線2f或金屬銲點2g一體地加以形成之故，在圖4中，將接合導線2f 及金屬銲點2g，作為配線2d之一部分而顯示。
另外，配線基板2之上面2a及下面2b係經由絕緣膜(抗焊劑膜)2h、2k而加以被覆。加以形成於配線基板2之上面2a的配線2d係由絕緣膜2h加以被覆。對於絕緣膜2h係加以形成有開口部，在此開口部中，複數之接合導線2f之至少一部分(與半導體晶片3之接合部，接合範圍)則從絕緣膜2h露出。另外，加以形成於配線基板2之下面2b的配線2d係由絕緣膜2k加以被覆。對於絕緣膜2k係加以形成有開口部，在此開口部中，複數之金屬銲點2g之至少一部分(與焊錫球5之接合部)則從絕緣膜2k露出。
另外，如圖4所示，加以接合於配線基板2之下面2b的複數之金屬銲點2g的複數之焊錫球(外部端子，電極，外部電極)5係如圖2所示，加以配置成行列狀(陣列狀，矩陣狀)。另外，在圖2中，雖省略圖示，但加以接合有複數之焊錫球5的複數之金屬銲點2g(參照圖4)，亦加以配置成行列狀(矩陣狀)。如此，將於配線基板2之安裝面側，配置複數之外部端子(焊錫球5，金屬銲點2g)為行列狀之半導體裝置，稱作區域陣列型之半導體裝置。
區域陣列型之半導體裝置1係因可將配線基板2之安裝面(下面2b)側，作為外部端子之配置空間而有效活用之故，在外部端子數即使增大，亦可抑制半導體裝置1之安裝面積的增大的點而為理想。也就是，伴隨 著高機能化，高成集化，可將外部端子數增大之半導體裝置1作為省空間而安裝者。
另外，半導體裝置1係具備：加以搭載於配線基板2上之半導體晶片3。在圖4的例中，於配線基板2之上面2a上，加以層積有複數之半導體晶片3。另外，各複數之半導體晶片3係具有：表面(主面，上面)3a，與表面3a相反側之背面(主面，下面)3b，及位置於表面3a與背面3b之間的側面3c，如圖3所示，在平面視中構成四角形之外形形狀。如此，即使為經由層積複數之半導體晶片3之時，使半導體裝置1作為高機能化之情況，亦可降低安裝面積者。
另外，在圖3及圖4所示的例中，加以搭載於最下段(最接近於配線基板2之位置)的半導體晶片3，係為加以形成有演算處理電路PU(參照圖5)值之邏輯晶片(半導體晶片)LC。另一方面，加以搭載於邏輯晶片LC之上段的半導體晶片3係加以形成有記憶在與邏輯晶片LC之間進行通信之資料的主記憶電路(記憶電路)MM(參照圖5)，記憶體晶片(半導體晶片)MC1、MC2、MC3、MC4。然而，對於邏輯晶片LC，係除上述之演算處理電路之其他，加以形成有控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路之動作的控制電路。對於半導體裝置1之電路構成例係後述之。
另外，如圖4所示，對於加以搭載於配線基板2上之邏輯晶片LC與配線基板2之間，及邏輯晶片LC 與記憶體晶片MC1之間，係各加以配置有接著材NCL(絕緣性接著材)。接著材NCL係呈閉塞上段側之半導體晶片3表面3a與下段側之半導體晶片3之背面3b(或，配線基板2之上面2a)之間的空間地加以配置。
詳細係此接著材NCL係包含：接著固定邏輯晶片LC於配線基板2上之接著材(絕緣性接著材)NCL1，及於邏輯晶片上，接著固定記憶體晶片MC1、MC2、MC3、MC4之層積體MCS的接著材(絕緣性接著材)NCL2。另外，接著材NCL1、NCL2係各由絕緣性(非導電性)之材料(例如，樹脂材料)所成。由配置接著材NCL於邏輯晶片LC與配線基板2之接合部，及邏輯晶片LC與層積體MCS之接合部者，電性絕緣加以設置於各接合部之複數之電極間，且可保護各接合部者。
另外，在圖4所示的例中，對於複數之記憶體晶片MC1、MC2、MC3、MC4之間，係加以配置有與封閉體4不同之封閉體(晶片層積體用封閉體，晶片層積體用樹脂體)6，而記憶體晶片MC1、MC2、MC3、MC4之層積體MCS係經由封閉體6而加以封閉。封閉體6係呈密著於複數之記憶體晶片MC1、MC2、MC3、MC4之表面3a及背面3b地加以埋入，而記憶體晶片MC1、MC2、MC3、MC4之層積體MCS係經由各半導體晶片3間的接合部及封閉體6而加以一體化。另外，封閉體6係由絕緣性(非導電性)之材料(例如，樹脂材料)所成，由配置封閉體6於記憶體晶片MC1、MC2、MC3、MC4 之各接合部者，可電性絕緣加以設置於各接合部之複數之電極間。
但如圖4所示，記憶體晶片MC1、MC2、MC3、MC4之層積體MCS之中，加以搭載於最下段(最接近於邏輯晶片LC之位置)的記憶體晶片MC1之表面3a係從封閉體6露出。另外，如圖3及圖4所示，記憶體晶片MC1、MC2、MC3、MC4之層積體MCS之中，加以配置最上段的記憶體晶片MC4之背面3b係從封閉體6露出。
另外，半導體裝置1係具備封閉複數之半導體晶片3的封閉體4。封閉體4係具有：上面(面，表面)4a，位置於與上面4a相反側之下面(面，背面，安裝面)4b(參照圖4)，及位置於上面4a與下面4b之間的側面4c，在平面視中構成四角形之外形形狀。在圖1所示的例中，封閉體4之平面尺寸(從上面4a側平面視時之尺寸，上面4a之外形尺寸)係與配線基板2之平面尺寸相同，封閉體4之側面4c係與配線基板2之側面2c連結。另外，在圖1所示的例中，封閉體4之平面尺寸(在平面視的尺寸)係例如，構成一邊的長度為14mm程度之正方形。
封閉體4係保護複數之半導體晶片3之樹脂體，由使其密著於複數之半導體晶片3間，及半導體晶片3與配線基板2而形成封閉體4者，可抑制薄的半導體晶片3之損傷者。另外，封閉體4係從使作為保護構件之機 能提升的觀點，例如，如以下之材料加以構成。對於封閉體4，係容易使其密著於複數之半導體晶片3間及半導體晶片3及配線基板2，且對於封閉後，係因要求有某種程度之硬度之故，例如，包含有環氧系樹脂等之熱硬化性樹脂者為佳。另外，為了使硬化後之封閉體4的機能提升，例如，二氧化矽(二氧化矽素；SiO2)粒子等之填充物粒子則加以混合於樹脂材料中者為佳。例如，從抑制經由形成封閉體4之後之熱變形的半導體晶片3之損傷的觀點，調整填充物粒子之混合比例，接近半導體晶片3與封閉體4之線膨脹係數者為佳。
<半導體裝置之電路構成>
接著，對於半導體裝置1之電路構成例加以說明。如圖5所示，對於邏輯晶片LC，係除上述之演算處理電路PU之其他，加以形成有控制記憶體晶片MC1、MC2、MC3、MC4之主記憶電路MM之動作的控制電路CU。另外，對於邏輯晶片LC係例如，加以形成有一次性記憶資料之快取記憶體等，記憶容量則較上述之主記憶電路MM為小之補助記憶電路(記憶電路)SM。在圖5中，作為一例，將演算處理電路PU，控制電路CU，補助記憶電路SM作為總稱，作為核心電路(主電路)CR1而顯示。但包含於核心電路CR1之電路係亦可包含有上述以外之電路。
另外，對於邏輯晶片LC，係加以形成有在與 未圖示之外部機器之間進行信號的輸出入之外部介面電路(外部輸出入電路)GIF。對於外部介面電路GIF，係加以連接有在邏輯晶片LC與未圖示之外部機器之間傳送信號之信號線SG。另外，外部介面電路GIF係亦與核心電路CR1加以電性連接，而核心電路CR1係可藉由外部介面電路GIF而與外部機器傳送信號者。
另外，對於邏輯晶片LC，係加以形成有在與內部機器(例如，記憶體晶片MC1、MC2、MC3、MC4)之間，進行信號之輸出入的內部介面電路(內部輸出入電路)NIF。對於內部介面電路NIF，係加以連接有傳送資料信號之資料線(信號線)DS、傳送位址信號之位址線(信號線)AS，及傳送其他的信號之信號線OS。此等之資料線DS，位址線AS，及信號線OS係各加以連接於記憶體晶片MC1、MC2、MC3、MC4)之內部介面電路NIF。在圖5中，外部介面電路GIF或內部介面電路NIF等，與在邏輯晶片LC以外之電子構件之間進行信號之輸出入的電路，作為輸出入電路NS1而顯示。
另外，對於邏輯晶片LC係具備：供給為了驅動核心電路CR1或輸出入電路NS1之電位的電源電路DR。對於電源電路DR係包含：驅動邏輯晶片LC之輸出入電路NS1的電壓之電源電路(輸出入用電源電路)DR1，和供給驅動邏輯晶片LC之核心電路CR1之電壓的電源電路(核心用電源電路)DR2。對於電源電路DR，係例如，加以供給有不同之複數電位(第1電源電位與第 2電源電位)，規定有經由此電位差而施加於核心電路CR1或輸出入電路NS1之電壓。
如邏輯晶片LC，將對於某裝置或系統的動作必要之電路，加以匯集形成於一個半導體晶片3者，稱作SoC(System on a Chip)。但，如於邏輯晶片LC，形成圖5所示之主記憶電路MM時，邏輯晶片LC，可以1片構成系統者。但因應加以動作之裝置或系統，必要之主記憶電路MM(參照圖5)的容量係不同。因此，由於與邏輯晶片LC另外之半導體晶片3，形成主記憶電路MM者，可使邏輯晶片LC之泛用性提升。
另外，因應所要求之主記憶電路MM的記憶容量，由連接複數片之記憶體晶片MC1、MC2、MC3、MC4者，系統所具備之記憶電路的容量設計上之自由度則提升。在圖5所示的例中，對於記憶體晶片MC1、MC2、MC3、MC4，係各加以形成有主記憶電路MM。在圖5中，將主記憶電路MM作為記憶體晶片MC1、MC2、MC3、MC4的核心電路(主電路)CR2而顯示。但包含於核心電路CR2之電路係亦可包含有上述主記憶電路MM以外的電路。
另外，對於記憶體晶片MC1、MC2、MC3、MC4，係加以形成有在與各內部機器(例如，邏輯晶片LC)之間，進行信號之輸出入的內部介面電路(內部輸出入電路)NIF。在圖5中，將在與各記憶體晶片MC1、MC2、MC3、MC4以外的電子構件之間，進行信號的輸出 入之內部介面電路NIF，作為輸出入電路NS2而顯示。
另外，對於記憶體晶片MC1、MC2、MC3、MC4，係具備：供給為了驅動核心電路CR2或輸出入電路NS2之電位的電源電路(驅動電路)DR。對於電源電路DR，係包含有供給驅動記憶體晶片MC1、MC2、MC3、MC4之輸出入電路NS2的電壓之電源電路(輸出入用電源電路)DR3，和供給驅動記憶體晶片MC1、MC2、MC3、MC4之核心電路CR2的電壓之電源電路(核心用電源電路)DR4。對於電源電路DR，係例如，加以供給有不同之複數電位(例如，第1電源電位與第2電源電位)，規定有經由此電位差而施加於核心電路CR2或輸出入電路NS2之電壓。
然而，在圖5所示的例中，兼用化邏輯晶片LC之電源電路DR1，和記憶體晶片MC1、MC2、MC3、MC4之電源電路DR3。換言之，邏輯晶片LC之輸出入電路NS1與記憶體晶片MC1、MC2、MC3、MC4之輸出入電路NS2係成為呈加以施加自電源線V2所供給之相同電壓而進行驅動。如此，由兼用化電源電路DR之一部分或全部者，可降低供給電位(驅動電壓)於電源電路之電源線V1，V2，V3的數量。另外，如降低電源線V1，V2，V3的數量，可降低加以形成於邏輯晶片LC之電極數。
如半導體裝置1，將對於某裝置或系統的動作必要之電路，加以匯集形成於一個半導體裝置1者，稱作SiP(System in Package)。然而，在圖4中，顯示於一個 邏輯晶片LC上，層積四個記憶體晶片MC1、MC2、MC3、MC4的例，但如上述，對於半導體晶片3之層積數係有各種變形例。圖示係雖省略，例如，作為最小限度之構成，係可適用於搭載一個記憶體晶片MC1於一個邏輯晶片LC上之變形例者。
另外，從使邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之泛用性提升的觀點，邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之平面尺寸(在平面視的尺寸，表面3a及背面3b之尺寸，外型尺寸)係在可達成各半導體晶片3之機能的範圍內作為最小化者為佳。邏輯晶片LC係可經由使電路元件的集成度提升而降低平面尺寸者。另一方面，記憶體晶片MC1、MC2、MC3、MC4係因應平面尺寸，因主記憶電路MM的容量或傳送速度(例如，經由資料匯流排的寬度之資料傳送量)產生變化之故，而對於平面尺寸之小型化係有限度。
因此，在圖4所示的例中，記憶體晶片MC4之平面尺寸係較邏輯晶片LC之平面尺寸為大。例如，記憶體晶片MC4之平面尺寸係對於一邊長度為8mm~10mm程度之四角形而言，邏輯晶片LC之平面尺寸係為一邊長度為5mm~6mm程度之四角形。另外，圖示係雖省略，但圖4所示之記憶體晶片MC1、MC2、MC3的平面尺寸係與記憶體晶片MC4之平面尺寸相同。
另外，如上述，對於邏輯晶片LC，係因加以 形成有在與未圖示之外部機器之間進行信號輸出入之外部介面電路GIF之故，從縮短與外部機器之傳送距離之觀點，複數之半導體晶片3的層積順序係將邏輯晶片LC搭載於最下段，即搭載於最接近於配線基板2之位置者為佳。也就是，如半導體裝置1，於平面尺寸小之半導體晶片3(邏輯晶片LC)上，層積平面尺寸大之半導體晶片3(記憶體晶片MC1、MC2、MC3、MC4)之構成為佳。
<半導體晶片之構造例>
接著，對於圖4所示之邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4之詳細及各半導體晶片3之電性連接方法加以說明。圖6係圖4所示之A部的擴大剖面圖。另外，圖7係顯示圖4所示之記憶體晶片之表面側的平面圖，而圖8係顯示圖7所示之記憶體晶片之背面側之一例的平面圖。另外，圖9係顯示圖4所示之邏輯晶片之表面側的平面圖，而圖10係顯示圖9所示之邏輯晶片之背面側之一例的平面圖。然而，在圖6~圖10中，為了容易辨識，減少電極數而顯示，但電極(表面電極3ap、背面電極3bp、貫通電極3tsv)的數係未加以限定於圖6~圖10所示之形態。另外，在圖8中，係顯示記憶體晶片MC1、MC2、MC3之背面圖，但未加以形成有背面電極3bp之記憶體晶片MC4(參照圖4)之背面的構造係因顯示於圖3之故，圖示係省略之。
本申請發明者係檢討使SiP型之半導體裝置 之性能提升之技術，但作為此一環，對於使加以搭載於SiP之複數之半導體晶片間的信號傳送速度，例如提升至12Gbps(每秒12+億比(Gigabit))以上之技術加以檢討。作為使搭載於SiP之複數之半導體晶片間的傳送速度提升的方法，加大內部介面的資料匯流排寬度而使1次所傳送的資料量增加之方法(以下，記載為匯流排寬度擴大化)。另外，作為其他的方法，有著增加每單位時間之傳送次數之方法(以下，記載為高時脈化)。另外，有著組合上述之匯流排寬度擴大法與時脈數增加法而適用之方法。使用圖1~圖5而說明之半導體裝置1係經由組合匯流排寬度擴大化與高時脈化而適用之時，使內部介面的傳送速度提升至12Gbps以上之半導體裝置。
例如，圖4所示之記憶體晶片MC1、MC2、MC3、MC4係各具有512bit之資料匯流排的寬度，所謂，寬I/O記憶體。詳細為記憶體晶片MC1、MC2、MC3、MC4係各具4個資料匯流排寬度為128bit之通道，當合計此4通道之匯流排寬度時，成為512bit。另外，各通道之每單位時間的傳送次數係加以高時脈化，例如，各成為3Gbps以上。
如此，對於組合高時脈化與匯流排寬度擴大化而適用之情況，係必須以高速使多數之資料線動作之故，而從降低雜訊之影響的觀點，必須縮短資料之傳送距離。因此，如圖4所示，邏輯晶片LC與記憶體晶片MC1係藉由加以配置於邏輯晶片LC與記憶體晶片MC1之間的 導電性構件而加以電性連接。另外，複數之記憶體晶片MC1、MC2、MC3、MC4係各藉由加以配置於複數之記憶體晶片MC1、MC2、MC3、MC4之間的導電性構件而加以電性連接。換言之，在半導體裝置1中，於邏輯晶片LC與記憶體晶片MC1之間的傳送路徑，未包含有配線基板2或未圖示之導線(接合導線)。另外，在半導體裝置1中，於複數之記憶體晶片MC1、MC2、MC3、MC4間的傳送路徑，未包含有配線基板2或未圖示之導線(接合導線)。
在本實施形態，作為直接性地連接複數之半導體晶片3彼此之方法，適用形成貫通半導體晶片3於厚度方向之貫通電極3tsv，再連接藉由此貫通電極3tsv所層積之半導體晶片3彼此的技術。詳細為如圖6所示，邏輯晶片LC係具有：形成於表面3a之複數之表面電極(電極，墊片，表面側墊片)3ap，及形成於背面3b之複數之背面電極(電極，墊片，背面側墊片)3bp。另外，邏輯晶片LC係具有從表面3a及背面3b之中的一方，朝向至另一方，呈貫通地加以形成，且電性連接複數之表面電極3ap與複數之背面電極3bp之複數的貫通電極3tsv。
半導體晶片3所具備之各種電路(半導體元件及連接於此之配線)係加以形成於半導體晶片3之表面3a側。詳細為半導體晶片3係例如，具備由矽(Si)所成之半導體基板(圖示係省略)，而對於半導體基板的主面(元件形成面)，加以形成有例如電晶體等之複數之半導 體元件(圖示係省略)。半導體基板之主面上(表面3a側)，係加以層積有具備絕緣複數之配線與複數之配線間的絕緣膜之配線層(圖示係省略)。配線層之複數之配線係與複數之半導體元件各加以電性連接，而構成電路。加以形成於半導體晶片3之表面3a(參照圖4)的複數之表面電極3ap係藉由加以設置於半導體基板與表面3a之間的配線層，而與半導體元件加以電性連接，構成電路之一部分。
隨之，如圖6所示，由形成貫通半導體晶片3於厚度方向之貫通電極3tsv，再藉由貫通電極3tsv而電性連接表面電極3ap與背面電極3bp者，可電性連接背面電極3bp與形成於表面3a側之半導體晶片3之電路。也就是，如圖6所示，如藉由外部端子(突起電極，導電性構件，凸塊電極)7而電性連接記憶體晶片MC1之表面電極3ap與邏輯晶片LC之背面電極3bp，記憶體晶片MC1之電路與邏輯晶片LC之電路係藉由貫通電極3tsv而加以電性連接。
另外，在本實施形態中，加以搭載於記憶體晶片MC1與配線基板2之間的邏輯晶片LC則具有複數之貫通電極3tsv。因此，由藉由貫通電極3tsv而電性連接記憶體晶片MC1與邏輯晶片LC者，可從邏輯晶片LC與記憶體晶片MC1之間的傳送路徑，排除配線基板2或未圖示之導線(接合導線)者。其結果，可降低邏輯晶片LC與記憶體晶片MC1之間的傳送路徑中之介面成分，而 進而降低經由使其高時脈化之雜訊的影響者。換言之，即使為使邏輯晶片LC與記憶體晶片MC1之間的信號傳送速度提升之情況，亦可使傳送信賴性提升者。
另外，在圖6所示的例中，對於邏輯晶片LC上，係因加以層積有複數之記憶體晶片MC1、MC2、MC3、MC4之故，而在此複數之記憶體晶片MC1、MC2、MC3、MC4間，亦使信號傳送速度提升者為佳。因此，複數之記憶體晶片MC1、MC2、MC3、MC4之中，於上下各加以配置有半導體晶片3之記憶體晶片MC1、MC2、MC3係與邏輯晶片LC同樣地，具有複數之貫通電極3tsv。詳細為各記憶體晶片MC1、MC2、MC3係具有：形成於表面3a之複數之表面電極(電極，墊片)3ap，及形成於背面3b之複數之背面電極(電極，墊片)3bp。另外，各記憶體晶片MC1、MC2、MC3係具有從表面3a及背面3b之中的一方，朝向至另一方，呈貫通地加以形成，且電性連接複數之表面電極3ap與複數之背面電極3bp之複數的貫通電極3tsv。
隨之，與上述之邏輯晶片LC之情況同樣地，如將記憶體晶片MC1、MC2、MC3、MC4之中，上段側之半導體晶片3的表面電極3ap與下段側之半導體晶片3之背面電極3bp，藉由外部端子7等之導電性構件而電性連接時，所層積之複數之半導體晶片3的電路係藉由貫通電極3tsv而加以電性連接。
因此，由將各半導體晶片3間，藉由外部端 子7(在圖6所示的例中，焊錫材7a與突起電極7b)而加以連接者，可從記憶體晶片MC1、MC2、MC3、MC4之間的傳送路徑，排除配線基板2或未圖示之導線(接合導線)者。其結果，可降低所層積之複數之記憶體晶片MC1、MC2、MC3、MC4之間的傳送路徑中之介面成分，而進而降低經由使其高時脈化之雜訊的影響者。換言之，即使為使複數之記憶體晶片MC1、MC2、MC3、MC4之間的信號傳送速度提升之情況，亦可使傳送信賴性提升者。
然而，在圖6所示的例中，加以搭載於最上段之記憶體晶片MC4係因如與記憶體晶片MC3加以連接即可之故，而加以形成有複數之表面電極3ap，但未加以形成有複數之背面電極3bp及複數之貫通電極3tsv。如此，加以搭載於最上段之記憶體晶片MC4係由採用未具備複數之背面電極3bp及複數之貫通電極3tsv之構造者，可簡略化記憶體晶片MC4之製造工程。但雖省略圖示，但作為變形例，係對於記憶體晶片MC4，亦與記憶體晶片MC1、MC2、MC3同樣地，作為具備複數之背面電極3bp及複數之貫通電極3tsv之構造者亦可。此情況，由將所層積之複數之記憶體晶片MC1、MC2、MC3、MC4，作為同一構造者，可使製造效率提升。
另外，加以配置於所層積之半導體晶片3之間，電性連接上段側之半導體晶片3之表面電極3ap與下段側之半導體晶片3之背面電極3bp的外部端子7係在圖 6所示的例中，使用以下的材料。即，電性連接邏輯晶片LC與配線基板2之外部端子7係於將形成為柱狀(例如圓柱形)的銅(Cu)作為主成分之構件(突起電極7b)的前端，層積鎳(Ni)膜、焊錫(例如SnAg)膜(焊錫材7a)之金屬構件。在邏輯晶片LC與配線基板2之電性連接部分中，外部端子7之前端的焊錫膜則於背面電極3bp，加以接合於接合導線2f。
另外，在圖6所示的例中，加以設置於電性連接複數之半導體晶片3彼此之接合部之外部端子7，亦於將形成為柱狀的銅作為主成分之構件(突起電極7b)的前端，層積鎳(Ni)膜、焊錫(例如SnAg)膜(焊錫材7a)之金屬構件。所層積之半導體晶片3彼此係由加以接合外部端子7之前端之焊錫膜於背面電極3bp者，加以電性連接。
但構成外部端子7之材料係在滿足電性特性上的要求，或者接合強度上之要求的範圍內，可適用各種變形例。例如，再電性連接各記憶體晶片MC1、MC2、MC3、MC4之部分中，為形成圖6所示之突起電極7b，而以接合焊錫材7a於表面電極3ap與背面電極3bp之方式亦可。另外，對於突起電極7b之形狀，亦有各種變形例。例如，使導線之前端熔融而形成球部之後，將該球部按壓於表面電極3ap，所謂，將經由球接合技術而形成之柱形凸塊，作為突起電極7b而使用亦可。此情況，突起電極7b係例如，可由將金(Au)作為主成分之金屬材料 而形成者。
另外，如圖6所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3，具備貫通電極3tsv之半導體晶片3係厚度，即，表面3a與背面3b的離間距離係作為薄(小)者為佳。如薄化半導體晶片3之厚度時，因加以縮短貫通電極3tsv之傳送距離之故，在可降低介面成分的點為理想。另外，於半導體基板之厚度方向，形成開口部(包含貫通孔及未貫通的孔)之情況，孔的深度越深，加工精確度越下降。換言之，如薄化半導體晶片3之厚度時，可使為了形成貫通電極3tsv之開口部的加工精確度提升者。因此，因可將複數之貫通電極3tsv的口徑(對於半導體晶片3之厚度方向而言正交方向之長度，寬度)作為一致之故，成為容易控制複數之傳送路徑的介面成分。
在圖6所示的例中，邏輯晶片LC之厚度係較加以配置於邏輯晶片LC上之複數之記憶體晶片MC1、MC2、MC3、MC4之層積體MCS(參照圖4)的厚度為薄。例如，邏輯晶片LC之厚度及各記憶體晶片MC1、MC2、MC3、MC4之厚度係為50μm程度。對此，複數之記憶體晶片MC1、MC2、MC3、MC4之層積體MCS(參照圖4)的厚度係為260μm程度。
如上述，薄型化半導體晶片3之情況，在使半導體晶片3露出之狀態中，有著半導體晶片3產生損傷之憂慮。如根據本實施形態，如圖4所示，使封閉體4密 著於複數之半導體晶片3而進行封閉。因此，封閉體4係作為半導體晶片3之保護構件而發揮機能，可抑制半導體晶片3之損傷者。也就是，如根據本實施形態，經由以樹脂而封閉複數之半導體晶片3之時，可使半導體裝置1之信賴性(耐久性)提升者。
另外，層積具備貫通電極3tsv之半導體晶片3的半導體裝置1之情況，從傳送距離縮短的觀點，亦縮窄半導體晶片3與配線基板2之間隔者為佳。例如，在圖6所示的例中，邏輯晶片LC之表面3a與配線基板2之上面2a之間隔係例如為10μm~20μm程度。另外，記憶體晶片MC1之表面3a與配線基板2之上面2a的間隔係例如為70μm~100μm程度。如此，在層積具備貫通電極3tsv之半導體晶片3的半導體裝置1中，由縮小半導體晶片3之厚度及離間距離者，謀求傳送距離之縮短為佳。
另外，在本實施形態中，在表面電極3ap及背面電極3bp之平面視中的陣列，適用可縮短記憶體晶片MC1、MC2、MC3、MC4與邏輯晶片LC之間的傳送距離之構成。
如圖7所示，記憶體晶片MC1、MC2、MC3、MC4所具備之複數之表面電極3ap係在表面3a中，匯集於中央部而加以配置。另外，如圖8所示，記憶體晶片MC1、MC2、MC3所具備之複數之背面電極3bp係在背面3b中，匯集於中央部而加以配置。另外，如圖 6所示，記憶體晶片MC1、MC2、MC3、MC4之複數之表面電極3ap與記憶體晶片MC1、MC2、MC3之複數之背面電極3bp係加以配置於各重疊於厚度方向之位置。
另外，如圖9所示，邏輯晶片LC所具備之複數之表面電極3ap之中的一部分(複數之表面電極3ap1)係在表面3a中，匯集於中央部而加以配置。另外，邏輯晶片LC所具備之複數之表面電極3ap之中的一部分(複數之表面電極3ap2)係於表面3a之周緣部，沿著表面3a的邊(側面3c)而加以配置。圖9所示之複數之表面電極3ap之中，加以配置於表面3a之中央部的複數之表面電極3ap1係藉由圖6所示之貫通電極3tsv，而與背面電極3bp加以電性連接。也就是，複數之表面電極3ap1係內部介面用之電極。另一方面，圖9所示之複數之表面電極3ap之中，加以配置於表面3a之周緣部的複數之表面電極3ap2係藉由圖4所示之配線基板2，而與未圖示之外部機器加以電性連接。詳細為表面電極3ap2係藉由外部端子7而與接合導線2f(參照圖4)加以電性連接。也就是，複數之表面電極3ap2係外部介面用之電極。
從縮短複數之半導體晶片3之間的傳送距離之觀點，如圖6所示，將內部介面用之表面電極3ap與背面電極3bp，配置於重疊於厚度方向之位置，藉由外部端子7而連接的方式則特別理想。
另外，如上述，邏輯晶片LC之平面尺寸係較記憶體晶片MC1、MC2、MC3、MC4之平面尺寸為小。 另外，如圖3所示，在半導體裝置1中，在平面視，邏輯晶片LC之背面3b之中央部(中央範圍)則呈與記憶體晶片MC4之中央部(中央範圍)重疊地加以配置。也就是，在平面視中，記憶體晶片MC4之四個側面3c係於較邏輯晶片LC之四個側面3c為外側地加以配置。換言之，複數之半導體晶片3係記憶體晶片MC4之四個側面3c則呈位置於邏輯晶片LC之四個側面3c與配線基板2之四個側面2c之間地，層積於配線基板2上而加以搭載。另外，圖4所示之記憶體晶片MC1、MC2、MC3係在平面視中，加以配置於與記憶體晶片MC4重疊之位置(相同位置)。
因此，在平面視中，記憶體晶片MC1、MC2、MC3、MC4之周緣部(表面3a及背面3b之周緣部)係加以配置於與邏輯晶片LC之外側的周邊範圍重疊之位置。換言之，對於記憶體晶片MC1、MC2、MC3、MC4之周緣部與配線基板2之間，係未存在有邏輯晶片LC(例如，參照圖4)。
因此，對於為了將圖6所示之各半導體晶片3之內部介面用之表面電極3ap與背面電極3bp，配置於重疊於厚度方向之位置，至少內部介面用之表面電極3ap與背面電極3bp係配置於與邏輯晶片LC厚度方向重疊之位置者為佳。另外，對於邏輯晶片LC之周緣部係如圖9所示，加以配置有外部介面用之複數之表面電極3ap2。隨之，在邏輯晶片LC之表面3a中，內部介面用之複數之表 面電極3ap1係匯集於表面3a之中央部而配置者為佳。
另外，如圖7所示，對於記憶體晶片MC1、MC2、MC3、MC4之表面3a側(詳細為半導體基板之主面上)，係加以形成有複數之記憶體範圍(記憶電路元件配列範圍)MR。在圖7所示的例中，加以形成有對應於上述4通道之四個記憶體範圍MR。對於各記憶體範圍MR係加以配置有複數之記憶體單元(記憶電路元件)為陣列狀。在此，如圖7所示，如將複數之表面電極3ap匯集於表面3a之中央部而配置，可呈圍繞配置有表面電極群之範圍地，配置4通道分之記憶體範圍MR者。其結果，可均等化從各記憶體範圍MR至表面電極3ap為止之距離者。也就是，因可等長化各複數之通道的傳送距離之故，在降低各通道之傳送速度之誤差的點為佳。
但對於將匯集於圖9所示之邏輯晶片LC之表面3a的中央部之表面電極3ap1，作為內部介面專用之電極而利用的情況，即使未與圖6所示之配線基板2電性連接，亦可使表面電極3ap1發揮機能者。但如圖6所示，對於將表面電極3ap1之一部分，與配線基板2之接合導線2f電性連接之情況，在可將表面電極3ap1之一部分，作為外部介面用的電極而利用的點為佳。
例如，對於記憶體晶片MC1、MC2、MC3、MC4係加以形成有為了使圖5所示之主記憶電路MM驅動之電源電路DR，但考慮作為對於此電源電路DR，供給電源電位(第1基準電位)或基準電位(與第1基準電位 不同之第2基準電位，例如接地電位)的端子，利用圖9所示之將表面電極3ap1之一部分者。換言之，在圖9所示的例中，對於配置於邏輯晶片LC之表面3a的中央部之複數之將表面電極3ap1，係包含有加以供給有第1基準電位(例如電源電位)之第1基準電位電極，和加以供給有與第1基準電位不同之第2基準電位(例如接地電位)之第2基準電位電極。又換言之，在圖9所示的例中，對於加以配置於邏輯晶片LC之表面3a之中央部的複數之將表面電極3ap1，係包含有供給驅動形成在記憶體晶片MC1之電路之電壓的電源線V2、V3(參照圖5)。
使信號傳送速度提升之情況，從抑制經由瞬間性電壓下降等之動作的不安定化之觀點，縮短消耗電源之供給源與電源之電路間的傳送距離者為佳。因此，如將邏輯晶片LC之將表面電極3ap1的一部分，與配線基板2電性連接，再供給第1基準電位(例如電源電位)或第2基準電位(例如接地電位)，在可縮短至形成有消耗電源之電路的記憶體晶片MC1、MC2、MC3、MC4之驅動電路為止之距離的點為佳。另外，加以供給有第1基準電位(例如電源電位)之第1基準電位電極，和加以供給有與第1基準電位不同之第2基準電位(例如接地電位)之第2基準電位電極係如圖6所示，表面電極3ap與背面電極3bp則呈重疊於厚度方向地加以配置，且藉由貫通電極3tsv而加以電性連接者為佳。
<半導體裝置之製造方法>
接著，對於使用圖1~圖10而說明之半導體裝置1之製造工程，加以說明。半導體裝置1係依照圖11所示之流程加以製造。圖11係顯示使用圖1~圖10所說明之半導體裝置的製造工程之概要說明圖。對於各工程之詳細，係使用圖12~圖40，於以下加以說明。
<基板準備工程>
首先，在圖11所示之基板準備工程中，準備圖12~圖17所示之配線基板20。圖12係顯示在圖11所示之基板準備工程所準備之配線基板的全體構造之平面圖。另外，圖13係圖12所示之裝置範圍1個分之擴大平面圖。另外，圖14係沿著圖13之A-A線的擴大剖面圖。另外，圖15係顯示圖13之相反側的面之擴大平面圖。然而，在圖12~圖15中，為了容易辨識，減少端子數而顯示，但端子(接合導線2f、金屬銲點2g)的數係未加以限定於圖12~圖15所示之形態。
如圖12所示，在本工程所準備之配線基板20係於框部(外框)20b之內側，具備複數之裝置範圍20a。詳細為加以配置複數(在圖12中為27個)之裝置範圍20a為行列狀。複數之裝置範圍20a係各自相當於圖1~圖4所示之配線基板2。配線基板20係與複數之裝置範圍20a，和各裝置範圍20a之間，具有切割線(切割範圍)20c，所謂，多數個採取基板。如此，由使用具備複 數之裝置範圍20a之多數個採取基板者，可使製造效率提升。
另外，如圖13及圖14所示，對於各裝置範圍20a，係各加以形成有使用圖4所說明之配線基板2之構成構件。配線基板20係具有電性連接上面2a，上面2a之相反側的下面2b，及上面2a側與下面2b側之複數的配線層(在圖4所示的例中係4層)。對於各配線層，係加以形成有絕緣在複數之配線2d及複數之配線2d間，及鄰接之配線層間的絕緣層(核心層)2e。另外，對於配線2d，係包含有加以形成於絕緣層2e之上面或下面之配線2d1，及呈貫通絕緣層2e於厚度方向地加以形成之層間導電路之貫孔配線2d2。
另外，如圖13所示，配線基板20之上面2a係在圖11所示之第1晶片搭載工程中，包含有搭載圖9所示之邏輯晶片LC的預定範圍之晶片搭載範圍(晶片搭載部)2p1。晶片搭載範圍2p1係在上面2a中，存在於裝置範圍20a之中央部。然而，在圖13中，顯示有晶片搭載範圍2p1，裝置範圍20a及切割線20c之位置之故，而以2點鎖鏈線而顯示晶片搭載範圍2p1，裝置範圍20a，及切割線20c之輪廓。但晶片搭載範圍2p1係因為是搭載如上述之邏輯晶片LC之預定範圍之故，無須存在有實際上可辨識之邊界線。另外，對於裝置範圍20a及切割線20c，亦無須存在有實際上可辨識之邊界線。
另外，配線基板20之上面2a係加以形成有 複數之接合導線(端子，晶片搭載面側端子，電極)2f。接合導線2f係在圖11所示之第1晶片搭載工程中，與加以形成於圖9所示之邏輯晶片LC之表面3a的複數之表面電極3ap加以電性連接之端子。在本實施形態中，使邏輯晶片LC之表面3a側，與配線基板20之上面2a加以對向，所謂，以倒裝安裝方式而搭載邏輯晶片LC之故，複數之接合導線2f之接合部係加以形成於晶片搭載範圍2p1的內側。
另外，配線基板20之上面2a係經由絕緣膜(抗焊劑膜)2h而加以被覆。對於絕緣膜2h係加以形成有開口部2hw，在此開口部2hw中，複數之接合導線2f之至少一部分(與半導體晶片之接合部，接合範圍)則從絕緣膜2h露出。在圖13所示的例中，於各接合導線群，加以形成有使複數之接合導線2f總括露出之開口部2hw。
但開口部2hw之形狀係除圖13所示之形態其他，有各種變形例。例如，可形成如選擇性地使各複數之接合導線2f的連接部露出之開口面積小之開口部2hw。另外，例如，亦可連結圖13所示之複數之開口部2hw，形成總括使複數之接合導線群露出之開口部2hw。
另外，如圖15所示，對於配線基板20之下面2b，係加以形成有複數之金屬銲點2g。配線基板20之下面2b係經由絕緣膜(抗焊劑膜)2k而加以被覆。對於絕緣膜2k係加以形成有開口部2kw，在此開口部2kw 中，複數之金屬銲點2g之至少一部分(與焊錫球5之接合部)則從絕緣膜2k露出。
另外，如圖14所示，複數之接合導線2f與複數之金屬銲點2g係藉由複數之配線2d，各加以電性連接。此等複數之配線2d，複數之接合導線2f及複數之金屬銲點2g等之導體圖案係例如，由將銅(Cu)作為主成分之金屬材料而加以形成。另外，對於複數之接合導線2f之中，加以配置於開口部2kw內，從絕緣膜2h露出的部分，係形成有機絕緣層(OSP；Organic Solderability Preservative)或焊錫膜，或者金(Au)電鍍層亦可。經由於接合導線2f之一部分(連接圖9所示之外部端子7之部分)，形成有機絕緣層(OSP)或焊錫膜，或者金(Au)電鍍層之時，在圖11所示之第1晶片搭載工程中，可容易連接外部端子7與接合導線2f者。
圖14所示之複數的配線2d，複數之接合導線2f及複數之金屬銲點2g係例如，可經由電解電鍍法而形成者。另外，加以形成於複數之接合導線2f之一部分的焊錫膜或者金(Au)電鍍層，亦例如，可經由電解電鍍法而形成者。另外，如圖14所示，具有4層以上(在圖14中為4層)之配線層的配線基板20係例如，依序層積配線層於成為核心材之絕緣層兩面，所謂，可經由組合工法而形成者。
<第1接著材配置工程>
接著，在圖11所示之第1接著材配置工程中，如圖16及圖17所示，於配線基板20之上面2a的晶片搭載範圍2p1上，配置接著材NCL1。圖16係顯示配置接著材於圖13所示之晶片搭載範圍狀態之擴大平面圖，圖17係沿著圖16之A-A線的擴大剖面圖。另外，圖18係模式性地顯示配置接著材於圖17所示之配線基板上狀態之側面圖。另外，圖19係模式性地顯示將圖18所示之接著材，以滾軸朝向配線基板按壓狀態之側面圖。另外，圖20係顯示於圖19所示之工程之前，將接著材之一部分，朝向配線基板按壓狀態之擴大平面圖。
然而，在圖16中，顯示有晶片搭載範圍2p1，2p2，裝置範圍20a，及切割線20c之位置之故，而各以2點鎖鏈線而顯示晶片搭載範圍2p1，2p2，裝置範圍20a，及切割線20c之輪廓。另外，在圖20中，各以2點鎖鏈線而顯示部分HPZ、晶片搭載範圍2p1，裝置範圍20a，及切割線20c之輪廓。但晶片搭載範圍2p1，2p2係因為各搭載邏輯晶片LC及層積體MCS之預定範圍之故，無須存在有實際上可辨識之邊界線。另外，對於裝置範圍20a及切割線20c，亦無須存在有實際上可辨識之邊界線。然而，以下，對於在平面圖中圖示晶片搭載範圍2p1，2p2，裝置範圍20a及切割線20c之情況，係同樣地無須存在有實際上可辨識之邊界線。另外，圖20係平面圖，但明示部分HPZ之位置之故，於部分HPZ附上陰影而顯示。
一般而言，以倒裝安裝方式(覆晶連接方式)搭載半導體晶片於配線基板上之情況，加以進行再電性連接半導體晶片與配線基板之後，以樹脂封閉連接部分之方式(後注入方式)。此情況，從配置於半導體晶片與配線基板之間隙附近之噴嘴，供給樹脂，利用毛細管現象而將樹脂埋入至間隙。
另一方面，在以本實施形態所說明的例中，在後述之第1晶片搭載工程，將邏輯晶片LC(參照圖9)搭載於配線基板20上之前，配置接著材NCL1於晶片搭載範圍2p1，由從接著材NCL1上按壓邏輯晶片LC，與配線基板20電性連接之方式(先塗佈方式)，搭載邏輯晶片LC。
上述之後注入方式之情況，因利用毛細管現象而將樹脂埋入至間隙之故，對於一個裝置範圍20a而言之處理時間(注入樹脂之時間)則變長。另一方面，上述先塗佈方式之情況，在邏輯晶片LC之前端(例如，加以形成於圖6所示之突起電極7b前端之焊錫材7a)與接合導線2f之接合部接觸之時點，既已對於配線基板20與邏輯晶片LC之間隙係埋入有接著材NCL1。隨之，與上述後注入方式做比較，縮短對於一個裝置範圍20a而言之處理時間，在使製造效率提升的點為佳。
另外，在先塗佈方式所使用之接著材NCL1係如上述，由絕緣性(非導電性)之材料(例如，樹脂材料)所成。另外，接著材NCL1係由加上能量者而硬度 (硬度)變硬(變高)之樹脂材料所構成，在本實施形態中，例如，包含熱硬化性樹脂。另外，硬化前之接著材NCL1係較圖6所示之外部端子7為柔軟，而經由按壓邏輯晶片LC而被加以變形。
另外，硬化前之接著材NCL1係從操縱方法的不同，大致分為如以下2種。一種係由稱作NCP(Non-Conductive Paste)電糊狀之樹脂(絕緣材電糊)所成，有著從未圖示之噴嘴塗佈於晶片搭載範圍2p1之方式。另一種係稱作NCF(Non-Conductive Film)，由與先形成為薄膜狀之樹脂(絕緣材薄膜)所成，而有著搬送至保持薄膜狀態之晶片搭載範圍2p1，而貼附之方法。使用絕緣材電糊(NCP)之情況，因無需如絕緣材薄膜(NCF)貼附的工程之故，可較使用絕緣材薄膜之情況，減少傳達至半導體晶片等之壓力者。另一方面，使用絕緣材薄膜(NCF)之情況，因保形性則較絕緣材電糊(NCP)為高之故，而容易控制配置接著材NCL1之範圍或厚度。
在圖16及圖17所示的例中，顯示將絕緣材薄膜(NCF)之接著材NCL1配置於晶片搭載範圍2p1上，呈與配線基板20之上面2a密著地貼附的例。但雖省略圖示，但作為變形例，係亦可使用絕緣材電糊(NCP)者。
在本實施形態中，如圖18模式性地顯示，將分割為個片之接著材NCL1，在以薄膜搬送治具TP1保持吸附之狀態進行搬送，而配置於晶片搭載範圍2p1上。並 且，使接著材NCL1一方的面，密著於配線基板20之上面2a而貼合。此時，對於配線基板20之晶片搭載範圍2p1，係例如，如圖13所示，加以形成有多數之接合導線2f。因此，呈於接著材NCL1與配線基板20之間未殘留有氣泡(亦稱作空穴)地使其密著者為佳。
因此，在本實施形態中，第1接著材配置工程之中，至少使接著材NCL1與配線基板20密著之工程，係在較處理室外部的氣壓加以減壓之減壓處理室(減壓室，真空處理室)VC內加以進行。例如，在本工程中，於加以配置於減壓處理室VC內之配線基板20上，配置接著材NCL1之後，以減壓條件下，由將接著材NCL1朝向配線基板20按壓者而使其密著。對於按壓接著材NCL1之方法，係有各種的變形例，但在圖19的例中，使用按壓治具之彈性材RL，將接著材NCL1朝向配線基板20而按壓。在圖19中，顯示作為按壓治具的例，將薄膜狀之彈性材RL，利用壓縮空氣等之氣壓而按壓於基板20全體之隔膜方式之實施形態。但對於按壓方法係有各種變形例。例如，使用以未圖示之滾軸而按壓接著材NCL之方式亦可。
另外，如圖17所示，對於配線基板20之晶片搭載範圍2p1，係加以形成有包含接合導線2f之複數的配線2d。另外，對於晶片搭載範圍2p1係加以形成有絕緣膜2hw之開口部。因此，配線基板20之上面2a係成為仿照配線2d或絕緣膜2hw之圖案的凹凸面。如此，使凹 凸面之上面2a與接著材NCL1密著之情況，如圖19所示，即使以減壓條件下使其密著，亦於接著材NCL1與配線基板20間之凹凸部分，加以捕集空氣，而有作為氣泡而殘留之情況。
因此，對於抑制氣泡的殘留，係於按壓圖19所示之彈性材RL之前，將減壓處理室VC內進行減壓，以此減壓條件下而排出空氣者為佳。例如，在本實施形態中，如圖20所示，於以圖19所示之彈性材RL進行按壓之前，局部性地按壓加以個片化之接著材NCL1之複數處。例如，在圖20所示的例中，在平面視中，以未圖示之按壓治具而按壓複數之接著材NCL1之各二處(附上陰影而示之部分HPZ)。經由此，在預先所按壓之部分(圖20之部分HPZ)中，較預先未按壓之部分，配線基板20與接著材NCL1之密著力則相對性變大。
如圖20所例示地，如將接著材NCL1之一部分(部分HPZ)預先壓上於配線基板20時，在以圖19所示之彈性材RL壓上為止之工程，可防止接著材NCL1之位置偏移。另一方面，部分HPZ以外之部分係與部分HPZ做比較，配線基板20與接著材NCL1之密著力為小。於按壓圖19所示之彈性材RL之前，如將減壓處理室VC內進行減壓，可通過加以形成於此密著力為小之範圍的排出路徑，而排出接著材NCL1與配線基板20之間的空氣者。另外，持續於空氣的排出，由經由彈性材RL而按壓接著材NCL1者，可抑制使接著材NCL1與配線基 板20密著之後殘留氣泡者。
<第1晶片準備工程>
另外，在圖11所示之第1晶片準備工程中，準備圖9及圖10所示之邏輯晶片LC。圖21係模式性地顯示具備圖6所示之貫通電極之半導體晶片的製造工程之概要的說明圖。另外，圖22係模式性地顯示持續於圖21之半導體晶片的製造工程的概要說明圖。然而，在圖21及圖22中，將貫通電極3tsv及與貫通電極3tsv加以電性連接之背面電極3bp之製造方法作為中心加以說明，對於貫通電極3tsv以外之各種電路的形成工程係省略圖示及說明。另外，圖21及圖22所示之半導體晶片之製造方法係除圖4所示之邏輯晶片LC之其他，對於記憶體晶片MC1、MC2、MC3之製造方法亦可適用者。
首先，作為晶圓準備工程，準備圖21所示之晶圓(半導體基板)WH。晶圓WH係例如，為矽(Si)所成之半導體基板，在平面視中構成圓形。晶圓WH係具有半導體元件形成面之表面(主面，上面)WHs及表面WHs之相反側的背面(主面、下面)WHb。另外，晶圓WH之厚度係較圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3的厚度為厚，例如為數百μm程度。
接著，作為孔形成工程，形成為了形成圖6所示之貫通電極3tsv的孔(孔，開口部)3tsh。在圖21所示的例中，將光罩25配置於晶圓WH之表面WHs上， 經由實施蝕刻處理之時而形成孔3tsh。然而，圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件係例如可在本工程之後，且接下來之配線層形成工程之前形成者。
接著，於孔3tsh內，埋入例如銅(Cu)等之金屬材料而形成貫通電極3tsv。接著，作為配線層形成工程，於晶圓WH之表面WHs上，形成配線層(晶片配線層)3d。在本工程中，形成圖7或圖9所示之複數的表面電極3ap，再各電性連接複數之貫通電極3tsv與複數之表面電極3ap。然而，表面電極3ap或與表面電極3ap一體地加以形成之最上層之配線層3d係例如，由鋁(Al)所成之金屬膜而形成。
另外，在本工程中，將圖4所示之邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件與圖7及圖9所示之複數的表面電極3ap，藉由配線層3d而電性連接。經由此，邏輯晶片LC或記憶體晶片MC1、MC2、MC3之半導體元件係藉由配線層3d而電性連接。
接著，作為外部端子形成工程，於表面電極3ap(參照圖7，圖9)上，形成外部端子7。在本工程中，如圖6所示，於邏輯晶片LC之表面電極3ap上，形成突起電極7b。於突起電極7b之前端，形成焊錫材7a。或者，於記憶體晶片MC1之表面電極3ap上形成焊錫材7a。此焊錫材7a則作為將圖6所示之半導體晶片3，搭載於配線基板2，或下層之半導體晶片3上時之接合材而發 揮機能。
接著，作為圖22所示之背面研磨工程，研磨晶圓WH背面WHb(參照圖21)側，薄化晶圓WH之厚度。經由此，圖5所示之半導體晶片3之背面3b則露出。換言之，貫通電極3tsv係貫通晶圓WH於厚度方向。另外，複數之貫通電極3tsv係在晶圓WH之背面3b中，從晶圓WH露出在圖22所示的例中，在背面研磨工程中，在經由保護玻璃板等之支持基材26及保護表面WHs側之外部端子7之保護層27，而支持晶圓WH之狀態，使用研磨治具28而進行研磨。
接著，在背面電極形成工程中，於背面3b形成複數之背面電極3bp與複數之貫通電極3tsv電性連接。
接著，作為個片化工程，而將晶圓WH沿著切割線而分割，取得複數之半導體晶片3。之後，因應必要而進行檢查，得到圖4所示之半導體晶片3(邏輯晶片LC或記憶體晶片MC1、MC2、MC3)。
然而，如圖6所示之記憶體晶片MC4，對於製造未形成貫通電極3tsv及背面電極3bp之半導體晶片3的情況，係可省略圖21所示之孔形成工程，及圖22所示之背面電極形成工程。
<第1晶片搭載工程>
接著，在圖11所示之第1晶片搭載工程中，如圖23 或圖24所示，將邏輯晶片LC搭載於配線基板20上。圖23係顯示搭載邏輯晶片LC於圖16所示之配線基板之晶片搭載範圍上狀態之擴大平面圖。另外，圖24係沿著圖23之A-A線的擴大剖面圖。圖25係模式性地顯示在圖11所示之第1晶片搭載工程，於加以配置於配線基板之接著材上方，配置邏輯晶片狀態之說明圖。圖26係模式性地顯示在圖11所示之第1晶片搭載工程，電性連接邏輯晶片與配線基板狀態之說明圖。另外，圖27係與圖26另外的檢討例，模式性地顯示於接合治具與邏輯晶片之間，使樹脂薄膜介入存在而按壓之實施形態的說明圖。另外，圖28係圖25及圖26所示之接合治具之中，與半導體晶片加以對向配置的面之平面圖。然而，在圖28中，顯示圖26所示之邏輯晶片及接著材與接合治具之構成的平面的位置關係之故，對於邏輯晶片LC之背面3b之輪廓，及接著材NCL1的輪廓，附上二點鎖鏈線而顯示。
在本工程中，如圖24所示，邏輯晶片LC的表面3a則呈與配線基板20之上面2a對向地，經由所謂倒裝安裝方式(覆晶連接方式)而搭載邏輯晶片LC。另外，經由本工程，邏輯晶片LC與配線基板20係加以電性連接。詳細為加以形成於邏輯晶片LC的表面3a之複數之表面電極3ap與加以形成於配線基板20之上面2a的複數之接合導線2f係藉由外部端子7(圖6所示之突起電極7b及焊錫材7a)加以電性連接。以下，對於本工程之詳細的流程，使用圖25~圖28加以說明。
對於圖11所示之第1晶片搭載工程，係如圖25所示，包含有：於配線基板20之晶片搭載範圍2p1之接著材NCL1上，搬送邏輯晶片LC(半導體晶片3)之第1晶片搬送工程。
邏輯晶片LC係在保持背面3b側於接合治具30之狀態，加以搬送至晶片搭載範圍2p1之接著材NCL1上方，而位置於元件形成面側之表面3a則呈與配線基板20之上面2a對向地加以配置於接著材NCL1上方。
對於邏輯晶片LC之表面3a側加以形成有突起電極7b，而對於突起電極7b之前端係加以形成有焊錫材7a。另一方面，對於形成於配線基板20之上面2a的接合導線2f之接合部，係預先加以形成有為了與突起電極7b電性連接之接合材的焊錫材7c。在本工程中，複數之突起電極7b與複數之接合導線2f則各呈對向地，進行邏輯晶片LC與配線基板20之平面位置的位置調整。
接合治具30係具有保持邏輯晶片LC之背面3b側之保持部30HD。在圖26所示的例中，保持部30HD係貫通至與邏輯晶片LC之對向面之面30a的吸氣孔。接合治具30係由藉由此吸氣孔之保持部30HD而吸引邏輯晶片LC側之空氣者，吸附保持邏輯晶片LC。然而，如圖26所示，於邏輯晶片LC之背面3b，加以形成有背面電極3bp等之金屬圖案之情況，對於接合治具30的面30a與邏輯晶片LC之背面3b之間，係產生有間隙。此間隙之間隔係因與背面電極3bp之厚度相同程度之故，即使產 生有間隙之情況，亦可經由接合治具30而吸附保持邏輯晶片LC者。
另外，對於第1晶片搭載工程，係如圖26所示，包含有：藉由接合治具30而加熱邏輯晶片LC之背面3b，且從邏輯晶片LC之背面3b側按壓接合治具30，而電性連接各複數之接合導線2f與複數之表面電極3ap之接合工程。
在接合工程中，將接合治具30之按壓部30PR，按壓於邏輯晶片LC之背面3b側，朝向配線基板20而按壓邏輯晶片LC。在圖26所示的例中，按壓部30PR的一部分則與邏輯晶片LC之背面電極3bp接觸。另外，加以設置於按壓部30PR之周緣部的密封部30SL，則與邏輯晶片LC之背面3b的周緣部密著。接著材NCL1係因硬化前之柔軟的狀態之故，經由接合治具30而按壓邏輯晶片LC時，邏輯晶片LC係接近於配線基板20。當邏輯晶片LC接近於配線基板20時，加以形成於邏輯晶片LC之表面3a的複數之外部端子7的前端(詳細為圖25所示之焊錫材7a)，係與接合導線2f之接合範圍(詳細為圖25所示之焊錫材7c)接觸。
另外，接著材NCL1的厚度係至少較外部端子7之高度(突出高度)，及接合導線2f之厚度的合計為厚。因此，壓入於接合治具30時，邏輯晶片LC之表面3a側之一部分係埋入於接著材NCL1。換言之，邏輯晶片LC之側面之中，至少表面3a側之一部分係加以埋入於 接著材NCL1。
另外，在接合工程中，在加以按壓邏輯晶片LC於接合治具30之狀態，藉由接合治具30而加熱邏輯晶片LC及接著材NCL1。在圖26所示的例中，接合治具30係例如，與加熱器等之熱源30HT加以連接，經由自熱源30HT所傳達的熱，加熱接合治具30之按壓部30PR全體。按壓部30PR係例如，由金屬材料，或者陶瓷材料所成。然而，在圖26中，模式性地顯示將熱源30HT設置於接合治具30之外部，而物理性地連接的例，但熱源30HT之位置係未特別加以限定。例如，於接合治具30之內部，可埋入加熱器等。或者，可使內藏加熱器於接合治具30之未圖示的加熱治具密著，而加熱接合治具30。
當加熱接合治具30時，在邏輯晶片LC與配線基板20之接合部中，由接合導線2f側之焊錫材7c(參照圖25)與突起電極7b側之焊錫材7a則各自熔融，而作為一體化者，成為電性連接外部端子7與接合導線2f之接合材(焊錫材7a)。也就是，由藉由接合治具30而加熱邏輯晶片LC者，突起電極7b與接合導線2f係藉由焊錫材7a加以電性連接。
另外，由經由自接合治具30所傳達的熱，而加熱接著材NCL1者，接著材NCL1係產生硬化。經由此，在封閉邏輯晶片LC與配線基板20之間的狀態，接著材NCL1則產生硬化。然而，可作為成無須經由自接合治具30的熱而完全使接著材NCL1硬化之必要，而在可 固定邏輯晶片LC之程度，使含於接著材NCL1之熱硬化性樹脂的一部分硬化(暫時硬化)之後，將配線基板20移轉至未圖示之加熱爐，使剩餘之熱硬化性樹脂硬化(主硬化)之實施形態者。對於至含於接著材NCL1之熱硬化性樹脂成分全體產生硬化之主硬化處理結束為止，係雖需要時間，但由以加熱爐進行本硬化處理者，可使製造效率提升。
在此，在本第1晶片搭載工程中，因於柔軟狀態之接著材NCL1，壓入邏輯晶片LC之故，接著材NCL1係經由加以壓入邏輯晶片LC而產生變形。即，接著材NCL1之一部分則壓出於晶片搭載範圍2p1之周圍，於邏輯晶片LC周圍，形成圓角形狀。加以壓出於邏輯晶片LC周圍之接著材NCL1之高度則如為邏輯晶片LC之背面3b之高度以下即可，經由壓出於邏輯晶片LC周圍的量，有著成為較邏輯晶片LC之高度為高的憂慮。
壓出於邏輯晶片LC周圍的接著材NCL1之高度則成為較邏輯晶片LC之背面3b的高度為高之情況，在圖11所示之第2晶片搭載工程，搭載圖4所示之晶片層積體MCS時，經由接著材NCL1之突出的部分，有著阻礙搭載作業之情況。另外，接著材NCL1則附著於接合治具30而產生硬化時，在吸附保持接下的半導體晶片3時，成為不易吸附。另外，壓出於邏輯晶片LC周圍之接著材NCL1則繞入至邏輯晶片LC之背面3b側時，有著邏輯晶片LC之背面電極3bp則由接著材NCL被覆之憂慮。
因此，本申請發明者係如圖27所示，對於接合治具31與邏輯晶片LC之間，使較邏輯晶片LC為柔軟之構件(低彈性構件)，例如樹脂薄膜(薄膜)32接入存在，以樹脂薄膜32被覆邏輯晶片LC之背面3b之方法加以檢討。如藉由樹脂薄膜32而按壓邏輯晶片LC時，因樹脂薄膜32則密著於邏輯晶片LC之背面3b之故，即使接著材NCL1加以壓出至邏輯晶片LC周圍，亦可抑制接著材NCL1則繞入至邏輯晶片LC之背面3b者。
另外，由使較邏輯晶片LC之背面3b為寬的面積之樹脂薄膜32介入存在，由面積則較背面3b為大之按壓面31a而進行按壓者，可控制壓出於邏輯晶片LC周圍之接著材NCL1的高度則成為較邏輯晶片LC之背面3b之高度為高者。
另外，如圖27所示，如於接合治具31與邏輯晶片LC之間，使樹脂薄膜32介入存在，可防止或抑制接著材NCL1則附著於接合治具31者。
但如圖27所示，邏輯晶片LC之背面3b全體則由樹脂薄膜32所被覆之情況，可總括吸附保持樹脂薄膜32與邏輯晶片LC者。因此，必須依序實施將邏輯晶片LC搬送至接著材NCL1上，再放置於接著材NCL1上之工程(晶片暫時搭載工程)，和於邏輯晶片LC之背面3b上，配置樹脂薄膜32之工程。因此，從使製造效率提升之觀點，係未將邏輯晶片LC放置於接著材NCL1，而直接朝向接著材NCL1而按壓之方法為佳。另外，將邏輯 晶片LC放置於輕柔之接著材NCL1上時，有著邏輯晶片LC產生傾斜之憂慮。隨之，從抑制邏輯晶片LC之位置偏移之觀點，係未將邏輯晶片LC放置於接著材NCL1，而直接朝向接著材NCL1而按壓之方法為佳。以下，未將邏輯晶片LC放置於接著材NCL1，而直接朝向接著材NCL1而按壓之安裝方式係稱作1匯流排安裝方式。另外，將邏輯晶片LC放置於接著材NCL1上之後，藉由樹脂薄膜32而朝向接著材NCL1而按壓之安裝方式係稱作2匯流排安裝方式。
有鑑於上述課題，本申請發明者係對於1匯流排安裝方式，更加地進行檢討。發現圖25及圖26所示之本實施形態之安裝方式。即，如圖25，圖26，及圖28所示地，本實施形態之接合治具30係具有吸附保持邏輯晶片LC之保持部30HD。另外，如圖26所示，接合治具30係具有按壓於邏輯晶片LC之背面3b之按壓部30PR。另外，接合治具30係具有在上述之接合工程，如圖26所示，密著於邏輯晶片LC之背面3b周緣部之密封部30SL。
密封部30SL之中，至少與邏輯晶片LC之背面3b密著的面(密著面)30b係由較邏輯晶片LC為柔軟之樹脂(低彈性構件)加以形成。在圖25，圖26，及圖28所示的例中，密封部30SL全體則由樹脂性的構件加以形成，由吸引至吸附孔30SH者，加以吸附保持於按壓部30PR。也就是，密封部30SL係可自按壓部30PR可拆脫 地加以形成。另外，密封部30SL係加以保持於形成於按壓部30PR之密封部用保持部之吸附孔30SH。
另外，圖28所示之密封部30SL係在平面視中加以形成為框狀，遍布於邏輯晶片LC之背面3b周緣部全周，而密封部30SL的面30b與邏輯晶片LC之背面3b則密著。詳細為如圖25及圖28所示地，對於按壓部30PR之周緣部，係加以設置有平面形狀為框形之段差部30ST，密封部30SL係呈埋入於段差部30ST地加以保持。隨之，可抑制柔軟之接著材NCL1則繞入至邏輯晶片LC之背面3b側者。
另外，如圖26所示，密封部30SL的面30b係被覆加以配置有接著材NCL1範圍之周緣部分。另外，對於密封部30SL的面30b之相反側，係加以配置有按壓部30PR之外周部分。也就是，按壓部30PR係成為藉由密封部30SL，按壓壓出於邏輯晶片LC周圍之接著材NCL1的構造。因此，壓出於邏輯晶片LC周圍之接著材NCL1的高度則呈成為邏輯晶片LC之背面3b之高度以下地，抑制接著材NCL1之隆起。
另外，與接著材NCL1接觸的面之面30b係由樹脂加以形成。經由以樹脂而形成密封部30SL的面30b之時，接著材NCL1則不易附著於密封部30SL。特別是在本實施形態中，構成密封部30SL之樹脂材料係例如，氟素樹脂(聚合含有氟素之烯類所得到之合成樹脂)。氟素樹脂係在不易附著接著材NCL1的點，及具備 在上述接合工程之耐熱性的點，特別理想之材料。
另外，如圖26所示，密封部30SL係由自形成於接合治具30之按壓部30PR之吸氣孔(密封部用保持部)30SH進行吸氣者，保持於按壓部30PR。隨之，假設，對於接著材NCL1附著於密封部30SL而硬化之情況，或者密封部30SL產生劣化之情況，係可容易地拆脫者。
另外，如圖26所示，保持密封部30SL的吸氣孔30SH係加以形成於與吸附保持邏輯晶片LC之保持部30HD不同之位置。另外，保持部30HD係加以形成於按壓部30PR之中央部分，而按壓部30PR之中央部分係在密封部30SL之內側中，自密封部30SL露出。也就是，接合治具30係可總括吸附保持邏輯晶片LC與樹脂製之密封部30SL者。隨之，如使用接合工具30，未放置邏輯晶片LC於接著材NCL1，而直接朝向接著材NCL1按壓，以1匯流排安裝方式，可搭載邏輯晶片LC於配線基板20者。
另外，如圖28所示，按壓部30PR之中央部分則在密封部30SL之內側中，自密封部30SL露出之情況，如圖26所示，可使按壓部30PR接觸於邏輯晶片LC者。此情況，如圖27所示，與介入存在有樹脂薄膜32於加以連接於熱源30HT之按壓部30PR，和邏輯晶片LC之間的情況做比較，可有效率地進行熱傳達者。
<第2接著材配置工程>
接著，在圖11所示之第2接著材配置工程中，如圖29所示，於邏輯晶片LC(半導體晶片3)之背面3b上，配置接著材NCL2。圖29係顯示配置接著材於圖17所示之半導體晶片之背面及其周圍狀態之擴大平面圖，圖30係沿著圖29之A-A線的擴大剖面圖。
如圖6所示，本實施形態之半導體裝置1係所層積之複數之半導體晶片3之中，加以搭載於最下段(例如第1段)之邏輯晶片LC，及從下段數來而加以搭載於第2段之記憶體晶片MC1，係均以倒裝安裝方式(覆晶連接方式)加以搭載。因此，如在上述之第1接著材配置工程所說明地，在可縮短對於一個裝置範圍20a(參照圖29，圖30)而言之處理時間，而使製造效率提升的點，適用上述之先塗佈方式者為佳。
另外，在先塗佈方式所使用之接著材NCL2係如上述，由絕緣性(非導電性)之材料(例如，樹脂材料)所成。另外，接著材NCL2係由加上能量者而硬度(硬度)變硬(變高)之樹脂材料所構成，在本實施形態中，例如，包含熱硬化性樹脂。另外，硬化前之接著材NCL2係較圖6所示之突起電極7b為柔軟，而經由按壓邏輯晶片LC而被加以變形。
另外，硬化前之接著材NCL2係從操縱方法之不同，大致分為稱作NCP之電糊狀之樹脂(絕緣材電糊)，和稱作NCF，預先加以形成形為薄膜狀之樹脂(絕 緣材薄膜)。作為在本工程所使用之接著材NCL2係可使用NCP及NCF之任一方者。在圖29及圖30所示的例中，從噴嘴NZ1(參照圖30)吐出NCP之接著材NCL2，於邏輯晶片LC之背面3b上，配置接著材NCL2。
然而，從噴嘴NZ1吐出電糊狀之接著材NCL2的點，係與在上述第1接著材配置工程所說明之後注入方式共通。但在本實施形態中，於搭載圖4所示之記憶體晶片MC1之前，預先搭載接著材NCL2。隨之，與利用毛細管現象而注入樹脂之後注入方式做比較時，接著材NCL2之塗佈速度係可大幅度地提升者。
接著材NCL2係在圖11所示之第2晶片搭載工程，具有接著固定記憶體晶片MC1(參照圖4)與邏輯晶片LC(參照圖4)之固定材機能。另外，接著材NCL2係具有經由封閉記憶體晶片MC1與邏輯晶片LC之接合部而進行保護之封閉材機能。然而，對於上述封閉機能，係包含有經由使傳達至記憶體晶片MC1與邏輯晶片LC之接合部的應力分散而緩和之時，保護接合部之應力緩和機能。
在滿足上述封閉材機能之觀點中，因如呈包圍記憶體晶片MC1與邏輯晶片LC之接合部周圍地配置接著材NCL2即可之故，至少在搭載記憶體晶片MC1時，如由接著材NCL2加以封閉圖6所示之複數之外部端子7即可。
<第2晶片準備工程>
另外，在圖11所示之第2晶片準備工程中，準備圖4所示之記憶體晶片MC1、MC2、MC3、MC4之層積體MCS。作為對於本實施形態之變形例，係可依序層積記憶體晶片MC1、MC2、MC3、MC4於邏輯晶片LC上者。但在本實施形態中，對於預先層積記憶體晶片MC1、MC2、MC3、MC4，形成圖32所示之層積體(記憶體晶片層積體，半導體晶片之層積體)MCS之實施形態，加以說明。如以下所說明地，形成記憶體晶片MC1、MC2、MC3、MC4之層積體MCS的情況，例如，在與圖11所示之第2晶片準備工程以外的工程另外的場所，可與其他工程獨立進行者。例如，層積體MCS係亦可作為購入構件而準備者。因此，在可簡略化圖11所示之製造工程，而作為全體使製造效率提升的點為有利。
圖31係模式性地顯示持續於圖4之記憶體晶片的層積體之組裝工程的概要說明圖。另外，圖32係模式性地顯示持續於圖31之記憶體晶片的層積體之組裝工程的概要說明圖。然而，圖31及圖32所示之各複數之記憶體晶片MC1、MC2、MC3、MC4的製造方法係因可適用使用圖21及圖22而說明之半導體晶片之製造方法而製造之故，省略說明。
首先，作為組裝基材準備工程，準備為了組裝圖32所示之層積體MCS之基材(組裝基材)ST。基材 ST，係具有層積複數之記憶體晶片MC1、MC2、MC3、MC4的組裝面STa，對於組裝面STa係加以設置有接著層35。
接著，作為晶片層積工程，將記憶體晶片MC1、MC2、MC3、MC4，層積於基材ST的組裝面STa上。在圖31所示的例中，所層積之各半導體晶片3之背面3b則呈與基材ST的組裝面STa對向地，以記憶體晶片MC4、MC3、MC2、MC1之順序，加以依序層積。上段側之半導體晶片3之背面電極3bp與下段側之半導體晶片3之表面電極3ap係例如，經由外部端子7(圖6所示之突起電極7b與焊錫材7a)而加以接合。
接著，在圖32所示之層積體封閉工程中，於所層積之複數之半導體晶片3之間，供給樹脂(底膠樹脂)，形成封閉體(晶片層積體用封閉體，晶片層積體用樹脂體)6。此封閉體6係經由在上述第1接著材配置工程所說明之後注入方式而加以形成。即，預先層積複數之半導體晶片3之後，從噴嘴NZ2供給底膠樹脂6a，而埋入至所層積之複數之半導體晶片3之間。底膠樹脂6a係黏度則較在圖11所示之封閉工程所使用之封閉用的樹脂為低，可利用毛細管現象而埋入於複數之半導體晶片3之間者。之後，使埋入於半導體晶片3之間的底膠樹脂6a硬化，得到封閉體6。
之後以後注入方式而形成封閉體6的方法係所謂，與下注模形方式做比較，對於間隙之埋入特性優越 之故，適用於所層積之半導體晶片3之間的間隙為窄之情況而為有效。另外，如圖32所示，加以複數段地形成埋入底膠樹脂6a之間隙的情況，可對於複數之間隙而言而總括埋入底膠樹脂6a者。因此，作為全體係可縮短處理時間。
接著，在組裝基材除去工程中，使基材ST及接著材BDL，從記憶體晶片MC4之背面3b剝離而除去。作為除去基材ST及接著材BDL之方法，係例如可適用使含於接著層BDL之樹脂成分(例如，紫外線硬化樹脂)硬化之方法。經由以上的工程，可得到加以層積複數之記憶體晶片MC1、MC2、MC3、MC4，而再經由封閉體6加以封閉各記憶體晶片MC1、MC2、MC3、MC4之連接部的層積體MCS。此層積體MCS係可被視為具有：加以形成有複數之表面電極3ap的表面3a(記憶體晶片MC1之表面3a)及位置於表面3a之相反側的背面3b(記憶體晶片MC4之背面3b)之一個記憶體晶片者。
<第2晶片搭載工程>
接著，在圖11所示之第2晶片搭載工程中，如圖33或圖34所示，將層積體MCS搭載於邏輯晶片LC之背面3b上。圖33係顯示搭載層積體於圖29所示之邏輯晶片的背面上狀態之擴大平面圖。另外，圖34係沿著圖33之A-A線的擴大剖面圖。另外，圖35係模式性地顯示在圖11所示之第2晶片搭載工程，於邏輯晶片上方，配置層 積體狀態之說明圖。圖36係模式性地顯示在圖11所示之第2晶片搭載工程，電性連接邏輯晶片與層積體狀態之說明圖。
在本工程中，如圖34所示，層積體MCS的表面3a(記憶體晶片MC1之表面3a)則呈與邏輯晶片LC之背面3b對向地，經由所謂倒裝安裝方式(覆晶連接方式)而搭載層積體MCS。另外，經由本工程而加以電性連接複數之記憶體晶片MC1、MC2、MC3、MC4與邏輯晶片LC。詳細為如圖6所示，加以形成於層積體MCS(記憶體晶片MC1)的表面3a之複數之表面電極3ap與加以形成於邏輯晶片LC之背面3b的複數之背面電極3bp係藉由外部端子7(圖6所示之突起電極7b及焊錫材7a)加以電性連接。以下，對於本工程之詳細的流程，使用圖35~圖36加以說明。
對於圖11所示之第2晶片搭載工程，係如圖35所示，包含有：於配線基板20之晶片搭載範圍2p2上，搬送層積體MCS(半導體晶片3)之第2晶片搬送工程。
層積體MCS係在保持背面3b側於接合治具33之狀態，加以搬送至塗佈於晶片搭載範圍2p2之接著材NCL2上方，而位置於元件形成面側之表面3a則呈與邏輯晶片LC之背面3b對向地加以配置於接著材NCL2上方。在本工程中，層積體MCS之複數之突起電極7b，和邏輯晶片LC之複數的背面電極3bp則呈各對向地，進行 邏輯晶片LC與配線基板20之平面位置的位置調整。
另外，對於第2晶片搭載工程，係如圖36所示，包含有：藉由接合治具33而加熱層積體MCS之背面3b，且從層積體MCS之背面3b側按壓接合治具33，而電性連接各複數之背面電極3bp與複數之表面電極3ap之接合工程。
在接合工程中，將接合治具33之按壓部30PR，按壓於層積體MCS之背面3b側，朝向邏輯晶片LC而按壓層積體MCS。在圖36所示的例中，按壓部30PR的全體則與層積體MCS之背面3b接觸。接著材NCL2係因硬化前之柔軟的狀態之故，經由接合治具33而按壓層積體MCS時，層積體MCS係接近於邏輯晶片LC。另外，加以形成於層積體MCS之表面3a之複數的外部端子7前端(詳細為圖35所示之焊錫材7a)係與邏輯晶片LC之背面電極3bp接觸。
另外，在接合工程中，在加以按壓層積體MCS於接合治具33之狀態，藉由接合治具33而加熱層積體MCS及接著材NCL2。在圖36所示的例中，接合治具33係例如，與加熱器等之熱源30HT加以連接，經由自熱源30HT所傳達的熱，加熱接合治具33之按壓部30PR全體。然而，在圖36中，模式性地顯示將熱源30HT設置於接合治具33之外部，而物理性地連接的例，但熱源30HT之位置係未特別加以限定。例如，於接合治具33之內部，可埋入加熱器等。或者，可使內藏加熱器 於接合治具33之未圖示的加熱治具密著，而加熱接合治具33。
當加熱接合治具33時，在層積體MCS與邏輯晶片LC的接合部中，突起電極7b側之焊錫材7a則產生熔融，而加以接合於邏輯晶片LC之背面電極3bp。
另外，由經由自接合治具33所傳達的熱，而加熱接著材NCL2者，接著材NCL2係產生硬化。經由此，在封閉層積體MCS與配線基板20之間的狀態，接著材NCL2則產生硬化。然而，在圖26所示的例中，對於層積體MCS與配線基板20之間，係埋入有接著材NCL2。但從保護層積體MCS與邏輯晶片LC之接合部的觀點，係如至少於層積體MCS和邏輯晶片LC之間，填滿接著材NCL2即可。
在第2晶片搭載工程中，與上述之第1晶片搭載工程同樣地，亦可使用圖25所示之接合治具30而將層積體MCS搭載於邏輯晶片LC上者。但在圖35及圖36所示的例中，使用與接合治具30(參照圖25)構造不同之接合治具33而層積體MCS搭載於邏輯晶片LC上。
圖35所示之接合治具33係在未加以設置有圖25所示之密封部30SL的點，與圖25所示之接合治具30不同。層積體MCS係如圖35所示，因藉由邏輯晶片LC而搭載於配線基板20上之故，從配線基板20上面至層積體MCS表面3a為止之距離則相對變大。另外，層積體MCS之厚度係較邏輯晶片LC的厚度為大。
因此，在第2晶片搭載工程中，當與上述之第1晶片搭載工程做比較時，壓出於邏輯晶片LC周圍之接著材NCL2的高度則成為較層積體MCS之背面3b的高度為高之憂慮為小。隨之，在圖35所示的例中，使用較圖25所示之接合治具30為單純構造之接合治具33而搭載層積體MCS。但對於憂慮有接著材NCL2到達至層積體MCS之背面3b側之情況，係與上述之接合治具30同樣地，使用具備密封部30SL之接合治具30者為佳。
<封閉工程>
接著，在圖11所示之封閉工程中，如圖37所示，以樹脂而封閉配線基板20之上面2a，邏輯晶片LC，及複數之記憶體晶片MC1、MC2、MC3、MC4之層積體MCS，形成封閉體4。圖37係顯示形成封閉體於圖34所示之配線基板上，封閉所層積之複數之半導體晶片狀態之擴大剖面圖。另外，圖38係顯示圖37所示之封閉體之全體構造的平面圖。
在本實施形態中，如圖38所示，形成總括封閉複數之裝置範圍20a之封閉體4。如此之封閉體4的形成方法係稱作總括封閉(Block Molding)，而將經由此總括封閉方式而加以製造之半導體封裝，稱作MAP(Multi Array Package)型之半導體裝置。在總括封閉方式中，因可縮小各裝置範圍20a的間隔之故，在1片的配線基板20之有效面積則變大。也就是，可從1片的配線基板20 取得之製品個數則增加。如此，由增加在1片的配線基板20之有效面積者，可將製造工程作為效率化者。
另外，在本實施形態中，於未圖示之成形金屬模具內，壓入加熱軟化之樹脂而加以成形之後，使樹脂熱硬化，所謂，經由下注塑形方式而形成。經由下注塑形方式而加以形成之封閉體4係例如，與如封閉圖37所示之層積體MCS之封閉體6，使液狀之樹脂硬化的構成做比較，因耐久性高之故，作為保護構件而為最佳。另外，例如，由將二氧化矽(二氧化矽；SiO2)粒子等之填充物粒子混合於熱硬化性樹脂者，可使封閉體4之機能(例如，對於彎曲變形之耐性)提升者。
然而，在本實施形態中，所層積之複數的半導體晶片3之接合部(電性連接部)係經由接著材NCL1、NCL2、及封閉體6而加以封閉。隨之，作為變形例係可適用於未形成封閉體4之實施形態者。此情況，可省略圖11所示之封閉體工程者。
<焊錫球覆蓋工程>
接著，在圖11所示之焊錫球覆蓋工程中，如圖39所示，於形成於配線基板20下面2b之複數的金屬銲點2g，接合成為外部端子之複數的焊錫球5。圖39係顯示接合焊錫球於圖37所示之配線基板之複數的金屬銲點上狀態之擴大剖面圖。
在本工程中，如圖39所示，使配線基板20 之上下反轉之後，在配線基板20之下面2b中露出之各複數之金屬銲點2g上，配置焊錫球5之後，由進行加熱而接合複數之焊錫球5與金屬銲點2g。經由本工程，複數之焊錫球5係藉由配線基板20而與複數之半導體晶片3(邏輯晶片LC及記憶體晶片MC1、MC2、MC3、MC4)加以電性連接。但在本實施形態說明之技術係並非限定適用於接合焊錫球5成陣列狀，所謂BGA(Ball Grid Array)型之半導體裝置者。例如，作為本實施形態而言之變形例，係可適用於未形成焊錫球5，而使金屬銲點2g露出之狀態，或者於金屬銲點2g，塗佈較焊錫球5為薄之焊錫電糊之狀態而出貨，所謂LGA(Land Grid Array)型之半導體裝置者。對於LGA型之半導體裝置之情況，係可省略焊錫球覆蓋工程。
<個片化工程>
接著，在圖11所示之個片化工程中，如圖40所示，將配線基板20分割成各裝置範圍20a。圖40係顯示個片化圖39所示之多數個採取之配線基板狀態之剖面圖。
在本工程中，如圖40所示，沿著切割線(切割範圍)20c，切斷配線基板20及封閉體4，取得加以個片化之複數的半導體裝置1(參照圖4)。切斷方法係雖未加以特別限定，但在圖40所示的例中，顯示使用切割刀(旋轉刀)40而將接著固定於膠帶材(切割膠帶)41之配線基板20及封閉體4，從配線基板20之下面2b側 進行切割加工而切斷的實施形態。但在本實施形態所說明之技術係並非限定適用於具備複數之裝置範圍20a，使用多數個採取基板之配線基板20之情況者。例如，可適用於層積複數之半導體晶片3於相當於半導體裝置1個分之配線基板2(參照圖4)上的半導體裝置者。此情況，可省略個片化工程者。
經由以上之各工程，得到使用圖1~圖11所說明之半導體裝置1。之後，進行外觀檢查或電性試驗等必要之檢查，試驗，而進行出貨，或者安裝於未圖示之安裝基板。
(變形例)
在本實施形態中，對於在第1晶片搭載工程中，作為壓出於邏輯晶片LC周圍之接著材NCL1的高度則作為呈成為邏輯晶片LC之背面3b之高度以下之方法，使用圖25，圖26，及圖28所示之接合治具30而搭載邏輯晶片LC之實施形態加以說明過。在以下中，對於接合治具30而言之變形例加以說明。
如接合治具30，將密封部30SL全體，以氟素樹脂製之構件而形成之情況，在密封部30SL產生劣化時，可容易地交換密封部30SL者。另外，樹脂製之密封部30SL係因具有彈性力之故，密封部30SL的面30b與按壓部30PR的面30a則相同高度，或者面30b則如位置於較面30a為下方(邏輯晶片LC側)，容易使其密著於 邏輯晶片LC之背面3b的周緣部。
但如上述，在第1晶片搭載工程中，係加以加熱接合治具30。因此，有密封部30SL產生變形之情況。如圖28所示，密封部30SL係放置成平面視而構成框形狀，對於框的內側係加以設置按壓部30PR。因此，在平面視中，密封部30SL係容易於從按壓部30PR的面30a遠離之方向產生變形。此情況，有著於密封部30SL與按壓部30PR之間產生有間隙的憂慮。另外，有著面30b的高度呈位置於較面30a之高度為上方地產生變形之憂慮。
因此，本申請發明者係對於抑制密封部30SL之變形，或者抑制密封部30SL之變形方向的技術進行檢討。
圖41係顯示對於圖25所示之接合治具而言之變形例的剖面圖。圖41所示之接合治具30h1所具備之密封部30SL係具有：擁有與邏輯晶片LC之背面3b的周緣部對向的面30b之樹脂膜30FL，和加以塗層有樹脂膜30FL之支持部30BD。支持部30BD係例如，由和按壓部30PR相同之金屬材料或陶瓷材料所成，於與邏輯晶片LC之密著面的面30b，加以形成有氟素樹脂之樹脂膜30FL。樹脂膜30FL之厚度(膜厚)係例如為2μm~50μm程度。
接合治具30h1之情況，對於樹脂膜30FL產生劣化的情況，係可容易交換的點係與接合治具30(參照圖25)同樣。另外，樹脂膜30FL係因呈密著於經由與 接合治具30h1之按壓部30PR相同材質之支持部30BD地加以薄包覆之故，即使加熱密封部30SL亦不易產生變形。但與圖25所示之接合治具30做比較，因樹脂構件的厚度變薄之故，當與接合治具30之密封部30SL做比較時，密封部30SL則產生彈性變形的程度為小。隨之，為了使邏輯晶片LC與背面3b與面30b接觸而加以形成之密封部30SL的加工精確度之邊際，係圖25所示之接合治具30之情況者為大。
構成接合治具之按壓部30PR及支持部30BD的材料係較樹脂膜30FL為硬的材料為佳。作為如此之材料的例，例如可使用不鏽鋼等之金屬材料，或者氮化鋁等之陶瓷材料者。如考慮加工的容易性，金屬材料為佳。另一方面，從縮小線膨脹係數之觀點，陶瓷材料則較金屬材料為佳。
另外，作為於與邏輯晶片LC之背面3b的周緣部對向的面30b，薄包覆氟素樹脂等之樹脂膜的實施形態，係有如圖42所示之接合治具30h2之變形例。圖42係顯示對於圖25所示之接合治具而言之其他變形例的剖面圖。接合治具30h2係按壓部30PR的面30a之面積則成為較邏輯晶片LC之背面3b的面積為大。另外，對於接合治具30h2，係未形成有如圖25所示之密封部30SL，而於面30a，樹脂膜30FL則呈與按壓部30PR密著地加以薄包覆。換言之，接合治具30h2係包覆於按壓部30PR的面30a之樹脂膜30FL則作為圖25所示之密封部30SL而發 揮機能。樹脂膜30FL係例如為氟素樹脂，樹脂膜30FL之厚度(膜厚)係例如為2μm~50μm程度。
在上述之第1晶片搭載工程而使用接合治具30h2之情況，邏輯晶片LC之背面3b的周緣部係經由樹脂膜30FL的面30a所被覆。另外，樹脂膜30FL則因仿照背面電極3bp之配置而彈性變形之故，樹脂膜30FL之厚度如較邏輯晶片LC之背面電極3bp的厚度為厚時，背面3b之周緣部與面30a則密著。也就是，接合治具30h2之情況，按壓部30PR的面30a則兼具圖25所示之密封部30SL的面30b之機能。
使用接合治具30h2而搭載邏輯晶片LC之情況，邏輯晶片LC之背面3b的大部分(除了與保持部30HD對向之部分的全部)則與樹脂膜30FL密著。因此，接合治具30h2係對於背面3b而言，可平衡佳地賦予按壓力者。另外，接合治具30h2係在加熱邏輯晶片LC時，可降低在背面3b之溫度不勻。
但對於樹脂膜30FL產生劣化的情況，或者附著有接著材NCL1(參照圖25)於樹脂膜30FL而硬化之情況，係有必要從按壓部30PR使樹脂膜30FL剝離，包覆新的樹脂膜30FL。隨之，從維護的容易性之觀點，係圖25所示之接合治具30或圖41所示之接合治具30h1者為佳。
另外，接合治具30h2之情況，成為於陶瓷製或金屬製之按壓部30PR與邏輯晶片LC之間，使樹脂膜 30FL介入存在者。隨之，當考慮熱傳達之效率時，如圖25所示之接合治具30或圖41所示之接合治具30h1，在與邏輯晶片LC之對向的位置中，從樹脂，使陶瓷製或金屬製之按壓部30PR露出者為佳。
另外，圖43及圖44所示之接合治具30h3之情況，於按壓部30PR之周圍部，形成框形狀之溝部30DG，再由插入密封部30SL於溝部30DG者，成為作為保持之構造。圖43係顯示對於圖25所示之接合治具而言之其他變形例的剖面圖。另外，圖44係圖43所示之接合治具之中，與半導體晶片加以對向配置的面之平面圖。
對於接合治具30h3之陶瓷製或金屬製之按壓部30PR，係加以形成有溝部30DG。溝部30DG係如圖44所示，呈沿著邏輯晶片LC之背面3b之周緣部而構成框形狀地加以形成。使用接合治具30h3而進行上述之第1晶片搭載工程之情況，溝部30DG則作為控制樹脂製之密封部30SL之變形方向的導引而發揮機能。即，即使加熱接合治具30h3，樹脂製之密封部30SL係對於平面方向係不易變形。因此，密封部30SL係可選擇性地使其變形於圖43所示之厚度方向者。另外，對於溝部30DG與密封部30SL之密著面係不易產生有間隙。
另外，在圖25所示之接合治具30，圖41所示之接合治具30h1，圖43所示之接合治具30h3中，由密封部30SL則被吸引至吸附孔30SH者而吸附保持於按壓部30PR。但對於保持密封部30SL之方法係有各種變形 例。圖45係顯示對於圖43所示之接合治具而言之變形例的剖面圖。另外，圖46係顯示對於圖45所示之接合治具而言之變形例的剖面圖。
圖45所示之接合治具30h4係溝部30DG之側面則成為對於面30a而言，以不足90度之角度傾斜之傾斜面。在圖45所示的例中，溝部30DG之兩側面則成為對於面30a而言，以不足90度之角度傾斜之傾斜面。此情況，由樹脂所成之密封部30SL係因經由溝部30DG之傾斜面而加以保持之故，即使未設置如圖43所示之吸附孔30SH，亦可使密封部30SL保持者。
另外，圖46所示之接合治具30h5係於保持樹脂所成之密封部30SL之位置，加以設置有階差部30ST，而階差部30ST之側面則成為對於面30a而言，以不足90度之角度而傾斜之傾斜面。在保持密封部30SL之安定性的觀點中，圖45所示之接合治具30h4者為佳，但即使為圖46所示之接合治具30h5之情況，即使未設置如圖43所示之吸附孔30SH，亦可使密封部30SL保持者。
另外，對於如邏輯晶片LC，於背面3b加以形成有背面電極3bp等之突起物之情況，係圖47及圖48所示之接合治具30h6之變形例亦最佳。圖47係顯示對於圖25所示之接合治具而言之其他變形例的剖面圖。另外，圖48係圖47所示之接合治具之中，與半導體晶片加以對向配置的面之平面圖。
接合治具30h6係於按壓部30PR的面30a之 一部分，加以形成有凹陷部30CV。在圖48所示的例中，凹陷部30CV係加以形成於按壓部30PR之中，從密封部30SL露出的面30a之中央。另外，凹陷部30CV之深度係成為形成於邏輯晶片LC之背面3b之突起物，即背面電極3bp之厚度以上。在圖47所示的例中，凹陷部30CV之深度係較邏輯晶片LC之背面電極3bp的厚度為大。
凹陷部30CV係對應於加以形成於搭載對象物之邏輯晶片LC的背面3b之突起物的位置而加以形成。因此，在上述之第1晶片搭載工程中，使用如圖47及圖48所示之接合治具30h6而搭載邏輯晶片LC之情況，加以形成於邏輯晶片LC之背面3b的複數之背面電極3bp係加以收容於凹陷部30CV內部。
如此，在第1晶片搭載工程中，複數之背面電極3bp係在加以收容於凹陷部30CV內部之狀態，以按壓部30PR而按壓邏輯晶片LC之背面3b時，按壓部30PR的面30a係未與複數之背面電極3bp接觸，而密著於背面3b。
當按壓部30PR的面30a則密著於邏輯晶片LC之背面3b時，因可使陶瓷製或金屬製之按壓部30PR與邏輯晶片LC之密著面積增大之故，在上述接合工程中，可使熱傳達的效率提升。
另外，在第1晶片搭載工程，在按壓部30PR則未接觸於複數之背面電極3bp狀態，保持邏輯晶片LC之情況係在以下的點為佳。在上述之第1晶片搭載工程之 接合工程中，將接合治具30h6之按壓部30PR，按壓於邏輯晶片LC之背面3b側，朝向配線基板20(參照圖26)而按壓邏輯晶片LC。此時，如圖26所示，按壓部30PR與邏輯晶片LC之接觸部分則成為背面電極3bp之情況，搭載時之按壓力則集中於複數之背面電極3bp而加以施加。另一方面，使用圖47及圖48所示之接合治具30h6的情況，因背面電極3bp與按壓部30PR則未接觸之故，可抑制經由搭載時之按壓力之背面電極3bp的損傷。另外，可抑制應力集中於背面電極3bp周圍而邏輯晶片LC產生損傷情況。特別是如本實施形態，搭載對象物之邏輯晶片LC之厚度則為50μm程度之情況，例如與100μm以上之厚度之半導體晶片做比較而容易損傷。隨之，從抑制邏輯晶片LC之損傷的觀點，係使用圖47及圖48所示之接合治具30h6者為特別理想。
另外，在第1晶片搭載工程中，當按壓部30PR的面30a則密著於背面3b時，可使經由保持部30HD之保持強度提升者。另外，在第1晶片搭載工程中，不易產生有伴隨經由保持部30HD之吸著保持力的下降的邏輯晶片LC與接合治具30h6之位置偏移。
然而，圖47及圖48所示之接合治具30h6係作為對於圖25及圖28所示之接合治具30而言之變形例加以說明。但上述之接合治具30h6之特徵部分係可與圖41所示之接合治具30h1，圖42所示之接合治具30h2，圖43所示之接合治具30h3，圖45所示之接合治具 30h4，圖46所示之接合治具30h5組合而適用者。
(實施形態2)
在上述實施形態1中，已說明過在第1接著材配置工程，在將絕緣材薄膜(NCF)之接著材NCL1貼附於配線基板20之晶片搭載範圍2p1時，如圖20所示，在將接著材NCL1之一部分(部分HPZ)貼附於配線基板20之後，以圖19所示之彈性材RL加以按壓而使其密著之實施形態。在上述實施形態1所說明之方法的情況，因在減壓條件下加以排出接著材NCL1與配線基板20之間的空氣之故，可抑制按壓接著材NCL1之後的氣泡殘留。但將接著材NCL1配置於配線基板20之晶片搭載範圍2p1之後，以另外的治具而將接著材NCL1之一部分按壓於配線基板20之情況，作業工程的數則增加，而製造效率則下降。
因此，在本實施形態中，對於可較上述實施形態1更提升製造效率之技術而加以說明。然而，在本實施形態2係在上述實施形態1所說明之技術之中，在<第1接著材配置工程>之部分說明過之變形例。隨之，上述之第1接著材配置工程以外的部份係因共通之故，省略重複之說明。
另外，在本實施形態中，在以薄膜搬送治具而吸附保持第1接著材配置工程之中，加以分割成個片之接著材NCL1之狀態進行搬送，再配置於晶片搭載範圍 2p1上之工程，及按壓接著材NCL1之一部分的工程則不同。但上述以外的部分係與在上述實施形態1所說明之第1接著材配置工程為同樣。隨之，對於第1接著材配置工程，上述不同點以外之部分係亦省略說明。
圖49係顯示對於圖18而言之變形例的側面圖。另外，圖50係圖49所示之薄膜搬送治具之中，顯示與接著材的對向面側之平面圖。另外，圖51係在沿著圖50之A-A線的剖面中，模式性地顯示以薄膜搬送治具之突出部按壓接著材NCL1狀態之剖面圖。
如圖49所示，本實施形態之薄膜搬送治具TP2係在於與接著材NCL1之對向面的面TPa側，加以形成有複數之突出部TPb點，與圖18所示之薄膜搬送治具TP2不同。對於突出部TPb的數係有各種變形例，但在圖49~圖51所示的例中，係對於薄膜搬送治具TP2係加以形成有2個突出部TPb。突出部TPb係在本實施形態之第1接著材配置工程中，具備作為搬送接著材NCL1之治具的機能，和將接著材NCL1之一部分朝向於配線基板20而按壓之機能。
如圖50及圖51所示，對於各複數之突出部TPb，係加以形成有吸氣孔TPh。吸氣孔TPh係為吸附保持接著材NCL1(參照圖51)之保持部，在使突出部TPb前端接觸於接著材NCL1之狀態，經由吸氣之時，薄膜搬送治具TP2則可保持接著材NCL1者。
對於突出部TPb之露出面(但除了吸氣孔 TPh內部以外)，係例如加以形成有氟素樹脂等之樹脂膜TPf。另外，自突出部TPb的面TPa的突出高度係較接著材NCL1之厚度為大。因此，於以突出部TPb而按壓接著材NCL1時，於突出部TPb或薄膜搬送治具TP2之主體，成為不易附著接著材NCL1。
在本實施形態之第1接著材配置工程中，首先經由在使突出部TPb前端接觸於接著材NCL1之狀態進行吸氣之時，薄膜搬送治具TP2則拾取接著材NCL1。接著，將接著材NCL1配置於配線基板20之晶片搭載範圍2p1。此時，在保持接著材NCL1之狀態，進行晶片搭載範圍2p1與接著材NCL1之位置調整。接著，將薄膜搬送治具TP2接近於配線基板20。此時，經由突出部TPb而局部性地加以按壓所個片化之接著材NCL1的複數處。此結果，例如，如圖20所例示性地顯示，在平面視中，各複數之接著材NCL1二處所(附上陰影而顯示之部分HPZ)則以較其他部分相對性為大之密著力而密著於配線基板20。
如在上述實施形態所說明地，如將接著材NCL1之一部分(圖20所示之部分HPZ)，預先按壓於配線基板20時，在以圖19所示之彈性材RL按壓時，可防止接著材NCL1之位置偏移。另一方面，部分HPZ以外之部分係與部分HPZ做比較，配線基板20與接著材NCL1之密著力為小。因此，在減壓條件下，接著材NCL1與配線基板20之間的空氣係因通過形成於密著力小之部分的 排出路徑而加以排出之故，可抑制氣泡的殘留。
另外，如根據本實施形態，經由薄膜搬送治具TP2，可連續性地進行搬送接著材NCL1之工程，及按壓接著材NCL1之一部分的工程者。因此，與在上述實施形態所說明之第1接著材配置工程做比較，可使製造效率提升者。
(實施形態3)
在上述實施形態1中，在第1晶片搭載工程，將經由以在搭載邏輯晶片LC於配線基板20時所使用之接合治具之一部分，按壓接著材NCL1之時，壓出於邏輯晶片LC周圍之接著材NCL1的高度則作為呈成為邏輯晶片LC之背面3b之高度以下之實施形態為中心加以說明過。在本實施形態中，對於壓出於邏輯晶片LC周圍之接著材NCL1的高度則作為呈成為邏輯晶片LC之背面3b之高度以下之其他的實施形態加以說明。
在上述實施形態1所說明之第1晶片搭載工程中，如圖26所示，當檢討將邏輯晶片LC朝向配線基板20按壓時之接著材NCL1的舉動時，如以下加以考量。即，在夾持於邏輯晶片LC與配線基板20之間的範圍中，接著材NCL1係擴散於沿著配線基板20之上面2a的方向。另一方面，在較邏輯晶片LC之周緣部為外側的範圍中，接著材NCL1係因未夾持於邏輯晶片LC與配線基板20之故，加上於沿著配線基板20之上面2a的方 向，亦擴散於邏輯晶片LC之厚度方向。
在上述實施形態1所說明之技術中，經由以接合治具30之密封部30SL而抑制擴散於厚度方向之接著材NCL1之時，控制接著材NCL1之高度。上述之接著材NCL1之舉動係作為接著材NCL1而使用絕緣材薄膜(NCF)之情況，和使用絕緣材電糊(NCP)之情況亦為同樣。
在此，本申請發明者係壓出於邏輯晶片LC周圍之接著材NCL1則如容易擴散於沿著配線基板20之上面2a之方向時，例如，即使未以接合治具30之密封部30SL而抑制接著材NCL1，認為亦無法控制接著材NCL1之高度。在本實施形態中，對於經由控制壓出於邏輯晶片LC周圍之接著材NCL1則沿著配線基板20之上面2a而平面性地擴散之方向之時，接著材NCL1之高度則作為呈成為邏輯晶片LC之背面3b之高度以下之實施形態加以說明。
圖52係對於圖3所示之半導體裝置而言之變形例的半導體裝置所具備之晶片搭載面側之平面圖。如圖52所示，本實施形態之半導體裝置11所具備之配線基板12係在加以形成有複數的溝12t於上面2a之絕緣膜2h的點，與上述實施形態1之半導體裝置1不同。其他的點係與在上述實施形態所說明之半導體裝置1同樣。
圖52所示之各複數的溝12t係在平面視中，從晶片搭載範圍2p1朝向上面2a之周緣部而延伸。另 外，複數的溝12t係在平面視中，從晶片搭載範圍2p1朝向上面2a之周緣部而加以配置成放射狀。
在本實施形態中，利用形成於配線基板12之晶片搭載範圍2p1外側之溝12t，控制壓出於邏輯晶片LC周圍之接著材NCL1則沿著配線基板20之上面2a而平面性地擴散之方向。以下，對於本實施形態之半導體裝置之製造方法之中，在第1晶片搭載工程之接著材NCL1的舉動加以說明。
然而，在本實施形態所說明之技術係與上述實施形態1同樣地，在使用絕緣材薄膜(NCF)之情況，亦可適用。但使用絕緣材電糊(NCP)之情況者，容易了解在平面視之接著材NCL1的擴散方向。隨之，在本實施形態中，作為接著材NCL1，例示性地舉出使用絕緣材電糊(NCP)之實施形態而加以說明。
另外，在上述實施形態1所說明之半導體裝置之製造方法之中，第1接著材配置工程及第1晶片搭載工程以外係在本實施形態中，亦同樣地進行。隨之，在本實施形態中，省略重複之說明，將第1接著材配置工程及第1晶片搭載工程為中心加以說明。
<第1接著材配置工程>
圖53係在本實施形態之第1接著材配置工程中，如圖53所示，於配線基板21之晶片搭載範圍2p1，配置接著材NCL1。圖53係顯示於對於圖16而言之變形例的配 線基板之晶片搭載範圍，配置電糊狀之接著材狀態之擴大平面圖。
圖53所示之配線基板21係除了加以形成有複數的溝12t於上面2a之絕緣膜2h的點，及接著材NCL1則成為電糊樹脂的點，而與圖16所示之配線基板20同樣。隨之，省略重複之說明。
在本工程中，在圖53所示的例中，從噴嘴NZ1(參照圖30)吐出NCP之接著材NCL1，於晶片搭載範圍2p1上，配置接著材NCL1。在本實施形態中，因在持續於第1接著材配置工程而進行之第1晶片搭載工程，接著材NCL1則擴散於周圍之故，在本工程中，如加以配置接著材NCL1於晶片搭載範圍2p1之一部分即可。另外，作為接著材NCL1，對於使用絕緣材電糊(NCP)之情況，在擴散有接著材NCL1時，容易仿照於配線基板21之凹凸而埋入有接著材NCL1。隨之，在本實施形態中，以如在上述實施形態1所說明之圖19所示之減壓環境下，使接著材NCL1密著於配線基板20之工程係可省略。
另外，在圖53所示的例中，顯示在平面視，將晶片搭載範圍2p1之中央部作為中心，呈描繪十字形狀地配置接著材NCL1的例。但對於配置後之接著材NCL1之平面形狀係有各種變形例。例如，作為變形例而可舉出：配置圓形之接著材NCL1於晶片搭載範圍2p1之中央部的方法，或者配置接著材NCL1於晶片搭載範圍2p1之 複數處之方法等。
<第1晶片搭載工程>
接著，在本實施形態之第1晶片搭載工程中，如圖54所示，將邏輯晶片LC搭載於配線基板21上。圖54係顯示搭載邏輯晶片LC於圖53所示之配線基板之晶片搭載範圍上狀態之擴大平面圖。另外，圖55係模式性地顯示在第1晶片搭載工程，於加以配置於圖53所示之配線基板之接著材上方，配置邏輯晶片狀態之說明圖。圖56係模式性地顯示電性連接圖55所示之邏輯晶片與配線基板狀態之說明圖。另外，圖57係在第1晶片搭載工程中，以箭頭模式性地顯示圖53所示之接著材所擴散之方向的說明圖。
在本工程中，經由倒裝安裝方式(覆晶連接方式)而搭載邏輯晶片LC於配線基板21上的點，係與在上述實施形態1所說明之第1晶片搭載工程為同樣。以下，對於本實施形態之第1晶片搭載工程之詳細流程，將與上述實施形態1之不同點為中心加以說明。
對於本實施形態之第1晶片搭載工程，係如圖55所示，包含有：於配線基板21之晶片搭載範圍2p1之接著材NCL1上，搬送邏輯晶片LC(半導體晶片3)之第1晶片搬送工程。邏輯晶片LC係在保持背面3b側於接合治具34之狀態，加以搬送至晶片搭載範圍2p1之接著材NCL1上方，而位置於元件形成面側之表面3a則呈 與配線基板20之上面2a對向地加以配置於接著材NCL1上方。
另外，對於本實施形態之第1晶片搭載工程，係如圖56所示，包含有：藉由接合治具34而加熱邏輯晶片LC之背面3b，且從邏輯晶片LC之背面3b側按壓接合治具34，而電性連接各複數之接合導線2f與複數之表面電極3ap之接合工程。
在接合工程中，將接合治具34之按壓部34PR，按壓於邏輯晶片LC之背面3b側，朝向配線基板21而按壓邏輯晶片LC。在圖56所示的例中，按壓部34PR的面34a則與邏輯晶片LC之背面3b接觸。在本實施形態中，將邏輯晶片LC朝向配線基板21之上面2a接近之後，經由加熱邏輯晶片LC之時，電性連接各複數之外部端子7與複數之接合導線2f。
在此，在本實施形態之第1晶片搭載工程中，亦可使用在上述實施形態1所說明之圖25所示之接合治具30或各變形例者。但在圖55所示的例中，係使用接合治具34。接合治具34係在以下的點，與在上述實施形態1所說明之接合治具30共通。即，接合治具34係具有保持邏輯晶片LC之背面3b側之保持部30HD。另外，接合治具34係具有按壓邏輯晶片LC之背面3b側之按壓部34PR。
另外，接合治具34係在以下的點，與在上述實施形態1所說明之接合治具30不同。在圖55所示的例 中，按壓部34PR的面34a之面積則較邏輯晶片LC之背面3b為小。另外，接合治具34係未具備如圖25所示之接合治具30之密封部30SL。因此，邏輯晶片LC之背面3b的周緣部係從接合治具34之按壓部34PR露出。
在本實施形態中，如圖57所示，於配線基板12之晶片搭載範圍2p1外側，加以形成有複數的溝12t。由設置此複數的溝12t者，在本工程中，接著材NCL1則成為容易沿著溝12t之延伸存在方向而擴散。因此，如圖56所示，以接合治具34而將邏輯晶片LC，朝向配線基板21而按壓時，如於圖57所附上箭頭模式性所示地，接著材NCL1係從在上述第1接著材配置工程所塗佈之位置，超越晶片搭載範圍2p1之輪廓，朝向裝置範圍20a之周緣部而擴散。其結果，如圖56所示，壓出於邏輯晶片LC周圍之接著材NCL1係成為不易擴散於邏輯晶片LC之厚度方向。也就是，如根據本實施形態，接著材NCL1係由容易沿著配線基板21之上面2a而平面性地擴散者，可抑制擴散於邏輯晶片LC之厚度方向。
隨之，本實施形態之情況，如接合治具34，即使在使用未被覆邏輯晶片LC之背面3b全體之治具情況，亦可抑制接著材NCL1繞入至邏輯晶片LC之背面3b側。
另外，在本實施形態中，因抑制接著材NCL1擴散於邏輯晶片LC之厚度方向之故，即使未設置圖25所示之密封部30SL，亦不易附著有接著材NCL1於接合 治具34。其結果，因即使未安裝經由加熱而容易劣化之樹脂製的構件亦可之故，接合治具34係維護則為容易。
另外，因可未藉由圖27所示之樹脂薄膜32而電性連接邏輯晶片LC與配線基板21之故，可以在上述實施形態1所說明之1匯流排安裝方式而搭載邏輯晶片LC。
但作為對於本實施形態而言之變形例，係可使用在上述實施形態所說明之接合治具30，或各變形例之接合治具者。另外，作為對於本實施形態而言之變形例，亦可適用在上述實施形態1所說明之2匯流排安裝方式者。
接著，對於加以形成於本實施形態之配線基板21之複數的溝12t，說明理想之形態。首先，如圖52所示，在本實施形態中，於晶片搭載範圍2p1之中央部，總括使複數之接合導線2f出，形成開口部2hk。在圖52所示的例中，絕緣膜2h之中央之所設置之開口部2hk係呈沿著Y方向而延伸存在地加以形成。
當考慮在第1晶片搭載工程之接著材NCL1(參照圖56)的舉動時，如圖52，於晶片搭載範圍2p1內，加以形成有大的開口部2hk之情況，成為沿著開口部2hw之延伸存在方向，容易擴散有接著材NCL1。也就是，圖52所示的例之情況，擴散於Y方向之接著材NCL1的量係較擴散於X方向之接著材NCL1的量，相對容易變多。
隨之，如圖52所示，作為於開口部2hk之延長線上，呈沿著Y方向而延伸地加以配置之複數的溝12t之配置密度係較呈沿著正交於Y方向之X方向而延伸地加以配置之複數的溝12t之配置密度為大者為佳。經由此，在中央部的開口部2hk之延長線上，可抑制接著材NCL1(參照圖56)擴散於邏輯晶片LC(參照圖56)之厚度方向者。
另外，複數的溝12t係加以形成於被覆形成於配線基板21之複數的配線2d(參照圖56)之保護膜的絕緣膜2h。隨之，經由形成溝12t之時，當配線2d之一部分或全部露出時，產生有配線2d之損傷，或者鄰接之配線2d彼此之連接等之憂慮。因此，從保護配線2d的觀點係以下之構成為佳。
首先，圖52所示之各複數之複數的溝12t係呈沿著由絕緣膜2h所被覆之配線2d的延伸存在方向而延伸地形成者為佳。換言之，各複數的溝12t係由絕緣膜2h所被覆之配線2d之中，形成於鄰接之配線2d之間者為佳。如沿著配線2d而形成溝12t，可降低配線2d之中，在溝12t中，從絕緣膜2h露出之部分。
另外，即使為配線2d之一部分則從絕緣膜2h露出之情況，溝12t則如經由接著材NCL1或接著材NCL2所被覆，可保護配線2d者。隨之，複數的溝12t係在上述實施形態1所說明之第2晶片搭載工程，加以形成於接著材NCL2所擴散之範圍之範圍內者為佳。另外，如 圖52所示，複數的溝12t則加以形成於晶片搭載範圍2p2之範圍內者為特別理想。如呈收在晶片搭載範圍2p2內部地形成複數的溝12t時，可經由接著材NCL1或接著材NCL2而更確實地被覆複數的溝12t者。
另外，從安定地控制接著材NCL1所擴散之方向的觀點，係溝12t之一部分則加以形成於晶片搭載範圍2p1內部者為佳。例如，在圖52所示的例中，對於絕緣膜2h係加以形成有沿著構成晶片搭載範圍2p1外緣之各邊，總括使各複數之接合導線2f露出之複數之開口部2hw。並且，各複數的溝12t係加以連結於複數之開口部2hw之中之任一個。因此，各複數的溝12t的前端部分係加以形成於晶片搭載範圍2p1內部。如將溝12t之中的一部分形成於晶片搭載範圍2p1內部時，因開始接著材NCL1之擴散方向之控制的時間變早之故，成為可安定地控制者。
本實施形態係除了上述之不同點，而與上述實施形態1同樣。隨之，省略重複之說明。
(變形例)
接著，說明對於使用圖52~圖57所說明之實施形態而言之變形例。圖58係對於圖52所示之半導體裝置而言之變形例的半導體裝置所具備之晶片搭載面側之平面圖。另外，圖59係擴大顯示搭載圖58所示之半導體裝置之邏輯晶片的範圍之邊界部分之擴大平面圖。另外，圖60係 沿著圖59之A-A線的擴大剖面圖。另外，圖61係擴大顯示搭載對於圖59而言之變形例的之半導體裝置之邏輯晶片的範圍之邊界部分之擴大平面圖。
圖58~圖60所示之半導體裝置11h1係在被覆配線基板12h1之上面2a側，絕緣膜2h則成為加以層積絕緣膜2h2於絕緣膜2h1上之層積構造的點，與圖52所示之半導體裝置11不同。
在圖58所示的例中，絕緣膜2h1係呈被覆包含晶片搭載範圍2p1之配線基板12h1上面2a側全體地加以形成。但除去形成有開口部2hw之部分。另一方面，絕緣膜2h2係未加以形成於晶片搭載範圍2p1，呈圍繞晶片搭載範圍2p1周圍地加以形成。
另外，半導體裝置11h1之情況，加以形成於絕緣膜2h之各複數的溝12t係加以形成於配置在上層之絕緣膜2h2，而對於絕緣膜2h1係未加以形成有溝12t。也就是，加以連接於複數之接合導線2f之各複數之配線2d係由下層之絕緣膜2h1所被覆。因此，如根據本變形例，因未有經由溝12t而配線2d則露出之情況之故，與圖58所示之半導體裝置11h1做比較，對於溝12t之形狀的限制為少。換言之，如根據本變形例，從抑制接著材NCL1之擴散的觀點，可形成溝12t為最佳之形狀者。
因此，例如，在圖59所示的例中，溝12t係跨越複數之配線2d而加以形成。此情況，溝12t之溝寬度係因變粗之故，可容易地進行加工者。
另外，如根據本變形例，各複數之配線2d係因由下層之絕緣膜2h1所被覆之故，即使為於溝12t之一部分，未埋入有接著材NCL1或接著材NCL2之部分亦可。因此，在圖58所示的例中，溝12t則呈延伸至晶片搭載範圍2p2之外側地形成。如此，如將溝12t，呈延伸至晶片搭載範圍2p2之外側地形成時，在上述實施形態1所說明之第2晶片搭載工程中，可經由溝12t而控制接著材NCL2所擴散之方向者。在上述實施形態1所說明的例中，由第2晶片搭載工程所搭載之層積體MCS的厚度則因充分為厚之故，即使壓出於層積體MCS周圍之接著材NCL2則擴散於層積體MCS之厚度方想之情況，接觸於接合治具的憂慮為小。但例如，依序搭載複數之記憶體晶片MC1、MC2、MC3、MC4之情況等，層積於第2層以後之半導體晶片3之厚度為薄，亦有接著材NCL2則有到達至背面3b側之憂慮情況。對於此情況，係如上述，溝12t則呈延伸至晶片搭載範圍2p2之外側地形成，控制接著材NCL2之擴散的方向者為佳。
另外，作為對於圖58之更近一步之變形例，係如圖61所示之半導體裝置11h2，被覆配線基板12h2之上面2a側，於絕緣膜2h1及絕緣膜2h2，亦可形成各複數的溝12t者。在圖61所示之變形例中，對於絕緣膜2h1，係加以形成有從晶片搭載範圍2p1之內側，朝向配線基板12h2之周緣部而延伸之複數的溝12t1。另外，對於被覆絕緣膜2h1之絕緣膜2h2，係形成有複數的溝 12t2。另外，在平面視中，各複數的溝12t2係加以形成於較各複數的溝12t1為配線基板12h2之外周側。
如在上述實施形態1所說明地，邏輯晶片LC與配線基板之間隔為小之情況，於邏輯晶片LC之正下方，形成複數層之絕緣膜2h者係為困難。因此，對於未形成溝12t於絕緣膜2h1之情況，係如圖59所示，溝12t係延伸至晶片搭載範圍2p1內側者為困難。
但如根據圖61所示之變形例，由形成複數的溝12t1於絕緣膜2h1者，可將溝12t1延伸至晶片搭載範圍2p1者。另外，圖61所示之變形例的情況，溝12t1之延伸存在距離係即使縮短，經由形成於絕緣膜2h2之複數的溝12t2，可控制接著材NCL1之擴散方向。
另外，圖62所示之半導體裝置11h3係被覆配線基板12h3之上面2a側，加以形成於絕緣膜2h之開口部2hw則在於複數之接合導線2f之接合位置，各加以設置的點，與圖52所示之半導體裝置11不同。圖62係擴大顯示搭載對於圖52之半導體裝置而言之變形例的之半導體裝置之邏輯晶片的範圍之邊界部分之擴大平面圖。
配線基板12h3之情況，於接合導線2f之接合位置，因選擇性地形成開口部2hw之故，對於晶片搭載範圍2p1之內部，亦形成溝12t。經由此，可從晶片搭載範圍2p1內控制接著材NCL1(參照圖52)所擴散之方向。
然而，圖62所示之變形例係代表性地作為圖 52所示之半導體裝置11而言之變形例而顯示，但亦可與使用圖58~圖61所說明之各變形例組合者。
以上，依據實施形態而具體地說明過經由本發明者所作為之發明，但本發明係並不加以限定於上述實施形態者，而在不脫離其內容之範圍當然可做種種變更者。
例如在上述實施形態1~上述實施形態3中，舉出層積複數之半導體晶片3之半導體裝置而說明過，但層積於配線基板2上之半導體晶片3的數量係未加以限定。例如，如圖63所示之半導體裝置13，在加以搭載有一片之半導體晶片3於配線基板2上之封裝中，可適用上述之技術者。半導體裝置13之情況，壓出於半導體晶片3周圍之接著材NCL的高度則由抑制成為較半導體晶片3的背面3b之高度為高者，可抑制封裝之厚度變大之情況。
另外，在上述實施形態中，對於加以搭載於上段側之層積體MCS平面尺寸者則較加以搭載於下段側之邏輯晶片LC之平面尺寸為大之情況加以說明。但對於加以搭載於層積體MCS之平面尺寸者較加以搭載於下段側之邏輯晶片LC之平面尺寸為為小之情況可適用。
另外，在不脫離在上述實施形態所說明之技術思想範圍內容之範圍內，可組合上述各實施形態之彼此，或者在各實施形態所說明之各變形例彼此而適用者。
另外，如對於在上述各實施形態所說明之半 導體裝置之製造方法而抽出技術性思想，可如下記所表現者。
[附記1]
一種半導體裝置之製造方法，其特徵為包含：(a)準備晶片搭載面，加以形成於前述晶片搭載面之複數的端子，及具有與前述晶片搭載面相反側之安裝面之配線基板的工程，(b)於前述配線基板之前述晶片搭載面，配置第1接著材之工程，(c)前述(b)工程之後，將具有第1表面，在前述第1表面中露出之複數之第1表面電極，加以接合於前述各複數之第1表面電極之複數之第1凸塊電極，與前述第1表面相反側之第1背面，加以形成於前述第1背面之第1背面電極，及電性連接前述複數之第1表面電極之中之一部分與前述第1背面電極之貫通電極之第1半導體晶片，前述第1半導體晶片之前述第1表面則呈與前述配線基板之前述晶片搭載面對向地，藉由前述第1接著材而搭載於前述配線基板之前述晶片搭載面，再電性連接前述複數之端子與前述複數之第1表面電極之工程，前述(c)工程係包含：藉由接合治具而加熱前述第1半導體晶片之前述第1背面側，且從前述第1半導體晶片之前述第1背面側按壓前述接合治具，再電性連接前述複數之端子與前述複數之 第1表面電極之工程，前述接合治具係具備：吸附保持前述第1半導體晶片之保持部，在前述(c)工程按壓於前述第1半導體晶片之前述第1背面之按壓部，及在前述(c)工程密著於前述第1半導體晶片之前述第1背面周緣部之密封部，前述密封部係在平面視中加以形成為框形狀，在平面視中，前述密封部之內側係露出有前述按壓部之第2面，對於前述按壓部之前述第2面之一部分，係加以形成有較前述第1背面電極之厚度為深之凹陷部，在前述(c)工程中，前述第1背面電極係加以收容於前述凹陷部內，而前述第2面與前述第1背面接觸者。
[附記2]
一種半導體裝置之製造方法，其特徵為包含：(a)準備晶片搭載面，加以形成於前述晶片搭載面之複數的端子，及具有與前述晶片搭載面相反側之安裝面之配線基板的工程，(b)於前述配線基板之前述晶片搭載面，配置第1接著材之工程，(c)前述(b)工程之後，將具有第1表面，在前述第1表面中露出之複數之第1表面電極，加以接合於前述各複數之第1表面電極之複數之第1凸塊電極，及與前述第1表面相反側之第1背面之第1半導體晶片，前述第1 半導體晶片之前述第1表面則呈與前述配線基板之前述晶片搭載面對向地，藉由前述第1接著材而搭載於前述配線基板之前述晶片搭載面，再電性連接前述複數之端子與前述複數之第1表面電極之工程，對於前述(b)工程係包含：(b1)藉由薄膜搬送治具而保持加以形成為薄膜狀之前述第1接著材，再搬送至前述配線基板之前述晶片搭載面上之工程，(b2)將設置於薄膜搬送治具之複數的突出部，按壓於前述第1接著材，局部性地按壓前述第1接著材之工程，(b3)減壓環境下，由將前述第1接著材朝向前述配線基板之前述晶片搭載面而進行按壓者，使前述第1接著材與前述配線基板之前述晶片搭載面密著之工程者。
[附記3]
一種半導體裝置，其特徵為包含：具有晶片搭載面，加以形成於前述晶片搭載面之複數的端子，加以形成於前述晶片搭載面，與前述複數之端子加以電性連接之複數之配線，呈被覆前述複數之配線地加以形成之絕緣膜，及與前述晶片搭載面相反側之安裝面的配線基板，和具有第1表面，在前述第1表面中露出之複數之第1表面電極，接合於前述各複數之第1表面電極之複數的第1凸塊電極，及與前述第1表面相反側之第1背面，而 前述第1表面則呈與前述配線基板之前述晶片搭載面的前述第1晶片搭載範圍對向地，藉由第1接著材而加以搭載於前述配線基板之前述晶片搭載面之第1半導體晶片，對於前述配線基板之前述絕緣膜係在平面視中，加以形成有從前述第1晶片搭載範圍，朝向前述配線基板周緣部延伸之複數的溝者。
[附記4]
如附記3之半導體裝置，其中對於與前述絕緣膜之前述第1晶片搭載範圍重疊之部分，係加以形成有沿著第1方向而延伸，且總括使前述複數之端子露出之第1開口部，於前述複數的溝之中，前述第1開口部之延長線上，呈沿著前述第1方向而延伸地加以配置之複數的第1溝之配置密度係較呈沿著正交於前述第1方向之第2方向而延伸地加以配置之複數的第2溝之配置密度為大者。
[附記5]
如附記3之半導體裝置，其中前述各複數的溝之一部分係加以形成於前述第1晶片搭載範圍之內部者。
[附記6]
如附記3之半導體裝置，其中 前述絕緣膜係具有：被覆前述複數之配線之第1絕緣膜，和呈被覆前述第1絕緣膜之一部分地加以層積之第2絕緣膜，前述複數的溝係加以形成於前述第2絕緣膜者。
[附記7]
如附記6之半導體裝置，其中前述第2絕緣膜係在平面視中，加以形成於未與前述第1晶片搭載範圍重疊之位置，對於前述第1絕緣膜係加以形成有前述複數的溝之中之複數的第1溝，對於前述第2絕緣膜係加以形成有前述複數的溝之中之複數的第2溝者。
[附記8]
如附記6之半導體裝置，其中對於前述第1絕緣膜係未加以形成有前述複數的溝者。
2a‧‧‧上面(面、晶片搭載面)
2d‧‧‧配線
2f‧‧‧複數之接合導線(端子、晶片搭載面側端子、電極)
2p1‧‧‧晶片搭載範圍(晶片搭載部)
3‧‧‧半導體晶片
3a‧‧‧表面(主面、上面)
3b‧‧‧背面(主面、下面)
3ap‧‧‧表面電極(電極、墊片、表面側墊片)
3bp‧‧‧背面電極(電極、墊片、背面側墊片)
7‧‧‧外部端子(突起電極、導電性構件、凸塊電極)
7a‧‧‧焊錫材
7b‧‧‧突起電極
7c‧‧‧焊錫材
20‧‧‧配線基板
30‧‧‧接合治具
30a‧‧‧面(按壓面)
30b‧‧‧面(密著面)
30HD‧‧‧保持部
30SH‧‧‧吸氣孔(密封部用保持部)
30SL‧‧‧密封部
30ST‧‧‧階差部
30PR‧‧‧按壓部
LC‧‧‧邏輯晶片(半導體晶片)
NCL、NCL1‧‧‧接著材(絕緣性接著材)

Claims (20)

  1. 一種半導體裝置之製造方法，其特徵為包含：(a)準備具有晶片搭載面，加以形成於前述晶片搭載面之複數的端子，及與前述晶片搭載面相反側之安裝面之配線基板的工程，(b)於前述配線基板之前述晶片搭載面，配置第1接著材之工程，(c)前述(b)工程之後，將具有第1表面，在前述第1表面中露出之複數之第1表面電極，加以接合於前述各複數之第1表面電極之複數之第1凸塊電極，及與前述第1表面相反側之第1背面之第1半導體晶片，呈前述第1半導體晶片之前述第1表面則與前述配線基板之前述晶片搭載面對向地，藉由前述第1接著材而搭載於前述配線基板之前述晶片搭載面，再電性連接前述複數之端子與前述複數之第1表面電極之工程，前述(c)工程係包含：(c1)以接合治具而吸附保持前述第1半導體晶片之前述第1背面，將前述第1半導體晶片搬送至前述第1接著材上之工程，(c2)藉由前述接合治具而加熱前述第1半導體晶片之前述第1背面側，且從前述第1半導體晶片之前述第1背面側按壓前述接合治具，再電性連接前述複數之端子與前述複數之第1表面電極之工程，前述接合治具係具備：吸附保持前述第1半導體晶片 之保持部，在前述(c2)工程按壓於前述第1半導體晶片之前述第1背面之按壓部，及在前述(c2)工程密著於前述第1半導體晶片之前述第1背面周緣部之密封部，前述密封部之中，與前述第1半導體晶片之前述第1背面對向之第1面係以樹脂加以形成者。
  2. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述密封部係在平面視中加以形成為框形狀，在平面視中，前述密封部之內側係露出有前述按壓部之第2面，在前述(c2)工程中，遍布於前述第1半導體晶片之前述第1背面周緣部之全周，而前述密封部之前述第1面與前述第1半導體晶片之前述第1背面密著，且前述按壓部之前述第2面與前述第1半導體晶片之一部分則接觸。
  3. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，前述密封部係從前述按壓部可拆脫地加以形成，在前述(c2)工程中，前述密封部係加以保持於形成於前述按壓部之密封部用保持部者。
  4. 如申請專利範圍第3項記載之半導體裝置之製造方法，其中，對於前述按壓部係加以形成有吸附保持前述密封部之吸氣孔者。
  5. 如申請專利範圍第2項記載之半導體裝置之製造方 法，其中，前述密封部係具備：具有前述第1面之樹脂膜，和加以形成有前述樹脂膜的支持部者。
  6. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述按壓部之中，在前述(c2)工程，與前述第1半導體晶片對向之第2面的面積係較前述第1半導體晶片之前述第1背面之面積為大，對於前述按壓部之前述第2面，係加以形成有具有前述密封部之前述第1面的樹脂膜者。
  7. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，對於前述按壓部，係加以形成有在平面視中加以形成為框形狀的溝部，全體由樹脂所成之前述密封部則加以插入至前述框形狀之前述溝部者。
  8. 如申請專利範圍第7項記載之半導體裝置之製造方法，其中，前述溝部之兩側面則對於前述按壓部之前述第2面而言，成為以不足90度之角度傾斜之傾斜面者。
  9. 如申請專利範圍第2項記載之半導體裝置之製造方法，其中，於保持全體由樹脂所成之前述密封部之位置，加以設置有階差部， 前述階差部之側面則對於前述按壓部之前述第2面而言，成為以不足90度之角度傾斜之傾斜面者。
  10. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述第1半導體晶片係具有：與前述複數之第1表面電極之中之一部分加以電性連接之第1背面電極，及電性連接前述複數之第1表面電極之中之一部分與前述第1背面電極之貫通電極者。
  11. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，前述密封部係在平面視中加以形成為框形狀，在平面視中，前述密封部之內側係露出有前述按壓部之第2面，對於前述按壓部之前述第2面之一部分，係加以形成有較前述第1背面電極之厚度為深之凹陷部，在前述(c2)工程中，前述第1背面電極係加以收容於前述凹陷部內，而前述第2面與前述第1背面接觸。
  12. 如申請專利範圍第10項記載之半導體裝置之製造方法，其中，更包含有：(d)於前述第1半導體晶片之前述第1背面，配置第2接著材之工程，(e)前述(d)工程之後，將具有第2表面，在前述第2表面中露出之複數之第2表面電極，加以接合於前述各複數之第2表面電極之複數之第2凸塊電極，及與前述 第2表面相反側之第2背面之第2半導體晶片，呈前述第2半導體晶片之前述第2表面則與前述第1半導體晶片之前述第1背面對向地，藉由前述第2接著材而搭載於前述第1半導體晶片之前述第1背面，再電性連接形成於前述第1半導體晶片之前述第1背面之複數的前述第1背面電極與第2半導體晶片之前述複數之第2表面電極之工程。
  13. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，對於前述(b)工程係包含：(b1)藉由薄膜搬送治具而保持加以形成為薄膜狀之前述第1接著材，再搬送至前述配線基板之前述晶片搭載面上之工程，(b2)將設置於前述薄膜搬送治具之複數的突出部，按壓於前述第1接著材，局部性地按壓前述第1接著材之工程，(b3)減壓環境下，由將前述第1接著材朝向前述配線基板之前述晶片搭載面而進行按壓，使前述第1接著材與前述配線基板之前述晶片搭載面密著之工程者。
  14. 如申請專利範圍第1項記載之半導體裝置之製造方法，其中，前述配線基板之前述晶片搭載面係被覆加以形成於前述配線基板的前述晶片搭載面側之複數的配線，且由加以形成有露出複數之端子之開口部的絕緣膜所被覆，對於前述絕緣膜係在平面視中，在前述(c)工程， 加以形成有從與前述第1半導體晶片重疊於厚度方向之第1晶片搭載範圍朝向外側而延伸之複數的溝者。
  15. 一種半導體裝置之製造方法，其特徵為包含：(a)準備具有晶片搭載面，加以形成於前述晶片搭載面之複數的端子，加以形成於前述晶片搭載面，與前述複數之端子加以電性連接之複數之配線，呈被覆前述複數之配線地加以形成之絕緣膜，及與前述晶片搭載面相反側之安裝面的配線基板的工程，(b)於前述配線基板之前述晶片搭載面之第1晶片搭載範圍，配置第1接著材之工程，(c)前述(b)工程之後，將具有第1表面，在前述第1表面中露出之複數之第1表面電極，加以接合於前述各複數之第1表面電極之複數之第1凸塊電極，及與前述第1表面相反側之第1背面之第1半導體晶片，呈前述第1半導體晶片之前述第1表面則與前述配線基板之前述晶片搭載面之前述第1晶片搭載範圍對向地，藉由前述第1接著材而搭載於前述配線基板之前述晶片搭載面，再電性連接前述複數之端子與前述複數之第1表面電極之工程，對於前述配線基板之前述絕緣膜係在平面視中，加以形成有從前述第1晶片搭載範圍，朝向外側而延伸之複數的溝者。
  16. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，對於前述絕緣膜之與前述第1晶片搭載範圍重疊之部 分，係加以形成有沿著第1方向而延伸，且總括使前述複數之端子露出之第1開口部，於前述複數的溝之中，前述第1開口部之延長線上，呈沿著前述第1方向而延伸地加以配置之複數的第1溝之配置密度係較呈沿著正交於前述第1方向之第2方向而延伸地加以配置之複數的第2溝之配置密度為大者。
  17. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，前述各複數的溝之一部分係加以形成於前述第1晶片搭載範圍之內部者。
  18. 如申請專利範圍第15項記載之半導體裝置之製造方法，其中，前述絕緣膜係具有：被覆前述複數之配線之第1絕緣膜，和呈被覆前述第1絕緣膜之一部分地加以層積之第2絕緣膜，前述複數的溝係加以形成於前述第2絕緣膜者。
  19. 如申請專利範圍第18項記載之半導體裝置之製造方法，其中，前述第2絕緣膜係在平面視中，加以形成於未與前述第1晶片搭載範圍重疊之位置，對於前述第1絕緣膜係加以形成有前述複數的溝之中之複數的第1溝，對於前述第2絕緣膜係加以形成有前述複數的溝之中之複數的第2溝者。
  20. 如申請專利範圍第18項記載之半導體裝置之製造方法，其中，對於前述第1絕緣膜係未加以形成有前述複數的溝者。
TW103143047A 2013-12-25 2014-12-10 半導體裝置之製造方法 TW201535538A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013268033A JP2015126035A (ja) 2013-12-25 2013-12-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201535538A true TW201535538A (zh) 2015-09-16

Family

ID=53400908

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103143047A TW201535538A (zh) 2013-12-25 2014-12-10 半導體裝置之製造方法

Country Status (5)

Country Link
US (1) US20150179623A1 (zh)
JP (1) JP2015126035A (zh)
KR (1) KR20150075386A (zh)
CN (1) CN104752242A (zh)
TW (1) TW201535538A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731040B (zh) * 2016-03-25 2021-06-21 日商昭和電工材料股份有限公司 有機中介層及有機中介層的製造方法
US11211361B2 (en) 2019-08-27 2021-12-28 Kioxia Corporation Semiconductor device and method for manufacturing the same
TWI783264B (zh) * 2017-02-10 2022-11-11 日商鎧俠股份有限公司 半導體裝置及其製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6582975B2 (ja) * 2015-12-28 2019-10-02 富士通株式会社 半導体実装装置、半導体実装装置のヘッド及び積層チップの製造方法
KR102495911B1 (ko) * 2016-06-14 2023-02-03 삼성전자 주식회사 반도체 패키지
JP6284996B1 (ja) * 2016-11-04 2018-02-28 Ｔｏｗａ株式会社 検査方法、樹脂封止装置、樹脂封止方法及び樹脂封止品の製造方法
US10734259B2 (en) * 2016-11-21 2020-08-04 Shinkawa Ltd. Electronic component mounting apparatus
JP6649308B2 (ja) * 2017-03-22 2020-02-19 キオクシア株式会社 半導体装置およびその製造方法
KR102592226B1 (ko) * 2018-07-17 2023-10-23 삼성전자주식회사 반도체 패키지 본딩헤드 및 본딩방법
JP7122235B2 (ja) * 2018-11-26 2022-08-19 上村工業株式会社 保持治具
TWI766192B (zh) * 2019-10-07 2022-06-01 矽品精密工業股份有限公司 電子封裝件及其製法
JP7441030B2 (ja) 2019-10-31 2024-02-29 キヤノン株式会社 電子モジュールの製造方法、光学モジュールの製造方法、電子モジュール、光学モジュール及び機器
KR20210131166A (ko) 2020-04-23 2021-11-02 엘지전자 주식회사 팬모터
KR20210133008A (ko) 2020-04-28 2021-11-05 엘지전자 주식회사 팬모터
KR20210133544A (ko) 2020-04-29 2021-11-08 엘지전자 주식회사 팬모터

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI731040B (zh) * 2016-03-25 2021-06-21 日商昭和電工材料股份有限公司 有機中介層及有機中介層的製造方法
TWI783264B (zh) * 2017-02-10 2022-11-11 日商鎧俠股份有限公司 半導體裝置及其製造方法
US11211361B2 (en) 2019-08-27 2021-12-28 Kioxia Corporation Semiconductor device and method for manufacturing the same
TWI798519B (zh) * 2019-08-27 2023-04-11 日商鎧俠股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
KR20150075386A (ko) 2015-07-03
CN104752242A (zh) 2015-07-01
US20150179623A1 (en) 2015-06-25
JP2015126035A (ja) 2015-07-06

Similar Documents

Publication Publication Date Title
TW201535538A (zh) 半導體裝置之製造方法
TWI596714B (zh) 半導體裝置之製造方法
TWI569382B (zh) Semiconductor device
TWI648831B (zh) Semiconductor device and method of manufacturing same
JP6639931B2 (ja) 電子部品の製造装置及び製造方法並びに電子部品
US7560302B2 (en) Semiconductor device fabricating method
JP5870198B2 (ja) 半導体装置の製造方法
US8138018B2 (en) Manufacturing method of semiconductor device having underfill resin formed without void between semiconductor chip and wiring board
JP2012221989A (ja) 半導体装置製造装置、及び半導体装置の製造方法
JP2012209449A (ja) 半導体装置の製造方法
CN112447620A (zh) 半导体装置及其制造方法
JPH10233417A (ja) 半導体装置及びその製造方法
JP6536397B2 (ja) 電子装置、電子装置の製造方法及び電子機器
TWM428492U (en) Semiconductor packaging structure
JP2008219039A (ja) 半導体パッケージ及び製造方法