TWI731040B - 有機中介層及有機中介層的製造方法 - Google Patents

有機中介層及有機中介層的製造方法 Download PDF

Info

Publication number
TWI731040B
TWI731040B TW106106306A TW106106306A TWI731040B TW I731040 B TWI731040 B TW I731040B TW 106106306 A TW106106306 A TW 106106306A TW 106106306 A TW106106306 A TW 106106306A TW I731040 B TWI731040 B TW I731040B
Authority
TW
Taiwan
Prior art keywords
barrier metal
organic insulating
metal film
wiring
organic
Prior art date
Application number
TW106106306A
Other languages
English (en)
Other versions
TW201801258A (zh
Inventor
満倉一行
鳥羽正也
江尻芳則
蔵渕和彦
Original Assignee
日商昭和電工材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商昭和電工材料股份有限公司 filed Critical 日商昭和電工材料股份有限公司
Publication of TW201801258A publication Critical patent/TW201801258A/zh
Application granted granted Critical
Publication of TWI731040B publication Critical patent/TWI731040B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本發明提供一種可提高絕緣可靠性的有機中介層及其製造方法。有機中介層10具備含有多個有機絕緣層而成的有機絕緣積層體12、及排列於有機絕緣積層體12內的多條配線13，並且藉由阻障金屬膜14將配線13與有機絕緣層隔開。有機絕緣積層體12包含第一有機絕緣層21及第二有機絕緣層22，所述第一有機絕緣層21具有配置有配線13的多個凹槽部21a，所述第二有機絕緣層22以嵌埋配線13的方式積層於第一有機絕緣層21上。

Description

有機中介層及有機中介層的製造方法
本發明揭示是有關於一種有機中介層及有機中介層的製造方法。
為了實現半導體封裝的高密度化及高性能化，已提出有將不同性能的晶片混載於一個封裝中的安裝形態。於該情形時，於成本方面優異的晶片間的高密度互連(interconnect)技術變得重要(例如參照專利文獻1)。
於非專利文獻1及非專利文獻2中記載有層疊封裝(Package on Package，PoP)的態樣，所述層疊封裝是於封裝上藉由覆晶(flip-chip)安裝而積層不同的封裝，由此進行連接。該PoP為被廣泛地用於智慧型電話(smart phone)、平板(tablet)終端等的態樣。
進而，作為用以高密度地安裝多個晶片的其他形態，提出有如下封裝技術：使用具有高密度配線的有機基板的封裝技術(有機中介層)、具有穿塑孔(Through Mold Via，TMV)的扇出型的封裝技術(扇出型晶圓級封裝(Fan Out-Wafer Level Package，FO-WLP))、使用矽或玻璃中介層的封裝技術、使用矽貫穿電極(Through Silicon Via，TSV)的封裝技術、將嵌埋至基板中的晶片用於晶片間傳輸的封裝技術等。
尤其於將半導體晶片彼此搭載於有機中介層及FO-WLP中的情形時，需要用以使該半導體晶片彼此高密度地導通的微細的配線層（例如參照專利文獻2）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特表2012-529770號公報 [專利文獻2]美國專利申請公開第2011/0221071號說明書 [非專利文獻]
[非專利文獻1]金井松（Jinseong Kim）等人，「作為PoP基礎封裝的穿塑孔（TMV）的應用（Application of Through Mold Via(TMV) as PoP Base Package）」，電子元件與技術會議（Electronic Components and Technology Conference，ECTC），p.1089-1092（2008） [非專利文獻2]S.W.永尼（S.W.Yoon）等人，「使用嵌入式晶圓級PoP（eWLB-PoP）技術的先進的薄型PoP解決方案（Advanced Low Profile PoP Solution with Embedded Wafer Level PoP(eWLB-PoP) Technology）」，ECTC，p.1250-1254（2012）
[發明所欲解決之課題] 於增層（build-up）基板、晶圓級封裝（WLP）、扇出型的PoP的底部封裝（bottom package）等中，有時使用有機中介層，該有機中介層具有將多個有機絕緣層積層而成的積層體（有機絕緣積層體）。例如於在該有機絕緣積層體內配置有具有10 μm以下的線寬與間隙寬的多條微細配線的情形時，該配線是使用溝槽（trench）法而形成。所謂溝槽法，是指藉由鍍敷法等而於形成於有機絕緣層表面的溝槽（凹槽）中形成成為配線的金屬層的方法。因此，形成於有機絕緣層上的配線的形狀成為沿著凹槽的形狀。
於藉由溝槽法於有機絕緣積層體內形成微細的配線時，為了實現低成本化且抑制配線電阻的上升，例如有時使用銅等具有高導電性的金屬材料。於使用此種金屬材料形成配線的情形時，有時該金屬材料擴散至有機絕緣積層體內。於該情形時，有配線彼此經由擴散的金屬材料而短路之虞，於有機中介層的絕緣可靠性方面存在課題。
本發明的目的在於提供一種可提高絕緣可靠性的有機中介層及其製造方法。 [用以解決課題之手段]
本發明的第一態樣的有機中介層具備：含有多個有機絕緣層而成的有機絕緣積層體、及排列於有機絕緣積層體內的多條配線，並且藉由阻障金屬膜將配線與有機絕緣層隔開。
於該有機中介層中，藉由阻障金屬膜將配線與有機絕緣層隔開。因此，配線內的金屬材料向有機絕緣積層體中的擴散受到阻障金屬膜的抑制。因此，可抑制經由擴散的金屬材料的多條配線彼此的短路，故可提高有機中介層的絕緣可靠性。
有機絕緣積層體亦可包含第一有機絕緣層及第二有機絕緣層，所述第一有機絕緣層具有配置有配線的多個凹槽部，所述第二有機絕緣層以嵌埋配線的方式積層於第一有機絕緣層。於該情形時，多條配線各自具有沿著第一有機絕緣層的凹槽部的形狀。因此，藉由形成具有微細的寬度及間隔的多個凹槽部，可容易地形成微細的配線。
阻障金屬膜亦可包含設於配線與凹槽部的內面之間的第一阻障金屬膜、及設於配線與第二有機絕緣層之間的第二阻障金屬膜。於該情形時，配線內的金屬材料向第一有機絕緣層中的擴散受到第一阻障金屬膜的良好的抑制。另外，所述金屬材料向第二有機絕緣層中的擴散受到第二阻障金屬膜的良好的抑制。
第一阻障金屬膜亦可含有鈦、鎳、鈀、鉻、鉭、鎢及金的至少一種。鈦、鎳、鈀、鉻、鉭、鎢及金均不易擴散至第一有機絕緣層及第二有機絕緣層中，故可進一步提高有機中介層的絕緣可靠性。
第二阻障金屬膜亦可為鍍膜。於該情形時，可於凹槽部內的配線上選擇性地形成第二阻障金屬膜，故可簡化有機中介層的製造步驟。
第二阻障金屬膜亦可為鍍鎳膜。於該情形時，可容易地形成具有良好的平坦性的第二阻障金屬膜。此外，鎳不易擴散至第一有機絕緣層及第二有機絕緣層中，故可合適地提高有機中介層的絕緣可靠性。
第二阻障金屬膜亦可為鍍鈀膜。於該情形時，可容易地使第二阻障金屬膜變薄。此外，鈀不易擴散至第一有機絕緣層及第二有機絕緣層中，故可合適地提高有機中介層的絕緣可靠性。
第二阻障金屬膜的厚度亦可為0.001 μm以上且1 μm以下。於該情形時，配線內的金屬材料向第二有機絕緣層中的擴散受到第二阻障金屬膜的良好的抑制。
第二阻障金屬膜的表面粗糙度亦可為0.01 μm以上且1 μm以下。於該情形時，第二阻障金屬膜可良好地密接於第二有機絕緣層。另外，可抑制由第二阻障金屬膜的表面粗糙度所引起的有機中介層內的斷線等。
第一有機絕緣層的厚度亦可為1 μm以上且10 μm以下。於該情形時，可使用第一有機絕緣層形成具有10 μm以下的寬度及間隔的多個凹槽部。
第一有機絕緣層亦可為感光性的有機絕緣樹脂硬化而成的硬化膜，所述感光性的有機絕緣樹脂含有光酸產生劑、具有酚性羥基的化合物及熱硬化性樹脂。於該情形時，可於第一有機絕緣層中容易地形成具有微細的寬度及間隔的凹槽部。此外，可減少第一有機絕緣層所含的水分，故金屬材料不易擴散至該第一有機絕緣層中。因此，可提高有機中介層的絕緣可靠性。
本發明的第二態樣的有機中介層的製造方法包括：第一步驟，於第一有機絕緣層中形成多個凹槽部；第二步驟，以覆蓋凹槽部的內面的方式於第一有機絕緣層上形成第一阻障金屬膜；第三步驟，以填埋凹槽部的方式於第一阻障金屬膜上形成配線層；第四步驟，以第一有機絕緣層露出的方式將配線層薄化；第五步驟，以覆蓋凹槽部內的配線層的方式形成第二阻障金屬膜；以及第六步驟，於第一有機絕緣層上及第二阻障金屬膜上形成第二有機絕緣層。
於該有機中介層的製造方法中，藉由經過第一步驟～第三步驟，可於各凹槽部的內面與配線層之間形成第一阻障金屬膜。另外，藉由經過第四步驟～第六步驟，可於有機絕緣層的積層方向上，於配線層與第二有機絕緣層之間形成第二阻障金屬膜。因此，配線層內的金屬材料向第一有機絕緣層及第二有機絕緣層中的擴散受到第一阻障金屬膜及第二阻障金屬膜的抑制。因此，可抑制經由擴散的金屬材料的多條配線彼此的短路，故可提高有機中介層的絕緣可靠性。
亦可於第三步驟中，藉由將第一阻障金屬膜作為種子層（seed layer）的鍍敷法而形成配線層。於該情形時，能以於第一有機絕緣層與配線層之間夾持第一阻障金屬膜的方式形成該配線層。藉此，良好地抑制配線層內的金屬材料向第一有機絕緣層中的擴散。
亦可於第五步驟中，藉由將配線層作為種子層的鍍敷法而形成第二阻障金屬膜。於該情形時，可於配線層上選擇性地形成第二阻障金屬膜，故可簡化有機中介層的製造步驟。
亦可於第四步驟中，將凹槽部內的配線層的一部分去除，於第五步驟中，以填埋凹槽部的方式形成第二阻障金屬膜。於該情形時，第二阻障金屬膜是填埋至凹槽部內而形成，故可於有機中介層中抑制由第二阻障金屬膜引起的階差的形成。藉此，可於有機中介層上良好地搭載半導體元件等。 [發明的效果]
根據本發明，可提供一種具有良好的絕緣可靠性的有機中介層及其製造方法。
以下，一面參照圖式一面對本實施形態加以詳細說明。於以下的說明中，對相同或相當部分標註相同符號，省略重複說明。另外，上下左右等位置關係只要無特別說明，則是指基於圖式所示的位置關係。進而，圖式的尺寸比率不限於圖示的比率。
於本實施形態的記載及申請專利範圍中利用「左」、「右」、「正面」、「背面」、「上」、「下」、「上方」、「下方」、「第一」、「第二」等用語的情形時，該些用語是以說明為目的，未必是指永久為該相對位置。另外，關於「層」及「膜」，於以平面圖的形式觀察時，除了形成於整個面的形狀的結構以外，亦包含局部地形成的形狀的結構。另外，「步驟」一詞不僅是指獨立的步驟，即便於無法與其他步驟明確區分的情形時，只要可達成該步驟的預期目的，則包括在本用語中。另外，本說明書中階段性地記載的數值範圍中，某階段的數值範圍的上限值或下限值亦可替換為其他階段的數值範圍的上限值或下限值。
圖1為具有本實施形態的有機中介層的半導體封裝的示意剖面圖。本發明揭示的有機中介層適合用於需要混載不同種晶片的中介層的封裝形態。
如圖1所示，半導體封裝100為於設於基板1上的有機中介層10上搭載半導體晶片2A、半導體晶片2B而成的裝置。半導體晶片2A、半導體晶片2B是藉由對應的底部填料3A、底部填料3B而分別固定於有機中介層10上，經由設於有機中介層10內的表面配線16（詳細情況將於後述）而相互電性連接。基板1為利用絕緣材料4將半導體晶片2C、半導體晶片2D及電極5A、電極5B密封而形成的密封體。基板1內的半導體晶片2C、半導體晶片2D可經由自絕緣材料4露出的電極而與外部裝置連接。電極5A、電極5B例如作為用以將有機中介層10與外部裝置相互電性連接的導電路而發揮功能。
半導體晶片2A～半導體晶片2D各自例如為圖形處理單元（Graphic Processing Unit，GPU）、動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）或靜態隨機存取記憶體（Static Random Access Memory，SRAM）等揮發性記憶體、快閃記憶體（flash memory）等非揮發性記憶體、射頻（Radio Frequency，RF）晶片、矽光子晶片（silicon photonics chip）、微機電系統（Micro Electro Mechanical Systems，MEMS）、感測晶片（sensor chip）等。半導體晶片2A～半導體晶片2D亦可具有TSV。半導體晶片2A～半導體晶片2D各自例如可使用積層有半導體元件的晶片，於該情形時，可使用利用TSV而積層的半導體元件。半導體晶片2A、半導體晶片2B的厚度例如為200 μm以下。就使半導體封裝100薄型化的觀點而言，半導體晶片2A、半導體晶片2B的厚度較佳為100 μm以下。另外，就操作性的觀點而言，半導體晶片2A、半導體晶片2B的厚度更佳為30 μm以上。
底部填料3A、底部填料3B例如為毛細管型底部填料（Capillary Under Fill，CUF）、模塑底部填料（Molded Under Fill，MUF）、糊型底部填料（非導電性糊（Non-Conductive Paste，NCP））、膜型底部填料（（非導電性膜（Non-Conductive Film，NCF））、或感光性底部填料。底部填料3A、底部填料3B分別是以液狀硬化型樹脂（例如環氧樹脂）作為主成分而構成。另外，絕緣材料4例如為具有絕緣性的硬化性樹脂。
繼而，一面使用圖2一面對本實施形態的有機中介層10加以詳細說明。本實施形態的有機中介層10為支持半導體元件等的有機基板，例如為積層有使玻璃布或碳纖維中含浸樹脂而成的材料（預浸料）的增層基板、晶圓級封裝用基板、無芯（coreless）基板、藉由使密封材料熱硬化而製作的基板、密封或嵌埋有晶片的基板。有機中介層10的形狀與後述基板11的形狀相對應，可為晶圓狀（俯視時為大致圓形狀），亦可為面板狀（俯視時為大致矩形狀）。再者，就抑制翹曲的觀點而言，有機中介層10的熱膨脹係數例如較佳為40 ppm/℃以下。就有機中介層10的絕緣可靠性的觀點而言，該熱膨脹係數較佳為20 ppm/℃以下。
圖2所示的設於基板11上的有機中介層10具有：含有多個有機絕緣層而成的有機絕緣積層體12、排列於有機絕緣積層體12內的多條配線13、覆蓋配線13的阻障金屬膜14、貫穿有機絕緣積層體12的貫通配線15、以及形成於有機絕緣積層體12的表面及其附近的表面配線16。
基板11為支持有機中介層10的支持體。基板11的俯視時的形狀例如為圓形狀或矩形狀。於為圓形狀的情形時，基板11例如具有200 mm～450 mm的直徑。於為矩形狀的情形時，基板11的一邊例如為300 mm～700 mm。
基板11例如為矽基板、玻璃基板或可剝離（peelable）銅箔。基板11例如亦可為增層基板、晶圓級封裝用基板、無芯基板、藉由使密封材料熱硬化而製作的基板、或者密封或嵌埋有晶片的基板。於使用矽基板或玻璃基板等作為基板11的情形時，亦可設置將有機中介層10與基板11暫且固定的未圖示的暫且固定層。於該情形時，藉由將暫且固定層去除，可容易地自有機中介層10剝離基板11。再者，所謂可剝離銅箔，為支持體、剝離層及銅箔依序重疊而成的積層體。可剝離銅箔中，支持體相當於基板11，銅箔相當於貫通配線15所含的一部分銅配線的材料。
有機絕緣積層體12具備：第一有機絕緣層21，具有配置有對應的配線13的多個凹槽部21a；以及第二有機絕緣層22，以嵌埋配線13的方式積層於第一有機絕緣層21上。另外，有機絕緣積層體12中設有設置貫通配線15的多個開口部12a。
多個凹槽部21a是設置於第一有機絕緣層21中與基板11為相反側的表面。於沿著與凹槽部21a的延伸方向正交的方向的剖面中，凹槽部21a各自具有大致矩形狀。因此，凹槽部21a的內面具有側面及底面。另外，多個凹槽部21a具有既定的線寬L及間隙寬S。線寬L及間隙寬S各自例如為0.5 μm～10 μm，較佳為0.5 μm～5 μm，更佳為2 μm～5 μm。就實現有機中介層10的高密度傳輸的觀點而言，線寬L較佳為1 μm～5 μm。線寬L與間隙寬S能以成為彼此相同的方式設定，亦能以互不相同的方式設定。線寬L相當於俯視時與凹槽部21a的延伸方向正交的方向上的凹槽部21a的寬度。間隙寬S相當於相鄰的凹槽部21a彼此的距離。凹槽部21a的深度例如相當於後述第四有機絕緣層24的厚度。
凹槽部21a的內面的表面粗糙度較佳為0.01 μm～0.1 μm。於該表面粗糙度為0.01 μm以上的情形時，於凹槽部21a內與第一有機絕緣層21密接的對象物的密接性、及溫度循環耐性變良好。於所述表面粗糙度為0.1 μm以下的情形時，有抑制配線13的短路，可提高該配線13的高頻特性的傾向。凹槽部21a的內面的表面粗糙度例如是藉由利用電子顯微鏡對凹槽部21a的剖面進行觀察而算出。再者，所述表面粗糙度為日本工業標準（Japanese Industrial Standards，JIS）B 0601 2001所規定的算術平均粗糙度（Ra），以下的「表面粗糙度」全部是設定為「表面粗糙度Ra」。所謂溫度循環耐性，為伴隨著溫度變化的體積變化、性能劣化、對破損等的耐性。
第一有機絕緣層21是設於基板11與第二有機絕緣層22之間。第一有機絕緣層21的室溫下的儲存彈性模量例如為500 MPa～1000 GPa。藉由該儲存彈性模量為500 MPa以上，可抑制第一有機絕緣層21的磨削中的延伸。藉此，例如可防止延伸的樹脂材料覆蓋凹槽部21a內的配線13。另外，藉由該儲存彈性模量為10 GPa以下，例如防止磨削用的刀的破損，結果可抑制第一有機絕緣層21等的表面粗糙度的擴大。再者，所謂「室溫」表示25℃左右。
第一有機絕緣層21包含位於基板11側的第三有機絕緣層23、及位於第二有機絕緣層22側的第四有機絕緣層24。於第四有機絕緣層24的一部分中，設有與凹槽部21a相對應的多個開口部。藉由該些開口部而露出的第三有機絕緣層23的表面構成凹槽部21a的內面中的底面。另外，凹槽部21a的內面中的各側面是藉由第四有機絕緣層24而構成。
第三有機絕緣層23及第四有機絕緣層24的厚度例如分別為0.5 μm～10 μm。因此，第一有機絕緣層21的厚度例如為1 μm～20 μm。藉由第一有機絕緣層21的厚度為1 μm以上，第一有機絕緣層21有助於有機絕緣積層體12的應力緩和，該有機絕緣積層體12的溫度循環耐性可提高。藉由第一有機絕緣層21的厚度為20 μm以下，而抑制絕緣積層體12的翹曲，例如於對有機絕緣積層體12進行磨削時可容易地露出配線等。就藉由曝光及顯影而形成寬度3μm以下的配線13的觀點而言，第一有機絕緣層21的厚度較佳為15μm以下，更佳為10μm以下。
有機絕緣積層體12中的第一有機絕緣層21及第二有機絕緣層22各自例如為液狀或膜狀，且含有具有硬化性的絕緣材料。就有機絕緣層的平坦性及製造成本的觀點而言，較佳為膜狀的材料(有機絕緣材料)。於該情形時，例如即便基板11的表面粗糙度為300μm以上，亦可降低有機絕緣積層體12的表面粗糙度。另外，膜狀的有機絕緣材料較佳為於40℃~120℃下可層壓。藉由將可層壓的溫度設為40℃以上，可抑制室溫下的有機絕緣材料的黏性(黏著性)增強，並且維持良好的操作性。藉由將可層壓的溫度設為120℃以下，可抑制有機絕緣積層體12的翹曲的產生。
就抑制有機絕緣層(及有機絕緣積層體12)的翹曲的觀點而言，硬化後的有機絕緣材料的熱膨脹係數例如為80ppm/℃以下。就有機中介層10的絕緣可靠性的觀點而言，該熱膨脹係數較佳為70ppm/℃以下。另外，就有機絕緣材料的應力緩和性及加工精度的觀點而言，該熱膨脹係數更佳為20ppm/℃以上。
就加工容易性及加工精度的觀點而言，有機絕緣材料較佳為感光性的有機絕緣材料(感光性絕緣樹脂)。就耐熱性及操作容易性的觀點而言，該感光性絕緣樹脂更佳為負型感光性絕緣樹脂。進行光硬化的絕緣樹脂中可包含光自由基起始劑或光酸產生劑，就微細加工容易性的觀點而言，較佳為含有光酸產生劑。就以上的觀點而言，有機絕緣層最佳為含有光酸產生劑的負型感光性絕緣樹脂膜。
光酸產生劑只要為藉由光照射而產生酸的化合物，則並無特別限定。就有效率地產生酸的觀點而言，光酸產生劑例如較佳為鎓鹽化合物或磺醯亞胺化合物。鎓鹽化合物例如可列舉錪鹽或鋶鹽。具體例可列舉：二苯基錪三氟甲磺酸鹽、二苯基錪對甲苯磺酸鹽、二苯基錪六氟銻酸鹽、二苯基錪六氟磷酸鹽、二苯基錪四氟硼酸鹽等二芳基錪鹽；三苯基鋶三氟甲磺酸鹽、三苯基鋶對甲苯磺酸鹽、三苯基鋶六氟銻酸鹽等三芳基鋶鹽；4-第三丁基苯基-二苯基鋶對甲苯磺酸鹽、4,7-二-正丁氧基萘基四氫噻吩鎓三氟甲磺酸鹽等。磺醯亞胺化合物的具體例可列舉：N-(三氟甲基磺醯氧基)琥珀醯亞胺、N-(三氟甲基磺醯氧基)鄰苯二甲醯亞胺、N-(三氟甲基磺醯氧基)二苯基馬來醯亞胺、N-(三氟甲基磺醯氧基)雙環[2.2.1]庚-5-烯-2,3-二羧基醯亞胺、N-(三氟甲基磺醯氧基)萘二甲醯亞胺、N-(對甲苯磺醯氧基)-1,8-萘二甲醯亞胺、N-(10-樟腦磺醯氧基)-1,8-萘二甲醯亞胺等。
就解析性的觀點而言，亦可使用具有三氟甲磺酸鹽基、六氟銻酸鹽基、六氟磷酸鹽基或四氟硼酸鹽基的化合物作為光酸產生劑。
感光性絕緣樹脂較佳為可溶於2.38 wt%（質量百分比）的四甲基銨水溶液中。就感光性絕緣樹脂的解析性、保存穩定性及絕緣可靠性的觀點而言，感光性絕緣樹脂較佳為含有具有酚性羥基的化合物。具有酚性羥基的化合物可列舉：苯酚/甲醛縮合酚醛清漆樹脂、甲酚/甲醛縮合酚醛清漆樹脂、苯酚-萘酚/甲醛縮合酚醛清漆樹脂、多羥基苯乙烯及其聚合物、苯酚-苯二甲醇縮合樹脂、甲酚-苯二甲醇縮合樹脂、苯酚-二環戊二烯縮合樹脂等。
感光性絕緣樹脂較佳為含有熱硬化性樹脂。熱硬化性樹脂例如可列舉：丙烯酸酯樹脂、環氧樹脂、氰酸酯-酯樹脂、馬來醯亞胺樹脂、烯丙基耐地醯亞胺樹脂、酚樹脂、脲樹脂、三聚氰胺樹脂、醇酸樹脂、不飽和聚酯樹脂、鄰苯二甲酸二烯丙酯樹脂、矽酮樹脂、間苯二酚甲醛樹脂、異氰脲酸三烯丙酯樹脂、聚異氰酸酯樹脂、含有異氰脲酸三(2-羥基乙基)酯的樹脂、含有偏苯三甲酸三烯丙酯的樹脂、由環戊二烯所合成的熱硬化性樹脂。就感光性絕緣樹脂的解析性、絕緣可靠性及與金屬的密接性的觀點而言，熱硬化性樹脂更佳為具有羥甲基、烷氧基烷基、縮水甘油基的任一個的化合物。
就以上的觀點而言，第一有機絕緣層21及第二有機絕緣層22各自最佳為含有光酸產生劑、具有酚性羥基的化合物及熱硬化性樹脂的感光性的有機絕緣樹脂硬化而成的硬化膜。再者，第一有機絕緣層21及第二有機絕緣層22各自亦可含有填料。就加工容易性及加工精度的觀點而言，填料的平均粒徑例如為500 nm以下。第一有機絕緣層21（或第二有機絕緣層22）中的填料的含量較佳為小於1 wt%。另外，第一有機絕緣層21及第二有機絕緣層22更佳為不含填料。
多條配線13是如上所述般設於對應的凹槽部21a內，且作為有機中介層10內部的導電路而發揮功能。因此，配線13的寬度與凹槽部21a的線寬L大致一致，相鄰的配線13彼此的間隔與凹槽部21a的間隙寬S大致一致。就良好地發揮作為導電路的功能的觀點而言，配線13較佳為含有具有高導電性的金屬材料。具有高導電性的金屬材料例如為銅、鋁或銀。該些金屬材料有藉由加熱而擴散至有機絕緣積層體12內的傾向。就導電性及成本的觀點而言，配線13所含的金屬材料較佳為銅。
阻障金屬膜14為以將配線13與第一有機絕緣層21及第二有機絕緣層22隔開的方式設置的金屬膜。阻障金屬膜14包含設於配線13與凹槽部21a的內面之間的第一阻障金屬膜31、及設於配線13與第二有機絕緣層22之間的第二阻障金屬膜32。因此，第一阻障金屬膜31是以將配線13與凹槽部21a的內面（即第一有機絕緣層21）隔開的方式設置。另外，第二阻障金屬膜32是以將配線13與第二有機絕緣層22隔開的方式設置。
第一阻障金屬膜31為用以防止配線13內的金屬材料向第一有機絕緣層21中擴散的導電膜，是沿著凹槽部21a的內面而形成。第一阻障金屬膜31例如含有鈦、鎳、鈀、鉻、鉭、鎢及金的至少一種作為不易向有機絕緣層中擴散的金屬材料。就與凹槽部21a的內面的密接性的觀點而言，第一阻障金屬膜31較佳為鈦膜或含有鈦的合金膜。另外，就藉由濺鍍而形成第一阻障金屬膜31的觀點而言，第一阻障金屬膜31較佳為鈦膜、鉭膜、鎢膜、鉻膜或含有鈦、鉭、鎢及鉻的至少任一種的合金膜。
第一阻障金屬膜31的厚度小於凹槽部21a的寬度的一半且小於凹槽部21a的深度，例如為0.001 μm～0.5 μm。就防止配線13內的金屬材料的擴散的觀點而言，第一阻障金屬膜31的厚度較佳為0.01 μm～0.5 μm。另外，就第一阻障金屬膜31的平坦性、及增大配線13中流通的電流量的觀點而言，第一阻障金屬膜31的厚度較佳為0.001 μm～0.3 μm。根據以上內容，第一阻障金屬膜31的厚度最佳為0.01 μm～0.3 μm。
第二阻障金屬膜32為用以防止配線13內的金屬材料向第二有機絕緣層22中擴散的導電膜，是以覆蓋配線13的方式而形成。第二阻障金屬膜32例如含有鈦、鎳、鈀、鉻、鉭、鎢、鈷及金的至少一種作為不易向有機絕緣層中擴散的金屬材料。再者，第二阻障金屬膜32亦可為不同的金屬膜的積層體。
第二阻障金屬膜32較佳為將配線13作為種子層的鍍膜（例如無電鍍膜）。因此，第二阻障金屬膜32較佳為鍍鎳膜、鍍鈀膜、鍍鈷膜、鍍金膜或含有鎳、鈀、鈷及金的至少一種的鍍合金膜。就與配線13的密接性及溫度循環耐性的觀點而言，較佳為鍍鎳膜或鍍鈀膜。
鍍鎳膜例如可列舉含有磷的無電鍍鎳-磷合金膜、含有硼的無電鍍鎳-硼合金膜、或含有氮的無電鍍鎳-氮合金膜。鍍鎳膜的鎳含量較佳為80 wt%以上。藉由鎳含量為80 wt%以上，而良好地發揮由第二阻障金屬膜32所得的有機中介層10的絕緣可靠性提高的效果。就絕緣可靠性的觀點而言，鍍鎳膜較佳為無電鍍鎳-磷合金膜。
就以0.1 μm以下的厚度獲得良好的絕緣可靠性的觀點而言，第二阻障金屬膜32較佳為無電鍍鈀膜。無電鍍鈀膜例如可列舉置換鍍鈀膜、使用甲酸化合物作為還原劑的無電鍍鈀膜、使用次亞磷酸或亞磷酸等作為還原劑的鍍鈀-磷合金膜、或使用硼化合物的鍍鈀-硼合金膜。
第二阻障金屬膜32的厚度例如為0.001 μm～1 μm。就第二阻障金屬膜32的良率的觀點而言，第二阻障金屬膜32的厚度較佳為0.01 μm～1 μm。另外，就改善第二阻障金屬膜32的生產節拍（takt）、薄型化及溫度循環耐性的觀點而言，更佳為0.001 μm～0.5 μm。就第二阻障金屬膜32的薄型化及感光性絕緣樹脂的解析度的觀點而言，進而佳為0.001 μm～0.3 μm。就以上的觀點而言，第二阻障金屬膜32的厚度最佳為0.01 μm～0.3 μm。
第二阻障金屬膜32的表面粗糙度Ra受到配線13的表面粗糙度的影響，例如為0.01 μm～1 μm。於第二阻障金屬膜32的表面粗糙度Ra為0.01 μm以上的情形時，可確保第二阻障金屬膜32與第二有機絕緣層22的密接性、及溫度循環耐性等可靠性。於第二阻障金屬膜32的表面粗糙度Ra為1 μm以下的情形時，可抑制由形成第二有機絕緣層22時所產生的凹凸引起的有機中介層10內的斷線等，並且可抑制有機絕緣積層體12的解析度的降低。就與第二有機絕緣層22的密接性的觀點而言，第二阻障金屬膜32的表面粗糙度Ra較佳為0.03 μm以上。就溫度循環耐性的觀點而言，第二阻障金屬膜32的表面粗糙度Ra較佳為0.5 μm以下。就高頻特性的觀點而言，第二阻障金屬膜32的表面粗糙度Ra更佳為0.1 μm以下。就以上的觀點而言，第二阻障金屬膜32的表面粗糙度Ra最佳為0.03 μm～0.1 μm。
有機中介層10中，將第一有機絕緣層21（即第四有機絕緣層24）與第二阻障金屬膜32合併的面的表面粗糙度Ra例如為0.01 μm～1 μm。藉由所述面的表面粗糙度Ra為0.01 μm以上，第一有機絕緣層21（及第二阻障金屬膜32）與第二有機絕緣層22的密接性變良好。另外，藉由所述面的表面粗糙度為1 μm以下，而抑制有機絕緣積層體12的翹曲，例如於對有機絕緣積層體12進行磨削時可容易地露出配線等。所述面的表面粗糙度Ra例如是藉由使用雷射顯微鏡（奧林巴斯（Olympus）股份有限公司製造，「萊克薩特（LEXT）OLS3000」），對包含第一有機絕緣層21與第二阻障金屬膜32兩者的100 μm×100 μm的範圍進行掃描而算出。
將第一有機絕緣層21與第二阻障金屬膜32合併的所述面的表面粗糙度Ra可藉由將配線13及第一有機絕緣層21平坦化而控制。對所述面的平坦化處理例如可列舉化學機械研磨法（Chemical Mechanical Polishing，CMP）或快速切削（fly cut）法。就抑制對配線13產生凹陷（dishing）的觀點而言，較佳為使用快速切削法。再者，所謂快速切削法，是指使用表面刨床（surface planer）等磨削裝置以物理方式磨削對象物的方法。
貫通配線15是嵌埋至有機絕緣積層體12的開口部12a中的配線，作為與外部裝置的連接端子而發揮功能。貫通配線15是由相互積層的多個配線層15a～配線層15c所構成的。配線層15b包含與配線13同時形成的配線層、及與阻障金屬膜14同時形成的金屬膜。
表面配線16為用以使搭載於有機中介層10上的半導體晶片彼此電性連接的配線。因此，表面配線16的兩端部自有機中介層10露出，該兩端部以外的表面配線16嵌埋於有機中介層10（更具體而言第二有機絕緣層22）中。因此，第二有機絕緣層22包含至少兩個有機絕緣層。
繼而，一面參照圖3～圖10一面對本實施形態的有機中介層10的製造方法加以說明。藉由下述製造方法所形成的有機中介層10例如特別適於需要微細化及多針腳（pin）化的形態。再者，圖4（b）為圖4（a）的一部分的放大圖。同樣地，圖5（b）、圖6（b）、圖7（b）、圖8（b）及圖9（b）分別為對應的圖式的一部分的放大圖。
首先，作為第一步驟，如圖3（a）所示般於基板11上形成配線層15a。配線層15a是藉由將形成於基板11上的金屬膜加以圖案化而形成。於第一步驟中，例如藉由塗佈法、真空蒸鍍或濺鍍等物理氣相蒸鍍法（物理氣相沈積（Physical Vapor Deposition，PVD）法）、使用金屬糊的印刷法或噴霧法、或者各種鍍敷法而形成所述金屬膜。於本實施形態中，使用銅箔作為金屬膜。
再者，於在基板11與配線層15a之間設有暫且固定層（未圖示）的情形時，該暫且固定層例如含有如下樹脂：聚醯亞胺、聚苯并噁唑、含有矽或氟等非極性成分的樹脂、含有藉由加熱或紫外線（Ultraviolet，UV）而發生體積膨脹或發泡的成分的樹脂、含有藉由加熱或UV而進行交聯反應的成分的樹脂、或藉由光照射而發熱的樹脂。暫且固定層的形成方法例如可列舉旋塗、噴霧塗佈或層壓加工。就可高度地兼具操作性及載體剝離性的觀點而言，暫且固定層較佳為容易藉由光或熱等外部刺激而剝離。就可將暫且固定層剝離以使其不殘存於隨後製造的有機中介層10上的觀點而言，暫且固定層最佳為含有藉由加熱處理而發生體積膨脹的樹脂。
於在基板11與配線層15a之間設有暫且固定層的情形時，配線層15a亦可由可剝離銅箔的銅箔所形成。於該情形時，基板11相當於可剝離銅箔的支持體，暫且固定層相當於可剝離銅箔的剝離層。
繼而，作為第二步驟，如圖3（b）所示般以覆蓋配線層15a的方式於基板11上形成第三有機絕緣層23。於第二步驟中，將含有負型感光性絕緣樹脂的膜狀的第三有機絕緣層23貼附於基板11上，藉此覆蓋配線層15a。而且，視需要對第三有機絕緣層23實施曝光處理、顯影處理或硬化處理等。
然後，作為第三步驟，如圖3（c）所示般於第三有機絕緣層23上形成第四有機絕緣層24，藉此形成第一有機絕緣層21。於第三步驟中，與第二步驟同樣地將含有負型感光性絕緣樹脂的膜狀的第四有機絕緣層24貼附於第三有機絕緣層23上。而且，視需要對第四有機絕緣層24實施曝光處理、顯影處理或硬化處理等。
繼而，作為第四步驟，如圖4（a）、圖4（b）所示般於第一有機絕緣層21中形成多個凹槽部21a及開口部21b（亦稱為第一步驟）。於第四步驟中，例如藉由雷射剝蝕（laser ablation）、光微影（photolithography）或壓印（imprint）而形成多個凹槽部21a及開口部21b。就凹槽部21a的微細化及形成成本的觀點而言，較佳為應用光微影。因此，藉由對第一有機絕緣層21實施曝光處理及顯影處理，而形成多個凹槽部21a。另外，開口部21b是以露出配線層15a的方式形成。再者，於第一有機絕緣層21中使用感光性絕緣樹脂的情形時，可短時間且平滑地形成凹槽部21a的圖案。因此，可使後述配線的高頻特性優異。
所述光微影中對感光性絕緣樹脂進行曝光的方法可使用公知的投影曝光方式、接觸曝光方式或直接描畫曝光方式等。另外，為了對感光性絕緣樹脂進行顯影，例如亦可使用碳酸鈉或氫氧化四甲基銨（Tetramethylammonium hydroxide，TMAH）等的鹼性水溶液。
於所述第四步驟中，亦可於形成多個凹槽部21a及開口部21b後，進一步對第一有機絕緣層21進行加熱硬化。於該情形時，例如將加熱溫度設定為100℃～200℃，將加熱時間設定為30分鐘～3小時，將第一有機絕緣層21加熱硬化。
繼而，作為第五步驟，如圖5（a）、圖5（b）所示般以覆蓋凹槽部21a的內面的方式於第一有機絕緣層21上形成第一阻障金屬膜31（亦稱為第二步驟）。於第五步驟中，例如藉由塗佈法、PVD法、使用金屬糊的印刷法或噴霧法、或者各種鍍敷法而形成第一阻障金屬膜31。於塗佈法的情形時，將鈀或鎳的錯合物塗佈於第一有機絕緣層21上後進行加熱，藉此形成第一阻障金屬膜31。於使用金屬糊的情形時，將含有鎳或鈀等的金屬粒子的糊塗佈於第一有機絕緣層21上後進行燒結，藉此形成第一阻障金屬膜31。本實施形態中，藉由作為PVD法之一的濺鍍而形成第一阻障金屬膜31。再者，第一阻障金屬膜31是以亦覆蓋開口部21b的內面的方式而形成。
繼而，作為第六步驟，如圖6（a）、圖6（b）所示般以填埋凹槽部21a的方式於第一阻障金屬膜31上形成配線層13A（亦稱為第三步驟）。於第六步驟中，例如藉由使用金屬糊的方法、或將第一阻障金屬膜31作為種子層的鍍敷法而形成配線層13A。配線層13A的厚度較佳為第一有機絕緣層21的厚度的0.5倍～3倍。於配線層13A的厚度為0.5倍以上的情形時，有可抑制後續步驟中形成的配線13的表面粗糙度Ra擴大的傾向。另外，於配線層13A的厚度為3倍以下的情形時，有抑制配線層13A的翹曲，與第一有機絕緣層21良好地密接的傾向。再者，配線層13A是以亦填埋開口部21b的方式形成。
繼而，作為第七步驟，如圖7（a）、圖7（b）所示般以第一有機絕緣層21露出的方式將配線層13A薄化（亦稱為第四步驟）。於第七步驟中，將配線層13A中凹槽部21a及開口部21b以外的部分、及第一阻障金屬膜31中未覆蓋凹槽部21a或開口部21b的部分去除，藉此使第一有機絕緣層21露出並且將配線層13A薄化。藉此，形成嵌埋至凹槽部21a內的配線13。該薄化處理亦可設定為將第一有機絕緣層21與配線13合併的面的平坦化處理。於該情形時，藉由化學機械研磨（Chemical Mechanical Polishing，CMP）或快速切削法將配線層13A及第一阻障金屬膜31的對象部分去除，並且將第一有機絕緣層21的表面研磨或磨削而平坦化。
於第七步驟中使用CMP的情形時，例如使用如下漿料作為漿料：通常用於研磨樹脂的調配有氧化鋁的漿料、用於研磨第一阻障金屬膜31的調配有過氧化氫及二氧化矽的漿料、用於研磨配線層13A的調配有過氧化氫及過硫酸銨的漿料。就降低成本並且將表面粗糙度Ra控制於0.01 μm～1 μm的觀點而言，較佳為使用調配有氧化鋁的漿料來磨削第一有機絕緣層21、第一阻障金屬膜31及配線層13A（配線13）。於使用CMP的情形時，有成本增高的傾向。另外，於將第一有機絕緣層21、第一阻障金屬膜31及配線層13A（配線13）同時平坦化的情形時，有因研磨速度的差異而配線13產生凹陷，結果將第一有機絕緣層21與配線13合併的面的平坦性大幅度地受損的傾向。因此，就將所述面的表面粗糙度Ra設為0.03 μm～0.1 μm的觀點而言，更佳為藉由使用表面刨床的快速切削法來磨削第一有機絕緣層21、第一阻障金屬膜31及配線層13A（配線13）。
繼而，作為第八步驟，如圖8（a）、圖8（b）所示般以覆蓋作為凹槽部21a內的配線層13A的配線13的方式形成第二阻障金屬膜32（亦稱為第五步驟）。於第八步驟中，例如藉由PVD法、使用金屬糊的方法、或將配線13作為種子層的鍍敷法而形成第二阻障金屬膜32。就於配線13上以良好的選擇性形成第二阻障金屬膜32的觀點而言，較佳為藉由將配線13作為種子層的鍍敷法而形成第二阻障金屬膜32。再者，亦可於鍍敷處理前，對所露出的第一有機絕緣層21實施利用酸的清潔（cleaning）、或利用苯并三唑等的保護處理。再者，藉由經過第八步驟，設於配線層15a上的配線層15b完成。
於第八步驟中，第二阻障金屬膜32較佳為除了形成於配線13上以外，還形成於第一阻障金屬膜31中與凹槽部21a的側面接觸的部分上。於該情形時，可藉由第一阻障金屬膜31及第二阻障金屬膜32將配線13無間隙地覆蓋。
然後，作為第九步驟，如圖9（a）、圖9（b）所示般於第一有機絕緣層21及第二阻障金屬膜32上形成第二有機絕緣層22（亦稱為第六步驟）。於第九步驟中，將含有負型感光性絕緣樹脂的膜狀的第二有機絕緣層22貼附於第一有機絕緣層21及第二阻障金屬膜32上。第二有機絕緣層22可為與第一有機絕緣層21相同的膜，亦可使用不同的感光性絕緣樹脂而形成。就防止構成配線13的金屬的擴散的觀點而言，較佳為對第二有機絕緣層22不實施顯影處理。
繼而，作為第十步驟，如圖10（a）所示般於第二有機絕緣層22中形成開口部22a。於第十步驟中，以露出配線層15b的方式形成開口部22a。開口部22a例如是藉由光微影等而形成。
然後，作為第十一步驟，如圖10（b）所示般於開口部22a中填充金屬材料而形成配線層15c，藉此形成貫通配線15。於第十一步驟中，例如藉由PVD法或各種鍍敷法而形成配線層15c。金屬材料例如可列舉銅、鎳、錫等。於第十一步驟後，形成表面配線16等，藉此製造圖2所示的有機中介層10。再者，於設有暫且固定層的情形時，亦可自基板11剝離有機中介層10。
根據具有以上所說明的構成的有機中介層10，藉由阻障金屬膜14將配線13與第一有機絕緣層21及第二有機絕緣層22隔開。因此，配線13內的金屬材料向有機絕緣積層體中的擴散受到阻障金屬膜14的抑制。因此，可抑制經由擴散的金屬材料的多條配線13彼此的短路，故可提高有機中介層10的絕緣可靠性。
有機絕緣積層體12包含第一有機絕緣層21及第二有機絕緣層22，所述第一有機絕緣層21具有配置有配線13的多個凹槽部21a，所述第二有機絕緣層22以嵌埋配線13的方式積層於第一有機絕緣層21上。因此，多條配線13各自具有沿著第一有機絕緣層21的凹槽部21a的形狀。因此，藉由形成具有微細的寬度及間隔的多個凹槽部21a，可容易地形成微細的配線13。
阻障金屬膜14包含設於配線13與凹槽部21a的內面之間的第一阻障金屬膜31、及設於配線13與第二有機絕緣層22之間的第二阻障金屬膜32。因此，配線13內的金屬材料向第一有機絕緣層21中的擴散受到第一阻障金屬膜31的良好的抑制。另外，所述金屬材料向第二有機絕緣層22中的擴散受到第二阻障金屬膜32的良好的抑制。
第一阻障金屬膜31含有鈦、鎳、鈀、鉻、鉭、鎢及金的至少一種。鈦、鎳、鈀、鉻、鉭、鎢及金均不易擴散至第一有機絕緣層21及第二有機絕緣層22中，故可進一步提高有機中介層10的絕緣可靠性。
第二阻障金屬膜32亦可為鍍膜。於該情形時，可於凹槽部21a內的配線13上選擇性地形成第二阻障金屬膜32，故可簡化有機中介層10的製造步驟。例如可省略用以形成第二阻障金屬膜32的抗蝕劑塗佈步驟、濺鍍步驟及抗蝕劑去除步驟等。
第二阻障金屬膜32亦可為鍍鎳膜。於該情形時，可容易地形成具有良好的平坦性的第二阻障金屬膜32。此外，鎳不易擴散至第一有機絕緣層21及第二有機絕緣層22中，故可合適地提高有機中介層10的絕緣可靠性。
第二阻障金屬膜32亦可為鍍鈀膜。於該情形時，可形成薄的第二阻障金屬膜32。此外，鈀不易擴散至第一有機絕緣層21及第二有機絕緣層22中，故可合適地提高有機中介層10的絕緣可靠性。
第二阻障金屬膜32的厚度亦可為0.001 μm以上且1 μm以下。於該情形時，配線13內的金屬材料向第二有機絕緣層22中的擴散受到第二阻障金屬膜32的良好的抑制。
第二阻障金屬膜32的表面粗糙度Ra亦可為0.01 μm以上且1 μm以下。於該情形時，第二阻障金屬膜32可良好地密接於第二有機絕緣層22。另外，可抑制由第二阻障金屬膜32的表面粗糙度所引起的有機中介層10內的斷線等。
第一有機絕緣層21的厚度亦可為1 μm以上且10 μm以下。於該情形時，可使用第一有機絕緣層21而形成具有10 μm以下的寬度及間隔的多個凹槽部21a。
第一有機絕緣層21亦可為含有光酸產生劑、具有酚性羥基的化合物及熱硬化性樹脂的感光性的有機絕緣樹脂硬化而成的硬化膜。於該情形時，可於第一有機絕緣層21中容易地形成具有微細的寬度及間隔的凹槽部21a。此外，可減少第一有機絕緣層21所含的水分，故金屬材料不易擴散至該第一有機絕緣層21中。因此，可提高有機中介層10的絕緣可靠性。
根據本實施形態的有機中介層10的製造方法，藉由經過第四步驟～第六步驟，可於各凹槽部21a的內面與配線層13A之間形成第一阻障金屬膜31。另外，藉由經過第七步驟～第九步驟，可於有機絕緣層的積層方向上，於配線13與第二有機絕緣層22之間形成第二阻障金屬膜32。因此，配線13內的金屬材料向第一有機絕緣層21及第二有機絕緣層22中的擴散受到第一阻障金屬膜31及第二阻障金屬膜32的抑制。因此，可抑制經由擴散的金屬材料的多條配線13彼此的短路，故可提高有機中介層10的絕緣可靠性。
於第六步驟中，亦可藉由將第一阻障金屬膜31作為種子層的鍍敷法而形成配線層13A。於該情形時，能以於第一有機絕緣層21與配線層13A之間夾持第一阻障金屬膜31的方式形成配線層13A。藉此，良好地抑制配線層13A內的金屬材料向第一有機絕緣層21中的擴散。
於第八步驟中，亦可藉由將配線13作為種子層的鍍敷法而形成第二阻障金屬膜32。於該情形時，例如可不使用抗蝕劑等而於配線13上選擇性地形成第二阻障金屬膜32。藉此，可於形成第二阻障金屬膜32時省略抗蝕劑形成步驟及抗蝕劑去除步驟等步驟，故可簡化有機中介層10的製造步驟。
再者，亦可想到有機中介層10內的配線13例如是藉由半加成法而形成。所謂半加成法，為形成種子層並於種子層上形成具有所需圖案的抗蝕劑，藉由電鍍法等使種子層的露出部分厚膜化，將抗蝕劑去除後，對薄的種子層進行蝕刻而獲得所需配線的方法。然而，於應用半加成法的情形時，對薄的種子層進行蝕刻時配線所受的損傷（damage）大。此外，難以確保配線對有機絕緣層的密接強度。因此，於使用半加成法形成例如具有5 μm以下的線寬及間隙寬的微細配線的情形時，存在有機中介層的良率大幅度地降低的傾向。因此，本實施形態中，為了抑制該良率降低，於第四步驟中採用溝槽法，即，於第一有機絕緣層21中設置凹槽部21a，於該凹槽部21a內形成配線13。
以上，對本發明揭示的一實施形態的有機中介層及其製造方法進行了說明，但本發明揭示不限定於上文所述的實施形態，亦可於不偏離其主旨的範圍內適當進行變更。例如形成於第一有機絕緣層21中的凹槽部21a的剖面形狀不限於大致矩形狀，亦可為大致梯形狀、大致半圓狀等其他形狀。
所述實施形態中，配線13、配線層15a～配線層15c、第一阻障金屬膜31、第二阻障金屬膜32及表面配線16等分別可具有單層結構，亦可具有包含多個導電層的多層結構。
所述實施形態中，第一有機絕緣層21包含第三有機絕緣層23及第四有機絕緣層24兩者，但不限於此。例如，第一有機絕緣層21亦可為單層結構。於該情形時，可將所述製造方法中的第二步驟及第三步驟匯總成一個步驟，可簡化有機中介層10的製造步驟。
亦可於所述實施形態的製造方法的第七步驟中，將凹槽部21a內的配線層13A（配線13）的一部分去除，於隨後的第八步驟中，以填埋凹槽部21a的方式形成第二阻障金屬膜32。於該情形時，第二阻障金屬膜32是填埋於凹槽部21a內而形成，故可於有機中介層10中抑制由第二阻障金屬膜32引起的階差的形成。即，可降低將第二有機絕緣層22與第二阻障金屬膜32合併的面的表面粗糙度Ra。藉此，可於有機中介層10上良好地搭載半導體元件等。再者，凹槽部21a內的配線13的一部分的去除例如是利用進行CMP時所產生的凹陷。另外，凹槽部21a內的配線13的一部分例如為位於凹槽部21a的上半部分的配線13的至少一部分。
所述實施形態中，有機絕緣積層體12所含的有機絕緣層中亦可含有密接助劑。密接助劑例如可列舉矽烷偶合劑、三唑或四唑系化合物。
為了提高與金屬的密接性，矽烷偶合劑可較佳地使用具有氮原子的化合物。具體可列舉：N-2-(胺基乙基)-3-胺基丙基甲基二甲氧基矽烷、N-2-(胺基乙基)-3-胺基丙基三甲氧基矽烷、3-胺基丙基三甲氧基矽烷、3-胺基丙基三乙氧基矽烷、3-三乙氧基矽烷基-N-(1,3-二甲基-亞丁基)丙基胺、N-苯基-3-胺基丙基三甲氧基矽烷、異氰脲酸三-(三甲氧基矽烷基丙基)酯、3-脲基丙基三烷氧基矽烷、3-異氰酸酯丙基三乙氧基矽烷等。就添加效果、耐熱性及製造成本等觀點而言，相對於具有酚性羥基的化合物100質量份，所述矽烷偶合劑的使用量較佳為0.1質量份～20質量份。
三唑化合物可列舉：2-(2'-羥基-5'-甲基苯基)苯并三唑、2-(2'-羥基-3'-第三丁基-5'-甲基苯基)-5-氯苯并三唑、2-(2'-羥基-3',5'-二-第三戊基苯基)苯并三唑、2-(2'-羥基-5'-第三辛基苯基)苯并三唑、2,2'-亞甲基雙[6-(2H-苯并三唑-2-基)-4-第三辛基苯酚]、6-(2-苯并三唑基)-4-第三辛基-6'-第三丁基-4'-甲基-2,2'-亞甲基雙酚、1,2,3-苯并三唑、1-[N,N-雙(2-乙基己基)胺基甲基]苯并三唑、羧基苯并三唑、1-[N,N-雙(2-乙基己基)胺基甲基]甲基苯并三唑、2,2'-[[(甲基-1H-苯并三唑-1-基)甲基]亞胺基]雙乙醇等。
四唑化合物可列舉：1H-四唑、5-胺基-1H-四唑、5-甲基-1H-四唑、5-苯基-1H-四唑、1-甲基-5-乙基-1H-四唑、1-甲基-5-巰基-1H-四唑、1-苯基-5-巰基-1H-四唑、1-(2-二甲基胺基乙基)-5-巰基-1H-四唑、2-甲氧基-5-(5-三氟甲基-1H-四唑-1-基)-苯甲醛、4,5-二(5-四唑基)-[1,2,3]三唑、1-甲基-5-苯甲醯基-1H-四唑等。就添加效果、耐熱性及製造成本的觀點而言，相對於具有酚性羥基的化合物100質量份，所述三唑或四唑系化合物的使用量較佳為0.1質量份～20質量份。
所述矽烷偶合劑、三唑系化合物及四唑系化合物可分別單獨使用，亦可併用。
進而，亦可於有機絕緣層中添加離子捕捉劑。藉由所述離子捕捉劑而吸附有機絕緣層中的離子性雜質，藉此可提高吸濕時的絕緣可靠性。此種離子捕捉劑例如可列舉：三嗪硫醇化合物及酚系還原劑等作為用以防止銅形成離子而溶出的銅毒抑制劑而已知的化合物，粉末狀的鉍系、銻系、鎂系、鋁系、鋯系、鈣系、鈦系及錫系、以及該些的混合系等的無機化合物。
所述離子捕捉劑例如可列舉東亞合成股份有限公司製造的無機離子捕捉劑（商品名：IXE-300（銻系）、IXE-500（鉍系）、IXE-600（銻、鉍混合系）、IXE-700（鎂、鋁混合系）、IXE-800（鋯系）、及IXE-1100（鈣系））。該些無機離子捕捉劑可單獨使用一種，亦可混合使用兩種以上。就添加效果、耐熱性及製造成本等的觀點而言，相對於具有酚性羥基的化合物100質量份，所述離子捕捉劑的使用量較佳為0.01質量份～10質量份。 [實施例]
藉由以下的實施例對本發明加以更詳細說明，但本發明不限定於該些例子。
（實施例1） 如以下般製作圖11（a）、圖11（b）所示的測定評價用試樣。首先，於厚度150 mm的矽晶圓51上貼附厚度5 μm的感光性絕緣樹脂膜52。該感光性絕緣樹脂膜52是如以下般形成。首先，調配甲酚酚醛清漆樹脂（旭有機材工業股份有限公司製造，商品名：TR-4020G，100質量份）、1,3,4,6-四(甲氧基甲基)甘脲（30質量份）、三羥甲基丙烷三縮水甘油醚（40質量份）、三芳基鋶鹽（三亞普羅（San-apro）股份有限公司製造，商品名：CPI-310B，8質量份）、甲基乙基酮（100質量份），獲得感光性絕緣組成物。繼而，將所得的感光性絕緣組成物塗佈於聚對苯二甲酸乙二酯膜（帝人杜邦膜（Teijin-Dupont Film）股份有限公司製造，商品名：A-53）上，利用90℃的烘箱乾燥10分鐘，藉此獲得厚度5 μm的感光性絕緣樹脂膜52。
繼而，對貼附於矽晶圓51上的感光性絕緣樹脂膜52依序實施曝光處理、加熱處理、顯影處理及熱硬化處理。繼而，於感光性絕緣樹脂膜52上貼附與該膜52同樣地形成的厚度5 μm的感光性絕緣樹脂膜53。然後，介隔光罩對所貼附的感光性絕緣樹脂膜53進行曝光處理後，依序實施加熱處理、顯影處理及熱硬化處理。藉此將感光性絕緣樹脂膜53圖案化，以相互咬合的方式而形成成為梳齒狀的第一凹槽部53a及第二凹槽部53b、將第一凹槽部53a彼此連結的第一連接部53c、以及將第二凹槽部53b彼此連結的第二連接部53d。將第一凹槽部53a的寬度及第二凹槽部53b的寬度分別設定為10 μm。該些寬度相當於後述配線的線寬L。另外，將相鄰的第一凹槽部53a與第二凹槽部53b的距離（間隙寬S）設定為10 μm，將各凹槽的長度設定為1 mm。
繼而，藉由濺鍍於感光性絕緣樹脂膜53上形成厚度0.05 μm的含有鈦的阻障金屬膜54。然後，藉由將阻障金屬膜54作為種子層的電鍍法，以填埋第一凹槽部53a、第二凹槽部53b、第一連接部53c及第二連接部53d的方式形成銅層。繼而，藉由使用表面刨床的快速切削法，將銅層的一部分及阻障金屬膜54中未覆蓋第一凹槽部53a、第二凹槽部53b、第一連接部53c及第二連接部53d的內面的部分磨削。藉此，形成填埋至第一凹槽部53a中的第一配線55a、填埋至第二凹槽部53b中的第二配線55b、填埋至第一連接部53c中的第一連接配線55c、及填埋至第二連接部53d中的第二連接配線55d。使用自動表面刨床（Automatic surface planer）（迪士高（Disco）股份有限公司製造，商品名「DAS8930」）作為表面刨床。另外，於利用快速切削法的磨削中，將進給速度設定為1 mm/s，將主軸轉速設定為2000 min-1 。
繼而，藉由將第一配線55a、第二配線55b、第一連接配線55c及第二連接配線55d各自作為種子層的無電鍍敷法，形成厚度0.2 μm的含有鎳-磷合金的阻障金屬膜56。繼而，以至少使第一連接配線55c的一部分及第二連接配線55d的一部分露出的方式，貼附與感光性絕緣樹脂膜52同樣地形成的厚度5 μm的感光性絕緣樹脂膜57。繼而，對所貼附的感光性絕緣樹脂膜57依序實施曝光處理、加熱處理、顯影處理及熱硬化處理。藉此，形成圖11（a）、圖11（b）所示的測定評價用試樣50。於該測定評價用試樣50中，第一配線55a與第一連接配線55c相互連接並且由阻障金屬膜54、阻障金屬膜56所覆蓋。同樣地，第二配線55b與第二連接配線55d相互連接並且由阻障金屬膜54、阻障金屬膜56所覆蓋。另外，第一配線55a及第一連接配線55c與第二配線55b及第二連接配線55d相互藉由感光性絕緣樹脂膜52、感光性絕緣樹脂膜53、感光性絕緣樹脂膜57而絕緣。
為了確認所述測定評價用試樣50的絕緣可靠性，進行以下說明的高加速應力試驗（Highly Accelerated Stress Test，HAST）。於該試驗中，於濕度85%、130℃的條件下對第一連接配線55c與第二連接配線55d施加3.3 V的電壓，靜置既定的時間。藉此，對伴隨著時間經過的第一配線55a與第二配線55b的絕緣性的變化進行測定。於該試驗中，若第一配線55a與第二配線55b之間的電阻值從試驗開始起經過200小時之時為1×106 Ω以上則視為評價A，若從試驗開始起經過200小時之前小於1×106 Ω則視為評價B。將實施例1的高加速應力試驗的結果示於下述表1中。
（實施例2） 除了將線寬L及間隙寬S設定為5 μm以外，與實施例1同樣地形成測定評價用試樣50，進行所述高加速應力試驗。將實施例2的高加速應力試驗的結果示於下述表1中。
（實施例3） 除了將線寬L及間隙寬S設定為2 μm以外，與實施例1同樣地形成測定評價用試樣50，進行所述高加速應力試驗。將實施例3的高加速應力試驗的結果示於下述表1中。
（實施例4） 除了將感光性絕緣樹脂膜57設定為阻焊膜（solder resist film）（日立化成股份有限公司製造，商品名：FZ-2700GA，厚度30 μm）以外，與實施例2同樣地形成測定評價用試樣50。對該測定評價用試樣50進行所述高加速應力試驗。將實施例4的高加速應力試驗的結果示於下述表1中。
（實施例5） 除了將感光性絕緣樹脂膜57設定為阻焊膜（日立化成股份有限公司製造，商品名：FZ-2700GA，厚度30 μm）以外，與實施例3同樣地形成測定評價用試樣50。對該測定評價用試樣50進行所述高加速應力試驗。將實施例5的高加速應力試驗的結果示於下述表1中。
（比較例1） 如圖12（a）、圖12（b）所示，不於第一配線55a上、第二配線55b上、第一連接配線55c上及第二連接配線55d上設置阻障金屬膜56，除此以外，與實施例1同樣地形成測定評價用試樣50A。即，以第一配線55a、第二配線55b、第一連接配線55c及第二連接配線55d與感光性絕緣樹脂膜57接觸的方式形成測定評價用試樣50A。對該測定評價用試樣50A進行所述高加速應力試驗。將比較例1的高加速應力試驗的結果示於下述表1中。
（比較例2） 除了不於第一配線55a上、第二配線55b上、第一連接配線55c上及第二連接配線55d上設置阻障金屬膜56以外，與實施例2同樣地形成測定評價用試樣50A。對該測定評價用試樣50A進行所述高加速應力試驗。將比較例2的高加速應力試驗的結果示於下述表1中。
（比較例3） 除了不於第一配線55a上、第二配線55b上、第一連接配線55c上及第二連接配線55d上設置阻障金屬膜56以外，與實施例3同樣地形成測定評價用試樣50A。對該測定評價用試樣50A進行所述高加速應力試驗。將比較例3的高加速應力試驗的結果示於下述表1中。
（比較例4） 除了不於第一配線55a上、第二配線55b上、第一連接配線55c上及第二連接配線55d上設置阻障金屬膜56以外，與實施例4同樣地形成測定評價用試樣50A。對該測定評價用試樣50A進行所述高加速應力試驗。將比較例4的高加速應力試驗的結果示於下述表1中。
（比較例5） 除了不於第一配線55a上、第二配線55b上、第一連接配線55c上及第二連接配線55d上設置阻障金屬膜56以外，與實施例5同樣地形成測定評價用試樣50A。對該測定評價用試樣50A進行所述高加速應力試驗。將比較例5的高加速應力試驗的結果示於下述表1中。
[表1]
Figure 106106306-A0304-0001
所述表1中，將設有阻障金屬膜56的情形示作「Y」，將未設置阻障金屬膜56的情形示作「N」。另外，所述表1中，將與感光性絕緣樹脂膜52同樣地形成感光性絕緣樹脂膜57的情形示作「α」，將使用阻焊膜形成感光性絕緣樹脂膜57的情形示作「β」。根據表1，實施例1～實施例5的高加速應力試驗的結果全部為評價A，另一方面，比較例1～比較例5的高加速應力試驗的結果全部為評價B。由該些結果得知，測定評價用試樣的絕緣可靠性視阻障金屬膜56的有無而大幅度地不同。
圖13（a）為表示實施例2及比較例2的高加速應力試驗的結果的圖表，圖13（b）為表示實施例3及比較例3的高加速應力試驗的結果的圖表。於圖13（a）及圖13（b）中，橫軸表示時間，縱軸表示第一配線55a與第二配線55b之間的電阻值。於圖13（a）中，資料61為實施例2的試驗結果，資料62為比較例2的試驗結果。於圖13（b）中，資料63為實施例3的試驗結果，資料64為比較例3的試驗結果。
如圖13（a）所示，實施例2中即便從試驗開始起經過300小時之時，第一配線55a與第二配線55b之間的電阻值亦顯示1×106 Ω以上。另一方面，比較例2中從試驗開始起於20小時左右的時刻電阻值急遽減小，成為小於1×106 Ω。同樣地，如圖13（b）所示，實施例3中即便從試驗開始起經過200小時之時，第一配線55a與第二配線55b之間的電阻值亦顯示1×106 Ω以上，另一方面，比較例2中從試驗開始起於幾小時的時刻電阻值急遽減小，成為小於1×106 Ω。
圖14（a）～圖14（c）為對實施例3的經過250小時硬化速度壽命試驗後的測定評價用試樣50的剖面樣本利用穿透式電子顯微鏡（Transmission Electron Microscopy，TEM）/能量分散型X射線分析裝置（Energy Dispersive X-ray Spectrometry，EDX）來分析銅、鈦及鎳的成分的結果。圖14（a）為測定評價用試樣50的剖面樣本中的Cu（銅）的分析結果，圖14（b）為該剖面樣本中的Ti（鈦）的分析結果，圖14（c）為該剖面樣本中的Ni（鎳）的分析結果。使用日本電子股份有限公司製造的JEM-2100F作為TEM，使用日本電子股份有限公司製造的JED-2300作為EDX，將加速電壓設定為200 kV，實施所述分析。於實施例3中，於EDX分析試驗後，未觀察到配線及阻障金屬向感光性絕緣樹脂膜中的溶出。具體而言，構成由阻障金屬膜54及阻障金屬膜56所包圍的銅層的銅向感光性絕緣樹脂膜中的擴散、構成阻障金屬膜54的鈦向感光性絕緣樹脂膜中的擴散、及構成阻障金屬膜56的鎳向感光性絕緣樹脂膜中的擴散均未確認到。
對所述高加速應力試驗後的比較例2、比較例3的測定評價用試樣50A進行目測，結果於比較例2、比較例3中，確認到至少感光性絕緣樹脂膜57因某些原因而被污染。另一方面，對所述高加速應力試驗後的實施例2、實施例3的測定評價用試樣50進行目測，結果未確認到感光性絕緣樹脂膜52、感光性絕緣樹脂膜53、感光性絕緣樹脂膜57的污染。
由以上內容推測，比較例2、比較例3中的電阻值的急遽減小的原因在於：第一配線55a及第二配線55b內的金屬材料擴散至感光性絕緣樹脂膜57中，第一配線55a與第二配線55b經由擴散的金屬材料而短路。另一方面，於實施例2、實施例3中推測，藉由阻障金屬膜54、阻障金屬膜56而防止第一配線55a或第二配線55b內的金屬材料向感光性絕緣樹脂膜52、感光性絕緣樹脂膜53、感光性絕緣樹脂膜57中的擴散，第一配線55a與第二配線55b並未短路。
1:基板
2A~2D:半導體晶片
3A、3B:底部填料
4:絕緣材料
5A、5B:電極
10:有機中介層
11:基板
12:有機絕緣積層體
12a、22a:開口部
13:配線
13A、15a~15c:配線層
14、54、56:阻障金屬膜
15:貫通配線
16:表面配線
21:第一有機絕緣層
21a:凹槽部
21b:開口部
22:第二有機絕緣層
23:第三有機絕緣層
24:第四有機絕緣層
31:第一阻障金屬膜
32:第二阻障金屬膜
50、50A:測定評價用試樣
51:矽晶圓
52、53、57:感光性絕緣樹脂膜
53a:第一凹槽部
53b:第二凹槽部
53c:第一連接部
53d:第二連接部
55a:第一配線
55b:第二配線
55c:第一連接配線
55d:第二連接配線
61、62、63、64:資料
100:半導體封裝
L:線寬
S:間隙寬
圖1為具有本實施形態的有機中介層的半導體封裝的示意剖面圖。 圖2為本實施形態的有機中介層的示意剖面圖。 圖3（a）～圖3（c）為用以說明有機中介層的製造方法的圖。 圖4（a）、圖4（b）為用以說明有機中介層的製造方法的圖。 圖5（a）、圖5（b）為用以說明有機中介層的製造方法的圖。 圖6（a）、圖6（b）為用以說明有機中介層的製造方法的圖。 圖7（a）、圖7（b）為用以說明有機中介層的製造方法的圖。 圖8（a）、圖8（b）為用以說明有機中介層的製造方法的圖。 圖9（a）、圖9（b）為用以說明有機中介層的製造方法的圖。 圖10（a）、圖10（b）為用以說明有機中介層的製造方法的圖。 圖11（a）為表示實施例的測定評價用試樣的平面圖，圖11（b）為沿著圖11（a）的XIb-XIb線的剖面圖。 圖12（a）為表示比較例的測定評價用試樣的平面圖，圖12（b）為沿著圖12（a）的XIIb-XIIb線的剖面圖。 圖13（a）為表示實施例2及比較例2的高加速應力試驗的結果的圖表，圖13（b）為表示實施例3及比較例3的高加速應力試驗的結果的圖表。 圖14（a）為實施例3的測定評價試樣的剖面樣本中的Cu的EDX分析結果，圖14（b）為所述剖面樣本中的Ti的EDX分析結果，圖14（c）為所述剖面樣本中的Ni的EDX分析結果。
10:有機中介層
11:基板
12:有機絕緣積層體
12a:開口部
13:配線
15a~15c:配線層
14:阻障金屬膜
15:貫通配線
16:表面配線
21‧‧‧第一有機絕緣層
21a‧‧‧凹槽部
22‧‧‧第二有機絕緣層
23‧‧‧第三有機絕緣層
24‧‧‧第四有機絕緣層
31‧‧‧第一阻障金屬膜
32‧‧‧第二阻障金屬膜
L‧‧‧線寬
S‧‧‧間隙寬

Claims (15)

  1. 一種有機中介層，具備：含有多個有機絕緣層而成的有機絕緣積層體、及配置於所述有機絕緣積層體內的第一配線層、及位於所述第一配線層上的第二配線層，並且藉由阻障金屬膜將所述第一配線層與所述有機絕緣層隔開，所述阻障金屬膜包含設於所述第一配線層與所述有機絕緣層之間的第一阻障金屬膜、及設於所述第一配線層上的第二阻障金屬膜，所述第二配線層與所述第一阻障金屬膜和所述第二阻障金屬膜兩者接觸。
  2. 如申請專利範圍第1項所述的有機中介層，其中更具備排列於所述有機絕緣積層體內且藉由其他的阻障金屬膜與所述有機絕緣層隔開的多條配線，所述有機絕緣積層體包含：具有配置有所述配線的多個凹槽部的第一有機絕緣層、及以嵌埋所述配線的方式積層於所述第一有機絕緣層上的第二有機絕緣層。
  3. 如申請專利範圍第2項所述的有機中介層，其中所述其他的阻障金屬膜包含：設於所述配線與所述凹槽部的內面之間的第三阻障金屬膜、及 設於所述配線與所述第二有機絕緣層之間的第四阻障金屬膜。
  4. 如申請專利範圍第3項所述的有機中介層，其中所述第三阻障金屬膜含有鈦、鎳、鈀、鉻、鉭、鎢及金的至少一種。
  5. 如申請專利範圍第3項所述的有機中介層，其中所述第四阻障金屬膜為鍍膜。
  6. 如申請專利範圍第5項所述的有機中介層，其中所述第二阻障金屬膜為鍍鎳膜。
  7. 如申請專利範圍第5項所述的有機中介層，其中所述第二阻障金屬膜為鍍鈀膜。
  8. 如申請專利範圍第3項至第7項中任一項所述的有機中介層，其中所述第二阻障金屬膜的厚度為0.001μm以上且1μm以下。
  9. 如申請專利範圍第3項至第7項中任一項所述的有機中介層，其中所述第二阻障金屬膜的表面粗糙度為0.01μm以上且1μm以下。
  10. 如申請專利範圍第2項至第7項中任一項所述的有機中介層，其中所述第一有機絕緣層的厚度為1μm以上且10μm以下。
  11. 如申請專利範圍第2項至第7項中任一項所述的有機中介層，其中所述第一有機絕緣層為含有光酸產生劑、具有酚性羥基的化合物及熱硬化性樹脂的感光性的有機絕緣樹脂硬化而成 的硬化膜。
  12. 一種有機中介層的製造方法，包括：第一步驟，於第一有機絕緣層中形成多個凹槽部；第二步驟，以覆蓋所述凹槽部的內面的方式於所述第一有機絕緣層上形成第一阻障金屬膜；第三步驟，以填埋所述凹槽部的方式於所述第一阻障金屬膜上形成配線層；第四步驟，以所述第一有機絕緣層露出的方式將所述配線層薄化；第五步驟，以覆蓋所述凹槽部內的所述配線層的方式形成第二阻障金屬膜；以及第六步驟，於所述第一有機絕緣層上及所述第二阻障金屬膜上形成第二有機絕緣層，其中於所述第四步驟中，將所述第一有機絕緣層的表面研磨或磨削。
  13. 如申請專利範圍第12項所述的有機中介層的製造方法，其中於所述第三步驟中，藉由將所述第一阻障金屬膜作為種子層的鍍敷法而形成所述配線層。
  14. 如申請專利範圍第12項或第13項所述的有機中介層的製造方法，其中於所述第五步驟中，藉由將所述配線層作為種子層的鍍敷法而形成所述第二阻障金屬膜。
  15. 如申請專利範圍第14項所述的有機中介層的製造方法，其中於所述第四步驟中，將所述凹槽部內的所述配線層的一部分去除，於所述第五步驟中，以填埋所述凹槽部的方式形成所述第二阻障金屬膜。
TW106106306A 2016-03-25 2017-02-24 有機中介層及有機中介層的製造方法 TWI731040B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016061899 2016-03-25
JP2016-061899 2016-03-25

Publications (2)

Publication Number Publication Date
TW201801258A TW201801258A (zh) 2018-01-01
TWI731040B true TWI731040B (zh) 2021-06-21

Family

ID=59899986

Family Applications (3)

Application Number Title Priority Date Filing Date
TW112101867A TW202331985A (zh) 2016-03-25 2017-02-24 半導體封裝用基板及半導體封裝用基板的製造方法
TW106106306A TWI731040B (zh) 2016-03-25 2017-02-24 有機中介層及有機中介層的製造方法
TW110120753A TWI793625B (zh) 2016-03-25 2017-02-24 半導體封裝用基板及半導體封裝用基板的製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW112101867A TW202331985A (zh) 2016-03-25 2017-02-24 半導體封裝用基板及半導體封裝用基板的製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW110120753A TWI793625B (zh) 2016-03-25 2017-02-24 半導體封裝用基板及半導體封裝用基板的製造方法

Country Status (6)

Country Link
US (3) US10756008B2 (zh)
JP (4) JP6741063B2 (zh)
KR (2) KR102334181B1 (zh)
CN (2) CN117577592A (zh)
TW (3) TW202331985A (zh)
WO (1) WO2017163743A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019197423A (ja) * 2018-05-10 2019-11-14 シャープ株式会社 基板の製造方法及び表示装置の製造方法
KR20210143999A (ko) * 2020-05-21 2021-11-30 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
US20220359323A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190834B1 (en) * 1997-05-15 2001-02-20 Hitachi, Ltd. Photosensitive resin composition, and multilayer printed circuit board using the same
US20040188748A1 (en) * 2000-06-26 2004-09-30 Hideaki Matsuhashi Method of manufacturing a capacitor with copper electrodes and diffusion barriers
US20080197500A1 (en) * 2007-02-16 2008-08-21 International Business Machines Corporation Interconnect structure with bi-layer metal cap
JP2010037617A (ja) * 2008-08-07 2010-02-18 Panasonic Corp 半導体装置の製造方法、半導体装置及び半導体装置の製造装置
US20100207274A1 (en) * 2005-08-15 2010-08-19 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method
US20140264875A1 (en) * 2013-03-18 2014-09-18 Fujitsu Limited Semiconductor device and manufacturing method thereof
TW201523719A (zh) * 2013-10-23 2015-06-16 Nitto Denko Corp 半導體封裝件之製造方法
TW201535538A (zh) * 2013-12-25 2015-09-16 Renesas Electronics Corp 半導體裝置之製造方法
TW201539660A (zh) * 2014-03-20 2015-10-16 Invensas Corp 堆疊晶粒積體電路
TW201601262A (zh) * 2014-03-31 2016-01-01 Toppan Printing Co Ltd 中介層、半導體裝置、中介層的製造方法及半導體裝置的製造方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3304754B2 (ja) * 1996-04-11 2002-07-22 三菱電機株式会社 集積回路の多段埋め込み配線構造
JPH10163192A (ja) * 1996-10-03 1998-06-19 Fujitsu Ltd 半導体装置およびその製造方法
JPH1149847A (ja) * 1997-05-15 1999-02-23 Hitachi Ltd 感光性樹脂組成物とそれを用いた絶縁フィルム及び多層配線板
JPH11354637A (ja) * 1998-06-11 1999-12-24 Oki Electric Ind Co Ltd 配線の接続構造及び配線の接続部の形成方法
US6214728B1 (en) * 1998-11-20 2001-04-10 Chartered Semiconductor Manufacturing, Ltd. Method to encapsulate copper plug for interconnect metallization
KR100367734B1 (ko) 2000-01-27 2003-01-10 주식회사 하이닉스반도체 반도체 소자의 배선형성 방법
JP2001351918A (ja) * 2000-06-05 2001-12-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7008872B2 (en) * 2002-05-03 2006-03-07 Intel Corporation Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
JP4106048B2 (ja) 2004-10-25 2008-06-25 松下電器産業株式会社 半導体装置の製造方法及び半導体装置
JP2007035734A (ja) * 2005-07-25 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
US7276796B1 (en) * 2006-03-15 2007-10-02 International Business Machines Corporation Formation of oxidation-resistant seed layer for interconnect applications
JP4921945B2 (ja) 2006-12-13 2012-04-25 株式会社東芝 半導体装置の製造方法及び半導体装置
JP2009026989A (ja) * 2007-07-20 2009-02-05 Toshiba Corp 半導体装置及び半導体装置の製造方法
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
JP2011192726A (ja) 2010-03-12 2011-09-29 Renesas Electronics Corp 電子装置および電子装置の製造方法
JP5824808B2 (ja) * 2011-01-07 2015-12-02 富士通株式会社 半導体装置及びその製造方法
US9661763B2 (en) * 2011-10-11 2017-05-23 Hitachi Chemical Company, Ltd. Structure containing conductor circuit, method for manufacturing same, and heat-curable resin composition
JP5816127B2 (ja) * 2012-04-27 2015-11-18 株式会社東芝 半導体発光装置およびその製造方法
TWI489658B (zh) * 2012-05-25 2015-06-21 Toshiba Kk 半導體發光裝置及光源單元
JP5989420B2 (ja) * 2012-06-28 2016-09-07 株式会社東芝 半導体発光装置
WO2014069662A1 (ja) * 2012-11-05 2014-05-08 大日本印刷株式会社 配線構造体
JP2014139999A (ja) * 2013-01-21 2014-07-31 Toshiba Corp 半導体発光装置
JP5942867B2 (ja) * 2013-01-22 2016-06-29 富士通株式会社 半導体装置の製造方法
JP2015079850A (ja) * 2013-10-17 2015-04-23 富士通株式会社 配線構造及びその形成方法
KR102321209B1 (ko) * 2014-11-03 2021-11-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9520352B2 (en) * 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6190834B1 (en) * 1997-05-15 2001-02-20 Hitachi, Ltd. Photosensitive resin composition, and multilayer printed circuit board using the same
US20040188748A1 (en) * 2000-06-26 2004-09-30 Hideaki Matsuhashi Method of manufacturing a capacitor with copper electrodes and diffusion barriers
US20100207274A1 (en) * 2005-08-15 2010-08-19 Kabushiki Kaisha Toshiba Semiconductor device and its manufacturing method
US20080197500A1 (en) * 2007-02-16 2008-08-21 International Business Machines Corporation Interconnect structure with bi-layer metal cap
JP2010037617A (ja) * 2008-08-07 2010-02-18 Panasonic Corp 半導体装置の製造方法、半導体装置及び半導体装置の製造装置
US20140264875A1 (en) * 2013-03-18 2014-09-18 Fujitsu Limited Semiconductor device and manufacturing method thereof
TW201523719A (zh) * 2013-10-23 2015-06-16 Nitto Denko Corp 半導體封裝件之製造方法
TW201535538A (zh) * 2013-12-25 2015-09-16 Renesas Electronics Corp 半導體裝置之製造方法
TW201539660A (zh) * 2014-03-20 2015-10-16 Invensas Corp 堆疊晶粒積體電路
TW201601262A (zh) * 2014-03-31 2016-01-01 Toppan Printing Co Ltd 中介層、半導體裝置、中介層的製造方法及半導體裝置的製造方法

Also Published As

Publication number Publication date
WO2017163743A1 (ja) 2017-09-28
CN108886028A (zh) 2018-11-23
JP2020178140A (ja) 2020-10-29
US20190109082A1 (en) 2019-04-11
KR102334181B1 (ko) 2021-12-03
CN117577592A (zh) 2024-02-20
TW201801258A (zh) 2018-01-01
TWI793625B (zh) 2023-02-21
KR20210150593A (ko) 2021-12-10
US11990396B2 (en) 2024-05-21
JPWO2017163743A1 (ja) 2019-01-24
US10756008B2 (en) 2020-08-25
TW202331985A (zh) 2023-08-01
KR20180113591A (ko) 2018-10-16
US20230118368A1 (en) 2023-04-20
TW202137474A (zh) 2021-10-01
JP7020515B2 (ja) 2022-02-16
JP2024014891A (ja) 2024-02-01
US11562951B2 (en) 2023-01-24
JP2022058869A (ja) 2022-04-12
US20200365501A1 (en) 2020-11-19
JP7380724B2 (ja) 2023-11-15
JP6741063B2 (ja) 2020-08-19

Similar Documents

Publication Publication Date Title
JP7380724B2 (ja) 半導体パッケージ用基板及び半導体パッケージ用基板の製造方法
JP6911982B2 (ja) 半導体装置及びその製造方法
EP3211661A2 (en) Method for manufacturing a flip-chip type semiconductor apparatus using a photosensitive adhesive layer and corresponding flip-chip type semiconductor apparatus
JP2022164707A (ja) 配線層の製造方法
JP2017069328A (ja) 配線パターン及びその製造方法
JP2021177546A (ja) 半導体装置の製造方法
EP4328963A1 (en) Method for manufacturing semiconductor device and semiconductor device
JP7315062B2 (ja) 半導体装置製造用部材の製造方法
JP7280011B2 (ja) 半導体装置製造用部材の製造方法