KR20210143999A - 인쇄회로기판 및 이의 제조 방법 - Google Patents

인쇄회로기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20210143999A
KR20210143999A KR1020200060679A KR20200060679A KR20210143999A KR 20210143999 A KR20210143999 A KR 20210143999A KR 1020200060679 A KR1020200060679 A KR 1020200060679A KR 20200060679 A KR20200060679 A KR 20200060679A KR 20210143999 A KR20210143999 A KR 20210143999A
Authority
KR
South Korea
Prior art keywords
layer
circuit pattern
disposed
gold
metal layer
Prior art date
Application number
KR1020200060679A
Other languages
English (en)
Inventor
이동건
박정훈
유석종
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020200060679A priority Critical patent/KR20210143999A/ko
Priority to EP21808883.9A priority patent/EP4156871A1/en
Priority to JP2022571281A priority patent/JP2023526651A/ja
Priority to CN202180060531.8A priority patent/CN116137969A/zh
Priority to PCT/KR2021/006308 priority patent/WO2021235877A1/ko
Priority to US17/926,681 priority patent/US20230199944A1/en
Publication of KR20210143999A publication Critical patent/KR20210143999A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0254—High voltage adaptations; Electrical insulation details; Overvoltage or electrostatic discharge protection ; Arrangements for regulating voltages or for using plural voltages
    • H05K1/0256—Electrical insulation details, e.g. around high voltage areas
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/09—Use of materials for the conductive, e.g. metallic pattern
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/182—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
    • H05K3/184—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method using masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/244—Finish plating of conductors, especially of copper conductors, e.g. for pads or lands
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/282—Applying non-metallic protective coatings for inhibiting the corrosion of the circuit, e.g. for preserving the solderability
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0341—Intermediate metal, e.g. before reinforcing of conductors by plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0361—Etched tri-metal structure, i.e. metal layers or metal patterns on both sides of a different central metal layer which is later at least partly etched
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0562—Details of resist
    • H05K2203/0597—Resist applied over the edges or sides of conductors, e.g. for protection during etching or plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/007—Manufacture or processing of a substrate for a printed circuit board supported by a temporary or sacrificial carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

실시 예에 따른 인쇄회로기판은 절연층; 상기 절연층의 제1 면에 배치된 제1 회로 패턴; 상기 절연층의 제1 면에 배치되는 제1 솔더 레지스트; 및 상기 제1 솔더 레지스트와 상기 제1 회로 패턴 사이에 배치되는 제1-1 부분과, 상기 절연층과 상기 제1 회로 패턴 사이에 배치되는 제1-2 부분을 포함하는 제1 배리어층을 포함하고, 상기 제1 배리어층의 제1-1 부분은, 상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과, 상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고, 상기 제1 배리어층의 제1-2 부분은, 상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과, 상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고, 상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않는다.

Description

인쇄회로기판 및 이의 제조 방법{THE METHOD FOR MANUFACTURING THE PRINTED CIRCUIT BOARD}
실시 예는 인쇄회로기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 인쇄회로기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
인쇄회로기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 인쇄회로기판에 패턴닝되거나 실장되기 때문에, 인쇄회로기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 인쇄회로기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
그러나, 종래의 미세 회로 패턴을 포함하는 인쇄회로기판은 패턴 간의 피치가 점점 작게 되어, 패턴간 간격이 좁아지게 되며, 이에 따른 신뢰성 문제가 발생하고 있다. 구체적으로, 종래의 인쇄회로기판은 신뢰성 평가시 회로패턴을 구성하는 금속물질인 구리의 마이그레이션(migration)이 발생하고, 이에 의한 신뢰성 문제가 발생하고 있다.
실시 예에서는 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 회로 패턴을 구성하는 금속물질이 절연층으로 마이그레이션되는 현상을 억제할 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 회로 패턴을 구성하는 금속물질이 솔더레지스트로 마이그레이션되는 현상을 억제할 수 있는 인쇄회로기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 인쇄회로기판은 절연층; 상기 절연층의 제1 면에 배치된 제1 회로 패턴; 상기 절연층의 제1 면에 배치되는 제1 솔더 레지스트; 및 상기 제1 솔더 레지스트와 상기 제1 회로 패턴 사이에 배치되는 제1-1 부분과, 상기 절연층과 상기 제1 회로 패턴 사이에 배치되는 제1-2 부분을 포함하는 제1 배리어층을 포함하고, 상기 제1 배리어층의 제1-1 부분은, 상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과, 상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고, 상기 제1 배리어층의 제1-2 부분은, 상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과, 상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고, 상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않는다.
또한, 상기 제1-1 금(Au)층은 제1 폭을 가지고, 상기 제1 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가진다.
또한, 상기 제1-1 금(Au)층의 하면은, 상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과, 상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과, 상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함한다.
또한, 상기 제1 회로 패턴은, 상기 절연층의 하부 영역에 매립되어 배치된다.
또한, 상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고, 상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치된다.
또한, 상기 절연층의 제2 면에 배치된 제2 회로 패턴; 상기 절연층의 제2 면에 배치되는 제2 솔더 레지스트; 및 상기 절연층과 상기 제2 회로 패턴 사이에 배치되는 제2-1 부분과, 상기 제2 솔더 레지스트와 상기 제2 회로 패턴 사이에 배치되는 제2-2 부분을 포함하는 제2 배리어층을 포함한다.
또한, 상기 제2 배리어층의 제2-1 부분은, 상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과, 상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고, 상기 제2 배리어층의 제2-2 부분은, 상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과, 상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함하고, 상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는다.
또한, 상기 제2-1 금(Au)층은 제1 폭을 가지고, 상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가진다.
또한, 상기 제2-1 금(Au)층의 하면은, 상기 제2 회로 패턴의 하면과 접촉하는 제1 영역과, 상기 제2-2 팔라듐(Pd) 층과 접촉하는 제2 영역과, 상기 제2-2 금(Au) 층과 접촉하는 제3 영역을 포함한다.
또한, 상기 제2 회로 패턴은, 상기 절연층의 상면 위로 돌출되어 배치된다.
한편, 실시 예에 따른 인쇄회로기판의 제조 방법은 캐리어 보드를 준비하고, 상기 캐리어 보드 상에 제1 배리어층의 제1-1 부분을 형성하고, 상기 제1 배리어층의 제1-1 부분 상에 제1 회로 패턴을 형성하고, 상기 제1 회로 패턴 상에 상기 제1 배리어층의 제1-2 부분을 형성하고, 상기 제1 배리어층의 제1-1 부분 상에 상기 제1 회로 패턴을 덮는 절연층을 형성하고, 상기 절연층 상에 제2 배리어층의 제2-1 부분을 형성하고, 상기 제2 배리어층의 제2-1 부분 상에 제2 회로 패턴을 형성하고, 상기 제2 회로 패턴 상에 상기 제2 배리어층의 제2-2 부분을 형성하고, 상기 캐리어 보드를 제거하고, 상기 절연층의 하면에 제1 솔더 레지스트를 형성하고, 상기 절연층의 상면에 제2 솔더 레지스트를 형성하는 것을 포함하고, 상기 제1 배리어층의 제1-1 부분은, 상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과, 상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고, 상기 제1 배리어층의 제1-2 부분은, 상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과, 상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고, 상기 제2 배리어층의 제2-1 부분은, 상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과, 상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고, 상기 제2 배리어층의 제2-2 부분은, 상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과, 상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함한다.
또한, 상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않고, 상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는다.
또한, 상기 제1-1 금(Au)층 또는 상기 제2-1 금(Au)층은, 제1 폭을 가지고, 상기 제1 회로 패턴의 하면 또는 상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가진다.
또한, 상기 제1-1 금(Au)층의 하면은, 상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과, 상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과, 상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함한다.
또한, 상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고, 상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치된다.
실시 예에서는 절연층 및 회로 패턴을 포함하는 인쇄회로기판을 제공한다. 이때, 상기 회로 패턴은 구리를 포함하는 금속 물질로 형성된다. 이때, 상기 구리를 포함하는 금속물질로 형성된 회로 패턴은 상기 절연층과 직접 접촉하지 않는다. 이를 위해, 상기 회로 패턴의 주위에는 배리어층이 배치된다. 예를 들어, 실시 예에서는 회로 패턴의 주위를 감싸며 배치되고 금(Au)을 포함하는 금 금속층과, 상기 금 금속층의 주위를 감싸며 배치되고 팔라듐(Pd)을 포함하는 팔라듐 금속층을 포함한다. 상기 팔라듐 금속층은 상기 회로패턴을 구성하는 구리가 상기 절연층쪽으로 침투하는 것을 방지할 수 있으며, 이에 따른 구리 마이그레이션 발생을 억제하여 신뢰성을 향상시킬 수 있다. 또한, 금 금속층은 상기 팔라듐 금속층의 형성을 위해 상기 팔라듐 금속층과 상기 회로 패턴 사이에 배치된다. 이때, 상기 금 금속층은 그레인 사이즈가 다른 층 대비 큰 금(Au)을 포함하며, 이에 따라 상기 팔라듐 금속층을 안정적으로 형성할 수 있는 효과를 가져온다.
또한, 실시 예에서는 회로 패턴 중 최외층에 배치되는 회로 패턴에 대해서도, 상기와 같은 배리어층을 형성한다. 이는, 상기 최외층의 회로 패턴을 구성하는 구리가 솔더 레지스트로 마이그레이션되는 것을 방지할 수 있다.
또한, 실시 예에서는 ETS 구조에서, 매립 패턴의 표면 위로 상기 배리어층의 일부가 배치된다. 이때, 상기 배리어층은 상기 매립 패턴의 표면 위로 돌출되어 배치되고, 이는 소자 실장을 위한 솔더층이 배치되는 실장패드의 기능을 할 수 있다. 즉, ETS 구조에서, 종래에는 매립 패턴이 미세 패턴으로 형성됨에 따라, 단순 패턴만으로 실장 패드의 기능을 할 수 없었고, 이에 따라 절연층의 내부에 매립 또는 절연층의 표면 위로 돌출되는 구조의 별도의 실장 패드를 형성해야만 했다. 이때, 상기 실장 패드가 절연층 내부에 매립되는 경우, 상기 실장 패드의 폭에 의한 미세 패턴의 간격이 넓어지고 이에 따른 회로 집적도에 문제가 있었다. 또한, 상기 실장 패드가 상기 절연층 외부로 돌출되는 구조의 경우, 이를 형성하기 위한 별도의 공정을 진행해야만 했다. 이에 반하여, 실시 예에서는 매립 패턴 상에 상기 배리어층을 형성함에 있어, 상기 배리어층의 일부가 절연층의 표면 위로 돌출된 구조를 가지고 있으며, 이에 따라 상기 배리어층을 실장 패드로 이용할 수 있고, 이에 따른 제조 공정을 간소화할 수 있다.
도 1은 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
도 2는 실시 예에 따른 비아를 포함하는 인쇄회로기판을 나타낸 도면이다.
도 3 내지 도 15는 도 1에 도시된 인쇄회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함 할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시 예에 따른 인쇄회로기판을 나타낸 도면이다.
본 발명의 설명에 앞서, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 인쇄회로기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 인쇄회로기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다. 그러나, 비교 예에서는 미세 패턴을 형성하는 것은 가능하지만, 이를 안정하게 보호할 수 없는 문제점이 있다. 예를 들어, 5G를 위한 인쇄회로기판에 적용되는 회로 패턴은 선폭이 좁아지고 있고, 이에 따른 패턴 간의 간격이 좁아지고 있다. 그러나, 종래에는 미세 패턴을 형성하는 것은 가능하나, 상기 미세 패턴을 구성하는 금속물질인 구리의 마이그레이션 발생을 억제할 수 없으며, 이에 따른 신뢰성 문제를 가지고 있다. 이에 따라, 실시 예에서는 이러한 신뢰성 문제를 해결할 수 있는 새로운 구조의 인쇄회로기판을 제공하도록 한다.
구체적으로, 도 1을 참조하면, 인쇄회로기판은 절연층(140), 제1 회로 패턴(130), 제1 배리어층(120, 130), 제2 회로 패턴(160), 제2 배리어층(150, 170), 제1 보호층(180) 및 제2 보호층(185)을 포함한다.
도 1의 설명에 앞서, 실시 예에 따른 인쇄회로기판은 절연층을 기준으로 다층 구조를 가질 수 있다. 즉, 도 1에서의 인쇄회로기판은 단일 절연층을 포함하는 것으로 도시하였으나, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예에서의 인쇄회로기판은 복수의 절연층을 포함할 수 있다. 이때, 도 1에 도시된 제1 회로 패턴(130)은 복수의 절연층 중 제1 최외측의 절연층 내에 매립 배치된 제1 외층 회로 패턴을 나타낸 것일 수 있다. 또한, 도 1에 도시된 제2 회로 패턴(160)은 복수의 절연층 중 제2 최외측의 절연층의 표면 위로 돌출된 제2 외층 회로 패턴을 나타낸 것일 수 있다.
절연층(140)은 복수의 적층 구조에서, 어느 하나의 특정 층을 나타낸 것일 수 있다. 절연층(140)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료료 만들어진 프린트, 배선판, 및 절연 기판을 모두 포함할 수 있다.
예를 들어, 절연층(140)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(140)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(140)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(140)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(140)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(140)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(140)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(140)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(140)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(140)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(140)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(140)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
절연층(140)의 표면에는 회로 패턴이 배치될 수 있다.
일 예로, 절연층(140)의 하면에는 제1 회로 패턴(130)이 배치될 수 있다.
또한, 절연층(140)의 상면에는 제2 회로 패턴(160)이 배치될 수 있다.
상기 제1 회로 패턴(130)은 상기 절연층(140)의 하부에 매립되어 형성될 수 있다. 제1 회로 패턴(130)의 측면은 상기 절연층(140)으로 둘러싸일 수 있다. 다만, 상기 제1 회로 패턴(130)의 측면은 상기 절연층(140)과 접촉하지 않을 수 있다. 즉, 상기 제1 회로 패턴(130)의 측면과 상기 절연층(140) 사이에는 제1 배리어층의 제1-2 부분(120)이 위치할 수 있다. 따라서, 상기 제1 회로 패턴(130)의 측면은 상기 제1 배리어층의 제1-2 부분(120)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
또한, 제1 회로 패턴(130)의 상면은 상기 절연층(140)의 내에 위치할 수 있다. 명확하게, 상기 제1 회로 패턴(130)의 상면은 상기 절연층(140)의 하면보다 높게 위치할 수 있다. 한편, 상기 제1 회로 패턴(130)의 상면은 상기 절연층(140)과 접촉하지 않을 수 있다. 즉, 상기 제1 회로 패턴(130)의 상면과 상기 절연층(140) 사이에는 상기 제1 배리어층의 제1-2 부분(120)이 위치할 수 있다. 따라서, 상기 제1 회로 패턴(130)의 상면은 상기 제1 배리어층의 제1-2 부분(120)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
상기 제1 회로 패턴(130)의 하면은 상기 절연층(140)의 하면과 동일 평면 상에 위치할 수 있다.
상기와 같이, 제1 회로 패턴(130)의 상면, 하면 및 측면은 상기 절연층(140)과 접촉하지 않는다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴(130)을 구성하는 금속물질이 상기 절연층(140)으로 마이그레이션되는 문제를 해결할 수 있다.
즉, 상기 제1 회로 패턴(130)은 상기 절연층(140)의 하부에 매립되어 배치되어 있지만, 상기 제1 배리어층의 제1-2 부분(120)에 의해 상기 절연층(140)과 직접 접촉하지 않을 수 있다. 즉, 상기 제1 회로 패턴(130)의 측면 및 상면과 상기 절연층(140) 사이에는 상기 제1 배리어층의 제1-2 부분(120)이 위치할 수 있다. 따라서, 상기 제1 회로 패턴(130)의 측면과 상면은 상기 제1 배리어층의 상기 제1-2 부분(120)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
제2 회로 패턴(160)은 절연층(140)의 상면 위에 돌출되어 배치된다. 이때, 상기 제2 회로 패턴(160)은 상기 절연층(140)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면으로부터 일정 간격 이격되어 위치할 수 있다. 즉, 상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면보다 높게 위치할 수 있다. 구체적으로, 상기 제1 회로 패턴(130)의 하면과 상기 절연층(140)의 상면 사이에는 제2 배리어층의 제2-1 부분(150)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 하면은 상기 제2 배리어층의 상기 제2-1 부분(150)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
즉, 상기 제2 회로 패턴(160)은 상기 절연층(140)의 상면 위에 배치되어 있지만, 상기 제2 배리어층의 상기 제2-1 부분(150)에 의해 상기 절연층(140)과 직접 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 하면과 상기 절연층(140)의 상면 사이에는 상기 제2 배리어층의 제2-1 부분(150)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 하면은 상기 제2 배리어층의 상기 제1 부분의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
상기와 같은 제1 회로 패턴(130) 및 제2 회로 패턴(160)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(130) 및 제2 회로 패턴(160)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
그리고, 상기 제1 회로 패턴(130) 및 제2 회로 패턴(160)이 구리로 형성됨에 따라, 상기 절연층(140)으로 구리 이온이 침투하는 마이그레이션이 발생할 수 있다. 이때, 실시 예에서의 상기 제1 회로 패턴(130)과 절연층(140) 사이에는 제1 배리어층이 배치된다. 또한, 실시 예에서의 상기 제2 회로 패턴(160)과 절연층(140) 사이에는 제2 배리어층이 배치된다. 이에 따라, 실시 예에서는 상기 구리 이온이 상기 절연층(140)으로 침투하는 마이그레이션 발생을 방지할 수 있으며, 이에 따른 미세 패턴의 신뢰성을 향상시킬 수 있다.
한편, 상기 절연층(140)의 하면에는 제1 보호층(180)이 배치된다. 또한, 절연층(140)의 상면에는 제2 보호층(185)이 배치된다.
상기 제1 보호층(180) 및 제2 보호층(182)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(180) 및 제2 보호층(185)은 솔더 레지스트일 수 있다.
상기 제1 보호층(180)은 상기 절연층(140)의 하면에 배치되어 상기 제1 회로 패턴(130)을 보호할 수 있다.
예를 들어, 제1 보호층(180)은 상기 제1 회로 패턴(130)의 하면을 보호할 수 있다. 이때, 상기 제1 회로 패턴(130)은 상기 제1 회로 패턴(130)과 직접적으로 접촉하지 않을 수 있다.
상기 제2 보호층(185)은 제2 회로 패턴(160)을 덮으며 배치될 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면은 상기 제2 보호층(185)으로 둘러싸일 수 있다. 다만, 상기 제2 회로 패턴(160)의 측면은 상기 제2 보호층(185)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면과 상기 제2 보호층(185) 사이에는 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 측면은 상기 제2 배리어층의 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
또한, 제2 회로 패턴(160)의 상측 중 적어도 일부는 상기 제2 보호층(185)에 의해 덮일 수 있다. 즉, 상기 제2 회로 패턴(160)의 상면은 상기 제2 보호층(185)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제2 회로 패턴(160)의 상면은 상기 제2 보호층(185)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 상면과 상기 제2 보호층(185) 사이에는 상기 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 상면은 상기 제2 배리어층의 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면보다 높게 위치하면서, 상기 제2 보호층(185)의 하면보다 높게 위치할 수 있다.
상기와 같이, 제2 회로 패턴(160)의 상면, 하면 및 측면은 상기 절연층(140) 및 상기 제2 보호층(185)과 접촉하지 않는다. 이에 따라, 실시 예에서는 상기 제2 회로 패턴(160)을 구성하는 구리 이온이 상기 제2 보호층(185)으로 마이그레이션되는 문제를 해결할 수 있다.
즉, 상기 제2 회로 패턴(160)은 상기 절연층(140)의 상면 위로 돌출되어 상기 제2 보호층(185)에 의해 덮이지만, 상기 제2 배리어층의 제2-2 부분(170)에 의해 상기 제2 보호층(185)과 직접 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면 및 상면과 상기 제2 보호층(185) 사이에는 상기 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 측면과 상면은 상기 제2 배리어층의 상기 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
이하에서는, 상기 제1 배리어층과 제2 배리어층에 대해 설명하기로 한다.
제1 배리어층은 제1 회로 패턴(130)과 절연층(140)사이에 배치될 수 있다. 또한, 제1 배리어층은 제1 회로 패턴(130)과 제1 보호층(180) 사이에 배치될 수 있다.
구체적으로, 상기 제1 배리어층은, 상기 제1 회로 패턴(130)과 제1 보호층(180) 사이에 배치되는 제1-1 부분(110)을 포함한다. 또한, 상기 제1 배리어층은, 상기 제1 회로 패턴(130)과 절연층(140) 사이에 배치되는 제1-2 부분(120)을 포함한다.
상기 제1 배리어층의 제1-1 부분(110) 및 제1-2 부분(120)은 각각 복수의 층으로 구성될 수 있다.
즉, 제1 배리어층의 제1-1 부분(110)은 제1-1 금속층(111)을 포함한다. 상기 제1-1 금속층(111)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제1-1 금속층(111)은 제1 회로 패턴(130)을 구성하는 구리 이온이 제1 보호층(180)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제1 배리어층의 제1-1 부분(110)은 상기 제1 회로 패턴(130)의 하면과 상기 제1-1 금속층(111) 사이에 배치되는 제1-2 금속층(112)을 포함한다. 상기 제1-2 금속층(112)은 상기 제1-1 금속층(111)의 시드층일 수 있다. 또한, 상기 제1-2 금속층(112)은 상기 제1 회로 패턴(130)을 구성하는 구리 이온의 마이그레이션을 1차적으로 차단하는 기능을 할 수 있다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 이용하여 상기 제1-2 금속층(112)을 상기 제1 회로 패턴(130)과 상기 제1-1 금속층(111) 사이에 형성한다. 이때, 상기 제1-1 금속층(111)은 제1-1 팔라듐층이라고 할 수 있다. 또한, 제1-2 금속층(112)은 제1-1 금층이라고 할 수 있다.
상기 제1-2 금속층(112)은 상기 제1 회로 패턴(130)의 하면 아래에 제1 폭을 가지고 배치될 수 있다. 이때, 상기 제1-2 금속층(112)이 가지는 제1 폭은 상기 제1 회로 패턴(130)의 하면이 가지는 제2 폭보다 클 수 있다. 이에 따라, 상기 제1 회로 패턴(130)은 상기 제1 보호층(180)과 접촉하지 않을 수 있다.
상기 제1-1 금속층(111)은 상기 제1-2 금속층(112)의 하면 아래에 상기 제1-2 금속층(112)과 동일한 제1 폭을 가지고 배치될 수 있다.
즉, 제1 배리어층의 제1-2 부분(120)은 제2-1 금속층(121)을 포함한다. 상기 제2-1 금속층(121)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제2-1 금속층(111)은 제1 회로 패턴(130)을 구성하는 구리 이온이 상기 절연층(140)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제1 배리어층의 제1-2 부분(120)은 상기 제1 회로 패턴(130)의 측면 및 상면과 상기 제2-1 금속층(121) 사이에 배치되는 제2-2 금속층(122)을 포함한다. 상기 제2-2 금속층(122)은 상기 제2-1 금속층(121)의 시드층일 수 있다.
따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 포함하는 금속으로 구성된 제2-2 금속층(122)을 상기 제1 회로 패턴(130)의 측면 및 상면에 형성한다. 그리고, 상기 제2-1 금속층(121)은 상기 제2-2 금속층(122)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제2-1 금속층(121)은 제1-2 팔라듐층이라고 할 수 있다. 또한, 제2-2 금속층(122)은 제1-2 금층이라고 할 수 있다.
상기 제2-2 금속층(122)은 상기 제1 회로 패턴(130)의 측면 및 상면을 둘러싸며 배치될 수 있다. 또한, 상기 제2-1 금속층(121)은 상기 제2-2 금속층(122)을 둘러싸며 배치될 수 있다.
한편, 상기 제1-2 금속층(112)의 상면은 상기 제1 회로 패턴(130)의 하면과 접촉하는 제1 영역을 포함할 수 있다. 또한, 상기 제1-2 금속층(112)의 상면은 상기 제2-1 금속층(121)과 접촉하는 제2 영역을 포함할 수 있다. 또한, 상기 제1-2 금속층(112)의 상면은 상기 제2-2 금속층(122)과 접촉하는 제3 영역을 포함할 수 있다. 이에 따라, 실시 예에서의 제1-1 금속층(111)은 상기 제1 회로 패턴(130), 상기 제2-1 금속층(121), 및 상기 제2-2 금속층(122)과 접촉하지 않을 수 있다.
제2 배리어층은 제2 회로 패턴(160)과 절연층(140)사이에 배치될 수 있다. 또한, 제2 배리어층은 제2 회로 패턴(160)과 제2 보호층(185) 사이에 배치될 수 있다.
구체적으로, 상기 제2 배리어층은, 상기 제2 회로 패턴(160)과 절연층(140) 사이에 배치되는 제2-1 부분(150)을 포함한다. 또한, 상기 제2 배리어층은, 상기 제2 회로 패턴(160)과 제2 보호층(185) 사이에 배치되는 제2-2 부분(170)을 포함한다.
상기 제2 배리어층의 제2-1 부분(150) 및 제2-2 부분(170)은 각각 복수의 층으로 구성될 수 있다.
즉, 제2 배리어층의 제2-1 부분(150)은 제3-1 금속층(151)을 포함한다. 상기 제3-1 금속층(151)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제3-1 금속층(151)은 제2 회로 패턴(160)을 구성하는 구리 이온이 절연층(140)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제2 배리어층의 제2-1 부분(150)은 상기 제2 회로 패턴(160)의 하면과 상기 제3-1 금속층(151) 사이에 배치되는 제3-2 금속층(152)을 포함한다. 상기 제3-2 금속층(152)은 상기 제3-1 금속층(151)의 시드층일 수 있다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 포함한 제3-2 금속층(152)을 상기 제2 회로 패턴(160)의 하면에 형성한다. 그리고, 상기 제3-1 금속층(151)은 상기 제3-2 금속층(152)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제3-1 금속층(151)은 제2-1 팔라듐층이라고 할 수 있다. 또한, 제3-2 금속층(152)은 제2-1 금층이라고 할 수 있다.
상기 제3-2 금속층(152)은 상기 제2 회로 패턴(160)의 하면 아래에 제1 폭을 가지고 배치될 수 있다. 이때, 상기 제3-2 금속층(152)이 가지는 제1 폭은 상기 제2 회로 패턴(160)의 하면이 가지는 제2 폭보다 클 수 있다. 이에 따라, 상기 제2 회로 패턴(160)은 상기 절연층(140)과 접촉하지 않을 수 있다.
상기 제3-1 금속층(151)은 상기 제3-2 금속층(152)의 하면 아래에 상기 제3-2 금속층(152)과 동일한 제1 폭을 가지고 배치될 수 있다.
즉, 제2 배리어층의 제2-2 부분(170)은 제4-1 금속층(171)을 포함한다. 상기 제4-1 금속층(171)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제2-1 금속층(111)은 제2 회로 패턴(160)을 구성하는 구리 이온이 상기 제2 보호층(185)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제2 배리어층의 제2-2 부분(170)은 상기 제2 회로 패턴(160)의 측면 및 상면과 상기 제4-1 금속층(171) 사이에 배치되는 제4-2 금속층(172)을 포함한다. 상기 제4-2 금속층(172)은 상기 제4-1 금속층(171)의 시드층일 수 있다. 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 포함하는 제4-2 금속층(172)을 상기 제2 회로 패턴(160)의 측면 및 상면에 형성한다. 그리고, 상기 제4-1 금속층(171)은 상기 제4-2 금속층(172)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제4-1 금속층(171)은 제2-2 팔라듐층이라고 할 수 있다. 또한, 제4-2 금속층(172)은 제2-2 금층이라고 할 수 있다.
상기 제4-2 금속층(172)은 상기 제2 회로 패턴(160)의 측면 및 상면을 둘러싸며 배치될 수 있다. 또한, 상기 제4-1 금속층(171)은 상기 제4-2 금속층(172)을 둘러싸며 배치될 수 있다.
한편, 상기 제3-2 금속층(152)의 상면은 상기 제2 회로 패턴(160)의 하면과 접촉하는 제1 영역을 포함할 수 있다. 또한, 상기 제3-2 금속층(152)의 상면은 상기 제4-1 금속층(171)과 접촉하는 제2 영역을 포함할 수 있다. 또한, 상기 제3-2 금속층(152)의 상면은 상기 제4-2 금속층(172)과 접촉하는 제3 영역을 포함할 수 있다. 이에 따라, 실시 예에서의 제3-1 금속층(151)은 상기 제2 회로 패턴(160), 상기 제4-1 금속층(171), 및 상기 제4-2 금속층(172)과 접촉하지 않을 수 있다.
상기와 같은 실시 예에서는 절연층 및 회로 패턴을 포함하는 인쇄회로기판을 제공한다. 이때, 상기 회로 패턴은 구리를 포함하는 금속 물질로 형성된다. 이때, 상기 구리를 포함하는 금속물질로 형성된 회로 패턴은 상기 절연층과 직접 접촉하지 않는다. 이를 위해, 상기 회로 패턴의 주위에는 배리어층이 배치된다. 예를 들어, 실시 예에서는 회로 패턴의 주위를 감싸며 배치되고 금(Au)을 포함하는 금 금속층과, 상기 금 금속층의 주위를 감싸며 배치되고 팔라듐(Pd)을 포함하는 팔라듐 금속층을 포함한다. 상기 팔라듐 금속층은 상기 회로패턴을 구성하는 구리가 상기 절연층쪽으로 침투하는 것을 방지할 수 있으며, 이에 따른 구리 마이그레이션 발생을 억제하여 신뢰성을 향상시킬 수 있다. 또한, 금 금속층은 상기 팔라듐 금속층의 형성을 위해 상기 팔라듐 금속층과 상기 회로 패턴 사이에 배치된다. 이때, 상기 금 금속층은 그레인 사이즈가 다른 층 대비 큰 금(Au)을 포함하며, 이에 따라 상기 팔라듐 금속층을 안정적으로 형성할 수 있는 효과를 가져온다.
또한, 실시 예에서는 회로 패턴 중 최외층에 배치되는 회로 패턴에 대해서도, 상기와 같은 배리어층을 형성한다. 이는, 상기 최외층의 회로 패턴을 구성하는 구리가 솔더 레지스트로 마이그레이션되는 것을 방지할 수 있다.
또한, 실시 예에서는 ETS 구조에서, 매립 패턴의 표면 위로 상기 배리어층의 일부가 배치된다. 이때, 상기 배리어층은 상기 매립 패턴의 표면 위로 돌출되어 배치되고, 이는 소자 실장을 위한 솔더층이 배치되는 실장패드의 기능을 할 수 있다. 즉, ETS 구조에서, 종래에는 매립 패턴이 미세 패턴으로 형성됨에 따라, 단순 패턴만으로 실장 패드의 기능을 할 수 없었고, 이에 따라 절연층의 내부에 매립 또는 절연층의 표면 위로 돌출되는 구조의 별도의 실장 패드를 형성해야만 했다. 이때, 상기 실장 패드가 절연층 내부에 매립되는 경우, 상기 실장 패드의 폭에 의한 미세 패턴의 간격이 넓어지고 이에 따른 회로 집적도에 문제가 있었다. 또한, 상기 실장 패드가 상기 절연층 외부로 돌출되는 구조의 경우, 이를 형성하기 위한 별도의 공정을 진행해야만 했다. 이에 반하여, 실시 예에서는 매립 패턴 상에 상기 배리어층을 형성함에 있어, 상기 배리어층의 일부가 절연층의 표면 위로 돌출된 구조를 가지고 있으며, 이에 따라 상기 배리어층을 실장 패드로 이용할 수 있고, 이에 따른 제조 공정을 간소화할 수 있다.
도 2는 실시 예에 따른 비아를 포함하는 인쇄회로기판을 나타낸 도면이다.
한편, 도 1에서는 회로 패턴에 대해서만 설명하였지만, 실시 예에서의 인쇄회로기판(100A)은 절연층(140) 내에 배치되는 비아(190)를 포함할 수 있다.
도 2를 참조하면, 상기 비아(190)는 절연층(140)을 관통하며 형성될 수 있다. 구체적으로, 비아(190)는 제1 회로 패턴(130)과 제2 회로 패턴(160) 사이를 전기적으로 연결할 수 있다. 이때, 상기 비아(190)는 구리를 포함하는 금속물질로 형성될 수 있다. 이에 따라, 상기 비아(190)를 구성하는 구리 이온이 절연층(140)으로 마이그레이션될 수 있다. 따라서, 실시 예에서의 비아(190)는 수평 방향으로 3층 구조를 가질 수 있다. 즉, 비아(190)는 절연층(140)을 관통하는 비아 홀(미도시) 내에 금속 물질을 도금하여 형성될 수 있다.
이때, 실시 예에서는 비아 홀이 형성되면, 상기 비아 홀의 내벽에 제5-1 금속층(191)을 우선적으로 형성한다. 상기 제5-1 금속층(191)은 팔라듐을 포함하는 금속으로 형성될 수 있다.
또한, 상기 비아(190)는 상기 제5-1 금속층(191)의 내측면에 형성되는 제5-2 금속층(192)을 포함할 수 있다. 상기 제5-2 금속층(192)을 금을 포함할 수 있다.
또한, 상기 비아(190)는 제5-3 금속층(193)을 포함할 수 있다. 제5-3 금속층(193)은 구리를 포함할 수 있다. 제5-3 금속층(193)은 상기 비아 홀의 내부를 채우며 형성될 수 있다. 즉, 실시 예에서는 상기 제5-3 금속층(193)만을 이용하여 상기 비아 홀 내부를 채우는 것이 아니라, 상기 제5-1 금속층(191) 및 제5-2 금속층(192)을 형성한 이후에, 상기 제5-3 금속층(193)을 형성한다. 이에 따라, 상기 제5-3 금속층(193)을 구성하는 구리 이온이 상기 절연층(140)으로 마이그레이션되는 것을 방지할 수 있도록 한다.
이하에서는 실시 예에 따른 인쇄회로기판의 제조 방법에 대해 설명하기로 한다. 도 3 내지 도 15는 도 1에 도시된 인쇄회로기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 3을 참조하면, 인쇄회로기판의 제조를 위해, 기초 자재인 캐리어 보드(210)를 준비한다. 상기 캐리어 보드(210)는 절연 부재(211) 및 상기 절연 부재(211) 상에 배치되는 금속층(212)을 포함할 수 있다.
이때, 도면 상에는 금속층(212)이 절연 부재(211)의 일면에만 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 즉, 금속층(212)은 절연 부재(211)의 양면에 배치될 수 있으며, 이에 따라 상기 절연 부재(211)의 양측에서 복수의 인쇄회로기판을 동시에 제조할 수 있을 것이다.
다음으로, 도 4를 참조하면, 상기 캐리어 보드(210) 상에 제1 배리어층을 구성하는 제1-1 부분(110)을 형성한다.
즉, 상기 제1 배리어층의 제1-1 부분(110)은 상기 캐리어 보드(210) 상에 배치되는 제1-1 금속층(111) 및 상기 제1-1 금속층(111) 상에 배치되는 제1-2 금속층(112)을 포함한다.
상기 제1-1 금속층(111)을 팔라듐을 포함할 수 있다. 또한, 제1-2 금속층(112)을 금을 포함할 수 있다. 상기 제1-1 금속층(111) 및 상기 제1-2 금속층(112)은 화학동도금 공정을 통해 형성될 수 있다.
다음으로, 도 5를 참조하면, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110) 상에 제1 마스크(M1)를 형성한다. 상기 제1 마스크(M1)는 제1 회로 패턴(130)이 형성될 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
그리고, 실시 예에서는 상기 제1 배리어층의 제1 부분을 시드층으로 도금을 진행하여, 상기 제1 마스크(M1)의 개구부를 채우는 제1 회로 패턴(130)을 형성한다.
다음으로, 도 6을 참조하면, 실시 예에서는 상기 제1 마스크(M1)를 제거하고, 상기 제1 배리어층의 제1-1 부분(110) 상에 제2 마스크(M2)를 형성한다. 상기 제2 마스크(M2)는 제1 배리어층의 제1-2 부분(120) 중 제2-2 금속층(122)이 형성될 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
그리고, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110)을 시드층으로 도금을 진행하여, 상기 제2 마스크(M2)의 개구부를 채우는 제2-2 금속층(122)을 형성한다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 제2 마스크(M2)를 제거하고, 상기 제1 배리어층의 제1-1 부분(110) 상에 제3 마스크(M3)를 형성한다. 상기 제3 마스크(M3)는 제1 배리어층의 제1-2 부분(120) 중 제2-1 금속층(121)이 형성될 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
그리고, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110)을 시드층으로 도금을 진행하여, 상기 제3 마스크(M3)의 개구부를 채우는 제2-1 금속층(121)을 형성한다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 제1 배리어층 상에 상기 제1 회로 패턴(130)을 덮는 절연층(140)을 형성한다.
상기 절연층(140)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(140)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(140)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(140)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(140)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(140)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(140)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(140)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다.
또한, 상기 절연층(140)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(140)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(140)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(140)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
다음으로, 도 9를 참조하면, 상기 절연층(140) 상에 제2 배리어층을 구성하는 제2-1 부분(150)을 형성한다.
즉, 상기 제2 배리어층의 제2-1 부분(150)은 상기 절연층(140) 상에 배치되는 제3-1 금속층(151) 및 상기 제3-1 금속층(151) 상에 배치되는 제3-2 금속층(152)을 포함한다.
상기 제3-1 금속층(151)을 팔라듐을 포함할 수 있다. 또한, 제3-2 금속층(152)을 금을 포함할 수 있다. 상기 제3-1 금속층(151) 및 상기 제3-2 금속층(152)은 화학동도금 공정을 통해 형성될 수 있다.
다음으로, 도 10을 참조하면, 도 5 내지 도 7의 공정을 순차적으로 재차 진행하여, 상기 제2 배리어층의 제2-1 부분(150) 상에 제2 회로 패턴(160)을 형성하고, 상기 제2 회로 패턴(160) 상에 제2 배리어층의 제2-2 부분(170)을 형성한다. 상기 제2 배리어층의 제2-2 부분(170)은 제4-1 금속층(171) 및 제4-2 금속층(172)을 포함한다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 제2 배리어층의 제2-1 부분(150)의 일부를 제거하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 캐리어 보드(210)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110)의 일부를 제거하는 공정을 진행할 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 절연층(140)의 하면에 제1 보호층(180)을 형성하고, 상기 절연층(140)의 상면에 제2 보호층(185)을 형성하는 형성하는 공정을 진행할 수 있다.
즉, 상기 절연층(140)의 하면에는 제1 보호층(180)이 배치된다. 또한, 절연층(140)의 상면에는 제2 보호층(185)이 배치된다.
상기 제1 보호층(180) 및 제2 보호층(182)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(180) 및 제2 보호층(185)은 솔더 레지스트일 수 있다.
상기 제1 보호층(180)은 상기 절연층(140)의 하면에 배치되어 상기 제1 회로 패턴(130)을 보호할 수 있다.
예를 들어, 제1 보호층(180)은 상기 제1 회로 패턴(130)의 하면을 보호할 수 있다. 이때, 상기 제1 회로 패턴(130)은 상기 제1 회로 패턴(130)과 직접적으로 접촉하지 않을 수 있다. 상기 제2 보호층(185)은 제2 회로 패턴(160)을 덮으며 배치될 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면은 상기 제2 보호층(185)으로 둘러싸일 수 있다. 다만, 상기 제2 회로 패턴(160)의 측면은 상기 제2 보호층(185)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면과 상기 제2 보호층(185) 사이에는 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 측면은 상기 제2 배리어층의 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
또한, 제2 회로 패턴(160)의 상측 중 적어도 일부는 상기 제2 보호층(185)에 의해 덮일 수 있다. 즉, 상기 제2 회로 패턴(160)의 상면은 상기 제2 보호층(185)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제2 회로 패턴(160)의 상면은 상기 제2 보호층(185)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 상면과 상기 제2 보호층(185) 사이에는 상기 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 상면은 상기 제2 배리어층의 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면보다 높게 위치하면서, 상기 제2 보호층(185)의 하면보다 높게 위치할 수 있다.
상기와 같이, 제2 회로 패턴(160)의 상면, 하면 및 측면은 상기 절연층(140) 및 상기 제2 보호층(185)과 접촉하지 않는다. 이에 따라, 실시 예에서는 상기 제2 회로 패턴(160)을 구성하는 구리 이온이 상기 제2 보호층(185)으로 마이그레이션되는 문제를 해결할 수 있다.
즉, 상기 제2 회로 패턴(160)은 상기 절연층(140)의 상면 위로 돌출되어 상기 제2 보호층(185)에 의해 덮이지만, 상기 제2 배리어층의 제2-2 부분(170)에 의해 상기 제2 보호층(185)과 직접 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면 및 상면과 상기 제2 보호층(185) 사이에는 상기 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 측면과 상면은 상기 제2 배리어층의 상기 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
한편, 도 15를 참조하면, 다른 실시 예에서의 제1 보호층(180A)은 상기 제1 배리어층의 제1-1 부분(110)의 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
또한, 다른 일 실시 예에서의 제2 보호층(185A)은 상기 제2 배리어층의 제2-2 부분(170)의 일부를 노출하는 개구부를 포함할 수 있다.
이에 따라, 실시 예에서는 상기 제1 회로 패턴(130)을 감싸는 제1 배리어층과, 상기 제2 회로 패턴(160)을 감싸는 제2 배리어층을 형성할 수 있다.
구체적으로, 제1 배리어층은 제1 회로 패턴(130)과 절연층(140)사이에 배치될 수 있다. 또한, 제1 배리어층은 제1 회로 패턴(130)과 제1 보호층(180) 사이에 배치될 수 있다. 구체적으로, 상기 제1 배리어층은, 상기 제1 회로 패턴(130)과 제1 보호층(180) 사이에 배치되는 제1-1 부분(110)을 포함한다. 또한, 상기 제1 배리어층은, 상기 제1 회로 패턴(130)과 절연층(140) 사이에 배치되는 제1-2 부분(120)을 포함한다. 상기 제1 배리어층의 제1-1 부분(110) 및 제1-2 부분(120)은 각각 복수의 층으로 구성될 수 있다. 즉, 제1 배리어층의 제1-1 부분(110)은 제1-1 금속층(111)을 포함한다. 상기 제1-1 금속층(111)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제1-1 금속층(111)은 제1 회로 패턴(130)을 구성하는 구리 이온이 제1 보호층(180)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제1 배리어층의 제1-1 부분(110)은 상기 제1 회로 패턴(130)의 하면과 상기 제1-1 금속층(111) 사이에 배치되는 제1-2 금속층(112)을 포함한다. 상기 제1-2 금속층(112)은 상기 제1-1 금속층(111)의 시드층일 수 있다. 즉, 상기 제1-1 금속층(111)은 팔라듐으로 구성되며, 이에 따라 상기 제1 회로 패턴(130) 상에 상기 제1-1 금속층(111)을 직접적으로 형성할 수 없다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 상기 제1 회로 패턴(130)의 하면에 형성한다. 그리고, 상기 제1-1 금속층(111)은 상기 제1-2 금속층(112)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제1-1 금속층(111)은 제1-1 팔라듐층이라고 할 수 있다. 또한, 제1-2 금속층(112)은 제1-1 금층이라고 할 수 있다.
상기 제1-2 금속층(112)은 상기 제1 회로 패턴(130)의 하면 아래에 제1 폭을 가지고 배치될 수 있다. 이때, 상기 제1-2 금속층(112)이 가지는 제1 폭은 상기 제1 회로 패턴(130)의 하면이 가지는 제2 폭보다 클 수 있다. 이에 따라, 상기 제1 회로 패턴(130)은 상기 제1 보호층(180)과 접촉하지 않을 수 있다.
상기 제1-1 금속층(111)은 상기 제1-2 금속층(112)의 하면 아래에 상기 제1-2 금속층(112)과 동일한 제1 폭을 가지고 배치될 수 있다.
즉, 제1 배리어층의 제1-2 부분(120)은 제2-1 금속층(121)을 포함한다. 상기 제2-1 금속층(121)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제2-1 금속층(111)은 제1 회로 패턴(130)을 구성하는 구리 이온이 상기 절연층(140)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제1 배리어층의 제1-2 부분(120)은 상기 제1 회로 패턴(130)의 측면 및 상면과 상기 제2-1 금속층(121) 사이에 배치되는 제2-2 금속층(122)을 포함한다. 상기 제2-2 금속층(122)은 상기 제2-1 금속층(121)의 시드층일 수 있다. 즉, 상기 제2-1 금속층(121)은 팔라듐으로 구성되며, 이에 따라 상기 제1 회로 패턴(130) 상에 상기 제2-1 금속층(121)을 직접적으로 형성할 수 없다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 상기 제1 회로 패턴(130)의 측면 및 상면에 형성한다. 그리고, 상기 제2-1 금속층(121)은 상기 제2-2 금속층(122)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제2-1 금속층(121)은 제1-2 팔라듐층이라고 할 수 있다. 또한, 제2-2 금속층(122)은 제1-2 금층이라고 할 수 있다.
상기 제2-2 금속층(122)은 상기 제1 회로 패턴(130)의 측면 및 상면을 둘러싸며 배치될 수 있다. 또한, 상기 제2-1 금속층(121)은 상기 제2-2 금속층(122)을 둘러싸며 배치될 수 있다.
한편, 상기 제1-2 금속층(112)의 상면은 상기 제1 회로 패턴(130)의 하면과 접촉하는 제1 영역을 포함할 수 있다. 또한, 상기 제1-2 금속층(112)의 상면은 상기 제2-1 금속층(121)과 접촉하는 제2 영역을 포함할 수 있다. 또한, 상기 제1-2 금속층(112)의 상면은 상기 제2-2 금속층(122)과 접촉하는 제3 영역을 포함할 수 있다. 이에 따라, 실시 예에서의 제1-1 금속층(111)은 상기 제1 회로 패턴(130), 상기 제2-1 금속층(121), 및 상기 제2-2 금속층(122)과 접촉하지 않을 수 있다.
제2 배리어층은 제2 회로 패턴(160)과 절연층(140)사이에 배치될 수 있다. 또한, 제2 배리어층은 제2 회로 패턴(160)과 제2 보호층(185) 사이에 배치될 수 있다.
구체적으로, 상기 제2 배리어층은, 상기 제2 회로 패턴(160)과 절연층(140) 사이에 배치되는 제2-1 부분(150)을 포함한다. 또한, 상기 제2 배리어층은, 상기 제2 회로 패턴(160)과 제2 보호층(185) 사이에 배치되는 제2-2 부분(170)을 포함한다.
상기 제2 배리어층의 제2-1 부분(150) 및 제2-2 부분(170)은 각각 복수의 층으로 구성될 수 있다.
즉, 제2 배리어층의 제2-1 부분(150)은 제3-1 금속층(151)을 포함한다. 상기 제3-1 금속층(151)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제3-1 금속층(151)은 제2 회로 패턴(160)을 구성하는 구리 이온이 절연층(140)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제2 배리어층의 제2-1 부분(150)은 상기 제2 회로 패턴(160)의 하면과 상기 제3-1 금속층(151) 사이에 배치되는 제3-2 금속층(152)을 포함한다. 상기 제3-2 금속층(152)은 상기 제3-1 금속층(151)의 시드층일 수 있다. 즉, 상기 제3-1 금속층(151)은 팔라듐으로 구성되며, 이에 따라 상기 제2 회로 패턴(160) 상에 상기 제3-1 금속층(151)을 직접적으로 형성할 수 없다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 상기 제2 회로 패턴(160)의 하면에 형성한다. 그리고, 상기 제3-1 금속층(151)은 상기 제3-2 금속층(152)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제3-1 금속층(151)은 제1-1 팔라듐층이라고 할 수 있다. 또한, 제3-2 금속층(152)은 제2-1 금층이라고 할 수 있다.
상기 제3-2 금속층(152)은 상기 제2 회로 패턴(160)의 하면 아래에 제1 폭을 가지고 배치될 수 있다. 이때, 상기 제3-2 금속층(152)이 가지는 제1 폭은 상기 제2 회로 패턴(160)의 하면이 가지는 제2 폭보다 클 수 있다. 이에 따라, 상기 제2 회로 패턴(160)은 상기 절연층(140)과 접촉하지 않을 수 있다.
상기 제3-1 금속층(151)은 상기 제3-2 금속층(152)의 하면 아래에 상기 제3-2 금속층(152)과 동일한 제1 폭을 가지고 배치될 수 있다.
즉, 제2 배리어층의 제2-2 부분(170)은 제4-1 금속층(171)을 포함한다. 상기 제4-1 금속층(171)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제2-1 금속층(111)은 제2 회로 패턴(160)을 구성하는 구리 이온이 상기 제2 보호층(185)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제2 배리어층의 제2-2 부분(170)은 상기 제2 회로 패턴(160)의 측면 및 상면과 상기 제4-1 금속층(171) 사이에 배치되는 제4-2 금속층(172)을 포함한다. 상기 제4-2 금속층(172)은 상기 제4-1 금속층(171)의 시드층일 수 있다. 즉, 상기 제4-1 금속층(171)은 팔라듐으로 구성되며, 이에 따라 상기 제2 회로 패턴(160) 상에 상기 제4-1 금속층(171)을 직접적으로 형성할 수 없다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 상기 제2 회로 패턴(160)의 측면 및 상면에 형성한다. 그리고, 상기 제4-1 금속층(171)은 상기 제4-2 금속층(172)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제4-1 금속층(171)은 제2-2 팔라듐층이라고 할 수 있다. 또한, 제4-2 금속층(172)은 제2-2 금층이라고 할 수 있다.
상기 제4-2 금속층(172)은 상기 제2 회로 패턴(160)의 측면 및 상면을 둘러싸며 배치될 수 있다. 또한, 상기 제4-1 금속층(171)은 상기 제4-2 금속층(172)을 둘러싸며 배치될 수 있다.
한편, 상기 제3-2 금속층(152)의 상면은 상기 제2 회로 패턴(160)의 하면과 접촉하는 제1 영역을 포함할 수 있다. 또한, 상기 제3-2 금속층(152)의 상면은 상기 제4-1 금속층(171)과 접촉하는 제2 영역을 포함할 수 있다. 또한, 상기 제3-2 금속층(152)의 상면은 상기 제4-2 금속층(172)과 접촉하는 제3 영역을 포함할 수 있다. 이에 따라, 실시 예에서의 제3-1 금속층(151)은 상기 제2 회로 패턴(160), 상기 제4-1 금속층(171), 및 상기 제4-2 금속층(172)과 접촉하지 않을 수 있다.
상기와 같은 실시 예에서는 절연층 및 회로 패턴을 포함하는 인쇄회로기판을 제공한다. 이때, 상기 회로 패턴은 구리를 포함하는 금속 물질로 형성된다. 이때, 상기 구리를 포함하는 금속물질로 형성된 회로 패턴은 상기 절연층과 직접 접촉하지 않는다. 이를 위해, 상기 회로 패턴의 주위에는 배리어층이 배치된다. 예를 들어, 실시 예에서는 회로 패턴의 주위를 감싸며 배치되고 금(Au)을 포함하는 금 금속층과, 상기 금 금속층의 주위를 감싸며 배치되고 팔라듐(Pd)을 포함하는 팔라듐 금속층을 포함한다. 상기 팔라듐 금속층은 상기 회로패턴을 구성하는 구리가 상기 절연층쪽으로 침투하는 것을 방지할 수 있으며, 이에 따른 구리 마이그레이션 발생을 억제하여 신뢰성을 향상시킬 수 있다. 또한, 금 금속층은 상기 팔라듐 금속층의 형성을 위해 상기 팔라듐 금속층과 상기 회로 패턴 사이에 배치된다. 이때, 상기 금 금속층은 그레인 사이즈가 다른 층 대비 큰 금(Au)을 포함하며, 이에 따라 상기 팔라듐 금속층을 안정적으로 형성할 수 있는 효과를 가져온다.
또한, 실시 예에서는 회로 패턴 중 최외층에 배치되는 회로 패턴에 대해서도, 상기와 같은 배리어층을 형성한다. 이는, 상기 최외층의 회로 패턴을 구성하는 구리가 솔더 레지스트로 마이그레이션되는 것을 방지할 수 있다.
또한, 실시 예에서는 ETS 구조에서, 매립 패턴의 표면 위로 상기 배리어층의 일부가 배치된다. 이때, 상기 배리어층은 상기 매립 패턴의 표면 위로 돌출되어 배치되고, 이는 소자 실장을 위한 솔더층이 배치되는 실장패드의 기능을 할 수 있다. 즉, ETS 구조에서, 종래에는 매립 패턴이 미세 패턴으로 형성됨에 따라, 단순 패턴만으로 실장 패드의 기능을 할 수 없었고, 이에 따라 절연층의 내부에 매립 또는 절연층의 표면 위로 돌출되는 구조의 별도의 실장 패드를 형성해야만 했다. 이때, 상기 실장 패드가 절연층 내부에 매립되는 경우, 상기 실장 패드의 폭에 의한 미세 패턴의 간격이 넓어지고 이에 따른 회로 집적도에 문제가 있었다. 또한, 상기 실장 패드가 상기 절연층 외부로 돌출되는 구조의 경우, 이를 형성하기 위한 별도의 공정을 진행해야만 했다. 이에 반하여, 실시 예에서는 매립 패턴 상에 상기 배리어층을 형성함에 있어, 상기 배리어층의 일부가 절연층의 표면 위로 돌출된 구조를 가지고 있으며, 이에 따라 상기 배리어층을 실장 패드로 이용할 수 있고, 이에 따른 제조 공정을 간소화할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 절연층;
    상기 절연층의 제1 면에 배치된 제1 회로 패턴;
    상기 절연층의 제1 면에 배치되는 제1 솔더 레지스트; 및
    상기 제1 솔더 레지스트와 상기 제1 회로 패턴 사이에 배치되는 제1-1 부분과, 상기 절연층과 상기 제1 회로 패턴 사이에 배치되는 제1-2 부분을 포함하는 제1 배리어층을 포함하고,
    상기 제1 배리어층의 제1-1 부분은,
    상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과,
    상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고,
    상기 제1 배리어층의 제1-2 부분은,
    상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과,
    상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고,
    상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않는,
    인쇄회로기판.
  2. 제1항에 있어서,
    상기 제1-1 금(Au)층은 제1 폭을 가지고,
    상기 제1 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가지는
    인쇄회로기판.
  3. 제2항에 있어서,
    상기 제1-1 금(Au)층의 하면은,
    상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과,
    상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과,
    상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함하는,
    인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 회로 패턴은,
    상기 절연층의 하부 영역에 매립되어 배치되는
    인쇄회로기판.
  5. 제4항에 있어서,
    상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고,
    상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치되는
    인쇄회로기판.
  6. 제1항에 있어서,
    상기 절연층의 제2 면에 배치된 제2 회로 패턴;
    상기 절연층의 제2 면에 배치되는 제2 솔더 레지스트; 및
    상기 절연층과 상기 제2 회로 패턴 사이에 배치되는 제2-1 부분과, 상기 제2 솔더 레지스트와 상기 제2 회로 패턴 사이에 배치되는 제2-2 부분을 포함하는 제2 배리어층을 포함하는,
    인쇄회로기판.
  7. 제6항에 있어서,
    상기 제2 배리어층의 제2-1 부분은,
    상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과,
    상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고,
    상기 제2 배리어층의 제2-2 부분은,
    상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과,
    상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함하고,
    상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는,
    인쇄회로기판.
  8. 제7항에 있어서,
    상기 제2-1 금(Au)층은 제1 폭을 가지고,
    상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가지는
    인쇄회로기판.
  9. 제8항에 있어서,
    상기 제2-1 금(Au)층의 하면은,
    상기 제2 회로 패턴의 하면과 접촉하는 제1 영역과,
    상기 제2-2 팔라듐(Pd) 층과 접촉하는 제2 영역과,
    상기 제2-2 금(Au) 층과 접촉하는 제3 영역을 포함하는,
    인쇄회로기판.
  10. 제7항에 있어서,
    상기 제2 회로 패턴은,
    상기 절연층의 상면 위로 돌출되어 배치되는
    인쇄회로기판.
  11. 캐리어 보드를 준비하고,
    상기 캐리어 보드 상에 제1 배리어층의 제1-1 부분을 형성하고,
    상기 제1 배리어층의 제1-1 부분 상에 제1 회로 패턴을 형성하고,
    상기 제1 회로 패턴 상에 상기 제1 배리어층의 제1-2 부분을 형성하고,
    상기 제1 배리어층의 제1-1 부분 상에 상기 제1 회로 패턴을 덮는 절연층을 형성하고,
    상기 절연층 상에 제2 배리어층의 제2-1 부분을 형성하고,
    상기 제2 배리어층의 제2-1 부분 상에 제2 회로 패턴을 형성하고,
    상기 제2 회로 패턴 상에 상기 제2 배리어층의 제2-2 부분을 형성하고,
    상기 캐리어 보드를 제거하고,
    상기 절연층의 하면에 제1 솔더 레지스트를 형성하고, 상기 절연층의 상면에 제2 솔더 레지스트를 형성하는 것을 포함하고,
    상기 제1 배리어층의 제1-1 부분은,
    상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과,
    상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고,
    상기 제1 배리어층의 제1-2 부분은,
    상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과,
    상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고,
    상기 제2 배리어층의 제2-1 부분은,
    상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과,
    상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고,
    상기 제2 배리어층의 제2-2 부분은,
    상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과,
    상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함하는,
    인쇄회로기판의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않고,
    상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는,
    인쇄회로기판의 제조 방법.
  13. 제11항에 있어서,
    상기 제1-1 금(Au)층 또는 상기 제2-1 금(Au)층은, 제1 폭을 가지고,
    상기 제1 회로 패턴의 하면 또는 상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가지는
    인쇄회로기판의 제조 방법.
  14. 제11항에 있어서,
    상기 제1-1 금(Au)층의 하면은,
    상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과,
    상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과,
    상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함하는,
    인쇄회로기판의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고,
    상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치되는
    인쇄회로기판의 제조 방법.
KR1020200060679A 2020-05-21 2020-05-21 인쇄회로기판 및 이의 제조 방법 KR20210143999A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020200060679A KR20210143999A (ko) 2020-05-21 2020-05-21 인쇄회로기판 및 이의 제조 방법
EP21808883.9A EP4156871A1 (en) 2020-05-21 2021-05-21 Circuit board
JP2022571281A JP2023526651A (ja) 2020-05-21 2021-05-21 回路基板
CN202180060531.8A CN116137969A (zh) 2020-05-21 2021-05-21 电路板
PCT/KR2021/006308 WO2021235877A1 (ko) 2020-05-21 2021-05-21 회로 기판
US17/926,681 US20230199944A1 (en) 2020-05-21 2021-05-21 Circuit board

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200060679A KR20210143999A (ko) 2020-05-21 2020-05-21 인쇄회로기판 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210143999A true KR20210143999A (ko) 2021-11-30

Family

ID=78708670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200060679A KR20210143999A (ko) 2020-05-21 2020-05-21 인쇄회로기판 및 이의 제조 방법

Country Status (6)

Country Link
US (1) US20230199944A1 (ko)
EP (1) EP4156871A1 (ko)
JP (1) JP2023526651A (ko)
KR (1) KR20210143999A (ko)
CN (1) CN116137969A (ko)
WO (1) WO2021235877A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5038195A (en) * 1990-02-09 1991-08-06 Ibm Composition and coating to prevent current induced electrochemical dendrite formation between conductors on dielectric substrate
JP2001024295A (ja) * 1999-07-06 2001-01-26 Sony Corp プリント配線板およびその形成方法
KR20120012348A (ko) * 2010-07-30 2012-02-09 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
JP2016085998A (ja) * 2013-02-19 2016-05-19 パナソニック株式会社 半導体装置及びその製造方法
CN117577592A (zh) * 2016-03-25 2024-02-20 株式会社力森诺科 有机插入体及有机插入体的制造方法

Also Published As

Publication number Publication date
JP2023526651A (ja) 2023-06-22
US20230199944A1 (en) 2023-06-22
WO2021235877A1 (ko) 2021-11-25
EP4156871A1 (en) 2023-03-29
CN116137969A (zh) 2023-05-19

Similar Documents

Publication Publication Date Title
KR20210114196A (ko) 인쇄회로기판 및 이의 제조 방법
US20220346236A1 (en) Printed circuit board
US20240120265A1 (en) Circuit board and package substrate comprising same
KR20210143999A (ko) 인쇄회로기판 및 이의 제조 방법
US20230049806A1 (en) Circuit board
KR20220085274A (ko) 회로기판 및 이의 제조 방법
KR20220080306A (ko) 회로기판의 제조 방법 및 이에 의해 제조된 회로기판
KR20200087511A (ko) 인쇄회로기판 및 이를 포함하는 안테나 모듈
KR20210070012A (ko) 인쇄회로기판 및 이의 제조 방법
US20220418107A1 (en) Printed circuit board
US20230189431A1 (en) Circuit board
US20220418106A1 (en) Printed circuit board
US11778741B2 (en) Circuit board
US20220369458A1 (en) Printed circuit board
EP4290985A1 (en) Semiconductor package
US20230403790A1 (en) Circuit board
EP4287792A1 (en) Semiconductor package
US20230337366A1 (en) Circuit board and manufacturing method thereof
US20230199959A1 (en) Circuit board
KR20210146030A (ko) 패키지기판 및 이의 제조 방법
KR20210091498A (ko) 인쇄회로기판 및 이의 제조 방법
KR20210070024A (ko) 인쇄회로기판 및 이의 제조 방법
KR20230089386A (ko) 회로 기판 및 이를 포함하는 반도체 패키지
CN116941334A (zh) 电路板