WO2021235877A1 - 회로 기판 - Google Patents

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WO2021235877A1
WO2021235877A1 PCT/KR2021/006308 KR2021006308W WO2021235877A1 WO 2021235877 A1 WO2021235877 A1 WO 2021235877A1 KR 2021006308 W KR2021006308 W KR 2021006308W WO 2021235877 A1 WO2021235877 A1 WO 2021235877A1
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layer
circuit pattern
disposed
insulating layer
gold
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PCT/KR2021/006308
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이동건
박정훈
유석종
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board and a method of manufacturing the same.
  • the line width of circuits is becoming smaller.
  • the circuit line width of a package substrate or circuit board on which a semiconductor chip is mounted is reduced to several micrometers or less.
  • 'ETS' Embedded Trace Substrate
  • the ETS method is advantageous in reducing the circuit pitch because there is no circuit loss due to etching because the copper foil circuit is manufactured by embedding it in the insulating layer instead of forming it on the surface of the insulating layer.
  • the 5G communication system uses an ultra-high frequency (mmWave) band (sub 6 gigabytes (6GHz), 28 gigabytes 28GHz, 38 gigabytes 38GHz or higher frequencies) to achieve high data rates.
  • mmWave ultra-high frequency
  • antennas and AP modules are patterned or mounted on a circuit board, low loss of the circuit board is very important. This means that several substrates constituting the active antenna system, ie, an antenna substrate, an antenna feeding substrate, a transceiver substrate, and a baseband substrate, must be integrated into one compact unit.
  • the circuit board applied to the 5G communication system as described above is manufactured in the trend of lightness, thinness and miniaturization, and accordingly, the circuit pattern is gradually becoming finer.
  • the pitch between the patterns becomes smaller and the distance between the patterns becomes narrower, thereby causing a reliability problem.
  • migration of a metal material constituting a circuit pattern occurs during reliability evaluation, thereby causing a reliability problem.
  • a circuit board having a new structure and a method of manufacturing the same are provided.
  • the embodiment provides a circuit board capable of suppressing migration of a metal material constituting a circuit pattern to an insulating layer and a method of manufacturing the same.
  • the embodiment provides a circuit board capable of suppressing migration of a metal material constituting a circuit pattern to a solder resist and a method of manufacturing the same.
  • a circuit board includes an insulating layer; a first circuit pattern disposed on a first surface of the insulating layer; a first solder resist disposed on the first surface of the insulating layer; and a first barrier layer including a first-first portion disposed between the first solder resist and the first circuit pattern, and a first-second portion disposed between the insulating layer and the first circuit pattern.
  • a 1-1 portion of the first barrier layer is disposed on a 1-1 gold (Au) layer disposed on a lower surface of the first circuit pattern and on a lower surface of the 1-1 gold (Au) layer a 1-1 palladium (Pd) layer, wherein the 1-2 portion of the first barrier layer is a 1-2 th gold (Au) layer disposed to surround side surfaces and top surfaces of the first circuit pattern and a 1-2 palladium (Pd) layer disposed to surround the 1-2 th gold (Au) layer, wherein the first circuit pattern includes a 1-1 portion and a first portion of the first barrier layer -2 parts do not contact the first solder resist and the insulating layer.
  • the 1-1 gold (Au) layer has a first width
  • a lower surface of the first circuit pattern has a second width smaller than the first width
  • a lower surface of the 1-1 gold (Au) layer includes a first region in contact with the lower surface of the first circuit pattern, a second region in contact with the 1-2 palladium (Pd) layer, and and a third region in contact with the first-second gold (Au) layer.
  • the first circuit pattern is disposed to be buried in a lower region of the insulating layer.
  • a lower surface of the first circuit pattern is positioned on the same plane as a lower surface of the insulating layer, and the 1-1 portion of the first barrier layer is disposed to protrude downward from the lower surface of the insulating layer.
  • a second circuit pattern disposed on the second surface of the insulating layer; a second solder resist disposed on the second surface of the insulating layer; and a second barrier layer including a portion 2-1 disposed between the insulating layer and the second circuit pattern and a portion 2-2 disposed between the second solder resist and the second circuit pattern.
  • the 2-1 portion of the second barrier layer includes a 2-1 gold (Au) layer disposed on a lower surface of the second circuit pattern, a lower surface of the 2-1 gold (Au) layer, and the a second palladium (Pd) layer disposed between upper surfaces of the insulating layer, and a second second portion of the second barrier layer surrounds side surfaces and upper surfaces of the second circuit pattern a -2 gold (Au) layer and a 2-2 second palladium (Pd) layer disposed to surround the 2-2 gold (Au) layer, wherein the second circuit pattern includes a second layer of the second barrier layer
  • the insulating layer and the second solder resist are not in contact by the 2-1 part and the 2-2 part.
  • the 2-1 gold (Au) layer has a first width
  • a lower surface of the second circuit pattern has a second width smaller than the first width
  • a lower surface of the 2-1 gold (Au) layer includes a first region in contact with a lower surface of the second circuit pattern, a second region in contact with the 2-2 palladium (Pd) layer, and and a third region in contact with the 2-2 gold (Au) layer.
  • the second circuit pattern is disposed to protrude above the upper surface of the insulating layer.
  • a carrier board is prepared, a 1-1 portion of a first barrier layer is formed on the carrier board, and a 1-1 portion of the first barrier layer is formed on the first barrier layer.
  • forming a first circuit pattern forming a 1-2 part of the first barrier layer on the first circuit pattern, and covering the first circuit pattern on a 1-1 part of the first barrier layer an insulating layer is formed, a 2-1 portion of a second barrier layer is formed on the insulating layer, a second circuit pattern is formed on a 2-1 portion of the second barrier layer, and the second circuit A second portion of the second barrier layer is formed on the pattern, the carrier board is removed, a first solder resist is formed on the lower surface of the insulating layer, and a second solder resist is applied on the upper surface of the insulating layer.
  • a 1-2 portion of the first barrier layer is a 1-2 gold disposed surrounding side surfaces and an upper surface of the first circuit pattern.
  • a 2-1 portion of the second barrier layer includes the second A 2-1 th gold (Au) layer disposed on the lower surface of the circuit pattern, and a 2-1 th palladium (Pd) layer disposed between the 2-1 th gold (Au) layer and the upper surface of the insulating layer; and a 2-2 portion of the second barrier layer, a 2-2 gold (Au) layer disposed to surround side surfaces and an upper surface of the second circuit pattern, and the 2-2 gold (Au) layer and a 2-2 palladium (Pd) layer disposed surrounding the layer.
  • the first circuit pattern does not come into contact with the first solder resist and the insulating layer by the 1-1 part and the 1-2 part of the first barrier layer
  • the second circuit pattern is the second circuit pattern
  • the insulating layer and the second solder resist are not in contact by the 2-1 portion and the 2-2 portion of the barrier layer.
  • the 1-1 gold (Au) layer or the 2-1 gold (Au) layer has a first width, and a lower surface of the first circuit pattern or a lower surface of the second circuit pattern has the first width. and a second width that is less than the width.
  • a lower surface of the 1-1 gold (Au) layer includes a first region in contact with the lower surface of the first circuit pattern, a second region in contact with the 1-2 palladium (Pd) layer, and and a third region in contact with the first-second gold (Au) layer.
  • a lower surface of the first circuit pattern is positioned on the same plane as a lower surface of the insulating layer, and the 1-1 portion of the first barrier layer is disposed to protrude downward from the lower surface of the insulating layer.
  • the embodiment provides a circuit board including an insulating layer and a circuit pattern.
  • the circuit pattern includes a metal material.
  • the circuit pattern including the metal material does not directly contact the insulating layer.
  • a barrier layer is disposed around the circuit pattern. Accordingly, in the embodiment, it is possible to prevent the metal material constituting the circuit pattern from penetrating into the insulating layer, thereby improving the electrical and/or physical reliability of the circuit board.
  • the barrier layer is disposed to surround the circuit pattern and includes a gold metal layer including gold (Au) and palladium (Pd) It may include a palladium metal layer containing.
  • the palladium metal layer may prevent copper constituting the circuit pattern from penetrating into the insulating layer, and thus may suppress copper migration, thereby improving reliability.
  • a gold metal layer is disposed between the palladium metal layer and the circuit pattern to form the palladium metal layer.
  • the gold metal layer includes gold (Au) having a larger grain size than other layers, and thus the palladium metal layer can be stably formed.
  • the ITO indium tin oxide
  • the barrier layer may prevent silver (Ag) constituting the circuit pattern from penetrating into the insulating layer.
  • the same barrier layer as described above is formed for the circuit pattern disposed on the outermost layer among the circuit patterns. This may prevent migration of copper constituting the circuit pattern of the outermost layer to the solder resist.
  • a portion of the barrier layer is disposed on the surface of the buried pattern.
  • the barrier layer is disposed to protrude above the surface of the buried pattern, and this may function as a mounting pad on which a solder layer for device mounting is disposed. That is, in the ETS structure, conventionally, as the buried pattern is formed in a fine pattern, the function of the mounting pad cannot be performed only with a simple pattern. I had to form a mounting pad. In this case, when the mounting pad is buried in the insulating layer, the distance between the fine patterns is widened by the width of the mounting pad, and thus there is a problem in circuit integration.
  • the mounting pad protrudes to the outside of the insulating layer
  • a separate process for forming the mounting pad has to be performed.
  • a portion of the barrier layer has a structure protruding above the surface of the insulating layer, and thus the barrier layer can be used as a mounting pad, Accordingly, the manufacturing process can be simplified.
  • FIG. 1 is a view showing a circuit board according to an embodiment.
  • FIG. 2 is a diagram illustrating a circuit board including vias according to an exemplary embodiment.
  • 3 to 15 are views showing the manufacturing method of the circuit board shown in FIG. 1 in order of process.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when it is described as "at least one (or more than one) of A and (and) B, C", it is combined with A, B, C It may include one or more of all possible combinations.
  • terms such as first, second, A, B, (a), (b), etc. may be used.
  • FIG. 1 is a view showing a circuit board according to an embodiment.
  • the circuit board Prior to the description of the present invention, as 5G technology develops in recent years, interest in circuit boards that can reflect this is increasing. At this time, in order to apply the 5G technology, the circuit board must have a high multi-layer structure, and accordingly, the circuit pattern must be miniaturized. However, in the comparative example, it is possible to form a fine pattern, but there is a problem in that it cannot be stably protected. For example, a circuit pattern applied to a circuit board for 5G has a narrow line width, and accordingly, an interval between the patterns is narrowed. However, in the related art, it is possible to form a fine pattern, but when the migration of a metal material constituting the fine pattern occurs, it cannot be suppressed, and thus there is a reliability problem. Accordingly, in the embodiment, a circuit board having a new structure capable of solving such a reliability problem is provided.
  • the circuit board includes an insulating layer 140 , a first circuit pattern 130 , first barrier layers 120 and 130 , a second circuit pattern 160 , and a second barrier layer 150 . , 170 ), a first passivation layer 180 , and a second passivation layer 185 .
  • a circuit board according to an embodiment may have a multilayer structure based on an insulating layer. That is, although the circuit board in FIG. 1 is illustrated as including a single insulating layer, the embodiment is not limited thereto.
  • the circuit board in the embodiment may include a plurality of insulating layers.
  • the insulating layer 140 of FIG. 1 may represent a first outermost insulating layer among a plurality of insulating layers, and the first circuit pattern 130 protrudes on the first outermost insulating layer.
  • the first outer layer circuit pattern may be shown.
  • the insulating layer 140 of FIG. 1 may represent a second outermost insulating layer among a plurality of insulating layers, and the second circuit pattern 160 is buried in the second outermost insulating layer.
  • the second outer layer circuit pattern may be shown.
  • the insulating layer 140 may represent any one specific layer in a plurality of stacked structures.
  • the insulating layer 140 is a substrate on which an electric circuit capable of changing wiring is formed, and may include a printed circuit board made of an insulating material capable of forming circuit patterns on the surface, a wiring board, and an insulating substrate.
  • the insulating layer 140 may be rigid or flexible.
  • the insulating layer 140 may include glass or plastic.
  • the insulating layer 140 includes chemically strengthened/semi-tempered glass such as soda lime glass or aluminosilicate glass, or includes polyimide (PI), polyethylene terephthalate (PET). ), propylene glycol (PPG), reinforced or soft plastic such as polycarbonate (PC), or may include sapphire.
  • PI polyimide
  • PET polyethylene terephthalate
  • PPG propylene glycol
  • PC polycarbonate
  • the insulating layer 140 may include a photoisotropic film.
  • the insulating layer 140 may include cyclic olefin copolymer (COC), cyclic olefin polymer (COP), photoisotropic polycarbonate (PC), or photoisotropic polymethyl methacrylate (PMMA). .
  • the insulating layer 140 may be bent while having a partially curved surface. That is, the insulating layer 140 may be bent while partially having a flat surface and partially having a curved surface.
  • the insulating layer 140 may have a curved end with a curved surface, or may have a surface including a random curvature and may be bent or bent. Accordingly, the circuit board in the embodiment is applicable to electronic devices having various shapes.
  • the insulating layer 140 may be a flexible substrate having a flexible characteristic. Also, the insulating layer 140 may be a curved or bent substrate. In this case, the insulating layer 140 may represent the electrical wiring connecting the circuit components based on the circuit design as a wiring diagram, and the electrical conductor may be reproduced on the insulating material. In addition, the insulating layer 140 may form wiring for mounting electrical components and connecting them in a circuit, and may mechanically fix components other than the electrical connection function of the components.
  • a circuit pattern may be disposed on the surface of the insulating layer 140 .
  • the first circuit pattern 130 may be disposed on the lower surface of the insulating layer 140 .
  • the second circuit pattern 160 may be disposed on the upper surface of the insulating layer 140 .
  • the first circuit pattern 130 may be formed by being buried under the insulating layer 140 .
  • a side surface of the first circuit pattern 130 may be surrounded by the insulating layer 140 .
  • the side surface of the first circuit pattern 130 may not contact the insulating layer 140 . That is, between the side surface of the first circuit pattern 130 and the insulating layer 140 , the 1-2 first portion 120 of the first barrier layer may be positioned. Accordingly, the side surface of the first circuit pattern 130 may be spaced apart from the insulating layer 140 by a thickness of the first 1-2 portion 120 of the first barrier layer.
  • the upper surface of the first circuit pattern 130 may be located in the insulating layer 140 . Specifically, an upper surface of the first circuit pattern 130 may be positioned higher than a lower surface of the insulating layer 140 . Meanwhile, the upper surface of the first circuit pattern 130 may not contact the insulating layer 140 . That is, between the upper surface of the first circuit pattern 130 and the insulating layer 140 , the first second portion 120 of the first barrier layer may be positioned. Accordingly, the upper surface of the first circuit pattern 130 may be spaced apart from the insulating layer 140 by the thickness of the first - 2 portion 120 of the first barrier layer.
  • a lower surface of the first circuit pattern 130 may be positioned on the same plane as a lower surface of the insulating layer 140 .
  • the top, bottom, and side surfaces of the first circuit pattern 130 do not contact the insulating layer 140 . Accordingly, in the embodiment, it is possible to solve the problem that the metal material constituting the first circuit pattern 130 migrates to the insulating layer 140 .
  • the first circuit pattern 130 is buried under the insulating layer 140 , it is directly connected to the insulating layer 140 by the first 1-2 portion 120 of the first barrier layer. may not be in contact. That is, between the side and top surfaces of the first circuit pattern 130 and the insulating layer 140 , the first - 2 portions 120 of the first barrier layer may be positioned. Accordingly, the side surface and the top surface of the first circuit pattern 130 may be spaced apart from the insulating layer 140 by the thickness of the first - 2 portion 120 of the first barrier layer.
  • the second circuit pattern 160 is disposed to protrude on the upper surface of the insulating layer 140 .
  • the second circuit pattern 160 may not contact the insulating layer 140 . That is, the lower surface of the second circuit pattern 160 may be spaced apart from the upper surface of the insulating layer 140 by a predetermined interval. That is, the lower surface of the second circuit pattern 160 may be positioned higher than the upper surface of the insulating layer 140 .
  • a 2-1 portion 150 of the second barrier layer may be positioned between the lower surface of the first circuit pattern 130 and the upper surface of the insulating layer 140 . Accordingly, the lower surface of the second circuit pattern 160 may be spaced apart from the insulating layer 140 by the thickness of the second-first portion 150 of the second barrier layer.
  • the second circuit pattern 160 is disposed on the upper surface of the insulating layer 140 , it is in direct contact with the insulating layer 140 by the second-first portion 150 of the second barrier layer. may not That is, the 2-1 portion 150 of the second barrier layer may be positioned between the lower surface of the second circuit pattern 160 and the upper surface of the insulating layer 140 . Accordingly, the lower surface of the second circuit pattern 160 may be spaced apart from the insulating layer 140 by the thickness of the first portion of the second barrier layer.
  • the first circuit pattern 130 and the second circuit pattern 160 as described above are wirings for transmitting electrical signals, and may be formed of a metal material having high electrical conductivity.
  • the first circuit pattern 130 and the second circuit pattern 160 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • first circuit pattern 130 and the second circuit pattern 160 are formed of copper, migration of copper ions penetrating into the insulating layer 140 may occur.
  • a first barrier layer is disposed between the first circuit pattern 130 and the insulating layer 140 in the embodiment.
  • a second barrier layer is disposed between the second circuit pattern 160 and the insulating layer 140 in the embodiment. Accordingly, in the embodiment, it is possible to prevent migration of the copper ions from penetrating into the insulating layer 140 , thereby improving the reliability of the fine pattern.
  • a first passivation layer 180 is disposed on a lower surface of the insulating layer 140 .
  • a second passivation layer 185 is disposed on the upper surface of the insulating layer 140 .
  • the first passivation layer 180 and the second passivation layer 182 may be formed of at least one layer using any one or more of Solder Resist (SR), oxide, and Au.
  • SR Solder Resist
  • the first passivation layer 180 and the second passivation layer 185 may be solder resist.
  • the first passivation layer 180 may be disposed on a lower surface of the insulating layer 140 to protect the first circuit pattern 130 .
  • the first passivation layer 180 may protect the lower surface of the first circuit pattern 130 .
  • the first circuit pattern 130 may not directly contact the first circuit pattern 130 .
  • the second protective layer 185 may be disposed to cover the second circuit pattern 160 . That is, a side surface of the second circuit pattern 160 may be surrounded by the second passivation layer 185 . However, the side surface of the second circuit pattern 160 may not contact the second passivation layer 185 . That is, the 2-2 portion 170 of the second barrier layer may be positioned between the side surface of the second circuit pattern 160 and the second passivation layer 185 . Accordingly, the side surface of the second circuit pattern 160 may be spaced apart from the second passivation layer 185 by the thickness of the 2 - 2 portion 170 of the second barrier layer.
  • the upper surface of the second circuit pattern 160 may be covered by the second passivation layer 185 . That is, the upper surface of the second circuit pattern 160 may be positioned lower than the upper surface of the second protective layer 185 . In this case, the upper surface of the second circuit pattern 160 may not contact the second passivation layer 185 . That is, the 2-2 portion 170 of the second barrier layer may be positioned between the upper surface of the second circuit pattern 160 and the second passivation layer 185 . Accordingly, the upper surface of the second circuit pattern 160 may be spaced apart from the second passivation layer 185 by the thickness of the second-second portion 170 of the second barrier layer.
  • the lower surface of the second circuit pattern 160 may be positioned higher than the upper surface of the insulating layer 140 and higher than the lower surface of the second protective layer 185 .
  • the top, bottom, and side surfaces of the second circuit pattern 160 do not contact the insulating layer 140 and the second protective layer 185 . Accordingly, in the embodiment, it is possible to solve the problem of migration of copper ions constituting the second circuit pattern 160 to the second protective layer 185 .
  • the second circuit pattern 160 protrudes above the upper surface of the insulating layer 140 and is covered by the second passivation layer 185 , but is not formed on the 2-2 portion 170 of the second barrier layer. Therefore, it may not come into direct contact with the second passivation layer 185 . That is, the 2-2 portion 170 of the second barrier layer may be positioned between the side and top surfaces of the second circuit pattern 160 and the second passivation layer 185 . Accordingly, the side surface and the top surface of the second circuit pattern 160 may be spaced apart from the second passivation layer 185 by the thickness of the 2-2 portion 170 of the second barrier layer.
  • the first barrier layer may be disposed between the first circuit pattern 130 and the insulating layer 140 . Also, the first barrier layer may be disposed between the first circuit pattern 130 and the first passivation layer 180 .
  • the first barrier layer includes the first-first portion 110 disposed between the first circuit pattern 130 and the first passivation layer 180 .
  • the first barrier layer includes a 1-2 portion 120 disposed between the first circuit pattern 130 and the insulating layer 140 .
  • Each of the first-first portion 110 and the first-second portion 120 of the first barrier layer may include a plurality of layers.
  • the 1-1 portion 110 of the first barrier layer includes the 1-1 metal layer 111 .
  • the 1-1 metal layer 111 may be formed of a metal material including palladium (Pd).
  • the 1-1 metal layer 111 may function to prevent copper ions constituting the first circuit pattern 130 from migrating to the first passivation layer 180 .
  • the 1-1 portion 110 of the first barrier layer includes a 1-2 metal layer 112 disposed between the lower surface of the first circuit pattern 130 and the 1-1 metal layer 111 .
  • the 1-2 th metal layer 112 may be a seed layer of the 1-1 th metal layer 111 .
  • the 1-2 metal layer 112 may function to primarily block the migration of copper ions constituting the first circuit pattern 130 .
  • the 1-2 th metal layer 112 is formed between the first circuit pattern 130 and the 1-1 th metal layer 111 using gold (Au) having a relatively large grain size.
  • the 1-1 metal layer 111 may be referred to as a 1-1 palladium layer.
  • the 1-2 metal layer 112 may be referred to as a 1-1 gold layer.
  • the 1-2 metal layer 112 may be disposed under the lower surface of the first circuit pattern 130 to have a first width.
  • the first width of the 1-2 metal layer 112 may be greater than the second width of the lower surface of the first circuit pattern 130 . Accordingly, the first circuit pattern 130 may not contact the first passivation layer 180 .
  • the 1-1 metal layer 111 may be disposed under the lower surface of the 1-2 metal layer 112 to have the same first width as the 1-2 metal layer 112 .
  • the 1-2-th portion 120 of the first barrier layer includes the 2-1-th metal layer 121 .
  • the 2-1 metal layer 121 may be formed of a metal material including palladium (Pd).
  • the 2-1 metal layer 111 may function to prevent copper ions constituting the first circuit pattern 130 from migrating to the insulating layer 140 .
  • the 1-2 first portion 120 of the first barrier layer is a 2-2 metal layer 122 disposed between the side and top surfaces of the first circuit pattern 130 and the 2-1 metal layer 121 .
  • the second-second metal layer 122 may be a seed layer of the second-first metal layer 121 .
  • the 2-2 metal layer 122 made of a metal including gold (Au) having a relatively large grain size is formed on the side surface and the top surface of the first circuit pattern 130 .
  • the 2-1 metal layer 121 may be formed by plating the 2-2 metal layer 122 as a seed layer.
  • the 2-1 metal layer 121 may be referred to as a 1-2 palladium layer.
  • the 2-2 metal layer 122 may be referred to as a 1-2 gold layer.
  • the 2-2 metal layer 122 may be disposed to surround side surfaces and top surfaces of the first circuit pattern 130 .
  • the second-first metal layer 121 may be disposed to surround the second-second metal layer 122 .
  • an upper surface of the 1-2 first metal layer 112 may include a first region in contact with a lower surface of the first circuit pattern 130 .
  • an upper surface of the 1-2 th metal layer 112 may include a second region in contact with the 2-1 th metal layer 121 .
  • the upper surface of the 1-2 th metal layer 112 may include a third region in contact with the 2-2 th metal layer 122 . Accordingly, in the embodiment, the 1-1 metal layer 111 may not contact the first circuit pattern 130 , the 2-1 metal layer 121 , and the 2-2 metal layer 122 . have.
  • the second barrier layer may be disposed between the second circuit pattern 160 and the insulating layer 140 . Also, the second barrier layer may be disposed between the second circuit pattern 160 and the second passivation layer 185 .
  • the second barrier layer includes the second-first portion 150 disposed between the second circuit pattern 160 and the insulating layer 140 .
  • the second barrier layer includes a 2-2 portion 170 disposed between the second circuit pattern 160 and the second passivation layer 185 .
  • Each of the second-first portion 150 and the second-second portion 170 of the second barrier layer may include a plurality of layers.
  • the 2-1 portion 150 of the second barrier layer includes the 3-1 th metal layer 151 .
  • the 3-1 metal layer 151 may be formed of a metal material including palladium (Pd).
  • the 3-1 metal layer 151 may function to prevent copper ions constituting the second circuit pattern 160 from migrating to the insulating layer 140 .
  • the 2-1 portion 150 of the second barrier layer includes a 3-2 metal layer 152 disposed between the lower surface of the second circuit pattern 160 and the 3-1 metal layer 151 .
  • the 3-2 metal layer 152 may be a seed layer of the 3-1 metal layer 151 .
  • a 3-2 metal layer 152 including gold (Au) having a relatively large grain size is formed on the lower surface of the second circuit pattern 160 .
  • the 3-1 metal layer 151 may be formed by plating the 3-2 metal layer 152 as a seed layer.
  • the 3-1 th metal layer 151 may be referred to as a 2-1 th palladium layer.
  • the 3-2 metal layer 152 may be referred to as a 2-1 gold layer.
  • the 3-2 metal layer 152 may be disposed under the lower surface of the second circuit pattern 160 to have a first width.
  • the first width of the 3-2 metal layer 152 may be greater than the second width of the lower surface of the second circuit pattern 160 . Accordingly, the second circuit pattern 160 may not contact the insulating layer 140 .
  • the 3-1 th metal layer 151 may be disposed under a lower surface of the 3-2 th metal layer 152 to have the same first width as the 3-2 th metal layer 152 .
  • the second-second portion 170 of the second barrier layer includes the fourth-first metal layer 171 .
  • the 4-1 th metal layer 171 may be formed of a metal material including palladium (Pd).
  • the 2-1 metal layer 111 may function to prevent copper ions constituting the second circuit pattern 160 from migrating to the second passivation layer 185 .
  • the 2-2 portion 170 of the second barrier layer is a 4-2 th metal layer 172 disposed between the side and top surfaces of the second circuit pattern 160 and the 4-1 th metal layer 171 .
  • the 4-2 th metal layer 172 may be a seed layer of the 4-1 th metal layer 171 .
  • a 4-2 th metal layer 172 including gold (Au) having a relatively large grain size is formed on the side and top surfaces of the second circuit pattern 160 .
  • the 4-1 metal layer 171 may be formed by plating the 4-2 metal layer 172 as a seed layer.
  • the 4-1 th metal layer 171 may be referred to as a 2-2 th palladium layer.
  • the 4-2 th metal layer 172 may be referred to as a 2-2 th gold layer.
  • the 4-2 metal layer 172 may be disposed to surround the side surface and the top surface of the second circuit pattern 160 . Also, the 4-1 th metal layer 171 may be disposed to surround the 4-2 th metal layer 172 .
  • an upper surface of the 3-2 metal layer 152 may include a first region in contact with a lower surface of the second circuit pattern 160 .
  • an upper surface of the 3-2 metal layer 152 may include a second region in contact with the 4-1 metal layer 171 .
  • an upper surface of the 3-2 metal layer 152 may include a third region in contact with the 4-2 metal layer 172 . Accordingly, in the embodiment, the 3-1 th metal layer 151 may not contact the second circuit pattern 160 , the 4-1 th metal layer 171 , and the 4-2 th metal layer 172 . have.
  • a circuit board including an insulating layer and a circuit pattern is provided.
  • the circuit pattern is formed of a metal material including copper.
  • the circuit pattern formed of the metal material including copper does not directly contact the insulating layer.
  • a barrier layer is disposed around the circuit pattern.
  • the embodiment includes a gold metal layer disposed around the circuit pattern and including gold (Au), and a palladium metal layer disposed around the gold metal layer and including palladium (Pd).
  • the palladium metal layer may prevent copper constituting the circuit pattern from penetrating into the insulating layer, thereby suppressing copper migration, thereby improving reliability.
  • a gold metal layer is disposed between the palladium metal layer and the circuit pattern to form the palladium metal layer.
  • the gold metal layer includes gold (Au) having a larger grain size than other layers, thus bringing about the effect of stably forming the palladium metal layer.
  • the same barrier layer as described above is formed for the circuit pattern disposed on the outermost layer among the circuit patterns. This may prevent migration of copper constituting the circuit pattern of the outermost layer to the solder resist.
  • a portion of the barrier layer is disposed on the surface of the buried pattern.
  • the barrier layer is disposed to protrude above the surface of the buried pattern, and this may function as a mounting pad on which a solder layer for device mounting is disposed. That is, in the ETS structure, conventionally, as the buried pattern is formed in a fine pattern, the function of the mounting pad cannot be performed only with a simple pattern. I had to form a mounting pad. In this case, when the mounting pad is buried in the insulating layer, the distance between the fine patterns is widened by the width of the mounting pad, and thus there is a problem in circuit integration.
  • the mounting pad protrudes to the outside of the insulating layer
  • a separate process for forming the mounting pad has to be performed.
  • a portion of the barrier layer has a structure protruding above the surface of the insulating layer, and thus the barrier layer can be used as a mounting pad, Accordingly, the manufacturing process can be simplified.
  • FIG. 2 is a diagram illustrating a circuit board including vias according to an exemplary embodiment.
  • the circuit board 100A may include the via 190 disposed in the insulating layer 140 .
  • the via 190 may be formed to pass through the insulating layer 140 .
  • the via 190 may electrically connect between the first circuit pattern 130 and the second circuit pattern 160 .
  • the via 190 may be formed of a metal material including copper. Accordingly, copper ions constituting the via 190 may migrate to the insulating layer 140 .
  • the via 190 in the embodiment may have a three-layer structure in the horizontal direction. That is, the via 190 may be formed by plating a metal material in a via hole (not shown) passing through the insulating layer 140 .
  • the 5-1 th metal layer 191 is preferentially formed on the inner wall of the via hole.
  • the 5-1 th metal layer 191 may be formed of a metal including palladium.
  • the via 190 may include a 5-2 th metal layer 192 formed on the inner surface of the 5-1 th metal layer 191 .
  • the 5-2 th metal layer 192 may include gold.
  • the via 190 may include a 5-3 th metal layer 193 .
  • the 5-3 metal layer 193 may include copper.
  • the 5-3 metal layer 193 may be formed to fill the inside of the via hole. That is, in the embodiment, after the 5-1 th metal layer 191 and the 5-2 th metal layer 192 are formed, instead of using only the 5-3 th metal layer 193 to fill the inside of the via hole, The 5-3 metal layer 193 is formed. Accordingly, it is possible to prevent migration of copper ions constituting the 5-3th metal layer 193 to the insulating layer 140 .
  • 3 to 15 are views showing the manufacturing method of the circuit board shown in FIG. 1 in order of process.
  • a carrier board 210 serving as a basic material is prepared for manufacturing a circuit board.
  • the carrier board 210 may include an insulating member 211 and a metal layer 212 disposed on the insulating member 211 .
  • the metal layer 212 is disposed only on one surface of the insulating member 211 in the drawing, the present invention is not limited thereto. That is, the metal layer 212 may be disposed on both sides of the insulating member 211 , and accordingly, a plurality of circuit boards may be simultaneously manufactured on both sides of the insulating member 211 .
  • a 1-1 portion 110 constituting a first barrier layer is formed on the carrier board 210 .
  • the 1-1 portion 110 of the first barrier layer includes a 1-1 metal layer 111 disposed on the carrier board 210 and a 1-1 first metal layer 111 disposed on the carrier board 210 .
  • 1-2 metal layer 112 is included.
  • the 1-1 metal layer 111 may include palladium.
  • the first-second metal layer 112 may include gold.
  • the 1-1 metal layer 111 and the 1-2 metal layer 112 may be formed through a chemical copper plating process.
  • a first mask M1 is formed on the first-first portion 110 of the first barrier layer.
  • the first mask M1 may include an opening (not shown) exposing a region where the first circuit pattern 130 is to be formed.
  • the first portion of the first barrier layer is plated as a seed layer to form the first circuit pattern 130 filling the opening of the first mask M1 .
  • the first mask M1 is removed, and a second mask M2 is formed on the first-first portion 110 of the first barrier layer.
  • the second mask M2 may include an opening (not shown) exposing a region in which the second-second metal layer 122 is to be formed among the first-second portion 120 of the first barrier layer.
  • plating is performed on the 1-1 portion 110 of the first barrier layer as a seed layer to form a 2-2 metal layer 122 filling the opening of the second mask M2. .
  • the second mask M2 is removed, and a third mask M3 is formed on the 1-1 portion 110 of the first barrier layer.
  • the third mask M3 may include an opening (not shown) exposing a region in which the second-first metal layer 121 is to be formed among the first-second portion 120 of the first barrier layer.
  • plating is performed on the first-first portion 110 of the first barrier layer as a seed layer to form a second-first metal layer 121 filling the opening of the third mask M3. .
  • an insulating layer 140 covering the first circuit pattern 130 is formed on the first barrier layer.
  • a 2-1 portion 150 constituting a second barrier layer is formed on the insulating layer 140 .
  • the 2-1 th portion 150 of the second barrier layer includes a 3-1 th metal layer 151 disposed on the insulating layer 140 and a 3-1 th metal layer 151 disposed on the 3-1 th metal layer 151 .
  • a 3-2 metal layer 152 is included.
  • the 3-1 th metal layer 151 may include palladium.
  • the 3-2 metal layer 152 may include gold.
  • the 3-1 metal layer 151 and the 3-2 metal layer 152 may be formed through a chemical copper plating process.
  • the process of FIGS. 5 to 7 is sequentially performed again to form a second circuit pattern 160 on the 2-1 portion 150 of the second barrier layer, A second portion 170 of the second barrier layer is formed on the second circuit pattern 160 .
  • the 2-2 portion 170 of the second barrier layer includes a 4-1 th metal layer 171 and a 4-2 th metal layer 172 .
  • a process of removing a portion of the second-first portion 150 of the second barrier layer may be performed.
  • a process of removing the carrier board 210 may be performed.
  • a process of removing a part of the first-first portion 110 of the first barrier layer may be performed.
  • the first passivation layer 180 is formed on the lower surface of the insulating layer 140 and the second passivation layer 185 is formed on the upper surface of the insulating layer 140 .
  • the forming process may proceed.
  • the first passivation layer 180 is disposed on the lower surface of the insulating layer 140 .
  • a second passivation layer 185 is disposed on the upper surface of the insulating layer 140 .
  • the first passivation layer 180 and the second passivation layer 182 may be formed of at least one layer using any one or more of Solder Resist (SR), oxide, and Au.
  • SR Solder Resist
  • the first passivation layer 180 and the second passivation layer 185 may be solder resist.
  • the first passivation layer 180A may include an opening (not shown) exposing a portion of the 1-1 portion 110 of the first barrier layer. .
  • the second passivation layer 185A may include an opening exposing a portion of the second 2-2 portion 170 of the second barrier layer.
  • a first barrier layer surrounding the first circuit pattern 130 and a second barrier layer surrounding the second circuit pattern 160 may be formed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층의 제1 면에 배치된 제1 회로 패턴; 상기 절연층의 제1 면에 배치되는 제1 솔더 레지스트; 및 상기 제1 솔더 레지스트와 상기 제1 회로 패턴 사이에 배치되는 제1-1 부분과, 상기 절연층과 상기 제1 회로 패턴 사이에 배치되는 제1-2 부분을 포함하는 제1 배리어층을 포함하고, 상기 제1 배리어층의 제1-1 부분은, 상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과, 상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고, 상기 제1 배리어층의 제1-2 부분은, 상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과, 상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고, 상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않는다.

Description

회로 기판
실시 예는 회로 기판 및 이의 제조 방법에 관한 것이다.
전자부품의 소형화, 경량화, 집적화가 가속되면서 회로의 선폭이 미세화하고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화함에 따라, 반도체 칩을 실장하는 패키지기판 또는 회로 기판의 회로 선폭이 수 마이크로미터 이하로 미세화하고 있다.
회로 기판의 회로집적도를 증가시키기 위해서, 즉 회로 선폭을 미세화하기 위하여 다양한 공법들이 제안된 바 있다. 동도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서, 에스에이피(SAP; semi-additive process) 공법과 앰에스에이피(MSAP; modified semi-additive process) 등이 제안되었다.
이후, 보다 미세한 회로패턴을 구현하기 위해서 동박을 절연층 속에 묻어서 매립하는 임베디드 트레이스(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박회로를 절연층 표면에 형성하는 대신에, 절연층 속에 매립형식으로 제조하기 때문에 식각으로 인한 회로손실이 없어서 회로 피치를 미세화하는데 유리하다.
한편, 최근 무선 데이터 트래픽 수요를 충족시키기 위해, 개선된 5G(5th generation) 통신 시스템 또는 pre-5G 통신 시스템을 개발하기 위한 노력이 이루어지고 있다. 여기에서, 5G 통신 시스템은 높은 데이터 전송률을 달성하기 위해 초고주파(mmWave) 대역(sub 6기가(6GHz), 28기가 28GHz, 38기가 38GHz 또는 그 이상 주파수)를 사용한다.
그리고, 초고주파 대역에서의 전파의 경로손실 완화 및 전파의 전달 거리를 증가 시키기 위해, 5G 통신 시스템에서는 빔포밍(beamforming), 거대 배열 다중 입출력(massive MIMO), 어레이 안테나(array antenna) 등의 집척화 기술들이 개발 되고 있다. 이러한 주파수 대역들에서 파장의 수백 개의 활성 안테나로 이루어질 수 있는 점을 고려하면, 안테나 시스템이 상대적으로 커진다.
이러한 안테나 및 AP 모듈은 회로 기판에 패턴닝되거나 실장되기 때문에, 회로 기판의 저손실이 매우 중요하다. 이는, 활성 안테나 시스템을 이루는 여러 개의 기판들 즉, 안테나 기판, 안테나 급전 기판, 송수신기(transceiver) 기판, 그리고 기저대역(baseband) 기판이 하나의 소형장치(one compactunit)로 집적되어야 한다는 것을 의미한다.
그리고, 상기와 같은 5G 통신 시스템에 적용되는 회로 기판은 경박 단소화 트렌드로 제조되며, 이에 따라 회로 패턴은 점점 미세화되어간다.
그러나, 종래의 미세 회로 패턴을 포함하는 회로 기판은 패턴 간의 피치가 점점 작게 되어, 패턴간 간격이 좁아지게 되며, 이에 따른 신뢰성 문제가 발생하고 있다. 구체적으로, 종래의 회로 기판은 신뢰성 평가시 회로패턴을 구성하는 금속물질의 마이그레이션(migration)이 발생하고, 이에 의한 신뢰성 문제가 발생하고 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 회로 패턴을 구성하는 금속물질이 절연층으로 마이그레이션되는 현상을 억제할 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
또한, 실시 예에서는 회로 패턴을 구성하는 금속물질이 솔더레지스트로 마이그레이션되는 현상을 억제할 수 있는 회로 기판 및 이의 제조 방법을 제공하도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층의 제1 면에 배치된 제1 회로 패턴; 상기 절연층의 제1 면에 배치되는 제1 솔더 레지스트; 및 상기 제1 솔더 레지스트와 상기 제1 회로 패턴 사이에 배치되는 제1-1 부분과, 상기 절연층과 상기 제1 회로 패턴 사이에 배치되는 제1-2 부분을 포함하는 제1 배리어층을 포함하고, 상기 제1 배리어층의 제1-1 부분은, 상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과, 상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고, 상기 제1 배리어층의 제1-2 부분은, 상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과, 상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고, 상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않는다.
또한, 상기 제1-1 금(Au)층은 제1 폭을 가지고, 상기 제1 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가진다.
또한, 상기 제1-1 금(Au)층의 하면은, 상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과, 상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과, 상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함한다.
또한, 상기 제1 회로 패턴은, 상기 절연층의 하부 영역에 매립되어 배치된다.
또한, 상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고, 상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치된다.
또한, 상기 절연층의 제2 면에 배치된 제2 회로 패턴; 상기 절연층의 제2 면에 배치되는 제2 솔더 레지스트; 및 상기 절연층과 상기 제2 회로 패턴 사이에 배치되는 제2-1 부분과, 상기 제2 솔더 레지스트와 상기 제2 회로 패턴 사이에 배치되는 제2-2 부분을 포함하는 제2 배리어층을 포함한다.
또한, 상기 제2 배리어층의 제2-1 부분은, 상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과, 상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고, 상기 제2 배리어층의 제2-2 부분은, 상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과, 상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함하고, 상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는다.
또한, 상기 제2-1 금(Au)층은 제1 폭을 가지고, 상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가진다.
또한, 상기 제2-1 금(Au)층의 하면은, 상기 제2 회로 패턴의 하면과 접촉하는 제1 영역과, 상기 제2-2 팔라듐(Pd) 층과 접촉하는 제2 영역과, 상기 제2-2 금(Au) 층과 접촉하는 제3 영역을 포함한다.
또한, 상기 제2 회로 패턴은, 상기 절연층의 상면 위로 돌출되어 배치된다.
한편, 실시 예에 따른 회로 기판의 제조 방법은 캐리어 보드를 준비하고, 상기 캐리어 보드 상에 제1 배리어층의 제1-1 부분을 형성하고, 상기 제1 배리어층의 제1-1 부분 상에 제1 회로 패턴을 형성하고, 상기 제1 회로 패턴 상에 상기 제1 배리어층의 제1-2 부분을 형성하고, 상기 제1 배리어층의 제1-1 부분 상에 상기 제1 회로 패턴을 덮는 절연층을 형성하고, 상기 절연층 상에 제2 배리어층의 제2-1 부분을 형성하고, 상기 제2 배리어층의 제2-1 부분 상에 제2 회로 패턴을 형성하고, 상기 제2 회로 패턴 상에 상기 제2 배리어층의 제2-2 부분을 형성하고, 상기 캐리어 보드를 제거하고, 상기 절연층의 하면에 제1 솔더 레지스트를 형성하고, 상기 절연층의 상면에 제2 솔더 레지스트를 형성하는 것을 포함하고, 상기 제1 배리어층의 제1-1 부분은, 상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과, 상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고, 상기 제1 배리어층의 제1-2 부분은, 상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과, 상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고, 상기 제2 배리어층의 제2-1 부분은, 상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과, 상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고, 상기 제2 배리어층의 제2-2 부분은, 상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과, 상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함한다.
또한, 상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않고, 상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는다.
또한, 상기 제1-1 금(Au)층 또는 상기 제2-1 금(Au)층은, 제1 폭을 가지고, 상기 제1 회로 패턴의 하면 또는 상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가진다.
또한, 상기 제1-1 금(Au)층의 하면은, 상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과, 상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과, 상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함한다.
또한, 상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고, 상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치된다.
실시 예에서는 절연층 및 회로 패턴을 포함하는 회로 기판을 제공한다. 이때, 상기 회로 패턴은 금속 물질을 포함한다. 그리고, 상기 금속 물질을 포함하는 회로 패턴은 상기 절연층과 직접 접촉하지 않는다. 이를 위해, 상기 회로 패턴의 주위에는 배리어층이 배치된다. 이에 따라, 실시 예에서는 상기 회로 패턴을 구성하는 금속 물질이 상기 절연층으로 침투하는 것을 방지할 수 있으며, 이에 따른 회로 기판의 전기적 및/또는 물리적 신뢰성을 향상시킬 수 있다.
예를 들어, 상기 회로 패턴이 구리를 포함하는 경우, 상기 배리어층은 회로 패턴의 주위를 감싸며 배치되고 금(Au)을 포함하는 금 금속층과, 상기 금 금속층의 주위를 감싸며 배치되고 팔라듐(Pd)을 포함하는 팔라듐 금속층을 포함할 수 있다. 상기 팔라듐 금속층은 상기 회로패턴을 구성하는 구리가 상기 절연층쪽으로 침투하는 것을 방지할 수 있으며, 이에 따른 구리 마이그레이션 발생을 억제하여 신뢰성을 향상시킬 수 있다. 또한, 금 금속층은 상기 팔라듐 금속층의 형성을 위해 상기 팔라듐 금속층과 상기 회로 패턴 사이에 배치된다. 이때, 상기 금 금속층은 그레인 사이즈가 다른 층 대비 큰 금(Au)을 포함하며, 이에 따라 상기 팔라듐 금속층을 안정적으로 형성할 수 있는 효과를 가져온다. 예를 들어, 상기 배리어층으로 ITO(Indium Tin Oxide)를 사용하는 경우, 이 ITO는 금속이 아닌 전도성 산화물일 수 있다. 또한, 상기 회로 패턴이 은(Ag)을 사용하는 경우, 상기 배리어층은 상기 회로 패턴을 구성하는 은(Ag)이 절연층으로 침투하는 것을 방지할 수 있다.
또한, 실시 예에서는 회로 패턴 중 최외층에 배치되는 회로 패턴에 대해서도, 상기와 같은 배리어층을 형성한다. 이는, 상기 최외층의 회로 패턴을 구성하는 구리가 솔더 레지스트로 마이그레이션되는 것을 방지할 수 있다.
또한, 실시 예에서는 ETS (Embedded Trace Substrate) 구조에서, 매립 패턴의 표면 위로 상기 배리어층의 일부가 배치된다. 이때, 상기 배리어층은 상기 매립 패턴의 표면 위로 돌출되어 배치되고, 이는 소자 실장을 위한 솔더층이 배치되는 실장패드의 기능을 할 수 있다. 즉, ETS 구조에서, 종래에는 매립 패턴이 미세 패턴으로 형성됨에 따라, 단순 패턴만으로 실장 패드의 기능을 할 수 없었고, 이에 따라 절연층의 내부에 매립 또는 절연층의 표면 위로 돌출되는 구조의 별도의 실장 패드를 형성해야만 했다. 이때, 상기 실장 패드가 절연층 내부에 매립되는 경우, 상기 실장 패드의 폭에 의한 미세 패턴의 간격이 넓어지고 이에 따른 회로 집적도에 문제가 있었다. 또한, 상기 실장 패드가 상기 절연층 외부로 돌출되는 구조의 경우, 이를 형성하기 위한 별도의 공정을 진행해야만 했다. 이에 반하여, 실시 예에서는 매립 패턴 상에 상기 배리어층을 형성함에 있어, 상기 배리어층의 일부가 절연층의 표면 위로 돌출된 구조를 가지고 있으며, 이에 따라 상기 배리어층을 실장 패드로 이용할 수 있고, 이에 따른 제조 공정을 간소화할 수 있다.
도 1은 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 실시 예에 따른 비아를 포함하는 회로 기판을 나타낸 도면이다.
도 3 내지 도 15는 도 1에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시 예에 따른 회로 기판을 나타낸 도면이다.
본 발명의 설명에 앞서, 최근에는 5G 기술이 발달되면서, 이를 반영할 수 있는 회로 기판에 관심이 고조되고 있다. 이때, 5G 기술이 적용되기 위해서는 회로 기판이 고다층 구조를 가져야 하며, 이에 따른 회로 패턴이 미세화되어야 한다. 그러나, 비교 예에서는 미세 패턴을 형성하는 것은 가능하지만, 이를 안정하게 보호할 수 없는 문제점이 있다. 예를 들어, 5G를 위한 회로 기판에 적용되는 회로 패턴은 선폭이 좁아지고 있고, 이에 따른 패턴 간의 간격이 좁아지고 있다. 그러나, 종래에는 미세 패턴을 형성하는 것은 가능하나, 상기 미세 패턴을 구성하는 금속물질의 마이그레이션이 발생하는 경우, 이를 억제할 수 없으며, 이에 따른 신뢰성 문제를 가지고 있다. 이에 따라, 실시 예에서는 이러한 신뢰성 문제를 해결할 수 있는 새로운 구조의 회로 기판을 제공하도록 한다.
구체적으로, 도 1을 참조하면, 회로 기판은 절연층(140), 제1 회로 패턴(130), 제1 배리어층(120, 130), 제2 회로 패턴(160), 제2 배리어층(150, 170), 제1 보호층(180) 및 제2 보호층(185)을 포함한다.
도 1의 설명에 앞서, 실시 예에 따른 회로 기판은 절연층을 기준으로 다층 구조를 가질 수 있다. 즉, 도 1에서의 회로 기판은 단일 절연층을 포함하는 것으로 도시하였으나, 실시 예는 이에 한정되지 않는다. 예를 들어, 실시 예에서의 회로 기판은 복수의 절연층을 포함할 수 있다. 예를 들어, 도 1의 절연층(140)은 복수의 절연층 중 제1 최외측의 절연층을 나타낸 것일 수 있고, 제1 회로 패턴(130)은 상기 제1 최외측의 절연층 상에 돌출된 제1 외층 회로 패턴을 나타낸 것일 수 있다. 예를 들어, 도 1의 절연층(140)은 복수의 절연층 중 제2 최외측의 절연층을 나타낸 것일 수 있고, 제2 회로 패턴(160)은 상기 제2 최외측의 절연층 내에 매립된 제2 외층 회로 패턴을 나타낸 것일 수 있다.
절연층(140)은 복수의 적층 구조에서, 어느 하나의 특정 층을 나타낸 것일 수 있다. 절연층(140)은 배선을 변경할 수 있는 전기 회로가 편성되어 있는 기판으로, 표면에 회로 패턴들을 형성할 수 있는 절연 재료료 만들어진 프린트, 배선판, 및 절연 기판을 모두 포함할 수 있다.
예를 들어, 절연층(140)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다. 예를 들어, 상기 절연층(140)은 유리 또는 플라스틱을 포함할 수 있다. 자세하게, 상기 절연층(140)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함하거나, 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함하거나 사파이어를 포함할 수 있다.
또한, 상기 절연층(140)은 광등방성 필름을 포함할 수 있다. 일례로, 상기 절연층(140)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA) 등을 포함할 수 있다.
또한, 상기 절연층(140)은 부분적으로 곡면을 가지면서 휘어질 수 있다. 즉, 절연층(140)은 부분적으로는 평면을 가지고, 부분적으로는 곡면을 가지면서 휘어질 수 있다. 자세하게, 상기 절연층(140)은 끝단이 곡면을 가지면서 휘어지거나 랜덤한 곡률을 포함한 표면을 가지며 휘어지거나 구부러질 수 있다. 이에 따라, 실시 예에서의 회로 기판은 다양한 형상을 가지는 전자 디바이스에 적용 가능하다.
또한, 상기 절연층(140)은 유연한 특성을 가지는 플렉서블(flexible) 기판일 수 있다. 또한, 상기 절연층(140)은 커브드(curved) 또는 벤디드(bended) 기판일 수 있다. 이때, 절연층(140)은 회로 설계를 근거로 회로부품을 접속하는 전기배선을 배선 도형으로 표현하며, 절연물 상에 전기도체를 재현할 수 있다. 또한 절연층(140)은 전기 부품을 탑재하고 이들을 회로적으로 연결하는 배선을 형성할 수 있으며, 부품의 전기적 연결기능 외의 부품들을 기계적으로 고정시켜줄 수 있다.
절연층(140)의 표면에는 회로 패턴이 배치될 수 있다.
일 예로, 절연층(140)의 하면에는 제1 회로 패턴(130)이 배치될 수 있다.
또한, 절연층(140)의 상면에는 제2 회로 패턴(160)이 배치될 수 있다.
상기 제1 회로 패턴(130)은 상기 절연층(140)의 하부에 매립되어 형성될 수 있다. 제1 회로 패턴(130)의 측면은 상기 절연층(140)으로 둘러싸일 수 있다. 다만, 상기 제1 회로 패턴(130)의 측면은 상기 절연층(140)과 접촉하지 않을 수 있다. 즉, 상기 제1 회로 패턴(130)의 측면과 상기 절연층(140) 사이에는 제1 배리어층의 제1-2 부분(120)이 위치할 수 있다. 따라서, 상기 제1 회로 패턴(130)의 측면은 상기 제1 배리어층의 제1-2 부분(120)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
또한, 제1 회로 패턴(130)의 상면은 상기 절연층(140)의 내에 위치할 수 있다. 명확하게, 상기 제1 회로 패턴(130)의 상면은 상기 절연층(140)의 하면보다 높게 위치할 수 있다. 한편, 상기 제1 회로 패턴(130)의 상면은 상기 절연층(140)과 접촉하지 않을 수 있다. 즉, 상기 제1 회로 패턴(130)의 상면과 상기 절연층(140) 사이에는 상기 제1 배리어층의 제1-2 부분(120)이 위치할 수 있다. 따라서, 상기 제1 회로 패턴(130)의 상면은 상기 제1 배리어층의 제1-2 부분(120)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
상기 제1 회로 패턴(130)의 하면은 상기 절연층(140)의 하면과 동일 평면 상에 위치할 수 있다.
상기와 같이, 제1 회로 패턴(130)의 상면, 하면 및 측면은 상기 절연층(140)과 접촉하지 않는다. 이에 따라, 실시 예에서는 상기 제1 회로 패턴(130)을 구성하는 금속물질이 상기 절연층(140)으로 마이그레이션되는 문제를 해결할 수 있다.
즉, 상기 제1 회로 패턴(130)은 상기 절연층(140)의 하부에 매립되어 배치되어 있지만, 상기 제1 배리어층의 제1-2 부분(120)에 의해 상기 절연층(140)과 직접 접촉하지 않을 수 있다. 즉, 상기 제1 회로 패턴(130)의 측면 및 상면과 상기 절연층(140) 사이에는 상기 제1 배리어층의 제1-2 부분(120)이 위치할 수 있다. 따라서, 상기 제1 회로 패턴(130)의 측면과 상면은 상기 제1 배리어층의 상기 제1-2 부분(120)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
제2 회로 패턴(160)은 절연층(140)의 상면 위에 돌출되어 배치된다. 이때, 상기 제2 회로 패턴(160)은 상기 절연층(140)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면으로부터 일정 간격 이격되어 위치할 수 있다. 즉, 상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면보다 높게 위치할 수 있다. 구체적으로, 상기 제1 회로 패턴(130)의 하면과 상기 절연층(140)의 상면 사이에는 제2 배리어층의 제2-1 부분(150)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 하면은 상기 제2 배리어층의 상기 제2-1 부분(150)의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
즉, 상기 제2 회로 패턴(160)은 상기 절연층(140)의 상면 위에 배치되어 있지만, 상기 제2 배리어층의 상기 제2-1 부분(150)에 의해 상기 절연층(140)과 직접 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 하면과 상기 절연층(140)의 상면 사이에는 상기 제2 배리어층의 제2-1 부분(150)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 하면은 상기 제2 배리어층의 상기 제1 부분의 두께만큼 상기 절연층(140)으로부터 이격될 수 있다.
상기와 같은 제1 회로 패턴(130) 및 제2 회로 패턴(160)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴(130) 및 제2 회로 패턴(160)은 전기 전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
그리고, 상기 제1 회로 패턴(130) 및 제2 회로 패턴(160)이 구리로 형성됨에 따라, 상기 절연층(140)으로 구리 이온이 침투하는 마이그레이션이 발생할 수 있다. 이때, 실시 예에서의 상기 제1 회로 패턴(130)과 절연층(140) 사이에는 제1 배리어층이 배치된다. 또한, 실시 예에서의 상기 제2 회로 패턴(160)과 절연층(140) 사이에는 제2 배리어층이 배치된다. 이에 따라, 실시 예에서는 상기 구리 이온이 상기 절연층(140)으로 침투하는 마이그레이션 발생을 방지할 수 있으며, 이에 따른 미세 패턴의 신뢰성을 향상시킬 수 있다.
한편, 상기 절연층(140)의 하면에는 제1 보호층(180)이 배치된다. 또한, 절연층(140)의 상면에는 제2 보호층(185)이 배치된다.
상기 제1 보호층(180) 및 제2 보호층(182)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(180) 및 제2 보호층(185)은 솔더 레지스트일 수 있다.
상기 제1 보호층(180)은 상기 절연층(140)의 하면에 배치되어 상기 제1 회로 패턴(130)을 보호할 수 있다.
예를 들어, 제1 보호층(180)은 상기 제1 회로 패턴(130)의 하면을 보호할 수 있다. 이때, 상기 제1 회로 패턴(130)은 상기 제1 회로 패턴(130)과 직접적으로 접촉하지 않을 수 있다.
상기 제2 보호층(185)은 제2 회로 패턴(160)을 덮으며 배치될 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면은 상기 제2 보호층(185)으로 둘러싸일 수 있다. 다만, 상기 제2 회로 패턴(160)의 측면은 상기 제2 보호층(185)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면과 상기 제2 보호층(185) 사이에는 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 측면은 상기 제2 배리어층의 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
또한, 제2 회로 패턴(160)의 상측 중 적어도 일부는 상기 제2 보호층(185)에 의해 덮일 수 있다. 즉, 상기 제2 회로 패턴(160)의 상면은 상기 제2 보호층(185)의 상면보다 낮게 위치할 수 있다. 이때, 상기 제2 회로 패턴(160)의 상면은 상기 제2 보호층(185)과 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 상면과 상기 제2 보호층(185) 사이에는 상기 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 상면은 상기 제2 배리어층의 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
상기 제2 회로 패턴(160)의 하면은 상기 절연층(140)의 상면보다 높게 위치하면서, 상기 제2 보호층(185)의 하면보다 높게 위치할 수 있다.
상기와 같이, 제2 회로 패턴(160)의 상면, 하면 및 측면은 상기 절연층(140) 및 상기 제2 보호층(185)과 접촉하지 않는다. 이에 따라, 실시 예에서는 상기 제2 회로 패턴(160)을 구성하는 구리 이온이 상기 제2 보호층(185)으로 마이그레이션되는 문제를 해결할 수 있다.
즉, 상기 제2 회로 패턴(160)은 상기 절연층(140)의 상면 위로 돌출되어 상기 제2 보호층(185)에 의해 덮이지만, 상기 제2 배리어층의 제2-2 부분(170)에 의해 상기 제2 보호층(185)과 직접 접촉하지 않을 수 있다. 즉, 상기 제2 회로 패턴(160)의 측면 및 상면과 상기 제2 보호층(185) 사이에는 상기 제2 배리어층의 제2-2 부분(170)이 위치할 수 있다. 따라서, 상기 제2 회로 패턴(160)의 측면과 상면은 상기 제2 배리어층의 상기 제2-2 부분(170)의 두께만큼 상기 제2 보호층(185)으로부터 이격될 수 있다.
이하에서는, 상기 제1 배리어층과 제2 배리어층에 대해 설명하기로 한다.
제1 배리어층은 제1 회로 패턴(130)과 절연층(140)사이에 배치될 수 있다. 또한, 제1 배리어층은 제1 회로 패턴(130)과 제1 보호층(180) 사이에 배치될 수 있다.
구체적으로, 상기 제1 배리어층은, 상기 제1 회로 패턴(130)과 제1 보호층(180) 사이에 배치되는 제1-1 부분(110)을 포함한다. 또한, 상기 제1 배리어층은, 상기 제1 회로 패턴(130)과 절연층(140) 사이에 배치되는 제1-2 부분(120)을 포함한다.
상기 제1 배리어층의 제1-1 부분(110) 및 제1-2 부분(120)은 각각 복수의 층으로 구성될 수 있다.
즉, 제1 배리어층의 제1-1 부분(110)은 제1-1 금속층(111)을 포함한다. 상기 제1-1 금속층(111)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제1-1 금속층(111)은 제1 회로 패턴(130)을 구성하는 구리 이온이 제1 보호층(180)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제1 배리어층의 제1-1 부분(110)은 상기 제1 회로 패턴(130)의 하면과 상기 제1-1 금속층(111) 사이에 배치되는 제1-2 금속층(112)을 포함한다. 상기 제1-2 금속층(112)은 상기 제1-1 금속층(111)의 시드층일 수 있다. 또한, 상기 제1-2 금속층(112)은 상기 제1 회로 패턴(130)을 구성하는 구리 이온의 마이그레이션을 1차적으로 차단하는 기능을 할 수 있다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 이용하여 상기 제1-2 금속층(112)을 상기 제1 회로 패턴(130)과 상기 제1-1 금속층(111) 사이에 형성한다. 이때, 상기 제1-1 금속층(111)은 제1-1 팔라듐층이라고 할 수 있다. 또한, 제1-2 금속층(112)은 제1-1 금층이라고 할 수 있다.
상기 제1-2 금속층(112)은 상기 제1 회로 패턴(130)의 하면 아래에 제1 폭을 가지고 배치될 수 있다. 이때, 상기 제1-2 금속층(112)이 가지는 제1 폭은 상기 제1 회로 패턴(130)의 하면이 가지는 제2 폭보다 클 수 있다. 이에 따라, 상기 제1 회로 패턴(130)은 상기 제1 보호층(180)과 접촉하지 않을 수 있다.
상기 제1-1 금속층(111)은 상기 제1-2 금속층(112)의 하면 아래에 상기 제1-2 금속층(112)과 동일한 제1 폭을 가지고 배치될 수 있다.
즉, 제1 배리어층의 제1-2 부분(120)은 제2-1 금속층(121)을 포함한다. 상기 제2-1 금속층(121)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제2-1 금속층(111)은 제1 회로 패턴(130)을 구성하는 구리 이온이 상기 절연층(140)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제1 배리어층의 제1-2 부분(120)은 상기 제1 회로 패턴(130)의 측면 및 상면과 상기 제2-1 금속층(121) 사이에 배치되는 제2-2 금속층(122)을 포함한다. 상기 제2-2 금속층(122)은 상기 제2-1 금속층(121)의 시드층일 수 있다.
따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 포함하는 금속으로 구성된 제2-2 금속층(122)을 상기 제1 회로 패턴(130)의 측면 및 상면에 형성한다. 그리고, 상기 제2-1 금속층(121)은 상기 제2-2 금속층(122)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제2-1 금속층(121)은 제1-2 팔라듐층이라고 할 수 있다. 또한, 제2-2 금속층(122)은 제1-2 금층이라고 할 수 있다.
상기 제2-2 금속층(122)은 상기 제1 회로 패턴(130)의 측면 및 상면을 둘러싸며 배치될 수 있다. 또한, 상기 제2-1 금속층(121)은 상기 제2-2 금속층(122)을 둘러싸며 배치될 수 있다.
한편, 상기 제1-2 금속층(112)의 상면은 상기 제1 회로 패턴(130)의 하면과 접촉하는 제1 영역을 포함할 수 있다. 또한, 상기 제1-2 금속층(112)의 상면은 상기 제2-1 금속층(121)과 접촉하는 제2 영역을 포함할 수 있다. 또한, 상기 제1-2 금속층(112)의 상면은 상기 제2-2 금속층(122)과 접촉하는 제3 영역을 포함할 수 있다. 이에 따라, 실시 예에서의 제1-1 금속층(111)은 상기 제1 회로 패턴(130), 상기 제2-1 금속층(121), 및 상기 제2-2 금속층(122)과 접촉하지 않을 수 있다.
제2 배리어층은 제2 회로 패턴(160)과 절연층(140)사이에 배치될 수 있다. 또한, 제2 배리어층은 제2 회로 패턴(160)과 제2 보호층(185) 사이에 배치될 수 있다.
구체적으로, 상기 제2 배리어층은, 상기 제2 회로 패턴(160)과 절연층(140) 사이에 배치되는 제2-1 부분(150)을 포함한다. 또한, 상기 제2 배리어층은, 상기 제2 회로 패턴(160)과 제2 보호층(185) 사이에 배치되는 제2-2 부분(170)을 포함한다.
상기 제2 배리어층의 제2-1 부분(150) 및 제2-2 부분(170)은 각각 복수의 층으로 구성될 수 있다.
즉, 제2 배리어층의 제2-1 부분(150)은 제3-1 금속층(151)을 포함한다. 상기 제3-1 금속층(151)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제3-1 금속층(151)은 제2 회로 패턴(160)을 구성하는 구리 이온이 절연층(140)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제2 배리어층의 제2-1 부분(150)은 상기 제2 회로 패턴(160)의 하면과 상기 제3-1 금속층(151) 사이에 배치되는 제3-2 금속층(152)을 포함한다. 상기 제3-2 금속층(152)은 상기 제3-1 금속층(151)의 시드층일 수 있다. 따라서, 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 포함한 제3-2 금속층(152)을 상기 제2 회로 패턴(160)의 하면에 형성한다. 그리고, 상기 제3-1 금속층(151)은 상기 제3-2 금속층(152)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제3-1 금속층(151)은 제2-1 팔라듐층이라고 할 수 있다. 또한, 제3-2 금속층(152)은 제2-1 금층이라고 할 수 있다.
상기 제3-2 금속층(152)은 상기 제2 회로 패턴(160)의 하면 아래에 제1 폭을 가지고 배치될 수 있다. 이때, 상기 제3-2 금속층(152)이 가지는 제1 폭은 상기 제2 회로 패턴(160)의 하면이 가지는 제2 폭보다 클 수 있다. 이에 따라, 상기 제2 회로 패턴(160)은 상기 절연층(140)과 접촉하지 않을 수 있다.
상기 제3-1 금속층(151)은 상기 제3-2 금속층(152)의 하면 아래에 상기 제3-2 금속층(152)과 동일한 제1 폭을 가지고 배치될 수 있다.
즉, 제2 배리어층의 제2-2 부분(170)은 제4-1 금속층(171)을 포함한다. 상기 제4-1 금속층(171)은 팔라듐(Pd)을 포함하는 금속물질로 형성될 수 있다. 상기 제2-1 금속층(111)은 제2 회로 패턴(160)을 구성하는 구리 이온이 상기 제2 보호층(185)으로 마이그레이션되는 것을 방지하는 기능을 할 수 있다.
또한, 제2 배리어층의 제2-2 부분(170)은 상기 제2 회로 패턴(160)의 측면 및 상면과 상기 제4-1 금속층(171) 사이에 배치되는 제4-2 금속층(172)을 포함한다. 상기 제4-2 금속층(172)은 상기 제4-1 금속층(171)의 시드층일 수 있다. 실시 예에서는 그레인 사이즈가 상대적으로 큰 금(Au)을 포함하는 제4-2 금속층(172)을 상기 제2 회로 패턴(160)의 측면 및 상면에 형성한다. 그리고, 상기 제4-1 금속층(171)은 상기 제4-2 금속층(172)을 시드층으로 도금을 진행하여 형성될 수 있다. 이때, 상기 제4-1 금속층(171)은 제2-2 팔라듐층이라고 할 수 있다. 또한, 제4-2 금속층(172)은 제2-2 금층이라고 할 수 있다.
상기 제4-2 금속층(172)은 상기 제2 회로 패턴(160)의 측면 및 상면을 둘러싸며 배치될 수 있다. 또한, 상기 제4-1 금속층(171)은 상기 제4-2 금속층(172)을 둘러싸며 배치될 수 있다.
한편, 상기 제3-2 금속층(152)의 상면은 상기 제2 회로 패턴(160)의 하면과 접촉하는 제1 영역을 포함할 수 있다. 또한, 상기 제3-2 금속층(152)의 상면은 상기 제4-1 금속층(171)과 접촉하는 제2 영역을 포함할 수 있다. 또한, 상기 제3-2 금속층(152)의 상면은 상기 제4-2 금속층(172)과 접촉하는 제3 영역을 포함할 수 있다. 이에 따라, 실시 예에서의 제3-1 금속층(151)은 상기 제2 회로 패턴(160), 상기 제4-1 금속층(171), 및 상기 제4-2 금속층(172)과 접촉하지 않을 수 있다.
상기와 같은 실시 예에서는 절연층 및 회로 패턴을 포함하는 회로 기판을 제공한다. 이때, 상기 회로 패턴은 구리를 포함하는 금속 물질로 형성된다. 이때, 상기 구리를 포함하는 금속물질로 형성된 회로 패턴은 상기 절연층과 직접 접촉하지 않는다. 이를 위해, 상기 회로 패턴의 주위에는 배리어층이 배치된다. 예를 들어, 실시 예에서는 회로 패턴의 주위를 감싸며 배치되고 금(Au)을 포함하는 금 금속층과, 상기 금 금속층의 주위를 감싸며 배치되고 팔라듐(Pd)을 포함하는 팔라듐 금속층을 포함한다. 상기 팔라듐 금속층은 상기 회로패턴을 구성하는 구리가 상기 절연층쪽으로 침투하는 것을 방지할 수 있으며, 이에 따른 구리 마이그레이션 발생을 억제하여 신뢰성을 향상시킬 수 있다. 또한, 금 금속층은 상기 팔라듐 금속층의 형성을 위해 상기 팔라듐 금속층과 상기 회로 패턴 사이에 배치된다. 이때, 상기 금 금속층은 그레인 사이즈가 다른 층 대비 큰 금(Au)을 포함하며, 이에 따라 상기 팔라듐 금속층을 안정적으로 형성할 수 있는 효과를 가져온다.
또한, 실시 예에서는 회로 패턴 중 최외층에 배치되는 회로 패턴에 대해서도, 상기와 같은 배리어층을 형성한다. 이는, 상기 최외층의 회로 패턴을 구성하는 구리가 솔더 레지스트로 마이그레이션되는 것을 방지할 수 있다.
또한, 실시 예에서는 ETS 구조에서, 매립 패턴의 표면 위로 상기 배리어층의 일부가 배치된다. 이때, 상기 배리어층은 상기 매립 패턴의 표면 위로 돌출되어 배치되고, 이는 소자 실장을 위한 솔더층이 배치되는 실장패드의 기능을 할 수 있다. 즉, ETS 구조에서, 종래에는 매립 패턴이 미세 패턴으로 형성됨에 따라, 단순 패턴만으로 실장 패드의 기능을 할 수 없었고, 이에 따라 절연층의 내부에 매립 또는 절연층의 표면 위로 돌출되는 구조의 별도의 실장 패드를 형성해야만 했다. 이때, 상기 실장 패드가 절연층 내부에 매립되는 경우, 상기 실장 패드의 폭에 의한 미세 패턴의 간격이 넓어지고 이에 따른 회로 집적도에 문제가 있었다. 또한, 상기 실장 패드가 상기 절연층 외부로 돌출되는 구조의 경우, 이를 형성하기 위한 별도의 공정을 진행해야만 했다. 이에 반하여, 실시 예에서는 매립 패턴 상에 상기 배리어층을 형성함에 있어, 상기 배리어층의 일부가 절연층의 표면 위로 돌출된 구조를 가지고 있으며, 이에 따라 상기 배리어층을 실장 패드로 이용할 수 있고, 이에 따른 제조 공정을 간소화할 수 있다.
도 2는 실시 예에 따른 비아를 포함하는 회로 기판을 나타낸 도면이다.
한편, 도 1에서는 회로 패턴에 대해서만 설명하였지만, 실시 예에서의 회로 기판(100A)은 절연층(140) 내에 배치되는 비아(190)를 포함할 수 있다.
도 2를 참조하면, 상기 비아(190)는 절연층(140)을 관통하며 형성될 수 있다. 구체적으로, 비아(190)는 제1 회로 패턴(130)과 제2 회로 패턴(160) 사이를 전기적으로 연결할 수 있다. 이때, 상기 비아(190)는 구리를 포함하는 금속물질로 형성될 수 있다. 이에 따라, 상기 비아(190)를 구성하는 구리 이온이 절연층(140)으로 마이그레이션될 수 있다. 따라서, 실시 예에서의 비아(190)는 수평 방향으로 3층 구조를 가질 수 있다. 즉, 비아(190)는 절연층(140)을 관통하는 비아 홀(미도시) 내에 금속 물질을 도금하여 형성될 수 있다.
이때, 실시 예에서는 비아 홀이 형성되면, 상기 비아 홀의 내벽에 제5-1 금속층(191)을 우선적으로 형성한다. 상기 제5-1 금속층(191)은 팔라듐을 포함하는 금속으로 형성될 수 있다.
또한, 상기 비아(190)는 상기 제5-1 금속층(191)의 내측면에 형성되는 제5-2 금속층(192)을 포함할 수 있다. 상기 제5-2 금속층(192)을 금을 포함할 수 있다.
또한, 상기 비아(190)는 제5-3 금속층(193)을 포함할 수 있다. 제5-3 금속층(193)은 구리를 포함할 수 있다. 제5-3 금속층(193)은 상기 비아 홀의 내부를 채우며 형성될 수 있다. 즉, 실시 예에서는 상기 제5-3 금속층(193)만을 이용하여 상기 비아 홀 내부를 채우는 것이 아니라, 상기 제5-1 금속층(191) 및 제5-2 금속층(192)을 형성한 이후에, 상기 제5-3 금속층(193)을 형성한다. 이에 따라, 상기 제5-3 금속층(193)을 구성하는 구리 이온이 상기 절연층(140)으로 마이그레이션되는 것을 방지할 수 있도록 한다.
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다. 도 3 내지 도 15는 도 1에 도시된 회로 기판의 제조 방법을 공정순으로 나타낸 도면이다.
도 3을 참조하면, 회로 기판의 제조를 위해, 기초 자재인 캐리어 보드(210)를 준비한다. 상기 캐리어 보드(210)는 절연 부재(211) 및 상기 절연 부재(211) 상에 배치되는 금속층(212)을 포함할 수 있다.
이때, 도면 상에는 금속층(212)이 절연 부재(211)의 일면에만 배치되는 것으로 도시하였으나, 이에 한정되지는 않는다. 즉, 금속층(212)은 절연 부재(211)의 양면에 배치될 수 있으며, 이에 따라 상기 절연 부재(211)의 양측에서 복수의 회로 기판을 동시에 제조할 수 있을 것이다.
다음으로, 도 4를 참조하면, 상기 캐리어 보드(210) 상에 제1 배리어층을 구성하는 제1-1 부분(110)을 형성한다.
즉, 상기 제1 배리어층의 제1-1 부분(110)은 상기 캐리어 보드(210) 상에 배치되는 제1-1 금속층(111) 및 상기 제1-1 금속층(111) 상에 배치되는 제1-2 금속층(112)을 포함한다.
상기 제1-1 금속층(111)을 팔라듐을 포함할 수 있다. 또한, 제1-2 금속층(112)을 금을 포함할 수 있다. 상기 제1-1 금속층(111) 및 상기 제1-2 금속층(112)은 화학동도금 공정을 통해 형성될 수 있다.
다음으로, 도 5를 참조하면, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110) 상에 제1 마스크(M1)를 형성한다. 상기 제1 마스크(M1)는 제1 회로 패턴(130)이 형성될 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
그리고, 실시 예에서는 상기 제1 배리어층의 제1 부분을 시드층으로 도금을 진행하여, 상기 제1 마스크(M1)의 개구부를 채우는 제1 회로 패턴(130)을 형성한다.
다음으로, 도 6을 참조하면, 실시 예에서는 상기 제1 마스크(M1)를 제거하고, 상기 제1 배리어층의 제1-1 부분(110) 상에 제2 마스크(M2)를 형성한다. 상기 제2 마스크(M2)는 제1 배리어층의 제1-2 부분(120) 중 제2-2 금속층(122)이 형성될 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
그리고, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110)을 시드층으로 도금을 진행하여, 상기 제2 마스크(M2)의 개구부를 채우는 제2-2 금속층(122)을 형성한다.
다음으로, 도 7을 참조하면, 실시 예에서는 상기 제2 마스크(M2)를 제거하고, 상기 제1 배리어층의 제1-1 부분(110) 상에 제3 마스크(M3)를 형성한다. 상기 제3 마스크(M3)는 제1 배리어층의 제1-2 부분(120) 중 제2-1 금속층(121)이 형성될 영역을 노출하는 개구부(미도시)를 포함할 수 있다.
그리고, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110)을 시드층으로 도금을 진행하여, 상기 제3 마스크(M3)의 개구부를 채우는 제2-1 금속층(121)을 형성한다.
다음으로, 도 8을 참조하면, 실시 예에서는 상기 제1 배리어층 상에 상기 제1 회로 패턴(130)을 덮는 절연층(140)을 형성한다.
다음으로, 도 9를 참조하면, 상기 절연층(140) 상에 제2 배리어층을 구성하는 제2-1 부분(150)을 형성한다.
즉, 상기 제2 배리어층의 제2-1 부분(150)은 상기 절연층(140) 상에 배치되는 제3-1 금속층(151) 및 상기 제3-1 금속층(151) 상에 배치되는 제3-2 금속층(152)을 포함한다.
상기 제3-1 금속층(151)을 팔라듐을 포함할 수 있다. 또한, 제3-2 금속층(152)을 금을 포함할 수 있다. 상기 제3-1 금속층(151) 및 상기 제3-2 금속층(152)은 화학동도금 공정을 통해 형성될 수 있다.
다음으로, 도 10을 참조하면, 도 5 내지 도 7의 공정을 순차적으로 재차 진행하여, 상기 제2 배리어층의 제2-1 부분(150) 상에 제2 회로 패턴(160)을 형성하고, 상기 제2 회로 패턴(160) 상에 제2 배리어층의 제2-2 부분(170)을 형성한다. 상기 제2 배리어층의 제2-2 부분(170)은 제4-1 금속층(171) 및 제4-2 금속층(172)을 포함한다.
다음으로, 도 11을 참조하면, 실시 예에서는 상기 제2 배리어층의 제2-1 부분(150)의 일부를 제거하는 공정을 진행할 수 있다.
다음으로, 도 12를 참조하면, 실시 예에서는 상기 캐리어 보드(210)를 제거하는 공정을 진행할 수 있다.
다음으로, 도 13을 참조하면, 실시 예에서는 상기 제1 배리어층의 제1-1 부분(110)의 일부를 제거하는 공정을 진행할 수 있다.
다음으로, 도 14를 참조하면, 실시 예에서는 절연층(140)의 하면에 제1 보호층(180)을 형성하고, 상기 절연층(140)의 상면에 제2 보호층(185)을 형성하는 형성하는 공정을 진행할 수 있다.
즉, 상기 절연층(140)의 하면에는 제1 보호층(180)이 배치된다. 또한, 절연층(140)의 상면에는 제2 보호층(185)이 배치된다.
상기 제1 보호층(180) 및 제2 보호층(182)은 SR(Solder Resist), 산화물 및 Au 중 어느 하나 이상을 이용하여, 적어도 하나 이상의 층으로 형성될 수 있다. 바람직하게, 상기 제1 보호층(180) 및 제2 보호층(185)은 솔더 레지스트일 수 있다.
한편, 도 15를 참조하면, 다른 실시 예에서의 제1 보호층(180A)은 상기 제1 배리어층의 제1-1 부분(110)의 일부를 노출하는 개구부(미도시)를 포함할 수 있다.
또한, 다른 일 실시 예에서의 제2 보호층(185A)은 상기 제2 배리어층의 제2-2 부분(170)의 일부를 노출하는 개구부를 포함할 수 있다.
이에 따라, 실시 예에서는 상기 제1 회로 패턴(130)을 감싸는 제1 배리어층과, 상기 제2 회로 패턴(160)을 감싸는 제2 배리어층을 형성할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층의 제1 면에 배치된 제1 회로 패턴;
    상기 절연층의 제1 면에 배치되는 제1 솔더 레지스트; 및
    상기 제1 솔더 레지스트와 상기 제1 회로 패턴 사이에 배치되는 제1-1 부분과, 상기 절연층과 상기 제1 회로 패턴 사이에 배치되는 제1-2 부분을 포함하는 제1 배리어층을 포함하고,
    상기 제1 배리어층의 제1-1 부분은,
    상기 제1 회로 패턴의 하면에 배치되는 제1-1 금(Au) 층과,
    상기 제1-1 금(Au)층의 하면에 배치되는 제1-1 팔라듐(Pd) 층을 포함하고,
    상기 제1 배리어층의 제1-2 부분은,
    상기 제1 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제1-2 금(Au) 층과,
    상기 제1-2 금(Au)층을 둘러싸며 배치되는 제1-2 팔라듐(Pd) 층을 포함하고,
    상기 제1 회로 패턴은 상기 제1 배리어층의 제1-1 부분 및 제1-2 부분에 의해 상기 제1 솔더 레지스트 및 상기 절연층과 접촉하지 않는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1-1 금(Au)층은 제1 폭을 가지고,
    상기 제1 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가지는
    회로 기판.
  3. 제2항에 있어서,
    상기 제1-1 금(Au)층의 하면은,
    상기 제1 회로 패턴의 하면과 접촉하는 제1 영역과,
    상기 제1-2 팔라듐(Pd) 층과 접촉하는 제2 영역과,
    상기 제1-2 금(Au) 층과 접촉하는 제3 영역을 포함하는,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 회로 패턴은,
    상기 절연층의 하부 영역 내에 배치되는
    회로 기판.
  5. 제4항에 있어서,
    상기 제1 회로 패턴의 하면은 상기 절연층의 하면과 동일 평면 상에 위치하고,
    상기 제1 배리어층의 상기 제1-1 부분은, 상기 절연층의 하면으로부터 아래로 돌출되어 배치되는
    회로 기판.
  6. 제1항에 있어서,
    상기 절연층의 제2 면에 배치된 제2 회로 패턴;
    상기 절연층의 제2 면에 배치되는 제2 솔더 레지스트; 및
    상기 절연층과 상기 제2 회로 패턴 사이에 배치되는 제2-1 부분과, 상기 제2 솔더 레지스트와 상기 제2 회로 패턴 사이에 배치되는 제2-2 부분을 포함하는 제2 배리어층을 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제2 배리어층의 제2-1 부분은,
    상기 제2 회로 패턴의 하면에 배치되는 제2-1 금(Au) 층과,
    상기 제2-1 금(Au)층의 하면과 상기 절연층의 상면 사이에 배치되는 제2-1 팔라듐(Pd) 층을 포함하고,
    상기 제2 배리어층의 제2-2 부분은,
    상기 제2 회로 패턴의 측면 및 상면을 둘러싸며 배치되는 제2-2 금(Au) 층과,
    상기 제2-2 금(Au)층을 둘러싸며 배치되는 제2-2 팔라듐(Pd) 층을 포함하고,
    상기 제2 회로 패턴은 상기 제2 배리어층의 제2-1 부분 및 제2-2 부분에 의해 상기 절연층 및 상기 제2 솔더 레지스트와 접촉하지 않는,
    회로 기판.
  8. 제7항에 있어서,
    상기 제2-1 금(Au)층은 제1 폭을 가지고,
    상기 제2 회로 패턴의 하면은 상기 제1 폭보다 작은 제2 폭을 가지는
    회로 기판.
  9. 제8항에 있어서,
    상기 제2-1 금(Au)층의 하면은,
    상기 제2 회로 패턴의 하면과 접촉하는 제1 영역과,
    상기 제2-2 팔라듐(Pd) 층과 접촉하는 제2 영역과,
    상기 제2-2 금(Au) 층과 접촉하는 제3 영역을 포함하는,
    회로 기판.
  10. 제7항에 있어서,
    상기 제2 회로 패턴은,
    상기 절연층의 상면 위로 돌출되어 배치되는
    회로 기판.
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