DE102013018599A1 - Verfahren zur Einbettung eines CPU/GPU/LOGIC-Chips in ein Substrat einer Gehäuse-auf-Gehäuse-Struktur - Google Patents

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Abstract

Ausführungsformen der Erfindung stellen ein IC-System bereit, in welchem Niederleistungschips in unmittelbarer Nähe zu Hochleistungschips angeordnet werden können, ohne dass sie die Auswirkungen einer Überhitzung erleiden. In einer Ausführungsform kann das IC-System ein erstes Substrat, einen Hochleistungschip, der in dem ersten Substrat eingebettet ist, ein zweites Substrat, das auf einer Seite des ersten Substrats angeordnet ist, wobei das erste Substrat und das zweite Substrat in elektrischer Verbindung miteinander stehen, und einen Niederleistungschip aufweisen, der auf dem zweiten Substrat angeordnet ist. In diversen Ausführungsformen ist eine Wärmeverteilungsschicht benachbart zu dem Hochleistungschip derart angeordnet, dass die von dem Hochleistungschip erzeugte Wärme wirksam in eine darunter liegende gedruckte Leiterplatte abgeleitet werden kann, die an dem ersten Substrat angebracht ist, wodurch eine Wärmeübertragung von dem Hochleistungschip in den Niederleistungschip verhindert wird. Daher kann die Lebensdauer des Niederleistungschips verlängert werden.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Ausführungsformen der vorliegenden Erfindung betreffen generell das Einbringen eines integrierten Schaltungschips in ein Gehäuse und insbesondere ein Gehäuse-auf-Gehäuse-(POP)Gehäusesystem mit einem Hochleistungschip und einem Chip mit geringer Leistung.
  • Beschreibung des Stands der Technik
  • Mit der Weiterentwicklung in der Elektronikindustrie gibt es zunehmende Anforderungen im Hinblick auf kleinere elektronische Geräte mit verbessertem Leistungsverhalten. Um eine höhere Integrationsdichte und eine kleinere Grundfläche elektronischer Komponenten zu erreichen, ist eine so genannte „Gehäuse-auf-Gehäuse-(POP)”-Technik entwickelt worden. POP ist eine dreidimensionale Gehäusetechnik, die zur vertikalen Stapelung mehrerer auf Trägerstreifen beruhenden Halbleitergehäusen aufeinander verwendet werden, wobei eine Schnittstelle zur Leitung von Signalen zwischen ihnen vorgesehen ist.
  • Die Minimierung der Dicke des Gehäuses ist eine Herausforderung für die erfolgreiche Umsetzung der POP-Technik, da im allgemeinen ein Kompromiss zwischen der Steuerung der Wärme der Chips und anderer Einrichtungen, die in dem Gehäuse enthalten sind, und dem Leistungsverhalten der Einrichtungen besteht. Insbesondere durch Anordnung von Speicherchips, passiven Einrichtungen und anderen Komponenten mit geringer Leistung eines IC-Gehäuses mit möglichst kleinem Abstand zu der zentralen Recheneinheit (CPU) und den anderen Einrichtungen mit hoher Leistung in einem IC-Gehäuse wird die Kommunikation zwischen Komponenten in dem IC-Gehäuse beschleunigt und die parasitären Effekte des Gehäuses werden verringert. Jedoch ist die von dem Hochleistungschip erzeugte Wärme dafür bekannt, dass sie Speicherchips und andere Einrichtungen, die in der Nähe angeordnet sind, nachteilig beeinflusst. Daher ist es in thermischer Hinsicht nicht möglich, Speicherchips und passive Einrichtungen direkt auf oder unter einer CPU oder einem anderen Hochleistungschip zu stapeln, wenn diese in einem einzelnen IC-Gehäuse untergebracht werden, da eine derartige Konfiguration notwendigerweise die Leistung des Hochleistungschips beschränkt oder das Leistungsverhalten der Speicherchips beeinflusst.
  • Wie das Vorhergehende zeigt, ist das, was im Stand der Technik benötigt wird, ein Gehäusesystem mit einer größeren Dichte an integrierten Schaltungen mit einer entsprechenden Verringerung der Gehäusegröße. Ferner besteht ein Bedarf für eine Anordnung eines Hochleistungschips und eines Chips mit geringer Leistung in einem vertikalen Stapel, wobei eine Wärmeübertragung zwischen den Chips verhindert wird.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Ausführungsformen der vorliegenden Erfindung geben ein IC-System an, in welchem ein oder mehrere Chips mit geringer Leistung bzw. Niederleistungschips in der Nähe von Hochleistungschips angeordnet werden können, ohne dass der Effekt der Überhitzung auftritt. In einer Ausführungsform umfasst das IC-System einen Hochleistungschip, der in einem ersten Gehäusesubstrat eingebettet ist, und einen Chip mit geringer Leistung bzw. einen Niederleistungschip, der auf einem zweiten Gehäusesubstrat angeordnet ist, das über dem ersten Gehäusesubstrat zur Bildung eines Stapels positioniert ist. Da Teile des ersten Gehäusesubstrats den eingebetteten Hochleistungschip thermisch von dem Niederleistungschip isolieren, kann der Niederleistungschip in der Nähe des Hochleistungschips angeordnet werden, ohne dass er überhitzt wird. In gewissen Ausführungsformen ist eine dünne Wärmeverteilungsschicht benachbart zu einer Seite des Hochleistungschips angeordnet, um Wärme des Hochleistungschips in das erste Gehäusesubstrat zu verteilen. In einem vergossenen POP-Gehäusesystem wird Wärme in dem ersten Gehäusesubstrat über Lotkugeln in eine darunter liegende gedruckte Leiterplatte (PCB) übertragen, die als eine Wärmesenke für das IC-System dient.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, dass ein Speicherchip oder ein anderer Niederleistungschip in unmittelbarer Nähe zu dem Hochleistungschip angeordnet werden kann, der in einem Gehäusesubstrat in dem gleichen IC-System eingebettet ist, ohne dass eine Überhitzung durch den Hochleistungschip erfolgt. Eine derartige unmittelbare Nähe reduziert vorteilhafterweise die Gesamtdicke des Gehäusesystems, so dass ein dünneres und leichteres Elektronikbauteile realisiert wird. Dadurch, dass eine wärmeverteilende Schicht benachbart zu dem Hochleistungschip angeordnet ist, kann die von dem Hochleistungschip erzeugte Wärme wirksam in die gedruckte Leiterplatte (PCB) abgeleitet werden, wodurch eine Wärmeübertragung von dem Hochleistungschip zu dem Niederleistungschip weiter verhindert wird. Somit wird die Lebensdauer des Niederleistungschips verlängert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Um die Art und Weise, in der die oben genannten Merkmale der vorliegenden Erfindung detailliert verstanden werden können, anzugeben, wird eine speziellere Beschreibung der Erfindung, die zuvor kurz zusammengefasst ist, mit Bezug zu Ausführungsformen angegeben, wovon einige in den angefügten Zeichnungen dargestellt sind. Es ist jedoch zu beachten, dass die angefügten Zeichnungen nur typische Ausführungsformen dieser Erfindung darstellen und daher so zu verstehen sind, dass sie ihren Schutzbereich nicht beschränken, da die Erfindung andere gleichermaßen wirksame Ausführungsformen zulässt.
  • 1 ist eine schematische Querschnittsansicht eines integrierten Schaltungs-(IC)Systems gemäß einer Ausführungsform der Erfindung.
  • 2 ist eine schematische Querschnittsansicht eines IC-Systems mit einem Wärmeverteilungsmechanismus, der benachbart zu einem Hochleistungschip angeordnet ist, um die thermische Durchlässigkeit von dem Hochleistungschip gemäß einer weiteren Ausführungsform der Erfindung zu verbessern.
  • 3 ist eine schematische Querschnittsansicht eines IC-Systems mit einem Wärmeverteilungsmechanismus, der benachbart zu einem Hochleistungschip angeordnet ist, um die thermische Durchlässigkeit ausgehend von dem Hochleistungschip gemäß einer noch weiteren Ausführungsform der Erfindung zu verbessern.
  • Der Klarheit halber wurden identische Bezugszeichen verwendet, wenn dies möglich ist, um identische Elemente zu bezeichnen, wenn sie in den Figuren in gleicher Weise auftreten. Es ist zu berücksichtigen, dass Merkmale einer Ausführungsform in andere Ausführungsformen integriert werden können, ohne dass dies explizit beschrieben ist.
  • DETAILLIERTE BESCHREIBUNG
  • 1 ist eine schematische Querschnittsansicht eines integrierten Schaltungs-(IC)Systems 100 gemäß einer Ausführungsform der Erfindung. Das IC-System 100 umfasst generell mehrere IC-Chips und/oder andere diskrete mikroelektronische Komponenten, und ist ausgebildet, die Chips und Komponenten elektrisch und mechanisch mit einer gedruckten Leiterplatte 190 zu verbinden. Das IC-System kann eine vertikale Kombination, d. h. eine gestapelte Konfiguration, aus einem oder mehreren Hochleistungschips 101 und einem oder mehreren Niederleistungschips 102, 105 sein, in welchem der eine oder die mehreren Niederleistungschips 102, 105 thermisch in Bezug auf den einen oder die mehreren Hochleistungschips 101 isoliert sind. Daher sind die Niederleistungschips 102, 105 nicht wesentlich durch die Wärme beeinflusst, die aus dem Hochleistungschip 101 stammt.
  • In dieser Offenbarung ist der Hochleistungschip 101 ein Hochleistungsprozessor, etwa eine zentrale Recheneinheit (CPU), eine grafische Verarbeitungseinheit (GPU), ein Anwendungsprozessor oder eine Logikeinrichtung, oder ein beliebiger IC-Chip, der genügend Wärme während des Betriebs erzeugt, um das Leistungsverhalten des Niederleistungschips 101 oder passiver Komponenten, die in dem IC-System 100 angeordnet sind, nachteilig zu beeinflussen. Beispielsweise ist ein Hochleistungschip typischerweise ein Chip, der mindestens 10 W Wärme oder mehr während des normalen Betriebs erzeugt. Andererseits ist der Niederleistungschip ein Chip, der nicht ausreichend Wärme während des Betriebs erzeugt, um das Leistungsverhalten benachbarter IC-Chips oder Komponenten nachteilig zu beeinflussen. Beispielsweise ist der Niederleistungschip ein IC-Chip, der Wärme in der Größenordnung von ungefähr 1 W, d. h. nicht mehr als ungefähr 5 W während des normalen Betriebs erzeugt. Niederleistungschips können passive Komponenten sein, die in dem IC-System 100 angeordnet sind, beispielsweise eine Speichereinrichtung, etwa ein RAM- oder Flash-Speicher, ein I/O-Chip, der nicht über 5 W im Normalbetrieb erzeugt.
  • In der in 1 gezeigten Ausführungsform umfasst das IC-System 100 einen Hochleistungschip 101, der in einem ersten Gehäusesubstrat 110 eingebettet ist, und einen Niederleistungschip 102, der auf einem zweiten Gehäusesubstrat 140 montiert ist. Die Niederleistungschips 102 können auf dem zweiten Gehäusesubstrat 140 durch eine elektrisch leitende Anschlussfläche 165 montiert sein. Wenn eine Packung aus Niederleistungschips verwendet wird, kann der oberste Niederleistungschip 105 auf dem unteren Niederleistungschip 102 mittels einer elektrisch leitenden Anschlussfläche 167 montiert werden. Das erste Gehäusesubstrat 110 ist im wesentlichen parallel und gegenüberliegend zu dem zweiten Gehäusesubstrat 140 angeordnet. Das zweite Gehäusesubstrat 140 ist über einer Oberseitenfläche 143 des ersten Gehäusesubstrats 110 angeordnet und ist elektrisch mit dem ersten Gehäusesubstrat 110 durch elektrische Verbindungen 142 verbunden. Die elektrischen Verbindungen 142 zwischen dem zweiten Gehäusesubstrat 140 und dem ersten Gehäusesubstrat 110 können hergestellt werden unter Anwendung einer beliebigen technisch machbaren Vorgehensweise, die im Stand der Technik bekannt ist, etwa durch einen Lothöker oder eine Lotkugel. Die elektrischen Verbindungen 142 können in physischem Kontakt mit entsprechenden Anschlussflächen bzw. Verbindungsflächen 145, die auf der Oberseitenfläche 143 des ersten Gehäusesubstrats 110 ausgebildet sind. Es ist hierin berücksichtigt, dass die elektrische Kommunikation zwischen dem zweiten Gehäusesubstrat 140 und dem ersten Gehäusesubstrat 110 auch hergestellt werden kann durch andere Verbindungstechniken, etwa durch eine Umkehr-Chip-Verbindungstechnik bzw. Flip-Chip-Verbindungstechnik oder durch eine Stift-Gitter-Array-(PGA-)Technik.
  • Der Niederleistungschip 102, der auf dem zweiten Gehäusesubstrat 140 montiert ist, kann in einem Vergussmaterial 148 eingekapselt sein, um die Niederleistungschips 102 zu schützen. Bei Bedarf kann die Zuverlässigkeit der elektrischen Verbindungen 142 verbessert werden, indem die elektrischen Verbindungen 142 mit einem Einkapselungsmaterial geschützt werden. Das Vergussmaterial oder Einkapselungsmaterial kann ein Harz sein, etwa Epoxydharz, Acrylharz, Silikonharz, Polyurethanharz, Polyamidharz, Polyimid-Harz, usw. Es können auch jegliche anderen technisch machbaren Gehäusetechniken eingesetzt werden, um den Niederleistungschip 102 oder die elektrischen Verbindungen 142 des Niederleistungschips 102 an dem ersten Gehäusesubstrat 110 zu schützen. Obwohl dies nicht gezeigt ist, ist hierin berücksichtigt, dass die obere Seite 150 des Materials 148, die von dem zweiten Gehäusesubstrat 140 abgewandt ist, mit einer Wärmesenke oder einem anderen Kühlmechanismus verbunden sein kann, um die thermische Durchlässigkeit des IC-Systems 100 zu erhöhen.
  • Der Niederleistungschip 102 ist gegenüberliegend zu dem Hochleistungschip 101 in einer gestapelten Konfiguration montiert und elektrisch mit dem Hochleistungschip 101 und der PCB 190 über leitende Bahnen 114 und leitende Durchführungen 123, die in dem Gehäusesubstrat 110 ausgebildet sind, verbunden. Die elektrische Verbindung zwischen dem Hochleistungschip 101 und dem ersten Gehäusesubstrat 110 kann hergestellt werden unter Anwendung eines beliebigen technisch machbaren Ansatzes, der im Stand der Technik bekannt ist. Zu beachten ist, dass die leitenden Bahnen 114 und die leitenden Durchführungen 123 und deren Aufbau anschauliche Möglichkeiten sind, die verwendet werden können, um den Hochleistungschip 101 mit externen Komponenten zu verbinden. Es kann eine beliebige bekannte elektrische Verbindung mit anderer Signalführungsanordnung/Konfiguration anstatt oder zusätzlich zu der Verwendung der leitenden Bahnen 114 und der leitenden Durchführungen 123 angewendet werden.
  • In der in 1 dargestellten Ausführungsform umfasst der Hochleistungschip 101 durch Silizium hindurchgehende Durchführungen (TSV) 125, die durch den Hochleistungschip 101 hindurch laufen und als Leistung-, Masse- und Signalverbindungen durch den Hochleistungschip 101 hindurch dienen. Die TSV 125 sind ausgebildet, schnelle elektrische Verbindungen zwischen dem Hochleistungschip 101 und dem ersten Gehäusesubstrat 110 bereitzustellen, das wiederum elektrische Verbindungen zwischen dem Hochleistungschip 101, dem Niederleistungschip 102 und der PCB 190 ermöglicht. Im Gegensatz zu Drahtverbindungstechniken, in denen die elektrischen Verbindungen, etwa Verbindungsflächen und dergleichen, auf einer einzelnen Seite des Hochleistungschip hergestellt werden und dicke Metalldrähte verwendet werden, um die Verbindungsflächen mit externer Schaltung zu verbinden, können die TSV 125 elektrische Verbindung zu Komponenten auf beiden Seiten des Hochleistungschips 101 herstellen. Mit den TSV 125 kann der Hochleistungschip 101 in dem IC-System 100 eingebettet werden, wie in 1 gezeigt ist, und es sind elektrische Verbindungen des Hochleistungschips 101 sowohl zu dem Niederleistungschip 102 (durch die leitenden Bahnen 114, die leitenden Durchführungen 123 und die elektrischen Verbindungen 142) und zu der PCB 190 (durch mehrere Gehäuseleitungen 180) möglich. Daher wird eine Verbindung mit sehr kurzer Weglänge zwischen dem Hochleistungschip 101 und dem Niederleistungschip 102 erreicht.
  • Kürzere Leitungslängen für Verbindungen zwischen Schaltungen führen zu einer schnelleren Signalausbreitung und zu einer Verringerung des Rauschens, des Übersprechens und anderer parasitärer Effekte. Auf dem Gebiet der IC-Gehäusetechnik werden parasitäre Effekte durch die Verbindung eines Chips zu externen Komponenten, beispielsweise IC-Verbindungsflächen, Verbindungsdrähte, Gehäuseleiter, leitende Bahnen und dergleichen hervorgerufen. Durch die Stapelung des Niederleistungschips 102 und des Hochleistungschips 101 in einer überlappenden Konfiguration, wie in 1 gezeigt ist, wird die Länge der Verbindungen zwischen dem Niederleistungschip 102 und dem Hochleistungschip 101 minimiert, und es werden derartige parasitäre Effekte stark reduziert. Ferner ist die gesamte „Grundfläche” des IC-Systems 100 minimal im Vergleich zu einem IC-Gehäuse, in welchem der Hochleistungschip 101 und der Niederleistungschip 102 nebeneinander auf der gleichen Seite eines Gehäusesubstrats angeordnet sind. Ferner verringert die Einbettung des Hochleistungschips 101 in das erste Gehäusesubstrat 110 die Dicke „H1” des IC-Systems 100 um mindestens 25 μm oder mehr im Vergleich zu dem konventionellen POP-Gehäusesystem, in welchem der Hochleistungschip auf der Oberseitenfläche 143 des ersten Gehäusesubstrats 110 montiert ist. Da der Hochleistungschip 101 näher an der PCB 190 liegt (die als eine Wärmesenke für das IC-System 100 dient) und Bereiche des ersten Gehäusesubstrats 110 als eine thermisch isolierenden Schicht dienen können, was höchst bedeutsam ist, ist der Niederleistungschip 102 thermisch von dem eingebetteten Hochleistungschip 101 isoliert, ohne dass eine negative Beeinflussung durch die Wärme, die von den Hochleistungschip 101 erzeugt wird, hervorgerufen wird.
  • Das erste Gehäusesubstrat 110 verleiht dem IC-System 100 strukturelle Steifigkeit und stellt eine elektrische Schnittstelle zur Leitung von Eingangs- und Ausgangssignalen sowie Leistung zwischen dem Hochleistungschip 101, dem Niederleistungschip 102 und der PCB 190 bereit. Das erste Gehäusesubstrat 110 kann ein Schichtsubstrat sein, das aus einem Stapel von Isolationsschichten 117 oder Laminaten aufgebaut ist, die auf der Oberseitenfläche 152 und der Unterseitenfläche 154 einer Kernschicht 119 aufgebaut sind, in welcher der Hochleistungschip 101 eingebettet ist. Die leitenden Bahnen 114 und die leitenden Durchführungen 123 sind zwischen den Isolationsschichten 117 so ausgebildet, dass eine elektrische Verbindung zwischen dem Hochleistungschip 101, dem Niederleistungschip 102 und der PCB 190 bereitgestellt wird. Der Hochleistungschip 101 kann in dem ersten Gehäusesubstrat 110 eingebettet werden, indem eine Aussparung oder eine abgesenkte Öffnung in der Kernschicht 119 unter Anwendung eines Nassätzprozesses oder Trockenätzprozesses gebildet wird. Die Aussparung oder abgesenkte Öffnung ist für die Aufnahme des Hochleistungschips 101 dimensioniert. Nachdem der Hochleistungschip 101 in der Kernschicht 119 eingebaut ist, werden die Isolationsschichten 117 und die elektrischen Verbindungen, etwa die leitenden Bahnen 114 und die leitenden Durchführungen 123, um den Hochleistungschip 101 herum gebildet. Obwohl dies hierin nicht erläutert ist, sollte vom Fachmann beachtet werden, dass die leitenden Bahnen 114 durch einen beliebigen geeigneten Prozess hergestellt werden können, etwa durch Ätzung einer Kupferfolie, die auf einer oder mehreren Schichten des ersten Gehäusesubstrats 110 aufgebracht ist. Die leitenden Durchführungen 123 können kupfergefüllten Durchführungen sein, die durch einen Elektroplattierungsprozess oder eine andere geeignete Technik hergestellt sind.
  • Der Hochleistungschip 101 kann an einer vorbestimmten Tiefe in dem ersten Gehäusesubstrat 110 angeordnet sein. Es kann in einigen Ausführungsformen vorteilhaft sein, den Hochleistungschip 101 an einer Höhe anzubringen, die näher an der PCB 190 liegt, um die Wärmeableitung in die PCB 190 zu verbessern. Es ist hierin auch mit eingeschlossen, dass der Hochleistungschip 101 nicht vollständig in dem ersten Gehäusesubstrat 110 eingebettet ist. Die Oberseitenfläche 152 des Hochleistungschips 101 kann bündig sein mit, geringfügig unter oder geringfügig über der Oberseitenfläche 143 des ersten Gehäusesubstrats 110 sein. Die Höhenlage des Hochleistungschips 101 kann von dem Prozessschema oder der Anwendung abhängen. In einer Ausführungsform kann der Hochleistungschip eine Dicke „T1” von ungefähr 100 μm bis ungefähr 200 μm, beispielsweise ungefähr 150 μm, aufweisen. Das erste Gehäusesubstrat 110 kann eine Dicke „T2” von ungefähr 300 μm bis ungefähr 500 μm, etwa ungefähr 400 μm, aufweisen. Ein dickeres oder dünneres Profil ist abhängig von der Anwendung ebenfalls möglich.
  • 2 ist eine schematische Querschnittsansicht eines IC-Systems 200 mit einem Wärmeverteilungsmechanismus, der benachbart zu einem Hochleistungschip angeordnet ist, um die thermische Durchlässigkeit ausgehend von dem Hochleistungschip gemäß einer weiteren Ausführungsform der Erfindung zu verbessern. Zu beachten ist, dass die elektrischen Verbindungen, etwa die leitenden Bahnen 114 und die leitenden Durchführungen 123, die in 1 gezeigt sind, vereinfacht sind und als 170 gekennzeichnet sind, oder zum leichteren Verständnis vollständig weggelassen sind. Das IC-System 200 gleicht in Aufbau und Funktion dem IC-System 100 mit der Ausnahme, dass eine Wärmeverteilungsschicht 202 in dem ersten Gehäusesubstrat 110 eingebettet ist. In der gezeigten Ausführungsform ist die Wärmeverteilungsschicht 202 als eine Schicht 209 in dem ersten Gehäusesubstrat 110 ausgebildet und ist in physischem Kontakt mit einer Oberseitenfläche 156 des Hochleistungschips 101 angeordnet, um eine rasche Wärmeableitung von dem Hochleistungschip 101 zu dem ersten Gehäusesubstrat 110 zu ermöglichen. Alternativ kann die Wärmeverteilungsschicht 202 durch einen Abstand von dem Hochleistungschip 101 getrennt sein. Die Wärmeverteilungsschicht 202 kann in Form einer Metallschicht mit einer höheren Wärmeleitfähigkeit als das erste Gehäusesubstrat 110 vorgesehen sein. In einer Ausführungsform ist die Wärmeverteilungsschicht 202 aus Kupfer oder einem anderen elektrisch leitenden Material, etwa Aluminium, Gold, Silber oder Legierungen aus zwei oder mehr Elementen aufgebaut. Die Wärmeverteilungsschicht 202 kann an der Oberseitenfläche 156 des Hochleistungschips 101 unter Anwendung einer leitenden Haftschicht (nicht gezeigt) befestigt sein, die aus einem leitenden Harz oder einer Paste hergestellt ist, um eine gute Wärmeleitung und eine sichere Haftung an dem Hochleistungschip 101 sicherzustellen.
  • Die Wärmeverteilungsschicht 202 ist ausgebildet, Wärmeenergie, die von dem Hochleistungschip 101 erzeugt wird, von dem Niederleistungschip 102 weg zu transportieren, wodurch die Wahrscheinlichkeit einer Überhitzung des Niederleistungschips 102 während des Betriebs des IC-Systems verringert wird. Die Wärmeverteilungsschicht 102 verteilt die Wärme in und durch das erste Gehäusesubstrat 202 entlang der Längsrichtung des ersten Gehäusesubstrat 110. Die Wärme wird dann an die PCB 190 über die Gehäuseleitungen 180 abgeführt. Aufgrund des vergrößerten Oberflächenbereichs der Wärmeverteilungsschicht 202 in dem ersten Gehäusesubstrat 110 für die Wärmeableitung kann die Wärmeenergie, die von den Hochleistungschip 101 erzeugt wird, effizienter in die PCB 190 abgeleitet werden.
  • Die Wärmeverteilungsschicht 202 kann seitlich in einer Ebene parallel zu der Oberseitenfläche 156 des ersten Gehäusesubstrats 110 erstreckt sein. Die Wärmeverteilungsschicht 202 kann unter Anwendung eines Elektroplattierungsprozesse, eines physikalischen Dampfabscheideprozesses (PVD) oder mittels einer anderen geeigneten Abscheidetechnik während der Herstellung des ersten Gehäusesubstrats 110 gebildet werden. Die Wärmeverteilungsschicht 202 kann eine Länge „L1” besitzen, die geringfügig kleiner als die Länge des ersten Gehäusesubstrats 110 ist, die aber größer als die Länge des Hochleistungschips 101 ist. In einem Beispiel liegt die Länge „L1” der Wärmeverteilungsschicht 202 zwischen ungefähr 20 μm und ungefähr 150 μm, beispielsweise bei ungefähr 80 μm. Obwohl nur eine einzelne Wärmeverteilungsschicht 202 gezeigt ist, ist mit eingeschlossen, dass zwei oder mehr Wärmeverteilungsschichten in dem ersten Gehäusesubstrat 110 in beliebig geeigneter Anordnung verwendet werden können, um die Wärmeabfuhr aus dem Hochleistungschip 101 zu verbessern. Beispielsweise können zwei oder mehr Wärmeverteilungsschichten (nicht gezeigt) auf der Unterseitenfläche 158 des Hochleistungschips 101 angebracht sein, wobei die Wärmeverteilungsschicht 202 an der Oberseitenfläche 156 des Hochleistungschips 101 angebracht sein kann oder auch nicht. Eine zusätzliche Wärmeverteilungsschicht (wenn verwendet) kann sich seitlich durch das Gehäusesubstrat 110 entlang einer Längsrichtung des ersten Gehäusesubstrats 110 erstrecken, oder kann sich in beliebiger anderer Anordnung abhängig von der Anwendung erstrecken. In einigen Ausführungsformen können die Wärmeverteilungsschicht 202 und/oder eine zusätzliche Wärmeverteilungsschicht (falls verwendet) aus zwei oder mehr Schichten aus Metallfolie aufgebaut sein, und deren Dicke kann in einfacher Weise vom Fachmann bei vorgegebener Grundfläche des IC-Systems 200 und der Wärmeerzeugung des Hochleistungschips 101 und des Niederleistungschips 102 ermittelt werden. Obwohl dies nicht gezeigt ist, ist mit eingeschlossen, dass die Wärmeverteilungsschicht 202 Durchgangslöcher enthalten kann, um Verbindungen zwischen dem Niederleistungschip 102 und dem Hochleistungschip 101 zu ermöglichen, ohne dass die Wärmeverteilungsschicht 202 kontaktiert wird.
  • 3 ist eine schematische Querschnittsansicht eines IC-Systems 300 mit einem Wärmeverteilungsmechanismus, der benachbart zu einem Hochleistungschip angeordnet ist, um die thermische Durchlässigkeit von dem Hochleistungschip ausgehend gemäß einer noch weiteren Ausführungsform der Erfindung zu verbessern. Das IC-System 300 ist in Aufbau und Funktion ähnlich zu dem IC-System 100 mit der Ausnahme, dass der Hochleistungschip 101 in einem Vergussmaterial 305 eingekapselt ist, das in Form eines Sandwiches zwischen einer oberen Isolationsschicht 302 und einer unteren Isolationsschicht 304 eingeschlossen ist.
  • Der Hochleistungschip 101 ist in einem ersten Trägersubstrat 310 eingebettet. Das erste Trägersubstrat 310 ist aus der oberen Isolationsschicht 302, der unteren Isolationsschicht 304 und dem Vergussmaterial 305, das zwischen der oberen Isolationsschicht 302 und der unteren Isolationsschicht 304 eingeschlossen ist, aufgebaut. Das Vergussmaterial 305 umgibt den Hochleistungschip 101. Insbesondere füllt das Vergussmaterial 305 im Wesentlichen die Zwischenräume 306, 308, die durch die obere Isolationsschicht 304, die unteren Isolationsschicht 304 und den Rand 310 des Hochleistungschips 101 gebildet sind, woraus sich ergibt, dass der Hochleistungschip 101 von dem Vergussmaterial 305 umgeben ist. Obwohl dies nicht gezeigt ist, können die obere und die untere Isolationsschicht 302, 304 Schichtstrukturen sein, die aus einem Stapel aus Isolationsschichten (etwa die Isolationsschichten 117, die in 1 gezeigt sind) aufgebaut sind, oder es können Laminate sein, die auf der Oberseitenfläche 352 und der Unterseitenfläche 354 des Vergussmaterials 305, in welchem der Hochleistungschip 101 eingekapselt ist, aufgebaut sind. Die obere und die untere Isolationsschicht 302, 304 und das Vergussmaterial 305 (das den Hochleistungschip 101 umgibt) bilden somit das erste Trägersubstrat 310 mit einer Funktion ähnlich zu dem ersten Gehäusesubstrat 110, das in 1 gezeigt ist.
  • Die Unterseitenfläche 354 des Vergussmaterials 305 kann im wesentlichen planparallel zu der Oberseitenfläche der unteren Isolationsschicht 304 sein, während die Oberseitenfläche 353 des Vergussmaterials 305 im wesentlichen planparallel zu der Unterseitenfläche der oberen Isolationsschicht 302 sein kann. In einem derartigen Falle kann der Hochleistungschip 101 von der oberen Isolationsschicht 302 und/oder der unteren Isolationsschicht 304 durch einen Sollabstand getrennt sein. Alternativ kann die obere Isolationsschicht 302 eine zusammenhängende Schicht sein, die die Oberseitenfläche 352 des Vergussmaterials 305 und die Oberseitenfläche des Hochleistungschips 101 bedeckt, der in dem Vergussmaterial 305 eingebettet ist, während die untere Isolationsschicht 304 eine zusammenhängende Schicht sein kann, die die Unterseitenfläche 354 des Vergussmaterials 305 und die Unterseitenfläche des Hochleistungschips 101, der in dem Vergussmaterial 305 eingebettet ist, abdeckt. In jedem Falle kann das Vergussmaterial 305 ein beliebiges geeignetes Vergussmaterial umfassen, das im Stand der Technik bekannt ist, und das gut fließt und daher die Bildung von Lücken bzw. Spalten minimiert. In einem Beispiel ist das Vergussmaterial eine Vergussverbindung, etwa Epoxydharz, Acrylharz, Silikonharz, Polyurethanharz, Polyamidharz, Polyimidharz, usw.
  • Die obere Isolationsschicht 302 kann eine obere Umverteilungskomponente oder Strukturelement, die darin eingebettet ist, aufweisen, um die Führung elektrischen Signale zwischen dem Niederleistungschip 102, dem Hochleistungschip 101 und der PCB 190 zu ermöglichen. In einer Ausführungsform ist die obere Umverteilungskomponente eine elektrisch leitende Verdrahtung 312a, die sich lateral entsprechend einer gewünschten Länge in einer Ebene parallel zu der Oberseitenfläche 352 des Vergussmaterials 305 erstreckt. In einer weiteren Ausführungsform kann die obere Umverteilungskomponente zwei oder mehr elektrisch leitende Drähte bzw. Verdrahtungen (entweder bündige oder nicht bündige Drähte) aufweisen, die in der oberen Isolationsschicht 302 angeordnet sind und elektrisch in paralleler Anordnung zueinander durch leitende Durchführungen 362 angeschlossen sind. Die Verwendung der Umverteilungskomponenten ermöglicht eine Verringerung der Anzahl an Signalführungsschichten in dem ersten Trägersubstrat 310 für das Gehäusesystem 300. 3 zeigt eine anschauliche Anordnung, in der bündige elektrisch leitende Drähte 312a, 312b elektrisch mit darunter liegenden, bündigen elektrisch leitenden Drähten 312d, 312c entsprechend verbunden sind. Die obere Umverteilungskomponente kann auch dazu dienen, die von dem Hochleistungschip 101 erzeugte Wärme in die obere Isolationsschicht 302 zu verteilen. Es ist hierin mit eingeschlossen, dass die Anordnung und die Anzahl der ersten Umverteilungskomponenten in Abhängigkeit von den externen Verbindungen, der Abmessung der oberen Isolationsschicht 302 und der Anwendung variieren kann. In diversen Ausführungsformen ist die obere Umverteilungskomponente aus Kupfer oder einem weiteren leitenden Material, etwa Aluminium, Gold, Silber oder Legierungen aus zwei oder mehr Elementen aufgebaut.
  • Die elektrischen Verbindungen zwischen dem Niederleistungschip 102, dem Hochleistungschip 101 und der PCB 190 können mittels einer beliebigen technisch machbaren elektrischen Chipgehäuseverbindung, die im Stand der Technik bekannt ist, hergestellt werden. In einer Ausführungsform können die eine oder die mehreren oberen Umverteilungskomponenten 312a eine Verbindung entsprechend zu Lothökern 342 und zu einer oder mehreren Verbindungsflächen 330, die auf einer Seite des Hochleistungschips 101 angeordnet sind, entsprechend mittels leitenden Durchführungen 344 und leitenden Durchführungen 346 herstellen. Die eine oder die mehreren Verbindungsflächen 330 sind mit einer oder mehreren Verbindungsflächen 368, die auf der anderen Seite des Hochleistungschips 101 angeordnet sind, mittels Siliziumsdurchführungen 344, die durch den Hochleistungschip 101 hindurch ausgebildet sind, in elektrischer Verbindung. In ähnlicher Weise sind die eine oder die mehreren Verbindungsflächen 368 in elektrischer Verbindung mit der PCB 190 über Leitungen 350 und BGA 358. Obwohl dies hierin nicht erläutert ist, ist mit eingeschlossen, dass die gleichen elektrischen Verbindungen verwendet werden können, um Leistung, Massepotenzial und/oder I/O-Signale zwischen dem Niederleistungschip 102, dem Hochleistungschip 101 und der PCB 190 auszutauschen.
  • In ähnlicher Weise kann die untere Isolationsschicht 304 eine untere Umverteilungskomponente, die darin eingebettet ist, aufweisen, um die Führung elektrischer Signale zwischen dem Niederleistungschip 102, dem Hochleistungschip 101 und der PCB 190 zu ermöglichen, wodurch eine Verringerung der Anzahl an Signalführungsschichten in dem ersten Trägersubstrat 310 für das Gehäusesystem 300 möglich ist. Die untere Umverteilungskomponente kann ein elektrisch leitender Draht 314a sein, der sich lateral entsprechend einer gewünschten Länge in einer Ebene parallel zu der Unterseitenfläche 354 des Vergussmaterials 305 erstreckt. Alternativ kann die untere Umverteilungskomponente zwei oder mehr elektrisch leitende Drähte (entweder bündige oder nicht bündige Drähte) aufweisen, die in der unteren Isolationsschicht 304 angeordnet sind und elektrisch in paralleler Anordnung zueinander durch leitende Durchführungen 364 angeschlossen sind, wodurch eine Verringerung der Anzahl an Signalführungsschichten in dem ersten Trägersubstrat 310 für das Gehäusesubstrat 300 möglich ist. Die untere Umverteilungskomponente kann auch dazu dienen, die von dem Hochleistungschip 101 erzeugte Wärme in die untere Isolationsschicht 304 zu verteilen. Obwohl dies nicht gezeigt ist, ist mit eingeschlossen, dass die obere und die untere Isolationsschicht 302, 304 eine oder mehrere elektrische Bahnen, Verbindungsflächenverbindungselemente, Durchführungen, Drähte oder eine andere bekannte Struktur, einen Aufbau, eine Anordnung für die physikalische Übertragung von Signalen oder Leistung von einem Punkt in einer Schaltung zu einem weiteren aufweisen kann. Die obere und die untere Umverteilungskomponente können ferner in einer beliebigen anderen Anordnung/Konfiguration vorgesehen sein, die die thermische Durchlässigkeit ausgehend von den Hochleistungschips 101 in das erste Trägersubstrat 310 verbessern.
  • Durch die obere und untere Isolationsschicht 302, 304 und die zugehörigen Umverteilungskomponenten, die darin eingebettet sind, kann der Hochleistungschip 101 in elektrischer Verbindung mit dem Niederleistungschip 102, der auf einem zweiten Trägersubstrat 340 montiert ist (das in Aufbau und Funktion identisch zu dem zweiten Gehäusesubstrat 140 in 1 ist), und der PCB 190 stehen. Um die Wärmeableitung von dem Hochleistungschip 101 in das erste Trägersubstrat 310 und damit in die PCB 190 zu erleichtern, kann eine Gruppe aus Wärmeverteilungskomponenten bzw. Wärmeverteilungsstrukturelemente in dem Vergussmaterial 305 auf beiden Seiten des Hochleistungschips 101 ausgebildet sein. In der in 3 gezeigten Ausführungsform sind zwei Wärmeverteilungskomponenten 316a, 36b gezeigt. Es können jedoch auch weniger oder mehr Wärmeverteilungskomponenten vorgesehen sein. Die Wärmeverteilungskomponenten 316a, 316b verlaufen vertikal durch das Vergussmaterial 305, um die obere Isolationsschicht 302 elektrisch und thermisch mit der unteren Isolationsschicht 304 zu verbinden. Insbesondere sind die Wärmeverteilungskomponenten 316a, 316b in physischem Kontakt mit der oberen Umverteilungskomponente, beispielsweise den elektrisch leitenden Drähten 312d, 312c, und der unteren Umverteilungskomponente, beispielsweise den elektrisch leitenden Drähten 314a, 314b. Daher kann von der oberen Isolationsschicht 302 absorbierte Wärme durch die Gruppe aus Wärmeverteilungskomponenten 316 in die untere Isolationsschicht 304 und dann in die PCB 190 über die Gehäuseleitungen oder elektrisch leitende Mechanismen, etwa C4-Höker 366, übertragen werden. Die PCB 190 dient, wie zuvor erläutet ist, als eine Wärmesenke für das IC-System 300. Aufgrund der vergrößerten Oberfläche der Gruppe aus Wärmeverteilungskomponenten 316a, 316b in dem ersten Trägersubstrat 310 für die Wärmeableitung kann die von dem Hochleistungschip 101 erzeugte thermische Energie effizienter in die PCB 190 abgeleitet werden.
  • Die Gruppe aus Wärmeverteilungskomponenten können thermisch leitende Durchführungen sein, die durch Laser-Bohrung oder durch eine andere geeignete Technik hergestellt sind. Die thermisch leitenden Durchführungen werden mit einem Wärmeübertragungsmedium unter Anwendung einer geeigneten Technik, etwa durch einen Elektroplattierungsprozess gefüllt. In einem Beispiel sind die thermisch leitenden Durchführungen mit einem Metallfüllmaterial, etwa Kupfer, gefüllt. Jedoch kann auch ein Material mit höherer Wärmeleitfähigkeit als jene des ersten Trägersubstrats 310 verwendet werden.
  • Durch den erfindungsgemäßen Aufbau der Wärmeverteilungskomponenten erleiden die Niederleistungschips 102 keinen Überhitzungseffekt, da der Hochleistungschip 101 in dem Gehäusesubstrat eingebettet ist und die von dem Hochleistungschip 101 erzeugte Wärme effizient in die PCB 190 über die Wärmeverteilungsschicht 202, die in 2 gezeigt ist, oder durch die Gruppe aus der Wärmeverteilungskomponenten 316, 318, die in 3 gezeigt sind, abgeführt werden kann.
  • Zusammenfassend gilt: Ausführungsformen der Erfindung geben ein IC-System an, in welchem ein oder mehrere Niederleistungschips in unmittelbarer Nähe zu Hochleistungschips angeordnet werden können, ohne dass sie die Wirkungen einer Überhitzung erleiden. Durch das Vorsehen einer Wärmeverteilungskomponente, die benachbart zu einem oder mehreren Hochleistungschips, die in einem Gehäusesubstrat eingebettet sind, angeordnet sind, kann die von den Hochleistungschips erzeugte Wärme effizient in das Gehäusesubstrat und dann in eine PCB abgeleitet werden, die als eine Wärmesenke für das IC-System dient, wodurch eine Wärmeübertragung von den Hochleistungschips in die Niederleistungschips vermieden wird. Folglich kann die Lebensdauer des Speicherchips verlängert werden.
  • Obwohl das Vorhergehende sich an Ausführungsformen der vorliegenden Erfindung richtet, können andere und weitere Ausführungsformen der Erfindung erdacht werden, ohne von deren grundlegenden Schutzbereich abzuweichen, und ihr Schutzbereich ist durch die folgenden Patentansprüche festgelegt.

Claims (10)

  1. Ein integriertes Schaltungssystem mit: einem ersten Substrat; einem in dem ersten Substrat eingebetteten Hochleistungschip; einem zweiten Substrat, das benachbart zu einer ersten Seite des ersten Substrats angeordnet ist, wobei das erste Substrat und das zweite Substrat in elektrischer Verbindung miteinander stehen; und einem Niederleistungschip, der auf dem zweiten Substrat angeordnet ist.
  2. Das System nach Anspruch 1, das ferner umfasst: eine Wärmeverteilungsschicht, die in dem ersten Substrat eingebettet ist, wobei die Wärmeverteilungsschicht sich seitlich entlang einer Längsrichtung des Hochleistungschips erstreckt.
  3. Das System nach Anspruch 2, wobei die Wärmeverteilungsschicht eine Länge besitzt, die größer ist als eine Länge des Hochleistungschips.
  4. Das System nach Anspruch 2, wobei die Wärmeverteilungsschicht benachbart zu dem Hochleistungschip angeordnet ist.
  5. Das System nach Anspruch 2, wobei die Wärmeverteilungsschicht an zumindest einer ersten Seite des Hochleistungschips befestigt ist.
  6. Das System nach Anspruch 2, wobei die Wärmeverteilungsschicht aus einem elektrisch leitenden Material aufgebaut ist, das Kupfer, Aluminium, Gold, Silber oder Legierungen aus zwei oder mehr elektrisch leitenden Elementen aufweist.
  7. Ein integriertes Schaltungssystem mit: einem ersten Substrat, das umfasst: eine obere Isolationsschicht, die auf einer Oberseitenfläche des ersten Substrats angeordnet ist; eine untere Isolationsschicht, die auf einer Unterseitenfläche des ersten Substrats angeordnet ist, wobei die obere Isolationsschicht parallel zu der unteren Isolationsschicht ist; einen Hochleistungschip, der zwischen und in elektrischer Verbindung mit der oberen Isolationsschicht und der unteren Isolationsschicht angeordnet ist; und ein Vergussmaterial, das im Wesentlichen einen Raumbereich füllt, der den Hochleistungschip umgibt, wobei das Vergussmaterial zwischen der oberen Isolationsschicht und der unteren Isolationsschicht angeordnet ist; einem zweiten Substrat, das benachbart zu einer ersten Seite des ersten Substrats angeordnet ist, wobei das erste Substrat und das zweite Substrat in elektrischer Verbindung miteinander stehen; und einem Niederleistungschip, der auf dem zweiten Substrat angeordnet ist.
  8. Das System nach Anspruch 7, das ferner umfasst: eine obere Umverteilungskomponente, die in der oberen Isolationsschicht eingebettet ist; und eine untere Umverteilungskomponente, die in der unteren Isolationsschicht eingebettet ist, wobei die obere und die untere Umverteilungskomponente ausgebildet sind, eine Führung elektrischer Signale zwischen dem Niederleistungschip und dem Hochleistungschip zu ermöglichen.
  9. Das System nach Anspruch 7, wobei das Vergussmaterial ferner umfasst: eine oder mehrere Wärmeverteilungskomponenten, die durch das Vergussmaterial hindurch ausgebildet sind, wobei die Wärmeverteilungskomponente in physischem und thermischem Kontakt jeweils mit der oberen Umverteilungskomponente und der unteren Umverteilungskomponente ist.
  10. Das System nach Anspruch 9, wobei die eine oder die mehreren Wärmeverteilungskomponenten aus einem elektrisch leitenden Material hergestellt sind, das Kupfer, Aluminium, Gold, Silber oder Legierungen aus zwei oder mehr elektrisch leitenden Elementen aufweist.
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DE (1) DE102013018599B4 (de)
TW (1) TW201428936A (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3637461A1 (de) * 2018-10-11 2020-04-15 ABB Schweiz AG Leistungselektronikmodul

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101419601B1 (ko) * 2012-11-20 2014-07-16 앰코 테크놀로지 코리아 주식회사 Emc 웨이퍼 서포트 시스템을 이용한 반도체 디바이스 및 이의 제조방법
KR102107038B1 (ko) * 2012-12-11 2020-05-07 삼성전기주식회사 칩 내장형 인쇄회로기판과 그를 이용한 반도체 패키지 및 칩 내장형 인쇄회로기판의 제조방법
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package
FR3023066B1 (fr) * 2014-06-30 2017-10-27 Aledia Dispositif optoelectronique comprenant des diodes electroluminescentes et un circuit de commande
US10056352B2 (en) 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
CN104409437B (zh) * 2014-12-04 2017-09-22 江苏长电科技股份有限公司 双面bump芯片包封后重布线的封装结构及其制作方法
KR102186149B1 (ko) * 2015-03-11 2020-12-03 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR102253472B1 (ko) * 2015-03-13 2021-05-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP6501638B2 (ja) * 2015-06-11 2019-04-17 オムロンオートモーティブエレクトロニクス株式会社 電子装置
JP2017038017A (ja) * 2015-08-13 2017-02-16 富士通株式会社 ノイズ低減基板及び電子機器
US9781863B1 (en) 2015-09-04 2017-10-03 Microsemi Solutions (U.S.), Inc. Electronic module with cooling system for package-on-package devices
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
TWI620356B (zh) * 2016-10-07 2018-04-01 欣興電子股份有限公司 封裝結構及其製作方法
US10163799B2 (en) * 2016-11-07 2018-12-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
KR20190047444A (ko) * 2017-10-27 2019-05-08 에스케이하이닉스 주식회사 단열벽을 포함하는 반도체 패키지
US11335642B2 (en) 2017-12-29 2022-05-17 Intel Corporation Microelectronic assemblies
FR3082354B1 (fr) * 2018-06-08 2020-07-17 Commissariat A L'energie Atomique Et Aux Energies Alternatives Puce photonique traversee par un via
KR102582422B1 (ko) 2018-06-29 2023-09-25 삼성전자주식회사 재배선층을 갖는 반도체 패키지
CN109300882A (zh) * 2018-09-20 2019-02-01 蔡亲佳 堆叠嵌入式封装结构及其制作方法
JP2020167181A (ja) * 2019-03-28 2020-10-08 株式会社デンソー 電子装置
US10872835B1 (en) * 2019-07-03 2020-12-22 Micron Technology, Inc. Semiconductor assemblies including vertically integrated circuits and methods of manufacturing the same
CN112040753A (zh) * 2020-10-13 2020-12-04 中国石油大学(华东) 一种5g通讯设备散热装置
CN113567929A (zh) * 2021-07-12 2021-10-29 南京国博电子股份有限公司 一种3d异构集成多功能收发芯片

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP3147087B2 (ja) * 1998-06-17 2001-03-19 日本電気株式会社 積層型半導体装置放熱構造
US6208512B1 (en) * 1999-05-14 2001-03-27 International Business Machines Corporation Contactless hermetic pump
US20020020898A1 (en) * 2000-08-16 2002-02-21 Vu Quat T. Microelectronic substrates with integrated devices
US20080122061A1 (en) * 2006-11-29 2008-05-29 Texas Instruments Incorporated Semiconductor chip embedded in an insulator and having two-way heat extraction
US7863090B2 (en) * 2007-06-25 2011-01-04 Epic Technologies, Inc. Packaged electronic modules and fabrication methods thereof implementing a cell phone or other electronic system
US7803714B2 (en) * 2008-03-31 2010-09-28 Freescale Semiconductor, Inc. Semiconductor through silicon vias of variable size and method of formation
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
US7928534B2 (en) * 2008-10-09 2011-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad connection to redistribution lines having tapered profiles
US8276268B2 (en) * 2008-11-03 2012-10-02 General Electric Company System and method of forming a patterned conformal structure
US20100133682A1 (en) * 2008-12-02 2010-06-03 Infineon Technologies Ag Semiconductor device
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8314483B2 (en) * 2009-01-26 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. On-chip heat spreader
US8093711B2 (en) * 2009-02-02 2012-01-10 Infineon Technologies Ag Semiconductor device
KR101307490B1 (ko) * 2009-03-30 2013-12-11 메기가 코포레이션 상부 포스트-패시베이션 기술 및 하부 구조물 기술을 이용한 집적 회로 칩
US9230898B2 (en) * 2009-08-17 2016-01-05 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package and method of manufacture thereof
JP5425584B2 (ja) * 2009-10-15 2014-02-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
US8996836B2 (en) * 2009-12-18 2015-03-31 Micron Technology, Inc. Stacked device detection and identification
US8492911B2 (en) * 2010-07-20 2013-07-23 Lsi Corporation Stacked interconnect heat sink
FR2964790A1 (fr) * 2010-09-13 2012-03-16 St Microelectronics Grenoble 2 Composant et dispositif semi-conducteur munis de moyens de dissipation de chaleur
TWI419270B (zh) * 2011-03-24 2013-12-11 Chipmos Technologies Inc 封裝堆疊結構
US20120267782A1 (en) * 2011-04-25 2012-10-25 Yung-Hsiang Chen Package-on-package semiconductor device
KR20130007124A (ko) * 2011-06-29 2013-01-18 삼성전자주식회사 유기 보호막을 갖는 조인트 구조
US9728481B2 (en) * 2011-09-07 2017-08-08 Nvidia Corporation System with a high power chip and a low power chip having low interconnect parasitics
TW201325327A (zh) * 2011-09-21 2013-06-16 Mosaid Technologies Inc 連接嵌入晶片至印刷電路板之方法及設備
US9087830B2 (en) * 2012-03-22 2015-07-21 Nvidia Corporation System, method, and computer program product for affixing a post to a substrate pad
US20130256873A1 (en) * 2012-04-03 2013-10-03 Nvidia Corporation System, method, and computer program product for preparing a substrate post
US8618651B1 (en) * 2012-11-01 2013-12-31 Nvidia Corporation Buried TSVs used for decaps
US10096534B2 (en) * 2012-11-09 2018-10-09 Nvidia Corporation Thermal performance of logic chip in a package-on-package structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3637461A1 (de) * 2018-10-11 2020-04-15 ABB Schweiz AG Leistungselektronikmodul
US11297727B2 (en) 2018-10-11 2022-04-05 Abb Schweiz Ag Power electronic module

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