KR102618116B1 - 마이크로전자 어셈블리 - Google Patents

마이크로전자 어셈블리 Download PDF

Info

Publication number
KR102618116B1
KR102618116B1 KR1020207015337A KR20207015337A KR102618116B1 KR 102618116 B1 KR102618116 B1 KR 102618116B1 KR 1020207015337 A KR1020207015337 A KR 1020207015337A KR 20207015337 A KR20207015337 A KR 20207015337A KR 102618116 B1 KR102618116 B1 KR 102618116B1
Authority
KR
South Korea
Prior art keywords
die
dies
layer
interconnection
microelectronic assembly
Prior art date
Application number
KR1020207015337A
Other languages
English (en)
Other versions
KR20200094748A (ko
Inventor
쇼나 엠 리프
아델 에이 엘쉐어비니
요한나 엠 스완
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Priority to KR1020237043998A priority Critical patent/KR20240005974A/ko
Publication of KR20200094748A publication Critical patent/KR20200094748A/ko
Application granted granted Critical
Publication of KR102618116B1 publication Critical patent/KR102618116B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting

Abstract

마이크로전자 어셈블리, 관련 디바이스 및 방법이 본 명세서에 개시된다. 예를 들어, 일부 실시예에서, 마이크로전자 어셈블리는 제 1 면 및 제 2 면을 포함하는 제 1 다이와, 제 1 면 및 제 2 면을 포함하는 제 2 다이를 포함하고, 제 2 다이는 제 1 면에 복수의 제 1 도전성 콘택트 및 제 2 면에 복수의 제 2 도전성 콘택트를 더 포함하고, 제 2 다이는 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트와 제 1 다이 사이에 있다.

Description

마이크로전자 어셈블리
집적 회로 디바이스들(예를 들어, 다이들)은, 전형적으로 특징부들 또는 기능들을 통합해서 회로 보드와 같은 다른 구성요소에 접속하는 것을 용이하게 하기 위해서, 서로 연결된다. 그러나, 집적 회로 디바이스들을 연결하는 현재의 기술은 제조 과정, 디바이스의 크기, 열적인 고려 사항 및 상호접속부의 혼잡에 의해 제한받고 있으며, 이는 비용 및 구현에 영향을 미칠 수 있다.
실시예는 첨부 도면과 함께 이하의 상세한 설명에 의해 용이하게 이해될 것이다. 이러한 설명을 용이하게 하기 위해서, 유사한 참조 번호는 유사한 구성 요소를 나타낸다. 실시예는 첨부 도면에, 제한이 아닌 예시로서 도시되어 있다.
도 1은 다양한 실시예에 따른 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 2a 내지 도 2d는 다양한 실시예에 따른 마이크로전자 어셈블리에 포함될 수 있는 예시적인 다이의 측단면도이다.
도 3은 다양한 실시예에 따른 마이크로전자 어셈블리에 포함될 수 있는 예시적인 다이의 저면도이다.
도 4a 내지 도 4e는 다양한 실시예에 따른, 도 1의 마이크로전자 조립체를 제조하는 예시적인 공정의 다양한 단계들의 측단면도이다.
도 5는 다양한 실시예에 따른, 다른 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 6a 내지 6g는 도 5의 마이크로전자 어셈블리를 제조하는 예시적인 공정의 다양한 단계들의 측단면도이다.
도 7은 다양한 실시예에 따른, 다른 예시적인 마이크로전자 어셈블리의 측단면도이다.
도 8은 본 명세서에 개시된 임의의 실시예에 따른, 마이크로전자 어셈블리를 포함할 수 있는 웨이퍼 및 다이의 상면도이다.
도 9는 본 명세서에 개시된 임의의 실시예에 따른, 마이크로전자 어셈블리에 포함될 수 있는 집적 회로(IC) 디바이스의 측단면도이다.
도 10은 본 명세서에 개시된 임의의 실시예에 따른, 마이크로전자 어셈블리에 포함될 수 있는 예시적인 타입의 양면 IC 디바이스의 측단면도이다.
도 11은 본 명세서에 개시된 임의의 실시예에 따른, 마이크로전자 어셈블리를 포함할 수 있는 IC 디바이스 어셈블리의 측단면도이다.
도 12는 본 명세서에 개시된 임의의 실시예에 따른, 마이크로전자 어셈블리를 포함할 수 있는 예시적인 전기 디바이스의 블록도이다.
마이크로전자 어셈블리, 및 관련 디바이스와 방법이 본 명세서에 개시된다. 예를 들어, 일부 실시예에서, 마이크로전자 어셈블리는, 제 1 면 및 제 2 면을 포함하는 제 1 다이와, 제 1 면 및 제 2 면을 포함하는 제 2 다이를 포함하고, 제 2 다이는 제 1 면에 복수의 제 1 도전성 콘택트 및 제 2 면에 복수의 제 2 도전성 콘택트를 더 포함하고, 제 2 다이는 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트와 제 1 다이 사이에 있다.
종종 '복합 다이(composite die)'라고 지칭되는 다수-다이 집적 회로(IC) 패키지 내의 2개 이상의 다이 사이에서 많은 수의 신호를 전달하는 것은, 특히 이 다이의 크기가 점점 더 작아지고, 열적인 제약 및 전력 전달 제약이 있기 때문에, 어려워지고 있다. 본 명세서에 개시된 다양한 실시예는, 종래의 방식에 비해서, 더 낮은 비용, 개선된 전력 효율, 더 높은 대역폭, 및/또는 더 큰 설계 유연성으로, 다수의 IC 다이를 신뢰성 있게 부착하는 것을 도울 수 있다. 본 명세서에 개시된 다양한 마이크로전자 어셈블리는, 종래의 방식에 비해서 패키지의 크기는 줄이면서도, 더 양호한 전력 전달 및 신호 속도를 보여줄 수 있다. 본 명세서에 개시된 마이크로전자 어셈블리는, 컴퓨터, 태블릿, 산업용 로봇, 서버 아키텍처, 가전 기기(예를 들어, 웨어러블 디바이스), 및/또는 이종 기술의 통합을 포함할 수 있는 임의의 다른 응용 분야에서의, 소형의 저 프로파일 애플리케이션에 특히 바람직할 수 있다.
이하 상세한 설명에서는, 본 명세서의 일부를 이루며, 실시될 수 있는 실시예가 예시로서 도시되어 있는 첨부 도면을 참조하는데, 도면 전체에서 유사한 참조 번호는 유사한 부분을 나타낸다. 본 개시의 범주를 벗어나지 않으면서, 다른 실시예들이 이용될 수도 있고 구조적인 변경 또는 논리적 변경이 행해질 수 있다는 것을 이해해야 한다. 따라서, 이하의 상세한 설명은 한정의 의미로 간주되어서는 안 된다.
다양한 동작은, 청구 대상의 이해를 가장 잘 돕는 방식으로, 다수의 별개의 액션 또는 동작으로서 차례로 설명될 수 있다. 그러나, 이 설명의 순서가, 이들 동작이 반드시 그 순서대로 수행된다는 것을 의미한다고 간주되어서는 안된다. 특히, 이들 동작은 제시된 순서로 수행되지 않을 수도 있다. 설명되는 동작은 설명되는 실시예와는 상이한 순서로 수행될 수도 있다. 다양한 추가적인 동작이 수행될 수도 있고 및/또는 추가적인 실시예에서는 설명된 동작이 생략될 수도 있다.
본 개시의 목적으로, "A 및/또는 B"라는 문구는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적으로, "A, B 및/또는 C"라는 표현은 (A), (B), (C), (A 및 B), (A 및 C) (B 및 C) 또는 (A, B 및 C)를 의미한다. 도면이 반드시 축척대로 도시된 것은 아니다. 도면 중 대부분이 평평한 벽과 직각 모서리를 가진 직선적 인구조를 나타내고 있지만, 이것은 단순히 도시를 용이하게 하기 위한 것이며, 이들 기술을 이용해서 제작된 실제 디바이스는 둥근 모서리, 표면 거칠기 및 기타 특징을 보일 것이다.
본 설명에서는 '일 실시예에서' 또는 '실시예에서'라는 구문을 사용하는데, 이들은 각각, 동일한 또는 상이한 실시예 중 하나 이상을 가리킬 수 있다. 또한 '포함하는(comprising)', '포함하는(including)' 및 '구비하는(having)' 등의 용어가 본 개시의 실시예에 대해서 사용될 때, 이들은 동의어이다. 본 명세서에서 사용되는 '패키지'와 'IC 패키지'는 동의어고, '다이' 및 'IC 다이'도 마찬가지이다. 본 명세서에서 도면의 다양한 특징부를 설명하는데 용어 '상부' 및 '바닥'이 사용될 수 있지만, 이들 용어는 단지 설명의 편의를 위한 것으로 원하는 방향 혹은 요구되는 방향을 암시하는 것은 아니다. 본 명세서에서 사용되는 용어 '절연'은, 별도로 명시되지 않는다면, '전기적인 절연'을 의미할 수 있다.
치수의 범위를 설명하는 데 사용되는 경우, 'X와 Y 사이'라는 표현은 X 및 Y를 포함하는 범위를 나타낸다. 편의상, 도 4a~4e의 도면의 집합을 가리키는 데 '도 4'라는 표현이 사용될 수 있고, 도 6a~6g의 도면의 집합을 가리키는 데 '도 6'이라는 표현이 사용될 수 있는 등이며, 어떤 구성 요소가 본 명세서에서 단수로 간주되더라도, 이는 다수의 하위 요소를 포함할 수 있다. 예를 들어, '절연 물질'은 하나 이상의 절연 물질을 포함할 수 있다. 본 명세서에서 사용되는 '도전성 콘택트'는, 상이한 구성요소들 사이의 전기적 인터페이스의 역할을 하는 도전성 물질(예를 들어, 금속)의 일부를 지칭할 수 있고, 도전성 콘택트는 구성 요소의 표면에서 오목하게 될 수도 있고, 이와 동일 평면일 수도 있으며, 이로부터 돌출될 수도 있고, 임의의 적합한 형태(예를 들어, 도전성 패드, 소켓, 범프 또는 필러, 또는 도전성 라인이나 비아의 일부)를 취할 수 있다.
도 1은 다양한 실시예에 따른, 마이크로전자 어셈블리(100)의 측단면도이다. 도 1에서 마이크로전자 어셈블리(100)에 다수의 구성 요소가 포함되어 있는 것으로 도시되어 있지만, 마이크로전자 어셈블리(100)에 다수의 구성 요소가 존재하지 않을 수도 있다. 예를 들어, 다양한 실시예에서, 양면 다이(130-2), 양면 다이(130-3), 제 2 레벨 인터커넥트(162) 및/또는 패키지 기판(160)은 포함되지 않을 수도 있다. 또한, 도 1은, 후속 도면에서는 설명의 편의를 위해서 생략되지만 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)에는 포함될 수 있는 다수의 구성 요소를 도시한다. 이러한 구성 요소의 예는 제 2 레벨 상호접속부(162) 및/또는 패키지 기판(160)을 포함한다. 도 1의 마이크로전자 어셈블리(100)의 많은 구성 요소는 첨부 도면의 다른 도면들에도 포함되고, 다른 도면을 설명할 때 이들 구성 요소에 대한 설명은 반복되지 않으며, 이들 구성 요소 중 임의의 구성 요소는 본 명세서에 개시된 임의의 형태를 취할 수 있다. 일부 실시예에서, 본 명세서에 개시된 마이크로전자 어셈블리(100)의 개개의 것들은, 상이한 기능을 갖고 있는 다수의 다이(102) 및 양면 다이(130)가 포함되는 SiP(system-in-package)로서 기능할 수 있다. 이러한 실시예에서, 마이크로전자 어셈블리(100)는 SiP라고 지칭될 수 있다.
마이크로전자 어셈블리(100)는 양면 다이(130-1)를 포함할 수 있는데, 이 양면 다이(130-1)는 다이(102)에, 다이(102)의 제 1 면(104)에서 및 양면 다이(130-1)의 제 1 면(132-1)에서 다이-대-다이(die-to-die; DTD) 상호접속부(140-1)에 의해 연결될 수 있다. 특히, 다이(102)의 제 1 면(104)은 한 세트의 도전성 콘택트(118-1)를 포함할 수 있고, 양면 다이(130-1)의 제 1 면(132-1)은 한 세트의 도전성 콘택트(136-1)를 포함할 수 있다. 다이(102)의 제 1 면(104)의 도전성 콘택트(118-1)는 DTD 상호접속부(140-1)에 의해 양면 다이(130-1)의 제 1 면(132-1)의 도전성 콘택트(136-1)에 전기적으로 및 기계적으로 연결될 수 있다. 다이(102)의 제 1 면(104)은 또한, 다이(102)를, 도 1의 실시예에 도시된 재분배 층(RDL)(112)과 같은, 라우팅 층의 하나 이상의 상호접속 구조체(114)에 전기적으로 연결하기 위한 도전성 콘택트(116)를 포함할 수 있다. 양면 다이(130-1)는 또한, 양면 다이(130-1)의 제 2 면(134-1)에 도전성 콘택트(138-1)를 포함할 수 있다. 다이(130-1)의 제 2 면(134-1)의 도전성 콘택트(138-1)는 양면 다이(130-1)를 재분배 층(112)의 하나 이상의 상호접속 구조체(114)에 전기적으로 연결할 수 있다. 일부 실시예에서, 다이(102)는 양면 다이일 수도 있다.
본 명세서의 상세한 설명에서 언급된 바와 같이, 양면 다이는 다이의 디바이스 층(잠재적으로 다수의 디바이스 층을 포함할 수 있음)의 양쪽 면(예를 들어, "상부"면 및 대향하는 "바닥"면) 상에 상호접속 층(예를 들어, 금속 스택)을 갖고 있는 다이이다. 양면 다이에서, 디바이스 층(잠재적으로 다수의 디바이스 층을 포함할 수 있음)은, 다이의 양 면의 디바이스 층과 도전성 콘택트 사이에 도전성 경로를 제공하는 2개의 금속 스택 사이에 놓일 수도 있고, 혹은 다이의 한 면에서 디바이스 층과 도전성 콘택트 사이에 도전성 경로를 제공하는 금속 스택 및 다이의 다른 면에서 디바이스 층과 도전성 콘택트 사이에 도전성 경로를 제공하는 TSV(thru-semiconductor vias)를 가진 반도체 기판 사이에 놓일 수도 있다.
환언하면, 다이는, 양면 다이용 회로가 디바이스 층(또는 층들)의 양쪽 면에 상호접속 층 및 관련된 도전성 콘택트를 가질 수 있다는 견지에서, 양면 다이가 될 수 있다.
재분배 층(112)은 절연 물질(예를 들어, 당업계에 공지된 바와 같이 다수 층으로 형성된 유전체 물질), 및 이 유전체 물질을 통과하는 상호접속 구조체(114)라고 지칭되는 하나 이상의 도전성 경로(예를 들어, 도전성 트레이스 및/또는 도전성 비아를 포함함)를 포함할 수 있다. 일부 실시예에서, 재분배 층의 절연 물질은 BT(bismaleimide triazine) 수지와 같은 유전체 물질, 폴리이미드 물질, 에폭시 물질(예를 들어, 유리 강화 에폭시 매트릭스 물질, 에폭시 빌드업 필름 등), 몰드 물질, 산화물계 물질(예를 들어, 실리콘 이산화물 또는 스핀 온 산화물), 또는 저-k 및 초저-k 유전체(예를 들어, 탄소-도핑된 유전체, 불소-도핑된 유전체, 다공성 유전체 및 유기 중합체 유전체)로 이루어질 수 있다. 재분배 층(112)은, 상호접속 구조체(114)를 통해, 복합 다이를 패키지 상호접속부(예를 들어, 제 1 레벨 상호접속부(142))에 대해 팬 아웃(fan-out) 또는 팬 인(fan-in)하는 능력을 제공할 수 있다. 예를 들어, 다이(102)와 이 다이(102)의 X-Y 영역 내에 놓일 수 있는 패키지 기판(160) 사이에 전기적인 접속을 제공하는 상호접속부는, 팬-인 상호접속부로 간주될 수 있다. 다른 예에서, 양면 다이(130-1)와 이 양면 다이(130-1)의 X-Y 영역 밖에 놓일 수 있는 패키지 기판(160) 사이에 전기적인 접속을 제공하는 상호접속부는 팬-아웃 상호접속부로 간주될 수 있다.
재분배 층(112)의 상호접속 구조체(114)는 임의의 다이(102/130)와 재분배 층(112)의 도전성 콘택트(120) 사이에서 연장될 수 있다. 재분배 층(112)의 도전성 콘택트(120)는 제 1 레벨 상호접속부(142)에 의해 패키지 기판(160)의 도전성 콘택트(도시 생략)에 전기적으로 및 기계적으로 연결될 수 있다. 본 명세서에 개시된 임의의 도전성 콘택트(예를 들어, 도전성 콘택트(116, 118-1, 118-2, 118-3, 136-1, 136-2, 136-3, 138-1, 138-2, 138-3 및/또는 120))는 예를 들어 본드 패드, 포스트 또는 필라, 범프 또는 임의의 다른 적합한 도전성 콘택트를 포함할 수 있다.
일부 실시예에서, 재분배 층(112)의 하나 이상의 상호접속 구조체(114)가 다이(102)의 제 1 표면(104)의 하나 이상의 도전성 콘택트(116)와 재분배 층(112)의 하나 이상의 도전성 콘택트(120) 사이에서 연장되어서, 다이(102)와 도전성 콘택트 사이의 전기적 상호접속을 제공한다. 일부 실시예에서, 재분배 층(112)의 하나 이상의 상호접속 구조체(114)가, 양면 다이(130-1)의 제 2 면(134-1)의 도전성 콘택트(138-1)과 같은, 다이(102)에 연결되는 다이의 제 2 면의 도전성 콘택트와 재배 선 층(112)의 하나 이상의 도전성 콘택트(120) 사이에서 연장되어서, 도전성 콘택트들 사이에 전기적 상호접속을 제공할 수 있다. 또 다른 실시예에서, 재분배 층(112)의 하나 이상의 상호접속 구조체(114)는 다이(102)의 제 1 면(104)의 2개 이상의 도전성 콘택트(116)와 재분배 층(112)의 하나 이상의 도전성 콘택트(120)를 전기적으로 상호접속해서, 도전성 콘택트들 사이에 전기적 상호접속을 제공할 수 있다. 또 다른 실시예에서, 재분배 층(112)의 하나 이상의 상호접속 구조체(114)는 다이(102)에 연결되는 다이의 제 2 면의 2개 이상의 도전성 콘택트(예를 들어, 양면 다이(130-3)의 제 2 면(134-3)의 도전성 콘택트(138-3))와 재배선 층(112)의 하나 이상의 도전성 콘택트(120)를 전기적으로 상호접속해서, 도전성 콘택트들 사이에 전기적 상호접속을 제공할 수 있다. 또 다른 실시예에서, 재분배 층(112)의 하나 이상의 상호접속 구조체(114)는 다이(102)의 제 1 면(104)의 하나 이상의 도전성 콘택트(116)와 다이(102)에 연결되는 하나 이상의 다이의 제 2 면의 하나 이상의 도전성 콘택트를 전기적으로 상호접속할 수 있다.
본 명세서에 개시된 특히 다이(102/130)는, 능동 회로 또는 수동 회로(예를 들어, 트랜지스터, 다이오드, 저항, 인덕터, 커패시터 등)를 포함하는 하나 이상의 디바이스 층을 포함할 수 있는 회로 및 하나 이상의 상호접속 층(예를 들어, 도 9 및 도 10을 참조해서 이하 설명되는 바와 같은)을 포함할 수 있다. 다양한 실시예에서, 다이(102/130)용 회로의 한쪽 면 또는 양쪽 면에 하나 이상의 상호접속 층이 존재할 수 있다(예를 들어, 도 9 및 도 10을 참조해서 이하 설명되는 바와 같은). 일부 실시예에서, 양면 다이(130-1)는, 양면 다이(130-1)와 마이크로전자 어셈블리(100)에 포함된 다른 양면 다이(130) 및/또는 다이(102) 사이에서 통신되는 신호의 소스 및/또는 목적지가 될 수 있다. 일부 실시예에서, 다이(예를 들어, 다이(130-1) 등)용 상호접속 층은 양면 다이(130) 각각과 다이(102) 사이에서, 다이(102)와 재분배 층(112)의 하나 이상의 도전성 콘택트(120) 사이에서 및/또는 양면 다이(130) 각각과 재분배 층(112)의 하나 이상의 도전성 콘택트(120) 사이에서, 전력, 접지 및/또는 신호를 라우팅하기 위한 도전성 경로를 포함할 수 있다.
일부 실시예에서, 양면 다이(130-1)는 재분배 층(112)의 전력 라인 및/또는 접지 라인에 직접 연결될 수 있다. 양면 다이(130-1)가 재분배 층(112)의 전력 라인 및/또는 접지 라인에 직접 연결될 수 있게 함으로써, 이러한 전력 라인 및/또는 접지 라인이 다이(102)를 통과하여 라우팅될 필요가 없으므로, 다이(130-1)는 더 작아질 수도 있고 능동 회로 또는 신호 경로를 더 포함할 수 있게 된다. 따라서, 재분배 층(112)의 상호접속 구조체(114)가 더 크다면(예를 들어, 다이 내의 상호접속 층에 비해서 더 크다면), 일부 실시예에서, 다이(102)를 통해 전력 및/또는 접지를 라우팅하지 않고, 다이(102)에 연결된 모든 구성요소(예를 들어, 양면 다이(130))에 직접 전력을 전달할 수 있다.
도 1은 재분배 층(112)의 특정한 수 및 배열의 상호접속 구조체(114)를 도시하지만, 이들은 단지 예시적인 것으로, 임의의 적합한 수 및 배열이 사용될 수 있다. 본 명세서에 개시된 상호접속 구조체(114)(예를 들어, 도전성 트레이스 및/또는 도전성 비아)는 예를 들어 구리, 은, 니켈, 금, 알루미늄 또는 다른 금속 또는 합금과 같은 임의의 적합한 도전성 물질로 형성될 수 있다.
본 명세서에 개시된 특히 다이(102/130)는 절연 물질(예를 들어, 다수 층으로 형성된 유전체 물질 또는 당업계에 공지된 바와 같은 반도체 물질) 및 이 절연 물질을 통과하도록 형성된 다수의 도전성 경로를 포함할 수 있다. 일부 실시예에서, 다이(102/130)의 절연 물질은 BT 수지와 같은 유전체 물질, 폴리이미드 물질, 유리 강화 에폭시 매트릭스 물질, 산화물계 물질(예를 들어, 실리콘 이산화물 또는 스핀 온 산화물), 또는 저-k 및 초저-k 유전체(예를 들어, 탄소-도핑된 유전체, 불소-도핑된 유전체, 다공성 유전체 및 유기 중합체 유전체)를 포함할 수 있다. 예를 들어, 하나 이상의 다이(102/130)는 에폭시 또는 폴리이미드 기반 유전체 빌드업 필름과 같은 유전체 빌드업 필름을 포함할 수 있다. 일부 실시예에서, 다이(102/130)의 활성 물질은 실리콘, 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨 또는 안티몬화 갈륨과 같은 반도체 물질일 수 있다. 다이(102/130)의 활성 기판 물질로서 II-VI, III-V 또는 IV 족으로 분류된 추가의 활성 물질이 사용될 수도 있다.
본 명세서에 개시된 특히 다이(102/130) 중 하나 이상은, 또한 주어진 다이용 회로의 한쪽 면 또는 양쪽 면에 다이 기판을 포함할 수도 있고, 어느 면에도 다이 기판을 포함하지 않을 수도 있다. 도 1의 실시예에서, 예를 들어, 다이(102)는 회로(110) 및 회로(110)로부터 다이(102)의 제 2 면(106)으로 연장되는 다이 기판(108)을 포함할 수 있다. 다이 기판(108)은 벌크 실리콘 또는 실리콘-온-인슐레이터(SOI) 하부 구조, 탄화 실리콘 등을 사용해서 형성된 결정성 기판일 수 있다. 설계 및/또는 구현예에 따라서는 다른 기판 물질이 필요에 따라 사용될 수도 있다. 일부 실시예에서, 산화물과 같은 배리어 물질에 의해 주변 기판으로부터 격리된, 금속 비아와 같은 도전성 물질 비아를 포함할 수 있는, TSV가 다이(예를 들어, 다이의 한쪽 또는 양쪽에)용 다이 기판에 포함될 수 있으며, 이를 통해서 전력, 접지 및/또는 신호가 다이와, 이 다이와 상호접속될 수 있는 하나 이상의 다른 다이, 패키지 기판(예를 들어, 인쇄 회로 기판), 인터 포저, 이들의 조합 등의 사이에서 전송될 수 있다.
도 1의 마이크로전자 어셈블리(100)는 양면 다이(130-2)도 포함할 수 있다. 양면 다이(130-2)는 DTD 상호접속부(140-2)에 의해 다이(102)에 전기적으로 및 기계적으로 연결될 수 있다. 특히, 다이(102)의 제 1 면(104)은 한 세트의 도전성 콘택트(118-2)를 포함할 수 있고 양면 다이(130-2)의 제 1 면(132-2)은 한 세트의 도전성 콘택트(136-2)를 포함할 수 있다. 다이(102)의 제 1 면(104)의 도전성 콘택트(118-1)는 DTD 상호접속부(140-1)에 의해 양면 다이(130-2)의 제 1 면(132-2)의 도전성 콘택트(136-2)에 전기적으로 및 기계적으로 연결될 수 있다. 양면 다이(130-2)는 또한, 양면 다이(130-2)의 제 2 면(134-2)에 도전성 콘택트(138-2)를 포함할 수 있다. 다이(130-2)의 제 2 면(134-2)의 도전성 콘택트(138-2)는 양면 다이(130-2)를 재분배 층(112)의 하나 이상의 상호접속 구조체(114)에 전기적으로 연결할 수 있다.
도 1의 마이크로전자 어셈블리(100)는 또한 양면 다이(130-3)를 포함할 수 있다. 양면 다이(130-3)는 DTD 상호접속부(140-3)에 의해 다이(102)에 전기적으로 및 기계적으로 연결될 수 있다. 특히, 다이(102)의 제 1 면(104)은 한 세트의 도전성 콘택트(118-3)를 포함할 수 있고 양면 다이(130-3)의 제 1 면(132-3)은 한 세트의 도전성 콘택트(136-3)를 포함할 수 있다. 다이(102)의 제 1 면(104)의 도전성 콘택트(118-3)는 DTD 상호접속부(140-3)에 의해 양면 다이(130-3)의 제 1 면(132-3)의 도전성 콘택트(136-3)에 전기적으로 및 기계적으로 연결될 수 있다. 양면 다이(130-3)는 또한, 양면 다이(130-3)의 제 2 면(134-3)에 도전성 콘택트(138-3)를 포함할 수 있다. 다이(130-3)의 제 2 면(134-3)의 도전성 콘택트(138-3)는 양면 다이(130-3)를 재분배 층(112)의 하나 이상의 상호접속 구조체(114)에 전기적으로 연결할 수 있다.
일부 예에서, 다이(102)가 양면 다이(130-1, 130-2, 130-3) 각각의 X-Y 면적보다 큰 X-Y 면적을 가질 수 있다는 점에서, 다이(102)는 큰 베이스 다이라고 지칭될 수 있고, 양면 다이(130)는 작은 다이라고 지칭될 수 있다. 일부 실시예에서, 다이(102)는 단일 다이일 수도 있고, 혹은 복합 다이 또는 모놀리식 IC(종종, '3D IC', '3D 스택', '3D 모놀리식 IC', 이들의 조합 등으로 지칭됨)일 수도 있다.
큰 베이스 다이(102)는 재분배 층(112)의 상호접속 구조체(114)에 연결된 '성긴(coarser)' 도전성 콘택트(116) 및 더 작은 양면 다이(130)에 연결된 '조밀한(finer)' 도전성 콘택트(118)를 포함할 수 있다. 도 1의 실시예에서, 마이크로전자 어셈블리(100)의 다이(102)는 단면 다이일 수도 있고(다이(102)가 단일 표면 상에만 도전성 콘택트(116/118)를 갖는다는 견지에서), 혼합 피치 다이일 수도 있다(다이(102)가 상이한 피치를 가진, 다이-라우팅 층의 도전성 콘택트(116) 및 DTD 도전성 콘택트(118)의 세트를 갖는다는 견지에서). 또한, 다이(102)는 양면 다이(130-1, 130-2, 130-3) 각각에 대한 혼합 피치 DTD 도전성 콘택트를 수용할 수 있다. 나아가, 다이(102)는, 양면 다이(130-1)의 도전성 콘택트(136-1)과 같은, 더 작은 다이 각각에 대한 혼합 피치 DTD 도전성 콘택트를 수용할 수 있다.
상술한 바와 같이, 양면 다이(130)용 회로가 디바이스 층(또는 층들)의 양면에 상호접속 층 및 도전성 콘택트를 갖는다는 점에서, 다이(130)는 양면 다이일 수 있다. 양면 다이(130-1, 130-2, 130-3) 각각은 다양한 실시예에서, 다이의 어느 면에서 동일한 피치를 가질 수도 있고 혹은 상이한 피치를 가질 수도 있다(예를 들어, 양면 다이(130-2)의 제 1 면(132-2)의 도전성 콘택트(136-2)는 양면 다이(130-2)의 제 2 면(134-2)의 도전성 콘택트(138-2)와는 다른 피치를 가질 수도 있다). 양면 다이의 특징은 본 명세서의 도 2a 내지 도 2d에서 보다 상세하게 설명된다. 도 1의 실시예는 단면 다이로서의 베이스 다이(102)를 포함하지만, 다른 실시예에서 베이스 다이(102)는 양면 다이일 수도 있다.
다양한 실시예에서, 성긴 피치의 도전성 콘택트(예를 들어, 다이(102)의 도전성 콘택트(116))의 피치는 40 미크론 내지 200 미크론의 범위일 수 있다. 일반적으로 성긴 피치는 조밀한 피치보다 전력 전달이 더 우수하다. 다양한 실시예들에서, 조밀한 피치의 도전성 콘택트(예컨대, 양면 다이(130)의 도전성 콘택트(118))의 피치는 0.8 미크론 내지 55 미크론의 범위일 수 있다. 일반적으로, 조밀한 피치는 성긴 피치보다 높은 대역폭 시그널링이 더 우수하다. 일부 실시예에서, 양면 다이(130) 각각과 관련 DTD 상호접속부(140) 주위의 다이(102) 사이에서 언더필 물질(150)이 연장될 수 있다. 언더필 물질(150)은 적합한 에폭시 물질이나, 또는 탄소 도핑된 혹은 스핀 온 유전체나 산화물과 같은 절연 물질일 수 있다. 일부 실시예에서, 언더필 물질(150)은 DTD 상호접속부(140-1, 140-2, 140-3)를 형성할 때 양면 다이(130-1, 130-2, 130-3)를 다이(102)에 연결하는 것을 돕는 에폭시 플럭스일 수 있으며, 상호접속부를 중합시키고 캡슐화한다. 언더필 물질(150)은, 마이크로전자 어셈블리(100)에서의 불균일한 열팽창으로 인해 발생되는 다이(102/130) 사이의 응력을 완화시키거나 최소화할 수 있는 열팽창 계수(CTE)를 갖도록 선택될 수 있다. 일부 실시예에서, 다이의 계수(modulus)가 낮다면, 언더필 물질(150)의 CTE는 다이(102)의 CTE(예를 들어, 다이(102)의 유전체 물질의 CTE) 및 양면 다이(130)의 CTE보다 클 수 있는 값을 가질 수 있다.
도 1의 마이크로전자 어셈블리(100)는 또한 패키지 기판(160)을 포함할 수 있다. 마이크로전자 어셈블리(100)는 제 1 레벨 상호접속부(142)에 의해 패키지 기판(160)에 연결될 수 있다. 특히, 재분배 층(112)의 도전성 콘택트(120)는 또한 마이크로전자 어셈블리(100)의 제 1 레벨 상호접속 콘택트라고 지칭될 수 있으며, 임의의 적합한 기술을 사용해서 제 1 레벨 상호접속부(142)에 의해 패키지 기판(160)의 도전성 콘택트(도시 생략)에 전기적으로 및 기계적으로 연결될 수 있다. 도 1에 도시된 제 1 레벨 상호접속부(142)는 땜납 볼이지만(예를 들어, 볼 그리드 어레이 배열을 위한), 임의의 적합한 제 1 레벨 상호접속부(142)가 사용될 수 있다(예를 들어, 땜납, 비땜납(non-solder), 핀 그리드 어레이 배열의 핀, 랜드 그리드 어레이 배열의 랜드, 와이어 본드 또는 땜납 캡이 있는 구리 필러). 일부 실시예에서, 패키지 기판(160)은 임의의 적합한 기술을 사용해서 제 2 레벨 상호접속부(162)에 의해 회로 기판(도시 생략)에 연결될 수 있다. 도 1에 도시된 제 2 레벨 상호접속부(162)는 땜납 볼이지만(예를 들어, 볼 그리드 어레이 배열을 위한), 임의의 적합한 제 2 레벨 상호접속부(162)가 사용될 수 있다(예를 들어, 땜납, 비땜납(non-solder), 핀 그리드 어레이 배열의 핀, 랜드 그리드 어레이 배열의 랜드, 와이어 본드 또는 땜납 캡이 있는 구리 필러).
패키지 기판(160)은 절연 물질(예를 들어, 당업계에 공지된 바와 같이 다수의 층으로 형성된 유전체 물질) 및 이 유전체 물질을 통과하는 하나 이상의 도전성 경로(예를 들어, 도시된 바와 같은 도전성 트레이스 및/또는 도전성 비아를 포함한)를 포함할 수 있다. 일부 실시예들에서, 패키지 기판(160)의 절연 물질은 유기 유전체 물질, 난연 등급 4 물질(fire retardant grade 4 material; FR-4), BT 수지, 폴리이미드 물질, 유리 강화 에폭시 매트릭스 물질 또는 저-k 및 초저-k 유전체(예를 들어, 탄소-도핑된 유전체, 불소-도핑된 유전체, 다공성 유전체 및 유기 중합체 유전체)와 같은 유전체 물질이 될 수 있다. 특히, 패키지 기판(160)이 표준 인쇄 회로 기판(PCB) 공정을 사용해서 형성되는 경우에, 패키지 기판(160)은 FR-4를 포함할 수 있고, 패키지 기판(160)의 도전성 경로는 FR-4의 빌드업 층에 의해 분리된 구리의 패터닝된 시트에 의해 형성될 수 있다. 패키지 기판(160) 내의 도전성 경로들은, 적합한 경우에, 접착 라이너 및/또는 배리어 라이너와 같은, 라이너 물질에 의해 경계가 형성될 수 있다.
본 명세서에 개시된 DTD 상호접속부(140)는 임의의 적합한 형태를 취할 수 있다. DTD 상호접속부(140)는, 마이크로전자 어셈블리에서 재분배 층(112)의 상호접속 구조체(114)로의 접속부보다 조밀한 피치를 가질 수 있다. 일부 실시예에서, DTD 상호접속부(140)의 세트의 어느 한 면에 있는 다이(102/130)는 패키지가 아닌 다이일 수 있고 및/또는 DTD 상호접속부(140)는 땜납에 의해 도전성 콘택트에 부착되는 작은 도전성 범프 또는 필러(예를 들어, 구리 범프 또는 필러)를 포함할 수 있다. 일부 실시예에서, DTD 상호접속부(140)의 세트는 땜납을 포함할 수 있다. 땜납을 포함하는 DTD 상호접속부(140)는 상술한 임의의 물질과 같은 임의의 적합한 땜납 물질을 포함할 수 있다. 일부 실시예에서, DTD 상호접속부(140)의 세트는 예컨대 상기 설명된 물질 중 하나와 같은 이방성 도전성 물질을 포함할 수 있다. 일부 실시예에서, DTD 상호접속부(140)는 데이터 전송 레인으로서 사용될 수 있으며, 한편 재분배 층(112)의 상호접속 구조체(114)로의 상호접속부는 특히 전력 및 접지 라인용으로 사용될 수 있다.
일부 실시예에서, 마이크로전자 어셈블리(100) 내의 DTD 상호접속부(140) 중 일부 또는 전부는, 구리-구리 상호접속부, 도금된 상호접속부(예를 들어, Sn, SnAg, SnIn과 같이 땜납으로 구리, 니켈 및/또는 금이 씌워진(capped) 필러 혹은 패드) 또는 기타 공지된 야금(metallurgy)과 같은 금속-금속 상호접속부일 수 있다. 이러한 실시예에서, DTD 상호접속부(140)(예를 들어, 140-1, 140-2 및/또는 140-3)의 어느 한 면의 도전성 콘택트들(예를 들어, 도전성 콘택트(136-1) 및 도전성 콘택트(118-1), 도전성 콘택트(136-2) 및 도전성 콘택트(118-2), 및/또는 도전성 콘택트(136-3) 및 도전성 콘택트(118-3))은 중간에 땜납 또는 이방성 도전성 물질을 사용하지 않고도 함께 본딩될 수 있다. 금속-금속 상호접속 기술은 직접 본딩이나 하이브리드 본딩(종종 확산 본딩이라고도 함)을 포함할 수 있다. 직접 본딩을 사용하는 일부 금속-금속 상호접속에서, 깨끗하고(pristine) 평평하며 활성인 표면을 가진 제 1 다이 또는 웨이퍼(다이가 재분배되는 경우)는, 전형적으로 실온에서 역시 깨끗하고 평평하며 활성인 표면을 가진 제 2 다이 또는 웨이퍼 상에 배치될 수 있다(예를 들어, 다이-웨이퍼 본딩, 다이-다이 본딩 또는 웨이퍼-웨이퍼 본딩을 수행하기 위해). 다이(집단(batch)의) 및/또는 웨이퍼에 힘이 가해져서, 다이들 및/또는 웨이퍼들 사이에 반 데르 발스(Van der Waals) 본드를 형성한다. 이후, 본딩된 다이 및/또는 웨이퍼는 고온(전형적으로 150℃ 이상)에서 어닐링되어 도전성 콘택트들 사이 및 유전체 표면들 사이에 영구 본드를 형성한다.
하이브리드 본딩을 이용하는 일부 금속-금속 상호접속에서, 서로 본딩된 금속들 사이에(예를 들어, 관련 도전성 콘택트를 제공하는 구리 패드들이나 또는 포스트들 사이에) 유전체 물질(예를 들어, 산화 실리콘, 질화 실리콘 또는 탄화 실리콘 등)이 존재할 수 있다. 하이브리드 본딩의 경우, 도전성 콘택트는 상승된 압력 및/또는 온도에서 서로 본딩될 수 있다(예를 들어, 전형적으로 150℃보다 높은 온도 및 20 메가파스칼(MPa)보다 높은 압력에서 수행되는 열 압축 본딩으로, 이는 범프 피치, 물질 등에 따라 변경될 수 있음). 일부 실시예들에서, 본딩 동안 스핀-온-유전체 물질은 임의의 보이드 공간을 채우도록 도전성 콘택트 주위에 패터닝될 수 있다.
금속-금속 상호접속부는 다른 타입의 상호접속부보다 높은 전류를 신뢰가능하게 전도할 수 있으며, 예를 들어, 일부 땜납 상호접속부는 전류가 흐르면 취성(brittle) 금속간 화합물을 형성할 수 있으며, 기계적 고장을 경감시키기 위해, 이러한 상호접속부를 통해 제공되는 최대 전류는 제한될 수 있다.
일부 실시예에서, 마이크로전자 어셈블리(100) 내의 DTD 상호접속부(140) 중 일부 또는 전부는, 제 1 레벨 상호접속부(142)의 일부 또는 전부에 포함된 땜납보다 높은 융점을 가진 땜납을 포함하는 땜납 상호접속부일 수 있다. 예를 들어, 마이크로전자 어셈블리(100)의 DTD 상호접속부(140)가 제 1 레벨 상호접속부(142)가 형성되기 전에 형성되면(예를 들어, 도 4a 내지 도 4e를 참조하여 아래에서 설명되는 바와 같이), 땜납-기반 DTD 상호접속부(140)는 고온의 땜납(예를 들어, 200℃ 이상의 융점을 갖는)을 사용할 수 있는 반면, 제 1 레벨 상호접속부(142)는 저온의 땜납(예를 들어, 200℃ 미만의 융점을 갖는)을 사용할 수 있다. 일부 실시예에서, 고온의 땜납은, 주석, 주석과 금, 또는 주석, 은 및 구리(예를 들어, 96.5% 주석, 3% 은 및 0.5% 구리)를 포함할 수 있다. 일부 실시예에서, 저온의 땜납은 주석 및 비스무스(예를 들어, 공융(eutectic) 주석 비스무스) 또는 주석, 은 및 비스무스를 포함할 수 있다. 일부 실시예에서, 저온 땜납은 인듐, 인듐 및 주석, 또는 갈륨을 포함할 수 있다. 일부 실시예에서, DTD 상호접속부(140)가 금속간 화합물(IMC)을 이용하는 경우, 이 상호접속부는, 제형(formulation)은 동일하더라도 후속하는 제 1 레벨 리플로우가 이 상호접속부에 영향을 미치지 않도록, 전체적으로 변경되게 설계될 수 있다.
도 1의 마이크로전자 어셈블리의 다양한 실시예에서, DTD 상호접속부(140)는 10 미크론 미만에서 수십 미크론까지의 범위에서 그 거리(180)가 변경될 수 있다. 거리(180)는 다이(102)의 제 1 면(104)과 양면 다이(130) 중 어느 하나의 임의의 제 1 면(132) 사이에서 연장될 수 있다. 다이(102)와 양면 다이(130) 각각 사이의 거리(180)는 양면 다이(130)마다 서로 다를 수 있다. 금속-금속 상호접속부가 사용되는 실시예(예를 들어, 직접 본딩 또는 하이브리드 본딩)에서, 거리(180)는 1.5 미크론 내지 10 미크론 이하의 범위일 수 있다. 땜납 상호접속부가 사용되는 실시예에서, 거리(180)는 4 미크론 내지 40 미크론의 범위일 수 있다.
다양한 실시예에서, DTD 상호접속부(140)를 사용해서 다이를 상호접속하면, 나란한(side-by-side) 상호접속부와 같은 다른 상호접속 기술을 사용해서 다이를 상호접속하는 것에 비해서, 다양한 이점을 제공할 수 있다. 적어도 하나의 실시예에서, DTD 상호접속부(140)를 사용하면 나란한 상호접속부를 이용하는 것에 비해서, 기생(예를 들어, 기생 커패시턴스 또는 기생 저항)이 저하될 수 있다. 일반적으로, 상호접속부가 길면 상호접속부가 짧은 것에 비해서, 특히, 다이들 사이의 시그널링 대역폭의 감소, 삽입 손실의 유발, 다이들 사이에서 통신되는 신호들 사이의 크로스 토크 간섭의 유발, 신호를 더 멀리 보내기 위해 필요한 증폭 전력을 구동하는 저항의 유발 중 하나 이상으로 인해서, 상호접속부 다이의 동작 성능을 저하시킨다. 나란히(side-by-side) 다이를 접속하면, 상호접속부는 전형적으로 한 다이로부터 기판을 통해서, 다른 다이를 넘어 그리고 다시 위로 라우팅되며, 이는 전송 라인을 길게 해서, 상호접속부 사이에 기생을 유발시킬 수 있다.
도 1의 마이크로전자 어셈블리(100)의 다양한 실시예에서, DTD 상호접속부(140)는 다른 상호접속 기술에 비해서, 비한정의 예로서 더 짧은 상호접속 거리를 제공하는 것을 포함한 하나 이상의 이점을 제공할 수 있으며, 이는 다이의 상호접속의 기생을 감소시킬 수 있다.
본 명세서에 개시된 마이크로전자 어셈블리(100) 및/또는 다른 마이크로전자 어셈블리의 요소는 임의의 적합한 치수를 가질 수 있다. 일부 실시예에서, 양면 다이(130) 각각의 두께(182)는 10 미크론 내지 75 미크론의 범위일 수 있다. 예를 들어, 초박형 다이의 두께는 10 미크론 내지 30 미크론의 범위일 수 있다. 일부 실시예에서, 본 명세서에서 더 상세하게 설명되는 바와 같이, 마이크로전자 어셈블리(100)는 동일한 두께 혹은 상이한 두께를 가진 양면 다이(130) 각각을 포함할 수 있다. 다양한 실시예들에서, 베이스 다이(102)의 두께는 50 미크론 내지 780 미크론의 범위일 수 있다. 다양한 실시예에서, 재분배 층(112)의 두께(184)는 15 미크론 내지 100 미크론의 범위일 수 있는데, 이는 양면 다이(130)의 두께에 따라 달라질 수 있다.
또한, 본 명세서에 개시된 마이크로전자 어셈블리(100) 및/또는 다른 마이크로전자 어셈블리는, 일부 실시예에서, 바람직하게는 혼합형 노드(예를 들어, 10나노미터(nm), 14nm, 28nm 등과 같은 상이한 프로세스 기술) 및/또는 이종 기술 통합(예를 들어, GaN 대 무선 주파수(RF) 상보형 금속 산화 반도체(CMOS) 대 SOI 대 SiGe)를, 복합 다이로 통합시키는 패키징된 솔루션을 제공할 수 있다. 예를 들어, 특정 기술(예를 들어, 실리콘)에서는, 반도체 유형(예를 들어, 높은 저항, 낮은 저항, 도핑된 것 등과 같은 실리콘의 유형) 또는 프로세스 노드에 따라 다른 제조 프로세스가 존재할 수 있다. 또한, 주어진 반도체 유형에서, 상이한 제조 공정(예를 들어, 표준 실리콘 CMOS에 비해서 InP에 대한 공정 온도의 제한), 및 상이한 공정 노드 기술(예를 들어, 7nm 대 28nm)과 디바이스의 유형(예를 들어, 한 유형의 트랜지스터는 매우 낮은 전력을 사용할 수 있고, 다른 유형의 트랜지스터는 매우 높은 전력을 사용할 수 있는 등)에 대해서, 최소 피처 길이 스케일이 있을 수 있다. 기술 노드(technology node)는, 특정 반도체 유형, 프로세스, 특징부 크기 등을 사용해서 형성된 반도체 공정 흐름과 관련된 최소 피처 크기(예를 들어, 트랜지스터 게이트 길이 및 누설 혹은 제품 속성 등)를 가리킬 수 있다. 나아가, 일부 기술 노드는 아날로그 디바이스에 더 적합할 수 있고, 일부는 디지털 디바이스에 더 적합할 수 있으며, 일부는 광학 디바이스 등에 더 적합할 수 있다. 종합 반도체 업체(IDM;integrated device manufacturer)는 하나의 기술 노드에 혼합 디바이스 유형 회로를 설계할 때, 일반적으로 특정 제품 또는 성능 목표에 적합한 최상의 기술 노드를 선택하고, 결과적으로 특정 기술 노드에 가장 적합한 것은 아닌 디바이스의 유형은 최적화하지는 않는다.
대조적으로, 본 명세서에 개시된 마이크로전자 어셈블리(100) 및/또는 다른 마이크로전자 어셈블리의 실시예는 바람직하게는 혼합 노드 및/또는 이종 기술을, 패키지 기판(예를 들어, 패키지 기판(160))에 상호접속하기 위해 팬-인 및/또는 팬-아웃 상호접속 구조체(114)을 제공하는 재분배 층(112) 그리고 다이(102)에 연결된 양면 다이(130)를 포함할 수 있는 복합 다이와 같은, 복합 다이의 패키징된 솔루션으로 통합하는 것을 제공할 수 있다. 따라서, 마이크로전자 어셈블리(100)의 실시예는 바람직하게는 혼합 노드 및/또는 이종 기술을 통합하는 증가된 유연성을 제공할 수 있으며, 여기서 집적 회로 기능마다 최소 면적이 요구될 수 있고(예를 들어, 저전력 RF에 최상의 프로세스가 사용될 수도 있고, 디지털 정적 랜덤 액세스 메모리(SRAM) 회로 축소를 위한 최상의 프로세스가 사용될 수도 있는 등), 라우팅 혼잡 문제를 완화하게 하기 위해 높은 대역폭 영역에서(예를 들어, DTD 상호접속부에 대해) 작은 피치의 상호접속이 사용될 수도 있으며, 및/또는 직접 전력 전달에는 전력이 감소되는 문제가 제공될 수 있다(예를 들어, 다이(102)를 통해서 전력 및/또는 접지를 라우팅하는 것과는 대조적으로, 재분배 층(112) 내의 전력 및/또는 접지 층을 사용함으로써).
일부 실시예에서, 본 명세서에 개시된 마이크로전자 어셈블리(100) 및/또는 다른 마이크로전자 어셈블리의 다른 이점은, 다이(130)의 개선된 열 확산을 포함할 수 있다. 예를 들어, 베이스 다이(102)는 상호접속 구조체(114)도 활용하는 소형 다이(130)용 열 확산기일 수 있다. 소형 다이(130)가 초박형 다이일 수 있는 일부 실시예에서, 베이스 다이(102)와 이 초박형 다이 사이에서 CTE를 매칭시킴으로써 초박형 다이의 무결성을 향상시킬 수 있다.
마이크로전자 어셈블리(100)에 포함된 다이(102/130)는 임의의 적합한 구조를 가질 수 있다. 예를 들어, 도 2a 내지 도 2d는 마이크로전자 어셈블리(100)에 포함될 수 있는 예시적인 다이(200)를 도시한다. 도 2a 내지 도 2d에 도시된 다이(200)는 다이 기판(202), 하나 이상의 디바이스 층(204) 및/또는 하나 이상의 금속 스택(206)을 포함할 수 있고, 이들 요소는 이하에서 도 10 및 도 11을 참조하여 더 상세하게 논의된다.
도 2a는 다양한 실시예에 따른 예시적인 다이(200-1)의 측단면도이다. 적어도 하나의 실시예에서, 예시적인 다이(200-1)는 도 1의 실시예의 다이(102)일 수 있다. 도 2a에 도시된 바와 같이, 다이(200-1)는 다이 기판(202), 하나 이상의 디바이스 층(204) 및 금속 스택(206)을 포함할 수 있다. 금속 스택(206)은 도전성 콘택트(222)과 디바이스 층(204) 사이에 있을 수 있고, 디바이스 층(204)은 다이 기판(202)과 금속 스택(206) 사이에 있을 수 있다. 금속 스택(206)을 통해서 도전성 경로(예를 들어, 도전성 라인 및/또는 비아로 형성됨)는 디바이스 층(204)의 디바이스들(예를 들어, 트랜지스터)과 도전성 콘택트(222)를 도전성으로 연결할 수 있다. 도 2a의 다이(200-1)는 도 1의 실시예의 다이(102)를 참조해서 설명되지만, 도 2a에 도시된 다이(200-1)의 구조는 본 명세서에 개시된 단면 다이 중 임의의 적합한 다이의 구조일 수도 있다.
도 2b는 다양한 실시예에 따른 예시적인 다이(200-2)의 측단면도이다. 일부 실시예에서, 예시적인 다이(200-2)는 도 1의 실시예의 임의의 양면 다이(130)일 수 있다. 도 2b에 도시된 바와 같이, 다이(200-2)는 다이 기판(202), 하나 이상의 디바이스 층(204) 및 금속 스택(206)을 포함할 수 있다. 금속 스택(206)은 도전성 콘택트(222)과 디바이스 층(204) 사이에 있을 수 있고, 디바이스 층(204)은 다이 기판(202)과 금속 스택(206) 사이에 있을 수 있으며, 다이 기판(202)은 디바이스 층(204)과 도전성 콘택트(224) 사이에 있을 수 있다. 다이 기판(202)을 통해서 하나 이상의 TSV(223)가 연장될 수 있다. 금속 스택(206)을 통하는 도전성 경로(예를 들어, 도전성 라인 및/또는 비아로 형성됨)는 디바이스 층(204)의 디바이스들(예를 들어, 트랜지스터)과 도전성 콘택트(222)를 도전성으로 연결할 수 있고, 한편 TSV(223)는 디바이스 층(204)의 디바이스들과 도전성 콘택트(224)를 도전성으로 연결할 수 있다. 도 2b의 다이(200-2)는 도 1의 실시예의 양면 다이(130)를 참조해서 설명되지만, 도 2b에 도시된 다이(200-2)의 구조는 본 명세서에 개시된 양면 다이 중 임의의 적합한 다이의 구조일 수도 있다.
도 2c는 다양한 실시예에 따른 예시적인 다이(200-3)의 측단면도이다. 일부 실시예에서, 예시적인 다이(200-3)는 도 1의 실시예의 임의의 양면 다이(130)일 수 있다. 도 2c에 도시된 바와 같이, 다이(200-3)는 다이 기판(202), 하나 이상의 디바이스 층(204) 및 금속 스택(206)을 포함할 수 있다. 금속 스택(206)은 도전성 콘택트(224)과 디바이스 층(204) 사이에 있을 수 있고, 디바이스 층(204)은 다이 기판(202)과 금속 스택(206) 사이에 있을 수 있으며, 다이 기판(202)은 디바이스 층(204)과 도전성 콘택트(222) 사이에 있을 수 있다. 다이 기판(202)을 통해서 하나 이상의 TSV(223)가 연장될 수 있다. 금속 스택(206)을 통하는 도전성 경로는 디바이스 층(204)의 디바이스들과 도전성 콘택트(224)를 도전성으로 연결할 수 있고, 한편 TSV(223)는 디바이스 층(204)의 디바이스들과 도전성 콘택트(222)를 도전성으로 연결할 수 있다. 도 2c의 다이(200-3)는 도 1의 실시예의 양면 다이(130)를 참조해서 설명되지만, 도 2c에 도시된 다이(200-3)의 구조는 본 명세서에 개시된 양면 다이 중 임의의 적합한 다이의 구조일 수도 있다.
도 2d는 다양한 실시예에 따른 예시적인 다이(200-4)의 측단면도이다. 일부 실시예에서, 예시적인 다이(200-4)는 도 1의 실시예의 임의의 양면 다이(130)일 수 있다. 도 2d에 도시된 바와 같이, 다이(200-4)는 제 1 금속 스택(206-1), 하나 이상의 디바이스 층(204) 및 제 2 금속 스택(206-2)을 포함할 수 있다. 제 1 금속 스택(206-1)은 도전성 콘택트(222)과 디바이스 층(204) 사이에 있을 수 있고, 디바이스 층(204)은 제 1 금속 스택(206-1)과 제 2 금속 스택(206-2) 사이에 있을 수 있으며, 제 2 금속 스택(206-2)은 디바이스 층(204)과 도전성 콘택트(224) 사이에 있을 수 있다. 제 1 금속 스택(206-1)을 통하는 도전성 경로는 디바이스 층(204)의 디바이스들과 도전성 콘택트(222)를 도전성으로 연결할 수 있고, 한편 제 2 금속 스택(206-2)을 통하는 도전성 경로는 디바이스 층(204)의 디바이스들과 도전성 콘택트(224)를 도전성으로 연결할 수 있다. 도 2d의 실시예에서, 디바이스 층(204)이 먼저 다이 기판(202) 상에 제조될 수 있고(예를 들어, 이하 도 10에 대해 설명되는 바와 같은), 하나의 금속 스택(206)이 디바이스 층(204) 상에 형성될 수 있으며(예를 들어, 이하 도 10에 대해 설명되는 바와 같은), 이후 다이 기판(202)의 벌크가 제거되고 디바이스 층(204)의 다른 면 상에 제 2 금속 스택(206)이 형성될 수 있다.
본 명세서에서 설명되는 다이는 도 2a 내지 도 2d에 도시된 것과는 다른 구조를 가질 수도 있다. 예를 들어, 일부 실시예에서, 양면 다이(130)는 도 2d에 도시된 것과 유사한 구조를 가질 수 있고, 제 1 금속 스택과 도전성 콘택트 사이에 다이 기판(및 그 안의 TSV)을 더 포함할 수 있다.
본 명세서에 개시된 마이크로전자 어셈블리(100) 및/또는 다른 마이크로전자 어셈블리의 다른 장점은 양면 다이를 마이크로전자 어셈블리에 통합시킴으로써 구현될 수 있다. 예를 들어, 디바이스 층에서 트랜지스터가 배치될 수 없는 TSV 주위의 "제한 영역"이 있기 때문에, TSV를 가진 다이의 경우 트랜지스터 밀도가 감소될 수 있다. 반면 TSV를 갖지 않는 다이의 경우, 금속 스택을 통하는 도전성 경로는 다이의 디바이스 층의 트랜지스터 밀도에 영향을 주지 않으면서 다이의 디바이스 층 내의 상이한 층 상에 "랜딩(land)"될 수 있다. 따라서, 본 명세서에 개시된 마이크로전자 어셈블리(100) 및/또는 다른 마이크로전자 어셈블리의 실시예는, 디바이스 층의 구멍이 적은 혼합 노드 및/또는 이종 기술을 통합하는 자유도를 더 많이 제공할 수 있는, 새로운 3D 모놀리식 통합 방식을 용이하게 할 수 있다.
도 3을 참조하면, 도 3은 다양한 실시예에 따른, 본 명세서에서 설명되는 마이크로전자 어셈블리에 포함될 수 있는 예시적인 다이(400)의 저면도이다. 도 3의 실시예에서, 다이(400)는 작은 많은 다이(도시 생략)가 연결될 수 있는, 큰 베이스 다이일 수 있다. 다이(400)는, 랜딩 구역(410)에서 작은 다이를 베이스 다이(400)에 연결시키는 것을 용이하게 하는 특정 풋프린트(예를 들어, 도전성 콘택트의 패턴 또는 배열)로 DTD 도전성 콘택트(404)가 배치되어 있는, 다수의 "랜딩 구역"(410)을 포함할 수 있다. 도 3의 실시예는 6개의 다이를 다이(400)에 연결하는 공간을 포함하는 6개의 랜딩 구역(410-1, 410-2, 410-3, 410-4, 410-5, 410-6)을 도시하고 있지만, 크기, 설계, 구현, 열 및/또는 임의의 다른 관련 고려 사항에 따라 다른 본 명세서에 개시된 실시예에 따라서, 하나 이상의 임의의 수의 다이가 베이스 다이에 연결될 수 있다는 점을 이해할 것이다.
도 3의 실시예에 도시된 바와 같이, 다이(400)는, 다이(400)를 패키지 기판(예를 들어, 도 1의 패키지 기판(160))에 상호접속하기 위한, 피치(P1)를 가진 "성긴(coarser)" 피치의 도전성 콘택트(402)를 포함할 수 있다. 다이(400)는 작은 다이(도시 생략)를 다이(400)에 상호접속하기 위한 "조밀한(finer)" 피치 도전성 콘택트(404)를 랜딩 구역(410)에 더 포함할 수 있다. 예를 들어, 제 1 랜딩 구역(410-1)은, 피치(P1)보다 조밀한 피치일 수 있는, 피치(P2)를 가진 특정 풋프린트로 배치된 제 1 도전성 콘택트를 포함할 수 있다. 제 2 랜딩 구역(410-2)은 특정 풋프린트로 배치된 제 2 도전성 콘택트(404-2)를 포함할 수 있다. 제 3 랜딩 구역(410-3)은 특정 풋프린트로 배치된 제 3 도전성 콘택트(404-3)를 포함할 수 있다. 제 4 랜딩 구역(410-4)은 특정 풋프린트로 배치된 제 4 도전성 콘택트(404-4)를 포함할 수 있다. 제 5 랜딩 구역(410-5)은 제 5 도전성 콘택트(404-5)을 포함할 수 있다. 제 6 랜딩 구역(410-6)은 특정 풋프린트로 배치된 제 6 도전성 콘택트(404-6)를 포함할 수 있다. 제 6 랜딩 구역(410-6)은, 상이한 피치일 수 있는 피치(P2 및 P3)를 가진 혼합 피치의 도전성 콘택트를 포함할 수 있다. 제 5 랜딩 구역(410-5)은 또한 제 6 랜딩 구역의 풋프린트와는 상이한 풋프린트를 가진 혼합 피치의 도전성 콘택트를 포함할 수 있다.
일부 예에서, 랜딩 구역은 특정 다이의 X-Y 치수에 대응할 수 있다. 예를 들어, 제 4 랜딩 구역(410-4)은 제 4 도전성 콘택트(404-4)에서 다이(400)에 연결될 특정 다이의 X-Y 치수에 대응하는 X-Y 치수를 가질 수 있다. 도 3의 실시예에 대해 도시된 바와 같이, 다이(400)는 랜딩 구역(410)에서 연결될 각각의 다이의 X-Y 영역보다 큰 X-Y 영역을 가질 수 있다.
본 명세서에 개시된 마이크로전자 어셈블리를 제조하는 데 임의의 적합한 기술이 사용될 수 있다. 예를 들어, 도 4a 내지 도 4e는 다양한 실시예에 따른 도 1의 마이크로전자 어셈블리를 제조하는 예시적인 공정의 다양한 단계의 측단면도이다. 도 4a 내지 도 4e(및 첨부 도면 중 제조 공정을 나타내는 다른 도면)와 관련하여 이하에서 설명되는 동작이 특정 순서로 도시되어 있지만, 이들 동작은 임의의 적합한 순서로 수행될 수 있다. 나아가, 특정 어셈블리가 도 4a 내지 도 4e(및 첨부 도면 중 제조 공정을 나타내는 다른 도면)에 도시되어 있지만, 도 4a 내지 도 4e를 참조하여 이하에서 설명되는 동작은 임의의 적합한 어셈블리를 형성하는데 사용될 수 있다. 일부 실시예에서, 도 4a 내지 4e의 공정에 따라 제조된 마이크로전자 어셈블리는, 비-땜납 상호접속부(예를 들어, 금속-금속 상호접속부 또는 이방성 도전성 물질 상호접속부)일 수 있는, DTD 상호접속부(140)를 가질 수 있다. 도 4a 내지 도 4e의 실시예에서, 다이(102/130)는 먼저 "복합 다이"에 어셈블링되고, 이후 이 복합 다이가 패키지 기판(160)에 연결될 수 있다. 일반적으로, 복합 다이는 반도체 구조체를 지칭할 수 있는데, 여기서 다수의 다이가 서로 연결 및 어셈블링되어서, 이 어셈블리는 하나의 다이로서 취급될 수 있다. 특히, 이 어셈블리는 제 1 레벨 상호접속을 위한 도전성 콘택트를 가진 평탄 표면을 가질 수 있다. 이 방식은 DTD 상호접속부(140)를 형성할 때 더 밀집된 허용 범위(tighter tolerances)를 가능하게 할 수 있어서, 복합 다이 어셈블리에 비교적 작은 다이를 집적시키는 데 특히 바람직할 수 있다.
도 4a는 다이(102)를 포함하는 어셈블리(500)를 도시한다. 다이(102)는, 다이(102)의 제 1 면(104)의 도전성 콘택트(116, 118)가 위를 향한다는 의미에서 "상하 반전"이다. 일부 실시예에서, 어셈블리(500)의 다이(102)는, 다이(102)의 다수의 카피를 포함하는 웨이퍼(도시되지 않음)에 포함될 수도 있고, 반면에 다른 실시예에서, 다이(102)는 어셈블리(500)에 포함되기 전에 다른 다이(102)로부터 싱귤레이션(singulated)될 수 있다.
도 4b는 다이(130-1, 130-2, 130-3)를 다이(102)에 연결한 이후의 어셈블리(502)를 도시한다. 특히 어셈블리(502)의 경우, 다이(130-1)의 제 1 면(132-1)의 도전성 콘택트(136-1)는 다이(102)의 제 1 면(104)에서 도전성 콘택트(118-1)에 연결될 수 있다(예를 들어, DTD 상호접속부(140-1)를 통해). 다이(130-2)의 제 1 면(132-2)의 도전성 콘택트(136-2)는 다이(102)의 제 1 면(104)에서 도전성 콘택트(118-2)에 연결될 수 있다(예를 들어, DTD 상호접속부(140-2)를 통해). 다이(130-3)의 제 1 면(132-3)의 도전성 콘택트(136-3)는 다이(102)의 제 1 면(104)에서 도전성 콘택트(118-3)에 연결될 수 있다(예를 들어, DTD 상호접속부(140-3)를 통해). 어셈블리(502)의 DTD 상호접속부(140)를 형성하는데, 금속-금속 부착 기술, 땜납 기술 또는 이방성 도전성 물질 기술과 같은 임의의 적합한 기술이 사용될 수 있다. 일부 실시예에서, DTD 상호접속부(140)는 다이-다이 또는 다이-웨이퍼 본딩 기술을 사용해서 형성될 수 있다. 예를 들어, 어셈블리(500)가 다이(102) 중 다수의 다이의 웨이퍼를 포함할 때, 다이(130)는 하나 이상의 다이-웨이퍼 본딩 작업을 사용해서 다이(102)에 부착될 수 있다. 또 다른 실시예에서, 다이(130-1, 130-2, 130-3)는 캐리어 상에 접착제를 사용하여 재분배될 수도 있고, DTD 상호접속부(140)는 웨이퍼-웨이퍼 본딩 기술을 사용하여 형성될 수도 있다. 개개의 다이(130)는, 다이(130)의 제 2 면(134)으로부터 연장되는 다이 기판(139)을 포함할 수 있다. 다이 기판(139-1, 139-2, 139-3)의 두께는 10 미크론 내지 780 미크론의 범위일 수 있다. 개개의 다이(130-1, 130-2, 130-3)와 다이(102) 사이에는 언더필 물질(150)이 임의의 적합한 기술을 사용해서 도포될 수 있다.
도 4c는 개개의 다이(130)로부터 다이 기판(139)을 제거한 후의 어셈블리(504)를 도시한다. 다이 기판을 제거하는 데는, 비한정적인 예로서 특히 화학적 기계적 폴리싱(CMP), 그라인딩, 에칭, 디본딩 또는 필링을 포함하는 임의의 적합한 기술이 사용될 수 있다.
도 4d는 다이(102)의 제 1 면(104)의 도전성 콘택트(116)와 재분배 층(112)의 도전성 콘택트(120) 사이에서 연장되고, 개별 다이(130)의 제 2 면(134)의 도전성 콘택트(138)와 재분배 층(112)의 도전성 콘택트(120) 사이에서 연장되는 상호접속 구조체(114)를 포함하는 재분배 층(112)을 형성한 후의 어셈블리(506)를 도시한다. 재분배 층(112)을 형성하는 데, 비한정적인 예로서, 유전체 물질을 라미네이트 또는 스핀 온함으로써 상호접속 구조체(114)를 형성하는 것, 및 레이저 드릴링, 리소그래피 및 도금에 의해 도전성 비아 및 라인을 생성해서 다이들(102/130) 사이 및/또는 다이(102/130)와 재분배 층의 유전성 도전체(120) 사이에 DTD 상호접속부, 팬인 상호접속부 및/또는 팬 아웃 상호접속부를 제공하는 것을 포함한 임의의 적합한 기술이 사용될 수 있다. 일부 실시예에서, 어셈블리(506)는 복합 다이의 형태를 취할 수도 있다.
도 4e는, 도 4d의 어셈블리(506)를 "뒤집고(flip)" 이 어셈블리를 제 1 레벨 상호접속부(142)를 사용해서 패키지 기판(160)에 연결한 후의 어셈블리(508)를 도시한다. 제 1 레벨 상호접속부는 본 명세서에 개시된 임의의 형태를 취할 수 있고 (예를 들어, 땜납 상호접속부 또는 이방성 도전성 물질 상호접속부), 이 제 1 레벨 상호접속부를 형성하는데 임의의 적합한 기술(예를 들어, 매스 리플로우 처리 또는 열 압착 본딩 처리)가 사용될 수 있다. 이 어셈블리(508)는 도 1의 마이크로전자 어셈블리(100)의 형태를 취할 수 있다.
전술한 바와 같이, 마이크로전자 어셈블리(100)에서 다이(102)에 연결되는 양면 다이(130)의 두께는 서로 다른 수 있다. 도 5는 도 1과 많은 구성요소를 공유하는 마이크로전자 어셈블리(100)의 측단면도이지만, 제 1 절연 층(170), 제 2 절연 층(178) 및 양면 다이(130-4)를 포함하고 있다. 다양한 실시예에서, 제 1 절연 층(170) 및 제 2 절연 층(178)에 상호접속 구조체(172)가 포함되어서, 다이들(102/130) 사이, 다이(102/130)와 RDL(112) 사이 또는 RDL(112)의 상호접속 구조체(114)와 유사한 이들의 임의의 조합 사이에 전기적 상호접속을 제공할 수 있다. 예를 들어, 상호접속 구조체(172)는 수직으로 또는 수평으로 형성될 수 있다(예를 들어, 도전성 라인 또는 비아로 형성됨). 일부 실시예에서, 상호접속 구조체(172)가 제 1 절연 층(170)에 포함되어서 다이(102)의 제 1 면(104)의 도전성 콘택트(118) 세트와 양면 다이(130) 각각의 제 1 면(132)의 도전성 콘택트(136) 세트를 전기적으로 상호접속할 수 있다(예를 들어, 상호접속부(141)를 통해). 일부 실시예에서, 상호접속 구조체(172)는 제 1 절연 층에 포함되어 다양한 양면 다이(130)를 상호접속할 수 있다(예를 들어, 도 5의 실시예에 도시된 바와 같이, 양면 다이(130-4, 130-3)를 상호접속)). 상호접속 구조체(172)는 또한 본 명세서에서 설명된 바와 같이 수평으로 또는 수직으로 전기적 상호접속을 제공하기 위해 제 2 절연 층(178)에 포함될 수도 있다.
도 5의 실시예에서, 양면 다이(130-4)는 양면 다이(130-3)의 두께(182-3)와는 다른 두께(182-4)를 가질 수 있다. 제 2 절연 층(178)은, 제 1 절연층(170)을 통해서 다이(102)에 연결된 양면 다이(130) 각각 사이의 토폴로지 차이(예를 들어, 다이 두께가 상이하기 때문에 제 1 절연층(170)으로부터 각 다이(130)의 제 2 면(134)까지의 거리가 상이함)를 고려한 두께(188)로 형성될 수 있다. 다양한 실시예에서, 제 1 절연 층(170) 및 제 2 절연 층(178)은 유전체 물질, 몰드 물질, 에폭시 물질(예를 들어, 유리 강화 에폭시 매트릭스 물질, 에폭시 빌드업 필름 등), 폴리이미드 물질 또는 산화물계 물질(예를 들어, 이산화 실리콘 또는 스핀온 산화물)로 이루어질 수 있다. 다양한 실시예들에서, 제 1 절연 층(170)의 두께(186)는 1 미크론 내지 40 미크론의 범위일 수 있다. 일부 실시예에서, 조밀한 피치의 도전성 콘택트는 마이크로전자 어셈블리에서 형성되는 얇은 절연 층과 연관될 수 있는 반면, 성긴 피치의 도전성 콘택트는 마이크로전자 어셈블리(100)에서 형성되는 두꺼운 절연 층과 연관될 수 있다. 제 2 절연 층(178)의 두께(188)는 마이크로 일렉트로닉 어셈블리에 포함되는 다이(130)의 두께에 따라서 변경될 수 있다. 적어도, 제 2 절연 층(178)의 두께(188)는 적어도, 가장 두꺼운 양면 다이(130)의 제 1 절연 층의 표면으로부터의 거리와 제 1 절연 층(170)에 연결될 수 있는 상호접속 거리의 합 정도의 두께가 될 수 있다.
도 5의 마이크로전자 어셈블리(100)를 제조하는 데 임의의 적합한 기술이 사용될 수 있다. 예를 들어, 도 6a 내지 도 6g는 다양한 실시예에 따른, 도 5의 마이크로전자 어셈블리를 제조하는 예시적인 처리의 다양한 단계들의 측단면도이다.
도 6a는 다이(102)를 포함하는 어셈블리(700)를 도시한다. 다이(102)는, 다이(102)의 제 1 면(104)의 도전성 콘택트(116, 118)가 위를 향한다는 의미에서 "상하 반전"이다. 일부 실시예에서, 다이(102)는 웨이퍼의 다수의 다이 중 각각의 다이일 수 있다. 웨이퍼는 반도체 물질로 구성될 수 있으며, 이 반도체 물질로 다이 기판(108)이 구성되고 그 위에 회로(110)가 형성될 수 있다.
도 6b는 다이(102)의 제 1 면 상에, 상호접속 구조체(172)를 포함하는 제 1 절연 층(170)을 형성한 이후의 어셈블리(702)를 도시한다. 상호접속 구조체(172)는 본 명세서에 개시된 임의의 실시예의 형태를 취할 수 있고, 임의의 적합한 기술을 사용해서 형성될 수 있다. 제 1 절연 층(170)은 본 명세서에 개시된 임의의 실시예의 형태를 취할 수 있으며, 임의의 적합한 기술을 사용해서 형성될 수 있다.
도 6c는 다이(130-2, 130-3, 130-4)를 다이(102)에 연결한 이후의 어셈블리(704)를 도시한다. 특히 어셈블리(704)의 경우, 다이(130-4)의 제 1 면(132-4)의 도전성 콘택트(136-4)는 제 1 절연 층(170)의 대응하는 상호접속 구조체(172)에 연결될 수 있다(예를 들어, 상호접속부(141-4)를 통해). 다이(130-2)의 제 1 면(132-2)의 도전성 콘택트(136-2)는 제 1 절연 층(170)의 대응하는 상호접속 구조체(172)에 연결될 수 있다(예를 들어, 상호접속부(141-2)를 통해). 다이(130-3)의 제 1 면(132-3)의 도전성 콘택트(136-3)는 제 1 절연 층(170)의 대응하는 상호접속 구조체(172)에 연결될 수 있다(예를 들어, 상호접속부(141-3)를 통해). 어셈블리(704)의 상호접속부(141)를 형성하는데 금속-금속 부착 기술, 땜납 기술 또는 이방성 도전성 물질 기술과 같은 임의의 적합한 기술이 사용될 수 있다. 개개의 다이(130-2, 130-3, 130-4)와 제 1 절연 층(170) 사이에는 언더필 물질(150)이 임의의 적합한 기술을 사용해서 도포될 수 있다.
도 6d는 개개의 다이(130)로부터 다이 기판(139)을 제거한 이후의 어셈블리(706)를 도시한다. 본 명세서에 개시된 바와 같이 다이 기판을 제거하는 데 임의의 적합한 기술이 사용될 수 있다. 다이 및 제조 장비의 크기에 따라서, 얇은 다이(130)는 캐리어 다이/기판 필요없이 기판 상에 직접 배치될 수도 있다.
도 6e는 제 1 절연 층(170) 위에 및 양면 다이(130) 위에, 상호접속 구조체(172)를 포함하는 제 2 절연 층(178)을 형성한 이후의 어셈블리(708)를 도시한다. 제 2 절연 층(178)은 본 명세서에 개시된 임의의 실시예의 형태를 취할 수 있으며, 임의의 적합한 기술을 사용해서 형성될 수 있다. 예를 들어, 일부 실시예에서, 상호접속 구조체(172)는 절연 물질을 라미네이트 또는 스핀온함으로써 절연 물질 내에 캡슐화될 수 있고, 이 절연 물질에 대해서 선택적 평탄화 공정이 수행될 수 있다(예를 들어, 제 2 절연 층의 높이를 원하는 두께(188)와 동일하게 되도록 감소시킬 필요가 있는 경우)
도 6f는 상호접속 구조체(172) 상에, 상호접속 구조체(114) 및 도전성 콘택트(120)을 포함하는 재분배 층(112)을 형성한 이후의 어셈블리(710)를 도시한다. 재분배 층(112)을 형성하는 데 본 명세서에 설명된 바와 같이 임의의 적합한 기술이 사용될 수 있다.
도 6g는, 도 6f의 어셈블리(710)를 "뒤집고" 이 어셈블리를 제 1 레벨 상호접속부(142)를 사용해서 패키지 기판(160)에 연결한 이후 어셈블리(712)를 도시한다. 제 1 레벨 상호접속부는 본 명세서에 개시된 임의의 형태를 취할 수 있고(예를 들어, 땜납 상호접속부 또는 이방성 도전성 물질 상호접속부), 이 제 1 레벨 상호접속부를 형성하는데 임의의 적합한 기술(예를 들어, 매스 리플로우 처리 또는 열 압착 본딩 처리)가 사용될 수 있다. 이 어셈블리(712)는 도 5의 마이크로전자 어셈블리(100)의 형태를 취할 수 있다.
마이크로전자 어셈블리에 상이한 두께의 양면 다이를 통합시키는 것 이외에도, 양면 다이(130)는 상이한 평면 상에서 또는 상이한 절연 물질 두께로 어셈블리에 통합될 수 있다. 도 7은 다수의 요소를 도 1 및 도 5와 공유하지만, 제 1 절연 층(170)과 제 2 절연 층(178) 사이의 제 3 절연 층(179) 및 다이(102)에 전기적으로 연결된 양면 다이(130-5)를 더 포함하는 마이크로전자 어셈블리(100)의 측단면도이다. 다양한 실시예에서, 본 명세서에서 설명된 바와 같이 제 3 절연 층(179)에 상호접속 구조체(172)가 포함되어 전기적 상호접속을 제공할 수 있다(예를 들어, 상호접속부(141-5)를 통해 다이(102)의 제 1 면(104)의 도전성 콘택트(118-5)의 세트를 양면 다이(130-5)의 제 1 면(132-5)의 도전성 콘택트(136-5)의 세트에 전기적으로 접속함). 제 3 절연 층(179)은 1 미크론 내지 40 미크론 범위의 두께(190)를 가질 수 있다. 따라서, 도 7의 실시예에서 다이(130)는 다이(102)에 연결될 수 있고 및/또는 2개의 다른 평면에서 서로 전기적으로 연결될 수 있다. 도 7의 마이크로전자 어셈블리(100)을 제조하는 데 임의의 적합한 기술이 사용될 수 있으며, 이 마이크로전자 어셈블리(100)에서는 본 명세서에 설명된 바와 같은 전기적 상호접속을 제공하기 위해서 다른 절연 층(예를 들어, 제 3 절연 층(179)) 및 수직 및/또는 수평 상호접속 구조체(172)의 임의의 조합이 그 내부에 형성될 수 있다.
본 명세서에 개시된 마이크로전자 어셈블리(100)는 임의의 적합한 응용 분야에 사용될 수 있다. 예를 들어, 일부 실시예에서, 마이크로전자 어셈블리(100)는 FPGA(field Programmable Gate Array) 송수신기 및 III-V 증폭기용의 초고밀도 및 고대역폭 상호접속부를 제공하는 데 사용될 수 있다. 이 응용 분야는 군사 전자학, 5G 무선 통신, WiGig 통신 및/또는 밀리미터파 통신에 특히 적합할 수 있다.
보다 일반적으로, 본 명세서에 개시된 마이크로전자 어셈블리(100)는 상이한 종류의 기능 회로의 지적 재산 블록(IP blocks; Intellectual Property blocks)으로 지칭되는 "블록"이, 일부 종래의 방식에 따라서 모든 회로를 단일의 대형 다이에 포함시키는 대신에, 다이(102/130) 각각에 분배될 수 있게 한다. 이러한 종래의 방식에서, 회로들 사이의 높은 대역폭의 낮은 손실 통신을 달성하기 위해서 단일 대형 다이가 이들 상이한 회로들 모두를 포함하며, 이 회로들 중 일부 또는 전부는 이 대형 다이의 성능을 조절하는 것이 선택적으로 불가능하게 된다. 그러나, 마이크로전자 어셈블리(100)의 DTD 상호접속부(140)가 개개의 다이(130)와 다이(102) 사이의 고 대역폭의 저손실 통신을 가능하게 하기 때문에, 상이한 회로가 상이한 다이(102/130)에 분배되어서 총 제조 비용을 감소시키고, 수율을 개선하며, 상이한 다이(102/130)(예를 들어, 상이한 제조 기술을 사용해서 형성된 다이(102/130))가 상이한 기능을 달성하기 위해 교체되는 것을 용이하게 함으로써 설계 유연성을 증가시킨다.
또 다른 예에서, 마이크로전자 어셈블리(100)의 다이(102)는 프로세싱 디바이스(예를 들어, 중앙 처리 디바이스, 그래픽 처리 디바이스, FPGA, 모뎀, 애플리케이션 프로세서 등)일 수 있고, 다이(130-1)는 고 대역폭 메모리, 송수신기 회로, 및/또는 입력/출력 회로(예를 들어, 더블 데이터 레이트 전송 회로, 주변기기 구성요소 상호접속(Peripheral Component Interconnect) 익스프레스 회로 등)를 포함할 수 있다. 다른 예에서, 마이크로전자 어셈블리(100)의 다이(102)는 캐시 메모리(예를 들어, 제 3 레벨 캐시 메모리)일 수 있고, 하나 이상의 다이(130)는 다이(102)의 캐시 메모리를 공유하는 처리 디바이스(예를 들어, 중앙 처리 디바이스, 그래픽 처리 디바이스, FPGA, 모뎀, 애플리케이션 프로세서 등)일 수 있다.
본 명세서에 개시된 마이크로전자 어셈블리(100)는 임의의 적합한 전자 구성요소에 포함될 수 있다. 도 8~도 12는 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)를 포함할 수도 있고, 여기에 포함될 수도 있는 장치의 다양한 예를 도시한다.
도 8은 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)에 포함될 수 있는 웨이퍼(1000) 및 (예를 들어, 다이(102/130) 중 임의의 적합한 다이와 같은)다이(1002)의 상면도이다. 웨이퍼(1000)는 반도체 물질로 구성될 수 있고, 웨이퍼(1000)의 표면 상에는 IC 구조를 가진 하나 이상의 다이(1002)가 형성될 수 있다. 각각의 다이(1002)는 임의의 적합한 IC를 포함하는 반도체 제품의 반복 유닛일 수 있다. 반도체 제품의 제조가 완료된 후, 웨이퍼(1000)는 다이(1002)가 서로 분리되어서 반도체 제품의 개개의 "칩"을 제공하는 싱귤레이션 공정(singulation process)을 거칠 수 있다. 다이(1002)는 본 명세서에 개시된 다이(102/130) 중 임의의 것일 수 있다. 다이(1002)는 하나 이상의 트랜지스터(예를 들어, 이하 설명하는 도 9의 트랜지스터들(1140) 중 일부), 전기 신호를 트랜지스터로 라우팅하는 지원 회로, 수동 구성요소(예를 들어, 신호 트레이스, 저항, 커패시터 또는 인덕터) 및/또는 기타 IC 구성요소를 포함할 수 있다. 일부 실시예에서, 웨이퍼(1000) 또는 다이(1002)는 메모리 디바이스(예를 들어, SRAM 디바이스, MRAM(magnetic RAM) 디바이스, RRAM(resistive RAM) 디바이스, CBRAM(conductive-bridging RAM) 디바이스 등과 같은 RAM 디바이스), 논리 디바이스(예를 들어, AND, OR, NAND 또는 NOR 게이트) 또는 임의의 다른 적합한 회로 요소를 포함할 수 있다. 이들 디바이스 중 복수 디바이스는 단일 다이(1002) 상에서 결합될 수 있다. 예를 들어, 복수의 메모리 디바이스에 의해 형성된 메모리 어레이는 프로세싱 디바이스(예를 들어, 도 12의 프로세싱 디바이스(1402)) 또는 메모리 디바이스에 정보를 저장하거나 메모리 어레이에 저장된 명령어를 실행하도록 구성된 다른 로직과 동일한 다이(1002) 상에 형성될 수 있다. 본 명세서에 개시된 다양한 마이크로전자 어셈블리(100)는 다이-웨이퍼 어셈블리 기술을 사용하여 제조될 수 있는데, 다이-웨이퍼 어셈블리 기술에서는 일부 다이(130)가 다른 다이를 포함하는 웨이퍼(1000)에 부착되고 이후 웨이퍼(1000)가 싱귤레이션된다.
도 9는 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)에(예를 들어, 임의의 다이(102/130)에) 포함될 수 있는 예시적인 IC 디바이스(1100)의 측단면도이다. 하나 이상의 다이(1002)(도 8)에 하나 이상의 IC 디바이스(1100)가 포함될 수 있다. IC 디바이스(1100)는 다이 기판(1102)(예를 들어, 도 8의 웨이퍼(1000)) 상에 형성될 수 있고, 다이(예를 들어, 도 8의 다이(1002))에 포함될 수 있다. 다이 기판(1102)은 예를 들어 n형 또는 p형 물질 시스템(또는 이들의 조합)을 포함하는 반도체 물질 시스템으로 구성된 반도체 기판일 수 있다. 다이 기판(1102)은 예를 들어, 본 명세서에서 설명된 바와 같이 벌크 실리콘 또는 SOI 하부구조 등을 사용해서 형성된 결정성 기판을 포함할 수 있다. 일부 실시예들에서, 다이 기판(1102)은 비한정 예로서, 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨 또는 안티몬화 갈륨을 포함하는 대안의 물질을 사용해서 형성될 수 있으며, 이는 실리콘과 결합될 수도 있고 결합되지 않을 수도 있다. 다이 기판(1102)을 형성하는 데 II-VI 족, III-V 족 또는 IV 족으로 분류된 추가의 활성 물질이 사용될 수도 있다. 다이 기판(1102)이 형성될 수 있는 물질의 몇몇 예가 본 명세서에 설명되지만, IC 디바이스(1100)의 기초로서 작동할 수 있는 임의의 물질이 사용될 수 있다. 다이 기판(1102)은 싱귤레이션된 다이(예를 들어, 도 9의 다이(1002)) 또는 웨이퍼(예를 들어, 도 8의 웨이퍼(1000))의 일부일 수 있다.
IC 디바이스(1100)는 기판(1102) 상에 배치된 하나 이상의 디바이스 층(1104)을 포함할 수 있다. 디바이스 층(1104)은 다이 기판(1102)에 형성된 하나 이상의 트랜지스터(1140)(예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)) 및/또는 디바이스 제조 업체가 요구할 수 있는 임의의 다른 능동 회로 및/또는 수동 회로의 특징부를 포함할 수 있다. 디바이스 층(1104)은, 예를 들어 하나 이상의 소스 및/또는 드레인(S/D) 영역(1120), S/D 영역들(1120) 사이에서 트랜지스터(1140)의 전류 흐름을 제어하는 게이트(1122), 및 S/D 영역(1120)으로/으로부터 전기 신호를 라우팅하는 하나 이상의 S/D 콘택트(1124)를 포함할 수 있다. 트랜지스터(1140)는 디바이스 격리 영역, 게이트 콘택트 등과 같은, 명확성을 위해 도시되지 않은 추가적인 특징부를 포함할 수 있다. 트랜지스터(1140)는 도 10에 도시된 유형 및 구성으로 한정되는 것은 아니며, 평면 트랜지스터, 비평면 트랜지스터, 또는 이들의 조합과 같은 다양한 다른 유형 및 구성을 포함할 수 있다. 비평면 트랜지스터는, 더블 게이트 트랜지스터 또는 트라이 게이트 트랜지스터와 같은, FinFET 트랜지스터, 및 나노리본 및 나노와이어 트랜지스터와 같은 랩어라운드(wrap-around) 트랜지스터 또는 올어라운드(all-around) 게이트 트랜지스터를 포함할 수 있다.
각각의 트랜지스터(1140)는 적어도 2개의 층인 게이트 유전체 및 게이트 전극으로 형성된 게이트(1122)를 포함할 수 있다. 게이트 유전체는 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 산화 실리콘, 이산화 규소실리콘, 탄화 실리콘 및/또는 고-k 유전체 물질을 포함할 수 있다. 고-k 유전체 물질은 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀 및 아연과 같은 원소를 포함할 수 있다. 게이트 유전체에서 사용될 수 있는 고-k 유전체 물질의 예로는, 산화 하프늄, 산화 하프늄 실리콘, 산화 란타늄, 산화 란타늄 알루미늄, 산화 지르코늄, 산화 지르코늄 실리콘, 산화 탄탈륨, 산화 티타늄, 산화 스트론튬 티타늄, 산화 바륨 티타늄, 산화 스트론튬 티타늄, 산화 이트륨, 산화 알루미늄, 산화 납 스칸듐 탄탈륨 및 납 아연 니오베이트를 포함하지만, 이것으로 한정되는 것은 아니다. 일부 실시예들에서, 고-k 물질이 사용될 때 그 품질을 향상시키기 위해서 게이트 유전체 상에서 어닐링 공정이 수행될 수 있다.
게이트 전극은 게이트 유전체 상에 형성될 수 있으며, 트랜지스터(1140)가 p형 금속 산화물 반도체(PMOS) 트랜지스터가 되는지 n형 금속 산화물 반도체(NMOS) 트랜지스터가 되는지 여부에 따라서, 적어도 하나의 p형 일함수 금속 또는 n형 일함수 금속을 포함할 수 있다. 일부 구현예에서, 게이트 전극은 2개 이상의 금속 층의 스택으로 구성될 수 있으며, 여기서 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 충전 금속 층이다. 배리어 층과 같은 다른 목적으로 추가의 금속 층이 포함될 수 있다. PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 루테늄, 팔라듐, 백금, 코발트, 니켈, 도전성 금속 산화물(예를 들어, 루테늄 산화물) 및 이하 (예를 들어, 일함수 튜닝을 위해) NMOS 트랜지스터와 관련해서 설명되는 임의의 금속을 포함하지만, 이것으로 한정되는 것은 아니다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금, 이들 금속의 탄화물(예를 들어, 탄화 하프늄, 탄화 지르코늄, 탄화 티타늄, 탄화 탄탈 및 탄화 알루미늄), 및 상기 (예를 들어, 일함수 튜닝을 위해) PMOS 트랜지스터와 관련해서 설명한 임의의 금속을 포함하지만, 이것으로 한정되는 것은 아니다.
일부 실시예에서, 소스-채널-드레인 방향에 따른 트랜지스터(1140)의 단면에서 보았을 때, 게이트 전극은, 다이 기판의 표면에 실질적으로 평행한 바닥 부분 및 이 다이 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 U자형 구조로 구성될 수 있다. 다른 실시예들에서, 게이트 전극을 형성하는 금속 층 중 적어도 하나는, 다이 기판의 상부 표면에 실질적으로 평행하고 다이 기판의 상부 표면에 실질적으로 수직인 측벽 부분은 포함하지 않는, 단순한 평면 층일 수도 있다. 다른 실시예에서, 게이트 전극은 U자형 구조와 평면형의 비 U자형 구조의 조합으로 구성될 수도 있다. 예를 들어, 게이트 전극은 하나 이상의 평면형의 비 U자형 층의 맨 위에 형성된 하나 이상의 U자형 금속층으로 구성될 수도 있다.
일부 실시예들에서, 게이트 스택을 브래킷하기(bracket) 위해서 게이트 스택의 대향 면에 한 쌍의 측벽 스페이서가 형성될 수 있다. 측벽 스페이서는 질화 실리콘, 산화 실리콘, 탄화 실리콘, 탄소 도핑된 질화 실리콘, 및 산질화 실리콘과 같은 물질로 형성될 수 있다. 측벽 스페이서를 형성하기 위한 공정은 당업계에 공지되어 있으며, 일반적으로 증착 및 에칭 처리 단계를 포함한다. 일부 실시예에서, 복수의 스페이서 쌍이 사용될 수 있는 데, 예를 들어, 2쌍, 3쌍 또는 4쌍의 측벽 스페이서가 게이트 스택의 대향 면 상에 형성될 수 있다.
S/D 영역(1120)은 각각의 트랜지스터(1140)의 게이트(1122)에 인접하게 다이 기판(1102) 내에서 형성될 수 있다. S/D 영역(1120)은 예를 들어, 주입/확산 공정 또는 에칭/증착 공정을 이용해서 형성될 수 있다. 전자(former)의 공정에서, 다이 기판(1102)으로 붕소, 알루미늄, 안티몬, 인 또는 비소와 같은 도펀트가 이온 주입되어서 S/D 영역(1120)을 형성할 수 있다. 이 이온 주입 공정에 이어서, 도펀트를 활성화해서 도펀트를 다이 기판(1102)으로 더 멀리 확산시키기 위해 어닐링 공정이 후속할 수 있다. 후자의 공정에서는, S/D 영역(1120)의 위치에 리세스를 형성하기 위해 다이 기판(1102)이 먼저 에칭될 수 있다. 그 다음, 이 리세스를 S/D 영역(1120)을 제조하는데 사용되는 물질로 채우기 위해서 에피택셜 증착 공정이 수행될 수 있다. 일부 구현예에서, S/D 영역(1120)은 실리콘 게르마늄 또는 탄화 실리콘과 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 실시예에서, 에피택셜 증착된 실리콘 합금은 붕소, 비소 또는 인과 같은 도펀트로 인시츄(in-situ) 도핑될 수 있다. 일부 실시예에서, S/D 영역(1120)은 게르마늄 또는 III-V 족 물질 또는 합금과 같은 하나 이상의 대체 반도체 물질을 사용하여 형성될 수 있다. 추가의 실시예에서, S/D 영역(1120)을 형성하는 데 하나 이상의 금속 및/또는 금속 합금 층이 사용될 수 있다.
전력 및/또는 입/출력(I/O) 신호와 같은 전기 신호는, 디바이스 층(1104) 상에 배치된 하나 이상의 상호접속 층(도 9에 상호접속 층(1106, 1108, 1110)으로서 도시됨)을 통해 디바이스 층(1104)의 디바이스(예를 들어, 트랜지스터(1140))로 및/또는 이로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1104)의 전기 도전성 특징부(예를 들어, 게이트(1122) 및 S/D 콘택트(1124))는 상호접속 층(1106~1110)의 상호접속 구조체(1128)와 전기적으로 연결될 수 있다. 하나 이상의 상호접속 층(1106~1110)은 IC 디바이스(1100)의 금속 스택("ILD 스택"이라고도 지칭됨)(1119)을 형성할 수 있다.
상호접속 구조체(1128)는 다양한 설계에 따라 전기 신호를 라우팅하도록 상호접속 층(1106~1110) 내에 배치될 수 있다. 특히, 이 배치는 도 9에 도시된 상호접속 구조체(1128)의 특정한 구성으로 한정되는 것은 아니다. 도 9에 특정한 수의 상호접속 층(1106~1110)이 도시되어 있지만, 본 개시의 실시예는 도시된 것보다 더 많거나 적은 상호접속 층을 가진 IC 디바이스를 포함할 수 있다.
일부 실시예에서, 상호접속 구조체(1128)는 금속과 같은 전기 도전성 물질로 채워진 라인(1128a) 및/또는 비아(1128b)를 포함할 수 있다. 라인(1128a)은, 디바이스 층(1104)이 형성되는 다이 기판(1102)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호를 라우팅하도록 배치될 수 있다. 예를 들어, 라인(1128a)은 도 9의 페이지의 안쪽과 바깥쪽으로 전기 신호를 라우팅할 수 있다. 비아(1128b)는 디바이스 층(1104)이 형성되는 다이 기판(1102)의 표면에 실질적으로 수직인 평면의 방향으로 전기적 신호를 라우팅하도록 배치될 수 있다. 일부 실시예에서, 비아(1128b)는 상이한 상호접속 층(1106~1110)의 라인(1128a)을 함께 전기적으로 연결할 수 있다.
도 9에 도시된 바와 같이 상호접속 층(1106~1110)은 상호접속 구조체(1128) 사이에 배치된 유전체 물질(1126)을 포함할 수 있다. 일부 실시예에서, 상호접속 층(1106~1110)의 서로 다른 상호접속 층들 내의 상호접속 구조체(1128)들 사이에 배치된 유전체 물질(1126)은 서로 다른 조성을 가질 수도 있고, 다른 실시예들에서, 서로 다른 상호접속 층(1106~1110) 사이의 유전체 물질(1126)의 조성은 동일할 수도 있다.
디바이스 층(1104) 바로 위에 제 1 상호접속 층(1106)(금속 1 또는 "M1"으로 지칭됨)이 형성될 수도 있다. 일부 실시예에서, 제 1 상호접속 층(1106)은 도시된 바와 같이 라인(1128a) 및/또는 비아(1128b)를 포함할 수 있다. 제 1 상호접속 층(1106)의 라인(1128a)은 디바이스 층(1104)의 콘택트(예를 들어, S/D 콘택트(1124))와 연결될 수 있다.
제 1 상호접속 층(1106) 바로 위에 제 2 상호접속 층(1108)(금속 2 또는 "M2"로 지칭됨)이 형성될 수 있다. 일부 실시예에서, 제 2 상호접속 층(1108)은 제 2 상호접속 층(1108)의 라인(1128a)을 제 1 상호접속 층(1106)의 라인(1128a)과 연결하는 비아(1128b)를 포함할 수 있다. 명확하게 하기 위해서 라인(1128a) 및 비아(1128b)가 각 상호접속 층 내(예를 들어, 제 2 상호접속 층(1108) 내)에서 라인을 이용해서 구조적으로 구분되어 있지만, 일부 실시예들에서, 라인(1128a) 및 비아(1128b)는 구조적으로 및/또는 물질적으로 인접하는 것일 수 있다(예를 들어, 듀얼-다마신(dual-damascene) 공정 동안 동시에 충진될 수 있다).
제 2 상호접속 층(1108) 상에 제 3 상호접속 층(1110)(금속 3 또는 "M3"으로 지칭됨)(및 필요에 따라 추가의 상호접속 층)이, 제 2 상호접속 층(1108) 또는 제 1 상호접속 층(1106)과 관련해서 설명된 것과 유사한 기술 및 구성에 따라, 연속해서 형성될 수 있다. 일부 실시예에서, IC 디바이스(1100)의 금속 스택(1119)에서 "더 높은"(즉, 디바이스 층(1104)으로부터 더 먼) 상호접속 층일수록 더 두꺼울 수 있다.
IC 디바이스(1100)는 상호접속 층(1106~1110) 상에 형성된 땜납 레지스트 물질(1134)(예를 들어, 폴리이미드 또는 유사한 물질) 및 하나 이상의 도전성 콘택트(1136)를 포함할 수 있다. 도 9에서, 도전성 콘택트(1136)는 본드 패드 형태를 취하는 것으로 도시되어 있다. 도전성 콘택트(1136)는 상호접속 구조체(1128)와 전기적으로 연결될 수 있고 트랜지스터(들)(1140)의 전기 신호를 다른 외부 디바이스로 라우팅하도록 구성될 수 있다. 예를 들어, 하나 이상의 도전성 콘택트(1136) 상에 땜납 본드가 형성되어서 IC 디바이스(1100)를 포함하는 칩을 다른 구성요소(예를 들어, 회로 기판)와 기계적으로 및/또는 전기적으로 연결시킬 수 있다. IC 디바이스(1100)는 상호접속 층(1106~1110)으로부터 전기 신호를 라우팅하기 위한 추가 또는 대안적인 구조를 포함할 수 있으며, 예를 들어, 도전성 콘택트(1136)는 전기 신호를 외부 구성요소로 라우팅하는 다른 유사한 특징부(예를 들어, 포스트)를 포함할 수 있다. 적절하다면, 도전성 콘택트(1136)는 도전성 콘택트(116, 118, 136 또는 138)로서 기능할 수도 있다.
IC 디바이스(1100)가 양면 다이(예를 들어, 다이(130-1)와 같은)인 일부 실시예에서, IC 디바이스(1100)는 디바이스 층(들)(1104)의 반대 면에 다른 금속 스택(도시 생략)을 포함할 수 있다. 이 금속 스택은, 디바이스 층(1104)과 IC 디바이스(1100)에 있어서의 도전성 콘택트(1136)와는 반대측의 면 상의 추가 도전성 콘택트(도시 생략) 사이에 도전성 경로(예를 들어, 도전성 라인 및 비아를 포함)를 제공하기 위해서, 상호접속 층(1106~1110)과 관련하여 상기 설명한 바와 같은 다수의 상호접속 층을 포함할 수 있다. IC 디바이스(1100)가 양면 다이인 다른 실시예에서, IC 디바이스(1100)는 다이 기판(1102)을 통과하는 하나 이상의 TSV를 포함할 수 있는데, 이들 TSV는 디바이스 층(들)(1104)과 접촉할 수 있고, 디바이스 층(들)(1104)과 IC 디바이스(1100)에 있어서의 도전성 콘택트(1136)와는 반대측의 면 상의 추가적인 도전성 콘택트(도시 생략) 사이에 도전성 경로를 제공할 수 있다. 이들 추가의 도전성 콘택트는 적절하다면 본 명세서에서 설명된 임의의 양면 다이에 대한 도전성 콘택트로서 기능할 수 있다. 양면 IC 디바이스의 하나의 예시적인 유형의 예시적인 세부 사항은 도 10에서 더 상세하게 설명된다.
도 10은 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)(예를 들어, 임의의 다이(102/130))에 포함될 수 있는 양면 IC 디바이스(1200)의 한 예시적인 유형의 측단면도이다. 하나 이상의 양면 IC 디바이스(1200)가 하나 이상의 다이(1002)(도 8)에 포함될 수 있다. 양면 IC 디바이스(1200)는 예를 들어, n형 또는 p형 물질 시스템(또는 이들의 조합)을 포함하는 반도체 물질 시스템으로 구성될 수 있다. 일부 실시예에서, IC 디바이스는 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨 또는 안티몬화 갈륨을 포함하지만 이것으로 한정되지 않는 대안의 물질로 이루어질 수 있으며, 이는 실리콘과 결합될 수도 있고 결합되지 않을 수도 있다. 양면 IC 디바이스(1200)를 형성하는 데 II-VI 족, III-V 족 또는 IV 족으로 분류된 추가의 물질이 사용될 수도 있다.
양면 IC 디바이스(1200)는 하나 이상의 디바이스 층(1204)을 포함할 수 있다. 디바이스 층(1204)은 하나 이상의 트랜지스터(예를 들어, 도 9에서 설명된 바와 같은) 및/또는 디바이스 제조 업체가 요구할 수 있는 임의의 다른 능동 회로 및/또는 수동 회로의 특징부를 포함할 수 있다.
전력 및/또는 입/출력(I/O) 신호와 같은 전기 신호는, 디바이스 층(1204)의 대향면들 상에 배치된 하나 이상의 상호접속 층(도 10에는, 디바이스 층의 제 1 면(1201) 상의 제 1 상호접속 층(1206, 1208, 1210)으로서 및 디바이스 층(1204)의 대향하는 제 2 면(1202) 상의 제 2 상호접속 층(1256, 1258, 1260)으로서 도시됨)을 통해 디바이스 층(1204)의 디바이스로 및/또는 이로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(1204)의 전기 도전성 특징부는 제 1 상호접속 층(1206~1210)의 제 1 상호접속 구조체(1228) 및/또는 제 2 상호접속 층(1256~1260)의 제 2 상호접속 구조체(1278)와 전기적으로 연결될 수 있다. 하나 이상의 제 1 상호접속 층(1206~1210)은 제 1 금속 스택(예를 들어, ILD 스택)(1219)을 형성할 수 있고, 하나 이상의 제 2 상호접속 층(1256~1260)은 양면 IC 디바이스(1200)의 제 2 금속 스택(1269)을 형성할 수 있다.
다양한 설계에 따라 전기 신호를 라우팅하도록, 제 1 상호접속 구조체(1228)가 제 1 상호접속 층(1206~1210) 내에 배열될 수 있고, 제 2 상호접속 구조체(1278)가 제 2 상호접속 층(1256~1260) 내에 배열될 수 있다(특히, 이 배치는 도 10에 도시된 제 1 상호접속 구조체(1228) 및 제 2 상호접속 구조체(1278)의 특정한 구성으로 한정되는 것은 아니다). 도 10에 특정 수의 제 1 상호접속 층(1206~1210) 및 특정 수의 제 2 상호접속 층(1256~1260)이 도시되어 있지만, 본 개시의 실시예는 도시된 것보다 많은 혹은 적은 제 1 및/또는 제 2 상호접속 층을 구비한 IC 디바이스를 포함한다. 또한, 디바이스 층(1204)의 대향 면 상의 제 1 상호접속 층 및 제 2 상호접속 층의 특정 수는 서로 동일할 수도 있고 상이할 수도 있다.
일부 실시예에서, 제 1 상호접속 구조체(1228) 및/또는 제 2 상호접속 구조체(1278)는 금속과 같은 전기 도전성 물질로 채워진 본 명세서에서 설명된 바와 같은 라인 및/또는 비아를 포함할 수 있다. 제 1 상호접속 층(1206~1210)은 도 10에 도시된 바와 같이 제 1 상호접속 구조체(1228) 사이에 배치된 제 1 유전체 물질(1226)을 포함할 수 있다. 일부 실시예에서, 상호접속 층(1206~1210)의 서로 다른 상호접속 층의 제 1 상호접속 구조체(1228)들 사이에 배치된 제 1 유전체 물질(1226)은 서로 다른 조성을 가질 수도 있고, 다른 실시예들에서, 서로 다른 제 1 상호접속 층(1206~1210) 사이의 제 1 유전체 물질(1226)의 조성은 동일할 수도 있다. 제 2 상호접속 층(1256~1260)은 도 10에 도시된 바와 같이 제 2 상호접속 구조체(1278) 사이에 배치된 제 2 유전 물질(1276)을 포함할 수 있다. 일부 실시예에서, 상호접속 층(1256~1260)의 서로 다른 상호접속 층의 제 2 상호접속 구조체(1278)들 사이에 배치된 제 2 유전체 물질(1276)은 서로 다른 조성을 가질 수도 있고, 다른 실시예들에서, 서로 다른 제 1 상호접속 층(1256~1260) 사이의 제 2 유전체 물질(1276)의 조성은 동일할 수도 있다. 일부 실시예에서, 제 1 유전체 물질(1226) 및 제 2 유전체 물질(1276)의 조성은 상이할 수도 있고, 다른 실시예에서, 제 1 유전체 물질(1226) 및 제 2 유전체 물질(1276)의 조성은 동일할 수 있다. 제 1 상호접속 층(1206~1210) 및 제 2 상호접속 층(1256~1260)은 본 명세서에서 설명된 바와 같은 임의의 기술(예를 들어, M1~M3 층 등으로 구성됨)을 사용해서 형성될 수 있다.
양면 IC 디바이스(1200)는 제 1 상호접속 층(1206~1210) 상에 형성된 제 1 땜납 레지스트 물질(1234)(예를 들어, 폴리이미드 또는 유사한 물질) 및 하나 이상의 제 1 도전성 콘택트(1236)를 포함할 수 있다. 양면 IC 디바이스(1200)는 제 2 상호접속 층(1256~1260) 상에 형성된 제 2 땜납 레지스트 물질(1284)(예를 들어, 폴리이미드 또는 유사한 물질) 및 하나 이상의 제 2 도전성 콘택트(1286)를 포함할 수 있다. 일부 실시예에서, 제 1 땜납 레지스트 물질(1234) 및 제 2 땜납 레지스트 물질(1284)의 조성은 동일할 수도 있고, 다른 실시예에서, 제 1 땜납 레지스트 물질(1234) 및 제 2 땜납 레지스트 물질(1284)의 조성은 상이할 수도 있다.
도 10에서, 제 1 도전성 콘택트(1236) 및 제 2 도전성 콘택트(1286)는 본드 패드 형태를 취하는 것으로 도시되어 있다. 제 1 도전성 콘택트(1236)는 제 1 상호접속 구조체(1228)와 전기적으로 연결될 수 있고, 제 2 도전성 콘택트(1286)는 제 2 상호접속 구조체(1278)와 전기적으로 연결될 수 있다. 양면 IC 디바이스(1200)는 제 1 상호접속 층(1206~1210) 및/또는 제 2 상호접속 층(1256~1260)으로부터 전기 신호를 라우팅하기 위한 추가 또는 대안적인 구조를 포함할 수 있으며, 예를 들어, 제 1 도전성 콘택트(1236) 및/또는 제 2 도전성 콘택트(1286)는 전기 신호를 외부 구성요소로 라우팅하는 다른 유사한 특징부(예를 들어, 포스트)를 포함할 수 있다. 적절하다면, 도전성 콘택트(1236 및/또는 1286)는 도전성 콘택트(1136 또는 138)로서 기능할 수도 있다.
도 11은 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)를 포함할 수 있는 IC 디바이스 어셈블리(1300)의 측단면도이다. 일부 실시예에서, IC 디바이스 어셈블리(1300)는 마이크로전자 어셈블리(100)일 수 있다. IC 디바이스 어셈블리(1300)는 회로 보드(1302)(예를 들어, 마더 보드일 수 있음) 상에 배치된 다수의 구성요소를 포함한다. IC 디바이스 어셈블리(1300)는 회로 보드(1302)의 제 1 면(1340) 및 회로 보드(1302)의 대향하는 제 2 면(1342) 상에 배치된 구성요소들을 포함하고, 일반적으로, 구성요소는 면(1340, 1342) 중 하나 혹은 모두에 배치될 수 있다. IC 디바이스 어셈블리(1300)를 참조하여 이하 설명되는 임의의 IC 패키지는 본 명세서에 개시된 마이크로전자 어셈블리(100)의 실시예 중 임의의 적합한 형태를 취할 수 있다.
일부 실시예에서, 회로 보드(1302)는 유전체 물질의 층에 의해 서로 분리되어 있으며 전기 도전성 비아에 의해 상호접속되어 있는 다수의 금속 층을 포함하는 PCB일 수 있다. 임의의 하나 이상의 금속 층은 회로 보드(1302)에 연결된 구성요소들 사이에서 전기 신호를 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다(선택적으로는 다른 금속 층과 함께). 다른 실시예에서, 회로 보드(1302)는 비-PCB 기판일 수도 있다.
도 11에 도시된 IC 디바이스 어셈블리(1300)는, 연결 구성요소(1316)에 의해 회로 보드(1302)의 제 1 면(1340)에 연결된 패키지 온 인터포저(package-on-interposer) 구조(1336)를 포함한다. 연결 구성요소(1316)는 패키지 온 인터포저 구조(1336)를 회로 보드(1302)에 전기적 및 기계적으로 연결할 수 있으며, 땜납 볼(도 11에 도시됨), 소켓의 수(male) 부분 및 암(female) 부분, 접착제, 언더필 물질 및/또는 임의의 다른 적합한 전기 및/또는 기계적 연결 구조를 포함할 수 있다. 패키지-온-인터포저 구조(1336)는, 연결 구성요소(1318)에 의해 인터포저(1304)에 연결된 IC 패키지(1320)를 포함할 수 있다. 연결 구성요소(1318)는 연결 구성요소(1316)와 관련해서 상기 설명한 형태와 같은, 본 출원의 임의의 적합한 형태를 취할 수 있다. 도 11에 단일 IC 패키지(1320)가 도시되어 있지만, 인터포저(1304)에 다수의 IC 패키지가 연결될 수 있고, 실제로, 인터포저(1304)에 추가 인터포저가 연결될 수도 있다. 인터포저(1304)는, 회로 보드(1302) 및 IC 패키지(1320)를 브리지하는데 사용되는 중간 기판을 제공할 수 있다. IC 패키지(1320)는 예를 들어 다이(도 8의 다이(1002)), IC 디바이스(예를 들어, 도 9의 IC 디바이스(1100) 또는 도 10의 양면 IC 디바이스(1200)), 또는 임의의 다른 적합한 구성요소일 수도 있고, 혹은 이를 포함할 수도 있다. 일반적으로, 인터포저(1304)는 접속부를 더 넓은 피치로 펼칠 수도 있고 혹은 접속부를 다른 접속부로 재라우팅할 수도 있다. 예를 들어, 인터포저(1304)는 IC 패키지(1320)(예를 들어, 다이)를, 회로 기판(1302)에 연결하기 위해, 연결 구성요소(1316)의 볼 그리드 어레이(BGA) 도전성 콘택트의 세트에 연결할 수 있다. 도 11에 도시된 실시예에서, IC 패키지(1320) 및 회로 보드(1302)는 인터포저(1304)의 반대 면들에 부착되지만, 다른 실시예들에서, IC 패키지(1320) 및 회로 보드(1302)는 인터포저(1304)의 동일한 면에 부착될 수도 있다. 일부 실시예들에서, 인터포저(1304)를 통해서 3개 이상의 구성요소가 상호접속될 수 있다.
일부 실시예에서, 인터포저(1304)는, 유전체 물질의 층에 의해 서로 분리되고 전기 도전성 비아에 의해 상호접속된 다수의 금속 층을 포함하는 PCB로서 형성될 수 있다. 일부 실시예들에서, 인터포저(1304)는 에폭시 수지, 유리 섬유 강화 에폭시 수지, 무기 충전제를 가진 에폭시 수지, 세라믹 물질, 또는 폴리이미드와 같은 중합체 물질로 형성될 수 있다. 일부 실시예에서, 인터포저(1304)는, 실리콘, 게르마늄 및 다른 III-V 족 및 IV 족 물질과 같은, 반도체 기판에 사용하기 위해 전술한 동일한 물질을 포함할 수 있는 대안의 강성 물질로 또는 연성 물질로 형성될 수 있다. 인터포저(1304)는, 비한정 예로서 TSV(1306)를 포함하는 금속 상호접속부(1308) 및 비아(1310)를 포함할 수 있다. 인터포저(1304)는, 수동 소자 및 능동 소자를 포함하는 내장형 디바이스(1314)를 더 포함할 수 있다. 이러한 디바이스는 커패시터, 디커플링 커패시터, 저항, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 정전기 방전(ESD) 디바이스 및 메모리 디바이스를 포함할 수 있으나, 이것으로 한정되는 것은 아니다. 인터포저(1304) 상에는 또한, 무선 주파수 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서 및 MEMS(microelectromechanical systems) 디바이스와 같은 보다 복잡한 디바이스가 형성될 수 있다. 패키지 온 인터포저 구조(1336)는 당업계에 공지된 임의의 패키지 온 인터포저 구조의 형태를 취할 수 있다.
IC 디바이스 어셈블리(1300)는 연결 구성요소(1322)에 의해 회로 보드(1302)의 제 1 면(1340)에 연결된 IC 패키지(1324)를 포함할 수 있다. 연결 구성요소(1322)는 연결 구성요소(1316)와 관련하여 상기 설명한 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1324)는 IC 패키지(1320)를 참조하여 상기 설명한 임의의 실시예의 형태를 취할 수 있다.
도 11에 도시된 IC 디바이스 어셈블리(1300)는 연결 구성요소(1328)에 의해 회로 보드(1302)의 제 2 면(1342)에 연결된 패키지 온 패키지(package-on-package) 구조(1334)를 포함한다. 패키지 온 패키지 구조(1334)는, IC 패키지(1326)가 회로 기판(1302)과 IC 패키지(1332) 사이에 배치되는 형태로, 연결 구성요소(1330)에 의해 서로 연결된 IC 패키지(1326) 및 IC 패키지(1332)를 포함할 수 있다. 연결 구성요소(1328, 1330)는 연결 구성요소(1316)와 관련하여 상기 설명한 임의의 실시예의 형태를 취할 수 있고, IC 패키지(1326, 1332)는 상기 설명한 IC 패키지(1320)의 임의의 실시예의 형태를 취할 수 있다. 패키지 온 패키지 구조(1334)는 당업계에 공지된 임의의 패키지 온 패키지 구조에 따라서 구성될 수 있다.
도 12는 본 명세서에 개시된 하나 이상의 마이크로전자 어셈블리(100)를 포함할 수 있는 예시적인 전기 디바이스(1400)의 블록도이다. 예를 들어, 전기 디바이스(1400)의 구성요소 중 임의의 적합한 구성요소는 본 명세서에 개시된 IC 디바이스 어셈블리(1300), IC 디바이스(1100), 양면 IC 디바이스(1200) 또는 다이(1002) 중 하나 이상을 포함할 수 있고, 본 명세서에 개시된 임의의 마이크로전자 어셈블리(100)에 배치될 수도 있다. 다수의 구성요소가 전기 디바이스(1400)에 포함되는 것으로 도 12에 도시되어 있지만, 이들 구성요소 중 임의의 하나 이상은 응용예에 적합하게 생략되거나 중복될 수 있다. 일부 실시예에서, 전기 디바이스(1400)에 포함된 구성요소 중 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 일부 실시예에서, 이들 구성요소 중 일부 또는 전부는 단일 시스템 온 칩(SoC) 다이 상에 제조된다.
또한, 다양한 실시예에서, 전기 디바이스(1400)는 도 12에 도시된 구성요소 중 하나 이상을 포함하지 않을 수도 있지만, 전기 디바이스(1400)는 하나 이상의 구성요소에 연결하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 전기 디바이스(1400)는 디스플레이 디바이스(1406)를 포함하지 않을 수도 있지만, 디스플레이 디바이스(1406)가 연결될 수 있는 디스플레이 디바이스 인터페이스 회로(예를 들어, 커넥터 및 드라이버 회로)를 포함할 수 있다. 다른 예 세트에서, 전기 디바이스(1400)는 오디오 입력 디바이스(1424) 또는 오디오 출력 디바이스(1408)를 포함하지 않을 수도 있지만, 오디오 입력 디바이스(1424) 또는 오디오 출력 디바이스(1408)가 연결될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(예를 들어, 커넥터 및 지원 회로)를 포함할 수 있다.
전기 디바이스(1400)는 프로세싱 디바이스(1402)(예를 들어, 하나 이상의 프로세싱 디바이스)를 포함할 수 있다. 본 명세서에 사용된 "프로세싱 디바이스" 또는 "프로세서"라는 용어는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하고 그 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다. 프로세싱 디바이스(1402)는 하나 이상의 디지털 신호 프로세서(DSP), 주문형 집적 회로(ASIC), 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 암호화 프로세서(하드웨어 내에서 암호화 알고리즘을 실행하는 전문화된 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 프로세싱 디바이스를 포함할 수 있다. 전기 디바이스(1400)는 메모리(1404)를 포함할 수 있는데, 이는 그 자체가 휘발성 메모리(예컨대, 동적 랜덤 액세스 메모리(DRAM)), 비휘발성 메모리(예컨대, 판독 전용 메모리(ROM)), 플래시 메모리, 고체 상태 메모리 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다. 일부 실시예에서, 메모리(1404)는 프로세싱 디바이스(1402)와 다이를 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리로서 사용될 수 있으며 내장형 동적 랜덤 액세스 메모리(eDRAM) 또는 스핀 전달 토크 자기 랜덤 액세스 메모리(STT-MRAM)를 포함할 수 있다.
일부 실시예에서, 전기 디바이스(1400)는 통신 칩(1412)(예를 들어, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1412)은 전기 디바이스(1400)로 및 전기 디바이스(1400)로부터 데이터를 전달하기 위한 무선 통신을 관리하도록 구성될 수 있다. "무선"이라는 용어와 그 파생어는 비고체(nonsolid) 매체를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 관련 디바이스가 어떠한 유선도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예에서는 관련 디바이스가 유선를 포함하지 않을 수도 있다.
통신 칩(1412)은 Wi-Fi를 포함하는 IEEE(Institute for Electrical and Electronics Engineers) 표준(IEEE 802.11 계열), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정), 임의의 수정, 갱신 및/또는 개정에 따른 3세대 파트너쉽 프로젝트(3GPP) 롱텀 에볼루션(LTE)(예컨대, 어드밴스드 LTE 프로젝트, UMB(ultra-mobile broadband) 프로젝트("3GPP2"라고도 함) 등), 5G, 5G 뉴 라디오를 포함하지만 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 광대역 무선 액세스(BWA) 네트워크는 일반적으로 IEEE 802.16 표준에 대한 적합성 및 상호 운용성 테스트를 통과한 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크로 지칭된다. 통신 칩(1412)은 GSM(Global System for Mobile Communication), GPRS (General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(1412)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(1412)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized) 및 이들의 파생물뿐만 아니라 3G, 4G, 5G 및 그 다음 세대로 지정된 기타 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(1412)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 전기 디바이스(1400)는 무선 통신을 가능하게 하고/하거나 (AM 또는 FM 무선 송신과 같은) 다른 무선 통신을 수신하기 위한 안테나(1422)를 포함할 수 있다.
일부 실시예에서, 통신 칩(1412)은 전기적, 광학적 또는 임의의 다른 적합한 통신 프로토콜(예를 들어, 이더넷)과 같은 유선 통신을 관리할 수 있다. 전술한 바와 같이, 통신 칩(1412)은 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제 1 통신 칩(1412)은 Wi-Fi 또는 블루투스와 같은 근거리 무선 통신에 전용될 수 있고, 제 2 통신 칩(1412)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 또는 기타와 같은 원거리 무선 통신에 전용될 수 있다. 일부 실시예에서, 제 1 통신 칩(1412)은 무선 통신에 전용될 수 있고, 제 2 통신 칩(1412)은 유선 통신에 전용될 수 있다.
전기 디바이스(1400)는 배터리/전력 회로(1414)를 포함할 수 있다. 배터리/전력 회로(1414)는 하나 이상의 에너지 저장 디바이스(예컨대, 배터리 또는 캐패시터) 및/또는 전기 디바이스(1400)의 구성요소를 전기 디바이스(1400)와 분리된 에너지원에 연결하기 위한 회로(예를 들어, AC 라인 전력)를 포함할 수 있다.
전기 디바이스(1400)는 디스플레이 디바이스(1406)(또는 앞에서 논의된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(1406)는 예를 들어, 헤드 업 디스플레이(heads-up display), 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이 또는 평판 디스플레이와 같은 임의의 시각 표시기를 포함할 수 있다.
전기 디바이스(1400)는 오디오 출력 디바이스(1408)(또는 상기 설명된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(1408)는 예를 들어, 스피커, 헤드셋 또는 이어버드(earbuds)와 같은 가청 표시기를 생성하는 임의의 디바이스를 포함할 수 있다.
전기 디바이스(1400)는 오디오 입력 디바이스(1424)(또는 상기 설명된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(1424)는 마이크, 마이크 어레이 또는 디지털 기기(예컨대, MIDI(musical instrument digital interface) 출력을 갖는 기기)와 같은 소리를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
전기 디바이스(1400)는 GPS 디바이스(1418)(또는 상기 설명된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(1418)는 당업계에 알려진 바와 같이 위성 기반 시스템과 통신할 수 있고 전기 디바이스(1400)의 위치를 수신할 수 있다.
전기 디바이스(1400)는 다른 출력 디바이스(1410)(또는 상기 설명된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(1410)의 예는 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스에 정보를 제공하는 유선 또는 무선 송신기, 또는 추가 저장 디바이스를 포함할 수 있다.
전기 디바이스(1400)는 다른 입력 디바이스(1420)(또는 상기 설명된 바와 같은 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(1420)의 예는 가속도계, 자이로스코프, 나침반, 이미지 캡처 디바이스, 키보드, 마우스와 같은 커서 제어 디바이스, 스타일러스, 터치패드, 바코드 판독기, QR(Quick Response) 코드 판독기, 임의의 센서, 또는 무선 주파수 식별(RFID) 판독기를 포함할 수 있다.
전기 디바이스(1400)는 핸드헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 뮤직 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷북 컴퓨터, 울트라북 컴퓨터, 개인 휴대 정보 단말기(PDA), 울트라 모바일 개인용 컴퓨터 등), 데스크톱 컴퓨팅 디바이스, 서버 또는 다른 네트워킹 컴퓨팅 구성요소, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 차량 제어 유닛, 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은 임의의 원하는 폼 팩터(form factor)를 가질 수 있다. 일부 실시예에서, 전기 디바이스(1400)는 데이터를 처리하는 기타 전자 디바이스일 수 있다.
이하 단락에서는 본 명세서에 개시된 실시예의 다양한 예를 제공한다.
예 1은 마이크로전자 어셈블리로서, 제 1 면 및 제 2 면을 포함하는 제 1 다이와, 제 1 면 및 제 2 면을 포함하는 제 2 다이를 포함하고, 제 2 다이는 제 1 면에 복수의 제 1 도전성 콘택트 및 제 2 면에 복수의 제 2 도전성 콘택트를 더 포함하고, 제 2 다이는 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트와 제 1 다이 사이에 있다.
예 2는 예 1의 청구대상을 포함할 수 있으며, 제 1 다이는, 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트와 상호접속되는, 제 1 다이의 제 1 면의 복수의 제 1 도전성 콘택트와, 제 2 다이와 상호접속되는, 제 1 다이의 제 1 면의 복수의 제 2 도전성 콘택트를 더 포함하는 것을 더 명시할 수 있다.
예 3는 예 2의 청구대상을 포함할 수 있으며, 제 1 다이의 제 1 면의 복수의 제 2 도전성 콘택트의 한 세트는 동일한 피치를 가지며, 제 2 다이와 상호접속되는 것을 더 명시할 수 있다.
예 4는 예 2의 청구대상을 포함할 수 있으며, 제 1 다이의 제 1 면의 복수의 제 2 도전성 콘택트의 제 1 세트는 제 1 피치를 갖고, 제 1 다이의 복수의 제 2 도전성 콘택트의 제 2 세트는 제 2 피치를 가지며, 제 1 세트 및 제 2 세트는 제 2 다이에 상호접속되고, 제 1 피치와 제 2 피치는 상이한 것을 더 명시할 수 있다.
예 5는 예 1의 청구대상을 포함할 수 있으며, 마이크로전자 어셈블리는 RDL(재분배 층)을 더 포함하되, RDL은 하나 이상의 상호접속 구조체를 포함하고, 제 2 다이는 제 1 다이와 RDL의 적어도 일부 사이에 있는 것을 더 명시할 수 있다.
예 6은 예 5의 청구대상을 포함할 수 있으며, RDL는 15 미크론 내지 100 미크론의 두께를 갖는 것을 더 명시할 수 있다.
예 7은 예 5의 청구대상을 포함할 수 있으며, RDL의 하나의 상호접속 구조체가 제 1 다이의 적어도 하나의 제 1 도전성 콘택트와 마이크로전자 어셈블리의 적어도 하나의 제 1 레벨 상호접속 콘택트 사이의 도전성 경로를 포함하는 것, RDL의 하나의 상호접속 구조체가, 제 2 다이의 적어도 하나의 제 2 도전성 콘택트와 마이크로전자 어셈블리의 적어도 하나의 제 1 레벨 상호접속 콘택트 사이의 도전성 경로를 포함하는 것, RDL의 하나의 상호접속 구조체가, 제 1 다이의 적어도 하나의 제 1 도전성 콘택트와 제 2 다이의 적어도 하나의 제 2 도전성 콘택트 사이의 도전성 경로를 포함하는 것, RDL의 하나의 상호접속 구조체는 적어도 2개의 제 2 도전성 콘택트와 제 2 다이와의 사이의 도전성 경로를 포함하는 것 중 적어도 하나를 만족시키는 것을 더 명시할 수 있다.
예 8은 예 1의 청구대상을 포함할 수 있으며, 제 2 다이는 다이 기판, 금속 스택, 및 다이 기판과 금속 스택 사이의 디바이스 층을 포함하고, 다이 기판은 패키지 기판과 디바이스 층 사이에 있는 것을 더 명시할 수 있다.
예 9는 예 1의 청구대상을 포함할 수 있으며, 제 2 다이는 다이 기판, 금속 스택, 및 다이 기판과 금속 스택 사이의 디바이스 층을 포함하고, 디바이스 층은 패키지 기판과 다이 기판 사이에 있는 것을 더 명시할 수 있다.
예 10은 예 1의 청구대상을 포함할 수 있으며, 제 2 다이는 제 1 금속 스택, 제 2 금속 스택, 및 제 1 금속 스택과 제 2 금속 스택 사이의 디바이스 층을 포함하는 것을 더 명시할 수 있다.
예 11은 예 1 내지 예 9 중 어느 하나의 청구대상을 포함할 수 있으며, 제 2 다이는 복수의 제 2 다이 중 개개의 제 2 다이인 것을 더 명시할 수 있다.
예 12는 예 11의 청구대상을 포함할 수 있으며, 적어도 하나의 제 2 다이는 제 1 두께를 갖고, 적어도 하나의 다른 제 2 다이는 적어도 하나의 제 2 다이의 제 1 두께와는 다른 제 2 두께를 갖는 것을 더 명시할 수 있다.
예 13은 예 11 또는 예 12의 청구대상을 포함할 수 있으며, 복수의 제 2 다이와 제 1 다이 사이에 절연 층을 더 포함할 수 있다.
예 14는 예 13의 청구대상을 포함할 수 있으며, 절연 층은 1 미크론 내지 40 미크론의 두께를 갖는 것을 더 명시할 수 있다.
예 15는 예 13 또는 예 14의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 절연 층의 상호접속 구조체를 통해 상호접속되는 것을 더 명시할 수 있다.
예 16은 예 13 내지 예 15 중 어느 하나의 청구대상을 포함할 수 있으며, 절연 층은 제 1 절연 층이고, 마이크로전자 어셈블리는 복수의 제 2 다이의 제 2 면과 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트 사이의 제 2 절연 층을 더 포함하는 것을 더 명시할 수 있다.
예 17은 예 13의 청구대상을 포함할 수 있으며, 절연 층은 제 1 절연 층이고, 마이크로전자 어셈블리는 복수의 제 2 다이 중 적어도 하나의 제 2 다이와 제 1 절연 층 사이에 제 2 절연 층을 더 포함하는 것을 더 명시할 수 있다.
예 18은 예 17의 청구대상을 포함할 수 있으며, 복수의 제 2 다이의 제 2 면과 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트 사이의 제 3 절연 층을 더 포함할 수 있다.
예 19는 예 18의 청구대상을 포함할 수 있으며, 제 1 절연 층, 제 2 절연 층 및 제 3 절연 층은 서로 다른 두께를 갖는 것을 더 명시할 수 있다.
예 20은 예 17 내지 예 19 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 제 2 절연 층의 상호접속 구조체를 통해 상호접속되는 것을 더 명시할 수 있다.
예 21는 예 17 내지 예 20 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 제 3 절연 층의 상호접속 구조체를 통해 상호접속되는 것을 더 명시할 수 있다.
예 22는 컴퓨팅 디바이스로서, 복합 다이를 포함하고, 복합 다이는, 제 1 다이와, 복합 다이의 제 1 레벨 상호접속 콘택트와 제 1 다이 사이에서 제 1 다이에 상호접속된 제 2 다이를 포함하며, 제 2 다이는 제 1 면 및 제 2 면에 도전성 콘택트를 더 포함한다.
예 23은 예 22의 청구대상을 포함할 수 있으며, 제 2 다이는 복수의 제 2 다이 중 개개의 제 2 다이인 것을 더 명시할 수 있다.
예 24는 예 23의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개의 다이는 제 1 다이에 대해서 서로 다른 상호접속 풋프린트를 갖는 것을 더 명시할 수 있다.
예 25는 예 23 또는 예 24의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 하나의 제 2 다이는 제 1 다이에 대해서 제 1 피치 및 제 1 피치와는 다른 제 2 피치에 상호접속 풋프린트를 갖는 것을 더 명시할 수 있다.
예 26은 예 23 내지 예 25 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 제 1 다이와의 땜납 상호접속부를 갖는 것, 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 제 1 다이와의 비땜납 상호접속부를 갖는 것, 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 제 1 두께를 가진 제 1 층 상에 제 1 다이와의 상호접속부를 갖는 것, 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 제 1 두께를 가진 제 1 층 상에 제 1 다이와의 상호접속부를 갖고, 복수의 제 2 다이 중 적어도 하나의 다른 제 2 다이가 제 2 두께를 가진 제 2 층 상에 제 1 다이와의 상호접속부를 갖는 것 - 제 1 층 및 제 2 층은 하나 이상의 유전체 물질을 포함함 - 중 적어도 하나를 만족시키는 것을 더 명시할 수 있다.
예 27은 예 23 내지 예 26 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 하나의 제 2 다이는 10 미크론 내지 30 미크론의 두께를 갖는 것을 더 명시할 수 있다.
예 28은 예 23 내지 예 27 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개의 제 2 다이는 서로 다른 유형의 디바이스인 것을 더 명시할 수 있다.
예 29는 예 23 내지 예 28 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 개개의 제 2 다이는 제 1 다이의 X-Y 영역보다 작은 X-Y 영역을 갖는 것을 더 명시할 수 있다.
예 30은 예 23 내지 예 29 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이와 제 1 다이 사이에 절연 층을 더 포함하는 것을 더 명시할 수 있다.
예 31은 예 30의 청구대상을 포함할 수 있으며, 절연 층은 1 미크론 내지 40 미크론의 두께를 갖는 것을 더 명시할 수 있다.
예 32는 예 30 또는 예 31의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 절연 층의 상호접속 구조체를 통해 상호접속되는 것을 더 명시할 수 있다.
예 33은 예 30 내지 예 32 중 어느 하나의 청구대상을 포함할 수 있으며, 절연 층은 제 1 절연 층이고, 마이크로전자 어셈블리는 복수의 제 2 다이의 제 2 면과 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트 사이의 제 2 절연 층을 더 포함하는 것을 더 명시할 수 있다.
예 34는 예 30의 청구대상을 포함할 수 있으며, 절연 층은 제 1 절연 층이고, 마이크로전자 어셈블리는 복수의 제 2 다이 중 적어도 하나의 제 2 다이와 제 1 절연 층 사이에 제 2 절연 층을 더 포함하는 것을 더 명시할 수 있다.
예 35는 예 34의 청구대상을 포함할 수 있으며, 복수의 제 2 다이의 제 2 면과 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트 사이의 제 3 절연 층을 더 포함할 수 있다.
예 36은 예 35의 청구대상을 포함할 수 있으며, 제 1 절연 층, 제 2 절연 층 및 제 3 절연 층은 서로 다른 두께를 갖는 것을 더 명시할 수 있다.
예 37은 예 34 내지 예 36 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 제 2 절연 층의 상호접속 구조체를 통해 상호접속되는 것을 더 명시할 수 있다.
예 38은 예 34 내지 예 37 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 제 3 절연 층의 상호접속 구조체를 통해 상호접속되는 것을 더 명시할 수 있다.
예 39는 예 34 내지 예 38 중 어느 하나의 청구대상을 포함할 수 있으며, 복수의 제 2 다이 중 적어도 2개는 서로 다른 두께를 갖는 것을 더 명시할 수 있다.
예 40은 마이크로전자 어셈블리를 제조하는 방법으로서, 제 1 다이에 제 2 다이를 상호접속하는 단계 - 제 1 다이는 제 1 면 및 제 2 면을 포함하고, 제 2 다이는 제 1 면 및 제 2 면을 포함하며, 제 2 다이는 제 1 면의 복수의 제 1 도전성 콘택트 및 제 2 면의 복수의 제 2 도전성 콘택트를 더 포함함 - 와, 재분배 층을 형성하는 단계 - 재분배 층은 복수의 도전성 구조를 포함하고, 제 2 다이는 재분배 층의 적어도 일부와 제 1 다이 사이에 있음 - 를 포함한다.
예 41은 예 40의 청구대상을 포함할 수 있으며, 제 2 다이는 복수의 제 2 다이 중 하나인 것을 더 명시할 수 있다.
예 42는 예 41의 청구대상을 포함할 수 있으며, 제 1 다이의 제 1 면으로부터 연장되는 제 1 층을 형성하는 단계를 더 포함하고, 제 1 층은 절연 물질 및 제 1 다이의 제 1 면의 복수의 도전성 콘택트와 전기적으로 접촉하는 복수의 제 1 상호접속 구조체를 포함하고, 복수의 제 2 다이는 제 1 층을 통해 제 1 다이에 상호접속되는 것을 더 명시할 수 있다.
예 43은 예 42의 청구대상을 포함할 수 있으며, 적어도 하나의 제 2 다이는 제 1 두께를 갖고, 적어도 하나의 다른 제 2 다이는 적어도 하나의 제 2 다이의 제 1 두께와는 상이한 제 2 두께를 갖는 것을 더 명시할 수 있다.
예 44는 예 42 또는 예 43의 청구대상을 포함할 수 있으며, 제 1 층으로부터 및 복수의 제 2 다이의 제 2 면으로부터 연장되는 제 2 층을 형성하는 단계를 더 포함하고, 제 2 층은 다른 절연 물질 및 복수의 다른 상호접속 구조체를 포함하는 것을 더 명시할 수 있다.

Claims (25)

  1. 마이크로전자 어셈블리로서,
    제 1 면 및 제 2 면을 포함하는 제 1 다이와,
    각각이 제 1 면 및 제 2 면을 포함하는 복수의 제 2 다이와,
    상기 복수의 제 2 다이와 상기 제 1 다이 사이의 절연 층
    을 포함하고,
    상기 복수의 제 2 다이는 각각 상기 제 1 면에 복수의 제 1 도전성 콘택트 및 상기 제 2 면에 복수의 제 2 도전성 콘택트를 더 포함하고,
    상기 복수의 제 2 다이는 상기 마이크로전자 어셈블리의 제 1 레벨 상호접속 콘택트와 상기 제 1 다이 사이에 있으며,
    상기 복수의 제 2 다이 중 적어도 2개는 상기 절연 층 내의 상호접속 구조체를 통해 상호접속되는,
    마이크로전자 어셈블리.
  2. 제 1 항에 있어서,
    상기 제 1 다이는,
    상기 마이크로전자 어셈블리의 상기 제 1 레벨 상호접속 콘택트와 상호접속되는, 상기 제 1 다이의 상기 제 1 면의 복수의 제 1 도전성 콘택트와,
    상기 복수의 제 2 다이 중 적어도 하나와 상호접속되는, 상기 제 1 다이의 상기 제 1 면의 복수의 제 2 도전성 콘택트
    를 더 포함하는
    마이크로전자 어셈블리.
  3. 제 2 항에 있어서,
    상기 제 1 다이의 상기 제 1 면의 상기 복수의 제 2 도전성 콘택트의 한 세트는 동일한 피치를 가지며, 상기 복수의 제 2 다이 중 하나와 상호접속되는
    마이크로전자 어셈블리.
  4. 제 2 항에 있어서,
    상기 제 1 다이의 상기 제 1 면의 상기 복수의 제 2 도전성 콘택트의 제 1 세트는 제 1 피치를 갖고,
    상기 제 1 다이의 상기 복수의 제 2 도전성 콘택트의 제 2 세트는 제 2 피치를 가지며,
    상기 제 1 세트 및 상기 제 2 세트는 상기 복수의 제 2 다이 중 서로 다른 제 2 다이에 각각 상호접속되고,
    상기 제 1 피치와 상기 제 2 피치는 상이한
    마이크로전자 어셈블리.
  5. 제 1 항에 있어서,
    상기 마이크로전자 어셈블리는 RDL(redistribution layer; 재분배 층)을 더 포함하되,
    상기 RDL은 하나 이상의 상호접속 구조체를 포함하고,
    상기 복수의 제 2 다이는 상기 제 1 다이와 상기 RDL의 적어도 일부 사이에 있는
    마이크로전자 어셈블리.
  6. 제 5 항에 있어서,
    상기 RDL의 하나의 상호접속 구조체가, 상기 제 1 다이의 적어도 하나의 제 1 도전성 콘택트와 상기 마이크로전자 어셈블리의 적어도 하나의 제 1 레벨 상호접속 콘택트 사이의 도전성 경로를 포함하는 것,
    상기 RDL의 하나의 상호접속 구조체가, 상기 복수의 제 2 다이의 적어도 하나의 제 2 도전성 콘택트와 상기 마이크로전자 어셈블리의 적어도 하나의 제 1 레벨 상호접속 콘택트 사이의 도전성 경로를 포함하는 것,
    상기 RDL의 하나의 상호접속 구조체가, 상기 제 1 다이의 적어도 하나의 제 1 도전성 콘택트와 상기 복수의 제 2 다이의 적어도 하나의 제 2 도전성 콘택트 사이의 도전성 경로를 포함하는 것,
    상기 RDL의 하나의 상호접속 구조체가, 상기 제 1 다이의 적어도 하나의 제 2 도전성 콘택트와 상기 복수의 제 2 다이의 적어도 하나의 제 1 도전성 콘택트 사이의 도전성 경로를 포함하는 것
    중 적어도 하나를 만족시키는
    마이크로전자 어셈블리.
  7. 제 1 항에 있어서,
    상기 복수의 제 2 다이 중 적어도 하나는 다이 기판, 금속 스택, 및 상기 다이 기판과 상기 금속 스택 사이의 디바이스 층을 포함하고,
    상기 다이 기판은 패키지 기판과 상기 디바이스 층 사이에 있는
    마이크로전자 어셈블리.
  8. 제 1 항에 있어서,
    상기 복수의 제 2 다이 중 적어도 하나는 다이 기판, 금속 스택, 및 상기 다이 기판과 상기 금속 스택 사이의 디바이스 층을 포함하고,
    상기 디바이스 층은 패키지 기판과 상기 다이 기판 사이에 있는
    마이크로전자 어셈블리.
  9. 제 1 항에 있어서,
    상기 복수의 제 2 다이 중 적어도 하나는 제 1 금속 스택, 제 2 금속 스택, 및 상기 제 1 금속 스택과 상기 제 2 금속 스택 사이의 디바이스 층을 포함하는
    마이크로전자 어셈블리.
  10. 삭제
  11. 제 1 항에 있어서,
    적어도 하나의 제 2 다이는 제 1 두께를 갖고,
    적어도 하나의 다른 제 2 다이는 상기 적어도 하나의 제 2 다이의 상기 제 1 두께와는 다른 제 2 두께를 갖는
    마이크로전자 어셈블리.
  12. 삭제
  13. 삭제
  14. 제 1 항에 있어서,
    상기 절연 층은 제 1 절연 층이고,
    상기 마이크로전자 어셈블리는 상기 복수의 제 2 다이 중 적어도 하나의 제 2 다이와 상기 제 1 절연 층 사이에 제 2 절연 층을 더 포함하는
    마이크로전자 어셈블리.
  15. 컴퓨팅 디바이스로서,
    복합 다이를 포함하고,
    상기 복합 다이는,
    제 1 다이와,
    상기 복합 다이의 제 1 레벨 상호접속 콘택트와 상기 제 1 다이 사이에서 상기 제 1 다이에 상호접속된 복수의 제 2 다이와,
    상기 복수의 제 2 다이와 상기 제 1 다이 사이의 절연 층
    을 포함하며,
    상기 복수의 제 2 다이는 각각 제 1 면 및 제 2 면에 도전성 콘택트를 더 포함하고,
    상기 복수의 제 2 다이 중 적어도 2개는 상기 절연 층 내의 상호접속 구조체를 통해 상호접속되는,
    컴퓨팅 디바이스.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 상기 제 1 다이와의 땜납 상호접속부를 갖는 것,
    상기 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 상기 제 1 다이와의 비땜납 상호접속부를 갖는 것,
    상기 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 제 1 두께를 가진 제 1 층 상에 상기 제 1 다이와의 상호접속부를 갖는 것,
    상기 복수의 제 2 다이 중 적어도 하나의 제 2 다이가 제 1 두께를 가진 제 1 층 상에 상기 제 1 다이와의 상호접속부를 갖고, 상기 복수의 제 2 다이 중 적어도 하나의 다른 제 2 다이가 제 2 두께를 가진 제 2 층 상의 상기 제 1 다이와의 상호접속부를 갖는 것 - 상기 제 1 층 및 상기 제 2 층은 하나 이상의 유전체 물질을 포함함 -
    중 적어도 하나를 만족시키는
    컴퓨팅 디바이스.
  18. 제 15 항 또는 제 17 항에 있어서,
    상기 복수의 제 2 다이 중 적어도 하나의 제 2 다이는 10 미크론 내지 30 미크론의 두께를 갖는
    컴퓨팅 디바이스.
  19. 제 15 항 또는 제 17 항에 있어서,
    상기 복수의 제 2 다이 중 적어도 2개의 제 2 다이는 서로 다른 유형의 디바이스인
    컴퓨팅 디바이스.
  20. 제 15 항 또는 제 17 항에 있어서,
    상기 복수의 제 2 다이 중 개개의 제 2 다이는 상기 제 1 다이의 X-Y 영역보다 작은 X-Y 영역을 갖는
    컴퓨팅 디바이스.
  21. 마이크로전자 어셈블리를 제조하는 방법으로서,
    제 1 다이에 복수의 제 2 다이를 상호접속하는 단계 - 상기 제 1 다이는 제 1 면 및 제 2 면을 포함하고, 상기 복수의 제 2 다이는 각각 제 1 면 및 제 2 면을 포함하며, 상기 복수의 제 2 다이는 각각 상기 제 1 면의 복수의 제 1 도전성 콘택트 및 상기 제 2 면의 복수의 제 2 도전성 콘택트를 더 포함함 - 와,
    재분배 층을 형성하는 단계 - 상기 재분배 층은 복수의 도전성 구조를 포함하고, 상기 복수의 제 2 다이는 상기 재분배 층의 적어도 일부와 상기 제 1 다이 사이에 있음 - 와,
    상기 제 1 다이의 상기 제 1 면으로부터 연장되는 제 1 층을 형성하는 단계
    를 포함하고,
    상기 제 1 층은 절연 물질 및 상기 제 1 다이의 상기 제 1 면의 복수의 도전성 콘택트와 전기적으로 접촉하는 복수의 제 1 상호접속 구조체를 포함하고,
    상기 복수의 제 2 다이는 상기 제 1 층을 통해 상기 제 1 다이에 상호접속되며,
    상기 복수의 제 2 다이 중 적어도 2개는 상기 복수의 제 1 상호접속 구조체 중 적어도 하나를 통해 상호접속되는,
    마이크로전자 어셈블리를 제조하는 방법.
  22. 삭제
  23. 삭제
  24. 제 21 항에 있어서,
    적어도 하나의 제 2 다이는 제 1 두께를 갖고,
    적어도 하나의 다른 제 2 다이는 상기 적어도 하나의 제 2 다이의 상기 제 1 두께와는 상이한 제 2 두께를 갖는
    마이크로전자 어셈블리를 제조하는 방법.
  25. 제 24 항에 있어서,
    상기 제 1 층으로부터 및 상기 복수의 제 2 다이의 제 2 면으로부터 연장되는 제 2 층을 형성하는 단계를 더 포함하고,
    상기 제 2 층은 또 다른 절연 물질 및 복수의 다른 상호접속 구조체를 포함하는
    마이크로전자 어셈블리를 제조하는 방법.
KR1020207015337A 2017-12-29 2017-12-29 마이크로전자 어셈블리 KR102618116B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020237043998A KR20240005974A (ko) 2017-12-29 2017-12-29 마이크로전자 어셈블리

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2017/068905 WO2019132960A1 (en) 2017-12-29 2017-12-29 Microelectronic assemblies

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020237043998A Division KR20240005974A (ko) 2017-12-29 2017-12-29 마이크로전자 어셈블리

Publications (2)

Publication Number Publication Date
KR20200094748A KR20200094748A (ko) 2020-08-07
KR102618116B1 true KR102618116B1 (ko) 2023-12-27

Family

ID=67064055

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020207015337A KR102618116B1 (ko) 2017-12-29 2017-12-29 마이크로전자 어셈블리
KR1020237043998A KR20240005974A (ko) 2017-12-29 2017-12-29 마이크로전자 어셈블리

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020237043998A KR20240005974A (ko) 2017-12-29 2017-12-29 마이크로전자 어셈블리

Country Status (6)

Country Link
US (4) US11335642B2 (ko)
KR (2) KR102618116B1 (ko)
CN (2) CN111149201A (ko)
DE (1) DE112017008313T5 (ko)
SG (1) SG11202004684WA (ko)
WO (1) WO2019132960A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11272618B2 (en) 2016-04-26 2022-03-08 Analog Devices International Unlimited Company Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
KR102618116B1 (ko) 2017-12-29 2023-12-27 인텔 코포레이션 마이크로전자 어셈블리
US10497635B2 (en) 2018-03-27 2019-12-03 Linear Technology Holding Llc Stacked circuit package with molded base having laser drilled openings for upper package
EP3633721A1 (en) * 2018-10-04 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with face-up and face-down embedded components
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11158690B1 (en) * 2019-02-21 2021-10-26 Facebook Technologies, Llc Low cost micro OLED structure and method
EP3779391A1 (en) * 2019-08-14 2021-02-17 Sciosense B.V. Sensor arrangement and method for fabricating a sensor arrangement
KR20210020640A (ko) * 2019-08-16 2021-02-24 삼성전자주식회사 반도체 패키지
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
CN111968944A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种射频模组超薄堆叠工艺
US20220093517A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
US20220093561A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
JPWO2022210616A1 (ko) * 2021-03-31 2022-10-06
US20220399249A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Liquid cooled interposer for integrated circuit stack

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263518A1 (en) * 2016-03-11 2017-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Package Including Voltage Regulators and Methods Forming Same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870652B1 (ko) 2007-07-24 2008-11-26 삼성전기주식회사 반도체 패키지 및 그 제조방법
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9881904B2 (en) * 2014-11-05 2018-01-30 Massachusetts Institute Of Technology Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US10062727B2 (en) * 2016-09-09 2018-08-28 Microsoft Technology Licensing, Llc Strain relieving die for curved image sensors
KR102618116B1 (ko) * 2017-12-29 2023-12-27 인텔 코포레이션 마이크로전자 어셈블리

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170263518A1 (en) * 2016-03-11 2017-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Fan-Out Package Including Voltage Regulators and Methods Forming Same

Also Published As

Publication number Publication date
US20230369236A1 (en) 2023-11-16
DE112017008313T5 (de) 2020-09-17
KR20240005974A (ko) 2024-01-12
CN111149201A (zh) 2020-05-12
US11335642B2 (en) 2022-05-17
CN117199057A (zh) 2023-12-08
SG11202004684WA (en) 2020-07-29
KR20200094748A (ko) 2020-08-07
US20240021534A1 (en) 2024-01-18
US11791277B2 (en) 2023-10-17
US20200279813A1 (en) 2020-09-03
WO2019132960A1 (en) 2019-07-04
US20220230964A1 (en) 2022-07-21

Similar Documents

Publication Publication Date Title
KR102618116B1 (ko) 마이크로전자 어셈블리
US11967580B2 (en) Microelectronic assemblies with communication networks
JP7282794B2 (ja) 小型電子アセンブリ
US11600594B2 (en) Microelectronic assemblies
US11756943B2 (en) Microelectronic assemblies
US20240128255A1 (en) Microelectronic assemblies
CN112086447A (zh) 无衬底双面嵌入式多管芯互连桥
KR20190050781A (ko) 인터포저 패키지 상의 임베딩된 다이
US11557579B2 (en) Microelectronic assemblies having an integrated capacitor
US11721649B2 (en) Microelectronic assemblies
WO2019132961A1 (en) Microelectronic assemblies
CN116438653A (zh) 具有直接接合的微电子组件中的气密密封结构
CN117561599A (zh) 具有背侧管芯到封装互连的微电子组件
CN114695280A (zh) 具有直接接合的微电子组件中的部件间材料
EP4152366A2 (en) Microelectronic assemblies including solder and non-solder interconnects
US20230087367A1 (en) Microelectronic assemblies with through die attach film connections
US20230197543A1 (en) Microelectronic assemblies with adaptive multi-layer encapsulation materials
US20230086691A1 (en) Microelectronic assemblies including bridges
CN116266585A (zh) 具有氮化硅多层的微电子组件
WO2019132962A1 (en) Thermal structures for microelectronic assemblies

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant