CN111149201A - 微电子组件 - Google Patents

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die
layer
dies
microelectronic assembly
interconnect
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S·M·利夫
A·A·埃尔谢尔比尼
J·M·斯旺
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Abstract

本文公开了微电子组件、以及相关的器件和方法。例如，在一些实施例中，微电子组件可以包括第一管芯和第二管芯，所述第一管芯包括第一面和第二面；所述第二管芯包括第一面和第二面，其中，所述第二管芯还包括在所述第一面处的多个第一导电触点和在所述第二面处的多个第二导电触点，并且所述第二管芯在所述微电子组件的第一级互连触点与所述第一管芯之间。

Description

微电子组件
背景技术
集成电路器件(例如，管芯)通常被耦接在一起以集成特征或功能并促进与诸如电路板之类的其它部件的连接。然而，用于耦接集成电路器件的当前技术受到制造、器件尺寸、散热考虑、以及互连拥挤的限制，这可能影响成本和实现方式。
附图说明
通过以下具体描述并结合附图，将容易地理解实施例。为了促进该描述，相同的附图标记表示相同的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。
图1是根据各种实施例的示例性微电子组件的侧面剖视图。
图2A-图2D是根据各种实施例的可以包括在微电子组件中的示例性管芯的侧面剖视图。
图3是根据各种实施例的可以包括在微电子组件中的示例性管芯的仰视图。
图4A-图4E是根据各种实施例的用于制造图1的微电子组件的示例性工艺中各个阶段的侧面剖视图。
图5是根据各种实施例的另一个示例性微电子组件的侧面剖视图。
图6A-图6G是用于制造图5的微电子组件的示例性工艺中各个阶段的侧面剖视图。
图7是根据各种实施例的另一个示例性微电子组件的侧面剖视图。
图8是根据本文公开的实施例中的任一实施例的可以包括微电子组件的晶圆和管芯的俯视图。
图9是根据本文公开的实施例中的任一实施例的可以包括在微电子组件中的集成电路(IC)器件的剖面侧视图。
图10是根据本文公开的实施例中的任一实施例的可以包括在微电子组件中的双面IC器件的一种示例性类型的剖面侧视图。
图11是根据本文公开的实施例中的任一实施例的可以包括微电子组件的IC器件组件的剖面侧视图。
图12是根据本文公开的实施例中的任一实施例的可以包括微电子组件的示例性电气器件的框图。
具体实施方式
本文公开了微电子组件、以及相关的器件和方法。例如，在一些实施例中，微电子组件可以包括第一管芯、第二管芯，所述第一管芯包括第一面和第二面；所述第二管芯包括第一面和第二面，其中，所述第二管芯还包括在第一面处的多个第一导电触点和在第二面处的多个第二导电触点，并且第二管芯在微电子组件的第一级互连触点与第一管芯之间。
在多管芯集成电路(IC)封装件中的两个或多个管芯(有时称为“复合管芯”)之间通信大量信号是有挑战性的，由于这种管芯的尺寸越来越小、热约束以及功率输送约束等。相对于传统方法，本文公开的实施例中的各个实施例可以以较低的成本、提高的功率效率、更高的带宽和/或更大的设计灵活性来帮助实现多个IC管芯的可靠附接。相对于传统方法，本文公开的微电子组件中的各种微电子组件可以表现出更好的功率传输和信号速度，同时减小封装件的尺寸。本文公开的微电子组件对于计算机、平板电脑、工业机器人、服务器架构、消费电子产品(例如，可穿戴设备)和/或可以包括异构技术集成的任何其它应用中的小型且低轮廓的应用可能特别有利。
在下面的详细描述中，参考形成其一部分的附图，其中相同的附图标记始终表示相同的部分，并且在其中通过说明的方式示出了可以实践的实施例。将理解的是，可以利用其它实施例并且可以进行结构或逻辑的改变而无需脱离本公开内容的范围。因此，下面的详细描述将不具有限制意义。
可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应当被解释为暗示这些操作必须与顺序有关。具体地，这些操作可能无法按呈现顺序执行。可以以与所描述的实施例不同的顺序来执行所描述的操作。在另外的实施例中，可以执行各种另外的操作，和/或可以省略所描述的操作。
为了本公开内容的目的，短语“A和/或B”是指(A)、(B)或(A和B)。为了本公开内容的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图不一定按比例绘制。尽管附图中的许多附图示出了具有平壁和直角角部的直线结构，但这仅为了便于说明，并且使用这些技术制成的实际设备将显示出圆角、表面粗糙度和其它特征。
本说明书使用短语“在一实施例中”或“在实施例中”，其可以分别指代相同或不同实施例中的一个或多个。此外，如针对本公开内容的实施例使用的术语“包括”、“包含”、“具有”等是同义的。如本文所使用的，“封装件”和“IC封装件”是同义的，“管芯”和“IC管芯”也是同义的。术语“顶部”和“底部”在本文中可以用于解释附图的各种特征，但是这些术语仅是为了便于讨论，并不暗示着期望或要求的取向。如本文所使用的，除非另外说明，否则术语“绝缘”可以表示“电绝缘”。
当用于描述尺寸范围时，短语“在X与Y之间”表示包括X和Y的范围。为了方便起见，短语“图4”可以用于指代图4A-图4E的附图的集合，短语“图6”可以用于指代图6A-图6G的附图集合，尽管在本文中可以以单数形式指代某些元件，但是这些元件可以包括多个子元件。例如，“绝缘材料”可以包括一种或多种绝缘材料。如本文所使用的，“导电触点”可以指代用作不同部件之间的电接口的一部分导电材料(例如，金属)等等；导电触点可以凹入部件表面、与该部件表面齐平或远离该部件表面延伸，并且可以采用任何适当的形式(例如，导电垫、插座、凸块、或支柱、或导线或过孔的一部分)。
图1是根据各种实施例的微电子组件100的侧面剖视图。图1中示出了如微电子组件100中包括的多个元件，但是多个这些元件可以未存在在微电子组件100中。例如，在各种实施例中，可以不包括双面管芯130-2、双面管芯130-3、第二级互连件162和/或封装衬底160。此外，图1示出了为了便于说明而在后续附图中省略的多个元件，但是可以包括在本文公开的微电子组件100中的任一微电子组件中。这种元件的示例包括第二级互连件162和/或封装衬底160。图1的微电子组件100的元件中的许多元件包括在附图中的其它附图中；在讨论这些附图时，将不重复对这些元件的讨论，并且这些元件中的任一元件都可以采用本文公开的任何形式。在一些实施例中，本文公开的微电子组件100中的单独微电子组件可以用作其中包括具有不同功能的多个管芯102和双面管芯130的系统级封装(SiP)。在这些实施例中，微电子组件100可以被称为SiP。
微电子组件100可以包括双面管芯130-1，所述双面管芯130-1在管芯102的第一面104处和在双面管芯130-1的第一面132-1处通过管芯到管芯(DTD)互连件140-1耦接到管芯102。具体地，管芯102的第一面104可以包括导电触点118-1集合，并且双面管芯130-1的第一面132-1可以包括导电触点136-1集合。管芯102的第一面104处的导电触点118-1可以通过DTD互连件140-1电气地并且机械地耦接到双面管芯130-1的第一面132-1处的导电触点136-1。管芯102的第一面104还可以包括导电触点116，以将管芯102电耦接到布线层(诸如如图1的实施例中所示的重分布层(RDL)112)的一个或多个互连结构114。双面管芯130-1还可以包括在双面管芯130-1的第二面134-1处的导电触点138-1。管芯130-1的第二面134-1处的导电触点138-1可以将双面管芯130-1电耦接到重分布层112的一个或多个互连结构114。在一些实施例中，管芯102还可以是双面管芯。
如本说明书中在此所指出的，双面管芯是在管芯的器件层(其可能包含多个器件层)的两侧(例如，“顶”侧和相对的“底”侧)上具有互连层(例如，金属化堆叠体)的管芯。在双面管芯中，器件层(其可能包含多个器件层)可以被夹设于在器件层与管芯的面处的导电触点之间提供导电路径的两个金属化堆叠体之间，或者可以被夹设于(在器件层与管芯的一个面处的导电触点之间提供导电路径的)金属化堆叠体以及(在器件层与管芯的另一面处的导电触点之间提供导电路径的)带有TSV的半导体衬底之间。
换句话说，就用于双面管芯的电路可以具有互连层以及在(一个或多个)器件层的两侧上的关联导电触点而言，管芯可以是双面的。
重分布层112可以包括绝缘材料(例如，如本领域中已知的在多层中形成的电介质材料)和穿过电介质材料的一个或多个导电路径(例如，本文称为互连结构114)(包括导电迹线和/或导电过孔)。在一些实施例中，重分布层的绝缘材料可以由电介质材料、双马来酰亚胺三嗪(BT)树脂、聚酰亚胺材料、环氧树脂材料(例如，玻璃增强的环氧树脂基质材料、环氧树脂堆积膜等)、模塑材料、基于氧化物的材料(例如，二氧化硅或旋涂氧化物)、或低k以及超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。经由互连结构114的重分布层112可以提供将复合物扇出或扇入到封装互连件(例如，第一级互连件142)的能力。例如，在管芯102与可以位于管芯102的X-Y区域内的封装衬底160之间提供电连接性的互连件，可以被认为是扇入式互连件。在另一个示例中，在双面管芯130-1与可以位于双面管芯130-1的X-Y区域之外的封装衬底160之间提供电连接性的互连件可以被认为是扇出式互连件。
重分布层112的互连结构114可以在任何管芯102/130与重分布层112的导电触点120之间或之中延伸。重分布层112的导电触点120可以通过第一级互连件142电气地并且机械地耦接到封装衬底160的导电触点(未示出)。本文公开的导电触点中的任一导电触点(例如，导电触点116、118-1、118-2、118-3、136-1、136-2、136-3、138-1、138-2、138-3和/或120)可以包括例如，焊盘、柱状物或柱、凸块或任何其它适合的导电触点。
在一些实施例中，重分布层112的互连结构114中的一个或多个可以在管芯102的第一表面104处的一个或多个导电触点116与重分布层112的一个或多个导电触点120之间延伸，以提供管芯102与导电触点之间的互连。在一些实施例中，重分布层112的互连结构114中的一个或多个可以在耦接到管芯102的管芯的第二面处的导电触点(诸如在双面管芯130-1的第二面134-1处的导电触点138-1)与重分布层112的一个或多个导电触点120之间延伸，以提供导电触点之间的电互连。在又一些实施例中，重分布层112的一个或多个互连结构114可以将管芯102的第一面104处的两个或多个导电触点116和重分布层112的一个或多个导电触点120电互连，以提供导电触点之间的电互连。在又一些实施例中，重分布层112的一个或多个互连结构114可以将耦接到管芯102的在管芯的第二面处的两个或多个导电触点(例如，双面管芯130-3的第二面134-3处的导电触点138-3)和重分布层112的一个或多个导电触点120电互连，以提供在导电触点之间的电互连。在又一些实施例中，重分布层112的一个或多个互连结构114可以将管芯102的第一面104处的一个或多个导电触点116和耦接到管芯102的在一个或多个管芯的第二面处的一个或多个导电触点电互连。
管芯102/130以及本文中公开的其它管芯可以包括电路，所述电路可以包括一个或多个器件层，所述器件层包括有源或无源电路(例如，晶体管、二极管、电阻器、电感器、电容器等)以及一个或多个的互连层(例如，如下面参考图9-图10所讨论的)。在各种实施例中，一个或多个互连层可以存在于管芯102/130的电路的一侧或两侧上(例如，如下面参考图9-图10所讨论的)。在一些实施例中，双面管芯130-1可以是在双面管芯130-1与微电子组件100中包括的其它双面管芯130和/或管芯102之间通信的信号的源和/或目的地。在一些实施例中，用于管芯(例如，管芯130-1等)的互连层可以包括导电路径，以在双面管芯130中的不同双面管芯与管芯102之间、在管芯102与重分布层112的一个或多个导电触点120之间、和/或在双面管芯130中的不同双面管芯与重分布层112的一个或多个导电触点120之间路由功率、接地和/或信号。
在一些实施例中，双面管芯130-1可以直接耦接到重分布层112中的电源线和/或接地线。通过允许双面管芯130-1直接耦接到在重分布层112中的电源线和/或接地线，这种电源线和/或接地线不需要通过管芯102布线，从而允许管芯130-1被制造得更小或包括更多的有源电路或信号路径。因此，在一些实施例中，重分布层112的更大的互连结构114(例如，与管芯内的互连层相比更大)可以向耦接到管芯102的所有部件(例如，双面管芯130)提供直接的功率输送，而非通过管芯102布线电源和/或接地。
尽管图1示出了重分布层112中特定数量和布置的互连结构114，这些仅仅是简单地示出，并且可以使用任何适当的数量和布置。本文公开的互连结构114(例如，导电迹线和/或导电过孔)可以例如由任何适当的导电材料(诸如，铜、银、镍、金、铝或其它金属或合金)形成。
管芯102/130以及本文中公开的其它管芯可以包括绝缘材料(例如，如本领域中已知的，在多层中形成的电介质材料或半导体材料)和通过绝缘材料形成的多个导电路径。在一些实施例中，管芯102/130的绝缘材料可以包括电介质材料，诸如BT树脂、聚酰亚胺材料、玻璃增强的环氧基质材料、基于氧化物的材料(例如，二氧化硅或旋涂氧化物)、或低k以及超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。例如，管芯102/130中的一个或多个可以包括电介质堆积膜，诸如基于环氧树脂或聚酰亚胺的电介质堆积膜。在一些实施例中，管芯102/130的活性材料可以是半导体材料，诸如硅、锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其它活性材料也可以用作管芯102/130的活性衬底材料。
管芯102/130以及本文中公开的其它管芯中的一个或多个还可以在针对给定管芯的电路的一侧、两侧或无侧(no sides)上包括管芯衬底。对于图1的实施例而言，例如，管芯102可以包括电路110和从电路110延伸到管芯102的第二面106的管芯衬底108。管芯衬底108可以是使用体硅或绝缘体上硅(SOI)衬底、碳化硅等形成的结晶衬底。可以根据设计和/或实现方式的需要，使用其它衬底材料。在一些实施例中，可以包括半导体材料过孔(诸如由诸如氧化物之类的阻挡材料从周围衬底隔离的金属过孔)的穿半导体过孔(TSV)，可以被包括在管芯(例如，在所述管芯的一个或两个侧面上)的管芯衬底中，通过所述TSV可以在管芯与一个或多个其它管芯、封装衬底(例如，印刷电路板)、中介层、及其组合或可以与管芯互连的类似物之间传输功率、接地和/或信号。
图1的微电子组件100还可以包括双面管芯130-2。双面管芯130-2可以由DTD互连件140-2电气地并且机械地耦接到管芯102。具体地，管芯102的第一面104可以包括导电触点118-2集合，并且双面管芯130-2的第一面132-2可以包括导电触点136-2集合。在管芯102的第一面104处的导电触点118-2可以由DTD互连件140-2电气地并且机械地耦接到双面管芯130-2的第一面132-2处的导电触点136-2。双面管芯130-2还可以包括在双面管芯130-2的第二面134-2处的导电触点138-2。管芯130-2的第二面134-2处的导电触点138-2可以将双面管芯130-2电耦接到重分布层112的一个或多个互连结构114。
图1的微电子组件100还可以包括双面管芯130-3。双面管芯130-3可以由DTD互连件140-3电气地并且机械地耦接到管芯102。具体地，管芯102的第一面104可以包括导电触点118-3集合，并且双面管芯130-3的第一面132-3可以包括导电触点136-3集合。管芯102的第一面104处的导电触点118-3可以由DTD互连件140-3电气地并机械地耦接到双面管芯130-3的第一面132-3处的导电触点136-3。双面管芯130-3还可以包括在双面管芯130-3的第二面134-3处的导电触点138-3。管芯130-3的第二面134-3处的导电触点138-3可以将双面管芯130-3电耦接到重分布层112的一个或多个互连结构114。
在某些情况下，管芯102可以被称为基部、较大的管芯，并且双面管芯130可以被称为较小的管芯(在某种意义上，管芯102可以具有大于双面管芯130-1/130-2/130-3的单独双面管芯中的每一个的X-Y面积的X-Y面积)。在一些实施例中，管芯102可以是单个管芯，或者可以是复合管芯或整体式IC(有时称为“3D IC”、“3D堆叠体”、“3D整体式IC”及其组合等)。
基部、较大的管芯102可以包括耦接到重分布层112的互连结构114的“较粗的”导电触点116以及耦接到较小的双面管芯130的“较细的”导电触点118。对于图1的实施例而言，微电子组件100的管芯102可以是单面管芯(在某种意义上，管芯102仅具有在单个表面上的导电触点116/118)，并且可以是混合间距管芯(在某种意义上，管芯102具有管芯到布线层导电触点116和具有不同间距的DTD导电触点118的集合)。此外，管芯102可以容纳用于双面管芯130-1、130-2和130-3中的不同单个的双面管芯的混合间距DTD导电触点。更进一步地，管芯102可以容纳用于较小的管芯中的单个管芯的混合间距DTD导电触点(诸如双面管芯130-1的导电触点136-1)。
如上所述，在用于双面管芯130的电路在(一个或多个)器件层的两侧上具有互连层和导电触点的意义上，管芯130可以是双面管芯。在各种实施例中，双面管芯130-1、130-2、130-3中的各个管芯可以在管芯的任一侧上具有相同或不同的间距(例如，双面管芯130-2的第一面132-2处的导电触点136-2可以具有与双面管芯130-2的第二面134-2处的导电触点138-2不同的间距)。双面管芯的特征在本文的图2A-图2D中进行更详细地讨论。尽管图1的实施例包括作为单面管芯的基部管芯102，但是在其它实施例中，基部管芯102也可以是双面管芯。
在各种实施例中，较粗间距的导电触点(例如，管芯102的导电触点116)的间距可以在40微米到200微米之间的范围内。通常，较粗间距比较细间距更好地用于功率传输。在各种实施例中，较细间距的导电触点(例如，双面管芯130的导电触点118)的间距的范围可以在0.8微米到55微米之间。通常，对于高带宽信令而言，较细间距比较粗间距更好。在一些实施例中，底部填充材料150可以在双面管芯130中的不同双面管芯与管芯102之间围绕相关联的DTD互连件140延伸。底部填充材料150可以是绝缘材料，诸如适当的环氧树脂材料或碳掺杂或涂旋电介质或氧化物。在一些实施例中，底部填充材料150可以是环氧树脂助焊剂，其在形成DTD互连件140-1/140-2/140-3时帮助将双面管芯130-1/130-2/130-3耦接到管芯102，然后聚合并封装互连件。底部填充材料150可以被选择为具有热膨胀系数(CTE)，热膨胀系数可以减轻或最小化由微电子组件100中的不均匀的热膨胀引起的管芯102/130之间的应力。在一些实施例中，如果管芯的系数是低的，则底部填充材料150的CTE可以具有可能比管芯102的CTE(例如，管芯102的电介质材料的CTE)和双面管芯130的CTE更大的值。
图1的微电子组件100还可以包括封装衬底160。微电子组件100可以通过第一级互连件142耦接到封装衬底160。具体地，重分布层112的导电触点120(也可以称为微电子组件100的第一级互连触点)可以使用任何适合的技术通过第一级互连件142电气地并且机械地耦接到封装衬底160的导电触点(未示出)。图1中示出的第一级互连件142是焊料球(例如，用于球栅阵列布置)，但是可以使用任何适合的第一级互连件142(例如，焊料、非焊料、引脚栅阵列布置中的引脚、焊盘栅阵列中的焊盘、焊线、或带有焊帽的铜柱)。在一些实施例中，封装衬底160可以使用任何适合的技术通过第二级互连件162耦接到电路板(未示出)。图1中所示的第二级互连件162是焊料球(例如，用于球栅阵列布置)，但是可以使用任何适合的第二级互连件162(例如，焊料、非焊料、引脚栅阵列布置中的引脚、焊盘栅阵列中的焊盘、焊线、或带有焊帽的铜柱)。
封装衬底160可以包括绝缘材料(例如，如本领域中已知的形成在多层中的电介质材料)和穿过电介质材料的一个或多个导电路径(例如，如图所示，包括导电迹线和/或导电过孔)。在一些实施例中，封装衬底160的绝缘材料可以是电介质材料，诸如有机电介质材料、阻燃级4材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强的环氧基质材料、或低k并超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。具体地，当使用标准印刷电路板(PCB)工艺形成封装衬底160时，封装衬底160可以包括FR-4，并且封装衬底160中的导电路径可以由通过由FR-4的堆积层分离的图案化的铜片形成。封装衬底160中的导电路径可以适当地由衬层材料(诸如粘附衬层和/或阻挡衬层)围绕。
本文公开的DTD互连件140可以采用任何适合的形式。DTD互连件140可以具有比到微电子组件中的重分布层112的互连结构114的连接更细的间距。在一些实施例中，在DTD互连件140的集合的任一侧上的管芯102/130可以是未封装的管芯，和/或DTD互连件140可以包括通过焊接附接到导电触点的小的导电凸块或柱(例如，铜凸块或柱)。在一些实施例中，DTD互连件140的集合可以包括焊料。包括焊料的DTD互连件140可以包括任何适当的焊料材料，诸如以上讨论的材料中的任何材料。在一些实施例中，DTD互连件140的集合可以包括各向异性导电材料，诸如以上讨论的材料中的任何材料。在一些实施例中，DTD互连件140可以用作数据传输通道，而到重分布层112的互连结构114的互连可以用于电源线和接地线等。
在一些实施例中，微电子组件100中的一些或所有DTD互连件140可以是金属到金属互连件，诸如铜到铜互连件、电镀互连件(例如，铜、镍和/或金封端柱或具有焊料(例如Sn、SnAg、SnIn)的焊盘)或任何其它已知的冶金材料)。在这种实施例中，在DTD互连件140(例如，140-1、140-2和/或140-3)的任一侧上的导电触点(例如，导电触点136-1和导电触点118-1、导电触点136-2和导电触点118-2、和/或导电触点136-3和导电触点118-3)可以被接合在一起，而无需使用中间焊料或各向异性导电材料。金属到金属的互连技术可以包括直接键合或混合键合，有时也称为扩散键合。在一些利用直接键合的金属到金属互连件中，通常在室温下，可以将具有原始的、平坦的且有效表面的第一管芯或晶圆(如果管芯被重分布)放置在也具有原始的、平坦的且有效表面的第二管芯或晶圆上(例如，以执行管芯到晶圆键合、管芯到管芯键合、或晶圆到晶圆键合)。力(分批)施加到管芯和/或晶圆，以在管芯和/或晶圆之间形成范德华键合。然后在高温(通常为150摄氏度(C)或更高)下对键合的管芯和/或晶圆进行退火，以在导电触点之间以及电介质表面之间形成永久性键合。
在利用混合键合的一些金属到金属互连件中，电介质材料(例如，氧化硅、氮化硅或碳化硅等)可以存在于键合在一起的金属之间(例如，在铜焊盘或提供相关联导电触点的柱状物之间)。对于混合键合而言，可以在升高的压力和/或温度下将导电触点键合在一起(例如，通常在高于150℃的温度下和大于20兆帕(MPa)执行的热压键合(这可以取决于凸点间距、材料而变化)等)。在一些实施例中，可以在导体周围图案化涂旋电介质材料以在键合期间填充任何空隙空间。
金属到金属互连件可能能够比其它类型的互连件可靠地传导较高的电流；例如，当电流流动时，某些焊料互连件可能形成脆性的金属间化合物，并且可能限制通过这种互连件提供的最大电流以减轻机械故障。
在一些实施例中，微电子组件100中的一些或所有DTD互连件140可以是焊料互连件，其包括具有比一些或所有第一级互连件142中包括的焊料的熔点更高的熔点的焊料。例如，当在形成第一级互连件142之前在微电子组件100中形成DTD互连件140时(例如，如下面参考图4A-图4E所讨论的)，基于焊料的DTD互连件140可以使用较高温度的焊料(例如，其熔点高于200℃)，而第一级互连件142可以使用较低温度的焊料(例如，其熔点低于200℃)。在一些实施例中，高温焊料可以包括锡；锡和金；或锡、银和铜(例如96.5％的锡、3％的银和0.5％的铜)。在一些实施例中，较低温度的焊料可以包括锡和铋(例如，低共熔锡铋)或锡、银、以及铋。在一些实施例中，较低温度的焊料可以包括铟、铟和锡、或镓。在一些实施例中，如果DTD互连件140利用金属间化合物(IMC)，则互连件可以被设计成整体转换，使得即使配方相同，随后的第一级回流也不可能影响该互连件。
在图1的微电子组件的各种实施例中，DTD互连件140的距离180可以在十微米以下到几十微米之间变化。距离180可以在管芯102的第一面104与双面管芯130中的各个双面管芯中的任一双面管芯的任一第一面132之间延伸。管芯102与双面管芯130中的各个双面管芯之间的距离180可以在双面管芯130之间不同。对于其中使用金属到金属互连件(例如，直接键合或混合键合)的实施例而言，距离180的范围可以在1.5微米到10微米或更小之间。对于其中使用焊料互连件的实施例而言，距离180的范围可以在4微米到40微米之间。
在各个实施例中，与使用诸如并排互连件之类的其它互连技术互连管芯相比，使用DTD互连件140互连管芯可以提供各种优点。在至少一个实施例中，与使用并排互连件相比，使用DTD互连件140可以降低寄生效应(例如，寄生电容或寄生电阻)。通常，长互连件通过以下各项中的一项或多项使互连管芯的操作性能比短互连降级更多：减少管芯之间的信令带宽、引起插入损耗、引起管芯之间传递的信号之间的串扰干扰、引起驱动将信号发送得更远所需的放大功率的阻抗等。当并排连接管芯时，通常将互连件从一个管芯向下穿过衬底，结束，然后再向上引至另一个管芯进行布线，这可能产生可能在互连件之间引起寄生效应的长传输。
对于图1的微电子组件100的各种实施例而言，与其它互连技术相比，DTD互连件140可以提供一个或多个优点，包括但不限于提供更短的互连距离，这可减少寄生互连管芯。
本文公开的微电子组件100和/或其它微电子组件的元件可以具有任何适合的尺寸。在一些实施例中，双面管芯130中的各个双面管芯的厚度182的范围可以从10微米到75微米。例如，超薄管芯的厚度范围可以从10微米到30微米。如本文中进一步详细讨论的，在一些实施例中，微电子组件100可以包括具有相同或不同厚度的双面管芯130中的各个管芯。在各种实施例中，基部管芯102的厚度范围可以从50微米到780微米。在各种实施例中，重分布层112的厚度184范围可以从15微米到100微米，并且可以取决于双面管芯130的厚度。
此外，在一些实施例中，本文公开的微电子组件100和/或其它微电子组件可以有利地提供用于将混合节点(例如，不同的工艺技术，诸如10纳米(nm)、14nm、28nm等)和/或异构技术集成(例如，GaN相对射频(RF)互补金属氧化物半导体(CMOS)相对SOI相对SiGe)结合到复合管芯、封装解决方案。例如，根据半导体类型(例如，诸如高电阻率、低电阻率、掺杂等的硅的类型)或工艺节点，可以在特定技术(例如，硅)内存在不同的制造工艺。此外，对于给定的半导体类型而言，可能存在用于不同工艺节点技术(例如7nm vs 28nm)和器件类型(例如，非常低的功率可以使用一种类型的晶体管，非常高的功率可以使用另一种类型的晶体管，等等)的不同的制造工艺(例如，InP相对于标准硅CMOS的工艺温度限制)和最小特征长度尺度。技术节点可以指代与使用特定半导体类型、工艺、特征尺寸等形成的半导体工艺流程相关联的最小特征尺寸(例如，晶体管栅极长度和泄漏或产品属性等)。甚至，一些技术节点可能更适合于模拟器件，一些适合数字器件，一些适合光学器件等等。当在一个技术节点上设计混合器件类型电路时，集成器件制造商(IDM)通常选择适合特定产品或性能目标的最佳技术节点，从而局部优化不是最适合于特定的技术节点的器件类型。
相反，本文公开的微电子组件100和/或其它微电子组件的实施例可以有利地提供用于将混合节点和/或异构技术集成到复合管芯、封装解决方案，诸如可以包括耦接到管芯102的双面管芯130和重分布层112的复合管芯，所述重分布层112提供扇入和/或扇出互连结构114以互连到封装衬底(例如，封装衬底160)。因此，微电子组件100的实施例可以优选地提供用于集成混合节点和/或异构技术的增加的灵活性，在所述异构技术中：每个集成电路功能可能需要最小的面积(例如，可以使用用于低功率RF的最佳工艺，可以使用用于数字静态随机存取存储器(SRAM)电路缩减的最佳工艺等)；细小间距互连件可以用于高带宽区域(例如，用于DTD互连件)，以缓解布线拥塞问题；和/或(例如，通过使用重分布层112内的电源层和/或接地层，而不是通过管芯102来布线电源和/或接地)可以为直接功率递送提供减小的功率损失。
在一些实施例中，本文公开的微电子组件100和/或其它微电子组件的另一个优点可以包括改进的针对管芯130的散热。例如，基部管芯102可以也是用于利用互连结构114的小管芯130的散热器。在其中小管芯130可以是超薄管芯的一些实施例中，基部管芯102与超薄管芯之间的CTE匹配可以改善超薄管芯的坚固性。
包括在微电子组件100中的管芯102/130可以具有任何适合的结构。例如，图2A-图2D示出了可以被包括在微电子组件100中的管芯200中的示例性管芯。图2A-图2D中示出的管芯200可以包括管芯衬底202、一个或多个器件层204和/或一个或多个金属化堆叠体206；这些元件将在下面参考图10-图11进一步详细讨论。
图2A是根据各种实施例的示例性管芯200-1的侧面剖视图。在至少一个实施例中，示例性管芯200-1可以是图1的实施例的管芯102。如图2A所示，管芯200-1可以包括管芯衬底202、一个或多个器件层204、以及金属化堆叠体206。金属化堆叠体206可以在导电触点222与器件层204之间，并且器件层204可以在管芯衬底202与金属化堆叠体206之间。通过金属化堆叠体206的导电路径(例如，由导电线和/或过孔形成)可以将器件层204中的器件(例如，晶体管)与导电触点222导电耦接。尽管参考图1的实施例的管芯102讨论图2A的管芯200-1，但是图2A所示的管芯200-1的结构可以是本文公开的单面管芯中的任何适合单面管芯的结构。
图2B是根据各种实施例的示例性管芯200-2的侧面剖视图。在一些实施例中，示例性管芯200-2可以是图1的实施例的双面管芯130中的任一双面管芯。如图2B所示，管芯200-2可以包括管芯衬底202、一个或多个器件层204和金属化堆叠体206。金属化堆叠体206可以在导电触点222与器件层204之间，器件层204可以在管芯衬底202与金属化堆叠体206之间，并且管芯衬底202可以在器件层204与导电触点224之间。一个或多个TSV223可以延伸穿过管芯衬底202。穿过金属化堆叠体206的导电路径(例如，由导电线和/或过孔形成的)可以导电地耦接器件层204中的器件(例如，晶体管)和导电触点222，而TSV 223可以导电地耦接器件层204中的器件和导电触点224。尽管图2B的管芯200-2参见图1的实施例的双面管芯130，但是图2B中所示的管芯200-2的结构可以是本文公开的双面管芯的中的任何适合的双面管芯的结构。
图2C是根据各种实施例的示例性管芯200-3的侧面剖视图。在一些实施例中，示例性管芯200-3可以是图1的实施例的双面管芯130中的任何双面管芯。如图2C所示，管芯200-3可以包括管芯衬底202、一个或多个器件层204以及金属化堆叠体206。金属化堆叠体206可以在导电触点224与器件层204之间，器件层204可以在管芯衬底202与金属化堆叠体206之间，并且管芯衬底202可以在器件层204与导电触点222之间。一个或多个TSV 223可以延伸穿过管芯衬底202。穿过金属化堆叠体206的导电路径可以导电地耦接器件层204中的器件和导电触点224，而TSV 223可以导电地耦接器件层204中的器件和导电触点222。尽管图2C的管芯200-3参考图1的实施例的双面管芯130，但是图2C中示出的管芯200-3的结构可以是本文公开的双面管芯中的任何适合的双面管芯的结构。
图2D是根据各种实施例的示例性管芯200-4的侧面剖视图。在一些实施例中，示例性管芯200-4可以是图1的实施例的双面管芯130中的任一双面管芯。如图2D所示，管芯200-4可以包括第一金属化堆叠体206-1、一个或多个器件层204以及第二金属化堆叠体206-2。第一金属化堆叠体206-1可以在导电触点222与器件层204之间，器件层204可以在第一金属化堆叠体206-1与第二金属化堆叠204-2之间，并且第二金属化堆叠体206-2可以在器件层204与导电触点224之间。穿过第一金属化堆叠体206-1的导电路径可以导电地耦接器件层204中的器件和导电触点222，而穿过第二金属化堆叠体206-2的导电路径可以导电地耦接器件层204中的器件和导电触点224。在图2D的实施例中，可以首先在管芯衬底202上制造器件层204(例如，如以下针对图10所讨论的)，可以在器件层204上形成一个金属化堆叠体206(例如，如以下针对图10所讨论的)，然后可以去除管芯衬底202的大部分，并且在器件层204的另一侧上形成第二金属化堆叠体206。
本文所讨论的管芯可以具有与图2A-图2D中描绘的那些结构不同的结构。例如，在一些实施例中，双面管芯130可以具有与图2D中所描绘的结构相似的结构，并且其还包括在第一金属化堆叠体与导电触点之间的管芯衬底(和其中的TSV)。
可以通过将双面管芯集成到微电子组件中来实现本文公开的微电子组件100和/或其它微电子组件的其它优点。例如，针对具有TSV的管芯，可以降低晶体管密度，因为在围绕TSV的器件层中存在不能在其中放置晶体管的“限制区”。而针对不具有TSV的管芯，通过金属化堆叠体的导电路径可以“着陆”在管芯的器件层内的不同层上，而不会影响管芯的器件层的晶体管密度。因此，本文公开的微电子组件100和/或其它微电子组件的实施例可以促进新的3D单片集成方法，所述新的3D单片集成方法可以为集成混合节点和/或具有较少设备层穿孔的异构技术提供更多的自由度。
参考图3，图3是根据各种实施例的可以包括在本文讨论的微电子组件中的示例性管芯400的仰视图。对于图3的实施例而言，管芯400可以是较大基部管芯，许多较小的管芯(未示出)可以与之耦接。管芯400可以包括多个“着陆区”410，其包括布置在特定覆盖区(例如，导电触点的图案或布置)中的DTD导电触点404，其有助于在着陆区410处将较小的管芯耦接到基部管芯400。尽管图4的实施例示出六(6)个着陆区410-1/410-2/410-3/410-4/410-5/410-6，以容纳将六个管芯耦接到管芯400，但是应当理解的是，一个或多个管芯中的任何数量的管芯可以取决于尺寸、设计、实现方式、热和/或任何其它相关考虑耦接到根据本文公开的实施例的基部管芯。
如图3的实施例中所示，管芯400可以包括具有间距P1的“较粗”间距导电触点402，以将管芯400互连到封装衬底(例如，图1的封装衬底160)。管芯400还可以包括“较细”间距导电触点404，以在着陆区410处将较小的管芯(未示出)互连到管芯400。例如，第一着陆区410-1可以包括布置在具有间距P2(其可以是比间距P1更细的间距)的特定覆盖区中的第一导电触点。第二着陆区410-2可以包括布置在特定覆盖区中的第二导电触点404-2。第三着陆区410-3可以包括布置在特定覆盖区中的第三导电触点404-3。第四着陆区410-4可以包括布置在特定覆盖区中的第四导电触点404-4。第五着陆区410-5可以包括第五导电触点404-5。第六着陆区410-6可以包括布置在特定覆盖区中的第六导电触点404-6。第六着陆区410-6可以包括具有间距P2和P3的混合间距导电触点，间距P2和P3可以是不同的间距。第五着陆区410-5还可以包括具有与第六着陆区的覆盖区不同的覆盖区的混合间距导电触点。
在某些情况下，着陆区可以对应于特定管芯的X-Y尺寸。例如，第四着陆区410-4可以具有与要在第四导电触点404-4处耦接到管芯400的特定管芯的X-Y尺寸相对应的X-Y尺寸。如图3的实施例所示，管芯400可以具有比要在着陆区410处耦接的管芯中的各个管芯的X-Y面积要大的X-Y面积。
可以使用任何适合的技术来制造本文公开的微电子组件。例如，图4A-图4E是根据各种实施例的用于制造图1的微电子组件的示例性工艺中各个阶段的侧面剖视图。尽管以下参考图4A-图4E(以及表示制造工艺的其它附图)讨论的操作以特定顺序示出，但是可以以任何适合的顺序执行这些操作。另外，尽管在图4A-图4E(以及表示制造工艺的附图中的其它附图)中示出了特定的组件，但是下面参考图4A-图4E讨论的操作可以用于形成任何适合的组件。在一些实施例中，根据图4A-图4E的工艺制造的微电子组件可以具有可以是非焊料互连件(例如，金属到金属互连件或各向异性导电材料互连件)的DTD互连件140。在图4A-图4E的实施例中，管芯102/130可以首先被组装成“复合管芯”，然后复合管芯可以被耦接到封装衬底160。通常，复合管芯可以指代这样的半导体结构，其中多个管芯可以被耦接在一起并组装使得该组件可以被视为单个管芯。具体地，组件可以具有带有用于第一级互连件的导电触点的平面。该方法可以允许在DTD互连件140的形成中的更严格的公差，并且对于将相对较小的管芯集成到复合管芯组件中可能是特别期望的。
图4A示出了包括管芯102的组件500。管芯102在管芯102的第一面104处的导电触点116和118朝上的意义上是“倒置的”。在一些实施例中，组件500中的管芯102可以被包括在包括管芯102的多个复制件的晶圆(未示出)中，而在其它实施例中，可以在被包括在组件500中之前将管芯102与其它管芯102分离。
图4B示出了在将管芯130-1、130-2和130-3耦接到管芯102之后的组件502。特别是对于组件502而言，在管芯130-1的第一面132-1处的导电触点136-1可以(例如，经由DTD互连件140-1)耦接到管芯102的第一面104处的导电触点118-1。在管芯130-2的第一面132-2处的导电触点136-2可以(例如，经由DTD互连件140-2)耦接到管芯102的第一面104处的导电触点118-2。管芯130-3的第一面132-3处的导电触点136-3可以(例如，经由DTD互连件140-3)耦接到管芯102的第一面104处的导电触点118-1。可以使用任何适当的技术来形成组件502的DTD互连件140，诸如金属到金属附接技术、焊接技术或各向异性导电材料技术。在一些实施例中，可以使用管芯到管芯或管芯到晶圆的接合技术来形成DTD互连件140。例如，当组件500包括管芯102中的多个管芯的晶圆时，可以使用一个或多个管芯到晶片接合操作将管芯130附接到管芯102。在又一些实施例中，可以使用粘合剂将管芯130-1/130-2/130-3重分布在载体上，并且可以使用晶圆到晶圆接合技术形成DTD互连件140。管芯130中的各个管芯可以包括从管芯130的第二面134延伸的管芯衬底139。管芯衬底139-1/139-2/139-3的厚度范围可从10微米到780微米。可以使用任何适合的技术将底部填充材料150施加在管芯130-1/130-2/130-3中的各个管芯与管芯102之间。
图4C示出了在从管芯130中的各个管芯中移除管芯衬底139之后的组件504。可以使用任何适合的技术来移除管芯衬底，包括但不限于化学机械抛光(CMP)、研磨、蚀刻、剥离、或剥落等。
图4D示出了在形成重分布层112之后的组件506，所述重分布层112包括互连结构114，所述互连结构114在管芯102的第一面104处的导电触点116与重分布层112的导电触点120之间延伸并且在管芯130中的各个管芯的第二面处的导电触点138与重分布层112的导电触点120之间延伸。可以使用任何适合的技术来形成重分布层112，其包括但不限于通过在电介质材料上层压或旋转来构建互连结构114，并通过激光钻孔、光刻和电镀来创建导电过孔和导线，以提供在管芯102/130之中和/或在管芯102/130与重分布层的导电触点120之间的DTD互连件、扇入互连件、和/或扇出互连件。在一些实施例中，组件506可以采用复合管芯的形式。
图4E示出了在“翻转”图4D的组件506之后的组件508，并使用第一级互连件142将组件耦接到封装衬底160。第一级互连件可以采用本文公开的任何形式(例如，焊料互连件或各向异性导电材料互连件)，并且可以使用任何适合的技术(例如，质量回流工艺或热压键合工艺)形成第一级互连件。组件508可以采取图1的微电子组件100的形式。
如上所述，用于微电子组件100的耦接到管芯102的双面管芯130可以具有不同的厚度。图5是与图1共享多个元件的微电子组件100但包括第一绝缘层170、第二绝缘层178和双面管芯130-4的侧面剖视图。在各种实施例中，互连结构172可以被包括在第一绝缘层170和第二绝缘层178中，以提供管芯102/130之中、管芯102/130与RDL 112之间的电互连，或类似于RDL 112的互连结构114的其任何组合。例如，互连结构172可以垂直或横向形成(例如，形成为导线或过孔)。在一些实施例中，互连结构172可以被包括在第一绝缘层170中，以(例如，经由互连件141)电互连在管芯102的第一面104处的导电触点118集合以及在双面管芯130中的各个双面管芯的第一面132处的导电触点136集合。在一些实施例中，互连结构172可以被包括在第一绝缘层中以互连双面管芯130中的各个双面管芯(例如，如图5的实施例中所示，以互连双面管芯130-4和130-3)。如本文所述，互连结构172也可以包括在第二绝缘层178中，以水平或垂直地提供电互连。
对于图5的实施例而言，双面管芯130-4可以具有与双面管芯130-3的厚度182-3不同的厚度182-4。第二绝缘层178可以被形成为厚度188以考虑经由第一绝缘层170耦接到管芯102的双面管芯130中的各个双面管芯之间的拓扑结构差异(例如，由于管芯厚度不同的每个管芯130的第二面134与第一绝缘层170的不同距离)。
在各种实施例中，第一绝缘层170和第二绝缘层178可以由电介质材料、模制材料、环氧树脂材料(例如，玻璃增强的环氧基质材料、环氧构建膜等)、聚酰亚胺材料或基于氧化物的材料(例如，二氧化硅或旋涂氧化物)构成。在各种实施例中，第一绝缘层170的厚度186的范围可以从1微米到40微米。在一些实施例中，较细间距的导电触点可以与形成用于微电子组件的较薄的绝缘层相关联，而较粗间距的导电触点可以与形成用于微电子组件100的较厚的绝缘层相关联。第二绝缘层178的厚度188可以取决于包括在微电子组件中的管芯130的厚度而变化。至少，第二绝缘层178的厚度188可以至少与距最厚的双面管芯130的第一绝缘层的表面的距离加上其可以被耦接到第一绝缘层170的互连件距离一样厚。
可以使用任何适合的技术来制造图5的微电子组件100。例如，图6A-图6G是根据各种实施例的用于制造图5的微电子组件的示例性工艺中各个阶段的侧面剖视图。
图6A示出了包括管芯102的组件700。管芯102在管芯102的第一面104处的导电触点116和118朝上的意义上是“倒置的”。在一些实施例中，管芯102可以是晶圆的多个管芯中的单个管芯。晶圆可以由构成管芯衬底108的并且可以在其上形成电路110的半导体材料构成。
图6B示出了在管芯102的第一面上形成包括互连结构172的第一绝缘层170之后的组件702。互连结构172可以采用本文公开的实施例中的任一实施例的形式，并且可以使用任何适合的技术来形成。第一绝缘层170可以采用本文公开的实施例中的任一实施例的形式，并且可以使用任何适合的技术来形成。
图6C示出了在将管芯130-2、130-3和130-4耦接到管芯102之后的组件704。特别是对于组件704，在管芯130-4的第一面132-4处的导电触点136-4可以(例如，经由互连件141-4)耦接到第一绝缘层170的相应的互连结构172。管芯130-2的第一面132-2处的导电触点136-2可以(例如，经由互连件141-2)耦接到第一绝缘层170的相应的互连结构172。管芯130-3的第一面132-3处的导电触点136-3可以(例如，经由DTD互连件141-3)耦接到第一绝缘层170的相应的互连结构172。本文讨论的任何适合的技术可以用于形成组件704的互连件141，诸如金属到金属附接技术、焊接技术或各向异性导电材料技术。可以使用任何适合的技术将底部填充材料150施加在管芯130-2/130-3/130-4中的各个管芯与第一绝缘层170之间。
图6D示出了在从管芯130中的各个管芯中移除管芯衬底139之后的组件706。可以使用任何适合的技术来移除如本文所公开的管芯衬底。取决于管芯和制造设备的尺寸，薄管芯130可以直接放置在衬底上，而无需载体管芯/衬底。
图6E示出了在形成第二绝缘层178之后的组件708，所述第二绝缘层178包括在第一绝缘层170上方和在双面管芯130上方的互连结构172。第二绝缘层178可以采用本文公开的实施例中的任一实施例的形式，并且可以使用任何适合的技术形成。例如，在一些实施例中，可以通过在绝缘材料上层压或旋转而将互连结构172封装在绝缘材料中，并且可以在绝缘材料上执行可选的平坦化工艺(例如，如果需要将第二绝缘层的高度减少到等于期望的厚度188)。
图6F示出了在形成重分布层112之后的组件710，所述重分布层112包括互连结构114和在互连结构172上的导电触点120。可以使用任何适合的技术来形成如本文所讨论的重分布层112。
图6G示出了在“翻转”图6F的组件710并使用第一级互连件142将组件耦接到封装衬底160之后的组件712。第一级互连件可以采用本文公开的任何形式(例如，焊料互连件或各向异性导电材料互连件)，并且可以使用任何适合的技术来形成第一级互连件(例如，质量回流工艺或热压键合工艺)。组件712可以采取图5的微电子组件100的形式。
除了将不同厚度的双面管芯集成到微电子组件中之外，双面管芯130可以在绝缘材料的不同平面或厚度上集成到组件中。图7是与图1和图5共享多个元件的、但还包括在第一绝缘层170与第二绝缘层178之间的第三绝缘层179以及电互连到管芯102的双面管芯130-5的微电子组件100的侧面剖视图。在各种实施例中，互连结构172可以包括在第三绝缘层179中，以提供如本文所讨论的电互连(例如，以经由互连件141-5电互连管芯102的第一面104处的导电触点118-5集合和双侧管芯130-5的第一表面132-处的导电触点136-5集合)。第三绝缘层179可以具有范围可能从1微米到40微米之间的厚度190。因此，对于图7的实施例而言，管芯130可以在两个不同的平面上电耦接至管芯102和/或彼此。可以使用任何适合的技术来制造图7的微电子组件100，其中，可以在其中形成另一个绝缘层(例如，第三绝缘层179)以及垂直和/或横向互连结构172的任一组合以提供如本文所讨论的电互连。
本文公开的微电子组件100可以用于任何适合的应用。例如，在一些实施例中，微电子组件100可以用于为现场可编程门阵列(FPGA)收发器和III-V放大器提供超高密度和高带宽互连件。这种应用可能特别适用于军事电子、5G无线通信、WiGig通信和/或毫米波通信。
更一般地，本文公开的微电子组件100可以允许将不同种类的功能电路的“块”(有时称为知识产权块“IP块”)分配到管芯102/130中的不同管芯中，而不是按照某些常规方法使所有电路包括在单个大型管芯中。在一些这种常规方法中，单个大管芯将包括所有这些不同的电路以实现电路之间的高带宽、低损耗通信，并且可以选择性地禁用这些电路中的一些或全部以调整大型管芯的能力。然而，因为微电子组件100的DTD互连件140可以允许在管芯130和管芯102中的不同管芯之间进行高带宽、低损耗的通信，所以可以将不同的电路分配到管芯102/130中的不同管芯中，从而通过允许容易地交换不同的管芯102/130(例如，使用不同的制造技术形成的管芯102/130)以实现不同的功能，来降低制造的总成本、提高产量并增加设计灵活性。
在另一个示例中，微电子组件100中的管芯102可以是处理器件(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)，并且管芯130-1可以包括高带宽存储器、收发器电路和/或输入/输出电路(例如，双数据速率传输电路、外围组件互连快速电路等)。在另一个示例中，微电子组件100中的管芯102可以是高速缓冲存储器(例如，第三级高速缓冲存储器)，并且一个或多个管芯130可以是共享管芯102的高速缓冲存储器的处理器件(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)。
本文公开的微电子组件100可以被包括在任何适合的电子组件中。图8-图12示出了可以包括本文中公开的微电子组件100中的任一微电子组件或被包括在其中的装置的各种示例。
图8是可以包括在本文公开的微电子组件100中的任一微电子组件(例如，作为管芯102/130中的任何适合的管芯)中的晶圆1000和管芯1002的俯视图。晶圆1000可以由半导体材料组成，并且可以包括一个或多个管芯1002，其具有形成在晶圆1000的表面上的IC结构。管芯1002中的每一个都可以是包括任何适合的IC的半导体产品的重复单元。在完成半导体产品的制造之后，晶圆1000可以经历单片化工艺，其中管芯1002彼此分离以提供半导体产品的离散“芯片”。管芯1002可以是本文公开的管芯102/130中的任一管芯。管芯1002可以包括一个或多个晶体管(例如，下面讨论的图9的晶体管1140中的一些)，并且支持用于将电信号路由到晶体管、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其它IC部件的电路。在一些实施例中，晶圆1000或管芯1002可以包括存储器器件(例如，RAM器件，诸如SRAM器件、磁性RAM(MRAM)器件、电阻式RAM(RRAM)器件、导电桥接RAM(CBRAM)器件等)、逻辑器件(例如，AND、OR、NAND、或NOR门)、或任何其它适合的电路元件。这些器件中的多个可以组合在单个管芯1002上。例如，由多个存储器器件形成的存储器阵列可以与处理器件(例如，图12的处理器件1402)、或被配置为将信息存储在存储器器件中或执行存储在存储器阵列中的指令的其它逻辑单元形成在同一管芯1002上。可以使用管芯到晶圆的组装技术来制造本文公开的微电子组件100中的各种微电子组件，其中，将一些管芯130附接到包括管芯130中的其它管芯的晶圆1000，并且随后分割晶圆1000。
图9是示例性IC器件1100的剖面侧视图，所述器件可以包括在本文公开的微电子组件100中的任一微电子组件中(例如，在管芯102/130中的任一管芯中)。IC器件1100中的一个或多个可以被包括在一个或多个管芯1002(图8)中。IC器件1100可以形成在管芯衬底1102(例如，图8的晶圆1000)上，并且可以被包括在管芯(例如，图8的管芯1002)中。管芯衬底1102可以是由包括例如n型或p型材料系统(或两者的组合)的半导体材料系统构成的半导体衬底。管芯衬底1102可以包括例如使用如本文所讨论的体硅或SOI衬底等形成的晶体衬底。在一些实施例中，可以使用可以与硅结合或不结合的替代材料形成管芯衬底1102，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其它材料也可以用于形成管芯衬底1102。尽管本文描述了可以形成管芯衬底1102的材料的一些示例，但是可以使用可以用作IC器件1100的基础的任何材料。管芯衬底1102可以是单个管芯(例如，图9的管芯1002)或晶圆(例如，图8的晶片1000)的一部分。
IC器件1100可以包括设置在衬底1102上的一个或多个器件层1104。器件层1104可以包括在管芯衬底1102和/或器件制造商可能希望的任何其它有源和/或无源电路上形成的一个或多个晶体管1140(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层1104可以包括例如一个或多个源极和/或漏极(S/D)区域1120、用于控制S/D区域1120之间的在晶体管1140中的电流流动的栅极1122、以及用于将电信号路由到S/D区域1120/从S/D区域1120路由电信号的一个或多个S/D触点1124。晶体管1140可以包括为了清楚而未描绘的附加特征，诸如器件隔离区域、栅极触点等。晶体管1140不限于图10中描绘的类型和配置，并且可以包括多种其它类型和配置，诸如平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管之类的FinFET晶体管，以及诸如纳米带和纳米线晶体管的环绕式或全向栅极晶体管(all-round gate transistor)。
每一个晶体管1140都可以包括由至少两层形成的栅极1122、栅极电介质和栅电极。栅极电介质可以包括一层或层的堆叠。一层或多层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、硅氧化铪、氧化镧、铝氧化镧、氧化锆、硅氧化锆、氧化钽、氧化钛、钡钛酸锶氧化物、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钪钽铅和锌铌酸铅。在一些实施例中，当使用高k材料时，可以在栅极电介质上执行退火工艺以改善其质量。
栅电极可以形成在栅电介质上并且可以包括至少一种p型功函数金属或n型功函数金属，这取决于晶体管1140是p型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管。在一些实现方式中，栅电极可以由两个或多个金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其它目的包括其它金属层，诸如阻挡层。对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及以下参考NMOS晶体管讨论的任何金属(例如，用于功函数调整)。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽以及碳化铝)，以及以上参考PMOS晶体管讨论的任何金属(例如，用于功函数调整)。
在一些实施例中，当作为沿着源极-沟道-漏极方向的晶体管1140的横截面观察时，栅电极可以由U形结构构成，U形结构包括基本平行于管芯衬底的表面的底表面以及基本上垂直于管芯衬底的顶表面的两个侧壁部分。在其它实施例中，形成栅电极的金属层中的至少一个可以简单地是基本上平行于管芯衬底的顶表面并且不包括基本上垂直于管芯衬底的顶表面的侧壁部分的平面层。在其它实施例中，栅电极可以由U形结构和平面的、非U形结构的组合组成。例如，栅电极可以由形成在一个或多个平面、非U形层之上的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上以将栅极堆叠体括在一起(bracket)。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、以及氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺在本领域中是众所周知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区域1120可以形成在与每一个晶体管1140的栅极1122相邻的管芯衬底1102内。S/D区域1120可以例如使用注入/扩散工艺或蚀刻/沉积工艺形成。在先前工艺中，可以将诸如硼、铝、锑、磷或砷之类的掺杂物离子注入到管芯衬底1102中以形成S/D区域1120。激活了掺杂物并使它们进一步扩散更远进入管芯衬底1102中的退火工艺可以在离子注入工艺之后进行。在后来的工艺中，可以首先蚀刻管芯衬底1102，以在S/D区域1120的位置处形成凹槽。然后，可以执行外延沉积工艺，以便利用用于制造S/D区域1120的材料填充凹槽。在一些实现方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造S/D区域1120。在一些实施例中，外延沉积的硅合金可以原位掺杂有诸如硼、砷或磷的掺杂物。在一些实施例中，可以使用诸如锗或III-V族材料或合金之类的一种或多种替代半导体材料来形成S/D区域1120。在另外的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区域1120。
电信号(诸如功率和/或输入/输出(I/O)信号)可以通过设置在器件层1104(在图9中被示为互连层1106、1108和1110)上的一个或多个互连层被路由去往和/或来自器件层1104的器件(例如，晶体管1140)。例如，器件层1104的导电特征(例如，栅极1122和S/D触点1124)可以与互连层1106-1110的互连结构1128电耦接。一个或多个互连层1106-1110可以形成IC器件1100的金属化堆叠体(也称为“ILD堆叠体”)1119。
互连结构1128可以被布置在互连层1106-1110内以根据各种设计来路由电信号。具体地，布置不限于图9中描绘的互连结构1128的特定配置。尽管在图9中描绘了特定数量的互连层1106-1110，但是本公开内容的实施例包括具有比所描绘的更多或更少的互连层的IC器件。
在一些实施例中，互连结构1128可以包括填充有诸如金属之类的导电材料的线路1128a和/或过孔1128b。线路1128a可以被布置成在与其上形成器件层1104的管芯衬底1102的表面基本平行的平面的方向上路由电信号。例如，线路1128a可以从图9的角度在页面内和页面外的方向上路由电信号。过孔1128b可以被布置为在基本上垂直于在其上形成器件层1104的管芯衬底1102的表面的平面的方向上路由电信号。在一些实施例中，过孔1128b可以将不同的互连层1106-1110的线路1128a电耦接在一起。
如图9所示，互连层1106-1110可以包括设置在互连结构1128之间的电介质材料1126。在一些实施例中，设置在互连层1106-1110中的不同层中的互连结构1128之间的电介质材料1126可以具有不同的组成；在其它实施例中，不同互连层1106-1110之间的电介质材料1126的组成可以相同。
第一互连层1106(称为金属1或“Ml”)可以直接形成在器件层1104上。如图所示，在一些实施例中，第一互连层1106可以包括线路1128a和/或过孔1128b。第一互连层1106的线路1128a可以与器件层1104的触点(例如，S/D触点1124)耦接。
第二互连层1108(称为金属2或“M2”)可以直接形成在第一互连层1106上。在一些实施例中，第二互连层1108可以包括过孔1128b，以将第二互连层1108的线路1128a与第一互连层1106的线路1128a耦接。尽管为了清楚起见，线路1128a和过孔1128b在每一个互连层内(例如，在第二互连层1108内)用线路在结构上描绘出，但是在一些实施例中，线路1128a和过孔1128b可以在结构上和/或材料上连续(例如，在双镶嵌工艺期间同时填充)。
可以根据结合第二互连层1108或第一互连层1106描述的类似技术和配置，在第二互连层1108上连续形成第三互连层1110(称为金属3或“M3”)(以及所需的附加互连层)。在一些实施例中，在IC器件1100中的金属化堆叠体1119中“向上较高”(即，距离器件层1104较远)的互连层可以较厚。
IC器件1100可以包括阻焊材料1134(例如，聚酰亚胺或类似材料)和在互连层1106-1110上形成的一个或多个导电触点1136。在图9中，导电触点1136被示为采用焊盘的形式。导电触点1136可以与互连结构1128电耦接并且被配置为将(多个)晶体管1140的电信号路由到其它外部器件。例如，可以在一个或多个导电触点1136上形成焊料键合，以将包括IC器件1100的芯片与另一个部件(例如，电路板)机械和/或电耦接。IC器件1100可以包括附加的或替代的结构，以路由来自互连层1106-1110的电信号；例如，导电触点1136可以包括将电信号路由到外部部件的其它类似特征(例如，柱状物)。在适当时，导电触点1136可以用作导电触点116、118、136或138。
在其中IC器件1100是双面管芯(例如，类似管芯130-1)的一些实施例中，IC器件1100可以包括在(多个)器件层1104的相对侧上的另一个金属化堆叠体(未示出)。该金属化堆叠体可以包括如以上参考互连层1106-1110所讨论的多个互连层，以在(多个)器件层1104与在IC器件1100与导电触点1136相对的一侧上的附加导电触点(未示出)之间提供导电路径(例如，包括导电线路和过孔)。在其中IC器件1100是双面管芯的其它实施例中，IC器件1100可以包括通过管芯衬底1102的一个或多个TSV；这些TSV可以与(多个)器件层1104接触，并且可以在(多个)器件层1104与在IC器件1100与导电触点1136相对的一侧上的附加导电触点(未示出)之间提供导电路径。这些附加导电触点可以适当地用作针对本文讨论的双面管芯中的任一个的导电触点。双面IC器件的一种示例性类型的示例性细节在图10中进一步详细讨论。
图10是双面IC器件1200的一种示例性类型的侧面剖视图，所述双面IC器件1200可以包括在本文公开的微电子组件100中的任一个中(例如，在管芯102/130中的任一个中)。双面IC器件1200中的一个或多个可以包括在一个或多个管芯1002中(图8)。双面IC器件1200可以由半导体材料系统构成，半导体材料系统包括例如n型或p型材料系统(或两者的组合)。在一些实施例中，IC器件可以由可以与硅结合或不结合的替代材料构成，包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV的其它材料也可以用于形成双面IC器件1200。
双面IC器件1200可以包括一个或多个器件层1204。器件层1204可以包括一个或多个晶体管(例如，如图9中所讨论的)和/或作为器件制造商可能需要的任何其它有源和/或无源电路的特征。
诸如功率和/或输入/输出(I/O)信号之类的电信号可以通过设置在器件层1204的相对侧上的一个或多个互连层(在图10中示为在器件层的第一侧1201上的第一互连层1206、1208和1210以及器件层1204的相对第二侧1202上的第二互连层1256、1258和1260)被路由去往和/或来自器件层1204的器件。例如，器件层1204的导电特征可以与第一互连层1206-1210的第一互连结构1228和/或与第二互连层1256-1260的第二互连结构1278电耦接。一个或多个第一互连层1206-1210可以形成第一金属化堆叠体(例如，ILD堆叠体)1219，并且一个或多个第二互连层1256-1260可以形成双面IC器件1200的第二金属化堆叠体1269。
第一互连结构1228可以被布置在第一互连层1206-1210内，并且第二互连结构1278可以被布置在第二互连层1256-1260内以根据各种设计(具体地，布置不限于图10中描绘的第一互连结构1228和第二互连结构1278的特定配置)来路由电信号。尽管在图10中描绘了特定数量的第一互连层1206-1210和特定数量的第二互连层1256-1260，但是本公开内容的实施例包括具有比描绘的更多或更少的第一和/或第二互连层的IC器件。此外，在器件层1204的相对侧上的特定数量的第一互连层和第二互连层可以彼此相同或不同。
在一些实施例中，第一互连结构1228和/或第二互连结构1278可以包括如本文所讨论的填充有诸如金属之类的导电材料的线路和/或过孔。如图10所示，第一互连层1206-1210可以包括设置在第一互连结构1228之间的第一电介质材料1226。在一些实施例中，设置在第一互连层1206-1210中的不同第一互连层中的第一互连结构1228之间的第一电介质材料1226可以具有不同的组成；在其它实施例中，不同的第一互连层1206-1210之间的第一电介质材料1226的组成可以相同。如图10所示，第二互连层1256-1260可以包括设置在第二互连结构1278之间的第二电介质材料1276。在一些实施例中，设置在第二互连层1256-1260中的不同第二互连层中的第二互连结构1278之间的第二电介质材料1276可以具有不同的组成；在其它实施例中，不同的第二互连层1256-1260之间的第二电介质材料1276的组成可以相同。在一些实施例中，第一介材料1226和第二电介质材料1276的组成可以不同；在其它实施例中，第一电介质材料1226和第二电介质材料1276的组成可以相同。可以使用本文讨论的任何技术来形成第一互连层1206-1210和第二互连层1256-1260(例如，由M1-M3层等组成)。
双面IC器件1200可以包括第一阻焊材料1234(例如，聚酰亚胺或类似材料)和形成在第一互连层1206-1210上的一个或多个第一导电触点1236。双面IC器件1200可以包括第二阻焊材料1284(例如，聚酰亚胺或类似材料)和形成在第二互连层1256-1260上的一个或多个第二导电触点1286。在一些实施例中，第一阻焊材料1234和第二阻焊材料1284的组成可以相同；在其它实施例中，第一阻焊材料1234和第二阻焊材料1284的组成可以不同。
在图10中，第一导电触点1236和第二导电触点1286被示为采用焊盘的形式。第一导电触点1236可以与第一互连结构1228电耦接，并且第二导电触点1286可以与第二互连结构1278电耦接。双面IC器件1200可以包括附加的或替代的结构以对来自第一互连层1206-1210和/或第二互连层1256-1260的电信号进行路由；例如，第一导电触点1236和/或第二导电触点1286可以包括将电信号路由到外部部件的其它类似特征(例如，柱状物)。在适当时，导电触点1236和/或1286可以用作导电触点136或138。
图11是可以包括本文公开的微电子组件100中的任一微电子组件的IC器件组件1300的侧面剖视图。在一些实施例中，IC器件组件1300可以是微电子组件100。IC器件组件1300包括设置在电路板1302(可以是例如母板)上的多个部件。IC器件组件1300包括设置在电路板1302的第一面1340和电路板1302的相对的第二面1342上的部件；通常，可以将部件设置在一个面或两个面1340和1342上。下面参考IC器件组件1300讨论的IC封装件中的任何一个都可以采用本文公开的微电子组件100的实施例的任何适当实施例的形式。
在一些实施例中，电路板1302可以是包括多个金属层的PCB，多个金属层通过电介质材料层彼此分开并且通过导电过孔互连。可以以期望的电路图案形成金属层中的任何一个或多个，以在耦接到电路板1302的部件之间路由电信号(可选地与其它金属层结合)。在其它实施例中，电路板1302可以是非PCB衬底。
图11中所示的IC器件组件1300包括通过耦接部件1316来耦接到电路板1302的第一面1340的中介层上封装结构1336。耦接部件1316可以将中介层上封装结构1336电气地并机械地耦接到电路板1302，并且可以包括焊料球(如图11所示)、插座的公部分和母部分、粘合剂、底部填充材料和/或任何其它适合的电气和/或机械耦接结构。
中介层上封装结构1336可以包括通过耦接部件1318耦接到中介层1304的IC封装件1320。耦接部件1318可以采用用于应用的任何适合形式，诸如以上参考耦接部件1316所讨论的形式。尽管在图11中示出了单个IC封装件1320，但是可以将多个IC封装件耦接至中介层1304；实际上，可以将附加的中介层耦接到中介层1304。中介层1304可以提供用于桥接电路板1302和IC封装件1320的分隔衬底。IC封装件1320可以是或包括例如管芯(图8的管芯1002)、IC器件(例如，图9的IC器件1100或图10的双面IC器件1200)或任何其它适合的部件。通常，中介层1304可以将到更宽的间距的连接进行扩散，或者将到不同的连接的连接进行重新布线。例如，中介层1304可以将IC封装件1320(例如，管芯)耦接到耦接部件1316的球栅阵列(BGA)导电触点的集合，以耦接到电路板1302。在图11所示的示例中，将IC封装件1320和电路板1302附接到中介层1304的相对侧；在其它实施例中，可以将IC封装件1320和电路板1302附接到中介层1304的同一侧。在一些实施例中，可以通过中介层1304的方式互连三个或更多部件。
在一些实施例中，中介层1304可以形成为PCB，包括通过电介质材料层彼此分离并且通过导电过孔互连的多个金属层。在一些实施例中，中介层1304可以由环氧树脂、玻璃纤维增强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，中介层1304可以由替代的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，诸如硅、锗以及其它III-V族和IV族材料。中介层1304可以包括金属互连件1308和过孔1310，包括但不限于TSV1306。中介层1304可以进一步包括嵌入式器件1314，包括无源器件和有源器件两者。这种器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器件。诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件之类的更复杂的器件也可以形成在中介层1304上。中介层上封装结构1336可以采用本领域已知的中介层上封装结构中的任一种形式。
IC器件组件1300可以包括通过耦接部件1322来耦接到电路板1302的第一面1340的IC封装件1324。耦接部件1322可以采取以上参考耦接部件1316所讨论的实施例中的任一实施例的形式，并且IC封装件1324可以采用以上参考IC封装件1320所讨论的实施例中的任一实施例的形式。
图11所示的IC器件组件1300包括通过耦接部件1328来耦接到电路板1302的第二面1342的封装体叠层结构1334。封装体叠层结构1334可以包括通过耦接部件1330来耦接在一起的IC封装件1326和IC封装件1332，使得IC封装件1326设置在电路板1302与IC封装件1332之间。耦接部件1328和1330可以采用上述耦接部件1316的实施例中的任一实施例的形式，并且IC封装件1326和1332可以采用上述IC封装件1320的实施例中的任一实施例的形式。可以根据本领域中已知的封装体叠层结构中的任一封装体叠层结构来配置封装体叠层结构1334。
图12是可以包括本文公开的微电子组件100中的一个或多个的示例性电气器件1400的框图。例如，电气器件1400的部件中的任何适合的部件都可以包括本文公开的IC器件组件1300、IC器件1100、双面IC器件1200或管芯1002中的一个或多个，并且可以布置在本文公开的微电子组件100的任一微电子组件中。图12中示出了包括在电气器件1400中许多部件，但是这些部件中的任何一个或多个可以被省略或复制，以适于该应用。在一些实施例中，电气器件1400中包括的一些或全部部件可以被附接到一个或多个母板。在一些实施例中，这些部件中的一些或全部部件被制造在单个片上系统(SoC)管芯上。
另外，在各种实施例中，电气器件1400可以不包括图12所示的部件中的一个或多个，但是电气器件1400可以包括用于耦接到一个或多个部件的接口电路。例如，电气器件1400可以不包括显示器件1406，但是可以包括可以将显示器件1406耦接到的显示器件接口电路(例如，连接器和驱动器电路)。在另一个示例集合中，电气器件1400可以不包括音频输入器件1424或音频输出器件1408，但是可以包括音频输入器件1424或音频输出器件1408可以被耦接至的音频输入或输出器件接口电路(例如，连接器和支持电路)。
电气器件1400可以包括处理器件1402(例如，一个或多个处理器件)。如本文所使用的，术语“处理器件”或“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。处理器件1402可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其它适合的处理器件。电气器件1400可以包括存储器1404，其本身可以包括一个或多个存储器器件，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动。在一些实施例中，存储器1404可以包括与处理器件1402共享管芯的存储器。该存储器可以被用作高速缓冲存储器，并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋传递扭矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气器件1400可以包括通信芯片1412(例如，一个或多个通信芯片)。例如，通信芯片1412可以被配置用于管理向电气器件1400传输数据以及从电气器件1400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固体介质的调制电磁辐射来通信数据的电路、器件、系统、方法、技术、通信信道等。术语并不意味着相关联的器件不包含任何电线，尽管在一些实施例中它们可能没有。
通信芯片1412可以实现多个无线标准或协议中的任何一种，包括但不限于包括Wi-Fi(IEEE 802.11系列)的电气和电子工程师协会(IEEE)标准、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)、第三代合作伙伴计划(3GPP)长期演进(LTE)、5G、5G新无线电、以及任何修正案、更新和/或修订(例如，改进的LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常称为WiMAX网络(该缩写词代表“全球微波接入互操作性”)，它是通过针对IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1412可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进型HSPA(E-HSPA)或LTE网络进行操作。通信芯片1412可以根据用于GSM演进的增强型数据(EDGE)、GSM EDGE无线接入网(GERAN)、通用陆地无线接入网(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片1412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生类、以及被指定为3G，4G，5G及更高版本的任何其它无线协议进行操作。在其它实施例中，通信芯片1412可以根据其它无线协议进行操作。电气器件1400可以包括天线1422，以促进无线通信和/或接收其它无线通信(诸如AM或FM无线电传输)。
在一些实施例中，通信芯片1412可以管理有线通信，诸如电、光或任何其它适合的通信协议(例如，以太网)。如上所述，通信芯片1412可以包括多个通信芯片。例如，第一通信芯片1412可以专用于诸如Wi-Fi或蓝牙之类的短距离无线通信，并且第二通信芯片1412可以专用于长距离无线通信，诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它。在一些实施例中，第一通信芯片1412可以专用于无线通信，并且第二通信芯片1412可以专用于有线通信。
电气器件1400可以包括电池/电源电路1414。电池/电源电路1414可以包括一个或多个能量储存器器件(例如，电池或电容器)和/或用于将电气器件1400的部件耦接到独立于电气器件1400的能量源(例如，AC线电源)的电路。
电气器件1400可以包括显示器件1406(或相应的接口电路，如上所述)。显示器件1406可以包括任何视觉指示器，诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器、或平板显示器。
电气器件1400可以包括音频输出器件1408(或如上所述的相应的接口电路)。音频输出器件1408可以包括产生可听指示器的任何器件，诸如扬声器、耳机或耳塞。
电气器件1400可以包括音频输入器件1424(或如上所述的相应的接口电路)。音频输入器件1424可以包括生成表示声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气器件1400可以包括GPS器件1418(或如上所述的相应的接口电路)。如本领域中已知的，GPS器件1418可以与基于卫星的系统通信并且可以接收电气器件1400的位置。
电气器件1400可以包括另一个输出器件1410(或如上所述的相应的接口电路)。其它输出器件1410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其它器件提供信息的有线或无线发射机、或者另外的储存器器件。
电气器件1400可以包括其它输入设备1420(或如上所述的相应的接口电路)。其它输入器件1420的示例可以包括加速度计、陀螺仪、指南针、图像捕获器件、键盘、光标控制器件(诸如鼠标、手写笔、触摸板)、条形码读取器、快速响应(QR)代码读取器、任何传感器、或射频识别(RFID)阅读器。
电气器件1400可以具有任何期望的形状因数，诸如手持式或移动电气器件(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超便携式个人计算机等)、台式电子设备、服务器或其它联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴电子设备。在一些实施例中，电气器件1400可以是处理数据的任何其它电子设备。
以下段落提供了本文公开的实施例的各种示例。
示例1是一种微电子组件，其包含包括第一面和第二面的第一管芯；以及包括第一面和第二面的第二管芯，其中，第二管芯还包括在第一面处的多个第一导电触点和在第二面处的多个第二导电触点，并且第二管芯在微电子组件的第一级互连触点与第一管芯之间。
示例2可以包括示例1的主题，并且可以进一步指定第一管芯还包括：与微电子组件的第一级互连触点互连的在第一管芯的第一面处的多个第一导电触点；以及与第二管芯互连的在第一管芯的第一面处的多个第二导电触点。
示例3可以包括示例2的主题，并且可以进一步指定在第一管芯的第一面处的多个第二导电触点的集合具有相同的间距并且被互连到第二管芯。
示例4可以包括示例2的主题，并且可以进一步指定在第一管芯的第一面处的多个第二导电触点的第一集合具有第一间距，第一管芯的多个第二导电触点的第二集合具有第二间距，第一集合和第二集合被互连到第二管芯，并且第一间距和第二间距不同。
示例5可以包括示例1的主题，并且可以进一步指定微电子组件还包括重分布层(RDL)，其中，RDL包括一个或多个互连结构，并且第二管芯在第一管芯与RDL的至少一部分之间。
示例6可以包括示例5的主题，并且可以进一步指定RDL具有在15微米到100微米之间的厚度。
示例7可以包括示例5的主题，并且可以进一步指定以下各项中的至少一项：RDL的一个互连结构包括第一管芯的至少一个第一导电触点与微电子组件的至少一个第一级互连触点之间的导电路径；RDL的一个互连结构包括在第二管芯的至少一个第二导电触点与微电子组件的至少一个第一级互连触点之间的导电路径；RDL的一个互连结构包括在第一管芯的至少一个第一导电触点与第二管芯的至少一个第二导电触点之间的导电路径；以及RDL的一个互连结构包括在第二管芯的至少两个第二导电触点之间的导电路径。
示例8可以包括示例1的主题，并且可以进一步指定第二管芯包括管芯衬底、金属化堆叠体以及在管芯衬底与金属化堆叠体之间的器件层，并且其中，管芯衬底在封装衬底与器件层之间。
示例9可以包括示例1的主题，并且可以进一步指定第二管芯包括管芯衬底、金属化堆叠体以及在管芯衬底与金属化堆叠体之间的器件层，并且其中，器件层在封装衬底与管芯衬底之间。
示例10可以包括示例1的主题，并且可以进一步指定第二管芯包括第一金属化堆叠体、第二金属化堆叠体、以及在第一金属化堆叠体与第二金属化堆叠体之间的器件层。
示例11可以包括示例1-10中任一个的主题，并且可以进一步指定第二管芯是多个第二管芯中的单个第二管芯。
示例12可以包括示例11的主题，并且可以进一步指定至少一个第二管芯具有第一厚度，并且至少另一个第二管芯具有不同于所述至少一个第二管芯的第一厚度的第二厚度。
示例13可以包括示例11-12中的任一个的主题，并且可以进一步包括在多个第二管芯与第一管芯之间的绝缘层。
示例14可以包括示例13的主题，并且可以进一步指定绝缘层具有在1微米到40微米之间的厚度。
示例15可以包括示例13-14中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯经由绝缘层的互连结构进行互连。
示例16可以包括示例13-15中的任一个的主题，并且可以进一步指定绝缘层是第一绝缘层，并且微电子组件还包括在多个第二管芯的第二面与微电子组件的第一级互连触点之间的第二绝缘层。
示例17可以包括示例13的主题，并且可以进一步指定绝缘层是第一绝缘层，并且微电子组件还包括在多个第二管芯中的至少一个第二管芯与第一绝缘层之间的第二绝缘层。
示例18可以包括示例17的主题，并且可以进一步包括在多个第二管芯的第二面与微电子组件的第一级互连触点之间的第三绝缘层。
示例19可以包括示例18的主题，并且可以进一步指定第一绝缘层、第二绝缘层和第三绝缘层具有不同的厚度。
示例20可以包括示例17-19中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯经由第二绝缘层的互连结构进行互连。
示例21可以包括示例17-20中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯经由第三绝缘层的互连结构进行互连。
示例22是一种计算器件，其包括：复合管芯，所述复合管芯包括：第一管芯；以及第二管芯，所述第二管芯在复合管芯的第一级互连触点与第一管芯之间互连到第一管芯，其中，第二管芯还包括在第一面和第二面处的导电触点。
示例23可以包括示例22的主题，并且可以进一步指定第二管芯是多个第二管芯中的单个第二管芯。
示例24可以包括示例23的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯具有到第一管芯的不同的互连覆盖区。
示例25可以包括示例23-24中的任一个的主题，并且可以进一步指定多个第二管芯中的至少一个第二管芯具有以第一间距以及与第一间距不同第二间距的到第一管芯的第一互连覆盖区。
示例26可以包括示例23-25中的任一个的主题，并且可以进一步指定以下各项中的至少一项：多个第二管芯中的至少一个第二管芯具有与第一管芯的焊料互连；多个第二管芯中的至少一个第二管芯具有与第一管芯的非焊料互连；多个第二管芯中的至少一个第二管芯在具有第一厚度的第一层上具有与所述第一管芯的互连；以及多个第二管芯中的至少一个第二管芯在具有第一厚度的第一层上具有与所述第一管芯的互连，并且所述多个第二管芯中的至少一个第二管芯在具有第二厚度的第二层上具有与第一管芯的互连，其中，所述第一层和所述第二层包括一种或多种电介质材料。
示例27可以包括示例23-26的主题，并且可以进一步指定多个第二管芯中的至少一个第二管芯具有在10微米到30微米之间的厚度。
示例28可以包括示例23-27中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯是不同类型的器件。
示例29可以包括示例23-28中的任一个的主题，并且可以进一步指定多个第二管芯中的各个第二管芯具有比第一管芯的X-Y面积要小的X-Y面积。
示例30可以包括示例23-29中的任一个的主题，并且可以进一步包括在多个第二管芯与第一管芯之间的绝缘层。
示例31可以包括示例30的主题，并且可以进一步指定绝缘层具有在1微米到40微米之间的厚度。
示例32可以包括示例30-31中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯经由绝缘层的互连结构进行互连。
示例33可以包括示例30-32中的任一个的主题，并且可以进一步指定绝缘层是第一绝缘层，并且微电子组件还包括在多个第二管芯的第二面与微电子组件的第一级互连触点之间的第二绝缘层。
示例34可以包括示例30的主题，并且可以进一步指定绝缘层是第一绝缘层，并且微电子组件还包括在多个第二管芯中的至少一个第二管芯与第一绝缘层之间的第二绝缘层。
示例35可以包括示例34的主题，并且可以进一步包括在多个第二管芯的第二面与微电子组件的第一级互连触点之间的第三绝缘层。
示例36可以包括示例35的主题，并且可以进一步指定第一绝缘层、第二绝缘层和第三绝缘层具有不同的厚度。
示例37可以包括示例34-36中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯经由第二绝缘层的互连结构进行互连。
示例38可以包括示例34-37中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯经由第三绝缘层的互连结构进行互连。
示例39可以包括示例23-38中的任一个的主题，并且可以进一步指定多个第二管芯中的至少两个第二管芯具有不同的厚度。
示例40是一种制造微电子组件的方法，其包括：将第二管芯互连到第一管芯，第一管芯包括第一面和第二面，并且第二管芯包括第一面和第二面，第二管芯还包括在第一面处的多个第一导电触点和在第二面处的多个第二导电触点；以及形成重分布层，所述重分布层包括多个导电结构，其中，第二管芯在重分布层的至少一部分与第一管芯之间。
示例41可以包括示例40的主题，并且可以进一步指定第二管芯是多个第二管芯中的一个第二管芯。
示例42可以包括示例41的主题，并且还可以包括：形成从第一管芯的第一面延伸的第一层，所述第一层包括绝缘材料和多个第一互连结构，所述多个第一互连结构在第一管芯的第一面处与多个导电触点电接触，其中，多个第二管芯经由第一层与第一管芯互连。
示例43可以包括示例42的主题，并且可以进一步指定至少一个第二管芯具有第一厚度，并且至少另一个第二管芯具有与至少一个第二管芯的第一厚度不同的第二厚度。
示例44可以包括示例42-43中的任一个的主题，并且可以进一步包括：形成从第一层和从多个第二管芯的第二面延伸的第二层，所述第二层包括另一种绝缘材料和多个其它互连结构。

Claims (25)

1.一种微电子组件，包括：
第一管芯，所述第一管芯包括第一面和第二面；以及
第二管芯，所述第二管芯包括第一面和第二面，其中，所述第二管芯还包括在所述第一面处的多个第一导电触点和在所述第二面处的多个第二导电触点，并且所述第二管芯在所述微电子组件的第一级互连触点与所述第一管芯之间。
2.根据权利要求1所述的微电子组件，其中，所述第一管芯还包括：
在所述第一管芯的所述第一面处的多个第一导电触点，其与所述微电子组件的所述第一级互连触点互连；以及
在所述第一管芯的所述第一面处的多个第二导电触点，其与所述第二管芯互连。
3.根据权利要求2所述的微电子组件，其中，在所述第一管芯的所述第一面处的所述多个第二导电触点的集合具有相同的间距并且互连到所述第二管芯。
4.根据权利要求2所述的微电子组件，其中，在所述第一管芯的所述第一面处的所述多个第二导电触点的第一集合具有第一间距，所述第一管芯的所述多个第二导电触点的第二集合具有第二间距，所述第一集合和所述第二集合互连到所述第二管芯，并且所述第一间距和所述第二间距不同。
5.根据权利要求1所述的微电子组件，其中，所述微电子组件还包括：
重分布层(RDL)，其中，所述RDL包括一个或多个互连结构，并且所述第二管芯在所述第一管芯与所述RDL的至少一部分之间。
6.根据权利要求5所述的微电子组件，其中，以下各项中的至少一项：
所述RDL的一个互连结构包括在所述第一管芯的至少一个第一导电触点与所述微电子组件的至少一个第一级互连触点之间的导电路径；
所述RDL的一个互连结构包括在所述第二管芯的至少一个第二导电触点与所述微电子组件的至少一个第一级互连触点之间的导电路径；
所述RDL的一个互连结构包括在所述第一管芯的至少一个第一导电触点与所述第二管芯的至少一个第二导电触点之间的导电路径；以及
所述RDL的一个互连结构包括在所述第二管芯的至少两个第二导电触点之间的导电路径。
7.根据权利要求1所述的微电子组件，其中，所述第二管芯包括管芯衬底、金属化堆叠体、以及在所述管芯衬底与所述金属化堆叠体之间的器件层，并且其中，所述管芯衬底在封装衬底与所述器件层之间。
8.根据权利要求1所述的微电子组件，其中，所述第二管芯包括管芯衬底、金属化堆叠体、以及在所述管芯衬底与所述金属化堆叠体之间的器件层，并且其中，所述器件层在封装衬底与所述管芯衬底之间。
9.根据权利要求1所述的微电子组件，其中，所述第二管芯包括第一金属化堆叠体、第二金属化堆叠体、以及在所述第一金属化堆叠体与所述第二金属化堆叠体之间的器件层。
10.根据权利要求1-9中任一项所述的微电子组件，其中，所述第二管芯是多个第二管芯中的单个第二管芯。
11.根据权利要求10所述的微电子组件，其中，至少一个第二管芯具有第一厚度，并且至少另一个第二管芯具有第二厚度，所述第二厚度与所述至少一个第二管芯的所述第一厚度不同。
12.根据权利要求9所述的微电子组件，还包括在所述多个第二管芯与所述第一管芯之间的绝缘层。
13.根据权利要求12所述的微电子组件，其中，所述多个第二管芯中的至少两个第二管芯经由所述绝缘层的互连结构而互连。
14.根据权利要求12所述的微电子组件，其中，所述绝缘层是第一绝缘层，并且所述微电子组件还包括在所述多个第二管芯中的至少一个第二管芯与所述第一绝缘层之间的第二绝缘层。
15.一种计算器件，包括：
复合管芯，所述复合管芯包括：
第一管芯；以及
第二管芯，所述第二管芯在所述复合管芯的第一级互连触点与所述第一管芯之间互连到所述第一管芯，其中，所述第二管芯还包括在第一面和第二面处的导电触点。
16.根据权利要求15所述的计算器件，其中，所述第二管芯是多个第二管芯中的单个第二管芯。
17.根据权利要求15所述的计算器件，其中，以下各项中的至少一项：
所述多个第二管芯中的至少一个第二管芯具有与所述第一管芯的焊料互连；
所述多个第二管芯中的至少一个第二管芯具有与所述第一管芯的非焊接互连；
所述多个第二管芯中的至少一个第二管芯在具有第一厚度的第一层上具有与所述第一管芯的互连；以及
所述多个第二管芯中的至少一个第二管芯在具有第一厚度的第一层上具有与所述第一管芯的互连，并且所述多个第二管芯中的至少一个第二管芯在具有第二厚度的第二层上具有与第一管芯的互连，其中，所述第一层和所述第二层包括一种或多种电介质材料。
18.根据权利要求15-17中任一项所述的计算器件，其中，所述多个第二管芯中的至少一个第二管芯具有10微米到30微米的厚度。
19.根据权利要求15-17中任一项所述的计算器件，其中，所述多个第二管芯中的至少两个第二管芯是不同类型的器件。
20.根据权利要求15-17中的任一项所述的计算器件，其中，所述多个第二管芯中的各个第二管芯具有小于所述第一管芯的X-Y面积的X-Y面积。
21.一种制造微电子组件的方法，包括：
将第二管芯互连到第一管芯，所述第一管芯包括第一面和第二面，并且所述第二管芯包括第一面和第二面，所述第二管芯还包括在所述第一面处的多个第一导电触点和在所述第二面处的多个第二导电触点；以及
形成重分布层，所述重分布层包括多个导电结构，其中，所述第二管芯在所述重分布层的至少一部分与所述第一管芯之间。
22.根据权利要求21所述的制造微电子组件的方法，其中，所述第二管芯是多个第二管芯中的一个第二管芯。
23.根据权利要求22所述的制造微电子组件的方法，还包括：
形成从所述第一管芯的所述第一面延伸的第一层，所述第一层包括绝缘材料和多个第一互连结构，所述多个第一互连结构在所述第一管芯的所述第一面处与多个导电触点电接触，其中，所述多个第二管芯经由所述第一层互连到所述第一管芯。
24.根据权利要求23所述的制造微电子组件的方法，其中，至少一个第二管芯具有第一厚度，并且至少另一个第二管芯具有第二厚度，所述第二厚度与所述至少一个第二管芯的所述第一厚度不同。
25.根据权利要求23-24中任一项所述的制造微电子组件的方法，还包括：
形成从所述第一层和从所述多个第二管芯的所述第二面延伸的第二层，所述第二层包括另一种绝缘材料和多个其它互连结构。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111968944A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种射频模组超薄堆叠工艺
US11272618B2 (en) 2016-04-26 2022-03-08 Analog Devices International Unlimited Company Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11749576B2 (en) 2018-03-27 2023-09-05 Analog Devices International Unlimited Company Stacked circuit package with molded base having laser drilled openings for upper package
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112017008313T5 (de) 2017-12-29 2020-09-17 Intel Corporation Mikroelektronische anordnungen
EP3633721A1 (en) * 2018-10-04 2020-04-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with face-up and face-down embedded components
US11158690B1 (en) * 2019-02-21 2021-10-26 Facebook Technologies, Llc Low cost micro OLED structure and method
EP3779391A1 (en) * 2019-08-14 2021-02-17 Sciosense B.V. Sensor arrangement and method for fabricating a sensor arrangement
KR20210020640A (ko) * 2019-08-16 2021-02-24 삼성전자주식회사 반도체 패키지
US11990448B2 (en) * 2020-09-18 2024-05-21 Intel Corporation Direct bonding in microelectronic assemblies
US20220093517A1 (en) * 2020-09-18 2022-03-24 Intel Corporation Direct bonding in microelectronic assemblies
WO2022210616A1 (ja) * 2021-03-31 2022-10-06 株式会社Flosfia 半導体装置および半導体システム
US20220399249A1 (en) * 2021-06-14 2022-12-15 Intel Corporation Liquid cooled interposer for integrated circuit stack

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870652B1 (ko) * 2007-07-24 2008-11-26 삼성전기주식회사 반도체 패키지 및 그 제조방법
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US9673131B2 (en) * 2013-04-09 2017-06-06 Intel Corporation Integrated circuit package assemblies including a glass solder mask layer
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9881904B2 (en) * 2014-11-05 2018-01-30 Massachusetts Institute Of Technology Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
US9583472B2 (en) * 2015-03-03 2017-02-28 Apple Inc. Fan out system in package and method for forming the same
US9831148B2 (en) * 2016-03-11 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package including voltage regulators and methods forming same
US10062727B2 (en) * 2016-09-09 2018-08-28 Microsoft Technology Licensing, Llc Strain relieving die for curved image sensors
DE112017008313T5 (de) 2017-12-29 2020-09-17 Intel Corporation Mikroelektronische anordnungen

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11272618B2 (en) 2016-04-26 2022-03-08 Analog Devices International Unlimited Company Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits
US11749576B2 (en) 2018-03-27 2023-09-05 Analog Devices International Unlimited Company Stacked circuit package with molded base having laser drilled openings for upper package
US11410977B2 (en) 2018-11-13 2022-08-09 Analog Devices International Unlimited Company Electronic module for high power applications
US11844178B2 (en) 2020-06-02 2023-12-12 Analog Devices International Unlimited Company Electronic component
CN111968944A (zh) * 2020-08-24 2020-11-20 浙江集迈科微电子有限公司 一种射频模组超薄堆叠工艺

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