CN115458502A - 具有集成薄膜电容器的微电子组件 - Google Patents

具有集成薄膜电容器的微电子组件 Download PDF

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metal layer
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K·K·达尔马韦卡尔塔
B·T·董
S·V·皮耶塔姆巴拉姆
T·索纳尔特
A·阿列克索夫
A·A·埃尔谢尔比尼
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Abstract

本文公开了微电子组件、相关设备和方法。在一些实施例中，微电子组件可以包括在第一电介质层中的管芯；以及电容器，电容器包括在第一电介质层中的第一导电柱和第二导电柱，每个柱具有第一端和相对的第二端，其中，第一导电柱和第二导电柱形成电容器的第一极板；第二电介质层，第二电介质层在管芯上并且在第一导电柱和第二导电柱的第二端上，第二电介质层至少部分地沿着第一导电柱和第二导电柱的第一厚度延伸，从第二端朝向第一端逐渐变细；以及金属层，金属层在第二电介质层上，其中，金属层至少部分地沿着第一导电柱和第二导电柱的第二厚度延伸，其中，金属层形成是电容器的第二极板。

Description

具有集成薄膜电容器的微电子组件
背景技术
集成电路(IC)封装可以包括用于管理到IC管芯的功率输送的电容器。通常，IC封装可以包括表面安装在管芯的背侧上或电路板的连接盘侧上的电容器。
附图说明
根据结合附图的以下具体实施方式，将容易理解各实施例。为了便于描述，相同的附图标记表示相同的结构元件。在附图的各图中，通过示例而非限制的方式示出了各实施例。
图1A是根据各种实施例的示例微电子组件的侧视截面图。
图1B和图1C是根据各种实施例的图1A的放大部分。
图2A-2J是根据各种实施例的用于制造示例微电子组件的示例工艺中的各个阶段的侧视截面图。
图3A是根据各种实施例的示例微电子组件的侧视截面图。
图3B和图3C是根据各种实施例的图3A的放大部分。
图4是根据各种实施例的示出图4的示例电容器的连接的俯视示意图。
图5A-5F是根据各种实施例的用于制造示例微电子组件的示例工艺中的各个阶段的侧视截面图。
图6是根据本文公开的任何实施例的可以包括在微电子组件中的晶圆和管芯的俯视图。
图7是根据本文公开的任何实施例的可以包括在微电子组件中的IC设备的截面侧视图。
图8是根据本文公开的任何实施例的可以包括微电子组件的IC设备组件的截面侧视图。
图9是根据本文公开的任何实施例的可以包括微电子组件的示例电气设备的框图。
具体实施方式
本文公开了微电子组件、相关设备和方法。例如，在一些实施例中，微电子组件可以包括管芯，管芯在第一电介质层中；以及电容器，电容器包括在第一电介质层中的第一导电柱和第二导电柱，每个柱具有第一端和相对的第二端，其中，第一导电柱和第二导电柱形成电容器的第一极板；第二电介质层，第二电介质层在管芯上并且在第一导电柱和第二导电柱的第二端上，第二电介质层至少部分地沿着第一导电柱和第二导电柱的第一厚度延伸，并且从第二端朝向第一端逐渐变细；以及金属层，金属层在第二电介质层上，其中，金属层至少部分地沿着第一导电柱和第二导电柱的第二厚度延伸，其中，金属层形成电容器的第二极板。
在多管芯IC封装中的两个或更多个管芯之间传送大量信号是具有挑战性的，这是由于这些管芯越来越小的尺寸、热约束和功率输送约束等。通常，IC封装包括可以表面安装在管芯或电路板上的预制电容器。例如，IC封装可以包括安装在管芯的背侧上的管芯侧电容器(DSC)或安装在电路板上的连接盘侧电容器(LSC)。表面安装的电容器可能由于增加的功率迹线距离而增加功率输送的等待时间，占据管芯和/或电路板上的有限表面面积，并且增加IC封装的总体z高度(例如，厚度)。一种用于并入电容器的常规解决方案是在顶部管芯中构建金属-绝缘体-金属(MIM)电容器作为IC封装的功率输送功能所必需的电压调节器电路的一部分，但许多管芯不能并入足够数量的MIM电容器以满足功率输送网络的电容要求。另一种常规的解决方案是在封装衬底中并入电容器，这导致从电容器到管芯的长的电路径。相对于常规方法，本文公开的各种实施例可以有助于以更大的设计灵活性实现改进的功率效率。本文公开的各种微电子组件可以呈现更好的功率输送，同时相对于常规方法减小封装的尺寸并且增加电容密度结构。
在以下具体实施方式中，参考形成其一部分的附图，其中相同的附图标记始终表示相同的部分，并且在附图中通过说明的方式示出了可以实践的实施例。应当理解，在不脱离本公开内容的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下具体实施方式不应被理解为限制性的。
可以以最有助于理解所要求保护的主题的方式依次将各种操作描述为多个分立的动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别地，可以不以所呈现的顺序执行这些操作。所描述的操作可以以与所描述的实施例不同的顺序来执行。在附加的实施例中，可以执行各种附加的操作，和/或可以省略所描述的操作。
对于本公开内容，短语“A和/或B”是指(A)、(B)或(A和B)。对于本公开内容，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图不一定是按比例的。尽管许多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于说明，并且使用这些技术制成的实际设备将表现出圆角、表面粗糙度和其他特征。
本说明书使用短语“在实施例中(in an embodiment)”或“在实施例中(inembodiments)”，其可以各自指代相同或不同实施例中的一个或多个。此外，如关于本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。如本文所使用的，“封装”和“IC封装”是同义的，如“管芯”和“IC管芯”一样。本文可以使用术语“顶部”和“底部”来解释附图的各种特征，但是这些术语仅仅是为了便于讨论，而不是暗示期望的或所需的取向。如本文所用，除非另外指明，术语“绝缘”是指“电绝缘”。在整个说明书中以及在权利要求书中，术语“耦接”表示直接或间接连接，例如被连接的事物之间的直接电、机械或磁连接或通过一个或多个无源或有源中间设备的间接连接。“一”和“所述”的含义包括复数引用。“在…中”的含义包括“在…中”和“在…上”。
当用于描述尺寸范围时，短语“在X与Y之间”表示包括X和Y的范围。为了方便起见，短语“图1”可以用于指图1A-1C的附图集合，短语“图2”可以用于指图2A-2J的附图集合，等等。尽管本文中可能以单数形式提及某些元件，但是这样的元件可以包括多个子元件。例如，“绝缘材料”可以包括一种或多种绝缘材料。如本文所用，“导电触点”可以指导电材料(例如，金属)的一部分，其用作不同部件之间的电接口；导电触点可以凹入部件的表面、与部件的表面齐平、或从部件的表面延伸出去，并且可以采用任何合适的形式(例如，导电焊盘或插座，或导电线或过孔的一部分)。
图1A是根据各种实施例的微电子组件100的侧视截面图。微电子组件100可以包括耦接到具有集成MIM电容器190A、190B的多层管芯子组件104的封装衬底102。电容器190A、190B可以具有第一表面170-1和第二表面170-2。
图1B和1C是根据各种实施例的图1A的放大部分。特别地，如图1B所示，电容器190A可以包括形成第一电容器极板(本文中也称为第一或底部电极)的第一导电柱192-B1和第二导电柱192-B2、在第一导电柱192-B1和第二导电柱192-B2的顶部上并且至少部分地沿着第一导电柱192-B1和第二导电柱192-B2的第一厚度延伸(例如，至少部分地围绕第一导电柱和第二导电柱)的电介质材料194(本文中也称为绝缘材料或电介质层)、以及在第二表面170-2处的电介质层194上的金属层198B。金属层198B形成第二电容器极板(本文中也称为第二或顶部电极)，并且至少部分地沿着第一导电柱192-B1和第二导电柱192-B2的第二厚度延伸。第一导电柱192-B1和第二导电柱192-B2可以包括第一端或底端(例如，在电容器190A的第一表面170-1处)和第二端或顶端(例如，在电容器190A的第二表面170-2处)。电介质材料194至少部分地沿着第一导电柱192-B1和第二导电柱192-B2的厚度(例如，z高度或z尺寸)延伸，并且从第二端朝向第一端逐渐变细，使得更靠近第一端的电介质材料的直径(例如，宽度或y尺寸)小于更靠近第二端的电介质材料的直径。如图1B所示，电容器190A中的第一导电柱192-B1和第二导电柱192-B2由电介质材料194围绕，并且可以不用于DC功率输送。
如图1C所示，电容器190B可以包括三个导电柱，第一导电柱192-C1、第二导电柱192-C2和第三导电柱192-C3。第一导电柱192-C1和第二导电柱192-C2可以至少部分地由电介质材料194围绕，并且可以形成第一电容器极板。第一导电柱192-C1和第二导电柱192-C2可以包括第一端或底端(例如，在第一表面170-1处)和第二端或顶端(例如，在第二表面170-2处)。电容器190B还可以包括电介质材料194，电介质材料194部分地覆盖第一导电柱192-C1和第二导电柱192-C2的第二端，并且至少部分地沿第一导电柱192-C1和第二导电柱192-C2的厚度(例如，z高度)延伸，其中，电介质材料194从第二端朝向第一端逐渐变细(例如，更靠近第一端的电介质材料的直径小于更靠近第二端的电介质材料的直径)。电介质材料194可以进一步延伸以覆盖第三导电柱192-C3的顶端。电容器190B还可以包括在电介质层194上并且耦接到第三导电柱192-C3以形成第二电容器极板的金属层198C。尽管图1C示出了由电介质材料围绕的两个导电柱192，但是任何数量的导电柱可以由电介质材料围绕(例如，一个或多于一个的导电柱可以形成第一电容器极板)。如图1C所示，电容器190B中的第一导电柱192-C1和第二导电柱192-C2由电介质材料194部分地围绕，使得第一导电柱192-C1和第二导电柱192-C2可以用于功率输送。
多层管芯子组件104可以包括多个互连。如本文所使用，术语“多层管芯子组件”104可以指具有两个或更多个堆叠电介质层的复合管芯，其中每一层中具有一个或多个管芯，并且导电互连和/或导电路径连接一个或多个管芯，包括非相邻层中的管芯。如本文中使用的，术语“多层管芯子组件”和“复合管芯”可以互换使用，如本文中使用的，术语“多级互连”152可以指包括第一部件与第二部件之间的导电柱的互连，其中第一部件和第二部件不在相邻层中，或者可以指跨越一个或多个层的互连(例如，第一层中的第一管芯与第三层中的第二管芯之间的互连，或者封装衬底与第二层中的管芯之间的互连)。如图1所示，多层管芯子组件104可以包括三层。特别地，多层管芯子组件104可以包括具有管芯114-2的第一层104-1、具有管芯114-3和管芯114-5的第二层104-2、以及第一层104-1与第二层104-2之间的再分布层(RDL)148。第一层104-1中的管芯114-2可以通过管芯到封装衬底(DTPS)互连150耦接到封装衬底102，并且可以通过管芯到管芯(DTD)互连130经由RDL 148中的导电路径耦接到第二层104-2中的管芯114-3、114-5。第二层104-2中的管芯114-3可以通过多级(ML)互连152耦接到封装衬底。ML互连152可以是功率输送互连或高速信号互连，并且可以由任何合适的导电材料形成。特别地，封装衬底102的顶表面可以包括一组导电触点146。管芯114-2可以包括在管芯的底表面上的一组导电触点122，以及在管芯的顶表面上的一组导电触点124。管芯114-3、114-5可以包括在管芯的底表面上的一组导电触点122。如针对管芯114-2所示，管芯114-2的底表面上的导电触点122可以通过DTPS互连150电和机械耦接到封装衬底102的顶表面上的导电触点146，并且管芯114-2的顶表面上的导电触点124可以通过DTD互连130电和机械耦接到管芯114-3、114-5的底表面上的导电触点122。如针对管芯114-3、114-5所示，管芯的底表面上的导电触点122可以通过ML互连152电和机械耦接到封装衬底的顶表面上的导电触点146。尽管图1A示出了包括单个RDL 148的微电子组件100，但微电子组件100可以包括任何数量和布置的RDL 148。
导电柱192可以由任何合适的导电材料形成，导电材料例如铜、银、镍、金、铝或其他金属或合金。电容器190的导电柱192可以使用任何合适的工艺形成，所述工艺包括例如电解电镀、光刻工艺或诸如冷喷涂或3维印刷的增材工艺。在一些实施例中，本文公开的导电柱192可以具有100微米与500微米之间的间距。如本文所使用的，间距是中心到中心测量的(例如，从导电柱的中心到相邻导电柱的中心)。电容器190可以通过更有效地将功率输送到一个或多个管芯114来改进微电子组件的性能。电容器190的导电柱192可以具有任何合适的尺寸和形状。在一些实施例中，导电柱192可以具有圆形、矩形或其他形状的截面。
电容器190的金属层198可以由任何合适的导电材料形成，导电材料包括金属、金属氧化物或金属合金。例如，导电材料可以包括铜、银、镍、金、铝、钌、氧化钌、铱、氧化铱、钨、铂、钯、氮化钛、氮化钽或其他金属或合金中的一种或多种。电容器190的金属层198可以使用任何合适的工艺形成，所述工艺包括例如电解电镀、光刻工艺或诸如冷喷涂或3维印刷的增材工艺，或者如下面参考图2所述。金属层198可以具有10纳米与15微米之间的厚度，包括其中的任何范围的尺寸。
围绕导电柱192的电介质材料194可以由任何合适的薄膜电介质材料形成，薄膜电介质例如高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化锶钡钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钪铅钽、和铌酸锌铅。电介质材料194可以使用任何合适的工艺形成，包括例如以下参考图3和5描述的工艺。电介质材料194可以被形成为围绕导电柱192。在一些实施例中，电介质材料194可以被形成为完全围绕导电柱192，使得电介质材料194形成环绕导电柱192的套管。在一些实施例中，电介质材料194可以被形成为部分地围绕导电柱192，使得电介质材料194环绕导电柱192形成一个或多个指状物。如本文所使用的，“由电介质材料围绕”可以指部分围绕以及完全围绕。例如，在一些实施例中，由电介质材料围绕可以指导电柱由电介质材料绕直径完全围绕并且由电介质材料沿高度(例如，z高度或厚度)部分围绕。在一些实施例中，由电介质材料围绕可以指导电柱由电介质材料沿高度完全围绕并且由电介质材料绕直径部分围绕。在一些实施例中，由电介质材料围绕可以指导电柱由电介质材料沿高度部分围绕并且由电介质材料绕直径部分围绕。在一些实施例中，由电介质材料围绕可以指导电柱由电介质材料沿高度完全围绕并且由电介质材料绕直径完全围绕。
在一些实施例中，电介质层194可以具有5纳米至1微米之间的厚度，包括其中的任何范围的尺寸。
在一些实施例中，如管芯114-2上所示，DTPS互连150可以在相同的管芯上具有相同的间距。
在一些实施例中，DTPS互连150可以在相同的管芯上具有不同的间距(未示出)。在另一示例中，顶表面上的管芯114-2可以具有DTD互连130，其可以在相同表面上具有相同的间距。在一些实施例中，顶表面上的管芯114-2可以具有DTD互连130，其可以在相同表面上具有不同的间距(未示出)。在相同表面处具有不同间距的互连130的管芯114可以被称为混合间距管芯。在一些实施例中，DTD互连可以具有5微米与200微米之间(例如，5微米与100微米之间)的间距。在一些实施例中，DTPS互连可以具有50微米与800微米之间(例如，100微米与500微米之间)的间距。
尽管图1A将管芯114-2示为双侧管芯且将管芯114-3、114-5示为单侧管芯，但管芯114可以是单侧或双侧管芯，并且可以是单间距管芯或混合间距管芯。在该上下文中，双侧管芯是指在两个表面上具有连接的管芯。在一些实施例中，双侧管芯可以包括穿硅过孔(TSV)以在两个表面上形成连接。双侧管芯的有源表面是包含一个或多个有源设备和大部分互连的表面，取决于设计和电气要求，该有源表面可以面向任一方向。在一些实施例中，管芯114-2是中介层或桥接管芯。在一些实施例中，可以在管芯114-2的顶表面上设置附加管芯。在一些实施例中，可以在管芯114-3、114-5的顶表面上设置附加部件。诸如表面安装电阻器、电容器和/或电感器的附加无源部件可以设置在封装衬底102的顶表面或底表面上，或者嵌入在封装衬底102中。
将管芯放置在单独的层中使得管芯至少部分重叠可以减少布线拥挤，并且可以通过使得非相邻层中的管芯能够通过本文所公开的ML互连中的任何ML互连连接到封装衬底来改进管芯的利用率。在一些实施例中，第一管芯可以通过本文公开的ML互连中的任何ML互连连接到非相邻层中的第二管芯。
尽管图1A示出了处于特定布置的管芯114，但是管芯114可以处于任何合适的布置。例如，管芯114-3可以在管芯114-2上方延伸重叠距离191，并且管芯114-5可以在管芯114-2上方延伸重叠距离193。重叠距离191、193可以是任何合适的距离。在一些实施例中，重叠距离191、193可以在0.5毫米与50毫米之间(例如，在0.75毫米与20毫米之间，或大约10毫米)。在一些实施例中，重叠距离191、193可以在0.25毫米与25毫米之间。在一些实施例中，重叠距离191、193可以在0.25毫米与5毫米之间。
在图1的实施例中，管芯114-2可以在微电子组件100的局部区域中提供高密度互连布线。在一些实施例中，管芯114-2的存在可以支持不能完全直接附接到封装衬底102的精细间距半导体管芯(未示出)的直接芯片附接。特别地，如上所述，管芯114-2可以支持在封装衬底102中不能实现的迹线宽度和间隔。可穿戴和移动电子设备以及物联网(IoT)应用的激增正在推动电子系统尺寸的减小，但是PCB制造工艺的限制和使用期间热膨胀的机械后果已经意味着具有精细互连间距的芯片不能直接安装到PCB。本文公开的微电子组件100的各种实施例能够在不牺牲性能或可制造性的情况下支持具有高密度互连的芯片和具有低密度互连的芯片。
图1A的微电子组件100还可以包括电路板(未示出)。封装衬底102可以通过封装衬底102的底表面处的第二级互连耦接到电路板。第二级互连可以是任何合适的第二级互连，包括用于球栅阵列布置的焊球、引脚栅阵列布置中的引脚或连接盘栅阵列布置中的连接盘。电路板可以是例如主板，并且可以具有附接到其的其他部件。电路板可以包括导电路径和其他导电触点，用于通过电路板传送电源、接地和信号，如本领域已知的。在一些实施例中，第二级互连可以不将封装衬底102耦接到电路板，而是可以替代地将封装衬底102耦接到另一IC封装、中介层或任何其他合适的部件。在一些实施例中，多层管芯子组件可以不耦接到封装衬底102，而是可以替代地耦接到诸如PCB之类的电路板。
图1A的微电子组件100还可以包括底部填充材料127。在一些实施例中，底部填充材料127可以在第二层104-2中的一个或多个管芯与RDL 148之间延伸(例如，环绕DTD互连130)。在一些实施例中，底部填充材料127可以环绕相关联的DTPS互连150在管芯114中的一个或多个管芯与封装衬底102之间延伸。在一些实施例中，底部填充材料127可以环绕相关联的DTD互连130在管芯114中的不同管芯之间延伸。底部填充材料127可以是绝缘材料，例如适当的环氧树脂材料。在一些实施例中，底部填充材料127可以包括毛细管底部填充、非导电膜(NCF)或模制底部填充。
在一些实施例中，底部填充材料127可以包括环氧树脂助焊剂，其在形成DTPS互连150时帮助将管芯114-2焊接到封装衬底102，并且然后聚合并包封DTPS互连150。底部填充材料127可以被选择为具有可以减轻管芯114与封装衬底102之间的应力或使其最小的热膨胀系数(CTE)，该应力是由于微电子组件100中的不均匀热膨胀而产生的。在一些实施例中，底部填充材料127的CTE可以具有介于封装衬底102的CTE(例如，封装衬底102的电介质材料的CTE)与管芯114的CTE中间的值。
本文公开的DTPS互连150可以采取任何合适的形式。在一些实施例中，一组DTPS互连150可以包括焊料(例如，经受热回流以形成DTPS互连150的焊料凸块或焊球)。在一些实施例中，一组DTPS互连150可以包括各向异性导电材料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的导电材料。
本文公开的DTD互连130可以采取任何合适的形式。DTD互连130可以具有比微电子组件中的DTPS互连150更精细的间距。在一些实施例中，一组DTD互连130的任一侧上的管芯114可以是未封装的管芯，和/或DTD互连130可以包括通过焊料附接到导电触点124的小导电凸块(例如，铜凸块)。DTD互连130具有的间距可能过于精细以至于不能直接耦接到封装衬底102(例如，过于精细以至于不能用作DTPS互连150)。在一些实施例中，一组DTD互连130可以包括焊料。在一些实施例中，一组DTD互连130可以包括各向异性导电材料，例如上述材料中的任何一种。在一些实施例中，DTD互连130可以用作数据传输通道，而DTPS互连150可以用于电源线和地线等。在一些实施例中，微电子组件100中的一些或全部DTD互连130可以是金属到金属互连(例如，铜到铜互连或电镀互连)。在这样的实施例中，DTD互连130的任一侧上的导电触点122、124可以被接合在一起(例如，在升高的压力和/或温度下)，而不使用中间焊料或各向异性导电材料。例如，本文所公开的导电触点中的任何导电触点(例如，导电触点122、124和/或146)可以包括接合焊盘、焊料凸块、导电柱或任何其他合适的导电触点。在一些实施例中，微电子组件100中的一些或全部DTD互连130可以是焊料互连，该焊料互连包括具有比包括在一些或全部DTPS互连150中的焊料更高熔点的焊料。例如，当在形成DTPS互连150之前形成微电子组件100中的DTD互连130时，基于焊料的DTD互连130可以使用较高温度的焊料(例如，具有高于200摄氏度的熔点)，而DTPS互连150可以使用较低温度的焊料(例如，具有低于200摄氏度的熔点)。在一些实施例中，较高温度的焊料可以包括锡；锡和金；或锡、银和铜(例如，96.5％锡、3％银和0.5％铜)。在一些实施例中，较低温度的焊料可以包括锡和铋(例如，共晶锡铋)或者锡、银和铋。在一些实施例中，较低温度的焊料可以包括铟、铟和锡、或镓。
在本文公开的微电子组件100中，一些或所有DTPS互连150可以具有比一些或所有DTD互连130更大的间距。由于在一组DTD互连130的任一侧上的不同管芯114中的材料的相似性大于在一组DTPS互连150的任一侧上的管芯114与封装衬底102之间的材料的相似性，所以DTD互连130可以具有比DTPS互连150小的间距。特别地，管芯114和封装衬底102的材料成分的差异可能由于操作期间生成的热(以及在各种制造操作期间施加的热)而导致管芯114和封装衬底102的有差异的膨胀和收缩。为了减轻由这种有差异的膨胀和收缩引起的损坏(例如，开裂、焊料桥接等)，DTPS互连150可以形成为比DTD互连130更大且更远地分开，由于DTD互连的任一侧上的管芯114对的更大的材料相似性，DTPS互连130可以经历更小的热应力。在一些实施例中，本文公开的DTPS互连150可以具有80微米与300微米之间的间距，而本文公开的DTD互连130可以具有7微米太阳100微米之间的间距。
多层管芯子组件104可以包括绝缘材料133(例如，如本领域已知的，在多个层中形成的电介质材料)以形成多个层并且将一个或多个管芯嵌入在层中。在一些实施例中，多层管芯子组件104的绝缘材料133可以是电介质材料，例如有机电介质材料、阻燃等级4材料(FR-4)、双马来酰亚胺三嗪(BT)树脂、聚酰亚胺材料、玻璃增强环氧树脂基质材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。在一些实施例中，多层管芯子组件104的绝缘材料133可以是模制材料，例如具有无机二氧化硅颗粒的有机聚合物。多层管芯子组件104可以包括穿过电介质材料的一个或多个ML互连(例如，包括导电过孔和/或导电柱，如图所示)。多层管芯子组件104可以具有任何合适的尺寸。例如，在一些实施例中，多层管芯子组件104的厚度可以在100μm与2000μm之间。在一些实施例中，多层管芯子组件104可以是复合管芯，例如堆叠式管芯。多层管芯子组件104可以具有任何合适数量的层、任何合适数量的管芯、以及任何合适的管芯布置。例如，在一些实施例中，多层管芯子组件104可以具有3层与20层之间的管芯。在一些实施例中，多层管芯子组件104可以包括具有2个管芯与10个管芯之间的层。
在一些实施例中，封装衬底102可以使用光刻限定的过孔封装工艺来形成。在一些实施例中，封装衬底102可以使用标准有机封装制造工艺来制造，并且因此封装衬底102可以采用有机封装的形式。在一些实施例中，封装衬底102可以是通过在电介质材料上层压或旋涂并且通过激光钻孔或烧蚀和电镀创建导电过孔和线而形成在面板载体上的一组再分布层。在一些实施例中，可以使用诸如再分布层技术的任何合适的技术在可移除载体上形成封装衬底102。可以使用本领域中已知的用于制造封装衬底102的任何方法，并且为了简洁起见，本文将不进一步详细讨论这样的方法。在一些实施例中，封装衬底102可以是较低密度介质，并且管芯114(例如，管芯114-2)可以是较高密度介质或具有带有较高密度介质的区域。如本文所用，术语“较低密度”和“较高密度”是相对术语，其指示较低密度介质中的导电路径(例如，包括导电互连、导电线和导电过孔)比较高密度介质中的导电路径更大和/或具有更大的间距。在一些实施例中，较高密度介质可以使用改进的半增材工艺或具有先进光刻(具有由先进激光或光刻工艺形成的小垂直互连特征)的半增材堆积工艺来制造，而较低密度介质可以是使用标准印刷电路板(PCB)工艺(例如，使用蚀刻化学物质来去除不需要的铜区域的标准减材工艺，并且具有由标准激光工艺形成的粗糙垂直互连特征)制造的印刷电路板。在其他实施例中，可以使用半导体制造工艺(例如单镶嵌工艺或双镶嵌工艺)制造较高密度介质。
封装衬底102可以包括绝缘材料(例如，如本领域已知的，在多个层中形成的电介质材料)和一个或多个导电路径(例如，包括导电迹线和/或导电过孔，如图所示)，以穿过电介质材料传送功率、接地和信号。在一些实施例中，封装衬底102的绝缘材料可以是电介质材料，例如有机电介质材料、阻燃等级4材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧树脂基质材料、具有无机填充物的有机电介质或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。特别地，当使用标准PCB工艺形成封装衬底102时，封装衬底102可以包括FR-4，并且封装衬底102中的导电路径可以通过由FR-4的堆积层分离的图案化铜片形成。封装衬底102中的导电路径可以由衬垫材料界定，例如粘合衬垫和/或阻挡衬垫(在合适的情况下)。
本文所公开的管芯114可以包括绝缘材料(例如，如本领域已知的，形成在多层中的电介质材料)和穿过绝缘材料形成的多个导电路径。在一些实施例中，管芯114的绝缘材料可以包括电介质材料，例如二氧化硅、氮化硅、氮氧化物、聚酰亚胺材料、玻璃增强环氧树脂基质材料、或低k或超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质、有机聚合物电介质、光可成像电介质、和/或基于苯并环丁烯的聚合物)。在一些实施例中，管芯114的绝缘材料可以包括半导体材料，例如硅、锗或III-V族材料(例如氮化镓)以及一种或多种附加材料。例如，绝缘材料可以包括氧化硅或氮化硅。管芯114中的导电路径可以包括导电迹线和/或导电过孔，并且可以以任何合适方式连接管芯114中的导电触点中的任何电触点(例如，连接管芯114的同一表面上或不同表面上的多个导电触点)。下面参考图7讨论可以包括在本文公开的管芯114中的示例结构。在合适的情况下，管芯114中的导电路径可以由衬垫材料界定，例如粘合衬垫和/或阻挡衬垫(在合适的情况下)。
在一些实施例中，管芯114可以包括导电路径，以向/从包括在微电子组件100中的其他管芯114传送功率、接地和/或信号。例如，管芯114-2可以包括TSV(TSV包括导电材料过孔，例如金属过孔(TSV通过阻挡氧化物与周围硅或其他半导体材料隔离))，或其他导电路径，电源、接地和/或信号可以通过导电路径在封装衬底102与管芯114-2的“顶部”上的一个或多个管芯114(例如，在图1A的实施例中，管芯114-3和/或114-5)之间传输。在一些实施例中，管芯114-2可以不将电源和/或接地传送到管芯114-3和114-5；相反，管芯114-3、114-5可以通过ML互连152直接耦接到封装衬底102中的电源线和/或接地线。通过允许管芯114-3和114-5经由ML互连152直接耦接到封装衬底102中的电源线和/或接地线，这种电源线和/或接地线不需要布线穿过管芯114-2，从而允许管芯114-2制作得较小或包括更多有源电路或信号路径。在一些实施例中，管芯114-2可以仅包括导电路径，并且可以不包含有源或无源电路。在其他实施例中，管芯114-2可以包括有源或无源电路(例如，晶体管、二极管、电阻器和电感器等)。在一些实施例中，管芯114-2可以包括一个或多个设备层，设备层包括晶体管(例如，如下面参考图7所讨论的)。当管芯114-2包括有源电路时，电源和/或接地信号可以通过封装衬底102传送并且通过管芯114-2的底表面上的导电触点122传送到管芯114-2。在一些实施例中，第一层104-1中的管芯114-2，在本文中也称为“基础管芯”、“中介层管芯”或“桥接管芯”，可以比第二层104-2中的管芯114-3、114-5厚。微电子组件100的管芯114-2可以是单侧管芯(在管芯114-2仅在单个表面上具有导电触点的意义上)，或者如图所示，可以是双侧管芯(在管芯114-2在两个表面(例如，顶表面和底表面)上具有导电触点122、124的意义上)，并且可以是混合间距管芯(在管芯114-2具有带有不同间距的多组导电触点122、124的意义上)。
微电子组件100的元件可以具有任何合适的尺寸。仅附图的子集被标记有表示尺寸的参考数字，但这仅是为了清楚地说明，并且本文公开的任何微电子组件100可以包括具有本文讨论的尺寸的部件。在一些实施例中，封装衬底102的厚度164(例如，高度或z高度)可以在0.1毫米与3毫米之间(例如，在0.3毫米与2毫米之间、在0.25毫米与0.8毫米之间、或大约1毫米)。
图1A的微电子组件100的许多元件包括在其他附图中；当讨论这些附图时，不再重复讨论这些元件，并且这些元件中的任何元件可以采取本文公开的任何形式。在一些实施例中，本文公开的微电子组件100中的各个微电子组件可以用作系统级封装(SiP)，其中包括具有不同功能的多个管芯114。在这样的实施例中，微电子组件100可以被称为SiP。
图2A-2J是根据各种实施例的用于制造示例微电子组件的示例工艺中的各个阶段的侧视截面图。任何合适的技术都可以用于制造本文公开的微电子组件。例如，图2A-2J是根据各种实施例的用于制造图1A的微电子组件100的示例工艺中的各个阶段的侧视截面图。尽管以下参考图2A-2J讨论的操作以特定顺序示出，但是这些操作可以以任何合适的顺序执行。另外，尽管在图2A-2J中示出了特定的组件，但是下面参考图2A-2J讨论的操作可以用于形成任何合适的组件。在图2A-2J的实施例中，电容器190A、190B首先可以被组装到复合管芯104中，并且然后复合管芯104可以耦接到封装衬底102。该方法可以允许更严格的容差，并且对于集成多个电容器190、对于相对小的管芯114以及对于具有三层或更多层的复合管芯，该方法可能是特别期望的。
图2A示出了在形成多层管芯子组件104的第一层104-1之后的组件200A。可以通过形成导电柱234(例如，图1的导电柱192和/或ML互连152)、放置管芯114-2、和在载体202的顶表面170-2上的管芯114-2和导电柱234周围提供绝缘材料133来形成第一层104-1。载体202可以包括用于在制造操作期间提供机械稳定性的任何合适的材料，例如玻璃。导电柱234可以采取本文公开的任何实施例的形式，并且可以使用任何合适的技术形成，例如，光刻工艺或增材工艺，例如冷喷涂或3维印刷。例如，导电柱234可以通过在载体202的顶表面上沉积、曝光和显影光致抗蚀剂层来形成。光致抗蚀剂层可以被图案化以形成导电柱形状的空腔。可以在经图案化的光致抗蚀剂层中的开口中沉积导电材料(例如铜)以形成导电柱234。可以使用任何合适的工艺，例如电镀、溅射或无电镀来沉积导电材料。可以去除光致抗蚀剂以暴露导电柱234。在另一示例中，可以使用光可成像电介质来形成导电柱234。在一些实施例中，在沉积光致抗蚀剂材料和导电材料之前，可以在载体202的顶表面上形成种子层(未示出)。种子层可以是任何合适的导电材料，包括铜。在去除光致抗蚀剂层之后，可以使用任何合适的工艺(包括化学蚀刻等)去除种子层。在一些实施例中，可以省略种子层。
导电柱可以具有任何合适的尺寸并且可以跨越一个或多个层。例如，在一些实施例中，单个导电柱可以具有1:1与4:1之间(例如，1:1与3:1之间)的纵横比(高度：直径)。在一些实施例中，单个导电柱可以具有10微米与1000微米之间的直径(例如，截面)。例如，单个导电柱可以具有50微米与400微米之间的直径。在一些实施例中，单个导电柱可以具有50微米与500微米之间的高度(例如，z高度或厚度)。导电柱可以具有任何合适的截面形状，例如，正方形、三角形和椭圆形等。
绝缘材料133可以是模制材料，例如具有无机二氧化硅颗粒的有机聚合物、环氧树脂材料或硅和氮材料(例如，以氮化硅的形式)。在一些实施例中，绝缘材料133是电介质材料。在一些实施例中，电介质材料可以包括有机电介质材料、阻燃等级4材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧树脂基质材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。可以使用任何合适的工艺形成电介质材料，所述工艺包括层压、或狭缝涂布和固化。如果形成电介质层以完全覆盖导电柱234和管芯114-2，则可以使用任何合适的技术(包括研磨或蚀刻，例如湿法蚀刻、干法蚀刻(例如，等离子体蚀刻)、湿法喷砂或激光烧蚀(例如，使用准分子激光))来去除电介质层以暴露管芯114-2的顶表面和导电柱234的顶表面处的导电触点124。在一些实施例中，可以将绝缘材料133的厚度减到最小以减少所需的蚀刻时间。
图2B示出了在抛光和平坦化组件200A的绝缘材料133以暴露导电柱234的顶表面170-2和管芯114-2的顶表面处的导电触点124之后的组件200B。可以使用任何合适的技术(包括括研磨或蚀刻，例如湿法蚀刻、干法蚀刻(例如，等离子体蚀刻)、湿法喷砂或激光烧蚀(例如，使用准分子激光))来去除绝缘材料133。在一些实施例中，可以将绝缘材料133的厚度减到最小以减少所需的蚀刻时间。
图2C示出了在环绕一个或多个导电柱234的绝缘材料133中形成开口231之后的组件200C。可以使用任何合适的技术(例如激光钻孔或机械钻孔)来形成开口。激光钻孔技术通常形成具有圆锥形轮廓的开口，其中开口朝向钻孔侧较大。在一些实施例中，开口231可以具有在75度与95度之间的锥度。在一些实施例中，开口231可以具有80度与90度之间的锥度。在一些实施例中，开口231可以具有在82度与87度之间的锥度。
图2D示出了在组件200C的顶表面170-2上以及在绝缘材料133中形成的开口231中共形地提供电介质材料194之后的组件200D。可以使用任何合适的技术来沉积电介质材料194，所述技术包括旋涂、化学气相沉积(CVD)或原子层沉积(ALD)。电介质材料194可以是如上参考图1所述的任何合适的薄膜电介质材料。用于沉积电介质材料的技术可以取决于所使用的电介质材料的类型。所使用的电介质材料可以取决于特定电容器的所需特性。在一些实施例中，电介质材料194可以沉积为单层。在一些实施例中，电介质材料194可以以多层沉积。
图2E示出了在图案化电介质材料194(例如，在电介质材料194中形成空腔或开口221)之后的组件200E。可以使用任何合适的技术(例如通过光刻掩模的化学蚀刻或干法蚀刻)来图案化电介质材料194。
图2F示出了在形成电容器190A、190B之后的组件200F。可以通过在电介质中的开口221中沉积导电材料以形成导电过孔223并且在组件200E的顶表面170-2上电镀金属层以形成导电结构来形成电容器190，该导电结构包括顶部电容器极板198A、198B和导电路径225(例如，焊盘和/或迹线)。可以使用任何合适的工艺(例如电镀、溅射或无电镀)来沉积导电材料。
图2G示出了在组件500F的顶表面170-2上形成RDL 148之后的组件500G。可以使用任何合适的技术来制造RDL 148，所述技术例如PCB技术或再分布层技术。在一些实施例中，可以形成多个RDL 148。在一些实施例中，可以省略RDL 148。
图2H示出了在形成多层管芯子组件104的第二层104-2之后的组件200H。多层管芯子组件104的第二层104-2可以通过形成导电互连130、放置和耦接管芯114-3、114-5、在管芯与组件200G的顶表面之间提供底部填充材料127、以及环绕管芯114-3、114-5提供绝缘材料133来形成。管芯114-3、114-5可以通过DTD互连130并且经由RDL 148中的导电路径耦接到管芯114-2。管芯114-5可以耦接到电容器190B的导电柱234(例如，图1C的导电柱192-C1、192-C2、192-C3)，并且管芯114-3可以进一步耦接到导电柱234以形成ML互连152，如图1中所示。可以使用任何合适的技术(例如通过拾取和放置工具)来放置管芯114-3、114-5。在一些实施例中，绝缘材料133可以最初沉积在管芯114-3、114-5的顶部上和上方并且然后经抛光回到管芯114-3、114-5的顶表面。
图2I示出了在去除载体202并且形成用于耦接到封装衬底的导电触点296之后的组件200I。可以使用任何合适的技术形成导电触点296，所述技术包括在底表面170-1上形成RDL(未示出)。可以使用任何合适的技术来制造RDL，所述技术例如PCB技术或再分布层技术。在一些实施例中，导电触点296可以在形成导电柱234之前形成在玻璃载体202上。
图2J示出了在耦接到封装衬底102之后的组件200J。导电柱234(例如，ML互连152的导电柱和电容器190A、190B的导电柱192，如上文参考图1所述)可以耦接到封装衬底102。如果一起制造多个复合管芯，则复合管芯可以在去除载体202之后被单切(singulated)。在单切之前或之后，可以适当地执行进一步的操作(例如，沉积模制材料、附接散热器、沉积阻焊层、附接用于耦接到封装衬底或电路板的焊球等)。在一些实施例中，管芯114-3和/或114-5可以包括在顶表面上的导电触点，并且电容器190可以嵌入在复合管芯内，使得组件可以被倒置或“翻转”并且经由管芯114-3和/或114-5的顶表面上的互连耦接到封装衬底或电路板。
图3A是根据各种实施例的微电子组件100的侧视截面图。微电子组件100可以包括耦接到具有集成MIM电容器190的多层管芯子组件104的封装衬底102。电容器190可以具有第一表面170-1和第二表面170-2。特别地，如图3所示，电容器190可以包括至少部分地由第一MIM堆叠体199-1围绕的第一导电柱192-1和至少部分地由第二MIM堆叠体199-2围绕的第二导电柱192-2。第一导电柱192-1可以耦接到接地源(例如，VSS电极)，第二导电柱192-2可以耦接到电源(例如，VDD电极)。第一和第二MIM堆叠体199可以包括第一金属层195与第二金属层197之间的电介质材料194。第一金属层195和第二金属层197可以至少部分地沿着第一导电柱192-1和第二导电柱192-2的厚度延伸，其中MIM堆叠体199共形地沉积在环绕第一导电柱1921和第二导电柱192-2的开口(例如，沟槽)中。图3B和3C是根据各种实施例的图3A的放大部分。图3B是图3A的第一MIM堆叠体199-1的放大部分，其具有第一金属层195-1、第一金属层195-1上的电介质材料194以及电介质材料194上的第二金属层197-1。第一金属层195-1可以耦接到第一导电柱192-1以形成第一电容器极板(例如，VSS电极)，并且第二金属层197-1可以耦接到第二导电柱192-2以形成第二电容器极板(例如，VDD电极)。图3C是图3A的第二MIM堆叠体199-2的放大部分，其具有第一金属层195-2、第一金属层195-2上的电介质材料194以及电介质材料194上的第二金属层197-2。第一金属层195-2可以耦接到第二导电柱192-2以形成与第一导电柱192-1的第一电容器极板相对的第一电容器极板(例如，VDD电极)，并且第二金属层197-2可以耦接到第一导电柱192-1以形成与第一导电柱192-1的第二电容器极板相对的第二电容器极板(例如，VSS电极)。电介质材料194可以由任何合适的材料形成，如上面参考图1所述。第一金属层195和第二金属层197可以由任何合适的导电材料和任何合适的尺寸形成，如上面参考图1中的金属层198所述。微电子组件100还可以包括在第一导电柱192-1和第二导电柱192-2的顶表面170-2上以及在第一MIM堆叠体199-1和第二MIM堆叠体199-2上(例如，在多管芯组件104的第一层104-1的顶表面上)的第二电介质层196。在一些实施例中，第二电介质层196可以形成为RDL 148的一部分。在一些实施例中，电介质层196可以具有5纳米与1微米之间的厚度，包括其中的任何范围的尺寸。在一些实施例中，电介质层194可以具有100纳米与2微米之间的厚度，包括其中的任何范围的尺寸。如图3A所示，电容器190中的第一导电柱192-1和第二导电柱192-2可以耦接到多层管芯子组件104中的导电路径并且可以用于功率输送。
图4是根据各种实施例的图3A的电容器的俯视示意图。图4是图3A的电容器190的俯视示意图，示出了由第二金属层197-1围绕的第一导电柱192-1和由第二金属层197-2围绕的第二导电柱192-2，其中第一导电柱192-1的第二金属层197-1经由导电路径396-1在顶表面170-2处电耦接到第二导电柱192-2，并且其中第二导电柱192-2的第二金属层197-2经由导电路径396-2在顶表面170-2处电耦接到第一导电柱192-1。在一些实施例中，导电路径396可以形成在RDL 148中。
图5A-5F是根据各种实施例的用于制造示例微电子组件的示例工艺中的各个阶段的侧视截面图。任何合适的技术都可以用于制造本文公开的微电子组件。例如，图5A-5F是根据各种实施例的用于制造图3A的微电子组件100的示例工艺中的各个阶段的侧视截面图。尽管以下参考图5A-5F讨论的操作是以特定的顺序示出的，但是这些操作可以以任何合适的顺序执行。另外，尽管在图5A-5F中示出了特定的组件，但是下面参考图5A-5F讨论的操作可以用于形成任何合适的组件。在图5A-5F的实施例中，电容器190首先被组装到复合管芯104中，并且然后复合管芯104可以耦接到封装衬底102。该方法可以允许更严格的容差，并且对于集成多个电容器190、对于相对小的管芯114以及对于具有三层或更多层的复合管芯，该方法可能是特别期望的。
图5A示出了在形成多层管芯子组件104的第一层104-1、抛光和平坦化绝缘材料133以暴露导电柱234的顶表面170-2和管芯114-2的顶表面处的导电触点124、以及在一个或多个导电柱234周围的绝缘材料133中形成开口231之后的组件500A。组件500A可以如上文参考图2所述的形成。
图5B示出了在开口231中围绕第一导电柱192-1形成第一MIM堆叠体199-1以及在开口231中围绕第二导电柱192-2形成第二MIM堆叠体199-2之后的组件500B。可以通过在开口231中共形地提供第一金属层195、在第一金属层195上提供电介质材料194以及在电介质材料194上提供第二金属层197来形成第一和第二MIM堆叠体199。第一金属层195可以电耦接到其相应的导电柱192。可以使用任何合适的技术沉积电介质材料194，所述技术包括旋涂、化学气相沉积(CVD)或原子层沉积(ALD)，如上文参考图2所述。电介质材料194可以是任何合适的薄膜电介质材料，如上文参考图1所述，可以使用任何合适的工艺沉积第一金属层195和第二金属层197，所述工艺例如例如电镀、溅射或无电镀。第一金属层195和第二金属层197可以由任何合适的导电材料形成，导电材料包括以上参考图1中的金属层198所描述的材料，在一些实施例中，金属层195、197可以包括多于一个的金属层。例如，金属层195、197可以包括两个、三个或多于三个金属层(例如，氧化钌/铜、氧化钌/钌/铜或氧化钌/钨/铜)。
图5C示出了在组件500B的顶表面170-2上沉积第二电介质材料196并且图案化第二电介质材料196(例如，在电介质材料196中形成空腔或开口221)之后的组件500C。可以使用任何合适的技术(例如激光钻孔(例如，二氧化碳(CO2)激光、UV激光或基于准分子的激光)、光可成像电介质材料、或通过光刻掩模的化学蚀刻或干法蚀刻)来图案化电介质材料196。
图5D示出了在第二电介质196中的开口221中沉积导电材料以形成导电过孔223并且在组件500C的顶表面170-2上形成RDL 148之后的组件500D。可以使用任何合适的工艺(例如电镀、溅射或无电镀)来沉积导电材料。可以使用任何合适的技术来制造RDL 148，所述技术例如PCB技术或再分布层技术。在一些实施例中，可以形成多个RDL 148。在一些实施例中，可以省略RDL 148。
图5E示出了在形成多层管芯子组件104的第二层104-2、去除载体202、以及形成用于耦接到封装衬底的导电触点296之后的组件500E。可以如以上参考图2所述形成多层管芯子组件104的第二层104-2。管芯114-3、114-5可以通过DTD互连130并且经由RDL 148中的导电路径耦接到管芯114-2。管芯114-3可以耦接到电容器190的导电柱234(例如，图3A的导电柱192-1、192-2)并且进一步耦接到导电柱234以形成ML互连152。管芯114-5可以耦接到导电柱234以形成ML互连152。
图5F示出了在耦接到封装衬底102之后的组件500F。导电柱234(例如，ML互连152的导电柱和电容器190的导电柱192，如以上参考图3A所述)可以耦接到封装衬底102。如果一起制造多个复合管芯，则复合管芯可以在去除载体202之后被单切。在单切之前或之后，可以适当地执行进一步的操作(例如，沉积模制材料、附接散热器、沉积阻焊层、附接用于耦接到封装衬底或电路板的焊球等)。在一些实施例中，管芯114-3和/或114-5可以包括在顶表面上的导电触点，并且电容器190可以嵌入在复合管芯内，使得组件可以被倒置或“翻转”并且经由管芯114-3和/或114-5的顶表面上的互连耦接到封装衬底或电路板。
尽管本文公开的微电子组件100示出了特定数量和布置的电容器、管芯和互连，但是可以使用任何数量和布置的电容器、管芯和互连，并且还可以包括一个或多个RDL和封装衬底部分。此外，尽管本文公开的微电子组件100示出了特定布置的电容器，但是管芯可以具有任何数量和布置的电容器。
本文公开的微电子组件100可以用于任何合适的应用。例如，在一些实施例中，微电子组件100可以用于提供用于现场可编程门阵列(FPGA)收发器和III-V放大器的超高密度和高带宽互连。更一般地，本文公开的微电子组件100可以允许不同种类的功能电路的“块”分布到管芯114中的不同管芯中，而不是根据一些常规方法使所有电路都包括在单个大管芯中。在一些此类常规方法中，单个大管芯将包括所有这些不同电路以实现电路之间的高带宽、低损耗通信，并且可选择性地停用这些电路中的一些或所有电路以调整大管芯的能力。然而，因为微电子组件100的ML互连152和/或DTD互连130可以允许管芯114中的不同管芯114之间以及管芯114中的不同管芯与封装衬底102之间的高带宽、低损耗通信，所以可以将不同电路分布到不同管芯114中，从而通过允许容易地交换不同管芯114(例如，使用不同制造技术形成的管芯114)以实现不同功能性而减少总制造成本、提高成品率并且增加设计灵活性。
在另一示例中，在微电子组件100中包括有源电路的管芯114-2可以用于在其他管芯114之间(例如，在管芯114-3与114-5之间)提供“有源”电桥。在另一示例中，微电子组件100中的管芯114-2可以是处理设备(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)，并且管芯114-3和/或114-5可以包括高带宽存储器、收发器电路和/或输入/输出电路(例如，双数据速率传输电路、快速外围部件互连电路等)。可以为即将到来的应用选择特定的高带宽存储器管芯、输入/输出电路管芯等。
在另一示例中，微电子组件100中的管芯114-2可以是高速缓冲存储器(例如，三级高速缓冲存储器)，并且一个或多个管芯114-3和/或114-5可以是共享管芯114-2的高速缓冲存储器的处理设备(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)。
在另一示例中，管芯114可以是单个硅衬底，或者可以是复合管芯，例如存储器堆叠体。
本文公开的微电子组件100可以包括在任何合适的电子部件中。图6-9示出了可以包括或被包括在本文公开的任何微电子组件100中的装置的各种示例。
图6是可以包括在本文公开的任何微电子组件100中(例如，作为任何合适的管芯114)的晶圆1500和管芯1502的俯视图。晶圆1500可以由半导体材料构成，并且可以包括具有形成在晶圆1500的表面上的IC结构的一个或多个管芯1502。每个管芯1502可以是包括任何合适IC的半导体产品的重复单元。在半导体产品的制造完成之后，晶圆1500可以经历单切工艺，其中管芯1502彼此分离以提供半导体产品的分立“芯片”。管芯1502可以是本文所公开的任何管芯114。管芯1502可以包括一个或多个晶体管(例如，下面讨论的图7的晶体管1640中的一些)、用于将电信号传送到晶体管的支持电路、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其他IC部件。在一些实施例中，晶圆1500或管芯1502可以包括存储器设备(例如，随机存取存储器(RAM)设备，例如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)、逻辑设备(例如，AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些设备中的多个可以组合在单个管芯1502上。例如，由多个存储器设备形成的存储器阵列可以形成在与处理设备(例如，图9的处理设备1802)或被配置为将信息存储在存储器设备中或执行存储在存储器阵列中的指令的其他逻辑单元相同的管芯1502上。在一些实施例中，管芯1502(例如，管芯114)可以是中央处理单元、射频芯片、功率转换器或网络处理器。可以使用管芯到晶圆组装技术来制造本文公开的各种微电子组件100，其中，一些管芯114附接到包括其他管芯114的晶圆1500，并且随后将晶圆1500单切。
图7是可以包括在本文公开的任何微电子组件100中(例如，在任何管芯114中)的IC设备1600的截面侧视图。IC设备1600中的一个或多个可以包括在一个或多个管芯1502(图6)中。IC设备1600可以形成在管芯衬底1602(例如，图6的晶圆1500)上，并且可以包括在管芯(例如，图6的管芯1502)中。管芯衬底1602可以是由半导体材料系统构成的半导体衬底，该半导体材料系统包括例如n型或p型材料系统(或两者的组合)。管芯衬底1602可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，管芯衬底1602可以使用可与硅组合或不可与硅组合的替代材料形成，替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。被分类为II-VI族、III-V族或IV族的其他材料也可以用于形成管芯衬底1602。尽管此处描述了可以形成管芯衬底1602的材料的几个示例，但是可以使用可用作IC设备1600的基础的任何材料。管芯衬底1602可以是经单切管芯(例如，图6的管芯1502)或晶圆(例如，图6的晶圆1500)的一部分。
IC设备1600可以包括设置在管芯衬底1602上的一个或多个设备层1604。设备层1604可以包括形成在管芯衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。设备层1604可以包括例如一个或多个源极和/或漏极(S/D)区1620、用于控制晶体管1640中的电流在S/D区1620之间流动的栅极1622、以及用于传送往/来于S/D区1620的电信号的一个或多个S/D触点1624。晶体管1640可以包括为了清楚起见而未示出的附加特征，例如设备隔离区、栅极触点等。晶体管1640不限于图7中所示的类型和配置，并且可以包括各种各样的其他类型和配置，例如，举例而言，平面晶体管、非平面晶体管或者两者的组合。非平面晶体管可以包括FinFET晶体管，例如双栅晶体管或三栅晶体管，以及环栅晶体管或全环栅晶体管，例如纳米带和纳米线晶体管。
每个晶体管1640可以包括由至少两层(即，栅极电介质和栅电极)形成的栅极1622。栅极电介质可以包括一层或多层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可用于栅极电介质中的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、和铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质执行退火工艺以提高其品质。
栅电极可以形成在栅极电介质上，并且可以包括至少一个p型功函数金属或n型功函数金属，这取决于晶体管1640是p型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，栅电极可以由两个或更多个金属层的堆叠体构成，其中一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。为了其他目的，可以包括另外的金属层，例如阻挡层。对于PMOS晶体管，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及下面参考NMOS晶体管讨论的任何金属(例如，用于功函数调节)。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及上面参考PMOS晶体管讨论的任何金属(例如，用于功函数调节)。
在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管1640的截面时，栅电极可以由U形结构构成，该U形结构包括基本上平行于管芯衬底1602的表面的底部部分和基本上垂直于管芯衬底1602的顶表面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个金属层可以仅仅是基本上平行于管芯衬底1602的顶表面的平面层，并且不包括基本上垂直于管芯衬底1602的顶表面的侧壁部分。在其他实施例中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面非U形层顶部上的一个或多个U形金属层构成。
在一些实施例中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上以支撑栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅之类的材料形成。形成侧壁间隔体的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多对间隔体；例如，两对、三对或四对侧壁间隔体可以形成在栅极堆叠体的相对侧上。
S/D区1620可以形成在管芯衬底1602内，并且邻近每个晶体管1640的栅极1622。可以使用例如注入/扩散工艺或蚀刻/沉积工艺形成S/D区1620。在前一工艺中，可以将诸如硼、铝、锑、磷或砷之类的掺杂剂离子注入到管芯衬底1602中以形成S/D区1620。在离子注入工艺之后可以接着是退火工艺，该退火工艺激活掺杂剂并且使它们向远方扩散到管芯衬底1602中。在后一工艺中，可以首先蚀刻管芯衬底1602以在S/D区1620的位置处形成凹槽。然后，可以执行外延沉积工艺，以用用于制造S/D区1620的材料填充凹槽。在一些实施方式中，可以使用诸如硅锗或碳化硅之类的硅合金来制造S/D区1620。在一些实施例中，可以用诸如硼、砷或磷之类的掺杂剂来原位掺杂外延沉积的硅合金。在一些实施例中，可以使用一种或多种替代半导体材料形成S/D区1620，替代半导体材料例如锗或III-V族材料或合金。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区1620。
可以通过设置在设备层1604上的一个或多个互连层(在图7中被示为互连层1606-1610)传送去往和/或来自设备层1604的设备(例如，晶体管1640)的诸如功率和/或输入/输出(I/O)信号之类的电信号。例如，设备层1604的导电特征(例如，栅极1622和S/D触点1624)可以与互连层1606-1610的互连结构1628电耦接。一个或多个互连层1606-1610可以形成IC设备1600的金属化堆叠体(也称为“ILD堆叠体”)1619。
互连结构1628可以布置在互连层1606-1610内以根据各种设计来传送电信号(特别地，该布置不限于图7中示出的互连结构1628的特定配置)。尽管图7中示出了特定数量的互连层1606-1610，但本公开内容的实施例包括具有比所示出的互连层更多或更少互连层的IC设备。
在一些实施例中，互连结构1628可以包括填充有诸如金属之类的导电材料的线1628a和/或过孔1628b。线1628a可以被布置为在基本上平行于管芯衬底1602的其上形成设备层1604的表面的平面的方向上传送电信号。例如，线1628a可以沿从图7的视角进出纸面的方向传送电信号。过孔1628b可以被布置为在基本上垂直于管芯衬底1602的其上形成设备层1604的表面的平面的方向上传送电信号。在一些实施例中，过孔1628b可以将不同互连层1606-1610的线1628a电耦接在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图7所示。在一些实施例中，设置在互连层1606-1610中的不同互连层中的互连结构1628之间的电介质材料1626可以具有不同的成分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的成分可以是相同的。
第一互连层1606(称为金属1或“M1”)可以直接形成在设备层1604上。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如图所示。第一互连层1606的线1628a可以与设备层1604的触点(例如，S/D触点1624)耦接。
第二互连层1608(称为金属2或“M2”)可以直接形成在第一互连层1606之上。在一些实施例中，第二互连层1608可以包括过孔1628b以将第二互连层1608的线1628a与第一互连层1606的线1628a耦接。尽管为了清楚起见，线1628a和过孔1628b在每个互连层内(例如，在第二互连层1608内)在结构上以线界定，但是在一些实施例中，线1628a和过孔1628b可以在结构上和/或在材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
根据结合第二互连层1608或第一互连层1606所描述的类似技术和配置，可以在第二互连层1608上接连形成第三互连层1610(称为金属3或“M3”)(以及根据需要，形成附加互连层)。在一些实施例中，IC设备1600中的金属化堆叠体1619中“更高”(即，更远离设备层1604)的互连层可以更厚。
IC设备1600可以包括阻焊材料1634(例如聚酰亚胺或类似材料)和形成在互连层1606-1610上的一个或多个导电触点1636。在图7中，导电触点1636被示出为采取接合焊盘的形式。导电触点1636可以与互连结构1628电耦接并且被配置为将(一个或多个)晶体管1640的电信号传送到其他外部设备。例如，焊料接合可以形成在一个或多个导电触点1636上，以将包括IC设备1600的芯片与另一部件(例如，电路板)机械和/或电耦接。IC设备1600可以包括附加的或替代的结构，以传送来自互连层1606-1610的电信号；例如，导电触点1636可以包括将电信号传送至外部部件的其他类似特征(例如，柱)。导电触点1636可以适当地用作导电触点122或124。
在IC设备1600是双侧管芯(例如，类似于管芯114-1)的一些实施例中，IC设备1600可以包括在(一个或多个)设备层1604的相对侧上的另一金属化堆叠体(未示出)。该金属化堆叠体可以包括如以上参考互连层1606-1610所论述的多个互连层，以在(一个或多个)设备层1604与IC设备1600的与导电触点1636相对的一侧上的附加导电触点(未示出)之间提供导电路径(例如，包括导电线和过孔)。这些附加导电触点可以适当地用作导电触点122或124。
在IC设备1600是双侧管芯(例如，类似于管芯114-1)的其他实施例中，IC设备1600可以包括穿过管芯衬底1602的一个或多个TSV；这些TSV可以与(一个或多个)设备层1604接触，并且可以在(一个或多个)设备层1604与IC设备1600的与导电触点1636相对的一侧上的附加导电触点(未示出)之间提供导电路径。这些附加导电触点可以适当地用作导电触点122或124。
图8是可以包括本文公开的任何微电子组件100的IC设备组件1700的截面侧视图。在一些实施例中，IC设备组件1700可以是微电子组件100。IC设备组件1700包括设置在电路板1702(其可以是例如主板)上的多个部件。IC设备组件1700包括设置在电路板1702的第一面1740和电路板1702的相对第二面1742上的部件；通常，部件可以设置在一个或两个面1740和1742上。下面参考IC设备组件1700讨论的任何IC封装可以采取本文公开的微电子组件100的实施例中的任何合适的实施例的形式。
在一些实施例中，电路板1702可以是包括多个金属层的PCB，所述多个金属层通过电介质材料层彼此分离并且通过导电过孔互连。任何一个或多个金属层可以以期望的电路图案形成，以在耦接到电路板1702的部件之间传送电信号(可选地与其他金属层结合)。在其他实施例中，电路板1702可以是非PCB衬底。在一些实施例中，电路板1702可以是例如电路板。
图8中所示的IC设备组件1700包括通过耦接部件1716耦接到电路板1702的第一面1740的中介层上封装结构(package-on-interposer structure)1736。耦接部件1716可以将中介层上封装结构1736电和机械地耦接到电路板1702，并且可以包括焊球(如图8所示)、插座的凸出和凹入部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦接结构。
中介层上封装结构1736可以包括通过耦接组件1718耦接到中介层1704的IC封装1720。耦接部件1718可以采取用于应用的任何合适的形式，例如上面参考耦接部件1716讨论的形式。尽管图8中示出了单个IC封装1720，但是多个IC封装可以耦接到中介层1704；实际上，附加的中介层可以耦接到中介层1704。中介层1704可以提供用于桥接电路板1702和IC封装1720的中间衬底。IC封装1720可以是或者包括例如管芯(图6的管芯1502)、IC设备(例如图7的IC设备1600)或者任何其他合适的部件。通常，中介层1704可以将连接扩展到更宽的间距或者将连接重新布线到不同的连接。例如，中介层1704可以将IC封装1720(例如管芯)耦接到耦接部件1716的一组球栅阵列(BGA)导电触点，以用于耦接到电路板1702。在图8所示的实施例中，IC封装1720和电路板1702附接到中介层1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附接到中介层1704的同一侧。在一些实施例中，三个或更多个部件可以通过中介层1704互连。
在一些实施例中，中介层1704可以被形成为PCB，其包括通过电介质材料层彼此分离并且通过导电过孔互连的多个金属层。在一些实施例中，中介层1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填充物的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，中介层1704可以由交替的刚性或柔性材料形成，交替的刚性或柔性材料可以包括与上述用于半导体衬底的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。中介层1704可以包括金属互连1708和过孔1710，包括但不限于TSV 1706。中介层1704还可以包括嵌入式设备1714，包括无源和有源设备两者。这些设备可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)设备和存储器设备。诸如射频设备、功率放大器、功率管理设备、天线、阵列、传感器和微机电系统(MEMS)设备之类的更复杂设备也可以形成在中介层1704上。中介层上封装结构1736可以采用本领域已知的任何中介层上封装结构的形式。
IC设备组件1700可以包括通过耦接部件1722耦接到电路板1702的第一面1740的IC封装1724。耦接部件1722可以采用以上参考耦接部件1716讨论的任何实施例的形式，并且IC封装1724可以采用以上参考IC封装1720讨论的任何实施例的形式。
图8中所示的IC设备组件1700包括通过耦接部件1728耦接到电路板1702的第二面1742的堆叠式封装结构(package-on-package structure)1734。堆叠式封装结构1734可以包括通过耦接部件1730耦接在一起的IC封装1726和IC封装1732，使得IC封装1726被设置在电路板1702与IC封装1732之间。耦接部件1728和1730可以采用上述耦接部件1716的任何实施例的形式，并且IC封装1726和1732可以采用上述IC封装1720的任何实施例的形式。堆叠式封装结构1734可以根据本领域已知的任何堆叠式封装结构来配置。
图9是可以包括本文公开的一个或多微电子组件100的示例电气设备1800的框图。例如，电气设备1800的部件中的任何合适的部件可以包括本文公开的IC设备组件1700、IC设备1600或管芯1502中的一个或多个，并且可以布置在本文公开的微电子组件100中的任何微电子组件中。图9中示出了包括在电气设备1800中的多个部件，但是这些部件中的任何一个或多个可以被省略或复制，以适合于应用。在一些实施例中，包括在电气设备1800中的一些或全部部件可以附接到一个或多个主板。在一些实施例中，可以将这些部件中的一些或全部制造在单个片上系统(SoC)管芯上。
另外，在各种实施例中，电气设备1800可以不包括图9中所示的一个或多个部件，但是电气设备1800可以包括用于耦接到一个或多个部件的接口电路。例如，电气设备1800可以不包括显示设备1806，但是可以包括显示设备1806可以耦接到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备1800可以不包括音频输入设备1824或音频输出设备1808，但是可以包括音频输入设备1824或音频输出设备1808可以耦接到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备1800可以包括处理设备1802(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理设备1802可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(执行硬件内的密码算法的专用处理器)、服务器处理器或任何其他合适的处理设备。电气设备1800可以包括存储器1804，存储器1804本身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态RMA(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理设备1802共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态RAM(eDRAM)或自旋转移矩磁性RAM(STT-MRAM)。
在一些实施例中，电气设备1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为管理无线通信，以用于传输往来于电气设备1800的数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。
通信芯片1812可以实施多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修正版(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常被称为WiMAX网络，WiMAX是代表微波接入全球互操作的首字母缩写词，WiMAX是通过IEEE802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进HSPA(E-HSPA)或LTE网络进行操作。通信芯片1812可以根据增强型数据速率GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进型UTRAN(E-UTRAN)进行操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其派生物、以及被命名为3G、4G、5G及后续代的任何其他无线协议进行操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气设备1800可以包括天线1822，以便于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理有线通信，例如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙之类的较短距离无线通信，并且第二通信芯片1812可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他之类的较长距离无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气设备1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备1800的部件耦接到与电气设备1800分离的能量源(例如，AC线路电源)的电路。
电气设备1800可以包括显示设备1806(或如上所讨论的对应接口电路)。显示设备1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备1800可以包括音频输出设备1808(或如上所讨论的对应接口电路)。音频输出设备1808可以包括生成可听指示的任何设备，例如扬声器、耳机或耳塞。
电气设备1800可以包括音频输入设备1824(或如上所讨论的对应接口电路)。音频输入设备1824可以包括产生表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气设备1800可以包括GPS设备1818(或如上所讨论的对应接口电路)。如本领域已知的，GPS设备1818可以与基于卫星的系统通信，并且可以接收电气设备1800的位置。
电气设备1800可以包括其他输出设备1810(或如上所讨论的对应接口电路)。其他输出设备1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射器、或附加存储设备。
电气设备1800可以包括其他输入设备1820(或如上所讨论的对应接口电路)。其他输入设备1820的示例可以包括加速计、陀螺仪、罗盘、图像捕捉设备、键盘、诸如鼠标、指示笔、触摸板之类的光标控制设备、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
电气设备1800可以具有任何期望的形状因子，例如计算设备或手持、便携或移动计算设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴计算设备。在一些实施例中，电气设备1800可以是处理数据的任何其他电子设备。
以下段落提供了本文所公开的实施例的各种示例。
示例1是一种微电子组件，包括在第一电介质层中的管芯，管芯具有第一表面和相对的第二表面；以及嵌入式电容器，该电容器包括：在第一电介质层中的第一导电柱，第一导电柱具有第一端和相对的第二端；在第一电介质层中的第二导电柱，第二导电柱具有第一端和相对的第二端，其中，第一导电柱和第二导电柱形成电容器的第一极板；第二电介质层，在管芯的第二表面上并且在第一导电柱和第二导电柱的第二端上，其中，第二电介质层至少部分地沿着第一导电柱和第二导电柱的第一厚度延伸，从第二端朝向第一端逐渐变细；以及金属层，在第二电介质层上，其中，金属层至少部分地沿着第一导电柱和第二导电柱的第二厚度延伸，其中，第二厚度小于第一厚度，并且其中，金属层形成电容器的第二极板。
示例2可以包括示例1的主题，还可以指定管芯是第一管芯，并且还可以包括金属层上的再分布层(RDL)；以及在RDL上的第三电介质层中的第二管芯，其中，金属层经由RDL中的导电路径电耦接到第二管芯。
示例3可以包括示例1的主题，还可以指定管芯是第一管芯，并且还可以包括金属层上的再分布层(RDL)；以及在RDL上的第三电介质层中的第二管芯，其中，第一柱和第二柱的第二端经由RDL中的导电路径电耦接到第二管芯。
示例4可以包括示例1的主题，并且还可以包括在第一电介质层中的电耦接到金属层的第三导电柱。
示例5可以包括示例1的主题，并且还可以指定第二电介质层具有在80度与90度之间的锥度。
示例6可以包括示例1的主题，并且还可以包括封装衬底，其中，第一导电柱和第二导电柱的第一端电耦接到封装衬底。
示例7可以包括示例1的主题，并且还可以指定第二电介质层的材料包括高k电介质材料。
示例8可以包括示例1的主题，并且还可以指定第二电介质层的厚度在5纳米至1微米之间。
示例9可以包括示例1的主题，并且还可以指定金属层的材料包括金属、金属氧化物或金属合金中的一种或多种。
示例10可以包括示例1的主题，并且还可以指定金属层的厚度在10纳米与15微米之间。
示例11是一种用于集成电路(IC)设备的嵌入式电容器，包括：第一电容器极板，包括在第一电介质层中的第一导电柱，第一导电柱具有第一端和相对的第二端；在第一电介质层中的第二导电柱，第二导电柱具有第一端和相对的第二端；第二电介质层，在第一导电柱和第二导电柱的第二端上，其中，第二电介质层至少部分地沿着第一导电柱和第二导电柱的第一厚度延伸，从第二端朝向第一端逐渐变细；以及第二电容器极板，包括在第二电介质层上的金属层，其中，金属层至少部分地沿着第一导电柱和第二导电柱的第二厚度延伸，并且其中，第二厚度小于第一厚度。
示例12可以包括示例11的主题，并且还可以包括在第一电介质层中的电耦接到金属层的第三导电柱。
示例13可以包括示例11或12的主题，并且还可以指定第二电介质层具有在80度与90度之间的锥度。
示例14可以包括示例11-13中的任一项的主题，并且还可以指定第二电介质层的材料包括高k电介质材料。
示例15可以包括示例11-14中的任一项的主题，并且还可以指定第二电介质层的厚度在5纳米与1微米之间。
示例16可以包括示例11-15中的任一项的主题，并且还可以指定金属层的材料包括金属、金属氧化物或金属合金。
示例17可以包括示例11-16中的任一项的主题，并且还可以指定金属层的厚度在10纳米与15微米之间。
示例18可以包括示例11-17中的任一项的主题，并且还可以指定第一导电柱和第二导电柱的间距在100微米与500微米之间。
示例19可以包括示例11-18中的任一项的主题，并且还可以包括封装衬底，其中，第一导电柱和第二导电柱的第一端电耦接到封装衬底。
示例20是一种微电子组件，包括：嵌入式金属-绝缘体-金属(MIM)电容器，MIM电容器包括：在第一电介质层中的第一导电柱，第一导电柱具有第一端和相对的第二端，第一导电柱至少部分地由第一MIM堆叠体围绕，第一MIM堆叠体至少部分地沿着第一导电柱的厚度延伸，其中，第一MIM堆叠体包括第一金属层、在第一金属层上的第二电介质层、以及在第二电介质层上的第二金属层，其中，第一金属层电耦接到第一导电柱以形成第一电极，并且其中，第二金属层电耦接到第二导电柱的第二端以形成第二电极；以及在第一电介质层中的第二导电柱，第二导电柱具有第一端和相对的第二端，第二导电柱至少部分地被第二MIM堆叠体围绕，第二MIM堆叠体至少部分地沿第二导电柱的厚度延伸，其中，第二MIM堆叠体包括第三金属层、第三金属层上的第三电介质层、以及第三电介质层上的第四金属层，其中，第三金属层电耦接到第二导电柱以形成第三电极，并且其中，第四金属层电耦接到第一导电柱的第二端以形成第四电极。
示例21可以包括示例20的主题，并且还可以包括：在第一电介质层中的管芯，管芯具有第一表面和相对的第二表面；以及在第一电介质层上的第四电介质层，第四电介质层覆盖第一导电柱和第二导电柱的第二端、第一MIM堆叠体和第二MIM堆叠体、以及管芯的第二表面。
示例22可以包括示例21的主题，并且还可以指定管芯是第一管芯，并且还可以包括在第四电介质层上的再分布层(RDL)；以及在RDL上的第五电介质层中的第二管芯，其中，第一柱和第二柱的第二端经由RDL中的导电路径电耦接到第二管芯。
示例23可以包括示例20的主题，并且还可以指定第一MIM堆叠体和第二MIM堆叠体具有80度与90度之间的锥度。
示例24可以包括示例20的主题，并且还可以包括在第一导电柱和第二导电柱的第一端处的封装衬底，其中，第一导电柱和第二导电柱的第一端电耦接到封装衬底。
示例25可以包括示例20的主题，并且还可以指定第二电介质层的材料包括高k电介质材料。
示例26可以包括示例20的主题，并且还可以指定第二电介质层的厚度在5纳米与1微米之间。
示例27可以包括示例20的主题，并且还可以指定第三电介质层的材料包括高k电介质材料。
示例28可以包括示例20的主题，并且还可以指定第三电介质层的厚度在5纳米与1微米之间。
示例29可以包括示例22的主题，并且还可以指定第二管芯还耦接到第一管芯的第二表面。
示例30是一种制造微电子组件的方法，包括在第一电介质层中的第一导电柱和第二导电柱周围形成开口，其中，第一电介质层包括嵌入的第一管芯和多个导电柱，并且其中，开口是圆锥形的；在开口中以及第一导电柱、第二导电柱和第一管芯的顶表面上共形地沉积薄膜电介质材料；在薄膜电介质材料上图案化金属层；在金属层上形成再分布层；将第二管芯嵌入第二电介质层中，其中，第二电介质层在再分布层上；以及在第一导电柱和第二导电柱与第二管芯的顶表面之间形成第一互连。
示例31可以包括示例30的主题，并且还可以包括在第一管芯与第二管芯之间形成第二互连。
示例32可以包括示例30或31的主题，并且还可以包括将第一导电柱的底表面和第二导电柱的底表面耦接到封装衬底。
示例33是一种制造微电子组件的方法，包括在第一电介质层中的第一导电柱和第二导电柱周围形成开口，其中，第一电介质层包括嵌入的第一管芯和多个导电柱，并且其中，开口是圆锥形的；至少部分地围绕第一导电柱和第二导电柱共形沉积底部金属层；在底部金属层上共形沉积薄膜电介质材料；在薄膜电介质材料上共形沉积顶部金属层；在第一电介质层上沉积第二电介质层，其中，第二电介质层覆盖顶部金属层和第一管芯的顶表面；在第二电介质层上形成再分布层，其中，再分布层包括导电路径；将第二管芯嵌入第二电介质层中，其中，第二电介质层在再分布层上；以及在第一导电柱和第二导电柱与第二管芯的顶表面之间形成第一互连。
示例34可以包括示例33的主题，并且还可以包括在第一管芯与第二管芯之间形成第二互连。
示例35可以包括示例33或34的主题，并且还可以包括将第一导电柱的底表面和第二导电柱的底表面耦接到封装衬底。

Claims (20)

1.一种微电子组件，包括：
在第一电介质层中的管芯，所述管芯具有第一表面和相对的第二表面；以及
嵌入式电容器，所述电容器包括：
在所述第一电介质层中的第一导电柱，所述第一导电柱具有第一端和相对的第二端；
在所述第一电介质层中的第二导电柱，所述第二导电柱具有第一端和相对的第二端，其中，所述第一导电柱和所述第二导电柱形成所述电容器的第一极板；
第二电介质层，所述第二电介质层在所述管芯的所述第二表面上并且在所述第一导电柱和所述第二导电柱的所述第二端上，其中，所述第二电介质层至少部分地沿着所述第一导电柱和所述第二导电柱的第一厚度延伸，从所述第二端朝向所述第一端逐渐变细；以及
在所述第二电介质层上的金属层，其中，所述金属层至少部分地沿着所述第一导电柱和所述第二导电柱的第二厚度延伸，其中，所述第二厚度小于所述第一厚度，并且其中，所述金属层形成所述电容器的第二极板。
2.根据权利要求1所述的微电子组件，其中，所述管芯是第一管芯，并且所述微电子组件还包括：
所述金属层上的再分布层(RDL)；以及；
在所述RDL上的第三电介质层中的第二管芯，其中，所述金属层经由所述RDL中的导电路径电耦接到所述第二管芯。
3.根据权利要求1所述的微电子组件，其中，所述管芯是第一管芯，并且所述微电子组件还包括：
所述金属层上的再分布层(RDL)；以及
在所述RDL上的第三电介质层中的第二管芯，其中，所述第一柱和所述第二柱的所述第二端经由所述RDL中的导电路径电耦接到所述第二管芯。
4.根据权利要求1所述的微电子组件，还包括：
在所述第一电介质层中的电耦接到所述金属层的第三导电柱。
5.根据权利要求1-4中任一项所述的微电子组件，其中，所述第二电介质层具有在80度与90度之间的锥度。
6.根据权利要求1-4中任一项所述的微电子组件，还包括：
封装衬底，其中，所述第一导电柱和所述第二导电柱的所述第一端电耦接到所述封装衬底。
7.根据权利要求1-4中任一项所述的微电子组件，其中，所述第二电介质层的材料包括高k电介质材料。
8.根据权利要求1-4中任一项所述的微电子组件，其中，所述第二电介质层的厚度在5纳米与1微米之间。
9.根据权利要求1-4中任一项所述的微电子组件，其中，所述金属层的材料包括金属、金属氧化物或金属合金中的一种或多种。
10.根据权利要求1-4中任一项所述的微电子组件，其中，所述金属层的厚度在10纳米与15微米之间。
11.一种用于集成电路(IC)设备的嵌入式电容器，包括：
第一电容器极板，包括：
在第一电介质层中的第一导电柱，所述第一导电柱具有第一端和相对的第二端；
在所述第一电介质层中的第二导电柱，所述第二导电柱具有第一端和相对的第二端；
第二电介质层，所述第二电介质层在所述第一导电柱和所述第二导电柱的所述第二端上，其中，所述第二电介质层至少部分地沿着所述第一导电柱和所述第二导电柱的第一厚度延伸，从所述第二端朝向所述第一端逐渐变细；以及
第二电容器极板，所述第二电容器极板包括在所述第二电介质层上的金属层，其中，所述金属层至少部分地沿着所述第一导电柱和所述第二导电柱的第二厚度延伸，并且其中，所述第二厚度小于所述第一厚度。
12.根据权利要求11所述的嵌入式电容器，其中，所述第二电介质层具有在80度与90度之间的锥度。
13.根据权利要求11所述的嵌入式电容器，其中，所述第一导电柱和所述第二导电柱的间距在100微米与500微米之间。
14.根据权利要求11-13中任一项所述的嵌入式电容器，还包括：
在所述第一介电层中的电耦接到所述金属层的第三导电柱。
15.根据权利要求11-13中任一项所述的嵌入式电容器，还包括：
封装衬底，其中，所述第一导电柱和所述第二导电柱的所述第一端电耦接到所述封装衬底。
16.一种微电子组件，包括：
嵌入式金属-绝缘体-金属(MIM)电容器，所述MIM电容器包括：
在第一电介质层中的第一导电柱，所述第一导电柱具有第一端和相对的第二端，所述第一导电柱至少部分地由第一MIM堆叠体围绕，所述第一MIM堆叠体至少部分地沿着所述第一导电柱的厚度延伸，其中，所述第一MIM堆叠体包括第一金属层、在所述第一金属层上的第二电介质层、以及在所述第二电介质层上的第二金属层，其中，所述第一金属层电耦接到所述第一导电柱以形成第一电极，并且其中，所述第二金属层电耦接到所述第二导电柱的所述第二端以形成第二电极；以及
在所述第一电介质层中的第二导电柱，所述第二导电柱具有第一端和相对的第二端，所述第二导电柱至少部分地由第二MIM堆叠体围绕，所述第二MIM堆叠体至少部分地沿着所述第二导电柱的厚度延伸，其中，所述第二MIM堆叠体包括第三金属层、在所述第三金属层上的第三电介质层、以及在所述第三电介质层上的第四金属层，其中，所述第三金属层电耦接到所述第二导电柱以形成第三电极，并且其中，所述第四金属层电耦接到所述第一导电柱的所述第二端以形成第四电极。
17.根据权利要求16所述的微电子组件，还包括：
在所述第一电介质层中的管芯，所述管芯具有第一表面和相对的第二表面；以及
在所述第一电介质层上的第四电介质层，所述第四电介质层覆盖所述第一导电柱和所述第二导电柱的所述第二端、所述第一MIM堆叠体和所述第二MIM堆叠体、以及所述管芯的所述第二表面。
18.根据权利要求17所述的微电子组件，其中，所述管芯是第一管芯，并且所述微电子组件还包括：
在所述第四电介质层上的再分布层(RDL)；以及
在所述RDL上的第五电介质层中的第二管芯，其中，所述第一柱和所述第二柱的所述第二端经由所述RDL中的导电路径电耦接到所述第二管芯。
19.根据权利要求16-18中任一项所述的微电子组件，其中，所述第一MIM堆叠体和所述第二MIM堆叠体具有80度与90度之间的锥度。
20.根据权利要求16-18中任一项所述的微电子组件，还包括：
在所述第一导电柱和所述第二导电柱的所述第一端处的封装衬底，其中，所述第一导电柱和所述第二导电柱的所述第一端电耦接到所述封装衬底。
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