CN117581364A - 直接附接到电路板的微电子组件 - Google Patents

直接附接到电路板的微电子组件 Download PDF

Info

Publication number
CN117581364A
CN117581364A CN202280044320.XA CN202280044320A CN117581364A CN 117581364 A CN117581364 A CN 117581364A CN 202280044320 A CN202280044320 A CN 202280044320A CN 117581364 A CN117581364 A CN 117581364A
Authority
CN
China
Prior art keywords
conductive
die
rdl
layer
microns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280044320.XA
Other languages
English (en)
Inventor
S·加内桑
W·J·兰贝特
B·P·佩恩梅查
X·F·布吕诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN117581364A publication Critical patent/CN117581364A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32137—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/4909—Loop shape arrangement
    • H01L2224/49095—Loop shape arrangement parallel in plane
    • H01L2224/49096—Loop shape arrangement parallel in plane horizontal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49174—Stacked arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本文公开了微电子组件、相关的装置和方法。在一些实施例中，一种微电子组件可以包括：第一重新分布层(RDL)，所述第一RDL具有第一表面、相对的第二表面、以及第一和第二表面之间的第一导电通路，第一表面具有第一导电接触部，第一导电接触部具有170微米和400微米之间的第一间距；第一RDL上的第一层中的第一管芯和导电柱；第一层上的第二RDL，第二RDL具有第一表面、相对的第二表面以及第一和第二表面之间的第二导电通路，第二表面具有第二导电接触部，第二导电接触部具有18微米和150微米之间的第二间距；以及第二RDL上的第二层中的第二管芯，第二管芯经由第一导电通路、导电柱、第二导电通路、以及第二导电接触部电耦接到第一导电接触部。

Description

直接附接到电路板的微电子组件
相关申请的交叉引用
本申请要求享有2021年9月15日提交的发明名称为“MICROELECTRONICASSEMBLIES WITH DIRECT ATTACH TO CIRCUIT BOARDS”的美国非临时申请No.17/476,301的权益，并且据此通过引用将该美国非临时申请的内容全文并入本文中，以用于所有目的。
背景技术
集成电路(IC)装置(例如，管芯)通常在多管芯IC封装中耦接在一起，以集成各种特征或功能，并且便于与其他部件(例如，封装衬底)的连接。然而，当前用于将集成电路装置直接耦接到电路板的技术受限于制造、装置尺寸和互连拥塞，这可能会影响成本和实施。
附图说明
通过以下详细描述并结合附图，将容易理解实施例。为了便于该描述，类似的附图标记表示类似的结构元件。在附图的各个图中通过示例的方式而非限制的方式示出了各实施例。
图1是根据各个实施例的示例性微电子组件的侧视截面图。
图2是根据各个实施例的示例性微电子组件的侧视截面图。
图3A-3G是根据各个实施例的用于制造图1的微电子组件的示例性过程中各个阶段的侧视截面图。
图4A-4I是根据各个实施例的用于制造图2的微电子组件的示例性过程中各个阶段的侧视截面图。
图5是根据本文公开的任一实施例的可以包括在微电子组件中的晶圆和管芯的顶视图。
图6是根据本文公开的任一实施例的可以包括在微电子组件中的IC装置的截面侧视图。
图7是根据本文公开的任一实施例的可以包括微电子组件的IC装置组件的截面侧视图。
图8是根据本文公开的任一实施例的可以包括微电子组件的示例性电气装置的框图。
具体实施方式
本文公开了微电子组件、相关的装置和方法。例如，在一些实施例中，一种微电子组件可以包括：第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及第一和第二表面之间的第一导电通路，其中，第一RDL的第一表面包括具有170微米和400微米之间的第一间距的第一导电接触部；第一层中的第一管芯，其中，第一层在第一RDL的第二表面上；第一层中的导电柱(conductive pillar)；第一层上的第二RDL，第二RDL具有第一表面、相对的第二表面、以及第一和第二表面之间的第二导电通路，其中，第二RDL的第二表面包括具有18微米和150微米之间的第二间距的第二导电接触部；以及第二RDL上的第二层中的第二管芯，其中，第二管芯电耦接到第二导电接触部，并且经由第一RDL中的第一导电通路、导电柱、第二RDL中的第二导电通路、以及第二导电接触部电耦接到第一导电接触部。
在多管芯IC封装中的两个或更多个管芯之间传递大量的信号是有挑战性的，因为此类管芯的尺寸越来越小并且堆叠管芯的使用越来越多。对于堆叠具有不同间距的管芯而言，这变得更加困难，因为必须要解决接合界面处互连间距的不一致问题。对减小IC封装尺寸(包括减小总厚度)的期望依旧是增大复杂性的另一个因素。IC管芯常规上被耦接到封装衬底以实现机械稳定性并且便于连接到其他部件，例如电路板。封装衬底通常较厚，在几十或几百微米(micron)的量级上，从而导致最终封装很厚(即，导致封装具有较大的z高度)。此外，因为此类管芯的尺寸越来越小、热约束以及电力输送约束等，在多管芯IC封装中的电路板和多个管芯之间经由封装衬底传递大量的信号是有挑战性的。本文所公开的实施例中的各个实施例可以帮助实现多管芯IC封装与电路板的直接附接(例如，在电路板和多管芯IC封装之间没有封装衬底而进行附接)。本文所公开的实施例中的各个实施例可以帮助相对于常规方式以更低成本和更大的设计灵活性实现多个IC管芯与电路板的直接附接。本文所公开的微电子组件中的各个微电子组件都可以呈现出个体管芯的改进性能、更好的电力输送和更快的信号速度，同时相对于常规方式减小了封装的总厚度。
在下面的具体实施方式当中，将参考构成了其组成部分的附图，在附图中，始终以类似的附图标记表示类似的部分，并且在附图中以举例说明的方式示出了可以实践的实施例。应当理解，可以采用其他实施例，并且可以做出结构或逻辑上的改变，而不脱离本公开的范围。因此，不应以限制性意义来理解下面的具体实施方式。
可以按照对理解所主张保护的主题最有帮助的方式将各个操作描述为多个分立的顺次动作或者操作。然而，不应将描述顺序解释为暗示这些操作必然是顺序相关的。具体而言，可以不按照呈现的顺序执行这些操作。可以按照与所述实施例不同的顺序执行所述操作。在额外的实施例中，各个额外操作可以被执行和/或所述操作可以被省略。
出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图未必是按比例绘制的。尽管很多附图示出了具有平坦壁和直角拐角的直线结构，但这仅仅是为了便于举例，并且利用这些技术制造的实际装置将呈现出圆角、表面粗糙度和其他特征。
说明书使用了短语“在一实施例中”或“在实施例中”，它们均可以指一个或多个相同或不同的实施例。此外，结合本公开的实施例所使用的术语“包括”、“包含”、“具有”等是同义的。如本文所使用的，“封装”和“IC封装”是同义的，就如同“管芯”和“IC管芯”也是同义的。本文可以使用术语“顶部”和“底部”以解释附图的各个特征，但这些术语只是为了便于论述，而不暗示期望或需要的取向。如本文所使用的，术语“绝缘”表示“电绝缘”，除非另作说明。在整个说明书和权利要求中，术语“耦接”表示直接或间接连接，例如被连接物体之间的直接电、机械或磁连接，或通过一个或多个无源或有源居间装置的间接连接。“一”、“一个”和“所述”的含义包括复数个引述对象。“在……中”的含义包括“在……内”和“在……上”。除非另行指出，否则采用“第一”、“第二”、“第三”等序数形容词描述共同对象只是表明正在引述类似对象的不同实例，而不是意欲暗示如此描述的对象必须处于给定的顺序，无论是时间顺序、空间顺序、等级顺序或任何其他方式的顺序。
在用于描述尺寸范围时，短语“X和Y之间”表示包括X和Y的范围。为了方便起见，短语“图3”可以用于指图3A-3G的附图集合，短语“图4”可以用于指图4A-4I的附图集合，等等。尽管可能在本文中以单数形式提到特定元件，但这样的元件可以包括多个子元件。例如，“绝缘材料”可以包括一种或多种绝缘材料。
图1是根据各个实施例的示例性微电子组件的侧视截面图。微电子组件100可以包括多层管芯子组件104，多层管芯子组件具有RDL 148和管芯复合物到板(die-complex-to-board，DCTB)互连150。如本文所使用的，术语“多层管芯子组件”104可以指一种复合管芯，其具有：两个或更多个堆叠的电介质层，其中，一个或多个管芯位于每层中；以及连接所述一个或多个管芯(包括非相邻层中的管芯)的导电互连和/或导电通路。如本文所使用的，术语“多层管芯子组件”和“复合管芯”可以被互换使用。多层管芯子组件104可以包括第一表面170-1和相对的第二表面170-2。如图1所示，多层管芯子组件104可以包括：在底表面(例如，在第一表面170-1)上具有DCTB互连150的第一RDL 148-1、第一RDL 148-1上的具有管芯114-1和导电柱152的第一层104-1、第一层104-1上的第二RDL 148-2、以及第二RDL 148-2上的具有管芯114-2和管芯114-3的第二层104-2。如本文所使用的，DCTB互连150可以包括第一RDL 148-1的底表面上的导电接触部172，并且还可以包括焊料134或其他互连结构，并且还可以包括电路板102的表面上的导电接触部136。多层管芯子组件104可以经由DCTB互连150耦接到电路板102。
本文所公开的DCTB互连150可以采取任何适当形式，包括用于球网格阵列布置的焊球、引脚网格阵列布置中的引脚或连接盘网格阵列布置中的连接盘(land)。在一些实施例中，DCTB互连150可以包括焊料134(例如，受到热回流以形成互连的焊料凸块或焊球)，如图所示。在一些实施例中，DCTB互连150可以包括各向异性导电材料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括散布在非导电材料中的导电材料。在一些实施例中，DCTB互连的间距128可以在170微米和400微米之间。如本文所使用的，DCTB互连150可以包括第一RDL 148-1的底表面上的导电接触部172，并且还可以包括焊料134或其他互连结构，并且还可以包括电路板102的表面上的导电接触部136。多层管芯子组件104可以经由DCTB互连150耦接到电路板102。
管芯114-1可以包括管芯114-1的底表面上的一组导电接触部122和管芯114-1的顶表面上的一组导电接触部124。管芯114-2、114-3可以包括管芯114-2、114-3的底表面上的一组导电接触部122。管芯114可以包括其他导电通路(例如，包括线和过孔)和/或耦接到管芯114的表面上的相应导电接触部(例如，导电接触部122、124)的其他电路(未示出)。第二层104-2中的管芯114-2、114-3可以耦接到导电柱152以形成多级(ML)互连。具体地，管芯114-2、114-3可以经由第一RDL 148-1和第二RDL 148-2中的导电柱152和导电通路196耦接到电路板102。ML互连可以是电力输送互连或高速信号互连。如本文所使用的，术语“ML互连”可以指包括位于第一部件和第二部件之间的导电柱的互连，其中，第一部件和第二部件不在相邻层中，或者可以指跨越一个或多个层的互连(例如，第一层中的第一管芯和第三层中的第二管芯之间的互连，或封装衬底和第二层中的管芯之间的互连)。
如本文所使用的，“导电接触部”可以指在不同部件之间充当电界面的导电材料(例如，金属)部分(例如，作为互连的一部分)；导电接触部可以凹入在部件表面中，与部件表面平齐或延伸离开部件表面，并可以采取任何适当形式(例如，导电焊盘或插座，或导电线或过孔的部分)。在一般意义上，“互连”指在两个其他元件之间提供物理连接的任何元件。例如，电互连提供两个电部件之间的电连接，从而便于它们之间的电信号传递；光互连提供两个光部件之间的光连接，从而便于它们之间的光信号传递。如本文所使用的，电互连和光互连两者都包括在术语“互连”中。在文本中，正被描述的互连的性质应当参考与其相关联的信号介质来加以理解。于是，当参考电子装置(例如，使用电信号进行操作的IC)使用术语“互连”时，术语“互连”描述由导电材料形成的用于提供通往与该IC相关联的一个或多个元件的电连接或/和各种此类元件之间的电连接的元件。在这样的情况下，术语“互连”既可以指导电迹线(有时又称为“金属迹线”、“线”、“金属线”、“线路”、“金属线路”、“沟槽”或“金属沟槽”)，又可以指导电过孔(有时又称为“过孔”或“金属过孔”)。有时，导电迹线和过孔可以分别称为“导电迹线”和“导电过孔”，以强调这些元件包括诸如金属之类的导电材料的事实。同样，当参考对光信号操作的装置(例如，光子IC(PIC))使用“互连”时，“互连”也可以描述由传导光的材料形成的用于提供通往与PIC相关联的一个或多个元件的光连接的任何元件。在这样的情况下，术语“互连”可以指光波导(例如，引导和约束光波的结构)，包括光纤、分光器、光组合器、光耦接器和光过孔。
RDL 148(例如，第一RDL 148-1和第二RDL 148-2)可以包括绝缘材料(例如，形成为多层的电介质材料，如本领域中已知的)和穿过电介质材料(例如，包括导电迹线和/或导电过孔，如图所示)的一个或多个导电通路196(例如，第一RDL 148-1中的导电通路196-1和第二RDL 148-2中的导电通路196-2)。RDL 148可以包括RDL 148的底表面上的一组导电接触部172和RDL 148的顶表面上的一组导电接触部174。在一些实施例中，RDL 148的绝缘材料可以由电介质材料、双马来酰亚胺三嗪(bismaleimide triazine，BT)树脂、聚酰亚胺材料、环氧树脂材料(例如，玻璃增强环氧树脂基质材料、环氧树脂构建膜等)、模制材料、基于氧化物的材料(例如，二氧化硅或旋涂氧化物)或低k和超低k电介质(例如，掺碳的电介质、掺氟的电介质、多孔电介质和有机聚合物电介质)构成。
如针对管芯114-1所示，管芯114-1的底表面上的导电接触部122可以通过管芯到RDL(DTRDL)互连155-1电和机械耦接至第一RDL 148-1的顶表面上的导电接触部174。在一些实施例中，DTRDL互连155-1的间距125在40微米和150微米之间。如针对管芯114-2、114-3所示，管芯114-2、114-3的底表面上的导电接触部122可以分别通过DTRDL互连155-2、155-3电和机械耦接至第二RDL 148-2的顶表面上的导电接触部174。在一些实施例中，DTRDL互连155-2的间距126可以在18微米和150微米之间。在一些实施例中，DTRDL互连155-3的间距129可以在18微米和150微米之间。在一些实施例中，DTRDL互连155-2的间距126可以等于DTRDL互连155-3的间距129。在一些实施例中，DTRDL互连155-2的间距126可以与DTRDL互连155-3的间距129不同。RDL 148经由导电通路196可以提供向DCTB互连150扇出DTRDL互连155的能力。可以使用任何适当的技术来形成本文所公开的DTRDL互连155，例如镀敷技术、焊接技术或各向异性导电材料技术。如针对管芯114-2、114-3所示，管芯114-2、114-3的底表面上的导电接触部122可以经由第二RDL 148-2中的导电通路196-2和导电接触部172、174电耦接到第一层104-1中的导电柱152。在一些实施例中，第一RDL 148-1的顶表面上的导电接触部174和/或第二RDL 148-2的底表面上的导电接触部172可以通过非焊料互连(例如，金属到金属互连)耦接到导电柱152。
本文所公开的管芯114可以包括绝缘材料(例如，形成为多层的电介质材料，如本领域中已知的)以及穿过绝缘材料形成的多个导电通路。在一些实施例中，管芯114的绝缘材料可以包括电介质材料，例如二氧化硅、氮化硅、氮氧化物、聚酰亚胺材料、玻璃增强环氧树脂基质材料或低k或超低k电介质(例如，掺碳的电介质、掺氟的电介质、多孔电介质、有机聚合物电介质、光可成像电介质和/或基于苯并环丁烯的聚合物)。在一些实施例中，管芯114的绝缘材料可以包括半导体材料，例如硅、锗、或III-V族材料(例如，氮化镓)以及一种或多种附加材料。例如，绝缘材料可以包括氧化硅或氮化硅。管芯114中的导电通路可以包括导电迹线和/或导电过孔，并可以通过任何适当方式连接管芯114中的任何导电接触部(例如，连接管芯114的同一表面或不同表面上的多个导电接触部)。下文参考图6论述可以在本文所公开的管芯114中包括的示例结构。视情况而定，管芯114中的导电通路可以由衬层材料作为边界，该衬层材料例如是粘附衬层和/或阻挡衬层(barrier liner)。在一些实施例中，管芯114为晶圆。在一些实施例中，管芯114是单片硅、扇出或扇入封装管芯或管芯堆叠体(例如，堆叠的晶圆、堆叠的管芯或多层堆叠管芯)。
在一些实施例中，管芯114-1可以包括导电通路，以往来于微电子组件100中包括的其他管芯114传送电力、地、和/或信号。例如，管芯114-1可以包括TSV(未示出)(TSV包括导电材料过孔，例如金属过孔，其由阻挡氧化物与周围的硅或其他半导体材料隔离)或其他导电通路，通过该其他导电通路可以在电路板102与管芯114-1的“顶部”上的一个或多个管芯114(例如，在图1的实施例中，管芯114-2和/或管芯114-3)之间传输电力、地、和/或信号。在一些实施例中，管芯114-1可以不向管芯114-2和114-3传送电力和/或地；相反，管芯114-2、114-3可以通过ML互连(例如，经由导电接触部122和导电柱152)直接耦接到电路板102中的电力线和/或地线。在一些实施例中，第一层104-1中的管芯114-1(本文中也称为“基础管芯”、“中介层(interposer)管芯”或“桥接管芯”)可以比第二层104-2中的管芯114-2、114-3厚。在一些实施例中，管芯114可以跨越多层管芯子组件104的多个层(例如，可以跨越第一层104-1和第二RDL 148-2)。在一些实施例中，管芯114-1可以是存储器装置(例如，如下文结合图5的管芯1502所述)、高频串行器和解串行器(Ser Des)，例如高速外围部件互连(PCI)。在一些实施例中，管芯114-1可以是嵌入式多管芯互连桥(EMIB)、处理管芯、射频芯片、电力转换器、网络处理器、工作负载加速器或安全加密器。在一些实施例中，管芯114-2和/或管芯114-3可以是处理管芯。
多层管芯子组件104可以包括绝缘材料133(例如，形成为多层的电介质材料，如本领域中已知的)以形成多个层并且在层中嵌入一个或多个管芯。具体地，第一管芯114-1和导电柱152可以嵌入第一层104-1中的绝缘材料133中，第二和第三管芯114-2、114-3可以嵌入第二层104-2中的绝缘材料133中。在一些实施例中，多层管芯子组件104的绝缘材料133可以是电介质材料，例如有机电介质材料、4级防火材料(FR-4)、双马来酰亚胺三嗪(BT)树脂、聚酰亚胺材料、玻璃增强环氧基质材料或低k和超低k电介质(例如，掺碳的电介质、掺氟的电介质、多孔电介质和有机聚合物电介质)。在一些实施例中，管芯114可以嵌入异质电介质中，例如堆叠的电介质层(例如，不同无机电介质的交替层)。在一些实施例中，多层管芯子组件104的绝缘材料133可以是模制材料，例如具有无机硅石颗粒的有机聚合物。多层管芯子组件104可以包括一个或多个穿过电介质材料的ML互连(例如，包括导电过孔和/或导电柱，如图所示)。多层管芯子组件104可以具有任何适当尺寸。例如，在一些实施例中，多层管芯子组件104的厚度可以在100μm和2000μm之间。在一些实施例中，多层管芯子组件104可以包括复合管芯，例如堆叠的管芯。多层管芯子组件104可以具有任何适当数量的层、任何适当数量的管芯、任何适当的管芯布置、以及任何适当数量的RDL。例如，在一些实施例中，多层管芯子组件104可以具有3层和20层之间的管芯。在一些实施例中，多层管芯子组件104可以包括其中具有2和50个之间的管芯的层。在一些实施例中，多层管芯子组件104可以包括三个或更多个RDL。
电路板102可以包括绝缘材料(例如，形成为多层的电介质材料，如本领域中已知的)和一个或多个导电通路(例如，包括导电迹线和/或导电过孔，如图所示)以穿过电介质材料传送电力、地和信号。在一些实施例中，电路板可以是主板或印刷电路板(PCB)，并且可以是第三方电路板。在一些实施例中，电路板102的绝缘材料可以是电介质材料，例如有机电介质材料、4级防火材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧基质材料、具有无机填料的有机电介质或低k和超低k电介质(例如，掺碳的电介质、掺氟的电介质、多孔电介质和有机聚合物电介质)。具体而言，当使用标准PCB工艺形成电路板102时，电路板102可以包括FR-4，并且可以由FR-4的构建层分隔的图案化铜片形成电路板102中的导电通路。视情况而定，电路板102中的导电通路可以由衬层材料作为边界，衬层材料例如是粘附衬层和/或阻挡衬层。在一些实施例中，可以利用光刻限定的过孔封装工艺来形成电路板102。在一些实施例中，可以使用标准有机封装制造工艺来制造电路板102，并由此电路板102可以采取有机封装的形式。在一些实施例中，电路板102可以是通过在电介质材料上层压或旋涂并通过激光钻孔和镀敷生成导电过孔和线而形成于面板载体上的一组重新分布层。在一些实施例中，可以使用任何适当技术(例如，重新分布层技术)在可去除载体上形成电路板102。可以使用本领域中已知的任何方法来制造电路板102，并且为了简洁起见，本文将不再更详细地论述这样的方法。
在一些实施例中，电路板102可以是低密度介质，并且管芯114可以是高密度介质或具有含高密度介质的区域。如本文所使用的，术语“低密度”和“高密度”是相对术语，用于表示：低密度介质中的导电通路(例如，包括导电互连、导电线和导电过孔)比高密度介质中的导电通路大和/或具有比高密度介质中的导电通路大的间距。在一些实施例中，可以使用改进的半加性工艺或具有高级光刻的半加性构建工艺(具有通过高级激光或光刻工艺形成的小型垂直互连特征)来制造高密度介质，而低密度介质可以是使用标准PCB工艺(例如，标准减性工艺，使用蚀刻化学物质去除不希望的铜区域，并具有通过标准激光工艺形成的粗糙垂直互连特征)制造的PCB。在其他实施例中，可以使用半导体制造工艺(例如，单镶嵌工艺或双镶嵌工艺)来制造高密度介质。在一些实施例中，可以在管芯114-2、114-3的顶表面上设置额外的管芯。在一些实施例中，可以在管芯114-2、114-3的顶表面上设置额外的部件。可以在电路板102的顶表面或底表面上设置额外的无源部件，例如表面安装电阻器、电容器和/或电感器。
图1的微电子组件100还可以包括底填材料127。在一些实施例中，底填材料127可以在相关联的DTRDL互连155-1周围在管芯114-1与第一RDL 148-1之间和/或在相关联的DTRDL互连155-2、155-3周围在管芯114-2、114-3与第二RDL 148-2之间延伸。底填材料127可以是绝缘材料，例如适合的环氧树脂材料。在一些实施例中，底填材料127可以包括毛细底填物、非导电膜(NCF)或模制底填物。在一些实施例中，底填材料127可以包括环氧树脂助焊剂(epoxy flux)，在形成DTRDL互连155时，环氧树脂助焊剂辅助将管芯114-1焊接到电路板102，并且然后聚合并包封DTRDL互连155。可以将底填材料127选择为具有可缓解或最小化管芯114和RDL 148之间因微电子组件100中的不均匀热膨胀导致的应力的热膨胀系数(CTE)。在一些实施例中，底填材料127的CTE所具有的值可以在管芯114的CTE(例如，管芯114的电介质材料的CTE)和RDL 148的CTE中间。
尽管图1绘示了多层管芯子组件104具有特定数量的耦接到电路板102和其他管芯114的管芯114，但这一数量和布置仅仅是例示性的，并且多层管芯子组件104可以包括任何期望数量和布置的耦接到电路板102的管芯114。尽管图1将管芯114-1示为双面管芯并且将管芯114-2、114-3示为单面管芯，但管芯114可以是单面或双面管芯，并且可以是单间距管芯或混合间距管芯。在一些实施例中，可以在管芯114-2和/或114-3的顶表面上设置额外的部件。在这种语境中，双面管芯是指在两个表面上都具有连接的管芯。在一些实施例中，双面管芯可以包括穿硅过孔(TSV)以在两个表面上形成连接。双面管芯的有源表面(其是包含一个或多个有源装置和大多数互连的表面)可以根据设计和电气要求而面向任一方向。
附图中的其他图中包括了图1的微电子组件100的很多元件；在论述这些附图时，不重复对这些元件的论述，并且这些元件中的任何元件可以采取本文所公开的任何形式。另外，图1中将多个元件示为包括在微电子组件100中，但在微电子组件100中可以没有这些元件中的多个元件。例如，在各个实施例中，可以不包括底填材料127和电路板102。在一些实施例中，本文所公开的微电子组件100的各个微电子组件可以充当其中包括具有不同功能的多个管芯114的系统级封装(SiP)。在这样的实施例中，微电子组件100可以被称为SiP。
图2是根据各个实施例的示例性微电子组件的侧视截面图。微电子组件100可以包括多层管芯子组件104，多层管芯子组件具有RDL 148、DCTB互连150和第三方封装106。多层管芯子组件104可以包括第一表面170-1和相对的第二表面170-2。如图2所示，多层管芯子组件104可以包括：在底表面上(例如，在第一表面170-1处)具有DCTB互连150的第一RDL148-1；第一RDL 148-1上的具有管芯114-1和第一导电柱152的第一层104-1；第一层104-1上的第二RDL 148-2；第二RDL 148-2上的具有管芯114-2、管芯114-3和第二导电柱的第二层104-2；以及第二层上并且电耦接到第二导电柱的第三方封装。多层管芯子组件104可以经由DCTB互连150耦接到电路板102。第三方封装106可以包括封装中存储器，例如低功率存储器封装或5G调制解调器。例如，第三方封装106可以包括衬底层108上并且嵌入模制材料109中的第一存储器装置103-1和第二存储器装置103-2(例如，举例而言，存储器装置，如动态随机存取存储器(DRAM))，其中，模制材料109通过粘合剂107耦接到第二层104-2的顶表面，并且第一存储器装置103-1和第二存储器装置103-2经由引线键合111和焊料互连157电耦接到第二导电柱。
可以使用任何适当的技术来制造本文所公开的微电子组件100。例如，图3A-3G是根据各个实施例的用于制造图1的微电子组件100的示例性过程中各个阶段的侧视截面图。尽管下面参考图3A-3G(以及表示制造过程的任何其他附图)所论述的操作是按照特定顺序示出的，但可以按照任何适当顺序执行这些操作。此外，也可以执行未示出的附加操作而不脱离本公开的范围。而且，可以根据本公开来修改本文结合图3A-3G所论述的操作中的各个操作，以制造本文公开的微电子组件100中的其他微电子组件。
图3A示出了在载体105上形成第一RDL 148-1之后的组件。载体105可以包括用于在制造操作期间提供机械稳定性的任何适当材料，并且在一些实施例中，载体105可以包括半导体晶圆(例如，硅晶圆)或玻璃(例如，玻璃面板)。第一RDL 148-1可以包括第一RDL148-1的底表面上的导电接触部172和第一RDL 148-1的顶表面上的导电接触部174之间的导电通路196-1。可以使用任何适当技术(例如，PCB技术或重新分布层技术)来制造第一RDL148-1。
图3B示出了在第一RDL 148-1的顶表面上沉积导电材料(例如，铜)以生成导电柱152之后的组件。可以使用任何适当技术(例如，光刻工艺或加性工艺，例如冷喷镀或3维打印)来形成导电柱152。导电柱152可以具有任何适当的尺寸。在一些实施例中，导电柱152可以跨越一个或多个层。例如，在一些实施例中，个体导电柱152可以具有0.5：1和4：1之间(例如，1：1和3：1之间)的高宽比(高度：直径)。在一些实施例中，个体导电柱152可以具有10微米和1000微米之间的直径(例如，截面)。例如，个体导电柱152可以具有50微米和150微米之间的直径。在一些实施例中，个体导电柱152可以具有50微米和150微米之间的高度(例如，z高度或厚度)。在一些实施例中，导电柱152具有75微米和150微米之间的间距。导电柱152可以具有任何适当的截面形状，例如，正方形、三角形和椭圆形、等等。
图3C示出了在第一RDL 148-1的顶表面上放置管芯114-1并形成第一DTRDL互连155-1之后的组件。可以使用任何适当的方法(例如，自动化拾取放置)来放置管芯114-1。管芯114-1可以包括底表面上的一组第一导电接触部122和顶表面上的一组第二导电接触部124。可以在管芯114-1上形成额外的金属迹线和/或小柱151。在一些实施例中，可以在载体105上放置管芯114-1、金属迹线和/或小柱151之前在管芯114-1上形成金属迹线和/或小柱151。在一些实施例中，第一DTRDL互连155-1可以包括焊料。在这样的实施例中，可以对图3C的组件进行焊料回流工艺，在焊料回流工艺期间，第一DTRDL互连155-1的焊料部件熔化并接合，以将管芯114-1机械和电耦接到第一RDL 148-1的顶表面。
图3D示出了在管芯114-1和导电柱152上和周围沉积绝缘材料133之后的组件。绝缘材料133可以是模制材料，例如具有无机硅石颗粒的有机聚合物、环氧树脂材料或硅和氮材料(例如，氮化硅的形式)。在一些实施例中，绝缘材料133是电介质材料。在一些实施例中，电介质材料可以包括有机电介质材料、4级防火材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧基质材料或低k和超低k电介质(例如，掺碳的电介质、掺氟的电介质、多孔电介质和有机聚合物电介质)。可以使用任何适当的工艺来形成绝缘材料133，该适当的工艺包括层压或狭缝涂布(slit coating)和固化。在一些实施例中，绝缘材料133可以以液体形式进行配给，从而四处流动并符合部件和金属化部的各种形状，并且接下来，可以对绝缘材料133进行工艺，例如固化，该工艺使绝缘材料133固化。在一些实施例中，一开始可以在管芯114-1和导电柱152上和上方沉积绝缘材料133，然后对绝缘材料133向回抛光，以暴露管芯114-1和导电柱152上的小柱151的顶表面。如果绝缘材料133被形成为完全覆盖管芯114-1和导电柱152，则可以使用任何适当技术去除绝缘材料133，该任何适当技术包括研磨或蚀刻，例如湿法蚀刻、干法蚀刻(例如，等离子体蚀刻)、湿法喷射(wet blast)或激光烧蚀(例如，使用准分子激光)。在一些实施例中，可以使绝缘材料133的厚度最小化以减少所需的蚀刻时间。在一些实施例中，可以使用任何适当工艺(例如，化学机械抛光(CMP))对绝缘材料133的顶表面进行平坦化。在一些实施例中，可以在沉积绝缘材料133之前在DTRDL互连155-1周围配给底填材料127。在一些实施例中，可以省去DTRDL互连155-1周围的底填材料127。
图3E示出了在图3D的组件的顶表面上形成第二RDL 148-2之后的组件。第二RDL148-2可以包括第二RDL 148-2的底表面上的导电接触部172和第二RDL 148-2的顶表面上的导电接触部174之间的导电通路196-2。可以使用任何适当技术(例如，PCB技术或重新分布层技术)来制造第二RDL 148-2。
图3F示出了在图3E的组件的顶表面上放置管芯114-2、114-3，形成第二和第三DTRDL互连155-2、155-3，并在管芯114-2、114-3上和周围沉积绝缘材料133之后的组件。可以使用任何适当的方法(例如，自动化拾取放置)来放置管芯114-2、114-3。管芯114-2、114-3可以包括底表面上的一组第一导电接触部122。在一些实施例中，第二和第三DTRDL互连155-2、155-3可以包括焊料。在这样的实施例中，可以对图3F的组件进行焊料回流工艺，在焊料回流工艺期间，第二和第三DTRDL互连155-2、155-3的焊料部件熔化并接合，以将管芯114-2、114-3机械和电耦接到第二RDL 148-2的顶表面。绝缘材料133可以包括任何适当材料，并且可以使用任何适当工艺形成和去除绝缘材料133，该任何适当工艺包括如上文参考图3D所述的那些工艺。在一些实施例中，第一层104-1中的绝缘材料133(例如，在图3D中沉积)是与第二层104-2中的绝缘材料133(例如，在图3F中沉积)不同的材料。在一些实施例中，第一层104-1中的绝缘材料133(例如，在图3D中沉积)是与第二层104-2中的绝缘材料133(例如，在图3F中沉积)相同的材料。在一些实施例中，可以在沉积绝缘材料133之前在第二和第三DTRDL互连155-2、155-3周围配给底填材料127。在一些实施例中，可以省去第二和第三DTRDL互连155-2、155-3周围的底填材料127。
图3G示出了在去除载体105并执行修整操作(finishing operation)，例如在底表面上(例如，在第一表面170-1处)沉积阻焊剂(未示出)并沉积焊料134之后的组件。在一些实施例中，可以在去除载体105之后形成第一RDL 148-1的底表面上的导电接触部172。如果一起制造多个组件，则可以在去除载体105之后对组件进行切单。图3G的组件自身可以是微电子组件100，如图所示。可以对图3G的微电子组件100执行进一步的制造操作以形成其他微电子组件100；例如，可以使用焊料134将图3G的微电子组件100经由DCTB互连150耦接到电路板102，这类似于图1的微电子组件100。
图4A-4I是根据各个实施例的用于制造图2的微电子组件的示例性过程中各个阶段的侧视截面图。图4A示出了在载体105上形成第一RDL 148-1之后的组件。载体105可以包括用于在制造操作期间提供机械稳定性的任何适当材料，并且在一些实施例中，载体105可以包括半导体晶圆(例如，硅晶圆)或玻璃(例如，玻璃面板)。第一RDL 148-1可以包括第一RDL 148-1的底表面上的导电接触部172和第一RDL 148-1的顶表面上的导电接触部174之间的导电通路196-1。可以使用任何适当技术(例如，PCB技术或重新分布层技术)来制造第一RDL 148-1。
图4B示出了在第一RDL 148-1的顶表面上沉积导电材料(例如，铜)以生成第一导电柱152-1，在第一RDL 148-1的顶表面上放置管芯114-1并形成第一DTRDL互连155-1之后的组件。可以使用任何适当技术(例如，光刻工艺或加性工艺，例如冷喷镀或3维打印)来形成第一导电柱152-1。第一导电柱152-1可以具有任何适当的尺寸，如上文参考图3中的导电柱152所述。可以使用任何适当的方法(例如，自动化拾取放置)来放置管芯114-1。管芯114-1可以包括底表面上的一组第一导电接触部122和顶表面上的一组第二导电接触部124。可以在管芯114-1上形成额外的金属迹线和/或小柱151。在一些实施例中，可以在载体105上放置管芯114-1、金属迹线和/或小柱151之前在管芯114-1上形成金属迹线和/或小柱151。在一些实施例中，第一DTRDL互连155-1可以包括焊料。在这样的实施例中，可以对图4B的组件进行焊料回流工艺，在焊料回流工艺期间，第一DTRDL互连155-1的焊料部件熔化并接合，以将管芯114-1机械和电耦接到第一RDL 148-1的顶表面。
图4C示出了在管芯114-1和第一导电柱152-1上和周围沉积绝缘材料133之后的组件。绝缘材料133可以包括任何适当材料，并且可以使用任何适当工艺形成和去除绝缘材料133，包括如上文参考图3所述的示例。在一些实施例中，可以在沉积绝缘材料133之前在DTRDL互连155-1周围配给底填材料127。在一些实施例中，可以省去DTRDL互连155-1周围的底填材料127。
图4D示出了在图4C的组件的顶表面上形成第二RDL 148-2之后的组件。第二RDL148-2可以包括第二RDL 148-2的底表面上的导电接触部172和第二RDL 148-2的顶表面上的导电接触部174之间的导电通路196-2。可以使用任何适当技术(例如，PCB技术或重新分布层技术)来制造第二RDL 148-2。
图4E示出了在沉积导电材料(例如，铜)以在第二RDL 148-2的顶表面上(例如，在图4D的组件的顶表面上)生成第二导电柱152-2、在第二RDL 148-2的顶表面上放置管芯114-2、114-3并形成第二和第三DTRDL互连155-2、155-3之后的组件。可以使用任何适当的方法(例如，自动化拾取放置)来放置管芯114-2、114-3。管芯114-2、114-3可以包括底表面上的一组第一导电接触部122。在一些实施例中，第二和第三DTRDL互连155-2、155-3可以包括焊料。在这样的实施例中，可以对图4E的组件进行焊料回流工艺，在焊料回流工艺期间，第二和第三DTRDL互连155-2、155-3的焊料部件熔化并接合，以将管芯114-2、114-3机械和电耦接到第二RDL 148-2的顶表面。
图4F示出了在管芯114-2、114-3和第二导电柱152-2上和周围沉积绝缘材料133之后的组件。可以使用任何适当技术(例如，光刻工艺或加性工艺，例如冷喷镀或3维打印)来形成第二导电柱152-2。第二导电柱152-2可以具有任何适当的尺寸。在一些实施例中，第二导电柱152-2可以跨越一个或多个层。例如，在一些实施例中，个体第二导电柱152-2可以具有1：1和4：1之间(例如，1：1和3：1之间)的高宽比(高度：直径)。在一些实施例中，个体第二导电柱152-2可以具有10微米和1000微米之间的直径(例如，截面)。例如，个体第二导电柱152-2可以具有150微米和300微米之间的直径。在一些实施例中，个体第二导电柱152-2可以具有150微米至300微米之间的高度(例如，z高度或厚度)。在一些实施例中，第二导电柱152-2可以具有250微米和400微米之间的间距。第二导电柱152-2可以具有任何适当的截面形状，例如，正方形、三角形和椭圆形、等等。绝缘材料133可以包括任何适当材料，并且可以使用任何适当工艺形成和去除绝缘材料133，包括如上文参考图3所述的示例。在一些实施例中，第一层104-1中的绝缘材料133(例如，在图4C中沉积)是与第二层104-2中的绝缘材料133(例如，在图4F中沉积)不同的材料。在一些实施例中，第一层104-1中的绝缘材料133(例如，在图4C中沉积)是与第二层104-2中的绝缘材料133(例如，在图4F中沉积)相同的材料。在一些实施例中，可以在沉积绝缘材料133之前在第二和第三DTRDL互连155-2、155-3周围配给底填材料127。在一些实施例中，可以省去第二和第三DTRDL互连155-2、155-3周围的底填材料127。图4F的组件自身可以是微电子组件100，如图所示。可以对图4F的微电子组件100执行进一步的制造操作以形成其他微电子组件100；例如，如图4G-4I所示。
图4G示出了第三方封装106，第三方封装106包括被嵌入于衬底层108上的模制材料109中的具有引线键合111的第一存储器装置103-1和第二存储器装置103-2，衬底层108具有粘合剂107和焊料互连157。
图4H示出了在将图4G的组件附接到图4F的组件的顶表面之后的组件。可以对图4H的组件进行焊料回流工艺，在焊料回流工艺期间，焊料部件熔化并接合，以将图4G的组件机械和电耦接到图4F的组件的第二导电柱152-2。在一些实施例中，可以在焊料互连157周围配给底填材料127。在一些实施例中，可以省去焊料互连157周围的底填材料127。
图4I示出了在去除载体105并执行修整操作，例如在底表面上(例如，在第一表面170-1处)沉积阻焊剂(未示出)并沉积焊料134之后的组件。在一些实施例中，可以在去除载体105之后形成第一RDL 148-1的底表面上的导电接触部172。如果一起制造多个组件，则可以在去除载体105之后对组件进行切单。图4I的组件自身可以是微电子组件100，如图所示。可以对图4I的微电子组件100执行进一步的制造操作以形成其他微电子组件100；例如，可以使用焊料134将图4I的微电子组件100经由DCTB互连150耦接到电路板102，这类似于图2的微电子组件100。
本文所公开的微电子组件100可以用于任何适当的应用。例如，在一些实施例中，微电子组件100可以用于实现对(尤其是移动装置和小形状因子装置中的)现场可编程门阵列(FPGA)或处理单元(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)的极小形状因子电压调节。在另一个示例中，微电子组件100中的管芯114可以是处理装置(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)。
本文所公开的微电子组件100可以被包括在任何适当的电子部件中。图5-8示出了设备的各个示例，其中该设备可以包括本文所公开的任何微电子组件100，或被包括在本文所公开的任何微电子组件100中。
图5是可以被包括在本文所公开的任何微电子组件100中的晶圆1500和管芯1502(例如，作为管芯114中的任何适当管芯)的顶视图。晶圆1500可以由半导体材料构成，并且可以包括一个或多个具有形成于晶圆1500的表面上的IC结构的管芯1502。管芯1502中的每个管芯都可以是包括任何适当IC的半导体产品的重复单元。在完成半导体产品的制造之后，可以对晶圆1500进行切单工艺，其中将管芯1502彼此分离，以提供半导体产品的分立“芯片”。管芯1502可以是本文所公开的任何管芯114。管芯1502可以包括一个或多个晶体管(例如，下文论述的图6的晶体管1640中的一些晶体管)、用于向晶体管传送电信号的支持电路、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其他IC部件。在一些实施例中，晶圆1500或管芯1502可以包括存储器装置(例如，随机存取存储器(RAM)装置，例如静态RAM(SRAM)装置、磁RAM(MRAM)装置、电阻式RAM(RRAM)装置、导电桥接式RAM(CBRAM)装置等)、逻辑装置(例如，与门、或门、与非门、或者或非门)或任何其他适当的电路元件。可以在单个管芯1502上结合这些装置中的多个装置。例如，由多个存储器装置形成的存储器阵列可以与处理装置(例如，图8的处理装置1802)或者被配置为将信息存储在所述存储器装置内或执行存储在所述存储器阵列内的指令的其他逻辑单元形成在同一管芯1502上。在一些实施例中，管芯1502(例如，管芯114)可以是中央处理单元、射频芯片、电力转换器或网络处理器。可以使用管芯到晶圆组装技术来制造本文所公开的微电子组件100中的各个微电子组件，其中，将一些管芯114附接到包括其他管芯114的晶圆1500，并且随后对晶圆1500进行切单。
图6是可以被包括在本文所公开的任何微电子组件100中的IC装置1600(例如，在任何管芯114中)的截面侧视图。一个或多个IC装置1600可以被包括在一个或多个管芯1502(图5)当中。IC装置1600可以形成于管芯衬底1602(例如，图5的晶圆1500)上，并可以被包括在管芯(例如，图5的管芯1502)中。管芯衬底1602可以是由半导体材料体系构成的半导体衬底，该半导体材料体系包括例如n型或p型材料体系(或两者的组合)。管芯衬底1602可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底(crystalline substrate)。在一些实施例中，可以使用替代材料形成该管芯衬底1602，该替代材料可以与硅组合或可以不与硅组合，包括，但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。还可以使用被分类为II-VI族、III-V族或IV族的其他材料来形成管芯衬底1602。尽管本文描述了可以形成管芯衬底1602的材料的几种示例，但可以使用可充当IC装置1600的基础的任何材料。管芯衬底1602可以是切单后的管芯(例如，图5的管芯1502)或晶圆(例如，图5的晶圆1500)的部分。
IC装置1600可以包括设置于管芯衬底1602上的一个或多个装置层1604。装置层1604可以包括形成于管芯衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。装置层1604可以包括例如一个或多个源极和/或漏极(S/D)区域1620、用以控制晶体管1640中在S/D区域1620之间的电流流动的栅极1622、以及用以往来于S/D区域1620传送电信号的一个或多个S/D接触部1624。晶体管1640可以包括为了清楚起见未示出的其他特征，例如，装置隔离区域、栅极接触部等。晶体管1640不限于图6中所示出的类型和配置，并且可以包括各种各样的其他类型和配置，例如，举例而言，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，例如双栅极晶体管或三栅极晶体管，以及包括绕栅晶体管或全环栅晶体管，例如纳米带晶体管和纳米线晶体管。
每个晶体管1640都可以包括由至少两个层(即栅极电介质和栅电极)形成的栅极1622。栅极电介质可以包括一个层，或多个层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可用于栅极电介质当中的高k材料的示例包括但不限于氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌锌酸铅。在一些实施例中，可以对栅极电介质执行退火工艺，以在使用高k材料时改善其质量。
栅电极可以形成于栅极电介质上，并取决于晶体管1640将是PMOS晶体管还是NMOS晶体管，栅电极可以包括至少一种p型功函数金属或n型功函数金属。在一些实施方式中，栅电极可以由两个或更多个金属层的堆叠体构成，其中，一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其他目的而包含其他金属层，例如，阻挡层。对于PMOS晶体管而言，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(氧化钌)、以及下文针对NMOS晶体管论述的金属中的任何金属(例如，用于功函数调节)。对于NMOS晶体管而言，可用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)、以及上文针对PMOS晶体管论述的金属中的任何金属(例如，用于功函数调节)。
在一些实施例中，在被看作是晶体管1640的沿源极-沟道-漏极方向的截面时，栅电极可以由U形结构构成，该U形结构包括基本平行于管芯衬底1602的表面的底部分以及基本垂直于管芯衬底1602的顶表面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个金属层可以仅仅是基本平行于管芯衬底1602的顶表面的平面层，而不包括基本垂直于管芯衬底1602的顶表面的侧壁部分。在其他实施例中，栅电极可以由U形结构与平面的非U形结构的组合构成。例如，栅电极可以由一个或多个平面非U形层以及其顶部形成的一个或多个U形金属层构成。
在一些实施例中，可以将一对侧壁间隔体形成在栅极堆叠体的相对侧上，以支撑所述栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺碳的氮化硅、以及氮氧化硅之类的材料形成。用于形成侧壁间隔体的工艺是本领域中所公知的，并且一般包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区域1620可以形成于管芯衬底1602之内并与每个晶体管1640的栅极1622相邻。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺形成S/D区域1620。在前一种工艺中，可以向管芯衬底1602中离子注入掺杂剂，例如硼、铝、锑、磷或砷，以形成S/D区域1620。在离子注入工艺之后，可以接着进行退火工艺，该退火工艺激活掺杂剂并使它们向管芯衬底1602中扩散更远。在后一种工艺中，可以先对管芯衬底1602蚀刻以在S/D区域1620的位置处形成凹陷部。之后，可以实施外延沉积工艺，从而利用用于制造S/D区域1620的材料填充所述凹陷部。在一些实施例中，S/D区域1620可以是使用硅合金(例如，硅锗或者碳化硅)制造的。在一些实施例中，可以利用诸如硼、砷或磷之类的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些实施例中，可以使用一种或多种替代半导体材料(例如，锗或III-V族材料或合金)来形成S/D区域1620。在其他实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区域1620。
可以通过一个或多个设置于装置层1604上的互连层(图6中被示为互连层1606-1610)而往来于装置层1604的装置(例如，晶体管1640)传送电信号，例如，电力和/或输入/输出(I/O)信号。例如，装置层1604的导电特征(例如，栅极1622和S/D接触部1624)可以与互连层1606-1610的互连结构1628电耦接。一个或多个互连层1606-1610可以形成IC装置1600的金属化堆叠体(也称为“ILD堆叠体”)1619。
互连结构1628可以布置于互连层1606-1610内，以传送根据各种各样的设计的电信号；具体而言，该布置不限于图6中所示的互连结构1628的特定配置。尽管图6中示出了特定数量的互连层1606-1610，但是本公开的实施例包括具有比所示出的互连层更多或更少的互连层的IC装置。
在一些实施例中，该互连结构1628可以包括填充有导电材料(例如，金属)的过孔1628b和/或线1628a。可以布置线1628a以在与其上形成装置层1604的管芯衬底1602的表面基本平行的平面的方向上传送电信号。例如，线1628a可以沿从图6的视角来看进出页面的方向对电信号进行传送。可以布置过孔1628b以在与其上形成装置层1604的管芯衬底1602的表面基本垂直的平面的方向上传送电信号。在一些实施例中，过孔1628b可以将不同互连层1606-1610的线1628a电耦接在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图6所示。在一些实施例中，设置于互连层1606-1610中的不同互连层中的互连结构1628之间的电介质材料1626可以具有不同的组分；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的组分可以相同。
第一互连层1606(称为金属1或"M1”)可以直接形成于装置层1604上。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如图所示。第一互连层1606的线1628a可以与装置层1604的接触部(例如，S/D接触部1624)耦接。
第二互连层1608(称为金属2或"M2”)可以直接形成于第一互连层1606上。在一些实施例中，第二互连层1608可以包括过孔1628b，以将第二互连层1608的线1628a与第一互连层1606的线1628a进行耦接。尽管为了清晰起见，线1628a和过孔1628b在结构上是利用每个互连层之内(例如，第二互连层1608之内)的线勾勒的，但是在一些实施例中，线1628a和过孔1628b可以在结构上和/或材料上是连续的(例如，在双镶嵌工艺期间被同时填充)。
第三互连层1610(称为金属3或"M3")(以及根据期望的额外互连层)可以根据结合第二互连层1608或第一互连层1606描述的类似技术和配置而相继形成于第二互连层1608上。在一些实施例中，IC装置1600中的金属化堆叠体1619中“更高”(即，距装置层1604更远)的互连层可以更厚。
IC装置1600可以包括阻焊剂材料1634(例如，聚酰亚胺或类似材料)和形成于互连层1606-1610上的一个或多个导电接触部1636。在图6中，导电接触部1636被示出为采取接合焊盘的形式。导电接触部1636可以与互连结构1628电耦接，并被配置为向其他外部装置传送一个或多个晶体管1640的电信号。例如，焊料接合部可以形成于一个或多个导电接触部1636上，以将包括IC装置1600的芯片与另一个部件(例如，电路板)机械和/或电耦接。IC装置1600可以包括额外的或者替代的结构，以传送来自互连层1606-1610的电信号；例如，导电接触部1636可以包括将电信号传送至外部部件的其他类似特征(例如，柱)。
在IC装置1600是双面管芯(例如，类似管芯114-1)的一些实施例中，IC装置1600可以包括一个或多个装置层1604的相对侧上的另一个金属化堆叠体(未示出)。这一金属化堆叠体可以包括上文参考互连层1606-1610所论述的多个互连层，以在一个或多个装置层1604和IC装置1600的与导电接触部1636相对一侧上的额外导电接触部(未示出)之间提供导电通路(例如，包括导电线和过孔)。
在IC装置1600是双面管芯(例如，类似管芯114-1)的其他实施例中，IC装置1600可以包括穿过管芯衬底1602的一个或多个TSV；这些TSV可以与一个或多个装置层1604进行接触，并可以在一个或多个装置层1604和IC装置1600的与导电接触部1636相对一侧上的额外导电接触部(未示出)之间提供导电通路。
图7是可以包括本文所公开的任何微电子组件100的IC装置组件1700的截面侧视图。在一些实施例中，IC装置组件1700可以是微电子组件100。IC装置组件1700包括设置于电路板1702(其例如可以是主板)上的多个部件。IC装置组件1700包括设置在电路板1702的第一面1740以及电路板1702的相对第二面1742上的部件；一般而言，部件可以设置在面1740和1742之一或两者上。下文参考IC装置组件1700所论述的任何IC封装可以采取本文所公开的微电子组件100的实施例中的任何适当实施例的形式。
在一些实施例中，电路板1702可以是PCB，其包括由电介质材料层彼此分隔并由导电过孔互连的多个金属层。金属层中的任何一个或多个金属层可以被形成为期望的电路图案，以在耦接到电路板1702的部件之间传送电信号(任选地，结合其他金属层)。在其他实施例中，电路板1702可以是非PCB衬底。在一些实施例中，电路板1702可以是例如电路板。
图7中示出的IC装置组件1700包括通过耦接部件1716耦接到电路板1702的第一面1740的中介层上封装结构(package-on-interposer structure)1736。耦接部件1716可以将中介层上封装结构1736电和机械耦接到电路板1702，并可以包括焊料球(如图7所示)、插座的公部分和母部分、粘合剂、底填材料和/或任何其他适当的电和/或机械耦接结构。
中介层上封装结构1736可以包括通过耦接部件1718耦接到中介层1704的IC封装1720。耦接部件1718可以采取针对应用的任何适当形式，例如上文参考耦接部件1716所论述的形式。尽管图7中示出了单个IC封装1720，但可以将多个IC封装耦接到中介层1704；实际上，可以将额外的中介层耦接到中介层1704。中介层1704可以提供用于桥接电路板1702和IC封装1720的居间衬底。IC封装1720可以是或包括例如管芯(图5的管芯1502)、IC装置(例如，图6的IC装置1600)或任何其他适当的部件。一般而言，中介层1704可以将连接扩展至更宽的间距或者将连接重新布线至不同连接。例如，中介层1704可以将IC封装1720(例如，管芯)耦接到耦接部件1716的一组球网格阵列(BGA)导电接触部，从而耦接到电路板1702。在图7所示的实施例中，IC封装1720和电路板1702附接至中介层1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附接至中介层1704的同一侧。在一些实施例中，三个或更多个部件可以通过中介层1704互连。
在一些实施例中，中介层1704可以被形成为PCB，其包括由电介质材料层彼此分隔并由导电过孔互连的多个金属层。在一些实施例中，中介层1704可以由环氧树脂、玻璃纤维增强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺之类的聚合物材料形成。在一些实施例中，中介层1704可以由交替的刚性或柔性材料形成，该材料可以包括上文所描述的用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。中介层1704可以包括金属互连1708和过孔1710，包括，但不限于TSV 1706。中介层1704可以进一步包括嵌入式装置1714，其包括无源装置和有源装置二者。这样的装置可以包括，但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。还可以在中介层1704上形成更复杂的装置，例如，射频装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置。中介层上封装结构1736可以采取任何本领域中已知的中介层上封装结构的形式。
IC装置组件1700可以包括通过耦接部件1722耦接到电路板1702的第一面1740的IC封装1724。耦接部件1722可以采取上文参考耦接部件1716所论述的任何实施例的形式，并且IC封装1724可以采取上文参考IC封装1720所论述的任何实施例的形式。
图7中所示出的IC装置组件1700包括通过耦接部件1728耦接到电路板1702的第二面1742的堆叠封装结构(package-on-package structure)1734。堆叠封装结构1734可以包括通过耦接部件1730耦接在一起的IC封装1726和IC封装1732，从而IC封装1726设置于电路板1702和IC封装1732之间。耦接部件1728和1730可以采取上文所论述的耦接部件1716的任何实施例的形式，并且IC封装1726和1732可以采取上文所论述的IC封装1720的任何实施例的形式。堆叠封装结构1734可以根据本领域中已知的任何堆叠封装结构而加以配置。
图8是可以包括本文所公开的一个或多个微电子组件100的示例性电气装置1800的框图。例如，电气装置1800的部件中的任何适当部件可以包括本文所公开的IC装置组件1700、IC装置1600或管芯1502中的一个或多个，并可以布置于本文所公开的任何微电子组件100中。图8中将多个部件示出为包括在电气装置1800中，但为了适合应用，可以省略或复制这些部件中的任何一个或多个。在一些实施例中，可以将电气装置1800中包括的一些或全部部件附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。
此外，在各个实施例中，电气装置1800可以不包括图8中所示部件中的一个或多个部件，但电气装置1800可以包括用于耦接到该一个或多个部件的接口电路。例如，电气装置1800可以不包括显示装置1806，但可以包括显示装置接口电路(例如，连接器和驱动器电路)，显示装置1806可以耦接到该显示装置接口电路。在另一组示例中，电气装置1800可以不包括音频输入装置1824或音频输出装置1808，但可以包括音频输入或输出装置接口电路(例如，连接器和支持电路)，音频输入装置1824或音频输出装置1808可以耦接到该音频输入或输出装置接口电路。
电气装置1800可以包括处理装置1802(例如，一个或多个处理装置)。如本文所使用的，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。处理装置1802可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(执行硬件之内的加密算法的专用处理器)、服务器处理器或任何其他适当的处理装置。电气装置1800可以包括存储器1804，存储器1804自身可以包括一个或多个存储器装置，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理装置1802共享管芯的存储器。这种存储器可以用作高速缓存存储器，并可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，电气装置1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置为管理无线通信，以用于传输往来于电气装置1800的数据。术语“无线”及其派生词可以用于描述可通过使用穿过非固体介质的调制电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可以不包含。
通信芯片1812可以实施多种无线标准或协议中的任一种，包括但不限于电气和电子工程师协会(IEEE)标准(包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订版))、长期演进(LTE)计划连同其任意修订版、更新和/或改版(例如，高级LTE计划、超级移动宽带(UMB)计划(也称为“3GPP2”)等)。IEEE 802.16兼容型宽带无线接入(BWA)网络一般被称为WiMAX网络，WiMAX是代表全球微波接入互操作性的首字母缩略词，其为通过了IEEE 802.16标准的符合性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动通信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络而进行操作。通信芯片1812可以根据增强型数据速率GSM演进(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进UTRAN(E-UTRAN)进行操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进-数据优化(EV-DO)及其派生标准、以及被命名为3G、4G、5G和更高标准的任何其他无线协议而进行操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气装置1800可以包括天线1822，以便于无线通信和/或接收其他无线通信(例如，AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理有线通信，例如，电、光或者任何其他适当的通信协议(例如，以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于较短距离的无线通信，例如，Wi-Fi或蓝牙，并且第二通信芯片1812可以专用于较长距离的无线通信，例如，全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他。在一些实施例中，第一通信芯片1812可以专用于无线通信，并且第二通信芯片1812可以专用于有线通信。
电气装置1800可以包括电池/电源电路1814。电池/电源电路1814可以包括一个或多个能量存储装置(例如，电池或电容器)和/或用于将电气装置1800的部件耦接到与电气装置1800分开的能量源(例如，AC线路电源)的电路。
电气装置1800可以包括显示装置1806(或对应接口电路，如上所述)。显示装置1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气装置1800可以包括音频输出装置1808(或对应接口电路，如上所述)。音频输出装置1808可以包括产生可听指示的任何装置，例如扬声器、头戴耳机或耳塞。
电气装置1800可以包括音频输入装置1824(或对应接口电路，如上所述)。音频输入装置1824可以包括任何生成表示声音的信号的装置，例如话筒、话筒阵列或者数字仪器(例如，具有乐器数字接口(MIDI)输出的仪器)。
电气装置1800可以包括GPS装置1818(或对应接口电路，如上所述)。如本领域中所知的，GPS装置1818可以与基于卫星的系统通信，并可以接收电气装置1800的位置。
电气装置1800可以包括其他输出装置1810(或对应接口电路，如上所述)。其他输出装置1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他装置提供信息的有线或无线发送器或者额外的存储装置。
电气装置1800可以包括其他输入装置1820(或对应接口电路，如上所述)。其他输入装置1820的示例可以包括加速度计、陀螺仪、罗盘、图像拍摄装置、键盘、诸如鼠标、手写笔、触控板之类的光标控制装置、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID)读取器。
电气装置1800可以具有任何期望的形状因子，例如计算装置或手持、便携式或移动计算装置(例如，手机、智能电话、移动因特网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超级移动个人计算机等)、台式电气装置、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字相机、数字视频录像机或可穿戴计算装置。在一些实施例中，电气装置1800可以是处理数据的任何其他电子装置。
下面的段落提供了本文所公开的实施例的各种示例。
示例1是一种微电子组件，包括：第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及第一和第二表面之间的第一导电通路，其中，第一RDL的第一表面包括具有170微米和400微米之间的第一间距的第一导电接触部；第一层中的第一管芯，其中，第一层在第一RDL的第二表面上；第一层中的导电柱；第一层上的第二RDL，第二RDL具有第一表面、相对的第二表面、以及第一和第二表面之间的第二导电通路，其中，第二RDL的第二表面包括具有18微米和150微米之间的第二间距的第二导电接触部；以及第二RDL上的第二层中的第二管芯，其中，第二管芯电耦接到第二导电接触部，并且经由第一RDL中的第一导电通路、导电柱、第二RDL中的第二导电通路、以及第二导电接触部电耦接到第一导电接触部。
示例2可以包括根据示例1所述的主题，并且可以进一步指定：所述第一管芯具有面向所述第一RDL的第一表面和相对的第二表面，并且所述第一管芯还包括所述第二表面处的第三导电接触部，其中，所述第一管芯经由所述第三导电接触部、所述第二RDL中的所述第二导电通路、以及所述第二导电接触部电耦接到所述第二管芯。
示例3可以包括根据示例1或2所述的主题，并且可以进一步指定：所述导电柱是具有75微米和150微米之间的第三间距的多个导电柱之一。
示例4可以包括根据示例1-3中的任一个所述的主题，并且还可以包括电耦接到所述第一导电接触部的电路板。
示例5可以包括根据示例4所述的主题，并且可以进一步指定：所述电路板通过焊料电耦接到所述第一导电接触部。
示例6可以包括根据示例1-4中的任一个所述的主题，并且可以进一步指定：所述第二管芯是多个第二管芯之一。
示例7可以包括根据示例1-4中的任一个所述的主题，并且可以进一步指定：所述第一管芯是多个第一管芯之一。
示例8可以包括根据示例1-4中的任一个所述的主题，并且可以进一步指定：所述第二管芯通过焊料电耦接到所述第二导电接触部。
示例9可以包括根据示例1-4中的任一个所述的主题，并且可以进一步指定：所述第一层和所述第二层包括一种或多种绝缘材料。
示例10是一种微电子组件，包括：第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及所述第一和第二表面之间的第一导电通路，其中，所述第一RDL的所述第一表面包括具有170微米和400微米之间的第一间距的第一互连；第一层中的具有第一表面和相对的第二表面的第一管芯，其中，所述第一层在所述第一RDL的所述第二表面上；所述第一层中的导电柱；所述第一层上的第二RDL；以及第二层中的具有第一表面和相对的第二表面的第二管芯，其中，所述第二层在所述第二RDL上，其中，所述第二管芯的所述第一表面包括具有18微米和150微米之间的第二间距的第二互连，并且其中，所述第一互连中的相应第一互连经由所述第一RDL中的所述第一导电通路、所述导电柱和所述第二RDL中的第二导电通路电耦接到所述第二互连中的相应第二互连。
示例11可以包括根据示例10所述的主题，并且可以进一步指定：所述第二互连包括焊料。
示例12可以包括根据示例10或11所述的主题，并且可以进一步指定：所述第一管芯还包括所述第二表面处的多个第三互连，其中，所述第三互连中的相应第三互连经由所述第二RDL中的所述第二导电通路电耦接到所述第二互连中的相应第二互连。
示例13可以包括根据示例10-12中的任一个所述的主题，并且可以进一步指定：所述导电柱是多个导电柱之一，所述多个导电柱具有75微米和150微米之间的第三间距。
示例14可以包括根据示例10-13中的任一个所述的主题，并且还可以包括电耦接到所述第一互连的电路板。
示例15可以包括根据示例14所述的主题，并且可以进一步指定：所述电路板是印刷电路板(PCB)或主板。
示例16可以包括根据示例10-14中的任一个所述的主题，并且可以进一步指定：所述第一互连包括焊料。
示例17是一种微电子组件，包括：第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及所述第一和第二表面之间的第一导电通路，其中，所述第一RDL的所述第一表面包括具有170微米和400微米之间的第一间距的第一互连；第一层中的具有第一表面和相对的第二表面的第一管芯，其中，所述第一层在所述第一RDL的所述第二表面上；所述第一层中的第一导电柱；所述第一层上的第二RDL；第二层中的具有第一表面和相对的第二表面的第二管芯，其中，所述第二层在所述第二RDL上，其中，所述第二管芯的所述第一表面包括具有18微米和150微米之间的第二间距的第二互连，并且其中，所述第一互连中的相应第一互连经由所述第一RDL中的所述第一导电通路、所述第一导电柱和所述第二RDL中的所述第二导电通路电耦接到所述第二互连中的相应第二互连；所述第二层中的第二导电柱；以及所述第二管芯的所述第二表面处并且电耦接到所述第二导电柱的封装内存储器。
示例18可以包括根据示例17所述的主题，并且可以进一步指定：所述第二互连包括焊料。
示例19可以包括根据示例17或18所述的主题，并且可以进一步指定：所述第一导电柱的间距在75微米和150微米之间。
示例20可以包括根据示例17-19中的任一个所述的主题，并且可以进一步指定：所述第二导电柱的间距在150微米和250微米之间。
示例21是一种制造微电子组件的方法，包括：在载体上形成第一重新分布层(RDL)，所述第一RDL具有第一表面、相对的第二表面、以及所述第一和第二表面之间的第一导电通路，所述第一表面具有第一导电接触部，所述第一导电接触部具有170微米和400微米之间的第一间距，所述第一表面面向所述载体；在所述第一RDL的所述第二表面上形成导电柱并且将所述导电柱电耦接到所述第一RDL；将第一管芯电耦接到所述第一RDL的所述第二表面；在所述第一管芯和所述导电柱周围形成绝缘材料；在所述绝缘材料上形成第二RDL并且将所述第二RDL电耦接到所述第一管芯和所述导电柱，所述第二RDL具有第一表面、相对的第二表面以及所述第一和第二表面之间的第二导电通路，所述第二表面具有第二导电接触部，所述第二导电接触部具有18微米和150微米之间的第二间距，所述第一表面面向所述绝缘材料；以及将第二管芯电耦接到所述第二RDL的所述第二表面处的所述第二导电接触部，其中，所述第二管芯经由所述第一RDL中的所述第一导电通路、所述导电柱、以及所述第二RDL中的所述第二导电通路电耦接到所述第一RDL的所述第一表面处的所述第一导电接触部。
示例22可以包括根据示例21所述的主题，并且可以进一步指定：所述绝缘材料是第一绝缘材料，其中，所述导电柱是多个第一导电柱之一，并且其中，所述第二管芯具有面向所述第二RDL的第一表面和相对的第二表面，并且所述方法还可以包括：在所述第二RDL的所述第二表面上形成多个第二导电柱；在所述第二管芯和所述多个第二导电柱周围形成第二绝缘材料；在所述第二管芯的所述第二表面处附接封装内存储器；以及将所述封装内存储器电耦接到所述多个第二导电柱中的相应导电柱。
示例23可以包括根据示例22所述的主题，并且可以进一步指定：所述多个第一导电柱具有75微米和150微米之间的第三间距。
示例24可以包括根据示例22所述的主题，并且可以进一步指定：所述多个第二导电柱具有150微米和250微米之间的第四间距。

Claims (20)

1.一种微电子组件，包括：
第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及所述第一表面和所述第二表面之间的第一导电通路，其中，所述第一RDL的所述第一表面包括具有170微米和400微米之间的第一间距的第一导电接触部；
第一层中的第一管芯，其中，所述第一层在所述第一RDL的所述第二表面上；
所述第一层中的导电柱；
所述第一层上的第二RDL，所述第二RDL具有第一表面、相对的第二表面、以及所述第一表面和所述第二表面之间的第二导电通路，其中，所述第二RDL的所述第二表面包括具有18微米和150微米之间的第二间距的第二导电接触部；以及
所述第二RDL上的第二层中的第二管芯，其中，所述第二管芯电耦接到所述第二导电接触部，并且经由所述第一RDL中的所述第一导电通路、所述导电柱、所述第二RDL中的所述第二导电通路、以及所述第二导电接触部电耦接到所述第一导电接触部。
2.根据权利要求1所述的微电子组件，其中，所述第一管芯具有面向所述第一RDL的第一表面和相对的第二表面，并且所述第一管芯还包括：
所述第二表面处的第三导电接触部，其中，所述第一管芯经由所述第三导电接触部、所述第二RDL中的所述第二导电通路、以及所述第二导电接触部电耦接到所述第二管芯。
3.根据权利要求1所述的微电子组件，其中，所述导电柱是具有75微米和150微米之间的第三间距的多个导电柱之一。
4.根据权利要求1所述的微电子组件，还包括：
电耦接到所述第一导电接触部的电路板。
5.根据权利要求4所述的微电子组件，其中，所述电路板通过焊料电耦接到所述第一导电接触部。
6.根据权利要求1所述的微电子组件，其中，所述第二管芯是多个第二管芯之一。
7.根据权利要求1所述的微电子组件，其中，所述第一管芯是多个第一管芯之一。
8.根据权利要求1所述的微电子组件，其中，所述第二管芯通过焊料电耦接到所述第二导电接触部。
9.根据权利要求1所述的微电子组件，其中，所述第一层和所述第二层包括一种或多种绝缘材料。
10.一种微电子组件，包括：
第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及所述第一表面和所述第二表面之间的第一导电通路，其中，所述第一RDL的所述第一表面包括具有170微米和400微米之间的第一间距的第一互连；
第一层中的具有第一表面和相对的第二表面的第一管芯，其中，所述第一层在所述第一RDL的所述第二表面上；
所述第一层中的导电柱；
所述第一层上的第二RDL；以及
第二层中的具有第一表面和相对的第二表面的第二管芯，其中，所述第二层在所述第二RDL上，其中，所述第二管芯的所述第一表面包括具有18微米和150微米之间的第二间距的第二互连，并且其中，所述第一互连中的相应第一互连经由所述第一RDL中的所述第一导电通路、所述导电柱、以及所述第二RDL中的所述第二导电通路电耦接到所述第二互连中的相应第二互连。
11.根据权利要求10所述的微电子组件，其中，所述第二互连包括焊料。
12.根据权利要求10所述的微电子组件，其中，所述第一管芯还包括：
所述第二表面处的多个第三互连，其中，所述第三互连中的相应第三互连经由所述第二RDL中的所述第二导电通路电耦接到所述第二互连中的相应第二互连。
13.根据权利要求10所述的微电子组件，其中，所述导电柱是多个导电柱之一，所述多个导电柱具有75微米和150微米之间的第三间距。
14.根据权利要求10所述的微电子组件，还包括：
电耦接到所述第一互连的电路板。
15.根据权利要求14所述的微电子组件，其中，所述电路板是印刷电路板(PCB)或主板。
16.根据权利要求14所述的微电子组件，其中，所述第一互连包括焊料。
17.一种微电子组件，包括：
第一重新分布层(RDL)，所述第一重新分布层具有第一表面、相对的第二表面、以及所述第一表面和所述第二表面之间的第一导电通路，其中，所述第一RDL的所述第一表面包括具有170微米和400微米之间的第一间距的第一互连；
第一层中的具有第一表面和相对的第二表面的第一管芯，其中，所述第一层在所述第一RDL的所述第二表面上；
所述第一层中的第一导电柱；
所述第一层上的第二RDL；
第二层中的具有第一表面和相对的第二表面的第二管芯，其中，所述第二层在所述第二RDL上，其中，所述第二管芯的所述第一表面包括具有18微米和150微米之间的第二间距的第二互连，并且其中，所述第一互连中的相应第一互连经由所述第一RDL中的所述第一导电通路、所述第一导电柱和所述第二RDL中的所述第二导电通路电耦接到所述第二互连中的相应第二互连；
所述第二层中的第二导电柱；以及
所述第二管芯的所述第二表面处并且电耦接到所述第二导电柱的封装内存储器。
18.根据权利要求17所述的微电子组件，其中，所述第二互连包括焊料。
19.根据权利要求17所述的微电子组件，其中，所述第一导电柱的间距在75微米和150微米之间。
20.根据权利要求17所述的微电子组件，其中，所述第二导电柱的间距在150微米和250微米之间。
CN202280044320.XA 2021-09-15 2022-08-22 直接附接到电路板的微电子组件 Pending CN117581364A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/476,301 US20230082706A1 (en) 2021-09-15 2021-09-15 Microelectronic assemblies with direct attach to circuit boards
US17/476,301 2021-09-15
PCT/US2022/041122 WO2023043582A1 (en) 2021-09-15 2022-08-22 Microelectronic assemblies with direct attach to circuit boards

Publications (1)

Publication Number Publication Date
CN117581364A true CN117581364A (zh) 2024-02-20

Family

ID=85478302

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280044320.XA Pending CN117581364A (zh) 2021-09-15 2022-08-22 直接附接到电路板的微电子组件

Country Status (3)

Country Link
US (1) US20230082706A1 (zh)
CN (1) CN117581364A (zh)
WO (1) WO2023043582A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8889484B2 (en) * 2012-10-02 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for a component package
US9633974B2 (en) * 2015-03-04 2017-04-25 Apple Inc. System in package fan out stacking architecture and process flow
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
CN112652605A (zh) * 2019-10-09 2021-04-13 财团法人工业技术研究院 多芯片封装件及其制造方法

Also Published As

Publication number Publication date
US20230082706A1 (en) 2023-03-16
WO2023043582A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
JP7282794B2 (ja) 小型電子アセンブリ
US11817390B2 (en) Microelectronic component having molded regions with through-mold vias
TW202249230A (zh) 具有玻璃基體及磁性核心電感器之微電子總成
CN117561599A (zh) 具有背侧管芯到封装互连的微电子组件
US11688692B2 (en) Embedded multi-die interconnect bridge having a substrate with conductive pathways and a molded material region with through-mold vias
EP4152366A2 (en) Microelectronic assemblies including solder and non-solder interconnects
US20230197697A1 (en) Microelectronic assemblies with glass substrates and thin film capacitors
US20220415815A1 (en) Microelectronic assemblies having topside power delivery structures
CN115458502A (zh) 具有集成薄膜电容器的微电子组件
CN117581364A (zh) 直接附接到电路板的微电子组件
US20230086691A1 (en) Microelectronic assemblies including bridges
US20230420413A1 (en) Microelectronic assemblies including solder and non-solder interconnects
US20230420373A1 (en) Microelectronic assemblies with anchor layer around a bridge die
US20230197679A1 (en) Microelectronic assemblies including interconnects with different solder materials
US20230197661A1 (en) Microelectronic assemblies with silicon nitride multilayer
US20230087367A1 (en) Microelectronic assemblies with through die attach film connections
US20230197543A1 (en) Microelectronic assemblies with adaptive multi-layer encapsulation materials
US20240096809A1 (en) Microelectronic assemblies with mixed copper and solder interconnects having different thicknesses
US20230187386A1 (en) Microelectronic assemblies with glass substrates and planar inductors
EP4333053A2 (en) Microelectronic assemblies having power delivery routed through a bridge die
US20240105655A1 (en) Microelectronic assemblies having a bridge die with a lined-interconnect

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication