CN117561599A - 具有背侧管芯到封装互连的微电子组件 - Google Patents

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K·俊
J·斯旺
S·利夫
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Abstract

本文公开了微电子组件、相关装置和方法。在一些实施例中，微电子组件可以包括：在第一层中且具有第一表面和相对的第二表面的第一管芯，并且所述第一管芯包括：在所述第一表面处的第一金属化堆叠体；在所述第一金属化堆叠体上的装置层；在所述装置层上的第二金属化堆叠体；以及在所述管芯的所述第一表面处且电耦合到所述第一金属化堆叠体的互连；在所述第一层中的导电柱；以及在所述第一层上的第二层中且具有第一表面和相对的第二表面的第二管芯，其中，所述第二管芯的所述第一表面耦合到所述导电柱，并且通过混合接合区域耦合到所述第一管芯的所述第二表面。

Description

具有背侧管芯到封装互连的微电子组件
相关申请的交叉引用
本申请要求2021年9月9日提交的题为“MICROELECTRONIC ASSEMBLIES HAVINGBACKSIDE DIE-TO-PACKAGE INTERCONNECTS”的美国非临时申请17/470189的权益并且为所有目的通过引用的方式并入了该申请的全部内容。
背景技术
为了实现集成电路(IC)封装的可靠操作，以及提高制造组件产量和降低成本，可以在耦合到封装衬底或彼此之前对IC管芯和子组件进行测试，以便只使用已知良好的管芯和子组件。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相似的附图标记表示相似的结构元件。在附图的图中，实施例是通过示例而非限制的方式来说明的。
图1是根据各种实施例的示例微电子组件的侧截面视图。
图2是根据各种实施例的图1的微电子组件的一部分的侧截面分解视图。
图3是根据各种实施例的示例微电子组件的侧截面视图。
图4是根据各种实施例的示例微电子组件的侧截面视图。
图5是根据各种实施例的示例微电子组件的侧截面视图。
图6是根据各种实施例的示例微电子组件的侧截面视图。
图7是根据各种实施例的示例微电子组件的侧截面视图。
图8A-8J是根据各种实施例的用于制造图3的微电子组件的示例工艺中的各个阶段的侧截面视图。
图9A-9D是根据各种实施例的用于制造图1的微电子组件的示例工艺中的各个阶段的侧截面视图。
图10A-10G是根据各种实施例的用于制造图5的微电子组件的示例工艺中的各个阶段的侧截面视图。
图11A-11D是根据各种实施例的用于制造图7的微电子组件的示例工艺中的各个阶段的侧截面视图。
图12是根据本文公开的任何实施例的可以包括在微电子组件中的晶片和管芯的顶视图。
图13是根据本文公开的任何实施例的可以包括在微电子组件中的IC装置的截面侧视图。
图14是根据本文公开的任何实施例的可以包括微电子组件的IC装置组件的截面侧视图。
图15是根据本文公开的任何实施例的可以包括微电子组件的示例电气装置的框图。
具体实施方式
本文公开了微电子组件、相关装置和方法。例如，在一些实施例中，微电子组件可以包括：第一管芯，第一管芯在第一层中并具有第一表面和相对的第二表面，并且在第一表面处包括：第一金属化堆叠体；在第一金属化堆叠体上的装置层；在装置层上的第二金属化堆叠体；以及在管芯的第一表面上的管芯到封装互连，电耦合到第一金属化堆叠体；在所述第一层中的导电柱；以及第二管芯，第二管芯在第一层上的第二层中并具有第一表面和相对的第二表面，其中，第二管芯的第一表面通过混合接合区域耦合到导电柱和第一管芯的第二表面。
由于多管芯IC封装中的两个或多个部件的尺寸和厚度越来越小、互连间距越来越精细、部件之间的接合界面厚度越来越薄(例如，管芯到管芯间隔的z高度)等原因，在多管芯IC封装中通过直接接合来耦合两个或更多部件具有挑战性。用于测试管芯功能(例如，在制造期间识别已知良好的管芯(KGD))的常规方法包括使用标准探测技术来着落在管芯焊盘上。然而，一旦管芯被集成到子组件中，管芯焊盘就可能不可用于测试，直到子组件被集成到IC封装中并且厚金属层(例如，背侧连接)被形成以连接到电路板之后。在一个示例中，可以制造顶部晶片和底部晶片直到精细间距接合层，可以使用晶片到晶片接合技术来附接顶部和底部晶片的精细间距接合层，然后底部晶片的背侧可以被减薄以露出底部管芯中的TSV，并且厚金属层可以被形成并电耦合到TSV，这使得能够进行功能测试。在另一示例中，可以使用管芯到晶片接合技术来附接顶部管芯和底部晶片的精细间距接合层，然后可以减薄底部晶片的背侧以露出底部管芯中的TSV，并且可以形成厚金属层并将其电耦合到TSV，这使得能够进行功能测试。在许多这样的情况下，当坏的或不起作用的子组件附接到封装时，制造缺陷单元和成本是复合的。与传统方法相比，通过将可以用于测试子组件中的管芯功能的集成互连提供到管芯的背侧，本文公开的微电子组件中的各种微电子组件在制造期间可以呈现出更好的组件产量，并且在使用期间呈现出改进的性能和可靠性。例如，本文公开的微电子组件可以使高性能基底管芯与高性能顶部管芯匹配以实现尽可能好的性能，为每个基底管芯定制背侧电网以降低成本或提高性能，以及将对基底管芯发信号过孔(例如背侧到正侧过孔)的要求与基底管芯电力输送过孔分离以优化性能。
在以下详细描述中，参考形成详细描述一部分的附图，其中相似的数字自始至终表示相似的部分，并且在附图中以说明的方式示出了可以实践的实施例。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例，并且可以进行结构或逻辑改变。因此，以下详细描述不应被视为具有限制意义。
可以以对理解要求保护的主题最有帮助的方式将各种操作依次描述为多个分立的动作或操作。然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。特别地，这些操作可以不按照呈现的顺序来执行。所描述的操作可以按照与所描述的实施例不同的顺序来执行。可以执行各种附加操作，和/或在附加实施例中可以省略所描述的操作。
就本公开而言，短语“A和/或B”是指(A)、(B)或(A和B)。就本公开而言，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。附图不一定按比例绘制。尽管许多附图示出了具有平壁和直角拐角的直线结构，但这只是为了便于说明，并且使用这些技术制造的实际装置将呈现圆角、表面粗糙度和其他特征。
说明书使用短语“在一个实施例中”或“在实施例中”，它们各自可以指相同或不同的实施例中的一个或多个。此外，关于本公开的实施例使用的术语“包括”、“包含”和“具有”等是同义的。如本文所用，“封装”和“IC封装”是同义词，“管芯”和“IC管芯”也是同义词。术语“顶部”和“底部”在本文中可用于解释附图的各种特征，但这些术语只是为了便于讨论，并不暗示期望或所需的取向。如本文所用，术语“绝缘”是指“电绝缘”，除非另有规定。在整个说明书和权利要求书中，术语“耦合”是指通过一个或多个无源或有源中间装置的直接或间接连接，例如连接的事物之间的直接电、机械或磁连接或间接连接。“一”、“一个”和“所述”的含义包括复数含义。“在……中”的含义包括“在……中”和“在……上”。
当用于描述尺寸范围时，短语“X和Y之间”表示包括X和Y的范围。为了方便起见，短语“图8”可用于指代图8A-8J的附图的集合，短语“图9”可用于表示图9A-9D的附图的集合等。尽管某些元件在本文中可能用单数提及，但是这样的元件可以包括多个子元件。例如，“绝缘材料”可能包括一个或多个绝缘材料。
图1是根据各种实施例的示例微电子组件的侧截面视图。微电子组件100可以包括具有集成的背侧管芯到封装(DTP)互连150的多层管芯子组件104。如本文所使用的，术语“多层管芯子组件”104可以指具有两个或更多个堆叠电介质层的复合管芯，每一层中具有一个或多个管芯，并且导电互连和/或导电通路连接该一个或多个管芯，包括非相邻层中的管芯。如本文所用，可以互换地使用术语“多层管芯子组件”和“复合管芯”。如图1中所示，多层管芯子组件104可以包括具有管芯114-1和导电柱152的第一层104-1，以及具有管芯114-2和管芯114-3的第二层104-2。第一层104-1可以包括第一表面170-1和相对的第二表面170-2。特别地，多层管芯子组件104可以包括在第一电介质层104-1中的第一管芯114-1、在第二电介质层104-2中并通过第一混合接合区域130-1耦合到第一管芯114-1的第二管芯114-2、以及在第二电介质层104-2中并通过第二混合接合区域130-2耦合到第一管芯114-1的第三管芯114-3。管芯114-1可以包括在第一表面170-1处的第一金属化堆叠体126、在第一金属化堆叠体126上的衬底层120、在衬底层120上的具有装置125的装置层124、在装置层上(例如，在第二表面170-2处)的第二金属化堆叠体122、以及在管芯114-1的第一表面170-1处并耦合到第一金属化堆叠体126的DTP互连150。第一和第二金属化堆叠体126、122可以包括多个层，该多个层包括形成在多个层中的绝缘材料和穿过绝缘材料形成的多个导电通路。第一和第二金属化堆叠体126、122中的导电通路可以包括导电迹线和/或导电过孔。第一金属化堆叠体126在本文中可称为“背侧金属层”、“厚金属化层”或其它相似术语，并且第二金属化堆叠体122在本文中可以称为“有源侧金属层”或“薄金属化层”或其它相似术语，其中第一金属化堆叠体126的导电结构可以比第二金属化堆叠体122的导电结构厚。装置层124可以包括有源装置和无源装置(例如，晶体管、二极管、电阻器、电感器和电容器等)。在一些实施例中，装置层124可以包括一个或多个包括晶体管的装置层(例如，如下面参考图13所讨论的)。例如，装置层124可以包括第一晶体管和第二晶体管，其中第一晶体管可以是p型金属氧化物半导体(PMOS)，并且第二晶体管可以是n型金属氧化物半导体(NMOS)。衬底层120可以包括微穿硅过孔(μTSV)123。μTSV 123可以通过第二金属化堆叠体122将第一金属化堆叠体126连接到装置层124中的装置125。在一些实施例中，μTSV 123具有在0.01微米和0.5微米之间的间距。在一些实施例中，可以省略衬底层120。
管芯114-1可以通过背侧DTP互连150耦合到封装衬底102。如本文所使用的，术语“背侧DTP互连”或“DTP互连”可以包括在多层管芯子组件104上的在管芯114-1的第一表面170-1处的导电接触部132，导电接触部132耦合到管芯114-1的第一金属化堆叠体126(例如，背侧金属化层)，并且术语“背侧DTP互连”或“DTP互连”还可以包括焊料134或其它互连结构，并且还可以包括在衬底(例如，在多层管芯子组件104和电路板之间不存在封装衬底102的情况下，硅或玻璃插入体、封装衬底102或电路板(未示出))的表面上的导电接触部136。如本文所用，“导电接触部”可以指导电材料(例如，金属)的用作不同部件之间的电界面的部分；导电互连可以凹陷在部件的表面中、与部件的表面齐平或远离部件的表面延伸，并且可以采取任何合适的形式(例如，导电焊盘或插槽，或者导电线或过孔的一部分)。管芯114-1的表面上的导电接触部132还可以耦合到管芯114-1中的导电通路(例如，通过衬底层120中的μTSV 123和/或通过第二金属化堆叠体122耦合到装置层124中的装置125)。DTP互连150可以被配置为通过管芯114-1中的导电接触部132、导电柱152和/或第一金属化堆叠体126将电力或信号路由到多层管芯子组件104中的管芯114和从多层管芯子组件104中的管芯114路由电力或信号。
第二层104-2中的管芯114-2、114-3可以通过导电柱152耦合到封装衬底102，以形成多级(ML)互连。特别地，管芯114-2、114-3可以通过导电柱152、多层管芯子组件104上(例如，在第一表面170-1处)的导电接触部132、焊料134和封装衬底102上的导电接触136耦合到封装衬底102。ML互连可以是电力输送互连或高速信号互连。如本文所使用的，术语“ML互连”可以指包括第一部件和第二部件之间的导电柱的互连，其中第一部件和所述第二部件不在相邻层中，或者术语“ML互连”可以指跨越一个或多个层的互连(例如，第一层中的第一管芯和第三层中的第二管芯之间的互连，或者封装衬底和第二层中的管芯之间的互连)。管芯114可以包括其他导电通路(例如，包括线和过孔)和/或耦合到各个导电接触部(例如，管芯114-1上的导电接触部132和/或管芯114-1、114-2、114-3上的导电接触部110)的其他电路系统(未示出)。
微电子组件100可以包括通过混合接合(HB)区域130-1耦合到第一管芯114-1的第二管芯114-2。特别地，如图2所示，HB区域130-1可以包括在第一管芯114-1的顶表面处的HB界面180-1A，其中HB界面180-1A包括一组导电HB接触部110和围绕HB界面180-1A的HB接触部110的HB电介质108。HB区域130-1也可以包括在管芯114-2的底表面处的HB界面180-1B，其中HB界面180-1B包括一组HB接触部110和围绕HB界面180-1B的HB接触部110的HB电介质108。管芯114-1的HB界面180-1A的HB接触部110可以与管芯114-2的HB界面180-1B的HB接触部110对准，使得在微电子组件100中，管芯114-2的HB接触部110与管芯114-1的HB接触部110接触。在图1的微电子组件100中，管芯114-1的HB界面180-1A可以与管芯114-2的HB界面180-1B接合(例如，电接合和机械接合)，以形成耦合管芯1141和管芯114-2的HB区域130-1。第二管芯114-2还可以通过HB区域130-1耦合到导电柱152。
微电子组件100还可以包括通过混合接合(DB)区域130-2耦合到第一管芯114-1的第三管芯114-3。特别地，如图2所示，HB区域130-2可以包括在第一管芯114-1的顶表面处的HB界面180-2A，其中HB界面180-1A包括一组导电HB接触部110和围绕HB界面180-2A的HB接触部110的HB电介质108。HB区域130-3也可以包括在管芯114-3的底表面处的HB界面180-2B，其中HB界面180-2B包括一组HB接触部110和围绕HB界面180-2B的HB接触部110的HB电介质108。管芯114-1的HB界面180-2A的HB接触部110可以与管芯114-3的HB界面180-2B的HB接触部110对准，使得在微电子组件100中，管芯114-3的HB接触部110与管芯114-1的HB接触部110接触。在图1的微电子组件100中，管芯114-1的HB界面180-2A可以与管芯114-3的HB界面180-2B接合(例如，电接合和机械接合)，以形成耦合管芯114-1和管芯114-3的HB区域130-2。更一般地，本文公开的HB区域130可以包括接合在一起的两个互补的HB界面180；为了便于说明，许多后续附图可以省略HB界面180的标识以提高附图的清楚性。第三管芯114-3还可以通过HB区域130-2耦合到导电柱152。在一些实施例中，第二管芯114-2和/或第三管芯114-3可以不通过HB区域耦合到导电柱。在这种情况下，第二管芯114-2和/或第三管芯114-3可以通过其他互连(例如金属到金属)耦合到导电柱。
如本文所用，术语“混合接合”用于包括其中首先使相对的HB界面180的HB电介质108接触，然后经受热，并且有时经受压缩的技术，或者其中使相对的HB界面180的HB接触部110和HB电介质108基本上同时接触，然后经受热和压缩的技术。在这样的技术中，使在一个HB界面180处的HB接触部110和HB电介质108分别与在另一个HB界面180处的HB接触部110和HB电介质108接触，并且可以施加升高的压力和/或温度以使接触的HB接触部110和/或接触的HB电介质108接合。HB互连可以能够可靠地比其他类型的互连传导更高的电流；例如，当电流流动时，一些传统的焊料互连可以形成大量的脆性IMC，并且通过这种互连提供的最大电流可以被限制以减轻机械故障。尽管图1和图2示出了HB电介质108完全沿着第一电介质层104-1的整个顶表面延伸，但是HB电介质108可以仅沿着第二和第三管芯114-2、114-3的底表面的一部分延伸，在该一部分处，第二和第三管芯1142、114-3与第一管芯114-1重叠。
HB电介质108可以包括一种或多种电介质材料，例如一种或多种无机电介质材料。例如，HB电介质108可以包括硅和氮(例如，以氮化硅的形式)；硅和氧(例如以氧化硅的形式)；硅、碳和氮(例如，以硅碳氮化物的形式)；硅、碳和氧(例如，以碳掺杂的氧化硅的形式)；硅、氧和氮(例如，以氮氧化硅的形式)；铝和氧(例如以氧化铝的形式)；钛和氧(例如以氧化钛的形式)；铪和氧(例如以氧化铪的形式)；硅、氧、碳和氢(例如以原硅酸四乙酯(tetraethyl orthosilicate，TEOS)的形式)；锆和氧(例如以氧化锆的形式)；铌和氧(例如以氧化铌的形式)；钽和氧(例如以氧化钽的形式)；以及它们的组合。
HB接触部110可以包括柱、焊盘或其他结构。尽管在附图中以相同的方式在HB区域130的两个HB界面180处描绘了HB接触部110，但是HB接触部110在两个HB界面180处可以具有相同的结构，或者在不同的HB界面180处的HB接触部110可以具有不同的结构。例如，在一些实施例中，一个HB界面180中的HB接触部110可以包括金属柱(例如，铜柱)，并且互补的HB界面180中的互补的HB接触部110可以包括凹陷在电介质中的金属焊盘(例如，铜焊盘)。HB焊盘也可以具有不同的形状(例如，在HB界面上的较大正多边形和在互补的HB界面上的较小正多边形)。HB接触部110可以包括任何一种或多种导电材料，例如铜、锰、钛、金、银、钯、镍、铜和铝(例如，以铜铝合金的形式)、钽(例如，钽金属，或者以氮化钽的形式的钽和氮)、钴、钴和铁(例如以钴铁合金的形式)、或任何前述物质的任何合金(例如，以锰镍铜合金形式的铜、锰和镍)。焊盘结构还可以包括多种金属(例如，可以包括高导电性金属，例如铜或铝，用耐腐蚀金属(例如钛或金)或耐腐蚀合金(例如锰镍铜合金)覆盖)。在一些实施例中，HB界面180的HB电介质108和HB接触部110可以使用低温沉积技术(例如，其中在250摄氏度以下或200摄氏度以下的温度下发生沉积的技术)来制造，例如低温等离子体增强化学气相沉积(PECVD)。
图1还示出了通过背侧DTP互连150耦合到封装衬底102的管芯114-1。尽管图1描绘了通过HB区域130耦合到封装衬底102和其它管芯114的特定数量的管芯114，但是该数量和布置仅仅是说明性的，并且微电子组件100可以包括通过HB区域30耦合到封装衬底102和其它管芯114的任何期望数量和布置的管芯114。尽管单个参考数字“108”用于指代多个不同HB界面180(和不同HB区域130)的HB电介质，但这仅仅是为了便于说明，并且不同HB界面180(甚至在单个HB区域130内)的HB电介质108可以具有不同的材料和/或结构。类似地，尽管使用单个参考数字“110”来指代多个不同HB界面180(和不同HB区域130)的HB接触部，但这仅仅是为了便于说明，并且不同的HB界面180(甚至在单个HB区域130内)的HB接触部110可以具有不同的材料和/或结构。
本文公开的管芯114可以包括绝缘材料(例如，如本领域已知的形成在多层中的电介质材料)和穿过绝缘材料形成的多个导电通路。在一些实施例中，管芯114的绝缘材料可以包括电介质材料，例如二氧化硅、氮化硅、氧氮化物、聚酰亚胺材料、玻璃增强环氧基材料、或低k或超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质、有机聚合物电介质、光可成像电介质和/或苯并环丁烯基聚合物)。在一些实施例中，管芯114的绝缘材料可以包括半导体材料，例如硅、锗或III-V材料(例如氮化镓)，以及一种或多种附加材料。例如，绝缘材料可以包括氧化硅或氮化硅。管芯114中的导电通路可以包括导电迹线和/或导电过孔，并且可以以任何合适的方式连接管芯114中的任何导电接触部(例如，连接管芯114的相同表面或不同表面上的多个导电接触部)。下面参考图13讨论可以包括在本文公开的管芯114中的示例结构。管芯114中的导电通路可以由衬垫材料界定，衬垫材料是例如根据需要的粘合衬垫和/或阻挡衬垫。在一些实施例中，管芯114是晶片。在一些实施例中，管芯114是单片硅、扇出或扇入封装管芯、或管芯堆叠体(例如，堆叠的晶片、堆叠的管芯或堆叠的多层管芯)。
在一些实施例中，管芯114可以包括导电通路，以将电力、地和/或信号路由到微电子组件100中包括的其他管芯114或从微电子组件100中包括的其他管芯114路由信号。例如，管芯114-1可以包括：TSV，包括导电材料过孔，例如金属过孔，通过阻挡氧化物与周围的硅或其他半导体材料隔离；或其他导电通路，通过该其他导电通路，电力、地和/或信号可以在封装衬底102和管芯114-1的“顶部”上的一个或多个管芯114(例如，在图1的实施例中，管芯114-2和/或114-3)之间传输。在一些实施例中，管芯114-1可以不将电力和/或地路由到管芯114-2和114-3；相反，管芯114-2、114-3可以通过ML互连(例如，通过导电接触部132和导电柱152)直接耦合到封装衬底102中的电力线和/或地线。在一些实施例中，第一层104-1中的管芯114-1，在本文中也称为“基底管芯”、“插入体管芯”或“桥管芯”，可以比第二层104-2中的管芯114-2、114-3厚。在一些实施例中，管芯114可以横跨多层管芯子组件104的多个层(例如，可以横跨第一和第二层104-1、104-2)。微电子组件100的管芯114-1可以是单面管芯(在管芯1141仅在单个表面上具有导电接触部的意义上)，或者，如所示，可以是双面管芯(在管芯114-1在两个表面(例如，顶表面和底表面)上具有导电接触部的意义上)，并且可以是混合间距管芯(在管芯114-1具有具有不同间距的导电接触部的组的意义上)。在一些实施例中，管芯114-2和/或114-3可以不包括有源装置或布线，并且可以仅提供热和/或机械支撑。在这样的实施例中，HB区域130-1和/或130-2可以不包括HB接触部110。在一些实施例中，管芯114-2、114-3可以包括管芯114-1的元件(例如，第一金属化堆叠体126、具有装置125的装置层124、和第二金属化堆叠体122)。在一些实施例中，管芯114-1可以是存储器装置(例如，如以下参考图12的管芯1502所描述的)、高频串行器和解串器(SerDes)，例如外围部件互连(PCI)express。在一些实施例中，管芯114-1可以是处理管芯、射频芯片、功率转换器、网络处理器、工作负载加速器或安全加密器。在一些实施例中，管芯114-2和/或管芯114-3可以是处理管芯。
多层管芯子组件104可以包括绝缘材料133(例如，本领域已知的以多层形成的电介质材料)，以形成多层并将一个或多个管芯嵌入层中。在一些实施例中，多层管芯子组件104的绝缘材料133可以是电介质材料，例如有机电介质材料、阻燃等级4材料(FR-4)、双马来酰亚胺-三嗪(BT)树脂、聚酰亚胺材料、玻璃增强环氧基材料、或低k和超低k电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。在一些实施例中，管芯114可以嵌入非均匀电介质中，例如堆叠电介质层(例如，不同无机电介质的交替层)中。在一些实施例中，多层管芯子组件104的绝缘材料133可以是模制材料，例如具有无机硅石颗粒的有机聚合物。多层管芯子组件104可以包括穿过电介质材料的一个或多个ML互连(例如，如所示，包括导电过孔和/或导电柱)。多层管芯子组件104可以具有任何合适的尺寸。例如，在一些实施例中，多层管芯子组件104的厚度可以在100μm和2000μm之间。在一些实施例中，多层管芯子组件104可以是复合管芯，例如堆叠管芯。多层管芯子组件104可以具有任何合适的层数、任何合适的管芯数和任何合适的管芯布置。例如，在一些实施例中，多层管芯子组件104可以具有3层和20层之间的管芯。在一些实施例中，多层管芯子组件104可以包括具有2到50个之间的管芯的层。
封装衬底102可以包括绝缘材料(例如，如本领域已知的形成在多层中的电介质材料)和一个或多个导电通路以穿过电介质材料(例如，包括导电迹线和/或导电过孔，如所示)路由电力、地和信号。在一些实施例中，封装衬底102的绝缘材料可以是电介质材料，例如有机电介质材料、阻燃等级4材料(FR-4)、BT树脂、聚酰亚胺材料、玻璃增强环氧基材料、具有无机填料或低k和超低k电介质的有机电介质(例如，碳掺杂电介质、氟掺杂电介质、多孔电介质和有机聚合物电介质)。特别地，当使用标准印刷电路板(PCB)工艺形成封装衬底102时，封装衬底102可以包括FR-4，并且封装衬底102中的导电通路可以通过由FR-4的积层分离的图案化铜片形成。封装衬底102中的导电通路可以由衬垫材料界定，衬垫材料是例如根据需要的粘合衬垫和/或阻挡衬垫。在一些实施例中，封装衬底102可以使用光刻限定的过孔封装工艺形成。在一些实施例中，封装衬底102可以使用标准有机封装制造工艺来制造，并且因此封装衬底102可采取有机封装的形式。在一些实施例中，封装衬底102可以是通过在电介质材料上层压或旋转，并且通过激光钻孔和镀覆来产生导电过孔和线而在面板载体上形成的一组再分布层。在一些实施例中，可以使用任何合适的技术，例如再分布层技术，在可去除载体上形成封装衬底102。可以使用本领域中已知的用于制造封装衬底102的任何方法，并且为了简洁起见，本文将不进一步详细讨论这种方法。
在一些实施例中，封装衬底102可以是较低密度介质，而管芯114可以是较高密度介质，或者具有具有较高密度介质的区域。如本文所使用的，术语“较低密度”和“较高密度”是指示较低密度介质中的导电通路(例如，包括导电互连、导线和导电过孔)比较高密度介质中的导电通路更大和/或具有更大的间距的相对术语。在一些实施例中，可以使用改进的半加成工艺或具有高级光刻(具有通过高级激光或光刻工艺形成的小的垂直互连特征)的半加成堆积工艺来制造更高密度介质，而较低密度介质可以是使用标准PCB工艺(例如，使用蚀刻化学去除不需要的铜的区域，并且具有通过标准激光工艺形成的粗糙垂直互连特征，的标准减成工艺)制造的PCB。在其他实施例中，可以使用半导体制造工艺制造更高密度介质，该工艺是例如单镶嵌工艺或双镶嵌工艺。在一些实施例中，附加管芯可以设置在管芯114-2、114-3的顶表面上。在一些实施例中，附加部件可以设置在管芯114-2、114-3的顶表面上。附加无源部件，例如表面安装电阻器、电容器和/或电感器，可以设置在封装衬底102的顶表面或底表面上，或者嵌入封装衬底102中。
本文公开的背侧DTP互连150可以采取任何合适的形式。在一些实施例中，背侧DTP互连150可以包括焊料134(例如，经受热回流以形成互连的焊料凸块或球)，如所示。在一些实施例中，背侧DTP互连150可以包括各向异性导电材料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的导电材料。DTP互连150可以是直接的金属到金属接合，例如铜到铜接合。在一些实施例中，例如，当封装是硅插入体时，DTP互连150可以包括混合接合。
图1的微电子组件100还可以包括底部填充材料127。在一些实施例中，底部填充材料127可以在管芯114-1和封装衬底102之间围绕相关联的背侧DTP互连150延伸。底部填充材料127可以是绝缘材料，例如适当的环氧材料。在一些实施例中，底部填充材料127可以包括毛细管底部填充物、非导电膜(NCF)或模制底部填充物。在一些实施例中，底部填充材料127可以包括环氧助熔剂，该环氧助熔剂在形成背侧DTP互连150时帮助将管芯114-1焊接到封装衬底102，并且环氧助熔剂然后聚合并包封背侧DTP互连150。底部填充材料127可以被选择为具有可以减轻或最小化由微电子组件100中的不均匀热膨胀引起的多层管芯子组件104和封装衬底102之间的应力的热膨胀系数(CTE)。在一些实施例中，底部填充材料127的CTE可以具有介于封装衬底102的CTE(例如，封装衬底102电介质材料的CTE)和多层管芯子组件104的CTE之间的值。
图1的微电子组件100还可以包括电路板(未示出)。封装衬底102可以通过在封装衬底102的底表面处的第二级互连而耦合到电路板。第二级互连可以是任何合适的第二级互连，包括用于球栅阵列布置的焊球、引脚栅阵列布置中的引脚或连接盘栅阵列布置上的连接盘。电路板可以是例如母板，并且可以具有附接到其上的其他部件。电路板可以包括导电通路和其他导电接触部，用于穿过电路板路由电力、地和信号，如本领域所知。在一些实施例中，第二级互连可以不将封装衬底102耦合到电路板，而是可以将封装衬底102耦合到另一IC封装、插入体或任何其他合适的部件。在一些实施例中，多层管芯子组件104可以不耦合到封装衬底102，而是可以耦合到电路板，例如PCB。
图1的微电子组件100的许多元件包括在附图中的其他附图中；在讨论这些附图时不重复对这些元件的讨论，并且这些元件中的任何元件都可以采取本文公开的任何形式。此外，在图1中将多个元件示出为包括在微电子组件100中，但是这些元件中的多个可能不存在于微电子组件100中。例如，在各种实施例中，可以不包括底部填充材料127和封装衬底102。在一些实施例中，本文所公开的微电子组件100中的单独微电子组件可用作封装内系统(SiP)，其中包括具有不同功能的多个管芯114。在这样的实施例中，微电子组件100可以被称为SiP。
图3是根据各种实施例的另一示例微电子组件的侧截面视图。微电子组件100可以包括具有集成的背侧DTP互连150的多层管芯子组件104。如图3所示，多层管芯子组件104可以包括具有管芯114-1和导电柱152的第一层104-1，以及具有管芯114-2的第二层104-2。特别地，多层管芯子组件104可以包括在第一电介质层104-1中的第一管芯114-1和在第二电介质层104-2中的第二管芯114-2，第二管芯114-2通过第一混合接合区域130耦合到第一管芯114-1。管芯114-1可以包括在第一表面170-1处的第一金属化堆叠体126、在第一金属化堆叠体126上的衬底层120、在衬底层120上的具有装置125的装置层124、在装置层上(例如，在第二表面170-2处)的第二金属化堆叠体122、以及在耦合到第一金属化堆叠体126的管芯114-1的第一表面170-1处的DTP互连150。在一些实施例中，可以省略衬底层120。管芯114-1可以通过背侧DTP互连150耦合到封装衬底102，并且第二层104-2中的管芯114-2可以通过ML互连耦合到封装衬底102。
图4是根据各种实施例的另一示例微电子组件的侧截面视图。微电子组件100可以包括多层管芯子组件104，多层管芯子组件104耦合到在第一表面170-1处并且具有集成的背侧DTP互连150的管芯114-3。如图4所示，多层管芯子组件104可以包括具有管芯114-1和导电柱152的第一层104-1，以及具有管芯114-2的第二层104-2。特别地，多层管芯子组件104可以包括：第一管芯114-1，在第一电介质层104-1中；第二管芯114-2，在第二电介质层104-2中并通过第一混合接合区域130-1耦合到第一管芯114-1；以及第三管芯114-3，其利用管芯114-3的底表面处的DTP互连150通过第二混合接合区域130-2耦合到第一电介质层104-1的第一表面170-1。管芯114-1可以包括在第一表面170-1处的第一金属化堆叠体126、在第一金属化堆叠体126上的衬底层120、在衬底层120上的具有装置125的装置层124、在装置层上(例如，在第二表面170-2处)的第二金属化堆叠体122。在一些实施例中，可以省略衬底层120。管芯114-3可以是双面管芯，并且可以包括TSV 121和/或用于耦合到封装衬底102和多层管芯子组件104的其他导电通路(未示出)。在管芯114-3的底表面处的DTP互连150可以通过管芯114-3中的导电通路(例如TSV 121)耦合到管芯114-1中的第一金属化堆叠体126。管芯114-1可以通过管芯114-3和背侧DTP互连150耦合到封装衬底102，并且第二层104-2中的管芯114-2可以通过导电柱152耦合到封装衬底102，以在管芯114-3中形成ML互连和导电通路。在一些实施例中，管芯114-2可以是非功能性的，并且可以提供机械和/或热支撑。在这样的实施例中，第一混合接合区域130-1可以不包括HB接触部110。此外，管芯114-3可以是包括传递(pass-through)和再分布布线的无源管芯。
图5是根据各种实施例的示例微电子组件的侧截面视图。微电子组件100可以包括具有集成的背侧DTP互连150的多层管芯子组件104。如图5中所示，多层管芯子组件104可以包括具有管芯114-1和导电柱152的第一层104-1，以及具有管芯114-2和管芯114-3的第二层104-2。第一层104-1可以包括第一表面170-1和相对的第二表面170-2。特别地，多层管芯子组件104可以包括在第一电介质层104-1中的第一管芯114-1、在第二电介质层104-2中并通过第一混合接合区域130-1耦合到第一管芯114-1的第二管芯114-2、以及在第二电介质层104-2中并通过第二混合接合区域130-2耦合到第一管芯114-1的第三管芯114-3。管芯114-1可以包括在第一表面170-1处的具有TSV 118的第一衬底层128、在第一衬底层128上的第一金属化堆叠体126、在第一金属化堆叠体126上的第二衬底层120、在衬底层120上且具有装置125的装置层124、在装置层上(例如，在第二表面170-2处)的第二金属化堆叠体122、以及在第一表面170-1处并通过第一衬底层128中的TSV 118耦合到第一管芯114-1中的第一金属化堆叠体126的DTP互连150。在一些实施例中，第一衬底层128中的TSV 118可以具有在5微米和100微米之间的间距。在一些实施例中，可以省略第二衬底层120。管芯114-1可以通过背侧DTP互连150耦合到封装衬底102，并且第二层104-2中的管芯114-2、114-3可以通过ML互连耦合到封装衬底102。
图6是根据各种实施例的示例微电子组件的侧截面视图。微电子组件100可以包括具有集成的背侧DTP互连150的多层管芯子组件104。如图6所示，多层管芯子组件104可以包括具有管芯114-1和导电柱152的第一层104-1，以及具有管芯114-2的第二层104-2。第一层104-1可以包括第一表面170-1和相对的第二表面170-2。特别地，多层管芯子组件104可以包括在第一电介质层104-1中的第一管芯114-1和在第二电介质层104-2中的第二管芯114-2，该第二管芯114-2通过混合接合区域130耦合到第一管芯114。管芯114-1可以包括在第一表面170-1处的具有TSV 118的第一衬底层128、在第一衬底层128上的第一金属化堆叠体126、在第一金属化堆叠体126上的第二衬底层120、在衬底层120上的具有装置125的装置层124、在装置层上(例如，在第二表面170-2处)的第二金属化堆叠体122、以及在第一表面170-1处的通过第一衬底层128中的TSV 118耦合到第一管芯114-1中的第一金属化堆叠体126的DTP互连150。在一些实施例中，可以省略第二衬底层120。管芯114-1可以通过背侧DTP互连150耦合到封装衬底102，并且第二层104-2中的管芯114-2可以通过ML互连耦合到封装衬底102。
图7是根据各种实施例的示例微电子组件的侧截面视图。微电子组件100可以包括具有集成的背侧DTP互连150的多层管芯子组件104。如图7所示，多层管芯子组件104可以包括在底表面上具有DTP互连150的再分布层(RDL)148、在RDL 148的顶表面上的第一层104-1和在第一层104-1上的第二层104-2。第一层104-1可以包括第一表面170-1和相对的第二表面170-2。特别地，多层管芯子组件104可以包括第一电介质层104-1、耦合到第一层104-1的第一表面170-1的RDL 148、以及耦合到第一电介质层104-1第二表面170-2的第二电介质104-2。第一电介质层104-1可以包括第一管芯114-1、第二管芯114-2和嵌入其中的导电柱152，并且第二电介质层104-2可以包括嵌入其中并通过混合接合区域130耦合到第一管芯114-1和第二管芯114-2的第三管芯114-3。管芯114-1、114-2可以包括在第一表面170-1处的具有TSV 118的第一衬底层128、在第一衬底层128上的第一金属化堆叠体126、在第一金属化堆叠体126上的第二衬底层120、在衬底层120上的具有装置125的装置层124、在装置层上(例如，在第二表面170-2处)的第二金属化堆叠体122。在一些实施例中，可以省略第二衬底层120。相应管芯114-1、114-2中的第一金属化堆叠体126可以通过第一衬底层128中的TSV 118和RDL 148中的导电通路耦合到RDL 148的底表面上的DTP互连150。管芯114-1、114-2可以通过背侧DTP互连150耦合到封装衬底102，并且第二层104-2中的管芯114-3可以经ML互连的导电柱152通过DTP互连150耦合到封装衬底102。尽管图7示出了特定数量和布置的包括多个嵌入的第一、第二和第三管芯114以及单个RDL 148的微电子组件100，但是微电子组件100可以包括任何数量和布置的管芯114和RDL 148(包括两个或更多个RDL 148并且包括在第一电介质层104-1的第二表面170-2处的RDL 148)。
可以使用任何合适的技术来制造本文公开的微电子组件100。例如，图8A-8J是根据各种实施例的用于制造图3的微电子组件100的示例工艺中的各个阶段的侧截面视图。尽管以下参考图8A-8J(以及表示制造工艺的附图中的其它附图)所讨论的操作以特定顺序示出，但是可以以任何合适的顺序执行这些操作。
图8A示出了将第一管芯114-1放置在第一载体105-1上之后的组件，其中有源表面(例如，金属化堆叠体122)面向第一载体105-1。第一管芯114-1可以包括有源侧金属化堆叠体122、具有装置125的装置层124、以及具有μTSV 123的衬底120(例如，在与有源表面相对的背侧表面处)，其中衬底120包括在μTSV上和μTSV之上的非电气材料。作为管芯114-1的非有源部分的非电气材料可以包括硅、锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、锑化镓、被分类为III-V族的其它材料、或者绝缘材料，例如二氧化硅(玻璃)、陶瓷或石英，以及其它材料。载体105可以包括任何合适的材料，并且在一些实施例中，可以包括半导体晶片(例如，硅晶片)或玻璃(例如，玻璃面板)。第一管芯114-1可以使用任何合适的技术附接到第一载体105-1，包括临时粘合层或管芯附接膜(DAF)。
图8B示出了从衬底120的顶表面去除非电气材料并露出μTSV 123的顶表面之后的组件。可以使用任何合适的技术去除非电气材料，该技术包括例如研磨、蚀刻，例如反应离子蚀刻(RIE)或化学蚀刻。在一些实施例中，衬底120的顶表面可以被抛光以露出μTSV 123的顶表面。在一些实施例中，当μTSV 123不包括在图8A的组件中时，可以在减薄衬底120的顶表面处的非电气材料之后在衬底材料120中形成μTSV 23。在一些实施例中，第一管芯114-1可以在晶片级被处理并且随后被单个化。
图8C示出了在图8B的组件的顶表面上形成背侧金属化堆叠体126、通过衬底120中的μTSV 123电耦合背侧金属化堆叠体126和有源侧金属化堆叠体122以及在背侧金属化堆叠体126的顶表面上形成导电焊盘142之后的组件。可以使用导电焊盘142或堆叠体126中的顶部金属层对管芯114-1进行功能测试，以在执行进一步处理之前确定管芯114-1是KGD。
图8D示出了在将第二载体105-2安装到图8C的组件的顶表面之后的组件。
图8E示出了倒置图8D的组件并去除第一载体105-1之后的组件。
图8F示出了在图8E的组件的顶表面上(例如，在有源侧金属化堆叠体122上)形成暴露的HB界面180之后的组件，其中HB界面180包括被HB电介质108围绕的HB接触部110。
图8G示出了将第二管芯114-2混合接合到图8F的组件的顶表面之后的组件。特别地，可以使第二管芯114-2的HB界面180(未标记)与第一管芯114-1的HB界面接触，并且可以施加热和/或压力以接合接触的HB界面，以形成HB区域130。
图8H示出了倒置图8G的组件并去除第二载体105-2之后的组件。
图8I示出了在形成导电柱152、在第一管芯114-1和导电柱152上及其周围沉积绝缘材料133、以及在第一管芯114-1和导电柱152的顶表面上形成用于DTP互连的导电接触部132之后的组件。导电柱152可以使用任何合适的技术形成，例如光刻工艺或加成工艺，例如冷喷涂或三维打印。例如，导电柱152可以通过在管芯114-2的顶表面上沉积、曝光和显影光致抗蚀剂层来形成。光致抗蚀剂层可以被图案化以形成导电柱的形状的腔。导电材料，例如铜，可以被沉积在图案化光致抗蚀剂层中的开口中以形成导电柱152。可以使用任何合适的工艺沉积导电材料，工艺是例如电镀、溅射或化学镀。可以去除光致抗蚀剂以暴露导电柱152。在另一示例中，可光成像电介质可用于形成导电柱152。在一些实施例中，绝缘材料133可以最初沉积在第一管芯114-1和导电柱152的顶表面上和该顶表面之上，然后被向后抛光回以暴露第一管芯114-1的顶表面和导电柱152。可以使用任何合适的工艺形成绝缘材料133，该工艺包括层压、或缝隙涂覆和固化。如果绝缘材料133被形成为完全覆盖第一管芯114-1和导电柱152，则可以使用任何合适的技术去除绝缘材料133，该技术包括研磨或蚀刻，例如湿法蚀刻、干法蚀刻(例如等离子体蚀刻)、湿法喷砂或激光烧蚀(例如使用准分子激光)。在一些实施例中，绝缘材料133的厚度可以最小化以减少所需的蚀刻时间。可以使用导电接触部132对管芯114-1和/或管芯114-2进行功能测试，以在执行进一步处理之前确定管芯114-1、114-2是KGD。
图8J示出了将图8I的组件倒置之后的组件。图8J的组件可以是微电子组件100，如所示，或者可以对图8J的微电子组件100执行进一步的制造操作以形成其他微电子组件100(例如，如图3所示)。例如，通过在导电接触部132上印刷焊膏、使用拾取-即插即用工具将图8J中的组件放置在封装衬底上、使焊膏经受热回流、以及清洁，图8J的组件可以经由DTP互连电耦合到封装衬底。
图9A-9D是根据各种实施例的用于制造图1的微电子组件的示例工艺中的各个阶段的侧截面视图。图9A示出了在执行如上参考图8A-8E所述的工艺之后的图8E的组件。
图9B示出了在第二载体105-2上形成导电柱152、在第一管芯114-1和导电柱152上及其周围沉积绝缘材料133、以及在绝缘材料133、导电柱152以及管芯114-1(例如，在有源侧金属化堆叠体122上)的顶表面上形成暴露的HB界面180之后的组件，其中HB界面180包括由HB电介质108围绕的HB接触部110。导电柱152和绝缘材料133可以如上文参考图8I所述形成。
图9C示出了在将第二管芯114-2和第三管芯114-3混合接合到图9B的组件的顶表面，并在第二和第三管芯114-2、114-3上及其周围沉积绝缘材料133之后的组件。特别地，可以使第二管芯114-2和第三管芯114-3的HB界面180(未标记)与第一管芯114-1的HB界面接触，并且可以施加热和/或压力以接合接触的HB界面，以分别形成HB区域130-1和130-2。绝缘材料133可以如上面参考图8I所描述的那样被沉积。在一些实施例中，可以省略第二管芯114-2和第三管芯114-3上及其周围的绝缘材料133。在这样的实施例中，第二和第三管芯114-2、114-3可以由下覆结构(例如，图9B的组件)支撑。在一些实施例中，诸如永久载体(未示出)的机械支撑衬底可以附接到图9C的组件的顶表面(例如，第二和第三管芯114-2、114-3的顶表面)，以提供进一步的机械支撑。
图9D示出了去除第二载体105-2并在图9C的组件的底表面上形成用于DTP互连的导电接触部132之后的组件。在执行进一步处理之前，可以使用导电接触部132对管芯114-1、114-2、114-3进行功能测试，以确定管芯114-1、114-2、114-3是KGD。图9D的组件可以是微电子组件100，如所示，或者可以对图9D的微电子组件100执行进一步的制造操作以形成其他微电子组件100(例如，如图1所示)。例如，通过在导电接触部132上印刷焊膏、使用拾取-即插即用工具(pick-n-place tool)将图9D的组件放置在封装衬底上、使焊膏经受热回流、以及清洁，图9D的组件可以经由DTP互连电耦合到封装衬底。
图10A-10G是根据各种实施例的用于制造图5的微电子组件的示例工艺中的各个阶段的侧截面视图。图10A示出了在执行如上参考图8A-8D所述的工艺之后的图8D的组件，其中安装到顶表面的第二载体105-2包括衬底128和TSV 118(例如，第二载体105-2成为图5的微电子组件100的永久部分)。
图10B示出了在倒置图10A的组件、去除第一载体105-1并在管芯114-1的顶表面上(例如，在有源侧金属化堆叠体122上)形成暴露的HB界面180之后的组件，其中HB界面180包括被HB电介质108围绕的HB接触件110。
图10C示出了在第三载体105-3上放置第二管芯114-2和第三管芯114-3之后的组件，其中背侧(例如非有源侧)面向第三载体105-3。第二和第三管芯114-2、114-3的顶表面可以分别包括暴露的HB界面180-1、180-2，其中HB界面180包括被HB电介质108围绕的HB接触部110。在一些实施例中，绝缘材料133(未示出)可以沉积在第二和第三管芯114-2、114-3上及其周围，如上文参考图8I所述。
图10D示出了将第一管芯114-1(例如，将图10B的组件倒置)混合接合到第二管芯114-2和第三管芯114-3(例如，接合到图10C的组件的顶表面)之后的组件。特别地，可以使第一管芯114-1的HB界面180(未标记)与第二管芯114-2和第三管芯114-3的HB界面接触，并且可以施加热和/或压力以接合接触的HB界面，以分别形成HB区域130-1和130-2。
图10E示出了从衬底128的背侧(例如，顶表面)去除非电气材料并露出TSV 118的顶表面之后的组件。可以使用任何合适的技术来去除非电气材料，该技术包括例如如上参考图8B所述的。
图10F示出了在第二和第三管芯114-2、114-3上形成导电柱152、在第一管芯114-1和导电柱152上及其周围沉积绝缘材料133、以及在组件的顶表面上形成用于DTP互连的导电接触部132之后的组件。在执行进一步处理之前，可以使用导电接触部132对管芯114-1、114-2、114-3进行功能测试，以确定管芯114-1114-2、114-3是KGD。在一些实施例中，绝缘材料133可以沉积在第二和第三管芯114-2、114-3上和周围。
图10G示出了倒置图10F的组件并去除第三载体105-3之后的组件。图10G的组件可以是微电子组件100，如所示，或者可以对图10G的微电子组件100执行进一步的制造操作以形成其他微电子组件100(例如，如图5所示的)。例如，通过在导电接触部132上印刷焊膏、使用拾取-即插即用工具将图10G组件放置在封装衬底上、对焊膏进行热回流、以及清洁，图10G的组件可以经由DTP互连电耦合到封装衬底。
图11A-11D是根据各种实施例的用于制造图7的微电子组件的示例工艺中的各个阶段的侧截面视图。
图11A是在第一和第二管芯114-1、114-2上执行上文参考图10A-10B描述的工艺并将第一和第二管芯114-1、114-2混合接合到第三管芯114-3之后的组件。特别地，可以使第一管芯114-1和第二管芯114-2的HB界面180(未标记)与第三管芯114-3的HB界面接触，并且可以施加热和/或压力来接合接触的HB界面180，以分别形成HB区域130-1和130-2。
图11B示出了在从第一和第二管芯114-1、114-2的衬底128的顶表面(例如，背侧)去除非电气材料以露出TSV 118的顶表面、在第三管芯114-3的顶表面上形成导电柱152、以及在第一管芯114-1、第二管芯114-2和导电柱152上和周围沉积绝缘材料133之后的组件。在一些实施例中，来自第一和第二管芯114-1、114-2的衬底128的顶表面的非电气材料可与绝缘材料133一起被去除。可以使用任何合适的技术形成导电柱152和绝缘材料133，该技术包括如上参考图8I所述的技术。可以使用任何合适的技术去除绝缘材料133，该技术包括如上参考图8I所述的技术。可以使用任何合适的技术来去除衬底128的非电气材料，该技术包括如上参考图8B所述的技术。
图11C示出了在图11B的组件的顶表面上形成RDL 148之后的组件。RDL 148可以包括在底表面上的通过衬底128中的TSV 118耦合到第一和第二管芯114-1、114-2的导电接触部，以及在顶表面上的用于通过DTP互连耦合到封装衬底的导电接触部132。可以使用任何合适的技术来制造RDL 148，该技术是例如PCB技术、再分布层技术或镶嵌处理。
图11D示出了将图11C的组件倒置之后的组件。图11D的组件本身可以是微电子组件100，如所示。可以对图11D的微电子组件100执行进一步的制造操作，以形成其他微电子组件100，例如图7所示。例如，进一步的处理可以包括沉积阻焊层、附接焊球以及通过DTP互连150将封装衬底102电耦合到图11D的组件的底表面。在执行进一步处理之前，可以使用导电接触部132对管芯114-1、114-2、114-3进行功能测试，以确定管芯114-1、114-2、114-3是KGD。
本文公开的微电子组件100可用于任何合适的应用。例如，在一些实施例中，微电子组件100可以用于使得能够实现用于实现现场可编程门阵列(FPGA)或处理单元(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)的非常小的形状因子电压调节，特别是在移动装置和小形状因子装置中。在另一示例中，微电子组件100中的管芯114可以是处理装置(例如，中央处理单元、图形处理单元、FPGA、调制解调器、应用处理器等)。
本文公开的微电子组件100可以包括在任何合适的电子部件中。图12-15示出了可以包括本文公开的任何微电子组件100或包括在本文公开的任何微电子组件100中的装置的各种示例。
图12是晶片1500和管芯1502的顶视图，该管芯可以包括在本文公开的任何微电子组件100中(例如，作为管芯114中的任何合适的管芯)。晶片1500可以由半导体材料组成，并且可以包括具有形成在晶片1500的表面上的IC结构的一个或多个管芯1502。每个管芯1502可以是包括任何合适的IC的半导体产品的重复单元。在半导体产品的制造完成之后，晶片1500可以经历单个化工艺，其中管芯1502被彼此分离以提供半导体产品的分立“芯片”。管芯1502可以是本文公开的管芯114中的任何管芯。管芯1502可以包括一个或多个晶体管(例如，下面讨论的图13的晶体管1640中的一些晶体管)、将电信号路由到晶体管的支持电路系统、无源部件(例如，信号迹线、电阻器、电容器或电感器)和/或任何其它IC部件。在一些实施例中，晶片1500或管芯1502可以包括存储器装置(例如，随机存取存储器(RAM)装置，例如静态RAM(SRAM)装置、磁性RAM(MRAM)装置、电阻RAM(RRAM)装置，导电桥接RAM(CBRAM)装置等)、逻辑装置(例如AND、OR、NAND或NOR门)或任何其它合适的电路元件。这些装置中的多个装置可以组合在单个管芯1502上。例如，由多个存储器装置形成的存储器阵列可以形成在与处理装置(例如，图15的处理装置1802)或被配置为在存储器装置中存储信息或执行存储在存储器阵列中的指令的其他逻辑相同的管芯1502上。在一些实施例中，管芯1502(例如，管芯114)可以是中央处理单元、射频芯片、功率转换器或网络处理器。可以使用管芯到晶片组装技术来制造本文公开的微电子组件100中的各种微电子组件，其中一些管芯114附接到包括管芯114中的其他管芯的晶片1500，并且晶片1500随后被单个化。
图13是IC装置1600的截面侧视图，IC装置1600可以包括在本文公开的任何微电子组件100中(例如，在任何管芯114中)。IC装置1600中的一个或多个可以包括在一个或多个管芯1502中(图12)。IC装置1600可以形成在管芯衬底1602(例如，图12的晶片1500)上，并且可以被包括在管芯(例如图12的管芯1502)中。管芯衬底1602可以是由半导体材料系统组成的半导体衬底，半导体材料系统包括例如n型或p型材料系统(或两者的组合)。管芯衬底1602可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些实施例中，可使用替代材料形成管芯衬底1602，替代材料可与硅组合或不与硅组合，且包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI族、III-V族或IV族的其它材料也可用于形成管芯衬底1602。尽管这里描述了可以用以形成管芯衬底1602的材料的几个例子，但是可以使用可以用作IC装置1600的基础的任何材料。管芯衬底1602可以是单个化管芯(例如，图12的管芯1502)或晶片(例如图12的晶片1500)的一部分。
IC装置1600可以包括设置在管芯衬底1602上的一个或多个装置层1604。装置层1604可以包括形成在管芯衬底1602上的一个或多个晶体管1640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。装置层1604可以包括，例如，一个或多个源极和/或漏极(S/D)区域1620、用于控制晶体管1640中S/D区域1620之间的电流流动的栅极1622、以及用于将电信号路由到S/D区域1620/从S/D区域1620路由电信号的一个或多个S/D接触部1624。晶体管1640可以包括为清楚起见未描绘的附加特征，例如装置隔离区域、栅极接触部等。晶体管1640不限于图13中所示的类型和配置，并且可以包括多种其他类型和配置，诸如例如平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，例如双栅极晶体管或三栅极晶体管，以及环绕或全环绕栅极晶体管，例如纳米带和纳米线晶体管。
每个晶体管1640可以包括由至少两层，即栅极电介质和栅极电极，形成的栅极1622。栅极电介质可以包括一个层或多层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可用于栅极电介质的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物、以及铌酸铅锌。在一些实施例中，当使用高k材料时，可以对栅极电介质进行退火工艺以提高其质量。
根据晶体管1640是PMOS晶体管还是NMOS晶体管，栅极电极可以形成在栅极电介质上，并且可以包括至少一种p型功函数金属或n型功函数金属。在一些实施方式中，栅极电极可以由两个或更多个金属层的堆叠体组成，其中一个或更多个金属层是功函数金属层，并且至少一个金属层是填充金属层。出于其他目的，可以包括另外的金属层，例如阻挡层。对于PMOS晶体管，可用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如氧化钌)，以及下文参考NMOS晶体管讨论的任何金属(例如用于功函数调整)。对于NMOS晶体管，可用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)、以及上面参考PMOS晶体管讨论的任何金属(例如用于功函数调整)。
在一些实施例中，当沿着源极-沟道-漏极方向观察晶体管1640的截面时，栅极电极可以由U形结构组成，该U形结构包括基本上平行于管芯衬底1602的表面的底部部分和基本上正交于管芯衬底1602的顶表面的两个侧壁部分。在其他实施例中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于管芯衬底1602的顶表面并且不包括基本上正交于管芯衬底1602的顶表面的侧壁部分的平面层。在其他实施例中，栅极电极可以由U形结构和平面非U形结构的组合组成。例如，栅极电极可以由在一个或多个平面非U形层顶上形成的一个或多个U形金属层组成。
在一些实施例中，一对侧壁间隔体可以形成在栅极堆叠体的相对侧上，以括住栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺在本领域中是众所周知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区域1620可以形成在与每个晶体管1640的栅极1622相邻的管芯衬底1602内。可以使用例如注入/扩散工艺或蚀刻/沉积工艺来形成S/D区域1620。在前一工艺中，诸如硼、铝、锑、磷或砷的掺杂剂可以被离子注入到管芯衬底1602中以形成S/D区域1620。激活掺杂剂并使其进一步扩散到管芯衬底1602中的退火工艺可以在离子注入工艺之后进行。在后一工艺中，可以首先蚀刻管芯衬底1602以在S/D区域1620的位置处形成凹陷。然后可以进行外延沉积工艺以用用于制造S/D区域1620的材料填充凹陷。在一些实施方式中，可以使用诸如硅锗或碳化硅的硅合金来制造S/D区域1620。在一些实施例中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在一些实施例中，S/D区域1620可以使用一种或多种替代半导体材料形成，例如锗或III-V族材料或合金。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区域1620。
电信号，例如电源和/或输入/输出(I/O)信号，可以通过设置在装置层1604上的一个或多个互连层(在图13中示为互连层1606-1610)路由到装置层1604的装置(例如，晶体管1640)和/或从装置层1604的装置(例如，晶体管1640)路由电信号。例如，装置层1604的导电特征(例如，栅极1622和S/D接触部1624)可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC装置1600的金属化堆叠体(也称为“ILD堆叠体”)1619。
互连结构1628可以布置在互连层1606-1610内，以根据各种各样的设计来路由电信号；特别地，该布置不限于图13中所描绘的互连结构1628的特定配置。尽管在图13中描绘了特定数量的互连层1606-1610，但是本公开的实施例包括具有比所描绘的更多或更少互连层的IC装置。
在一些实施例中，互连结构1628可以包括线1628a和/或填充有导电材料(例如金属)的过孔1628b。线1628a可以被布置为在与管芯衬底1602的其上形成装置层1604的表面基本平行的平面的方向上路由电信号。例如，从图13的角度来看，线1628a可以在进出页面的方向上路由电信号。过孔1628b可以被布置为在基本上正交于管芯衬底1602的其上形成装置层1604的表面的平面的方向上路由电信号。在一些实施例中，过孔1628b可以将不同互连层1606-1610的线1628a电耦合在一起。
互连层1606-1610可以包括设置在互连结构1628之间的电介质材料1626，如图13所示。在一些实施例中，设置在互连层1606-1610中的不同互连层中的互连结构1628之间的电介质材料1626可以具有不同的组成；在其他实施例中，不同互连层1606-1610之间的电介质材料1626的组成可以是相同的。
第一互连层1606(称为金属1或“M1”)可以直接形成在装置层1604上。在一些实施例中，第一互连层1606可以包括线1628a和/或过孔1628b，如所示。第一互连层1606的线1628a可以与装置层1604的接触部(例如S/D接触部1624)耦合。
第二互连层1608(称为金属2或“M2”)可以直接形成在第一互连层1606上。在一些实施例中，第二互连层1608可以包括过孔1628b，以将第二互连层1608的线1628a与第一互连层1606的线1628a耦合。尽管为了清楚起见，线1628a和过孔1628b在结构上用每个互连层内(例如，在第二互连层1608内)的线来描绘，但是在一些实施例中，线1628a和过孔162 8b可以在结构上和/或材料上连续(例如，同时在双镶嵌工艺期间填充)。
根据接合第二互连层1608或第一互连层1606描述的类似技术和配置，第三互连层1610(称为金属3或“M3”)(以及根据需要的附加互连层)可以连续形成在第二互连层1608上。在一些实施例中，在IC装置1600中的金属化堆叠体1619中“更高”(即，离装置层1604更远)的互连层可以更厚。
IC装置1600可以包括阻焊材料1634(例如，聚酰亚胺或类似材料)和形成在互连层1606-1610上的一个或多个导电接触部1636。在图13中，导电接触部1636被示为采取接合焊盘的形式。导电接触部1636可以与互连结构1628电耦合，并且被配置为将晶体管(单个或多个)1640的电信号路由到其他外部装置。例如，可以在一个或多个导电接触部1636上形成焊料接合，以将包括IC装置1600的芯片与另一部件(例如，电路板)机械地和/或电耦合。IC装置1600可以包括附加的或替代的结构以路由来自互连层1606-1610的电信号；例如，导电接触部1636可以包括将电信号路由到外部部件的其他类似特征(例如，柱子)。
在其中IC装置1600是双面管芯(例如，类似于管芯114-1)的一些实施例中，IC装置1600可以包括在装置层(单个或多个)1604的相对侧上的另一金属化堆叠体(未示出)。该金属化堆叠体可以包括如上文参考互连层1606-1610所讨论的多个互连层，以在装置层(单个或多个)1604与IC装置1600的与导电接触部1636相对的侧上的附加导电接触部(未示出)之间提供导电通路(例如，包括导电线和过孔)。
在IC装置1600是双面管芯(例如，类似于管芯114-1)的其他实施例中，IC装置1600可以包括穿过管芯衬底1602的一个或多个TSV；这些TSV可以与装置层(单个或多个)1604接触并且可以在装置层(单个或多个)1604和IC装置1600的与导电接触部1636相对的侧上的附加导电接触部(未示出)之间提供导电通路。
图14是IC装置组件1700的截面侧视图，IC装置组件1700可以包括本文公开的任何微电子组件100。在一些实施例中，IC装置组件1700可以是微电子组件100。IC装置组件1700包括设置在电路板1702(例如，其可以是母板)上的多个部件。IC装置组件1700包括设置在电路板1702的第一面1740和电路板1702的相对的第二面1742上的部件；通常，部件可以设置在一个或两个面1740和1742上。下面参考IC装置组件1700讨论的任何IC封装可以采取本文公开的微电子组件100的任何合适的实施例的形式。
在一些实施例中，电路板1702可以是包括多个金属层的PCB，这些金属层通过电介质材料层彼此分离并且通过导电过孔互连。金属层中的任何一个或多个可以以期望的电路图案形成，以在耦合到电路板1702的部件之间路由电信号(可选地与其他金属层接合)。在其他实施例中，电路板1702可以是非PCB衬底。在一些实施例中，电路板1702可以是例如电路板。
图14中所示的IC装置组件1700包括通过耦合部件1716耦合到电路板1702的第一面1740的插入体上封装结构1736上。耦合部件1716可以将插入体上封装结构1736电和机械耦合到电路板1702，并且可以包括焊球(如图14所示)、插座的阳部分和阴部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
插入体上封装结构1736可以包括通过耦合部件1718耦合到插入体1704的IC封装1720。耦合部件1718可以采取用于应用的任何合适的形式，例如上面参考耦合部件1716所讨论的形式。尽管在图14中示出了单个IC封装1720，但是多个IC封装可以耦合到插入体1704；实际上，可以将附加插入体耦合到插入体1704。插入体1704可以提供用于桥接电路板1702和IC封装1720的中介衬底。IC封装1720可以是或包括，例如，管芯(图12的管芯1502)、IC装置(例如，图13的IC装置1600)或任何其他合适的部件。通常，插入体1704可以将连接扩展到更宽的间距，或者将连接重新布线到不同的连接。例如，插入体1704可以将IC封装1720(例如，管芯)耦合到耦合部件1716的用于耦合到电路板1702的一组球栅阵列(BGA)导电接触部。在图14所示的实施例中，IC封装1720和电路板1702附接到插入体1704的相对侧；在其他实施例中，IC封装1720和电路板1702可以附接到插入体1704的相同侧。在一些实施例中，三个或更多个部件可以通过插入体1704互连。
在一些实施例中，插入体1704可以形成为PCB，包括通过电介质材料层彼此分离并通过导电过孔互连的多个金属层。在一些实施例中，插入体1704可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施例中，插入体1704可以由交替的刚性或柔性材料形成，该材料可以包括与上述用于半导体衬底的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。插入体1704可以包括金属互连1708和过孔1710，包括但不限于TSV 1706。插入体1704还可以包括嵌入式装置1714，包括无源和有源装置。这样的装置可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)装置和存储器装置。例如射频装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS)装置的更复杂的装置也可以形成在插入体1704上。插入体上封装结构1736可以采取本领域已知的插入体上封装结构中的任何一种的形式。
IC装置组件1700可以包括通过耦合部件1722耦合到电路板1702的第一面1740的IC封装1724。耦合部件1722可以采取上面参考耦合部件1716讨论的任何实施例的形式，并且IC封装1724可以采取上面参考IC封装1720讨论的任何实施例的形式。
图14中所示的IC装置组件1700包括通过耦合部件1728耦合到电路板1702的第二面1742的封装上封装结构1734。封装上封装结构1734可以包括通过耦合部件1730耦合在一起的IC封装1726和IC封装1732，使得IC封装1726设置在电路板1702和IC封装1732之间。耦合部件1728和1730可以采取上述耦合部件1716的任何实施例的形式，并且IC封装1726和1732可以采取上述IC封装1720的任何实施例的形式。封装上封装结构1734可以根据本领域已知的任何封装上封装的结构来配置。
图15是示例电气装置1800的框图，该装置可以包括本文公开的微电子组件100中的一个或多个。例如，电气装置1800的部件中的任何合适的部件可以包括本文公开的IC装置组件1700、IC装置1600或管芯1502中的一个或多个，并且可以布置在本文公开的任何微电子组件100中。在图15中将多个部件示出为包括在电气装置1800中，但是这些部件中的任何一个或多个可以被省略或复制，以适合应用。在一些实施例中，包括在电气装置1800中的部件中的一些或全部可以附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。
此外，在各种实施例中，电气装置1800可以不包括图15中所示的一个或多个部件，但电气装置1800可以包括用于耦合到一个或多个部件的接口电路系统。例如，电气装置1800可以不包括显示装置1806，但是可以包括显示装置接口电路系统(例如，连接器和驱动器电路系统)，显示装置1806可以耦合到该显示装置接口电路系统。在另一组示例中，电气装置1800可以不包括音频输入装置1824或音频输出装置1808，而是可以包括音频输入或输出装置接口电路系统(例如，连接器和支持电路系统)，音频输入装置1804或音频输出装置1808可以耦合到该接口电路系统。
电气装置1800可以包括处理装置1802(例如，一个或多个处理装置)。如本文所使用的，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或者存储器中的其他电子数据的任何装置或装置的一部分。处理装置1802可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件内执行密码算法的专用处理器)、服务器处理器或任何其他合适的处理装置。电气装置1800可以包括存储器1804，存储器1804本身可以包括一个或多个存储器装置，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理装置1802共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移力矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，电气装置1800可以包括通信芯片1812(例如，一个或多个通信芯片)。例如，通信芯片1812可以被配置用于管理无线通信，用于向电气装置1800传输数据和从电气装置1800传输数据。术语“无线”及其衍生物可用于描述电路、装置、系统、方法、技术、通信信道等，这些电路、装置和系统可以通过非固体介质使用调制电磁辐射进行数据通信。该术语并不暗示相关联的装置不包含任何电线，尽管在一些实施例中它们可能不包含电线。
通信芯片1812可以实现多种无线标准或协议中的任何一种，该标准和协议包括但不限于包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正案)的电气和电子工程师协会(IEEE)标准、长期演进(LTE)项目以及任何修正、更新、和/或修订(例如，高级LTE项目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。IEEE 802.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，缩写词代表微波接入的全球互操作性，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMLS)、高速分组接入(HSPA)、演进型HSPA(E-HSPA)或LTE网络来操作。通信芯片1812可以根据用于GSM演进的增强型数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网(UTRAN)或演进型UTRAN(E-UTRAN)来操作。通信芯片1812可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其衍生物以及被指定为3G、4G、5G以及更高版本的任何其他无线协议来操作。在其他实施例中，通信芯片1812可以根据其他无线协议进行操作。电气装置1800可以包括天线1822以便于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片1812可以管理有线通信，例如电、光或任何其他合适的通信协议(例如以太网)。如上所述，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以专用于诸如Wi-Fi或蓝牙的较短距离无线通信，而第二通信芯片1812可以专用于例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO等的较长距离无线通信。在一些实施例中，第一通信芯片1812可以专用于无线通信，而第二通信芯片1812可以专用于有线通信。
电气装置1800可以包括电池/电力电路系统1814。电池/电力电路系统1814可以包括一个或多个能量储存装置(例如，电池或电容器)和/或用于将电气装置1800的部件耦合到与电气装置1800分离的能量源(例如，AC线路电力)的电路系统。
电气装置1800可以包括显示装置1806(或对应的接口电路系统，如上所述)。显示装置1806可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气装置1800可以包括音频输出装置1808(或对应的接口电路系统，如上所述)。音频输出装置1808可以包括生成可听指示器的任何装置，例如扬声器、耳机或耳塞。
电气装置1800可以包括音频输入装置1824(或对应的接口电路系统，如上所述)。音频输入装置1824可以包括生成表示声音的信号的任何装置，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气装置1800可以包括GPS装置1818(或对应的接口电路系统，如上所述)。GPS装置1818可以与基于卫星的系统通信，并且可以接收电气装置1800的位置，如本领域中已知的。
电气装置1800可以包括其他输出装置1810(或对应的接口电路系统，如上所述)。其他输出装置1810的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他装置提供信息的有线或无线发射机、或者附加储存装置。
电气装置1800可以包括其他输入装置1820(或对应的接口电路系统，如上所述)。其他输入装置1820的示例可以包括加速度计、陀螺仪、指南针、图像捕获装置、键盘、例如鼠标、触笔、触摸板的光标控制装置、条形码读取器、快速响应(QR)码读取器、任何传感器或射频识别(RFID)读取器。
电气装置1800可以具有任何期望的形状因子，例如计算装置或手持式、便携式或移动计算装置(例如，蜂窝电话、智能电话、移动互连网装置、音乐播放器、平板电脑、膝上型电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超移动个人电脑等)、台式电子装置、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴计算装置。在一些实施例中，电气装置1800可以是处理数据的任何其他电子装置。
以下段落提供了本文公开的实施例的各种示例。
示例1是一种微电子组件，包括：在第一层中且具有第一表面和相对的第二表面的第一管芯，所述第一管芯包括：在所述第一表面处的第一金属化堆叠体；在所述第一金属化堆叠体上且包括装置的装置层；在所述装置层上的第二金属化堆叠体；以及在所述第一表面处且电耦合到所述第一金属化堆叠体的互连；在所述第一层中的导电柱；以及在所述第一层上的第二层中且具有第一表面和相对的第二表面的第二管芯，其中，所述第二管芯的所述第一表面耦合到所述导电柱，并且通过混合接合区域耦合到所述第一管芯的所述第二表面。
示例2可以包括示例1所述的主题，并且还可以规定：所述混合接合区域是第一混合接合区域，并且还可以包括：在所述第二层中且具有第一表面和相对的第二表面的第三管芯，其中，所述第三管芯的所述第一表面通过第二混合接合区域耦合到所述第一管芯的所述第二表面。
示例3可以包括示例1或2所述的主题，并且还可以规定：所述互连是电力输送网络的一部分。
示例4可以包括示例1-3中任一示例所述的主题，并且还可以包括：衬底层，在所述第一金属化堆叠体和所述装置层之间且包括微穿硅过孔(μTSV)。
示例5可以包括示例4所述的主题，并且还可以规定：所述μTSV将所述装置层中的所述装置电耦合到所述第一金属化堆叠体。
示例6可以包括示例1-5中任一示例所述的主题，并且还可以包括：封装衬底，通过所述互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
示例7可以包括示例1-6中任一示例所述的主题，并且还可以规定：所述互连是第一互连，并且可以还包括第三管芯，所述第三管芯具有第一表面和相对的第二表面，所述第一表面具有第二互连，所述第三管芯通过所述第一互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
示例8可以包括示例7所述的主题，并且还可以规定：所述第二互连是电力输送网络的一部分。
示例9可以包括示例7所述的主题，并且还可以包括通过所述第二互连电耦合到所述第三管芯的所述第一表面的封装衬底。
示例10可以包括示例1-9中任一示例所述的主题，并且还可以规定：所述第一金属化堆叠体的导电结构比所述第二金属化堆叠体的导电结构厚。
示例11是一种微电子组件，包括：在第一层中且具有第一表面和相对的第二表面的第一管芯，所述第一管芯包括：在所述第一表面处且包括穿衬底过孔(TSV)的衬底；在所述衬底上的第一金属化堆叠体；在所述第一金属化堆叠体上且包括装置的装置层；在所述装置层上的第二金属化堆叠体；以及互连，在所述第一表面处，且通过所述衬底中的所述TSV电耦合到所述第一金属化堆叠体；在所述第一层中的导电柱；以及在所述第一层上的第二层中且具有第一表面和相对的第二表面的第二管芯，其中，所述第二管芯的所述第一表面通过混合接合区域耦合到所述导电柱和所述第一管芯的所述第二表面。
示例12可以包括示例11所述的主题，并且还可以规定：所述混合接合区域是第一混合接合区域，并且还可以包括第三管芯，所述第三管芯在所述第二层中且具有第一表面和相对的第二表面，其中，所述第三管芯的所述第一表面通过第二混合接合区域耦合到所述第一管芯的所述第二表面。
示例13可以包括示例11或12所述的主题，并且还可以规定：所述互连是电力输送网络的一部分。
示例14可以包括示例11-13中任一示例所述的主题，并且还可以规定：所述衬底是第一衬底，并且还可以包括：第二衬底，在所述第一金属化堆叠体和所述装置层之间且包括微穿硅过孔(μTSV)。
示例15可以包括示例14所述的主题，并且还可以规定：所述μTSV将所述装置层中的所述装置电耦合到所述第一金属化堆叠体。
示例16可以包括示例11-15中任一示例所述的主题，并且还可以包括：封装衬底，通过所述互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
示例17可以包括示例11-16中任一示例所述的主题，并且还可以规定：所述互连是第一互连，并且可以还包括第三管芯，所述第三管芯具有第一表面和相对的第二表面，所述第一表面具有第二互连，所述第三管芯通过所述第一互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
示例18可以包括示例17所述的主题，并且还可以规定：所述第二互连是电力输送网络的一部分。
示例19可以包括示例17所述的主题，并且还可以包括通过所述第二互连电耦合到所述第三管芯的所述第一表面的封装衬底。
示例20可以包括示例11-19中任一示例所述的主题，并且还可以规定：所述第一金属化堆叠体的导电结构比所述第二金属化堆叠体的导电结构厚。
示例21是一种微电子组件，包括：在第一电介质层中的第一管芯，所述第一电介质层具有第一表面和相对的第二表面，并且所述第一管芯包括：在所述第一表面处且包括穿衬底过孔(TSV)的衬底；在所述衬底上的第一金属化堆叠体；在所述第一金属化堆叠体上且包括装置的装置层；在所述装置层上的第二金属化堆叠体；以及第一互连，在所述第一表面处，且通过所述衬底中的所述TSV电耦合到所述第一金属化堆叠体；在所述第一电介质层中的第二管芯，所述第二管芯包括：在所述第一表面处且包括穿衬底过孔(TSV)的衬底；在所述衬底上的第一金属化堆叠体；在所述第一金属化堆叠体上且包括装置的装置层；在所述装置层上的第二金属化堆叠体；以及第二互连，在所述第一表面处，且通过所述衬底中的所述TSV电耦合到所述第一金属化堆叠体；在所述第一电介质层中的导电柱；第三管芯，在所述第一电介质层的所述第二表面上的第二电介质层中，电耦合到所述导电柱，通过所述第一电介质层的所述第二表面处的第一混合接合区域电耦合到所述第一管芯，并且通过所述第一电介质层的所述第二表面处的第二混合接合区域电耦合到所述第二管芯；以及再分布层(RDL)，在所述第一电介质层的所述第一表面处且具有第一表面和相对的第二表面，其中，所述RDL的所述第二表面电耦合到所述第一电介质层的所述第一表面，并且其中，所述RDL的所述第一表面包括通过所述RDL中的导电通路电耦合到所述导电柱、所述第一互连和所述第二互连的第三互连。
示例22可以包括示例21所述的主题，并且还可以规定：所述第一互连、所述第二互连和所述第三互连是电力输送网络的一部分。
示例23可以包括示例21或22所述的主题，并且还可以规定：所述第一管芯的所述衬底是第一衬底，并且还可以包括：第二衬底，在所述第一金属化堆叠体和所述装置层之间，且包括微穿硅过孔(μTSV)，其中，所述μTSV将所述装置层中的所述装置电耦合到所述第一金化堆叠体。
示例24可以包括示例21-23中任一示例所述的主题，并且还可以规定：所述第二管芯的所述衬底是第一衬底，并且还可以包括：第二衬底，在所述第一金属化堆叠体和所述装置层之间，且包括μTSV，其中，所述μTSV将所述装置层中的所述装置电耦合到所述第一金化堆叠体。
示例25可以包括示例21-24中任一示例所述的主题，并且还可以包括：通过所述第三互连电耦合到所述RDL的所述第一表面的封装衬底。

Claims (20)

1.一种微电子组件，包括：
在第一层中且具有第一表面和相对的第二表面的第一管芯，所述第一管芯包括：
在所述第一表面处的第一金属化堆叠体；
在所述第一金属化堆叠体上且包括装置的装置层；
在所述装置层上的第二金属化堆叠体；以及
在所述第一表面处且电耦合到所述第一金属化堆叠体的互连；
在所述第一层中的导电柱；以及
在所述第一层上的第二层中且具有第一表面和相对的第二表面的第二管芯，其中，所述第二管芯的所述第一表面耦合到所述导电柱，并且通过混合接合区域耦合到所述第一管芯的所述第二表面。
2.根据权利要求1所述的微电子组件，其中，所述混合接合区域是第一混合接合区域，并且还包括：
在所述第二层中且具有第一表面和相对的第二表面的第三管芯，其中，所述第三管芯的所述第一表面通过第二混合接合区域耦合到所述第一管芯的所述第二表面。
3.根据权利要求1所述的微电子组件，其中，所述互连是电力输送网络的一部分。
4.根据权利要求1所述的微电子组件，还包括：
衬底层，在所述第一金属化堆叠体和所述装置层之间且包括微穿硅过孔μTSV。
5.根据权利要求4所述的微电子组件，其中，所述μTSV将所述装置层中的所述装置电耦合到所述第一金属化堆叠体。
6.根据权利要求1所述的微电子组件，还包括：
封装衬底，通过所述互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
7.根据权利要求1所述的微电子组件，其中，所述第一金属化堆叠体的导电结构比所述第二金属化堆叠体的导电结构厚。
8.一种微电子组件，包括：
在第一层中且具有第一表面和相对的第二表面的第一管芯，所述第一管芯包括：
在所述第一表面处且包括穿衬底过孔(TSV)的衬底；
在所述衬底上的第一金属化堆叠体；
在所述第一金属化堆叠体上且包括装置的装置层；
在所述装置层上的第二金属化堆叠体；以及
互连，在所述第一表面处，且通过所述衬底中的所述TSV电耦合到所述第一金属化堆叠体；在所述第一层中的导电柱；以及
在所述第一层上的第二层中且具有第一表面和相对的第二表面的第二管芯，其中，所述第二管芯的所述第一表面通过混合接合区域耦合到所述导电柱和所述第一管芯的所述第二表面。
9.根据权利要求8所述的微电子组件，其中，所述互连是电力输送网络的一部分。
10.根据权利要求8所述的微电子组件，其中，所述衬底是第一衬底，并且还包括：
第二衬底，所述第二衬底在所述第一金属化堆叠体和所述装置层之间且包括微穿硅过孔(μTSV)。
11.根据权利要求10所述的微电子组件，其中，所述μTSV将所述装置层中的所述装置电耦合到所述第一金属化堆叠体。
12.根据权利要求8所述的微电子组件，还包括：
封装衬底，所述封装衬底通过所述互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
13.根据权利要求8所述的微电子组件，还包括：
具有第一表面和相对的第二表面的第三管芯，其中，所述第三管芯的所述第二表面通过所述互连电耦合到所述第一管芯的所述第一表面，并且通过所述导电柱电耦合到所述第二管芯的所述第一表面。
14.根据权利要求13所述的微电子组件，其中，所述第三管芯的所述第一表面还包括第二互连，并且所述微电子组件还包括：
通过所述第二互连电耦合到所述第三管芯的所述第一表面的封装衬底。
15.根据权利要求14所述的微电子组件，其中，所述第二互连是电力输送网络的一部分。
16.根据权利要求8所述的微电子组件，其中，所述第一金属化堆叠体的导电结构比所述第二金属化堆叠体的导电结构厚。
17.一种微电子组件，包括：
在第一电介质层中的第一管芯，所述第一电介质层具有第一表面和相对的第二表面，并且所述第一管芯包括：
在所述第一表面处且包括穿衬底过孔(TSV)的衬底；
在所述衬底上的第一金属化堆叠体；
在所述第一金属化堆叠体上且包括装置的装置层；
在所述装置层上的第二金属化堆叠体；以及
第一互连，在所述第一表面处，且通过所述衬底中的所述TSV电耦合到所述第一金属化堆叠体；
在所述第一电介质层中的第二管芯，所述第二管芯包括：
在所述第一表面处且包括穿衬底过孔(TSV)的衬底；
在所述衬底上的第一金属化堆叠体；
在所述第一金属化堆叠体上且包括装置的装置层；
在所述装置层上的第二金属化堆叠体；以及
第二互连，在所述第一表面处，且通过所述衬底中的所述TSV电耦合到所述第一金属化堆叠体；
在所述第一电介质层中的导电柱；
第三管芯，在所述第一电介质层的所述第二表面上的第二电介质层中，电耦合到所述导电柱，通过所述第一电介质层的所述第二表面处的第一混合接合区域电耦合到所述第一管芯，并且通过所述第一电介质层的所述第二表面处的第二混合接合区域电耦合到所述第二管芯；以及
再分布层(RDL)，在所述第一电介质层的所述第一表面处且具有第一表面和相对的第二表面，其中，所述RDL的所述第二表面电耦合到所述第一电介质层的所述第一表面，并且其中，所述RDL的所述第一表面包括通过所述RDL中的导电通路电耦合到所述导电柱、所述第一互连和所述第二互连的第三互连。
18.根据权利要求17所述的微电子组件，其中，所述第一互连、所述第二互连和所述第三互连是电力输送网络的一部分。
19.根据权利要求17所述的微电子组件，其中，所述第一管芯的所述衬底是第一衬底，并且还包括：
第二衬底，在所述第一金属化堆叠体和所述装置层之间，且包括微穿硅过孔(μTSV)，其中，所述μTSV将所述装置层中的所述装置电耦合到所述第一金化堆叠体。
20.根据权利要求17所述的微电子组件，还包括：
通过所述第三互连电耦合到所述RDL的所述第一表面的封装衬底。
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