KR20190050781A - 인터포저 패키지 상의 임베딩된 다이 - Google Patents

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Abstract

임베딩된 다이를 가진 관통 비아 인터포저를 갖는 집적 회로(IC) 패키지뿐만 아니라 관련된 구조, 디바이스 및 방법이 본 문서에서 개시된다. 예를 들어, 몇몇 실시예에서, IC 패키지는 임베딩된 다이를 가진 관통 비아 인터포저를 포함할 수 있는데, 관통 비아 연결은 전방에서 후방으로의 도전성을 갖는다. 몇몇 실시예에서, 다이는 임베딩된 다이를 가진 관통 비아 인터포저를 갖는 IC 패키지의 후방 측 상에 배치될 수 있고 임베딩된 다이에 전기적으로 커플링될 수 있다. 몇몇 실시예에서, 패키지 온 패키지(PoP) 배열 내의 제2 IC 패키지는 임베딩된 다이를 가진 관통 비아 인터포저를 갖는 IC 패키지의 후방 측 상에 배치될 수 있고 도전성 비아에 전기적으로 커플링될 수 있다.

Description

인터포저 패키지 상의 임베딩된 다이
전자 디바이스가 작아질수록 이들 디바이스의 풋프린트(footprint)를 감소시키는 것이 중요하게 된다. 디바이스 풋프린트를 감소시키는 한 가지 접근법은 패키지 온 패키지(package-on-package) 또는 적층(stacking) 배열 내의 최소화된 휨(warpage) 및 감소된 z-높이(z-height)를 포함한다.
첨부된 도면과 함께 다음의 상세한 설명에 의해 실시예가 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구조적 요소를 가리킨다. 첨부된 도면의 그림에서, 한정으로서가 아니라, 예로서 실시예가 보여진다.
도 1은 다양한 실시예에 따른, 임베딩된 다이 패키지(embedded die package)를 갖는 관통 비아 인터포저(through-via interposer)의 횡단 측면도이다.
도 2는 다양한 실시예에 따른, 도 1의 패키지의 평면도이다.
도 3 내지 도 9는 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 예시적 프로세스에서의 다양한 스테이지의 횡단면도를 보여준다.
도 10은 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저 상에 배치된 다이를 포함하는 적층된 배열(stacked arrangement)의 횡단 측면도이다.
도 11a는 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저 상에 배치된 패키지를 포함하는 패키지 온 패키지 배열의 횡단 측면도이다.
도 11b는 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저 및 상부 패키지(top package) 사이에 배치된 다이를 포함하는 패키지 온 패키지 배열의 횡단 측면도이다.
도 12는 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 예시적 방법의 흐름도이다.
도 13 내지 도 19는 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 방법의 다른 예시적인 프로세스에서의 다양한 스테이지의 횡단면도를 보여준다.
도 20은 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저 상에 배치된 다이를 포함하는 패키지 온 패키지 배열의 횡단 측면도이다.
도 21은 다양한 실시예에 따른, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 다른 예시적 방법의 흐름도이다.
도 22a 및 도 22b는 본 문서에서 개시된 패키지의 실시예 중 임의의 것과 사용될 수 있는 웨이퍼(wafer) 및 다이의 평면도이다.
도 23은 본 문서에서 개시된 패키지의 실시예 중 임의의 것을 갖는 IC 패키지의 다이 내에 포함될 수 있는 IC 디바이스의 횡단 측면도이다.
도 24는 본 문서에서 개시된 패키지의 실시예 중 임의의 것을 포함할 수 있는 IC 디바이스 어셈블리(assembly)의 횡단 측면도이다.
도 25는 본 문서에서 개시된 패키지의 실시예 중 임의의 것을 포함할 수 있는 예시적인 컴퓨팅 디바이스의 블록도이다.
임베딩된 다이(embedded die)를 가진 관통 비아 인터포저(through-via interposer)를 갖는 집적 회로(Integrated Circuit: IC) 패키지가, 또 관련된 구조, 디바이스 및 방법이, 본 문서에서 개시된다. 예를 들어, 몇몇 실시예에서, IC 패키지는 임베딩된 다이를 가진 관통 비아 인터포저를 포함할 수 있는데, 관통 비아 연결은 전방에서 후방으로의 도전성(front to back conductivity)을 갖는다. 몇몇 실시예에서, 임베딩된 다이를 가진 관통 비아 인터포저를 갖는 집적 회로 패키지는 후방 측(back side) 상에 배치된 다이를 포함할 수 있다. 몇몇 실시예에서, 임베딩된 다이를 가진 관통 비아 인터포저를 갖는 집적 회로 패키지는 다른 집적 회로 패키지가 후방 측 상에 배치되도록 패키지 온 패키지 배열(package-on-package arrangement)을 포함할 수 있다. 몇몇 실시예에서, 복수의 다이 및/또는 복수의 집적 회로 패키지가 적층될(stacked) 수 있다.
본 문서에서 개시된 실시예 중 여러 가지는 패키지 온 패키지 배열 내의 최소화된 휨 및 감소된 z-높이를 가진 후방측 패키지 상호연결부를 달성하기 위해, 임베딩된 다이를 가진 연장된 도전성 경로(conductive pathway)(가령, 관통 비아 인터포저 연결)를 제공할 수 있다. 특히, 본 문서에서 개시된 실시예 중 일부는 패키지의 전방 측 및 후방 측을 전기적으로 연결하는 복수의 도전성 비아를 갖는 임베딩된 다이 패키지를 가진 관통 비아 인터포저를 제공한다. 패키지 온 패키지 어셈블리를 형성하기 위해 하나 이상의 추가적인 패키지가 패키지의 후방 측 상의 노출된 상호연결부의 상부 상에 적층될 수 있거나, 열압축 결합(thermo-compression binding), 매스 리플로우(mass reflow), 표면 활성 본딩(surface activated bonding), 또는 도전성 접착 본딩(conductive adhesive bonding)과 같은 방법을 사용하여 하나 이상의 추가적인 다이가 후방 측 상의 노출된 상호연결부에 커플링 될 수 있다. 그러므로, 본 문서에서 개시된 다양한 실시예는 임베딩된 다이를 가진 관통 비아 인터포저를 갖는 집적 회로 패키지를 제공할 수 있는데, 도전성 비아는 적층된 다이 및 패키지 온 패키지 배열의 도전성 라운팅(conductive routing) 및 접촉 패드(contact pad) 배치를 위해 사용될 수 있다.
더 나아가, 임베딩된 다이를 갖는 관통 비아 인터포저는 패키지의 휨을 최소화하는 구조를 제공한다. 인터포저 재료는 패키지 기판 재료와 정합할(match) 뿐만 아니라 보통 실리콘인 다이 재료에 대한 열팽창 계수 부정합을 최소화하도록 선택될 수 있다.
다음의 상세한 설명에서 본 문서의 일부를 형성하는 첨부된 도면을 참조하며, 도면에서 동일한 번호가 전체에 걸쳐 동일한 부분을 가리키고, 실시될 수 있는 실시예가 예시로서 도시된다. 다른 실시예가 이용될 수 있다는 점과 본 개시의 범위로부터 벗어나지 않고서 구조적 또는 논리적 변경이 행해질 수 있다는 점이 이해되어야 한다. 그러므로, 다음의 상세한 설명은 한정적인 의미를 갖는 것이 아니다.
다양한 동작이 차례차례 여러 별개의 액션 또는 동작으로서, 청구된 주제(subject matter)를 이해하는데 가장 도움이 되는 방식으로 설명될 수 있다. 그러나, 설명의 순서는 이들 동작이 반드시 순서 의존적임을 시사하는 것으로 해석되어서는 안 된다. 특히, 이들 동작은 제시 순서로 수행되지 않을 수 있다. 설명된 동작은 설명된 실시예와는 상이한 순서로 수행될 수 있다. 다양한 추가적인 동작이 수행될 수 있고/거나, 설명된 동작이 추가적인 실시예에서 생략될 수 있다. 상이한 도면에서의 공통적인 요소는 공통적인 라벨로써 식별될 수 있다.
본 개시의 목적을 위해, 구문 "A 및/또는 B"는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, 구문 "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명은 구문 "실시예에서" 또는 "실시예들에서"를 사용하는데, 이는 동일한 또는 상이한 실시예 중 하나 이상을 각각 참조할 수 있다. 더욱이, 본 개시의 실시예와 관련하여 사용되는 용어 "포함하는"(comprising), "포함하는"(including), "갖는" 등은 동의어이다.
도 1은 다양한 실시예에 따른, 임베딩된 다이를 가진 관통 비아 인터포저의 횡단 측면도이다. 구조체(100)는 디바이스 측(device side)(104) 및 반대되는(opposing) 후방 측(106)을 갖는 임베딩된 다이(102)와, 인터포저를 관통하는 하나 이상의 도전성 비아 또는 경로(114)를 가진 관통 비아 인터포저(112)를 포함할 수 있다. 도 1에 도시된 바와 같이, 인터포저는 다수의 도전성 경로를 가질 수 있다. 몇몇 실시예에서, 인터포저는, 다수의 도전성 경로가 인터포저 층을 가로질러 만들어지도록, 다수의 비아에 의해 연결된 도전성 배선 또는 트레이스(trace)의 다수의 층을 포함하여, 수백 개의 도전성 경로를 가질 수 있다. 인터포저 상의 도전성 경로는 임베딩된 다이의 후방측 상에 배치된, 사전조립된(preassembled) 메모리 패키지와 같은 전자 컴포넌트의 접촉 패드와 정합하도록 배치될 수 있다.
몇몇 실시예에서, 인터포저는 다이(112)를 둘러싸는(surround) 방형 프레임(square frame)일 수 있다. 몇몇 실시예에서, 인터포저는 임의의 형상 또는 형태로 다이 주위에 프레임을 생성하도록 위치된 복수의 바(bar)일 수 있다.
몰드 컴파운드(mold compound)(110)는 임베딩된 다이(102) 및 인터포저(112)를 둘러쌀 수 있다. 몇몇 실시예에서, 도전성 경로(114)는 도 23을 참조하여 아래에서 논의되는 바와 같이, 디바이스 또는 상호연결부와의 전기적인 접촉이 될 수 있다. 도전성 경로(114)가 후방 측 표면에서 적어도 부분적으로 노출되도록 도전성 경로(114)는 임베딩된 다이(102)의 후방 측 표면(106)까지 또는 이를 지나서 연장될 수 있다. 그러므로, 구조체(100)는 (가령, 업계에서 알려진 바와 같이 그리고 도 23을 참조하여 아래에서 논의되는 바와 같이, 노출된 접촉 패드(116) 또는 솔더 범프(solder bump)(118)를 통해) 다이(102)의 디바이스 측(104)에서 그리고 (노출된 도전성 경로(114)를 통해) 후방 측 표면(106)에서 상호연결 기회를 제공할 수 있다.
임베딩된 다이(102) 및 인터포저(112)를 둘러싸는 몰드 컴파운드(110)의 두께는 임의의 적합한 값을 취할 수 있다. 몇몇 실시예에서, 몰드 컴파운드(110)의 두께는 임베딩된 다이 또는 인터포저의 두께를 초과하지 않는데, 이는 대략적으로 동일한 두께여야 한다. 몇몇 실시예에서, 몰드 컴파운드의 두께는 0.1 밀리미터 이상(가령, 0.1~0.5 밀리미터)일 수 있다. 몇몇 실시예에서, 몰드 컴파운드의 두께는 패키지 온 패키지 배열 내의 Z-높이를 줄이기 위해 최소화된다.
몰드 컴파운드(110)는 임의의 적합한 재료, 예를 들면 폴리머 컴파운드(polymer compound), 폴리 수지 몰드 컴파운드(poly-resin mold compound), 엘라스토머 몰드 컴파운드(elastomer mold compound), 또는 임의의 다른 적합한 재료로 형성될 수 있다. 몰드 컴파운드(110)에 포함될 수 있는 몰드 컴파운드의 다른 예는 플라스틱 재료, 열경화성 폴리머(thermosetting polymer), 실리콘 합성물(silicon composite), 유리(glass), 에폭시 수지(epoxy resin), 또는 섬유유리 에폭시 수지(fiberglass epoxy resin)를 포함할 수 있다. 몰드 컴파운드(110)는 어떤 충진재 재료(filler material)를 또한 포함할 수 있다. 예를 들어, 몰드 컴파운드(110)는 용융 실리카(fused silica) 또는 비정질 실리콘 이산화물(amorphous silicon dioxide)의 (가령, 마이크로미터 단위의) 미세 입자를 갖는 에폭시 수지를 포함할 수 있다. 몇몇 실시예에서, 몰드 컴파운드(110)는 (가령, 몇몇 웨어러블(wearable) 디바이스 애플리케이션을 가능하게 하는) 가요성 재료(flexible material)일 수 있다. 몇몇 실시예에서, 몰드 컴파운드(110)는, 몰드 컴파운드(110)로 하여금 열 확산기(heat spreader)로서 기능하게 하고 다이(102)에 의해 생성된 열을 구조체(100)(또는 구조체(100)가 포함된 더 큰 패키지 또는 어셈블리)의 다른 영역으로 확산하게 할 수 있는 열 전도성(이나 전기적으로 절연성인) 재료일 수 있다. 몇몇 실시예에서, 몰드 컴파운드는 인터포저 및 임베딩된 다이에 추가적인 구조 및 지지를 제공하는 상당히 강성(rigid)인 재료이다. 몇몇 실시예에서, 몰드 컴파운드 재료는 휨을 방지하기 위해서도 선택될 수 있다.
도전성 경로(114)는 금속(가령, 구리)과 같은 하나 이상의 도전성 재료로써 형성될 수 있다. 도 1에 예시된 도전성 경로(114)는 실질적으로 평행한 측벽을 갖는 것으로 도시되지만, 도전성 경로(114)는 (가령, 도전성 경로(114)를 형성하기 위해 사용되는 제조 동작에 의해 좌우되는 바와 같은) 임의의 프로파일(profile)을 가질 수 있다. 예를 들어, 몇몇 실시예에서, 도전성 경로는 전방 측(104) 또는 후방 측(106)을 향해 테이퍼형(tapered)일 수 있다. 몇몇 실시예에서, 폭(가령 직경)은 도전성 경로의 길이를 따라서 달라질 수 있는데, 한 부분은 다른 부분보다 더 넓을(가령, 더 큰 직경을 가질) 수 있다.
다이(102)의 디바이스 측(104) 상의 인터포저 관통 비아(114) 및 노출된 접촉 패드(116)는 각각 제1 레벨 상호연결부(First Level Interconnect: FLI)(120, 118)를 통해 패키지 기판(130)에 커플링 될 수 있다. 업계에 알려진 바와 같이, 패키지 기판(130)은 FLI(118, 120)와 제2 레벨 상호연결부(Second Level Interconnect: SLI)(122) 간에 신호 또는 전력을 라우팅하는(route) 전기 경로(electrical pathway)(108)를 포함할 수 있다. 몇몇 실시예에서, 인터포저 링(interposer ring) 및 임베딩된 다이(102) 사이의 영역, 그리고 패키지 기판(130)은 언더필(underfill)(124)로 채워질 수 있다.
도 2는 다양한 실시예에 따라, 도 1의 임베딩된 다이 패키지(100)를 갖는 관통 비아 인터포저의 평면도이다. 임베딩된 다이(102)는 인터포저(112) 및 몰드 컴파운드(110)에 의해 둘러싸여 있다. 인터포저 관통성 비아인 도전성 경로(114)는 상부 측으로부터 다이(102) 및/또는 패키지 기판으로 전기적 연결을 제공하기 위해 상부 표면(곧, 후방 측(106)) 상에 노출된다.
도 3 내지 도 9는 다양한 실시예에 따라, 도 1의 임베딩된 다이 패키지(100)를 가진 관통 비아 인터포저를 제조하는 예시적인 프로세스 내의 다양한 스테이지의 횡단 측면도를 도시한다. 도 3 내지 도 9를 참조하여 특정 기법이 아래에서 논의되지만, 임베딩된 다이 패키지(100)를 갖는 관통 비아 인터포저의 실시예를 제조하기 위해 임의의 적합한 방법이 사용될 수 있다. 추가적으로, 아래에서 논의된 동작은 전기적 연결을 형성하기 위해 솔더 범프를 사용하는 것을 언급하지만, 열압축 본딩(thermocompression bonding), 열초음파 본딩(thermosonic bonding), 또는 도전성 접착 부착(conductive adhesive attachment)을 포함하나 이에 한정되지 않는, 전기적으로 커플링하기 위한 임의의 다른 적합한 기법이 사용될 수 있다.
도 3은 박리가능 접착 필름(releasable adhesive film)(304)을 가진 캐리어(carrier) 또는 베이스 플레이트(base plate)(302)의 어셈블리(300)를 예시한다. 캐리어는 제조 동안에 패키지에 안정성을 제공하도록 강성일 수 있다. 캐리어(302)는 무엇보다도 스텐레스 철, 유리, 실리콘, 섬유유리 강화 에폭시(fiber-glass reinforced epoxy)와 같은 임의의 적합한 재료로 될 수 있다. 접착제(304)는, 제조 프로세스 동안 본딩을 가능케 할 수 있고 프로세스의 마지막에서는 제거될 수 있는 임의의 적합한 접착제일 수 있다. 접착제는 처리를 거치면서 안정적인 채로 있어야 하고, 다른 기법 중에서도 고온, 자외선, 또는 기계적 필링(peeling)에의 노출을 통해서 프로세스의 마지막에서는 접착력을 풀어야(release) 한다.
도 4는 어셈블리(300)의 접착 측(304) 상에 다이(402) 및 인터포저(412)를 배치하는 것 후의 어셈블리(400)를 예시한다. 다이(402)의 후방 측(406)은 어셈블리(300)의 접착 측(304)에 맞서 배치되는 한편 노출된 접촉부(416)를 가진 활성 측(active side)(404)은 반대(바닥) 측 상에 있다. 관통 비아 도전성 경로(414)는 임의의 적합한 관통 비아 형성 기법을 사용하여 형성될 수 있다. 몇몇 실시예에서, 도전성 경로(414)는, 이후 도전성 재료(가령, 구리)로써 채워질 수 있는 개구부를 형성하기 위해 인터포저 재료를 관통하는 드릴링(drilling)(가령 레이저 드릴링)에 의해 형성될 수 있다. 몇몇 실시예에서, 도전성 경로(414)는 인터포저(412) 상에 사전형성된다. 몇몇 실시예에서, 인터포저(412)는 다이(402)를 둘러싸는 프레임일 수 있다. 몇몇 실시예에서, 인터포저(412)는 다이(402)를 둘러싸도록 배치된 개개의 바일 수 있다. 인터포저는 저-CTE 사전함침(low-CTE preimpregnated) 재료 실리콘 또는 유리와 같은 임의의 적합한 재료일 수 있다. 몇몇 실시예에서, 다이(416) 상의 노출된 접촉과 인터포저의 바닥 에지(bottom edge)가 정렬되도록, 인터포저 두께는 다이와 대략 동일한 두께일 수 있다.
도 5는 인터포저(412)와, 다이(402) 주위에 몰드 컴파운드(510)를 제공하는 것 후의 어셈블리(500)를 예시한다. 몰드 컴파운드는 전방 측으로부터의 압축 몰딩(compression molding)과 같은 임의의 적합한 기법을 사용하여 추가될 수 있다. 몰드 컴파운드(510)는 도전성 비아(414)의 종단을 완전히 덮는 것으로서 도 5에 예시되지만, 몇몇 실시예에서, 몰드 컴파운드는 바닥 측 상에 노출된 도전성 비아(414)의 종단을 남길 수 있다.
도 6은 다이(416) 및 관통 비아 인터포저 패드(614)의 접촉 지점을 노출하기 위해 어셈블리(500)의 몰드 컴파운드(510)(그리고 도전성 재료(414 및 416))를 연삭하는 것(grinding) 후의 어셈블리(600)를 예시한다. 연삭하는 동작은 기계적 연삭/연마(polishing), 기계적 절삭(cutting) 및/또는 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)를 포함할 수 있다.
도 7은 상부 측으로 부터 캐리어(302) 및 접착제(304)를 제거하는 것 후의, 그리고 다이 접촉부(416) 및 관통 비아 인터포저 패드(614) 상에 솔더 범프(718, 720)를 놓고 리플로우하는(reflowing) 것 후의 어셈블리(700)를 예시한다. 솔더 범프는 무엇보다도 표준 기판 마이크로볼 기술(standard substrate microball technology), 솔더 페이스트 프린팅(solder paste printing), 솔더 전기 도금(solder electroplating)과 같은 임의의 적합한 기법을 사용하여 추가될 수 있다.
도 8은 어셈블리(700)를 패키지 기판(830)에 장착함으로써 어셈블리(700)를 패키징하는 것 후의 어셈블리(800)를 예시한다. 열압축 본딩(thermal compression bonding), 매스 리플로우(mass reflow), 열초음파 본딩(thermosonic bonding), 또는 도전성 접착 부착(conductive adhesive attachment)과 같은 임의의 적합한 기법을 사용하여 어셈블리(700)가 패키지 기판(830)에 장착될 수 있다. 패키지 기판(830)은 실리콘 다이 재료에 대한 CTE 부정합이 최소화될 수 있도록, 인터포저와 동일한 저-CTE 사전함침 재료를 포함하는 임의의 적합한 재료일 수 있다. 패키지 기판(830)은 코어(core) 또는 코어리스(coreless) 플립 칩-칩 스케일 패키지(Flip Chip-Chip Scale Package: FC-CSP)와 같은 임의의 적합한 산업 표준 기판일 수 있다. 패키지 기판(830)은 관통 비아를 수평적 및 수직적으로 연결하는 트레이스 또는 배선과 같은 회로(808)를 포함한다. 임베딩된 다이 어셈블리(700) 상의 솔더 범프(614, 718, 720)는 패키지 기판(830) 상의 단자(terminal)(808a)와 정합할 수 있다. 몇몇 실시예에서, 도전성 경로(614)는 다이를 통한 연결 없이 임베딩된 다이(402)의 전방 측(404)으로부터 후방 측(406)으로 신호를 라우팅하도록 회로(808) 내의 전기적 라우팅 경로와 접촉할 수 있다.
어셈블리(800)는 언더필(824)을 포함할 수 있는데, 이는 임베딩된 다이 어셈블리(700)와 패키지 기판(830e) 사이의 간격을 채우기 위한 몰드 컴파운드 또는 임의의 다른 적합한 재료일 수 있다. 언더필(824)은 트랜스퍼 몰드(transfer mold), 캐필러리 언더필(capillary underfill), 또는 TCB 프로세스의 부분으로서의 에폭시 플럭스(epoxy flux)와 같은 임의의 적합한 기법을 사용하여 적용될 수 있다.
도 9는 마더보드(motherboard) 또는 다른 디바이스 상으로 패키징 어셈블리(900)를 장착하기 위해 어셈블리(800)의 패키징 기판의 바닥 측 상의 솔더 범프(922)를 놓고 리플로우하는 것 후의 어셈블리(900)를 예시한다.
도 10은 어셈블리(900)의 후방 측 상에 다이(1040)를 장착하거나 적층하는 것 후의 어셈블리(1000)를 예시한다. 임베딩된 다이(402) 및 다이(1040)는 컴포넌트 간의 통신을 가능하게 하기 위해 도전성 연결(1034)을 통해 커플링되고 전기적인 접촉이 될 수 있다. 몇몇 실시예에서, 임베딩된 다이(402) 및 다이(1040)는 임의의 적합한 메커니즘(가령, 솔더 본드(solder bond), 솔더 볼(solder ball), 또는 표면 활성 본딩(surface activated bonding))에 의해 커플링될 수 있다. 몇몇 실시예에서, 어셈블리(1000)는 어셈블리(900) 및 다이(1040) 표면 사이의 간격을 채우기 위해 언더필(1032)을 포함할 수 있다. 다이(1040)는 임의의 적합한 기능을 수행할 수 있고, 처리 디바이스, 메모리, 통신 디바이스, 센서, 또는 임의의 다른 컴퓨팅 컴포넌트 또는 회로를 포함할 수 있다. 예를 들어, 다이(1040)는 무엇보다도 DRAM, 플래시 메모리, 모뎀, 프로세서, 또는 무선 주파수 컴포넌트일 수 있다. 몇몇 실시예에서, 여러 다이가 어셈블리(900)의 후방 측에 커플링될 수 있다. 몇몇 실시예에서, 여러 다이가 적층되고 서로 전기적으로 커플링될 수 있다. 몇몇 실시예에서, 여러 다이는, 하나의 다이가 임베딩된 다이와 커플링되고 전기적 접촉이 되고, 다른 다이는 인터포저 비아와 커플링되고 전기적 접촉이 되도록 구성될 수 있다.
도 11a는 어셈블리(900)의 후방 측 상에 IC 패키지를 적층하거나 장착하는 것 후의 어셈블리(1100)를 예시한다. 적층된 IC 패키지(1150)는 인터포저 비아(1154)에 의해 어셈블리(900)와 커플링되고 전기적 접촉이 될 수 있다. 몇몇 실시예에서, 어셈블리(1100)는 어셈블리(900) 및 IC 패키지(1150) 표면 사이의 간격을 채우기 위하여 언더필(1152)을 포함할 수 있다. IC 패키지(1150)는 하나 이상의 다이를 포함할 수 있는데, 이는 도 10에서 전술된 바와 같은 임의의 적합한 컴포넌트일 수 있다.
도 11b는 어셈블리(900)의 후방 측 상에 배치된 다이(1170) 상에 IC 패키지(1160)를 적층하는 것 후의 어셈블리(1101)를 예시한다. IC 패키지(1160)는 인터포저 비아(1164)와 커플링되고 전기적 접촉이 될 수 있다. 몇몇 실시예에서, 언더필(1162)은 임베딩된 다이 어셈블리(900)를 갖는 관통 비아 인터포저뿐만 아니라 IC 패키지(1160) 및 다이(1170) 사이의 간격을 채우기 위해 사용될 수 있다. 다이(1170)는 전기적 접촉부(1174)를 통해 임베딩된 다이와 커플링되고 전기적으로 접촉할 수 있다. 몇몇 실시예에서, 언더필(1172)은 어셈블리(900) 및 다이(1170) 표면 사이의 간격을 채우기 위해 사용될 수 있다. 몇몇 실시예에서, 언더필(1162) 및 언더필(1172)은 동일한 재료이다. 다이(1170)는 도 10에서 전술된 바와 같은 임의의 적합한 다이일 수 있다. 몇몇 실시예에서, 여러 다이 및 여러 IC 패키지가 적층 아니면 나란한(side-by-side) 배열에 의해, 어셈블리(900)의 후방 측에 커플링 될 수 있다. 몇몇 실시예에서, IC 패키지(1160)는 임베딩된 다이 패키지를 가진 관통 비아 인터포저일 수 있다. 몇몇 실시예에서, 임베딩된 다이 패키지를 가진 복수의 관통 비아 인터포저가, 도전성 비아가 패키지를 전기적으로 연결하도록 어셈블리(900)의 후방 측 상에 배치(되거나 적층)될 수 있다.
도 12는 다양한 실시예에 따라, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 방법(1200)의 흐름도이다. 도 12를 참조하여 아래에서 논의되는 동작이 특정한 순서로 한 번씩 논의되지만, 이들 동작은 여러 번(가령, 병렬로 또는 직렬로) 또는 상이한 순서로 적절하게 수행될 수 있다. 추가적으로, 도 12를 참조하여 아래에서 논의되는 동작은 본 문서에서 개시된 실시예 중 여러 가지에 대한 참조에 의해 예시되지만, 방법(1200)은 임베딩된 다이 패키지를 갖는 임의의 적합한 관통 비아 인터포저를 제조하기 위해 사용될 수 있다.
1202에서, 박리가능 접착 필름을 갖는 캐리어의 접착 측 상에 관통 비아 인터포저 및 다이의 후방 측을 배치한다.
1204에서, 다이 및 관통 비아 인터포저 주위에 몰드 컴파운드를 제공한다.
1206에서, 다이 및 인터포저 상의 도전성 접촉부를 노출하기 위해 전방 측 상의 몰드 컴파운드를 연삭한다.
1208에서, 노출된 다이 및 인터포저 도전성 접촉부를 패키지 기판 상의 도전성 접촉부에 전기적으로 커플링한다.
1210에서, 패키지 기판, 그리고 임베딩된 다이 어셈블리 및 관통 비아 인터포저 사이의 간격을 채운다.
1212에서, 다이 및/또는 IC 패키지를 임베딩된 다이 패키지를 갖는 관통 비아 인터포저의 후방 측에 전기적으로 커플링한다.
적층된 다이 및/또는 IC 패키지를 포함하는, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저는 다이 및/또는 IC 패키지가 후방 측에 커플링되기 전 또는 후에 마더보드 또는 다른 디바이스에 전기적으로 커플링될 수 있다.
도 13 내지 도 19는, 다양한 실시예에 따라, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 예시적인 프로세스 내의 다양한 스테이지의 횡단면도를 예시한다. 도 13 내지 도 19를 참조하여 아래에서 특정 기법이 논의되지만, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저의 실시예를 제조하기 위해 임의의 적합한 방법이 사용될 수 있다. 추가적으로, 아래에서 논의된 동작은 전기적 연결을 형성하기 위해 솔더 범프를 사용하는 것을 언급하지만, 열압축 본딩(thermocompression bonding), 열초음파 본딩(thermosonic bonding), 또는 도전성 접착 부착(conductive adhesive attachment)을 포함하되 이에 한정되지 않는, 전기적으로 커플링하기 위한 임의의 다른 적합한 기법이 사용될 수 있다.
도 13은 박리가능한 접착 필름(1304)을 갖는 캐리어 또는 베이스 플레이트(1302)의 어셈블리(1300)를 예시한다. 캐리어(1302) 및 접착 필름(1304)은 위의 도 3에 관해서 기술된 바와 같은, 임의의 적합한 재료일 수 있다.
도 14는 어셈블리(1300)의 접착 측(1304) 상에 다이(1402) 및 인터포저(1412)를 배치하는 것 후의 어셈블리(1400)를 예시한다. 다이(1402)의 후방 측(1406)은 어셈블리(1300)의 접착 측(1304)에 맞서 배치되는 한편 노출된 접촉부(1416)를 가진 활성 측(1404)은 반대(바닥) 측 상에 있다. 인터포저는 하나 이상의 도전성 비아 또는 경로를 포함할 수 있다. 관통 비아 도전성 경로(1414)는 임의의 적합한 관통 비아 형성 기법을 사용하여 형성될 수 있다. 몇몇 실시예에서, 도전성 경로(1414)는, 이후 도전성 재료(가령, 구리)로써 채워질 수 있는 개구부를 형성하기 위해 인터포저 재료를 관통하는 드릴링(가령, 레이저 드릴링)에 의해 형성될 수 있다. 몇몇 실시예에서, 도전성 경로(1414)는 인터포저(1412) 상에 사전형성된다. 몇몇 실시예에서, 관통 비아는 여러 비아에 의해 연결되는 도전성 배선의 다수의 층을 포함할 수 있다. 몇몇 실시예에서, 인터포저(1412)는 다이(1402)를 둘러싸는 프레임일 수 있다. 몇몇 실시예에서, 인터포저(1412)는 다이(1402)를 둘러싸기 위해 놓여진 개개의 바일 수 있다. 인터포저는 저-CTE 사전함침 재료, 실리콘 또는 유리와 같은 임의의 적합한 재료일 수 있다. 몇몇 실시예에서, 다이(1416) 상의 노출된 접촉부 및 인터포저의 바닥 에지가 정렬되도록, 인터포저 두께는 다이와 대략 동일한 두께일 수 있다.
도 15는 인터포저(1412), 그리고 다이(1402) 주위에 몰드 컴파운드(1510)를 제공하는 것 후의 어셈블리(1500)를 예시한다. 몰드 컴파운드는 전방 측으로부터의 압축 몰딩과 같은 임의의 적합한 기법을 사용하여 추가될 수 있다. 몰드 컴파운드(1510)는 도전성 비아(1414)의 종단을 완전히 덮는 것으로서 도 15에서 도시되지만, 몇몇 실시예에서, 몰드 컴파운드는 바닥 측 상에 노출된 도전성 비아(1414)의 종단을 남길 수 있다.
도 16은 다이(1416) 및 관통 비아 인터포저 패드(1614)의 접촉 지점을 노출하기 위해 어셈블리(1500)의 몰드 컴파운드(1510)(그리고 도전성 재료(1414))를 연삭하는 것 후의 어셈블리(1600)를 예시한다. 연삭 동작은 기계적 연삭/연마, 기계적 절삭 및/또는 화학적 기계적 연마(예컨대, CMP)를 포함할 수 있다.
도 17은 상부 측으로부터 캐리어(1302) 및 접착제(1304)를 제거하는 것 후, 그리고 다이 접촉(1416) 및 관통 비아 인터포저 패드(1614)의 표면 상에 직접 배선 층(1718)을 적용하는 것 후의 어셈블리(1700)를 예시한다. 배선 층(1718)은 본 문서에서 재배포 층(ReDistribution Layer: RDL)으로 지칭될 수 있다. 배선 층(1718)은 리소그래피(lithography) 또는 도금(plating)과 같은 임의의 적합한 기법을 사용하여 추가될 수 있다.
도 18은 임베딩된 다이 어셈블리의 상부 측(본 문서에서 후방 측으로 또한 지칭됨)(1828) 및 바닥 측(본 문서에서 전방 측으로 또한 지칭됨)(1830) 상에 유전체 재료를 추가하는 것 후의 어셈블리(1800)를 예시한다. 몇몇 실시예에서, 임베딩된 다이를 라우팅하는 데 단지 몇 개의 배선 층이 필요하여서 패키지 기판은 사용되지 않을 수 있고, 어셈블리(1800)는 임베딩된 다이 패키지를 가진 전체 관통 비아 인터포저일 수 있다. 몇몇 실시예에서, 임베딩된 다이를 라우팅하는 데에 더 많은 배선 층이 필요할 수 있어서, 어셈블리(1800)는 임베딩된 다이 패키지를 갖는 전체 관통 비아 인터포저를 생성하기 위해, 도 8의 패키지 기판(830)과 같은 패키지 기판에 커플링될 수 있다.
도 19는 마더보드 또는 다른 디바이스 상으로 임베딩된 다이 패키지(1900)를 갖는 관통 비아 인터포저를 장착하기 위해 패키지 기판의 바닥 측 상에 솔더 범프(1922)를 배치하고 리플로우하는 것 후의 어셈블리(1900)를 예시한다.
도 20은 임베딩된 다이(1402)의 후방 측 상에 다이(2040)를 장착하는 것 후의 어셈블리(2000)를 예시한다. 임베딩된 다이(1402) 및 다이(2040)는 컴포넌트 간의 통신을 가능하게 하기 위해 도전성 연결(2034)을 통해 커플링되고 전기적으로 접촉할 수 있다. 몇몇 실시예에서, 다이(2040)는 관통 비아 인터포저 접촉부(도시되지 않음)에 커플링될 수 있다. 몇몇 실시예에서, 다이(2040)는 다른 적합한 메커니즘(가령, 솔더 본드, 솔더 볼, 또는 표면 활성 본딩)에 의해 커플링될 수 있다. 몇몇 실시예에서, 어셈블리(2000)는 어셈블리(1900) 및 다이(2040) 표면 간의 간격을 채우기 위한 언더필(2032)을 포함할 수 있다. 다이(2040)는, 예를 들어, 도 10에 관해서 앞서 기술된 바와 같은 메모리 다이 또는 임의의 다른 다이를 포함하는 임의의 적합한 유형의 다이일 수 있다. 몇몇 실시예에서, IC 패키지는 임베딩된 다이 패키지의 후방 측 상에 장착될 수 있고 인터포저 상의 하나 이상의 도전성 비아에 전기적으로 커플링될 수 있다. 몇몇 실시예에서, 복수의 IC 패키지가 임베딩된 다이 패키지의 후방 측 상에 적층되고 전기적으로 커플링될 수 있다. 몇몇 실시예에서, 복수의 적층된 IC 패키지는 하나 이상의 도전성 비아에 의해 전기적으로 커플링된 관통 비아 인터포저 임베딩된 다이 패키지를 포함한다.
도 21은 다양한 실시예에 따라, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저를 제조하는 방법(2100)의 흐름도이다. 도 21을 참조하여 아래에서 논의되는 동작은 특정한 순서로 한 번씩 논의되지만, 이들 동작은 여러 번(가령, 병렬로 또는 직렬로) 또는 상이한 순서로 적절하게 수행될 수 있다. 추가적으로, 도 21을 참조하여 아래에서 논의되는 동작은 본 문서에서 개시된 실시예 중 여러 가지에 대한 참조에 의해 도시되고, 방법(2100)은 임베딩된 다이 패키지를 갖는 임의의 적합한 관통 비아 인터포저를 제조하기 위해 사용될 수 있다.
2102에서, 박리가능 접착 필름을 갖는 캐리어의 접착 측 상에 관통 비아 인터포저 및 다이의 후방 측을 배치한다.
2104에서, 다이 및 관통 비아 인터포저 주위에 몰드 컴파운드를 제공한다.
2106에서, 다이 및 관통 비아 인터포저 상의 도전성 접촉부를 노출하기 위해 전방 측 상의 몰드 컴파운드를 연삭한다.
2108에서, 다이 및 인터포저 상의 노출된 도전성 접촉부의 표면 상에 배선 층을 추가한다.
2110에서, 관통 비아 인터포저 및 임베딩된 다이 어셈블리의 전방 측 및 후방 측 상에 유전체 층을 추가한다.
2112에서, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저의 후방 측 상의 다이 및/또는 IC 패키지를 전기적으로 커플링한다.
다이 및/또는 IC 패키지를 포함하는, 임베딩된 다이 패키지를 갖는 관통 비아 인터포저는 다이 및/또는 IC 패키지가 후방 측에 커플링되기 전 또는 후의 마더보드, 회로 보드, 또는 다른 디바이스에 전기적으로 커플링될 수 있다.
본 문서에서 개시된 임베딩된 다이 패키지를 갖는 관통 비아 인터포저는 임의의 적합한 전자 디바이스에 포함될 수 있다. 도 22 내지 도 25는 본 문서에서 개시된 임베딩된 다이 패키지를 갖는 관통 비아 인터포저 중의 임의의 것 중의 하나 이상에 포함될 수 있는, 또는 이를 포함할 수 있는, 장치의 다양한 예를 예시한다.
도 22a 내지 도 22b는 본 문서에서 개시된 임베딩된 다이 IC 구조체(100)를 가진 관통 비아 인터포저의 실시예 중 임의의 것의 형태를 취할 수 있는 웨이퍼(wafer)(2200) 및 다이(2202)의 평면도이다. 웨이퍼(2200)는 반도체 재료로 구성될 수 있고 웨이퍼(2200)의 표면 상에 형성된 IC 요소를 갖는 하나 이상의 다이(2202)를 포함할 수 있다. 다이(2202) 각각은 임의의 적합한 IC를 포함하는 반도체 제품의 반복 단위일 수 있다. 반도체 제품의 제조가 완료된 후, 웨이퍼(2200)는 다이(2202) 각각이 서로 분리되어 반도체 제품의 개별 "칩"을 제공하는 싱귤레이션 프로세스(singulation process)를 거칠 수 있다. 다이(2202)는 하나 이상의 트랜지스터(가령, 아래에서 논의되는, 도 23의 트랜지스터(2340) 중 일부) 및/또는 트랜지스터에 전기 신호를 라우팅하는 지원 회로를, 또 임의의 다른 IC 컴포넌트도 포함할 수 있다. 다이(2202)는 도전성 경로(112)의 하나 이상의 제1 부분(112a)을 포함할 수 있고, 그래서 다이(2202)는 임베딩된 다이 IC 패키지 구조체(100)를 갖는 관통 비아 인터포저의 부분일 수 있다. 몇몇 실시예에서, 웨이퍼(2200) 또는 다이(2202)는 메모리 디바이스(가령, 정적 랜덤 액세스 메모리(Static Random Access Memory: SRAM) 디바이스), 로직 디바이스(가령, AND, OR, NAND, 또는 NOR 게이트), 또는 임의의 다른 적합한 회로 요소를 포함할 수 있다. 이들 디바이스 중 여러 개가 단일의 다이(2202) 상에 조합될 수 있다. 예를 들어, 다수의 메모리 디바이스에 의해 형성된 메모리 어레이가 처리 디바이스(가령, 도 25의 처리 디바이스(2502))와, 또는 메모리 디바이스 내에 정보를 저장하거나 메모리 어레이 내에 저장된 명령어를 실행하도록 구성된 다른 로직과 동일한 다이(2202) 상에 형성될 수 있다.
도 23은 본 문서에서 개시된 임베딩된 다이 IC 구조체(100)를 갖는 관통 비아 인터포저의 실시예 중 임의의 것과 사용될 수 있는 IC 디바이스(2300)의 횡단 측면도이다. 특히, IC 디바이스(2300) 중 하나 이상이 하나 이상의 다이(102) 내에 포함될 수 있다. IC 디바이스(2300)는 기판(2302)(가령, 도 22a의 웨이퍼(2200)) 상에 형성될 수 있고 다이(가령, 도 22b의 다이(2202))에 포함될 수 있다. 몇몇 실시예에서, 기판(2302)은 IC 기판(130)을 제공할 수 있다. 기판(2302)은, 예를 들어, N-타입 또는 P-타입 재료 시스템을 포함하는 반도체 재료 시스템으로 구성된 반도체 기판일 수 있다. 기판(2302)은, 예를 들어, 벌크 실리콘(bulk silicon) 또는 실리콘-온-인슐레이터(silicon-on-insulator) 기판을 사용하여 형성된 결정질(crystalline) 기판을 포함할 수 있다. 몇몇 실시예에서, 기판(2302)은, 실리콘과 조합될 수 있거나 조합되지 않을 수 있는, 게르마늄(germanium), 인듐 안티몬화물(indium antimonide), 납 텔루르화물(lead telluride), 인듐 비소화물(indium arsenide), 인튬 인화물(indium phosphide), 갈륨 비소화물(gallium arsenide), 또는 갈륨 안티몬화물(glallium antimonide)을 포함하나 이에 한정되지 않는 대안적인 재료를 사용하여 형성될 수 있다. 그룹 II-VI, III-V 또는 IV으로 분류된 추가 재료가 기판(2302)을 형성하기 위해 또한 사용될 수 있다. 기판(2302)이 형성될 수 있는 재료의 몇 가지 예가 본 문서에서 설명되지만, IC 디바이스(2300)를 위한 토대의 역할을 할 수 있는 임의의 재료가 사용될 수 있다. 기판(2302)은 싱귤레이트된(singulated) 된 다이(가령, 도 22b의 다이(2202)) 또는 웨이퍼(가령, 도 22a의 웨이퍼(2200))의 부분일 수 있다.
IC 디바이스(2300)는 기판(2302) 상에 배치된 하나 이상의 디바이스 층(2304)을 포함할 수 있다. 디바이스 층(2304)은 임베딩된 다이 IC 구조체(100)를 갖는 관통 비아 인터포저의 다이(102)의 디바이스 측(104)에서의 회로(108)에 포함될 수 있다. 디바이스 층(2304)은 기판(2302) 상에서 형성된 하나 이상의 트랜지스터(2340)(가령, 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field-Effect Transistor: MOSFET))의 특징을 포함할 수 있다. 디바이스 층(2304)은, 예를 들어, 하나 이상의 소스 및/또는 드레인 (Source/Drain: S/D) 영역(2320), S/D 영역(2320) 사이의 트랜지스터(2340) 내의 전류 흐름을 제어하기 위한 게이트(2322), 그리고 S/D 영역(220)으로/으로부터 전기 신호를 라우팅 하기 위한 하나 이상의 S/D 접촉부(2324)를 포함할 수 있다. 트랜지스터(2340)는 디바이스 고립 영역(device isolation region), 게이트 접촉부 등과 같은, 명료함을 위해 묘사되지 않은 추가적인 특징부를 포함할 수 있다. 트랜지스터(2340)는 도 23에서 묘사된 유형 및 구성에 한정되지 않고, 예를 들어, 평면 트랜지스터(planar transistor), 비평면 트랜지스터(nonplanar transistor), 또는 양자의 조합과 같은 매우 다양한 다른 유형 및 구성을 포함할 수 있다. 비평면 트랜지스터는 이중 게이트(double-gate) 트랜지스터 또는 삼중 게이트(tri-gate) 트랜지스터와 같은 FinFET 트랜지스터, 그리고 나노리본(nanoribbon)과 나노배선(nanowire) 트랜지스터와 같은 랩어라운드(wraparound) 또는 올어라운드(all-around) 게이트 트랜지스터를 포함할 수 있다.
각각의 트랜지스터(2340)는 적어도 두 개의 층인, 게이트 유전체 층 및 게이트 전극(electrode) 층으로 형성된 게이트(2322)를 포함할 수 있다. 게이트 유전체 층은 하나의 층 또는 층들의 적층을 포함할 수 있다, 하나 이상의 층은 실리콘 산화물(silicon oxide), 실리콘 이산화물(silicon dioxide) 및/또는 높은-k 유전체(high-k dielectric) 재료를 포함할 수 있다. 높은-k 유전체 재료는 하프늄(hafnium), 실리콘(silicon), 산소(oxygen), 티타늄(titanium), 탄탈룸(tantalum), 란타늄(lanthanum), 알루미늄(aluminum), 지르코늄(zirconium), 바륨(barium), 스트론튬(strontium), 이트륨(yttrium), 납(lead), 스칸듐(scandium), 니오븀(niobium) 및 아연(zinc)과 같은 요소를 포함할 수 있다. 게이트 유전체 층 내에서 사용될 수 있는 높은-k 재료의 예는 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈룸 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanum oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈룸 산화물(lead scandium tantalum oxide) 및 납 아연 니오붐산염(lead zinc niobate)를 포함하지만 이에 한정되지 않는다. 몇몇 실시예에서, 높은-K 물질이 사용되는 경우 그것의 품질을 개선하기 위해 게이트 유전체 층에 대해 어닐링(annealing) 프로세스가 수행될 수 있다.
게이트 전극 층은 게이트 유전체 층 상에서 형성될 수 있고, 트랜지스터(2340)가 PMOS 또는 NMOS 트랜지스터이어야 하는지에 따라, 적어도 하나의 P-타입 일함수(work-function) 금속 또는 N-타입 일함수 금속을 포함할 수 있다. 몇몇 실시예에서, 게이트 전극 층은 둘 이상의 금속 층의 적층으로 구성될 수 있는데, 하나 이상의 금속 층은 일함수 금속 층이고 적어도 하나의 금속 층은 충진 금속 층(fill metal layer)이다. 배리어 층(barrier layer)과 같은 다른 금속 층이 다른 목적으로 포함될 수 있다. PMOS 트랜지스터에 있어서, 게이트 전극을 위해 사용될 수 있는 금속은, 루테늄(ruthenium), 팔라듐(palladium), 백금(platinum), 코발트(cobalt), 니켈(nickel) 및 도전성 금속 산화물(가령, 루테늄 산화물(ruthenium oxide))을 포함하나, 이에 한정되지 않는다. NMOS 트랜지스터에 있어서, 게이트 전극을 위해 사용될 수 있는 금속은 하프늄(hafnium), 지르코늄(zirconium), 티타늄(titanium), 탄탈룸(tantalum), 알루미늄(aluminum), 이들 금속의 합금 및 이들 금속의 탄화물(carbide)(가령 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈룸 탄화물 및 알루미늄 탄화물)를 포함하나 이에 한정되지 않는다.
몇몇 실시예에서, 소스 채널 드레인 방향(source-channel-drain direction)을 따라 트랜지스터(2340)의 단면으로서 보여지는 경우, 게이트 전극은 기판의 표면에 실질적으로 평행한 바닥 부분 및 기판의 상부 표면에 실질적으로 수직인 두 개의 측벽 부분을 포함하는 U 형상의 구조로 구성될 수 있다. 다른 실시예에서, 게이트 전극을 구성하는 금속 층 중 적어도 하나는 단순히, 기판의 상부 표면에 실질적으로 평행하며 기판의 상부 표면에 실질적으로 수직인 측벽 부분을 포함하지 않는 평면적 층일 수 있다. 다른 실시예에서, 게이트 전극은 U 형상의 구조 및 평면적이면서, U 형상이 아닌 구조의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면적, 비-U 형상 층 맨 위에 형성된 하나 이상의 U 형상 금속 층으로 구성될 수 있다.
몇몇 실시예에서, 게이트 적층(gate stack)의 반대되는 측 상에 한 쌍의 측벽 스페이서(sidewall spacer)가 형성되어 게이트 적층을 쌀(bracket) 수 있다. 측벽 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로써 도핑된 실리콘 질화물, 그리고 실리콘 산화질화물(silicon oxynitride)과 같은 재료로부터 형성될 수 있다. 측벽 스페이서를 형성하는 프로세스는 업계에 잘 알려져 있고 일반적으로 증착(deposition) 및 에칭(etching) 처리 단계를 포함한다. 몇몇 실시예에서, 복수의 스페이서 쌍이 사용될 수 있는데, 예를 들어, 두 쌍, 세 쌍, 또는 네 쌍의 측벽 스페이서가 게이트 적층의 반대되는 측 상에 형성될 수 있다.
S/D 영역(2320)은 각 트랜지스터(2340)의 게이트(2322)에 인접한 기판(2302) 내에 형성될 수 있다. S/D 영역(2320)은 예를 들어, 주입(implantation)/확산(diffusion) 프로세스를 사용해서든 또는 에칭/증착 프로세스를 사용해서든 형성될 수 있다. 전자의 프로세스에서, 보론(boron), 알루미늄(aluminum), 안티몬(antimony), 인(phosphorous) 또는 비소(arsenic)와 같은 도펀트(dopant)가 S/D 영역(2320)을 형성하기 위해 기판(2302) 내로 이온 주입될(ion-implanted) 수 있다. 도펀트를 활성화하고 그것으로 하여금 기판(2302) 안으로 더 멀리 확산되도록 하는 어닐링 프로세스가 이온 주입 프로세스에 후속할 수 있다. 후자의 프로세스에서, S/D 영역(2320)의 위치에 오목부(recess)를 형성하기 위해 기판(2302)은 우선 에칭될 수 있다. S/D 영역(2320)을 제조하기 위해 사용되는 재료로써 오목부를 채우기 위해 이후 에픽택셜 증착(epitaxial deposition) 프로세스가 수행될 수 있다. 몇몇 구현에서, S/D 영역(2320)은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 가공될 수 있다. 몇몇 실시예에서, 에픽택셜 증착된 실리콘 합금은 보론(boron), 비소(arsenic) 또는 인(phosphorous)과 같은 도펀트로써 인시츄(in situ)로 도핑될 수 있다. 몇몇 실시예에서, S/D 영역(2320)은 게르마늄 또는 그룹 III-V 재료 또는 합금과 같은 하나 이상의 대체 반도체 재료를 사용하여 형성될 수 있다. 추가의 실시예에서, 금속 및/또는 금속 합금의 하나 이상의 층이 S/D 영역(2320)을 형성하기 위해 사용될 수 있다.
전력 및/또는 입력/출력(Input/Output: I/O) 신호와 같은 전기 신호는 (가령, 도 23에서 상호연결 층(2306 내지 2310)으로서 예시된) 디바이스 층(2304) 상에 배치된 하나 이상의 상호연결 층을 통하여 디바이스 층(2304)의 트랜지스터(2340)로 및/또는 트랜지스터(2340)로부터 라우팅될 수 있다. 예를 들어, 디바이스 층(2304)의 전기적 도전성 특징부(가령, 게이트(2322) 및 S/D 접촉부(2324))는 상호연결 층(2306 내지 2310)의 상호연결 구조체(2328)에 전기적으로 커플링될 수 있다. 하나 이상의 상호연결 층(2306 내지 2310)은 IC 디바이스(2300)의 층간 유전체(InterLayer Dielectric: ILD) 적층(2319)을 형성할 수 있다. 양면(double-sided) IC 구조체(100)의 도전성 경로(112)는 상호연결 층(2306 내지 2310) 중 하나 이상에 연장되고 전기적으로 커플링될 수 있다. 도전성 경로(112)는 디바이스 층(2304) 내의 디바이스로/로부터 신호를 라우팅할 수 있거나, 다른 디바이스(가령, 적층된 IC 구조체(200) 내의 다른 전자 컴포넌트, 또는 회로 보드를 IC 디바이스(2300)와 공유하는 다른 컴포넌트)로/로부터 상호연결 층(2306 내지 2310)을 통해 신호를 라우팅할 수 있다.
상호연결 구조체(2328)는 매우 다양한 설계에 따라 전기 신호를 라우팅 하기 위해 상호연결 층(2306 내지 2310) 내에 배열될 수 있다(특히, 배열은 도 23에서 묘사된 상호연결 구조체(2328)의 특정한 구성에 한정되지 않음). 도 23에서 특정한 수의 상호연결 층(2306 내지 2310)이 묘사되지만, 본 개시의 실시예는 묘사된 것 보다 더 많거나 더 적은 상호연결 층을 갖는 IC 디바이스를 포함한다.
몇몇 실시예에서, 상호연결 구조체(2328)는 금속과 같은 전기적으로 도전성인 재료로써 채워진 트렌치(trench) 구조체(2328a)(때때로 "라인"(line)으로 지칭됨) 및/또는 비아 구조체(2328b)(때때로 "홀"(hole)로 지칭됨)를 포함할 수 있다. 트렌치 구조체(2328a)는 디바이스 층(2304)이 형성된 기판(2302)의 표면과 실질적으로 평행한 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 예를 들어, 트렌치 구조체(2328a)는 도 23에 관점으로부터 페이지 내의 그리고 페이지 밖으로의 방향으로 전기 신호를 라우팅할 수 있다. 비아 구조체(2328b)는 디바이스 층(2304)이 형성된 기판(2302)의 표면에 실질적으로 수직인 평면의 방향으로 전기 신호를 라우팅하도록 배열될 수 있다. 몇몇 실시예에서, 비아 구조(2328b)는 상이한 상호연결 층(2306 내지 2310)의 트렌치 구조체(2328a)를 함께 전기적으로 커플링할 수 있다.
상호연결 층(2306 내지 2310)은 도 23에서 도시된 바와 같이, 상호연결 구조체(2328) 사이에 배치된 유전체 재료(2326)를 포함할 수 있다. 몇몇 실시예에서, 상호연결 층(2306 내지 2310) 중 상이한 것 내의 상호연결 구조체(2328) 사이에 배치된 유전체 재료(2326)는 상이한 구성물을 가질 수 있는데; 다른 실시예에서, 상이한 상호연결 층(2306 내지 2310) 사이의 유전체 재료(2326)의 구성물은 동일할 수 있다.
제1 상호연결 층(2306)(금속1 또는 "M1"으로 지칭됨)은 디바이스 층(2304) 상에 직접적으로 형성될 수 있다. 몇몇 실시예에서, 도시된 바와 같이, 제1 상호연결 층(2306)은 트렌치 구조체(2328a) 및/또는 비아 구조체(2328b)를 포함할 수 있다. 제1 상호연결 층(2306)의 트렌치 구조체(2328a)는 디바이스 층(2304)의 접촉부(가령, S/D 접촉부(2324))와 커플링될 수 있다.
제2 상호연결 층(2308)(금속2 또는 "M2"로 지칭됨)은 디바이스 층(2306) 상에 직접적으로 형성될 수 있다. 몇몇 실시예에서, 제2 상호연결 층(2308)은 제2 상호연결 층(2308)의 트렌치 구조체(2328a)를 제1 상호연결 층(2306)의 트렌치 구조체(2328a)와 커플링하는 비아 구조체(2328b)를 포함할 수 있다. 트렌치 구조체(2328a) 및 비아 구조체(2328b)는 명료함을 위해 각 상호연결 층 내의(가령, 제2 상호연결 층(2308) 내의) 선으로써 구조적으로 그려지지만, 트렌치 구조체(2328a) 및 비아 구조체(2328b)는 몇몇 실시예에서 구조적으로 및/또는 재료적으로 연속될(가령, 이중 상감 프로세스(dual-damascene process) 동안 동시에 채워질) 수 있다.
제3 상호연결 층(2310)(금속3 또는"M3"으로 지칭됨)(그리고 요망되는 바와 같은 추가적인 상호연결 층)이 제2 상호연결 층(2308) 또는 제1 상호연결 층(2306)과 관련되어 기술된 유사한 기법 및 구성에 따라 제2 상호연결 층(2308) 상에 잇달아 형성될 수 있다.
IC 디바이스(2300)는 솔더 레지스트(solder resist) 재료(2334)(가령, 폴리이미드(polyimide) 또는 유사한 재료) 및 하나 이상의 본드 패드(bond pad)(2336)(상호연결 층(2306 내지 2310) 상에 형성됨)를 포함할 수 있다. 본드 패드(2336)는 예를 들어, 제1 레벨 상호연결부에 커플링하는 접촉부를 제공할 수 있다. 본드 패드(2336)는 상호연결 구조체(2328)와 전기적으로 커플링되고 트랜지스터(들)(2340)의 전기 신호를 다른 외부 디바이스에 라우팅하도록 구성될 수 있다. 예를 들어, 다른 컴포넌트(가령, 회로 보드)를 갖는 IC 디바이스(2300)를 포함하는 칩을 기계적으로 및/또는 전기적으로 커플링하기 위해 하나 이상의 본드 패드(2336) 상에 솔더 본드가 형성될 수 있다. IC 디바이스(2300)는 다른 실시예에서 묘사된 것과는 다른 대안적인 구성을 가져서 상호연결 층(2306 내지 2310)으로부터의 전기 신호를 라우팅할 수 있다. 예를 들어, 본드 패드(2336)는 전기 신호를 외부 컴포넌트로 라우팅하는 다른 흡사한 특징부(가령, 포스트(post))에 의해 대체되거나 이를 더 포함할 수 있다.
도 24는 본 문서에 개시된 임베딩된 다이 IC 패키지 구조체(100)를 가진 관통 비아 인터포저의 실시예 중 임의의 것을 포함할 수 있는 IC 디바이스 어셈블리(2400)의 횡단 측면도이다. IC 디바이스 어셈블리(2400)는 회로 보드(2402)(가령, 마더보드일 수 있음) 상에 배치된 다수의 컴포넌트를 포함한다. IC 디바이스 어셈블리(2400)는 회로 보드(2402)의 제1 면(2440) 및 회로 보드(2402)의 반대되는 제2 면(2442) 상에 배치된 컴포넌트를 포함하는데; 일반적으로 컴포넌트는 하나 또는 두 면(2440 및 2442) 모두 상에 배치될 수 있다.
몇몇 실시예에서, 회로 보드(2402)는, 유전체 재료의 층에 의해 서로 분리되고 전기적으로 도전성인 비아에 의해 상호연결된 다수의 금속 층을 포함하는 인쇄 회로 보드(Printed Circuit Board: PCB)일 수 있다. 금속 층 중 임의의 하나 이상은 회로 보드(2402)에 커플링된 컴포넌트 간에 (선택적으로 다른 금속 층과 함께)전기 신호를 라우팅하기 위한 원하는 회로 패턴으로 형성될 수 있다. 다른 실시예에서, 회로 보드(2402)는 비 PCB 기판일 수 있다.
도 24에서 예시된 IC 디바이스 어셈블리(2400)는 커플링 컴포넌트(2416)에 의해 회로 보드(2402)의 제1 면(2440)에 커플링된 패키지 온 인터포저(package-on-interposer) 구조체(2436)를 포함한다. 커플링 컴포넌트(2416)는 패키지 온 인터포저 구조체(2436)를 회로 보드(2402)에 전기적으로 그리고 기계적으로 커플링할 수 있고, (도 24에서 도시된 바와 같은) 솔더 볼, 소켓의 암수 부분, 접착제, 언더필 재료 및/또는 임의의 다른 적합한 전기적 및/또는 기계적 커플링 구조를 포함할 수 있다.
패키지 온 인터포저 구조체(2436)는 커플링 컴포넌트(2418)에 의해 인터포저(2404)에 커플링된 전자 패키지(2420)를 포함할 수 있다. 커플링 컴포넌트(2418)는 커플링 컴포넌트(2416)를 참조하여 위에서 논의된 형태와 같은, 적용을 위한 임의의 적합한 형태를 취할 수 있다. 도 24에서 단일 전자 패키지(2420)가 도시되나, 다수의 전자 패키지가 인터포저(2402)에 커플링될 수 있는데; 사실, 추가적인 인터포저가 인터포저(2404)에 커플링될 수 있다. 인터포저(2404)는 회로 보드(2402)와 전자 패키지(2420)를 잇기(bridge) 위해 사용되는 개재(intervening) 기판을 제공할 수 있다. 전자 패키지(2420)는, 예를 들어, 다이(도 22b의 다이(2202)), IC 디바이스(가령, 도 23의 IC 디바이스(2300)), 또는 임의의 다른 적합한 컴포넌트이거나 이를 포함할 수 있다. 일반적으로, 인터포저(2404)는 더 넓은 피치(pitch)에 연결을 확산하거나 연결을 상이한 연결로 다시 라우팅할 수 있다. 예를 들어, 인터포저(2404)는 회로 보드(2402)에 커플링하기 위한 커플링 컴포넌트(2416)의 볼 그리드 어레이(Ball Grid Array: BGA)에 전자 패키지(2420)(가령, 다이)를 커플링할 수 있다. 도 24에 도시된 실시예에서, 전자 패키지(2420) 및 회로 보드(2402)는 인터포저(2404)의 반대 측에 부착될 수 있는데; 다른 실시예예서, 전자 패키지(2420) 및 회로 보드(2402)는 인터포저(2404)의 동일한 측에 부착될 수 있다. 몇몇 실시예에서, 인터포저(2404)에 의해서 3개 이상의 컴포넌트가 상호연결될 수 있다. 몇몇 실시예에서, 전자 패키지(2420)는 임베딩된 다이 IC 구조체(100)(가령, 전자 패키지(2420)은 양면 패키지의 형태를 취할 수 있음)를 갖는 관통 비아 인터포저를 포함할 수 있다. 예를 들어, 적층된 IC 구조를 형성하기 위해 추가적인 전자 컴포넌트가 전자 패키지(2420) 상에 배치될 수 있다.
인터포저(2404)는 에폭시 수지(epoxy resin), 섬유유리 강화 에폭시 수지(fiberglass-reinforced epoxy resin), 세라믹 재료(ceramic material) 또는 폴리머 재료(polymer material), 예를 들면 폴리이미드(polyimide)로 형성될 수 있다. 몇몇 실시예에서, 인터포저(2404)는 실리콘, 게르마늄 및 다른 그룹 III-V 및 그룹 IV 재료와 같은, 반도체 기판에서의 사용을 위한 전술된 동일한 재료를 포함할 수 있는 대체의 강성 또는 유연 재료로 형성될 수 있다. 인터포저(2404)는 관통 실리콘 비아(Through-Silicon Via: TSV)(2406)를 포함하나 이에 한정되지 않는 비아(2410) 및 금속 상호연결부(2408)를 포함할 수 있다. 인터포저(2406)는 수동(passive) 및 능동(active) 디바이스 양자 모두를 포함하여, 임베딩된 디바이스(2414)를 더 포함할 수 있다. 그러한 디바이스는 커패시터(capacitor), 디커플링 커패시터(decoupling capacitor), 저항기(resistor), 인덕터(inductor), 퓨즈(fuse), 다이오드(diode), 트랜스포머(transformer), 센서(sensor), 정전 방전(ElectroStatic Discharge: ESD) 디바이스 및 메모리 디바이스를 포함할 수 있으나 이에 한정되지 않는다. 무선 주파수(Radio-Frequency: RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서 및 마이크로전자기계 시스템(MicroElectroMechanical System: MEMS) 디바이스와 같은 더 복잡한 디바이스가 또한 인터포저(2404) 상에 형성될 수 있다. 패키지 온 인터포저 구조체(2436)는 업계에서 알려진 패키지 온 인터포저 구조체 중 임의의 것의 형태를 취할 수 있다.
IC 디바이스 어셈블리(2400)는 커플링 컴포넌트(2422)에 의해 회로 보드(2402)의 제1 면(2440)에 커플링된 전자 패키지(2424)를 포함할 수 있다. 커플링 컴포넌트(2422)는 커플링 컴포넌트(2416)를 참조하여 위에서 논의된 실시예 중 임의의 것의 형태를 취할 수 있고, 전자 패키지(2424)는 전자 패키지(2420)를 참조하여 위에서 논의된 실시예 중 임의의 것의 형태를 취할 수 있다. 몇몇 실시예에서, 전자 패키지(2424)는 임베딩된 다이 IC 패키지(100)를 갖는 관통 비아 인터포저를 포함할 수 있다(가령, 전자 패키지(2424)는 임베딩된 다이 패키지를 갖는 관통 비아 인터포저의 형태를 취할 수 있다).
도 24에서 도시된 IC 디바이스 어셈플리(2400)는 커플링 컴포넌트(2428)에 의해 회로 보드(2402)의 제2 면(2442)에 커플링된 패키지 온 패키지 구조체(2434)를 포함한다. 패키지 온 패키지 구조체(2434)는 전자 패키지(2426)가 회로 보드(2402) 및 전자 패키지(2432) 사이에 배치되도록 커플링 컴포넌트(2430)에 의해 함께 커플링된 전자 패키지(2426) 및 전자 패키지(2432)를 포함할 수 있다. 패키지 온 패키지 구조체(2434)는 적층된 IC 구조체(200)의 형태를 취할 수 있다(가령, 전자 패키지(2426)는 양면 패키지일 수 있음). 커플링 컴포넌트(2428 및 2430)은 위에서 논의된 커플링 컴포넌트(2416)의 실시예 중의 임의의 것의 형태를 취할 수 있고, 전자 패키지(2426 및 2432)는 위에서 논의된 전자 패키지(2420)의 실시예 중 임의의 것의 형태를 취할 수 있다.
도 25는 본 문서에서 개시된 임베딩된 다이 IC 구조체(100)를 갖는 관통 비아 인터포저의 실시예 중의 임의의 것 중 하나 이상을 포함할 수 있는 예시적인 컴퓨팅 디바이스(2500)의 블록도이다. 예를 들어, 컴퓨팅 디바이스(2500)의 컴포넌트 중 임의의 적합한 것은 본 문서에서 개시된 실시예 중 임의의 것에 따라, 임베딩된 다이 IC 구조체(100)를 갖는 관통 비아 인터포저를 포함하거나 이에 포함될 수 있다. 다수의 컴포넌트가 컴퓨팅 디바이스(2500) 내에 포함된 것으로 도 25에서 예시되나, 이들 컴포넌트 중 임의의 하나 이상은 적용에 적합하게, 생략되거나 중복될 수 있다. 몇몇 실시예에서, 컴퓨팅 디바이스(2500)에 포함된 컴포넌트 중 일부 또는 전부는 하나 이상의 마더보드에 부착될 수 있다. 몇몇 실시예에서, 이들 컴포넌트 중 일부 또는 전부는 단일 시스템 온 칩(System-On-Chip: SOC) 다이 위에 제조된다.
추가적으로, 다양한 실시예에서, 컴퓨팅 디바이스(2500)는 도 25에서 컴포넌트 중 하나 이상을 포함하지 않을 수 있으나, 컴퓨팅 디바이스(2500)는 그 하나 이상의 컴포넌트에 커플링하기 위한 인터페이스 회로를 포함할 수 있다. 예를 들어, 컴퓨팅 디바이스(2500)는 디스플레이 디바이스(2506)를 포함하지 않을 수 있으나, 디스플레이 디바이스(2506)가 커플링될 수 있는 디스플레이 디바이스 인터페이스 회로(가령, 커넥터 및 드라이버 회로)를 포함할 수 있다. 다른 세트의 예에서, 컴퓨팅 디바이스(2500)는 오디오 입력 디바이스(2524) 또는 오디오 출력 디바이스(2508)를 포함하지 않을 수 있으나, 오디오 입력 디바이스(2524) 또는 오디오 출력 디바이스(2508)가 커플링될 수 있는 오디오 입력 또는 출력 디바이스 인터페이스 회로(가령, 커넥터 및 지원 회로)를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 처리 디바이스(2502)(가령, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 문서에서 사용되는 바와 같이, 용어 "처리 디바이스" 또는 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터 및/또는 메모리 내에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다. 처리 디바이스(2502)는 하나 이상의 디지털 신호 프로세서(Digital Signal Processor: DSP), 애플리케이션 특정 집적 회로(Application-Specific Integrated Circuit: ASIC), 중앙 처리 유닛(Central Processing Unit: CPU), 그래픽 처리 유닛(Graphics Processing Unit: GPU), 암호프로세서(cryptoprocessor)(하드웨어 내에서 암호학적 알고리즘을 실행하는 특화된 프로세서), 서버 프로세서, 또는 임의의 다른 적합한 처리 디바이스를 포함할 수 있다. 컴퓨팅 디바이스(2500)는 메모리(2504)를 포함할 수 있는데, 그 자체는 하나 이상의 메모리 디바이스, 예를 들면 휘발성 메모리(가령, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)), 비휘발성 메모리(가령 판독 전용 메모리(Read-Only Memory: ROM)), 플래시 메모리, 솔리드 스테이트 메모리(solid state memory) 및/또는 하드 드라이브를 포함할 수 있다. 몇몇 실시예에서, 메모리(2504)는 다이를 처리 디바이스(2502)와 공유하는 메모리를 포함할 수 있다. 이 메모리는 캐시 메모리(cache memory)로서 사용될 수 있고 임베딩된 동적 랜덤 액세스 메모리(embedded Dynamic Random Access Memory: eDRAM) 또는 스핀 전달 토크 자기 랜덤 액세스 메모리(Spin Transfer Torque Magnetic Random Access Memory: STT-MRAM)을 포함할 수 있다.
몇몇 실시예에서, 컴퓨팅 디바이스(2500)는 통신 칩(2512)(가령, 하나 이상의 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(2502)은 컴퓨팅 디바이스(2500)로의 및 이로부터의 데이터의 전송을 위한 무선 통신을 관리하는 것을 위해 구성될 수 있다. 용어 "무선" 및 그것의 파생물은, 비고체 매체(nonsolid medium)를 통한 변조된 전자기 방사의 이용을 통해 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기법, 통신 채널 등을 기술하기 위해 사용될 수 있다. 용어는 연관된 디바이스가 어떠한 배선도 포함하지 않음을 시사하지는 않는데, 다만 몇몇 실시예에서는 그렇지 않을 수도 있다.
통신 칩(2512)은 와이파이(IEEE 2302.11 계열), IEEE 2302.16 표준(가령, IEEE 2302.16-2005 수정), 임의의 수정, 업데이트 및/또는 개정이 덧붙여진 롱텀 에볼루션(Long-Term Evolution: LTE) 프로젝트(가령 어드밴스드 LTE(advanced LTE) 프로젝트, 울트라 모바일 광대역(Ultra-Mobile Broadband: UMB) 프로젝트(또한 "3GPP2"로 지칭됨), 등)을 포함하는 전기 전자 엔지니어 협회(Institute for Electrical and Electronic Engineers: IEEE) 표준을 포함하나 이에 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 2302.16 호환가능 광대역 무선 액세스(Broadband Wireless Access: BWA) 네트워크는 일반적으로, 마이크로파 액세스를 위한 전세계 상호운용성(Worldwide Interoperability for Microwave Access: WiMaX))을 나타내는 약어인 WiMAX 네트워크로 지칭되는데, 이는 IEEE 2302.16 표준을 위한 합치성 및 상호운용성을 통과한 제품에 대한 인증 마크이다. 통신 칩(2512)은 모바일 통신용 글로벌 시스템(Global System for Mobile Communication: GSM), 일반 패킷 무선 서비스(General Packet Radio Service: GPRS), 범용 모바일 전기통신 시스템(Universal Mobile Telecommunications System: UMTS), 고속 패킷 액세스(High Speed Packet Access: HSPA), 진보된 HSPA(Evolved HSPA: E-HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(2512)은 GSM 진화를 위한 향상된 데이터(Enhanced Data for GSM Evolution: EDGE), GSM EDGE 무선 액세스 네트워크(GSM EDGE Radio Access Network: GERAN), 범용 지상 무선 액세스 네트워크(Universal Terrestrial Radio Access Network: UTRAN) 또는 진화된 UTRAN(Evolved UTRAN: E-UTRAN)에 따라 동작할 수 있다. 통신 칩은 코드 분할 다중 접속(Code Division Multiple Access: CDMA), 시분할 다중 접속(Time Division Multiple Access: TDMA), 디지털의 향상된 코드리스 전기통신(Digital Enhanced Cordless Telecommunications: DECT), 진화-데이터 최적화(Evolution-Data Optimized: EV-DO) 및 이의 파생물뿐만 아니라, 3G, 4G, 5G 및 그 이상을 나타내는 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(2512)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 컴퓨팅 디바이스(2500)는 무선 통신을 용이하게 하고/하거나 (AM 또는 FM 무선 송신과 같은) 다른 무선 통신을 수신하기 위한 안테나(2522)를 포함할 수 있다.
몇몇 실시예에서, 통신 칩(2512)은 전기적, 광학적 또는 임의의 다른 적합한 통신 프로토콜(가령, 이더넷)과 같은 유선 통신을 관리할 수 있다. 앞서 지적된 바와 같이, 통신 칩(2512)은 여러 통신 칩을 포함할 수 있다. 예컨대, 제1 통신 칩(2512)은 와이파이 또는 블루투스와 같은 단거리 무선 통신에 전용일 수 있고, 제2 통신 칩(2512)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 또는 다른 것과 같은 장거리 무선 통신에 전용일 수 있다. 몇몇 실시예에서, 제1 통신 칩(2512)은 무선 통신에 전용일 수 있고, 제2 통신 칩(2512)은 유선 통신에 전용일 수 있다.
컴퓨팅 디바이스는 배터리/전력 회로(2514)를 포함할 수 있다. 배터리/전력 회로(2514)는 하나 이상의 에너지 저장 디바이스(가령, 배터리 또는 커패시터), 그리고/또는 컴퓨팅 디바이스(2500)와는 별개인 에너지 소스에 컴퓨팅 디바이스(2500)의 컴포넌트를 커플링하는 회로(가령, AC 라인 전력)를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 디스플레이 디바이스(2506)(또는, 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 디스플레이 디바이스(2506)는, 예를 들어, 헤드업 디스플레이(heads up display), 컴퓨터 모니터(computer monitor), 프로젝터(projector), 터치스크린 디스플레이(touchscreen display), 액정 디스플레이(Liquid Crystal Display: LCD), 발광 다이오드 디스플레이(light-emitting diode display) 또는 평면 패널 디스플레이(flat panel display)와 같은 임의의 시각적 지시기(visual indicator)를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 오디오 출력 디바이스(2508)(또는, 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 출력 디바이스(2508)는, 예를 들어, 스피커(speaker), 헤드셋(headset) 또는 이어버드(earbud)와 같은, 가청 지시기를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 오디오 입력 디바이스(2524)(또는, 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 오디오 입력 디바이스(2524)는, 예를 들어, 마이크로폰, 마이크로폰 어레이, 또는 디지털 악기(가령, 미디(Musical Instrument Digital Interface: MIDI) 출력을 갖는 계기)와 같은, 소리를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 글로벌 포지셔닝 시스템(Global Positioning System: GPS) 디바이스(2518)(또는, 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. GPS 디바이스(2518)는 위성 기반 시스템과 통신할 수 있고, 업계에 알려진 바와 같이, 컴퓨팅 디바이스(2500)의 위치를 수신할 수 있다.
컴퓨팅 디바이스(2500)는 다른 출력 디바이스(2510)(또는, 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 출력 디바이스(2510)의 예는 오디오 코덱, 비디오 코덱, 프린터, 정보를 다른 디바이스에 제공하기 위한 유선 또는 무선 송신기, 또는 추가적인 저장 디바이스를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 다른 입력 디바이스(2520)(또는, 위에서 논의된 바와 같은, 대응하는 인터페이스 회로)를 포함할 수 있다. 다른 입력 디바이스(2520)의 예는 가속도계(accelerometer), 자이로스코프(gyroscope), 나침반(compass), 이미지 캡쳐 디바이스(image capture device), 키보드(keyboard), 커서 제어 디바이스(cursor control device), 예를 들면 마우스(mouse), 스타일러스(stylus), 터치패드(touchpad), 바코드 판독기(bar code reader), 큐알(Quick Response: QR) 코드 판독기, 임의의 센서 또는 무선 주파수 식별(Radio Frequency IDentification: RFID) 판독기를 포함할 수 있다.
컴퓨팅 디바이스(2500)는 핸드헬드(hand-held) 또는 모바일 컴퓨팅 디바이스(가령, 휴대폰(cell phone), 스마트폰(smart phone), 모바일 인터넷 디바이스(mobile internet device), 뮤직 플레이어(music player), 태블릿 컴퓨터(tablet computer), 랩톱 컴퓨터(laptop compuber), 넷북 컴퓨터(netbook computer), 울트라북 컴퓨터(ultrabook computer), 개인용 디지털 보조기기(Personal Digital Assistant: PDA), 울트라 모바일 개인 컴퓨터(ultra-mobile personal computer) 등), 데스크톱 컴퓨팅 디바이스(desktop computing device), 서버 또는 다른 네트워킹된(networked) 컴퓨팅 컴포넌트, 프린터, 스캐너, 모니터, 셋톱 박스(set-top box), 엔터테인먼트 제어 유닛(entertainment control unit), 차량 제어 유닛(vehicle control unit), 디지털 카메라, 디지털 비디오 레코더, 또는 웨어러블 컴퓨팅 디바이스와 같은 임의의 원하는 폼 팩터(form factor)를 포함할 수 있다. 몇몇 실시예에서, 컴퓨팅 디바이스(2500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
다음 문단은 본 문서에서 개시된 실시예의 다양한 예를 제공한다.
예 1은 집적 회로(Intergrated Circuit: IC) 패키지이며, 하나 이상의 도전성 관통 비아를 갖는 인터포저; 디바이스 측 및 반대되는 후방 측을 갖는 다이; 몰드 컴파운드; 및 패키지 기판(여기서 다이는 인터포저 내에 임베딩되고 패키지 기판에 전기적으로 커플링되며, 몰드 컴파운드는 다이와 접촉함)을 포함한다.
예 2는 예 1의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이를 더 포함할 수 있다.
예 3은 예 2의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이가 IC 패키지의 임베딩된 다이에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 4는 예 2의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이가 인터포저 내의 하나 이상의 도전성 관통 비아에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 5는 예 2의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이가 메모리 다이임을 또한 지정할 수 있다.
예 6은 예 1의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지를 더 포함할 수 있다.
예 7은 예 6의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지가 제1 IC 패키지의 임베딩된 다이에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 8은 예 6의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지가 인터포저 내의 하나 이상의 도전성 관통 비아에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 9는 예 6의 주제를 포함할 수 있고, 제2 IC 패키지가, 하나 이상의 도전성 관통 비아를 갖는 인터포저와, 디바이스 측 및 대향 후방 측을 갖는 제2 다이와, 제2 몰드 컴파운드와, 제2 패키지 기판을 포함하되, 제2 다이는 제2 인터포저 내에 임베딩되고 패키지 기판에 전기적으로 커플링되며, 제2 몰드 컴파운드는 제2 다이와 접촉함을 또한 지정할 수 있다.
예 10은 예 9의 주제를 포함할 수 있고, 제3 다이를 더 포함할 수 있되, 제3 다이는 제1 IC 패키지 및 제2 IC 패키지 사이에 배치되고, 제3 다이는 제1 IC 패키지의 임베딩된 다이에 전기적으로 커플링된다.
예 11은 예 9의 주제를 포함할 수 있고, 제2 IC 패키지 상부 상에 배치된 제3 IC 패키지를 더 포함할 수 있되, 제3 IC 패키지는 제2 IC 패키지의 인터포저 내의 하나 이상의 도전성 관통 비아에 전기적으로 커플링된다.
예 12는 예 1의 주제를 포함할 수 있고, 디바이스 측 상의 배선 층과, 디바이스 측 상의 유전체 층과, 후방 측 상의 유전체 층을 더 포함할 수 있다.
예 13은 예 1의 주제를 포함할 수 있고, 인터포저 재료 및 패키지 기판 재료는 유사한 열 팽창 계수를 가짐을 또한 지정할 수 있다.
예 14는 집적 회로(Integrated Circuit: IC) 패키지를 제조하는 방법이며, 박리가능 접착 필름을 가진 캐리어의 접착 측 상에 다이의 후방 측을 놓는 단계; 다이 주위에 인터포저를 놓는 단계(인터포저는 하나 이상의 도전성 관통 비아를 가짐); 다이 및 인터포저 주위에 몰드 컴파운드를 제공하는 단계; 다이 및 인터포저 상에 도전성 접촉부를 노출하기 위해 디바이스 측 상의 몰드 컴파운드를 연삭하는 단계; 및 다이와 인터포저 상의 노출된 도전성 접촉부를 패키지 기판에 전기적으로 커플링하는 단계를 포함한다.
예 15는 예 14의 주제를 포함할 수 있고, IC 패키지 후방 측 상에 다이를 배치하는 단계와, IC 패키지의 후방 측 상의 다이를 IC 패키지의 임베딩된 다이에 전기적으로 커플링하는 단계를 더 포함할 수 있다.
예 16은 예 15의 주제를 포함할 수 있고, IC 패키지의 후방 측 상의 제1 다이의 후방 측 상에 제2 다이를 배치하는 단계와, 제2 다이를 제1 다이에 전기적으로 커플링하는 단계를 더 포함할 수 있다.
예 17은 예 15의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상의 다이의 후방 측 상에 제2 IC 패키지를 배치하는 단계와, 제2 IC 패키지를 제1 IC 패키지 상의 하나 이상의 도전성 관통 비아에 전기적으로 커플링하는 단계를 더 포함할 수 있다.
예 18은 제 14의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 제2 IC 패키지를 배치하는 단계와, 제2 IC 패키지를 제1 IC 패키지 상의 하나 이상의 도전성 관통 비아에 전기적으로 커플링하는 단계를 더 포함할 수 있다.
예 19는 예 14의 주제를 포함할 수 있고, 패키지 기판에 전기적으로 커플링하기 전에 다이 및 인터포저 상의 노출된 도전성 접촉부 상에 배선 층을 추가하는 단계와, 패키지 기판에 전기적으로 커플링하기 전에 디바이스 측 상에 그리고 후방 측 상에 유전체 층을 추가하는 단계를 더 포함할 수 있다.
예 20은 예 14 내지 예 19 중 임의의 것의 주제를 포함할 수 있고, 패키지 기판을 회로 보드에 전기적으로 커플링하는 단계를 더 포함할 수 있다.
예 21은 컴퓨팅 디바이스이며, 회로 보드; 회로 보드에 커플링된 IC 패키지(IC 패키지는 하나 이상의 도전성 관통 비아를 갖는 인터포저; 디바이스 측 및 대향 후방 측을 갖는 다이; 몰드 컴파운드; 및 패키지 기판을 포함하고, 다이는 인터포저 내에 임베딩되고 패키지 기판에 전기적으로 커플링되며, 몰드 컴파운드는 다이와 접촉한다.
예 22는 예 21의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이를 더 포함할 수 있다.
예 23은 예 22의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이가 IC 패키지의 임베딩된 다이에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 24는 예 22의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이가 인터포저 내의 하나 이상의 도전성 관통 비아에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 25는 예 22의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이가 메모리 다이임을 또한 지정할 수 있다.
예 26은 예 21의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지를 더 포함할 수 있다.
예 27은 예 26의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지가 제1 IC 패키지의 임베딩된 다이에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 28은 예 26의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지가 인터포저 내의 하나 이상의 도전성 관통 비아에 전기적으로 커플링됨을 또한 지정할 수 있다.
예 29는 예 26의 주제를 포함할 수 있고, 제2 IC 패키지는, 하나 이상의 도전성 관통 비아를 갖는 제2 인터포저와, 디바이스 측 및 대향 후방 측을 갖는 제2 다이와, 제2 몰드 컴파운드와, 제2 패키지 기판을 포함하되, 제2 다이는 제2 인터포저 내에 임베딩되고 패키지 기판에 전기적으로 커플링되며, 제2 몰드 컴파운드는 제2 다이와 접촉함을 또한 지정할 수 있다.
예 30은 예 26 내지 예 29 중 임의의 것의 주제를 포함할 수 있고, 제3 다이를 더 포함할 수 있되, 제3 다이는 제1 IC 패키지 및 제2 IC 패키지 사이에 배치되고, 제3 다이는 제1 IC 패키지의 임베딩된 다이에 전기적으로 커플링된다.
예 31은 예 26 내지 예 29 중 임의의 것의 주제를 포함할 수 있고, 제2 IC 패키지의 상부 상에 배치된 제3 IC 패키지를 더 포함할 수 있되, 제3 IC 패키지는 제2 IC 패키지의 인터포저 내의 하나 이상의 도전성 관통 비아에 전기적으로 커플링된다.
예 32는 예 21 내지 예 31 중 임의의 것의 주제를 포함할 수 있고, 디바이스 측 상의 배선 층과, 디바이스 측 상의 유전체 층과, 후방 측 상의 유전체 층을 더 포함할 수 있다.
예 33은 예 21 내지 예 31 중 임의의 것의 주제를 포함할 수 있고, 인터포저 재료 및 패키지 기판 재료는 유사한 열팽창 계수를 가짐을 또한 지정할 수 있다.
예 34는 IC 패키지이며, 하나 이상의 도전성 관통 비아를 갖는 인터포저; 디바이스 측 및 반대되는 후방 측을 갖는 다이; 몰드 컴파운드; 디바이스 측 상의 배선 층; 디바이스 측 상의 유전체 층; 및 후방 측 상의 유전체 층을 포함하고, 다이는 인터포저 내에 임베딩되고 배선 층에 전기적으로 커플링되며, 몰드 컴파운드는 다이와 접촉한다.
예 35는 예 34의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 배치된 다이를 더 포함할 수 있되, IC 패키지의 후방 측 상에 배치된 다이는 IC 패키지의 임베딩된 다이에 전기적으로 커플링된다.
예 36은 예 34의 주제를 포함할 수 있고, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지를 더 포함할 수 있되, 제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지는 하나 이상의 도전성 관통 비아에 전기적으로 커플링된다.
예 37은 예 36의 주제를 포함할 수 있고, 제2 IC 패키지는 하나 이상의 도전성 관통 비아를 갖는 제2 인터포저; 디바이스 측 및 대향 후방 측을 갖는 제2 다이; 제2 몰드 컴파운드; 디바이스 측 상의 제2 배선 층; 디바이스 측 상의 유전체 층; 및 후방 측 상의 제2 유전체 층(제2 다이는 제2 인터포저 내에 임베딩되고 제2 배선 층에 전기적으로 커플링되며, 제2 몰드 컴파운드는 제2 다이와 접촉함)을 포함함을 또한 지정할 수 있다.
예 38은 집적 회로(Integrated Circuit: IC) 패키지를 제조하는 방법이며, 박리가능 접착 필름을 갖는 캐리어의 접착 측 상에 다이의 후방 측을 배치하는 단계; 다이 주위에 인터포저를 배치하는 단계(인터포저는 인터포저 내에 하나 이상의 도전성 관통 비아를 가짐); 다이 및 인터포저 주위에 몰드 컴파운드를 제공하는 단계; 다이 및 인터포저 상의 도전성 접촉부를 노출하기 위해 디바이스 측 상의 몰드 컴파운드를 연삭하는 단계; 다이 및 인터포저 상의 노출된 도전성 접촉부에 배선층을 추가하는 단계; 디바이스 측 상에 유전체 층을 추가하는 단계; 및 후방 측 상에 유전체 층을 추가하는 단계를 포함한다.
예 39는 예 38의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 다이를 배치하는 단계와, 다이를 IC 패키지의 임베딩된 다이에 전기적으로 커플링하는 단계를 더 포함할 수 있다.
예 40은 예 38의 주제를 포함할 수 있고, IC 패키지의 후방 측 상에 제2 IC 패키지를 배치하는 단계와, 제2 IC 패키지를 하나 이상의 도전성 관통 비아에 전기적으로 커플링하는 단계를 더 포함할 수 있다.

Claims (25)

  1. 집적 회로(Integrated Circuit: IC) 패키지로서,
    하나 이상의 도전성 관통 비아(conductive through-via)를 갖는 인터포저(interposer)와,
    디바이스 측(device side) 및 반대되는 후방 측(back side)을 갖는 다이(die)와,
    몰드 컴파운드(mold compound)와,
    패키지 기판(package substrate)을 포함하되,
    상기 다이는 상기 인터포저 내에 임베딩되고(embedded) 상기 패키지 기판에 전기적으로 커플링되며, 상기 몰드 컴파운드는 상기 다이와 접촉하는,
    IC 패키지.
  2. 제1항에 있어서,
    상기 IC 패키지의 상기 후방 측 상에 배치된 다이를 더 포함하는,
    IC 패키지.
  3. 제2항에 있어서,
    상기 IC 패키지의 상기 후방 측 상에 배치된 상기 다이는 상기 IC 패키지의 상기 임베딩된 다이에 전기적으로 커플링된,
    IC 패키지.
  4. 제2항에 있어서,
    상기 IC 패키지의 상기 후방 측 상에 배치된 상기 다이는 상기 인터포저 내의 상기 하나 이상의 도전성 관통 비아에 전기적으로 커플링된,
    IC 패키지.
  5. 제2항에 있어서,
    상기 IC 패키지의 상기 후방 측 상에 배치된 상기 다이는 메모리 다이(memory die)인,
    IC 패키지.
  6. 제1항에 있어서,
    제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지를 더 포함하는,
    IC 패키지.
  7. 제6항에 있어서,
    상기 제1 IC 패키지의 상기 후방 측 상에 배치된 상기 제2 IC 패키지는 상기 제1 IC 패키지의 상기 임베딩된 다이에 전기적으로 커플링된,
    IC 패키지.
  8. 제6항에 있어서,
    상기 제1 IC 패키지의 상기 후방 측 상에 배치된 상기 제2 IC 패키지는 상기 인터포저 내의 상기 하나 이상의 도전성 관통 비아에 전기적으로 커플링된,
    IC 패키지.
  9. 제6항에 있어서,
    상기 제2 IC 패키지는,
    하나 이상의 도전성 관통 비아를 갖는 제2 인터포저와,
    디바이스 측 및 반대되는 후방 측을 갖는 제2 다이와,
    제2 몰드 컴파운드와,
    제2 패키지 기판을 포함하되,
    상기 제2 다이는 상기 제2 인터포저 내에 임베딩되고 상기 패키지 기판에 전기적으로 커플링되며, 상기 제2 몰드 컴파운드는 상기 제2 다이와 접촉하는,
    IC 패키지.
  10. 제9항에 있어서,
    제3 다이를 더 포함하되, 상기 제3 다이는 상기 제1 IC 패키지 및 상기 제2 IC 패키지 사이에 배치되고, 상기 제3 다이는 상기 제1 IC 패키지의 상기 임베딩된 다이에 전기적으로 커플링된,
    IC 패키지.
  11. 제9항에 있어서,
    상기 제2 IC 패키지의 상부 상에 배치된 제3 IC 패키지를 더 포함하되, 상기 제3 IC 패키지는 상기 제2 IC 패키지의 상기 인터포저 내의 상기 하나 이상의 도전성 관통 비아에 전기적으로 커플링된,
    IC 패키지.
  12. 제1항에 있어서,
    상기 디바이스 측 상의 배선(wiring) 층과,
    상기 디바이스 측 상의 유전체(dielectric) 층과,
    상기 후방 측 상의 유전체 층을 더 포함하는
    IC 패키지.
  13. 제1항에 있어서,
    상기 인터포저 재료 및 상기 패키지 기판 재료는 유사한 열 팽창 계수(coefficient of thermal expansion)를 갖는,
    IC 패키지.
  14. 집적 회로(Integrated Circuit: IC) 패키지를 제조하는 방법으로서,
    박리가능 접착 필름(releasable adhesive film)을 갖는 캐리어(carrier)의 접착 측(adhesive side) 상에 다이의 후방 측을 배치하는 단계와,
    상기 다이 주위에 인터포저를 배치하는 단계 - 상기 인터포저는 하나 이상의 도전성 관통 비아를 가짐 - 와,
    상기 다이 및 상기 인터포저 주위에 몰드 컴파운드를 제공하는 단계와,
    상기 다이 및 상기 인터포저 상에 도전성 접촉부를 노출하기 위해 디바이스 측 상의 상기 몰드 컴파운드를 연삭하는(grinding) 단계와,
    상기 다이 및 상기 인터포저 상의 상기 노출된 도전성 접촉부를 패키지 기판에 전기적으로 커플링하는 단계를 포함하는
    방법.
  15. 제14항에 있어서,
    상기 IC 패키지의 상기 후방 측 상에 다이를 배치하는 단계와,
    상기 IC 패키지의 상기 후방 측 상의 상기 다이를 상기 IC 패키지의 상기 임베딩된 다이에 전기적으로 커플링하는 단계를 더 포함하는
    방법.
  16. 제15항에 있어서,
    상기 IC 패키지의 상기 후방 측 상의 제1 다이의 상기 후방 측 상에 제2 다이를 배치하는 단계와,
    상기 제2 다이를 상기 제1 다이에 전기적으로 커플링하는 단계를 더 포함하는
    방법.
  17. 제15항에 있어서,
    상기 제1 IC 패키지의 상기 후방 측 상의 상기 다이의 상기 후방 측 상에 제2 IC 패키지를 배치하는 단계와,
    상기 제2 IC 패키지를 상기 제1 IC 패키지 상의 상기 하나 이상의 도전성 관통 비아에 전기적으로 커플링하는 단계를 더 포함하는
    방법.
  18. 제14항에 있어서,
    상기 제1 IC 패키지의 상기 후방 측 상에 제2 IC 패키지를 배치하는 단계와,
    상기 제2 IC 패키지를 상기 제1 IC 패키지 상의 상기 하나 이상의 도전성 관통 비아에 전기적으로 커플링하는 단계를 더 포함하는
    방법.
  19. 제14항에 있어서,
    상기 패키지 기판에 전기적으로 커플링하기 전에 상기 다이 및 상기 인터포저 상의 상기 노출된 도전성 접촉부 상에 배선 층을 추가하는 단계와,
    상기 패키지 기판에 전기적으로 커플링하기 전에 상기 디바이스 측 및 상기 후방 측 상에 유전체 층을 추가하는 단계를 더 포함하는
    방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 패키지 기판을 회로 보드에 전기적으로 커플링하는 단계를 더 포함하는
    방법.
  21. 컴퓨팅 디바이스(computing device)로서,
    회로 보드와,
    상기 회로 보드에 커플링된 IC 패키지를 포함하되, 상기 IC 패키지는,
    하나 이상의 도전성 관통 비아를 갖는 인터포저와,
    디바이스 측 및 반대되는 후방 측을 갖는 다이와,
    몰드 컴파운드와,
    패키지 기판을 포함하고,
    상기 다이는 상기 인터포저 내에 임베딩되고 상기 패키지 기판에 전기적으로 커플링되며, 상기 몰드 컴파운드는 상기 다이와 접촉하는,
    컴퓨팅 디바이스.
  22. 제21항에 있어서,
    상기 IC 패키지의 상기 후방 측 상에 배치된 다이를 더 포함하는
    컴퓨팅 디바이스.
  23. 제21항에 있어서,
    제1 IC 패키지의 후방 측 상에 배치된 제2 IC 패키지를 더 포함하는
    컴퓨팅 디바이스.
  24. 제23항에 있어서,
    상기 제2 IC 패키지는,
    하나 이상의 도전성 관통 비아를 갖는 제2 인터포저와,
    디바이스 측 및 반대되는 후방 측을 갖는 제2 다이와,
    제2 몰드 컴파운드와,
    제2 패키지 기판을 포함하되,
    상기 제2 다이는 상기 제2 인터포저 내에 임베딩되고 상기 패키지 기판에 전기적으로 커플링되며, 상기 제2 몰드 컴파운드는 상기 제2 다이와 접촉하는,
    컴퓨팅 디바이스.
  25. 제23항 또는 제24항에 있어서,
    상기 제2 IC 패키지의 상부 상에 배치된 제3 IC 패키지를 더 포함하되, 상기 제3 IC 패키지는 상기 제2 IC 패키지의 상기 인터포저 내의 상기 하나 이상의 도전성 관통 비아에 전기적으로 커플링된,
    컴퓨팅 디바이스.
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