CN116525555A - 一种半导体封装结构及其制备方法 - Google Patents

一种半导体封装结构及其制备方法 Download PDF

Info

Publication number
CN116525555A
CN116525555A CN202210068227.4A CN202210068227A CN116525555A CN 116525555 A CN116525555 A CN 116525555A CN 202210068227 A CN202210068227 A CN 202210068227A CN 116525555 A CN116525555 A CN 116525555A
Authority
CN
China
Prior art keywords
semiconductor chip
layer
semiconductor
compound structure
silicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210068227.4A
Other languages
English (en)
Inventor
庄凌艺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210068227.4A priority Critical patent/CN116525555A/zh
Priority to US17/712,399 priority patent/US20230230959A1/en
Priority to TW111129202A priority patent/TWI808857B/zh
Publication of CN116525555A publication Critical patent/CN116525555A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298—Semiconductor material, e.g. amorphous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies

Abstract

本公开实施例公开了一种半导体封装结构及其制备方法，其中，所述半导体封装结构，包括：衬底；第一半导体芯片，位于所述衬底上，所述第一半导体芯片具有裸露的第一表面，所述第一表面具有含硅表面；第二半导体芯片结构，位于所述第一半导体芯片的所述第一表面上；所述第二半导体芯片结构具有与所述第一表面相对的第二表面；第一封装化合物结构，所述第一封装化合物结构具有接合面，所述接合面至少包覆所述第一半导体芯片的所述第一表面与所述第二半导体芯片结构的所述第二表面；其中，所述接合面具有含硅表面。

Description

一种半导体封装结构及其制备方法
技术领域
本公开涉及三维制程技术领域，尤其涉及一种半导体封装结构及其制备方法。
背景技术
在现有的封装结构中，采用模塑料进行封装，但是模塑料的热膨胀系数与芯片中的硅衬底的热膨胀系数差异大，导致芯片的厚度无法进行减薄，当DRAM芯片堆叠的越来越高时，就会发生翘曲或损伤等问题，影响器件的性能。
发明内容
有鉴于此，本公开实施例提供一种半导体封装结构及其制备方法。
根据本公开实施例的第一方面，提供了一种半导体封装结构，包括：
衬底；
第一半导体芯片，位于所述衬底上，所述第一半导体芯片具有裸露的第一表面，所述第一表面具有含硅表面；
第二半导体芯片结构，位于所述第一半导体芯片的所述第一表面上；所述第二半导体芯片结构具有与所述第一表面相对的第二表面；
第一封装化合物结构，所述第一封装化合物结构具有接合面，所述接合面至少包覆所述第一半导体芯片的所述第一表面与所述第二半导体芯片结构的所述第二表面；其中，所述接合面具有含硅表面。
在一些实施例中，所述第二半导体芯片结构包括堆叠的多个第二半导体芯片，所述封装结构还包括：
第二封装化合物结构；所述第二封装化合物结构与所述第一封装化合物结构接合，以包裹所述第二半导体芯片结构；其中，
所述第二封装化合物结构包括含硅化合物。
在一些实施例中，还包括：
导电凸块，位于所述第一半导体芯片和第二半导体芯片结构之间，以及位于相邻两层所述第二半导体芯片之间；
所述第一封装化合物结构和所述第二封装化合物结构包裹所述导电凸块。
在一些实施例中，所述导电凸块的外表面具有含硅表面。
在一些实施例中，所述第二半导体芯片结构的数量大于或等于2；多个所述第二半导体芯片结构并列位于所述第一半导体芯片的第一表面上。
在一些实施例中，还包括：
填充层，位于所述第二半导体芯片结构的外围，和/或，位于相邻两个所述第二半导体芯片结构之间；其中，
所述填充层的杨氏模量大于所述封装化合物结构的杨氏模量。
在一些实施例中，所述填充层的材料包括玻璃纤维或者碳纤维。
在一些实施例中，所述第一封装化合物结构的杨氏模量小于所述第二封装化合物结构的杨氏模量。
在一些实施例中，所述第二封装化合物结构包括依次堆叠的多层第二封装化合物，每层所述第二封装化合物包裹一层第二半导体芯片；
沿从所述第一半导体芯片向所述第二半导体芯片结构的方向，每层所述第二封装化合物的杨氏模量逐渐增大。
根据本公开实施例的第二方面，提供了一种半导体封装结构的制备方法，包括：
提供衬底；
在所述衬底上形成第一半导体芯片；所述第一半导体芯片具有裸露的第一表面，所述第一表面具有含硅表面；
在所述第一半导体芯片的第一表面上形成第一层第二半导体芯片；所述第一层第二半导体芯片具有与所述第一表面相对的第二表面；
通过旋涂方式在所述第一半导体芯片和所述第一层第二半导体芯片之间形成第一封装化合物结构；所述第一封装化合物结构具有接合面，所述接合面至少包覆所述第一半导体芯片的所述第一表面与所述第一层第二半导体芯片的所述第二表面；其中，所述接合面具有含硅表面。
在一些实施例中，还包括：
在所述第一层第二半导体芯片上形成一层或多层第二半导体芯片，以形成第二半导体芯片结构；
通过旋涂方式形成包裹所述第二半导体芯片结构的第二封装化合物结构，所述第二封装化合物结构与所述第一封装化合物结构接合；其中，
所述第二封装化合物结构包括含硅化合物。
在一些实施例中，还包括：
通过旋涂方式形成包裹所述第一层第二半导体芯片的第一层第二封装化合物；
在所述第一层第二半导体芯片上形成第二层第二半导体芯片；
通过旋涂方式形成包裹所述第二层第二半导体芯片的第二层第二封装化合物；
依次重复，直至形成包裹最后一层第二半导体芯片的第N层第二封装化合物；其中，N大于或等于2；
多层第二封装化合物形成第二封装化合物结构，所述第二封装化合物结构包括含硅化合物。
在一些实施例中，多层第二半导体芯片形成第二半导体芯片结构；
所述第二半导体芯片结构的数量大于或等于2；多个第二半导体芯片结构并列形成在所述第一半导体芯片的第一表面上。
在一些实施例中，在形成第二封装化合物结构后，所述方法还包括：
在所述第二半导体芯片结构的外围和/或相邻两个所述第二半导体芯片结构之间刻蚀形成通孔；
对所述通孔进行填充，以形成填充层；其中，所述填充层的杨氏模量大于所述第一封装化合物结构和所述第二封装化合物结构的杨氏模量。
在一些实施例中，所述填充层的材料包括玻璃纤维或者碳纤维。
在一些实施例中，所述第一封装化合物结构的杨氏模量小于所述第二封装化合物结构的杨氏模量。
本公开实施例中，第一封装化合物结构的接合面与芯片的表面都含有硅元素，即都为硅表面，相比于用模塑料进行封装，能够提高界面的接合性能，从而改善了封装结构的翘曲和损伤等问题。
附图说明
为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本公开实施例提供的半导体封装结构的结构示意图；
图1b为本公开另一实施例提供的半导体封装结构的结构示意图；
图2为本公开又一实施例提供的半导体封装结构的结构示意图；
图3为本公开实施例提供的半导体封装结构的制备方法的流程示意图；
图4a至图4g为本公开一实施例提供的半导体封装结构在制备过程中的结构示意图；
图5a至图5e为本公开另一实施例提供的半导体封装结构在制备过程中的结构示意图。
附图标记说明：
10-衬底；20-粘附层；
30-第一半导体芯片；311-第一表面；
40-第二半导体芯片结构；41-第一层第二半导体芯片；42-第二层第二半导体芯片；43-第三层第二半导体芯片；44-第四层第二半导体芯片；411-第二表面；
51-第一封装化合物结构；52-第二封装化合物结构；521-第一层第二封装化合物；522-第二层第二封装化合物；523-第三层第二封装化合物；524-第四层第二封装化合物；
60-导电凸块；611-导电凸块的含硅表面；
70-填充层。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。
本公开实施例提供了一种半导体封装结构。图1a为本公开实施例提供的半导体封装结构的结构示意图。
参见图1a，半导体封装结构包括：衬底10；第一半导体芯片30，位于所述衬底10上，所述第一半导体芯片30具有裸露的第一表面311，所述第一表面311具有含硅表面；第二半导体芯片结构40，位于所述第一半导体芯片30的所述第一表面311上；所述第二半导体芯片结构40具有与所述第一表面311相对的第二表面411；第一封装化合物结构51，所述第一封装化合物结构51具有接合面，所述接合面至少包覆所述第一半导体芯片30的所述第一表面311与所述第二半导体芯片结构40的所述第二表面411；其中，所述接合面具有含硅表面。
本公开实施例中，第一封装化合物结构的接合面与芯片的表面都含有硅元素，即都为硅表面，相比于用模塑料进行封装，能够提高界面的接合性能，从而改善了封装结构的翘曲和损伤等问题。
所述第一封装化合物结构51的含硅表面的材料可以为旋制玻璃(SOG)、含硅的旋涂电介质(SOD)或其他含硅的旋涂材料。
所述衬底10可以为单质半导体材料衬底，例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料锗硅(SiGe)衬底等，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。
在一实施例中，所述第一半导体芯片30为逻辑芯片。
在一实施例中，所述半导体封装结构还包括：粘附层20，位于所述衬底10和所述第一半导体芯片30之间，将所述衬底10和所述第一半导体芯片30进行粘合。粘附层20能使衬底10和第一半导体芯片30粘合在一起，增强它们之间的粘附性，进而提高半导体封装结构的牢固程度。
所述第二半导体芯片结构40中的第二半导体芯片的堆叠数目可以为多个，包括但不限于两个、四个、八个、十二个或十六个等。本公开实施例中，如图1a所示，所述第二半导体芯片结构40中的第二半导体芯片的堆叠数目为四个。
所述第二半导体芯片可以为DRAM芯片、SRAM芯片、EEPROM芯片或PCM芯片等。
在一实施例中，所述第二半导体芯片结构40包括堆叠的多个第二半导体芯片，所述封装结构还包括：第二封装化合物结构52；所述第二封装化合物结构52与所述第一封装化合物结构51接合，以包裹所述第二半导体芯片结构40；其中，所述第二封装化合物结构52包括含硅化合物。
所述含硅化合物可以为旋制玻璃(SOG)、含硅的旋涂电介质(SOD)或其他含硅的旋涂材料。
通过形成包裹第二半导体芯片结构40的第二封装化合物结构52，且第二封装化合物结构52的材料包括含硅化合物，能够改善第二半导体芯片结构40的翘曲问题，进而进一步改善封装结构整体的翘曲问题。
在一实施例中，所述半导体封装结构还包括：导电凸块60，位于所述第一半导体芯片30和第二半导体芯片结构40之间，以及位于相邻两层所述第二半导体芯片之间；所述第一封装化合物结构51和所述第二封装化合物结构52包裹所述导电凸块60。
所述第一半导体芯片30通过导电凸块60与第一层第二半导体芯片41电连接，相邻两层所述第二半导体芯片之间也可通过导电凸块60电连接。
在一些实施例中，如图2所示，所述导电凸块60的外表面具有含硅表面611。导电凸块的含硅表面611能够提高封装结构与导电凸块之间的接合性能，能够进一步改善封装结构的翘曲问题。
具体地，为保证导电凸块的电连接性能，可以只在导电凸块的侧壁形成含硅表面，而导电凸块与上下两层芯片接合的面不形成含硅表面。
所述导电凸块60的含硅表面611的材料可以为二氧化硅。
在其他一些实施例中，如图1a和图1b所示，导电凸块60的外表面也可以不具有含硅表面。
在一实施例中，所述第二半导体芯片结构的数量大于或等于2；多个所述第二半导体芯片结构并列位于所述第一半导体芯片的第一表面上。在本公开实施例中，如图1a所示，第二半导体芯片结构的数量为2。
所述半导体封装结构还包括：填充层70，位于所述第二半导体芯片结构40的外围，和/或，位于相邻两个所述第二半导体芯片结构40之间；其中，所述填充层70的杨氏模量大于所述封装化合物结构的杨氏模量。
在图1a所示的实施例中，在所述第二半导体芯片结构40的外围和相邻两个所述第二半导体芯片结构40之间都形成填充层70。
在其他一些实施例中，也可以仅在所述第二半导体芯片结构40的外围，或者，相邻两个所述第二半导体芯片结构40之间形成填充层70。
杨氏模量是能够描述固体材料抵抗形变的能力物理量，杨氏模量越大，抵抗形变的能力越大，而杨氏模量过低时，会难以维持封装结构的刚性，容易发生变形、翘曲或破损等问题。因此，本公开实施例中，通过在第二半导体芯片结构40的外围，或者，相邻两个第二半导体芯片结构40之间形成填充层70，且填充层70的杨氏模量大于封装化合物结构的杨氏模量，如此，填充层70能够有足够的强度支撑起整个封装结构，使封装结构不易发生变形、翘曲或破损等问题。
所述填充层70的深度延伸到所述第一半导体芯片30的上表面上。
在一实施例中，所述填充层70的材料包括玻璃纤维或者碳纤维。玻璃纤维或者碳纤维的杨氏模量足够大，能够起到改善封装结构的翘曲的作用。
在一实施例中，所述第一封装化合物结构51的杨氏模量小于所述第二封装化合物结构52的杨氏模量。
在一实施例中，所述第二封装化合物结构52包括依次堆叠的多层第二封装化合物，每层所述第二封装化合物包裹一层第二半导体芯片；沿从所述第一半导体芯片30向所述第二半导体芯片结构40的方向，每层所述第二封装化合物的杨氏模量逐渐增大。
在一实施例中，除包裹第一层第二半导体芯片的第二封装化合物，从第一层第二半导体芯片往上的每层封装化合物不仅包裹一层第二半导体芯片，还包裹该层第二半导体芯片下方的导电凸块60。
低杨氏模量的材料可以吸收应力，减少芯片的脱层翘曲问题，因此，沿从所述第一半导体芯片30向所述第二半导体芯片结构40的方向，堆叠的芯片层数是越来越少的，需要承受的应力也是越来越少的。在上述实施例中，将第一封装化合物结构的杨氏模量设置为小于第二封装化合物结构的杨氏模量，将第二封装化合物结构中的各层封装化合物的杨氏模量设置为沿从第一半导体芯片30向第二半导体芯片结构40的方向逐渐增大，能够使得封装结构的应力环境更加均匀，进一步改善芯片的翘曲问题。
在其他的一些实施例中，如图1b所示，所述第二封装化合物结构52为包裹所述第二半导体芯片结构40的单层结构；沿从所述第一半导体芯片30向所述第二半导体芯片结构40的方向，所述第二封装化合物结构52的杨氏模量不变。在该公开实施例中，因为第二封装化合物结构的杨氏模量不变，因此可以使用同一种材料在同一步骤中形成第二封装化合物结构，如此，既改善了芯片的翘曲问题，又简化了工艺步骤。
在本公开实施例中，所述半导体封装结构为高带宽存储器(High Band widthMemory，HBM)封装体结构。
本公开实施例还提供了一种半导体封装结构的制备方法，具体请参见附图3，如图所示，所述方法包括以下步骤：
步骤301：提供衬底；
步骤302：在所述衬底上形成第一半导体芯片；所述第一半导体芯片具有裸露的第一表面，所述第一表面具有含硅表面；
步骤303：在所述第一半导体芯片的第一表面上形成第一层第二半导体芯片；所述第一层第二半导体芯片具有与所述第一表面相对的第二表面；
步骤304：通过旋涂方式在所述第一半导体芯片和所述第一层第二半导体芯片之间形成第一封装化合物结构；所述第一封装化合物结构具有接合面，所述接合面至少包覆所述第一半导体芯片的所述第一表面与所述第一层第二半导体芯片的所述第二表面；其中，所述接合面具有含硅表面。
下面结合具体实施例对本公开实施例提供的半导体封装结构的制备方法再作进一步详细的说明。
图4a至图4g为本公开一实施例提供的半导体封装结构在制备过程中的结构示意图；图5a至图5e为本公开另一实施例提供的半导体封装结构在制备过程中的结构示意图。
需要说明的是，图4a至图4g所示的实施例和图5a至图5e所示的实施例中的第二封装化合物结构不同，其余结构均相同。且图5a至图5e所示的实施例中前面的步骤与图4a至图4d一致，即图5a是接着图4d之后的步骤继续制备的。
首先，对图4a至图4g所示的实施例进行进一步详细说明。
具体地，先参见图4a，执行步骤301，提供衬底10。
所述衬底10可以为单质半导体材料衬底，例如为硅(Si)衬底、锗(Ge)衬底等)、复合半导体材料锗硅(SiGe)衬底等，或绝缘体上硅(SOI)衬底、绝缘体上锗(GeOI)衬底等。
接着，参见图4b，执行步骤302，在所述衬底10上形成第一半导体芯片30；所述第一半导体芯片30具有裸露的第一表面311，所述第一表面311具有含硅表面。
在一实施例中，所述第一半导体芯片30为逻辑芯片。
继续参见图4b，在执行步骤302之前，先在所述衬底10上形成粘附层20，所述粘附层20位于所述衬底10和所述第一半导体芯片30之间，将所述衬底10和所述第一半导体芯片30进行粘合。粘附层20能使衬底10和第一半导体芯片30粘合在一起，增强它们之间的粘附性，进而提高半导体封装结构的牢固程度。
接着，参见图4c，执行步骤303，在所述第一半导体芯片30的第一表面311上形成第一层第二半导体芯片41；所述第一层第二半导体芯片41具有与所述第一表面311相对的第二表面411。
可以理解的是，所述第一层第二半导体芯片41的第二表面同时也是第二半导体芯片结构的第二表面。
所述第二半导体芯片可以为DRAM芯片、SRAM芯片、EEPROM芯片或其他存储芯片等。
在实际操作中，在形成第一层第二半导体芯片41之前，先在所述第一半导体芯片30上形成导电凸块60，在导电凸块60上形成第一层第二半导体芯片41。
所述第一半导体芯片30通过导电凸块60与所述第一层第二半导体芯片41电连接。
在一些实施例中，如图2所示，所述导电凸块60的外表面具有含硅表面611。导电凸块的含硅表面能够提高封装结构与导电凸块之间的接合性能，能够进一步改善封装结构的翘曲问题。
具体地，为保证导电凸块的电连接性能，可以只在导电凸块的侧壁形成含硅表面，而导电凸块与上下两层芯片接合的面不形成含硅表面。
所述导电凸块60的含硅表面611的材料可以为二氧化硅。
在其他一些实施例中，如图4c所示，导电凸块60的外表面也可以不具有含硅表面。
接着，参见图4d，执行步骤304，通过旋涂方式在所述第一半导体芯片30和所述第一层第二半导体芯片41之间形成第一封装化合物结构51；所述第一封装化合物结构51具有接合面，所述接合面至少包覆所述第一半导体芯片30的所述第一表面311与所述第一层第二半导体芯片41的所述第二表面411；其中，所述接合面具有含硅表面。
所述第一封装化合物结构51的含硅表面的材料可以为旋制玻璃(SOG)、含硅的旋涂电介质(SOD)或其他含硅的旋涂材料。
本公开实施例中，第一封装化合物结构的接合面与芯片的表面都具有硅元素，即都为硅表面，相比于用模塑料进行封装，能够提高界面的接合性能，从而改善了封装结构的翘曲和损伤等问题。
接着，参见图4e和图4f，所述方法还包括：在所述第一层第二半导体芯片41上形成一层或多层第二半导体芯片，以形成第二半导体芯片结构40；通过旋涂方式形成包裹所述第二半导体芯片结构40的第二封装化合物结构52，所述第二封装化合物结构52与所述第一封装化合物结构51接合；其中，所述第二封装化合物结构52包括含硅氧化物。
所述含硅化合物可以为旋制玻璃(SOG)、含硅的旋涂电介质(SOD)或其他含硅的旋涂材料。
具体地，先参见图4e，在所述第一层第二半导体芯片41上形成一层或多层第二半导体芯片，以形成第二半导体芯片结构40。所述第二半导体芯片结构40中的第二半导体芯片的数目可以为多个，包括但不限于两个、四个、八个、十二个或十六个等。本公开实施例中，如图4e所示，所述第二半导体芯片结构40中的第二半导体芯片的堆叠数目为四个。
更具体地，在形成上一层第二半导体芯片之前，先在下一层第二半导体芯片上形成导电凸块60，再形成上一层第二半导体芯片。例如，在形成第二层第二半导体芯片之前，先在第一层第二半导体芯片上形成一层导电凸块60，再在导电凸块60上形成第二层第二半导体芯片。
所述第二半导体芯片结构40中相邻两层所述第二半导体芯片之间可通过导电凸块60电连接。
在一实施例中，所述第二半导体芯片结构的数量大于或等于2；多个第二半导体芯片结构并列形成在所述第一半导体芯片的第一表面上。在本公开实施例中，如图4e所示，所述第二半导体芯片结构的数量为2。
接着，参见图4f，通过旋涂方式形成包裹所述第二半导体芯片结构40的第二封装化合物结构52。通过形成包裹第二半导体芯片结构40的第二封装化合物结构52，且第二封装化合物结构52的材料为含硅氧化物，能够改善第二半导体芯片结构40的翘曲问题，进而进一步改善封装结构整体的翘曲问题。
在一实施例中，所述第一封装化合物结构51的杨氏模量小于所述第二封装化合物结构52的杨氏模量。
在如图4f所示的实施例中，所述第二封装化合物结构52为包裹所述第二半导体芯片结构40的单层结构；沿从所述第一半导体芯片30向所述第二半导体芯片结构40的方向，所述第二封装化合物结构52的杨氏模量不变。在该公开实施例中，因为第二封装化合物结构的杨氏模量不变，因此可以使用同一种材料在同一步骤中形成第二封装化合物结构，如此，既改善了芯片的翘曲问题，又简化了工艺步骤。
接着，参见图4g，在形成第二封装化合物结构52后，所述方法还包括：在所述第二半导体芯片结构40的外围和/或相邻两个所述第二半导体芯片结构40之间刻蚀形成通孔；对所述通孔进行填充，以形成填充层70；其中，所述填充层70的杨氏模量大于所述第一封装化合物结构51和所述第二封装化合物结构52的杨氏模量。
在图4g所示的实施例中，在所述第二半导体芯片结构40的外围和相邻两个所述第二半导体芯片结构40之间都形成填充层70。
在其他一些实施例中，也可以仅在所述第二半导体芯片结构40的外围，或者，相邻两个所述第二半导体芯片结构40之间形成填充层70。
具体地，可以先在第二封装化合物结构52的上表面生长一层掩模层，接着对该掩模层进行图案化，以在掩模层上显示出要刻蚀的通孔图形，可以通过光刻工艺对该掩模层进行图案化。该掩模层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩模层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩模层进行图案化。接着按照要刻蚀的通孔图形刻蚀出具有一定深度的通孔，所述通孔的深度可延伸到所述第一半导体芯片的上表面上。这里，例如可以采用湿法或干法刻蚀工艺形成通孔。
接着，对所述通孔进行填充，形成填充层70。
杨氏模量是能够描述固体材料抵抗形变的能力的物理量，杨氏模量越大，抵抗形变的能力越大，而杨氏模量过低时，会难以维持封装结构的刚性，容易发生变形、翘曲或破损等问题。因此，本公开实施例中，通过在第二半导体芯片结构40的外围，和/或，相邻两个第二半导体芯片结构40之间形成填充层70，且填充层70的杨氏模量大于封装化合物结构的杨氏模量，如此，填充层70能够有足够的强度支撑起整个封装结构，使封装结构不易发生变形、翘曲或破损等问题。
在一实施例中，所述填充层70的材料包括玻璃纤维或者碳纤维。玻璃纤维或者碳纤维的杨氏模量足够大，能够起到改善封装结构的翘曲的作用。
接着，对图5a至图5e所示的实施例进行进一步详细说明。图5a之前的工艺步骤与图4a至图4d一致，这里不再赘述。
首先，参见图5a至图5d，在形成第一封装化合物结构51后，所述方法还包括：通过旋涂方式形成包裹所述第一层第二半导体芯片41的第一层第二封装化合物521；在所述第一层第二半导体芯片41上形成第二层第二半导体芯片42；通过旋涂方式形成包裹所述第二层第二半导体芯片42的第二层第二封装化合物522；依次重复，直至形成包裹最后一层第二半导体芯片的第N层第二封装化合物；其中，N大于或等于2；多层第二封装化合物形成第二封装化合物结构52，所述第二封装化合物结构52包括含硅化合物。
在实际的制备工艺中，所述N可以为2、4、8、12或16。具体地，在如图5a至图5d所示的实施例中，所述N等于4。
在一实施例中，除第一层第二封装化合物，从第二层第二封装化合物至第N层第二封装化合物，每层第二封装化合物不仅包裹一层第二半导体芯片，还包裹该层第二半导体芯片下方的导电凸块60。
具体地，先参见图5a，通过旋涂方式形成包裹所述第一层第二半导体芯片41的第一层第二封装化合物521。
接着，参见图5b，先在所述第一层第二半导体芯片41上形成一层导电凸块60，再在所述导电凸块60上形成第二层第二半导体芯片42。
接着，参见图5c，通过旋涂方式形成包裹所述第二层第二半导体芯片42和所述第二层第二半导体芯片42下方的导电凸块60的第二层第二封装化合物522。
接着，参见图5d，依次重复图5b和图5c的步骤，形成包裹所述第三层第二半导体芯片43和所述第三层第二半导体芯片43下方的导电凸块60的第三层第二封装化合物523；以及包裹所述第四层第二半导体芯片44和所述第四层第二半导体芯片44下方的导电凸块60的第四层第二封装化合物524。
在一实施例中，所述第一封装化合物结构51的杨氏模量小于所述第二封装化合物结构52的杨氏模量。
在一实施例中，从第一层第二封装化合物521至第N层第二封装化合物，每一层第二封装化合物的杨氏模量逐渐增大。
低杨氏模量的材料可以吸收应力，减少芯片的脱层翘曲问题，因此，沿从所述第一半导体芯片30向所述第二半导体芯片结构40的方向，堆叠的芯片层数是越来越少的，需要承受的形变也是越来越少的，因而，在上述实施例中，将第一封装化合物结构的杨氏模量设置为大于第二封装化合物结构的杨氏模量，将第二封装化合物结构中的各层封装化合物的杨氏模量设置为从第一层第二封装化合物至第N层第二封装化合物，每一层第二封装化合物的杨氏模量逐渐增大，能够使得封装结构的应力环境更加均匀，进一步改善芯片的翘曲问题。
接着，参见图5e，多层第二半导体芯片形成第二半导体芯片结构40；在形成第二封装化合物结构52后，所述方法还包括：在所述第二半导体芯片结构40的外围和/或相邻两个所述第二半导体芯片结构40之间刻蚀形成通孔；对所述通孔进行填充，以形成填充层70；其中，所述填充层70的杨氏模量大于所述第一封装化合物结构51和所述第二封装化合物结构52的杨氏模量。
在图5e所示的实施例中，在所述第二半导体芯片结构40的外围和相邻两个所述第二半导体芯片结构40之间都形成填充层70。
在其他一些实施例中，也可以仅在所述第二半导体芯片结构40的外围，或者，相邻两个所述第二半导体芯片结构40之间形成填充层70。
在图5e所示的实施例中，形成填充层的方法步骤与图4g所示的实施例中形成填充层的方法步骤一致，这里不再赘述。
在一实施例中，所述填充层70的材料包括玻璃纤维或者碳纤维。玻璃纤维或者碳纤维的杨氏模量足够大，能够起到改善封装结构的翘曲的作用。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围，凡在本公开的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本公开的保护范围之内。

Claims (16)

1.一种半导体封装结构，其特征在于，包括：
衬底；
第一半导体芯片，位于所述衬底上，所述第一半导体芯片具有裸露的第一表面，所述第一表面具有含硅表面；
第二半导体芯片结构，位于所述第一半导体芯片的所述第一表面上；所述第二半导体芯片结构具有与所述第一表面相对的第二表面；
第一封装化合物结构，所述第一封装化合物结构具有接合面，所述接合面至少包覆所述第一半导体芯片的所述第一表面与所述第二半导体芯片结构的所述第二表面；其中，所述接合面具有含硅表面。
2.根据权利要求1所述的半导体封装结构，其特征在于，所述第二半导体芯片结构包括堆叠的多个第二半导体芯片，所述封装结构还包括：
第二封装化合物结构；所述第二封装化合物结构与所述第一封装化合物结构接合，以包裹所述第二半导体芯片结构；其中，
所述第二封装化合物结构包括含硅化合物。
3.根据权利要求2所述的半导体封装结构，其特征在于，还包括：
导电凸块，位于所述第一半导体芯片和第二半导体芯片结构之间，以及位于相邻两层所述第二半导体芯片之间；
所述第一封装化合物结构和所述第二封装化合物结构包裹所述导电凸块。
4.根据权利要求3所述的半导体封装结构，其特征在于，
所述导电凸块的外表面具有含硅表面。
5.根据权利要求1所述的半导体封装结构，其特征在于，
所述第二半导体芯片结构的数量大于或等于2；多个所述第二半导体芯片结构并列位于所述第一半导体芯片的第一表面上。
6.根据权利要求5所述的半导体封装结构，其特征在于，还包括：
填充层，位于所述第二半导体芯片结构的外围，和/或，位于相邻两个所述第二半导体芯片结构之间；其中，
所述填充层的杨氏模量大于所述封装化合物结构的杨氏模量。
7.根据权利要求6所述的半导体封装结构，其特征在于，
所述填充层的材料包括玻璃纤维或者碳纤维。
8.根据权利要求2所述的半导体封装结构，其特征在于，
所述第一封装化合物结构的杨氏模量小于所述第二封装化合物结构的杨氏模量。
9.根据权利要求2所述的半导体封装结构，其特征在于，
所述第二封装化合物结构包括依次堆叠的多层第二封装化合物，每层所述第二封装化合物包裹一层第二半导体芯片；
沿从所述第一半导体芯片向所述第二半导体芯片结构的方向，每层所述第二封装化合物的杨氏模量逐渐增大。
10.一种半导体封装结构的制备方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一半导体芯片；所述第一半导体芯片具有裸露的第一表面，所述第一表面具有含硅表面；
在所述第一半导体芯片的第一表面上形成第一层第二半导体芯片；所述第一层第二半导体芯片具有与所述第一表面相对的第二表面；
通过旋涂方式在所述第一半导体芯片和所述第一层第二半导体芯片之间形成第一封装化合物结构；所述第一封装化合物结构具有接合面，所述接合面至少包覆所述第一半导体芯片的所述第一表面与所述第一层第二半导体芯片的所述第二表面；其中，所述接合面具有含硅表面。
11.根据权利要求10所述的方法，其特征在于，还包括：
在所述第一层第二半导体芯片上形成一层或多层第二半导体芯片，以形成第二半导体芯片结构；
通过旋涂方式形成包裹所述第二半导体芯片结构的第二封装化合物结构，所述第二封装化合物结构与所述第一封装化合物结构接合；其中，
所述第二封装化合物结构包括含硅化合物。
12.根据权利要求10所述的方法，其特征在于，还包括：
通过旋涂方式形成包裹所述第一层第二半导体芯片的第一层第二封装化合物；
在所述第一层第二半导体芯片上形成第二层第二半导体芯片；
通过旋涂方式形成包裹所述第二层第二半导体芯片的第二层第二封装化合物；
依次重复，直至形成包裹最后一层第二半导体芯片的第N层第二封装化合物；其中，N大于或等于2；
多层第二封装化合物形成第二封装化合物结构，所述第二封装化合物结构包括含硅化合物。
13.根据权利要求11或12任一项所述的方法，其特征在于，
多层第二半导体芯片形成第二半导体芯片结构；
所述第二半导体芯片结构的数量大于或等于2；多个第二半导体芯片结构并列形成在所述第一半导体芯片的第一表面上。
14.根据权利要求13任一项所述的方法，其特征在于，
在形成第二封装化合物结构后，所述方法还包括：
在所述第二半导体芯片结构的外围和/或相邻两个所述第二半导体芯片结构之间刻蚀形成通孔；
对所述通孔进行填充，以形成填充层；其中，所述填充层的杨氏模量大于所述第一封装化合物结构和所述第二封装化合物结构的杨氏模量。
15.根据权利要求14所述的方法，其特征在于，
所述填充层的材料包括玻璃纤维或者碳纤维。
16.根据权利要求11或12任一项所述的方法，其特征在于，
所述第一封装化合物结构的杨氏模量小于所述第二封装化合物结构的杨氏模量。
CN202210068227.4A 2022-01-20 2022-01-20 一种半导体封装结构及其制备方法 Pending CN116525555A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210068227.4A CN116525555A (zh) 2022-01-20 2022-01-20 一种半导体封装结构及其制备方法
US17/712,399 US20230230959A1 (en) 2022-01-20 2022-04-04 Semiconductor package structure and method for preparing same
TW111129202A TWI808857B (zh) 2022-01-20 2022-08-03 一種半導體封裝結構及其製備方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210068227.4A CN116525555A (zh) 2022-01-20 2022-01-20 一种半导体封装结构及其制备方法

Publications (1)

Publication Number Publication Date
CN116525555A true CN116525555A (zh) 2023-08-01

Family

ID=87161176

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210068227.4A Pending CN116525555A (zh) 2022-01-20 2022-01-20 一种半导体封装结构及其制备方法

Country Status (3)

Country Link
US (1) US20230230959A1 (zh)
CN (1) CN116525555A (zh)
TW (1) TWI808857B (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4305502B2 (ja) * 2006-11-28 2009-07-29 カシオ計算機株式会社 半導体装置の製造方法
US8531032B2 (en) * 2011-09-02 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally enhanced structure for multi-chip device
KR102625910B1 (ko) * 2016-09-30 2024-01-18 인텔 코포레이션 인터포저 패키지 상의 임베딩된 다이
JP6832666B2 (ja) * 2016-09-30 2021-02-24 株式会社ディスコ 半導体パッケージの製造方法
KR20210013429A (ko) * 2019-07-25 2021-02-04 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US20210134757A1 (en) * 2019-11-04 2021-05-06 Xilinx, Inc. Fanout integration for stacked silicon package assembly

Also Published As

Publication number Publication date
TWI808857B (zh) 2023-07-11
US20230230959A1 (en) 2023-07-20
TW202331953A (zh) 2023-08-01

Similar Documents

Publication Publication Date Title
US8258007B2 (en) Package process
KR100938970B1 (ko) 반도체 장치 및 그 제조 방법
US7211900B2 (en) Thin semiconductor package including stacked dies
US8415202B2 (en) Method of manufacturing semiconductor device
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
EP4266369A1 (en) Three-dimensional memory device and manufacturing method therefor, and three-dimensional memory
JP2019525486A (ja) 性能が強化されたウェハレベルパッケージ
US20030038357A1 (en) Spacer for semiconductor devices, semiconductor devices and assemblies including the spacer, and methods
US20130040427A1 (en) Fabrication method of packaging substrate having through-holed interposer embedded therein
US20100140801A1 (en) Device
TWI680550B (zh) 堆疊式封裝結構及其製法
US8394678B2 (en) Semiconductor chip stacked body and method of manufacturing the same
KR100333385B1 (ko) 웨이퍼 레벨 스택 패키지 및 그의 제조 방법
JP2003257930A (ja) 半導体装置およびその製造方法
TW202203336A (zh) 包含底膠的半導體封裝及其製造方法
CN103021960A (zh) 三维集成电路的制造方法
US20080099903A1 (en) Stacked chip package, embedded chip package and fabricating method thereof
TWI407540B (zh) 具矽通道之多晶片堆疊結構及其製法
CN116525555A (zh) 一种半导体封装结构及其制备方法
KR20050024017A (ko) 에지 본딩용 메탈 패턴이 형성된 반도체 칩을 구비한ｂｇａ 패키지 및 그 제조 방법
TWI835360B (zh) 半導體封裝結構及製備方法
TWI828396B (zh) 半導體封裝組件及製備方法
US20230197591A1 (en) Electronic package and manufacturing method thereof
CN114497026A (zh) 一种扇出型封装器件及其制备方法
CN111584449A (zh) 芯片封装结构及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination