TWI808857B - 一種半導體封裝結構及其製備方法 - Google Patents

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Abstract

本公開實施例公開了一種半導體封裝結構及其製備方法，其中，所述半導體封裝結構，包括：基板；第一半導體晶片，位於所述基板上，所述第一半導體晶片具有裸露的第一表面，所述第一表面具有含矽表面；第二半導體晶片結構，位於所述第一半導體晶片的所述第一表面上；所述第二半導體晶片結構具有與所述第一表面相對的第二表面；第一封裝化合物結構，所述第一封裝化合物結構具有接合面，所述接合面至少包覆所述第一半導體晶片的所述第一表面與所述第二半導體晶片結構的所述第二表面；其中，所述接合面具有含矽表面。

Description

一種半導體封裝結構及其製備方法
本公開涉及三維製程技術領域，尤其涉及一種半導體封裝結構及其製備方法。
在現有的封裝結構中，採用模塑料進行封裝，但是模塑料的熱膨脹係數與晶片中的矽基板的熱膨脹係數差異大，導致晶片的厚度無法進行減薄，當DRAM晶片堆疊的越來越高時，就會發生翹曲或損傷等問題，影響器件的性能。
有鑑於此，本公開實施例提供一種半導體封裝結構及其製備方法。
根據本公開實施例的第一方面，提供了一種半導體封裝結構，包括：
基板；
第一半導體晶片，位於所述基板上，所述第一半導體晶片具有裸露的第一表面，所述第一表面具有含矽表面；
第二半導體晶片結構，位於所述第一半導體晶片的所述第一表面上；所述第二半導體晶片結構具有與所述第一表面相對的第二表面；
第一封裝化合物結構，所述第一封裝化合物結構具有接合面，所述接合面至少包覆所述第一半導體晶片的所述第一表面與所述第二半導體晶片結構的所述第二表面；其中，所述接合面具有含矽表面。
在一些實施例中，所述第二半導體晶片結構包括堆疊的多個第二半導體晶片，所述封裝結構還包括：
第二封裝化合物結構；所述第二封裝化合物結構與所述第一封裝化合物結構接合，以包裹所述第二半導體晶片結構；其中，
所述第二封裝化合物結構包括含矽化合物。
在一些實施例中，還包括：
導電凸塊，位於所述第一半導體晶片和第二半導體晶片結構之間，以及位於相鄰兩層所述第二半導體晶片之間；
所述第一封裝化合物結構和所述第二封裝化合物結構包裹所述導電凸塊。
在一些實施例中，所述導電凸塊的外表面具有含矽表面。
在一些實施例中，所述第二半導體晶片結構的數量大於或等於2；多個所述第二半導體晶片結構並列位於所述第一半導體晶片的第一表面上。
在一些實施例中，還包括：
填充層，位於所述第二半導體晶片結構的週邊，和/或，位於相鄰兩個所述第二半導體晶片結構之間；其中，
所述填充層的楊氏模量大於所述封裝化合物結構的楊氏模量。
在一些實施例中，所述填充層的材料包括玻璃纖維或者碳纖維。
在一些實施例中，所述第一封裝化合物結構的楊氏模量小於所述第二封裝化合物結構的楊氏模量。
在一些實施例中，所述第二封裝化合物結構包括依次堆疊的多層第二封裝化合物，每層所述第二封裝化合物包裹一層第二半導體晶片；
沿從所述第一半導體晶片向所述第二半導體晶片結構的方向，每層所述第二封裝化合物的楊氏模量逐漸增大。
根據本公開實施例的第二方面，提供了一種半導體封裝結構的製備方法，包括：
提供基板；
在所述基板上形成第一半導體晶片；所述第一半導體晶片具有裸露的第一表面，所述第一表面具有含矽表面；
在所述第一半導體晶片的第一表面上形成第一層第二半導體晶片；所述第一層第二半導體晶片具有與所述第一表面相對的第二表面；
通過旋塗方式在所述第一半導體晶片和所述第一層第二半導體晶片之間形成第一封裝化合物結構；所述第一封裝化合物結構具有接合面，所述接合面至少包覆所述第一半導體晶片的所述第一表面與所述第一層第二半導體晶片的所述第二表面；其中，所述接合面具有含矽表面。
在一些實施例中，還包括：
在所述第一層第二半導體晶片上形成一層或多層第二半導體晶片，以形成第二半導體晶片結構；
通過旋塗方式形成包裹所述第二半導體晶片結構的第二封裝化合物結構，所述第二封裝化合物結構與所述第一封裝化合物結構接合；其中，
所述第二封裝化合物結構包括含矽化合物。
在一些實施例中，還包括：
通過旋塗方式形成包裹所述第一層第二半導體晶片的第一層第二封裝化合物；
在所述第一層第二半導體晶片上形成第二層第二半導體晶片；
通過旋塗方式形成包裹所述第二層第二半導體晶片的第二層第二封裝化合物；
依次重複，直至形成包裹最後一層第二半導體晶片的第N層第二封裝化合物；其中，N大於或等於2；
多層第二封裝化合物形成第二封裝化合物結構，所述第二封裝化合物結構包括含矽化合物。
在一些實施例中，多層第二半導體晶片形成第二半導體晶片結構；
所述第二半導體晶片結構的數量大於或等於2；多個第二半導體晶片結構並列形成在所述第一半導體晶片的第一表面上。
在一些實施例中，在形成第二封裝化合物結構後，所述方法還包括：
在所述第二半導體晶片結構的週邊和/或相鄰兩個所述第二半導體晶片結構之間刻蝕形成通孔；
對所述通孔進行填充，以形成填充層；其中，所述填充層的楊氏模量大於所述第一封裝化合物結構和所述第二封裝化合物結構的楊氏模量。
在一些實施例中，所述填充層的材料包括玻璃纖維或者碳纖維。
在一些實施例中，所述第一封裝化合物結構的楊氏模量小於所述第二封裝化合物結構的楊氏模量。
本公開實施例中，第一封裝化合物結構的接合面與晶片的表面都含有矽元素，即都為矽表面，相比於用模塑料進行封裝，能夠提高介面的接合性能，從而改善了封裝結構的翹曲和損傷等問題。
下面將參照附圖更詳細地描述本公開公開的示例性實施方式。雖然附圖中顯示了本公開的示例性實施方式，然而應當理解，可以以各種形式實現本公開，而不應被這裡闡述的具體實施方式所限制。相反，提供這些實施方式是為了能夠更透徹地理解本公開，並且能夠將本公開公開的範圍完整的傳達給本領域的技術人員。
在下文的描述中，給出了大量具體的細節以便提供對本公開更為徹底的理解。然而，對於本領域技術人員而言顯而易見的是，本公開可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本公開發生混淆，對於本領域公知的一些技術特徵未進行描述；即，這裡不描述實際實施例的全部特徵，不詳細描述公知的功能和結構。
在附圖中，為了清楚，層、區、元件的尺寸以及其相對尺寸可能被誇大。自始至終相同附圖標記表示相同的元件。
應當明白，當元件或層被稱為「在……上」、「與……相鄰」、「連接到」或「耦合到」其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為「直接在……上」、「與……直接相鄰」、「直接連接到」或「直接耦合到」其它元件或層時，則不存在居間的元件或層。應當明白，儘管可使用術語第一、第二、第三等描述各種元件、部件、區、層和/或部分，這些元件、部件、區、層和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層或部分與另一個元件、部件、區、層或部分。因此，在不脫離本公開教導之下，下面討論的第一元件、部件、區、層或部分可表示為第二元件、部件、區、層或部分。而當討論的第二元件、部件、區、層或部分時，並不表明本公開必然存在第一元件、部件、區、層或部分。
空間關係術語例如「在……下」、「在……下面」、「下面的」、「在……之下」、「在……之上」、「上面的」等，在這裡可為了方便描述而被使用從而描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語意圖還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，然後，描述為「在其它元件下面」或「在其之下」或「在其下」元件或特徵將取向為在其它元件或特徵「上」。因此，示例性術語「在……下面」和「在……下」可包括上和下兩個取向。器件可以另外地取向（旋轉90度或其它取向）並且在此使用的空間描述語相應地被解釋。
在此使用的術語的目的僅在於描述具體實施例並且不作為本公開的限制。在此使用時，單數形式的「一」、「一個」和「所述/該」也意圖包括複數形式，除非上下文清楚指出另外的方式。還應明白術語「組成」和/或「包括」，當在該說明書中使用時，確定所述特徵、整數、步驟、操作、元件和/或部件的存在，但不排除一個或更多其它的特徵、整數、步驟、操作、元件、部件和/或組的存在或添加。在此使用時，術語「和/或」包括相關所列專案的任何及所有組合。
為了徹底理解本公開，將在下列的描述中提出詳細的步驟以及詳細的結構，以便闡釋本公開的技術方案。本公開的較佳實施例詳細描述如下，然而除了這些詳細描述外，本公開還可以具有其他實施方式。
本公開實施例提供了一種半導體封裝結構。圖1a為本公開實施例提供的半導體封裝結構的結構示意圖。
參見圖1a，半導體封裝結構包括：基板10；第一半導體晶片30，位於所述基板10上，所述第一半導體晶片30具有裸露的第一表面311，所述第一表面311具有含矽表面；第二半導體晶片結構40，位於所述第一半導體晶片30的所述第一表面311上；所述第二半導體晶片結構40具有與所述第一表面311相對的第二表面411；第一封裝化合物結構51，所述第一封裝化合物結構51具有接合面，所述接合面至少包覆所述第一半導體晶片30的所述第一表面311與所述第二半導體晶片結構40的所述第二表面411；其中，所述接合面具有含矽表面。
本公開實施例中，第一封裝化合物結構的接合面與晶片的表面都含有矽元素，即都為矽表面，相比於用模塑料進行封裝，能夠提高介面的接合性能，從而改善了封裝結構的翹曲和損傷等問題。
所述第一封裝化合物結構51的含矽表面的材料可以為旋塗式玻璃（SOG）、含矽的旋塗介電質（SOD）或其他含矽的旋塗材料。
所述基板10可以為單質半導體材料基板，例如為矽（Si）基板、鍺（Ge)基板等、複合半導體材料鍺矽（SiGe）基板等，或絕緣體上矽（SOI）基板、絕緣體上鍺（GeOI）基板等。
在一實施例中，所述第一半導體晶片30為邏輯晶片。
在一實施例中，所述半導體封裝結構還包括：黏附層20，位於所述基板10和所述第一半導體晶片30之間，將所述基板10和所述第一半導體晶片30進行黏合。黏附層20能使基板10和第一半導體晶片30黏合在一起，增強它們之間的黏附性，進而提高半導體封裝結構的牢固程度。
所述第二半導體晶片結構40中的第二半導體晶片的堆疊數目可以為多個，包括但不限於兩個、四個、八個、十二個或十六個等。本公開實施例中，如圖1a所示，所述第二半導體晶片結構40中的第二半導體晶片的堆疊數目為四個。
所述第二半導體晶片可以為DRAM晶片、SRAM晶片、EEPROM晶片或PCM晶片等。
在一實施例中，所述第二半導體晶片結構40包括堆疊的多個第二半導體晶片，所述封裝結構還包括：第二封裝化合物結構52；所述第二封裝化合物結構52與所述第一封裝化合物結構51接合，以包裹所述第二半導體晶片結構40；其中，所述第二封裝化合物結構52包括含矽化合物。
所述含矽化合物可以為旋塗式玻璃（SOG）、含矽的旋塗介電質（SOD）或其他含矽的旋塗材料。
通過形成包裹第二半導體晶片結構40的第二封裝化合物結構52，且第二封裝化合物結構52的材料包括含矽化合物，能夠改善第二半導體晶片結構40的翹曲問題，進而進一步改善封裝結構整體的翹曲問題。
在一實施例中，所述半導體封裝結構還包括：導電凸塊60，位於所述第一半導體晶片30和第二半導體晶片結構40之間，以及位於相鄰兩層所述第二半導體晶片之間；所述第一封裝化合物結構51和所述第二封裝化合物結構52包裹所述導電凸塊60。
所述第一半導體晶片30通過導電凸塊60與第一層第二半導體晶片41電連接，相鄰兩層所述第二半導體晶片之間也可通過導電凸塊60電連接。
在一些實施例中，如圖2所示，所述導電凸塊60的外表面具有含矽表面611。導電凸塊的含矽表面611能夠提高封裝結構與導電凸塊之間的接合性能，能夠進一步改善封裝結構的翹曲問題。
具體地，為保證導電凸塊的電連線性能，可以只在導電凸塊的側壁形成含矽表面，而導電凸塊與上下兩層晶片接合的面不形成含矽表面。
所述導電凸塊60的含矽表面611的材料可以為二氧化矽。
在其他一些實施例中，如圖1a和圖1b所示，導電凸塊60的外表面也可以不具有含矽表面。
在一實施例中，所述第二半導體晶片結構的數量大於或等於2；多個所述第二半導體晶片結構並列位於所述第一半導體晶片的第一表面上。在本公開實施例中，如圖1a所示，第二半導體晶片結構的數量為2。
所述半導體封裝結構還包括：填充層70，位於所述第二半導體晶片結構40的週邊，和/或，位於相鄰兩個所述第二半導體晶片結構40之間；其中，所述填充層70的楊氏模量大於所述封裝化合物結構的楊氏模量。
在圖1a所示的實施例中，在所述第二半導體晶片結構40的週邊和相鄰兩個所述第二半導體晶片結構40之間都形成填充層70。
在其他一些實施例中，也可以僅在所述第二半導體晶片結構40的週邊，或者，相鄰兩個所述第二半導體晶片結構40之間形成填充層70。
楊氏模量是能夠描述固體材料抵抗形變的能力物理量，楊氏模量越大，抵抗形變的能力越大，而楊氏模量過低時，會難以維持封裝結構的剛性，容易發生變形、翹曲或破損等問題。因此，本公開實施例中，通過在第二半導體晶片結構40的週邊，或者，相鄰兩個第二半導體晶片結構40之間形成填充層70，且填充層70的楊氏模量大於封裝化合物結構的楊氏模量，如此，填充層70能夠有足夠的強度支撐起整個封裝結構，使封裝結構不易發生變形、翹曲或破損等問題。
所述填充層70的深度延伸到所述第一半導體晶片30的上表面上。
在一實施例中，所述填充層70的材料包括玻璃纖維或者碳纖維。玻璃纖維或者碳纖維的楊氏模量足夠大，能夠起到改善封裝結構的翹曲的作用。
在一實施例中，所述第一封裝化合物結構51的楊氏模量小於所述第二封裝化合物結構52的楊氏模量。
在一實施例中，所述第二封裝化合物結構52包括依次堆疊的多層第二封裝化合物，每層所述第二封裝化合物包裹一層第二半導體晶片；沿從所述第一半導體晶片30向所述第二半導體晶片結構40的方向，每層所述第二封裝化合物的楊氏模量逐漸增大。
在一實施例中，除包裹第一層第二半導體晶片的第二封裝化合物，從第一層第二半導體晶片往上的每層封裝化合物不僅包裹一層第二半導體晶片，還包裹該層第二半導體晶片下方的導電凸塊60。
低楊氏模量的材料可以吸收應力，減少晶片的脫層翹曲問題，因此，沿從所述第一半導體晶片30向所述第二半導體晶片結構40的方向，堆疊的晶片層數是越來越少的，需要承受的應力也是越來越少的。在上述實施例中，將第一封裝化合物結構的楊氏模量設置為小於第二封裝化合物結構的楊氏模量，將第二封裝化合物結構中的各層封裝化合物的楊氏模量設置為沿從第一半導體晶片30向第二半導體晶片結構40的方向逐漸增大，能夠使得封裝結構的應力環境更加均勻，進一步改善晶片的翹曲問題。
在其他的一些實施例中，如圖1b所示，所述第二封裝化合物結構52為包裹所述第二半導體晶片結構40的單層結構；沿從所述第一半導體晶片30向所述第二半導體晶片結構40的方向，所述第二封裝化合物結構52的楊氏模量不變。在該公開實施例中，因為第二封裝化合物結構的楊氏模量不變，因此可以使用同一種材料在同一步驟中形成第二封裝化合物結構，如此，既改善了晶片的翹曲問題，又簡化了工藝步驟。
在本公開實施例中，所述半導體封裝結構為高頻寬記憶體（High Band width Memory，HBM）封裝體結構。
本公開實施例還提供了一種半導體封裝結構的製備方法，具體請參見附圖3，如圖所示，所述方法包括以下步驟：
步驟301：提供基板；
步驟302：在所述基板上形成第一半導體晶片；所述第一半導體晶片具有裸露的第一表面，所述第一表面具有含矽表面；
步驟303：在所述第一半導體晶片的第一表面上形成第一層第二半導體晶片；所述第一層第二半導體晶片具有與所述第一表面相對的第二表面；
步驟304：通過旋塗方式在所述第一半導體晶片和所述第一層第二半導體晶片之間形成第一封裝化合物結構；所述第一封裝化合物結構具有接合面，所述接合面至少包覆所述第一半導體晶片的所述第一表面與所述第一層第二半導體晶片的所述第二表面；其中，所述接合面具有含矽表面。
下面結合具體實施例對本公開實施例提供的半導體封裝結構的製備方法再作進一步詳細的說明。
圖4a至圖4g為本公開一實施例提供的半導體封裝結構在製備過程中的結構示意圖；圖5a至圖5e為本公開另一實施例提供的半導體封裝結構在製備過程中的結構示意圖。
需要說明的是，圖4a至圖4g所示的實施例和圖5a至圖5e所示的實施例中的第二封裝化合物結構不同，其餘結構均相同。且圖5a至圖5e所示的實施例中前面的步驟與圖4a至圖4d一致，即圖5a是接著圖4d之後的步驟繼續製備的。
首先，對圖4a至圖4g所示的實施例進行進一步詳細說明。
具體地，先參見圖4a，執行步驟301，提供基板10。
所述基板10可以為單質半導體材料基板，例如為矽（Si）基板、鍺（Ge)基板等、複合半導體材料鍺矽（SiGe）基板等，或絕緣體上矽（SOI）基板、絕緣體上鍺（GeOI）基板等。
接著，參見圖4b，執行步驟302，在所述基板10上形成第一半導體晶片30；所述第一半導體晶片30具有裸露的第一表面311，所述第一表面311具有含矽表面。
在一實施例中，所述第一半導體晶片30為邏輯晶片。
繼續參見圖4b，在執行步驟302之前，先在所述基板10上形成黏附層20，所述黏附層20位於所述基板10和所述第一半導體晶片30之間，將所述基板10和所述第一半導體晶片30進行黏合。黏附層20能使基板10和第一半導體晶片30黏合在一起，增強它們之間的黏附性，進而提高半導體封裝結構的牢固程度。
接著，參見圖4c，執行步驟303，在所述第一半導體晶片30的第一表面311上形成第一層第二半導體晶片41；所述第一層第二半導體晶片41具有與所述第一表面311相對的第二表面411。
可以理解的是，所述第一層第二半導體晶片41的第二表面同時也是第二半導體晶片結構的第二表面。
所述第二半導體晶片可以為DRAM晶片、SRAM晶片、EEPROM晶片或其他存儲晶片等。
在實際操作中，在形成第一層第二半導體晶片41之前，先在所述第一半導體晶片30上形成導電凸塊60，在導電凸塊60上形成第一層第二半導體晶片41。
所述第一半導體晶片30通過導電凸塊60與所述第一層第二半導體晶片41電連接。
在一些實施例中，如圖2所示，所述導電凸塊60的外表面具有含矽表面611。導電凸塊的含矽表面能夠提高封裝結構與導電凸塊之間的接合性能，能夠進一步改善封裝結構的翹曲問題。
具體地，為保證導電凸塊的電連線性能，可以只在導電凸塊的側壁形成含矽表面，而導電凸塊與上下兩層晶片接合的面不形成含矽表面。
所述導電凸塊60的含矽表面611的材料可以為二氧化矽。
在其他一些實施例中，如圖4c所示，導電凸塊60的外表面也可以不具有含矽表面。
接著，參見圖4d，執行步驟304，通過旋塗方式在所述第一半導體晶片30和所述第一層第二半導體晶片41之間形成第一封裝化合物結構51；所述第一封裝化合物結構51具有接合面，所述接合面至少包覆所述第一半導體晶片30的所述第一表面311與所述第一層第二半導體晶片41的所述第二表面411；其中，所述接合面具有含矽表面。
所述第一封裝化合物結構51的含矽表面的材料可以為旋塗式玻璃（SOG）、含矽的旋塗介電質（SOD）或其他含矽的旋塗材料。
本公開實施例中，第一封裝化合物結構的接合面與晶片的表面都具有矽元素，即都為矽表面，相比於用模塑料進行封裝，能夠提高介面的接合性能，從而改善了封裝結構的翹曲和損傷等問題。
接著，參見圖4e和圖4f，所述方法還包括：在所述第一層第二半導體晶片41上形成一層或多層第二半導體晶片，以形成第二半導體晶片結構40；通過旋塗方式形成包裹所述第二半導體晶片結構40的第二封裝化合物結構52，所述第二封裝化合物結構52與所述第一封裝化合物結構51接合；其中，所述第二封裝化合物結構52包括含矽氧化物。
所述含矽化合物可以為旋塗式玻璃（SOG）、含矽的旋塗介電質（SOD）或其他含矽的旋塗材料。
具體地，先參見圖4e，在所述第一層第二半導體晶片41上形成一層或多層第二半導體晶片，以形成第二半導體晶片結構40。所述第二半導體晶片結構40中的第二半導體晶片的數目可以為多個，包括但不限於兩個、四個、八個、十二個或十六個等。本公開實施例中，如圖4e所示，所述第二半導體晶片結構40中的第二半導體晶片的堆疊數目為四個。
更具體地，在形成上一層第二半導體晶片之前，先在下一層第二半導體晶片上形成導電凸塊60，再形成上一層第二半導體晶片。例如，在形成第二層第二半導體晶片之前，先在第一層第二半導體晶片上形成一層導電凸塊60，再在導電凸塊60上形成第二層第二半導體晶片。
所述第二半導體晶片結構40中相鄰兩層所述第二半導體晶片之間可通過導電凸塊60電連接。
在一實施例中，所述第二半導體晶片結構的數量大於或等於2；多個第二半導體晶片結構並列形成在所述第一半導體晶片的第一表面上。在本公開實施例中，如圖4e所示，所述第二半導體晶片結構的數量為2。
接著，參見圖4f，通過旋塗方式形成包裹所述第二半導體晶片結構40的第二封裝化合物結構52。通過形成包裹第二半導體晶片結構40的第二封裝化合物結構52，且第二封裝化合物結構52的材料為含矽氧化物，能夠改善第二半導體晶片結構40的翹曲問題，進而進一步改善封裝結構整體的翹曲問題。
在一實施例中，所述第一封裝化合物結構51的楊氏模量小於所述第二封裝化合物結構52的楊氏模量。
在如圖4f所示的實施例中，所述第二封裝化合物結構52為包裹所述第二半導體晶片結構40的單層結構；沿從所述第一半導體晶片30向所述第二半導體晶片結構40的方向，所述第二封裝化合物結構52的楊氏模量不變。在該公開實施例中，因為第二封裝化合物結構的楊氏模量不變，因此可以使用同一種材料在同一步驟中形成第二封裝化合物結構，如此，既改善了晶片的翹曲問題，又簡化了工藝步驟。
接著，參見圖4g，在形成第二封裝化合物結構52後，所述方法還包括：在所述第二半導體晶片結構40的週邊和/或相鄰兩個所述第二半導體晶片結構40之間刻蝕形成通孔；對所述通孔進行填充，以形成填充層70；其中，所述填充層70的楊氏模量大於所述第一封裝化合物結構51和所述第二封裝化合物結構52的楊氏模量。
在圖4g所示的實施例中，在所述第二半導體晶片結構40的週邊和相鄰兩個所述第二半導體晶片結構40之間都形成填充層70。
在其他一些實施例中，也可以僅在所述第二半導體晶片結構40的週邊，或者，相鄰兩個所述第二半導體晶片結構40之間形成填充層70。
具體地，可以先在第二封裝化合物結構52的上表面生長一層掩模層，接著對該掩模層進行圖案化，以在掩模層上顯示出要刻蝕的通孔圖形，可以通過光刻工藝對該掩模層進行圖案化。該掩模層可以是光致抗蝕劑掩模或者基於光刻掩模進行圖案化的硬掩模；當該掩模層是光致抗蝕劑掩模時，具體通過曝光、顯影和去膠等步驟對該掩模層進行圖案化。接著按照要刻蝕的通孔圖形刻蝕出具有一定深度的通孔，所述通孔的深度可延伸到所述第一半導體晶片的上表面上。這裡，例如可以採用濕法或乾法刻蝕工藝形成通孔。
接著，對所述通孔進行填充，形成填充層70。
楊氏模量是能夠描述固體材料抵抗形變的能力的物理量，楊氏模量越大，抵抗形變的能力越大，而楊氏模量過低時，會難以維持封裝結構的剛性，容易發生變形、翹曲或破損等問題。因此，本公開實施例中，通過在第二半導體晶片結構40的週邊，和/或，相鄰兩個第二半導體晶片結構40之間形成填充層70，且填充層70的楊氏模量大於封裝化合物結構的楊氏模量，如此，填充層70能夠有足夠的強度支撐起整個封裝結構，使封裝結構不易發生變形、翹曲或破損等問題。
在一實施例中，所述填充層70的材料包括玻璃纖維或者碳纖維。玻璃纖維或者碳纖維的楊氏模量足夠大，能夠起到改善封裝結構的翹曲的作用。
接著，對圖5a至圖5e所示的實施例進行進一步詳細說明。圖5a之前的工藝步驟與圖4a至圖4d一致，這裡不再贅述。
首先，參見圖5a至圖5d，在形成第一封裝化合物結構51後，所述方法還包括：通過旋塗方式形成包裹所述第一層第二半導體晶片41的第一層第二封裝化合物521；在所述第一層第二半導體晶片41上形成第二層第二半導體晶片42；通過旋塗方式形成包裹所述第二層第二半導體晶片42的第二層第二封裝化合物522；依次重複，直至形成包裹最後一層第二半導體晶片的第N層第二封裝化合物；其中，N大於或等於2；多層第二封裝化合物形成第二封裝化合物結構52，所述第二封裝化合物結構52包括含矽化合物。
在實際的製備工藝中，所述N可以為2、4、8、12或16。具體地，在如圖5a至圖5d所示的實施例中，所述N等於4。
在一實施例中，除第一層第二封裝化合物，從第二層第二封裝化合物至第N層第二封裝化合物，每層第二封裝化合物不僅包裹一層第二半導體晶片，還包裹該層第二半導體晶片下方的導電凸塊60。
具體地，先參見圖5a，通過旋塗方式形成包裹所述第一層第二半導體晶片41的第一層第二封裝化合物521。
接著，參見圖5b，先在所述第一層第二半導體晶片41上形成一層導電凸塊60，再在所述導電凸塊60上形成第二層第二半導體晶片42。
接著，參見圖5c，通過旋塗方式形成包裹所述第二層第二半導體晶片42和所述第二層第二半導體晶片42下方的導電凸塊60的第二層第二封裝化合物522。
接著，參見圖5d，依次重複圖5b和圖5c的步驟，形成包裹所述第三層第二半導體晶片43和所述第三層第二半導體晶片43下方的導電凸塊60的第三層第二封裝化合物523；以及包裹所述第四層第二半導體晶片44和所述第四層第二半導體晶片44下方的導電凸塊60的第四層第二封裝化合物524。
在一實施例中，所述第一封裝化合物結構51的楊氏模量小於所述第二封裝化合物結構52的楊氏模量。
在一實施例中，從第一層第二封裝化合物521至第N層第二封裝化合物，每一層第二封裝化合物的楊氏模量逐漸增大。
低楊氏模量的材料可以吸收應力，減少晶片的脫層翹曲問題，因此，沿從所述第一半導體晶片30向所述第二半導體晶片結構40的方向，堆疊的晶片層數是越來越少的，需要承受的形變也是越來越少的，因而，在上述實施例中，將第一封裝化合物結構的楊氏模量設置為大於第二封裝化合物結構的楊氏模量，將第二封裝化合物結構中的各層封裝化合物的楊氏模量設置為從第一層第二封裝化合物至第N層第二封裝化合物，每一層第二封裝化合物的楊氏模量逐漸增大，能夠使得封裝結構的應力環境更加均勻，進一步改善晶片的翹曲問題。
接著，參見圖5e，多層第二半導體晶片形成第二半導體晶片結構40；在形成第二封裝化合物結構52後，所述方法還包括：在所述第二半導體晶片結構40的週邊和/或相鄰兩個所述第二半導體晶片結構40之間刻蝕形成通孔；對所述通孔進行填充，以形成填充層70；其中，所述填充層70的楊氏模量大於所述第一封裝化合物結構51和所述第二封裝化合物結構52的楊氏模量。
在圖5e所示的實施例中，在所述第二半導體晶片結構40的週邊和相鄰兩個所述第二半導體晶片結構40之間都形成填充層70。
在其他一些實施例中，也可以僅在所述第二半導體晶片結構40的週邊，或者，相鄰兩個所述第二半導體晶片結構40之間形成填充層70。
在圖5e所示的實施例中，形成填充層的方法步驟與圖4g所示的實施例中形成填充層的方法步驟一致，這裡不再贅述。
在一實施例中，所述填充層70的材料包括玻璃纖維或者碳纖維。玻璃纖維或者碳纖維的楊氏模量足夠大，能夠起到改善封裝結構的翹曲的作用。
以上所述，僅為本公開的較佳實施例而已，並非用於限定本公開的保護範圍，凡在本公開的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本公開的保護範圍之內。
10:基板 20:黏附層 30:第一半導體晶片 311:第一表面 40:第二半導體晶片結構 41:第一層第二半導體晶片 42:第二層第二半導體晶片 43:第三層第二半導體晶片 44:第四層第二半導體晶片 411:第二表面 51:第一封裝化合物結構 52:第二封裝化合物結構 521:第一層第二封裝化合物 522:第二層第二封裝化合物 523:第三層第二封裝化合物 524:第四層第二封裝化合物 60:導電凸塊 611:導電凸塊的含矽表面 70:填充層
為了更清楚地說明本公開實施例或傳統技術中的技術方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本公開的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。 圖1a為本公開實施例提供的半導體封裝結構的結構示意圖； 圖1b為本公開另一實施例提供的半導體封裝結構的結構示意圖； 圖2為本公開又一實施例提供的半導體封裝結構的結構示意圖； 圖3為本公開實施例提供的半導體封裝結構的製備方法的流程示意圖； 圖4a至圖4g為本公開一實施例提供的半導體封裝結構在製備過程中的結構示意圖； 圖5a至圖5e為本公開另一實施例提供的半導體封裝結構在製備過程中的結構示意圖。
10:基板
20:黏附層
30:第一半導體晶片
311:第一表面
40:第二半導體晶片結構
41:第一層第二半導體晶片
411:第二表面
51:第一封裝化合物結構
52:第二封裝化合物結構
60:導電凸塊
70:填充層

Claims (7)

  1. 一種半導體封裝結構，其特徵在於，包括：基板；第一半導體晶片，位於該基板上，該第一半導體晶片具有裸露的第一表面，該第一表面具有含矽表面；第二半導體晶片結構，位於該第一半導體晶片的該第一表面上；其中，該第二半導體晶片結構包括堆疊的多個第二半導體晶片，第一層第二半導體晶片具有與該第一表面相對的第二表面；導電凸塊，位於該第一半導體晶片和該第一層第二半導體晶片之間；第一封裝化合物結構，包裹該導電凸塊，且該第一封裝化合物結構具有接合面，該接合面至少包覆該第一半導體晶片的該第一表面與該第一層第二半導體晶片的該第二表面；其中，該接合面具有含矽表面；第二封裝化合物結構；該第二封裝化合物結構與該第一封裝化合物結構接合，以包裹該第二半導體晶片結構；該第二封裝化合物結構包括依次堆疊的多層第二封裝化合物，每層該第二封裝化合物包裹一層該第二半導體晶片；其中，該第二封裝化合物結構包括含矽化合物，該第一封裝化合物結構的楊氏模量小於該第二封裝化合物結構的楊氏模量；沿從該第一半導體晶片向該第二半導體晶片結構的方向，每層該第二封裝化合物的楊氏模量逐漸增大。
  2. 根據請求項1所述的半導體封裝結構，該導電凸塊還位於相鄰兩層該第二半導體晶片之間，且該第二封裝化合物結構包裹該導電凸塊；其中，該導電凸塊的外表面具有含矽表面或者不具有含矽表面。
  3. 根據請求項1所述的半導體封裝結構，其中，該第二半導體晶片結構的數量大於或等於2；多個該第二半導體晶片結構並列位於該第一半導體晶片的第一表面上。
  4. 根據請求項3所述的半導體封裝結構，其中，還包括：填充層，位於該第二半導體晶片結構的週邊，和/或，位於相鄰兩個該第二半導體晶片結構之間；其中，所述填充層的楊氏模量大於所述封裝化合物結構的楊氏模量，所述填充層的材料包括玻璃纖維或者碳纖維。
  5. 一種半導體封裝結構的製備方法，其特徵在於，包括：提供基板；在該基板上形成第一半導體晶片；該第一半導體晶片具有裸露的第一表面，該第一表面具有含矽表面；在該第一半導體晶片上形成導電凸塊；在該導電凸塊上形成第一層第二半導體晶片；該第一層第二半導體晶片具有與該第一表面相對的第二表面；通過旋塗方式在該第一半導體晶片和該第一層第二半導體晶片之間形成第一封裝化合物結構；該第一封裝化合物結構覆蓋該導電凸塊，且該第一 封裝化合物結構具有接合面，該接合面至少包覆該第一半導體晶片的該第一表面與該第一層第二半導體晶片的該第二表面；其中，該接合面具有含矽表面；在該第一層第二半導體晶片上形成一層或多層第二半導體晶片，以形成第二半導體晶片結構；通過旋塗方式形成包裹該第二半導體晶片結構的第二封裝化合物結構，該第二封裝化合物結構與該第一封裝化合物結構接合；該第二封裝化合物結構包括依次堆疊的多層第二封裝化合物，每層該第二封裝化合物包裹一層該第二半導體晶片；其中，該第二封裝化合物結構包括含矽化合物，該第一封裝化合物結構的楊氏模量小於該第二封裝化合物結構的楊氏模量；沿從該第一半導體晶片向該第二半導體晶片結構的方向，每層該第二封裝化合物的楊氏模量逐漸增大。
  6. 根據請求項5所述的方法，其中，通過旋塗方式形成包裹該第二半導體晶片結構的第二封裝化合物結構，該第二封裝化合物結構與該第一封裝化合物結構接合，包括：通過旋塗方式形成包裹該第一層第二半導體晶片的第一層第二封裝化合物；在該第一層第二半導體晶片上形成第二層第二半導體晶片；通過旋塗方式形成包裹該第二層第二半導體晶片的第二層第二封裝化合物； 依次重複，直至形成包裹最後一層第二半導體晶片的第N層第二封裝化合物；其中，N大於或等於2；多層第二封裝化合物形成第二封裝化合物結構。
  7. 根據請求項5或6所述的方法，其中，該第二半導體晶片結構的數量大於或等於2；多個第二半導體晶片結構並列形成在該第一半導體晶片的第一表面上，在形成第二封裝化合物結構後，該方法還包括：在該第二半導體晶片結構的週邊和/或相鄰兩個該第二半導體晶片結構之間刻蝕形成通孔；對該通孔進行填充，以形成填充層；其中，該填充層的楊氏模量大於該第一封裝化合物結構和該第二封裝化合物結構的楊氏模量。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200832649A (en) * 2006-11-28 2008-08-01 Casio Computer Co Ltd Semiconductor device and method of manufacturing the same
US20130056871A1 (en) * 2011-09-02 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally Enhanced Structure for Multi-Chip Device
TW201814846A (zh) * 2016-09-30 2018-04-16 日商迪思科股份有限公司 半導體封裝的製造方法
CN109716509A (zh) * 2016-09-30 2019-05-03 英特尔公司 内插器封装上的嵌入式管芯
TW202119587A (zh) * 2019-07-25 2021-05-16 南韓商三星電子股份有限公司 半導體封裝以及其製造方法
TW202127549A (zh) * 2019-11-04 2021-07-16 美商吉林克斯公司 堆疊式矽封裝之扇出型整合

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200832649A (en) * 2006-11-28 2008-08-01 Casio Computer Co Ltd Semiconductor device and method of manufacturing the same
US20130056871A1 (en) * 2011-09-02 2013-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally Enhanced Structure for Multi-Chip Device
TW201814846A (zh) * 2016-09-30 2018-04-16 日商迪思科股份有限公司 半導體封裝的製造方法
CN109716509A (zh) * 2016-09-30 2019-05-03 英特尔公司 内插器封装上的嵌入式管芯
TW202119587A (zh) * 2019-07-25 2021-05-16 南韓商三星電子股份有限公司 半導體封裝以及其製造方法
TW202127549A (zh) * 2019-11-04 2021-07-16 美商吉林克斯公司 堆疊式矽封裝之扇出型整合

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