DE102014115882B3 - Elektronikbauelement und ein Verfahren zum Herstellen eines Elektronikbauelements und ein Verfahren zum Anbringen eines Halbleiter-Die an einem Träger - Google Patents

Elektronikbauelement und ein Verfahren zum Herstellen eines Elektronikbauelements und ein Verfahren zum Anbringen eines Halbleiter-Die an einem Träger Download PDF

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Michael Bauer
Ludwig Heitzer
Christian Stuempfl
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Abstract

Das Verfahren umfasst das Bereitstellen eines Halbleiter-Die, wobei der Halbleiter-Die eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche und mindestens ein elektrisches Kontaktelement auf der ersten Hauptfläche umfasst, das Aufbringen einer Isolierschicht auf der zweiten Hauptfläche des Halbleiter-Die, das Aufbringen einer Interconnect-Lotschicht auf der Isolierschicht und das Anbringen des Halbleiter-Die mit der Interconnect-Lotschicht an einem Träger.

Description

  • ERFINDUNGSGEBIET
  • Die vorliegende Offenbarung betrifft ein Verfahren zum Herstellen eines Elektronikbauelements, ein Verfahren zum Anbringen eines Halbleiter-Die an einem Träger und ein Elektronikbauelement.
  • ALLGEMEINER STAND DER TECHNIK
  • Beim Herstellen von Elektronikbauelementen oder Elektronikmodulen müssen sehr oft Halbleiterchips mit rückseitigen elektrischen Kontaktpads sowie Halbleiterchips ohne rückseitige elektrische Kontaktpads an Trägern angebracht werden. Die Halbleiterchips mit rückseitigen elektrischen Kontaktpads sind beispielsweise Chips, die vertikale Transistorstrukturen umfassen, wie beispielsweise IGBTs (Insulated Gate Bipolar Transistors – Bipolartransistoren mit isoliertem Gate). Die Halbleiterchips ohne rückseitige elektrische Kontaktpads sind beispielsweise Logikchips oder Kontrollerchips. Zum Anbringen dieser verschiedenen Halbleiterchips an Trägern sind verschiedene nichtkompatible Prozessschritte erforderlich, die durch verschiedene Wärmelastbedingungen gekennzeichnet sind, was bedeutet, dass sie getrennt werden müssen und auch Materialien entsprechend gewählt werden müssen.
  • DE 101 49 774 A1 zeigt das Auflöten eines Leistungshalbleiters und eines Logikchips auf eine gemeinsame Grundplatte. Der Logikchip ist durch eine dielektrische Schicht von der Lotschicht getrennt, so dass er von der Grundplatte elektrisch isoliert ist.
  • US 2008/0173992 A1 zeigt ebenfalls einen Logikchip, der eine rückseitige Isolierschicht aufweist. Der Logikchip wird mit einem isolierenden Klebstoff auf einer Grundplatte befestigt, auf die ein Leistungshalbleiter aufgelötet wird.
  • DE 10 2013 114 059 A1 zeigt eine durch einen auf einem Umfangskantenabschnitt eines Halbleiterchips verlaufenden Polymerstreifen begrenzte Lotschicht.
  • US 2002/0190317 A1 zeigt einen Leistungshalbleiter und einen Logikchip, die beide direkt ohne eine zusätzliche Isolationsschicht auf einen gemeinsamen, elektrisch leitfähigen Kühlkörper aufgebracht sind. Für den Logikchip ist ein Silizium-auf-Isolator verwendet, um eine elektrische Isolierung zum Kühlblech sicherzustellen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen sind veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen ergeben sich ohne Weiteres, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • Die 1A–C zeigen schematische Querschnittsseitenansichtsdarstellungen, um ein Verfahren zum Herstellen eines Elektronikbauelements gemäß einem Beispiel zu veranschaulichen.
  • Die 2A–E zeigen schematische Querschnittsseitenansichtsdarstellungen, um ein Beispiel eines Verfahrens zum Herstellen eines Halbleiterchips zu veranschaulichen, so dass der Halbleiterchip auf elektrisch isolierende Weise an einem Träger angebracht werden kann.
  • Die 3A–E zeigen schematische Querschnittsseitenansichtsdarstellungen, um ein Beispiel eines Verfahrens zum Herstellen eines Halbleiterchips zu veranschaulichen, so dass der Halbleiterchip auf elektrisch isolierende Weise an einem Träger angebracht werden kann, wobei ein Umfangskantenabschnitt unter den Halbleiter-Dies erfindungsgemäß von der Interconnect-Lotschicht nicht bedeckt ist.
  • 4 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikbauelements gemäß einem Beispiel.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei gleiche Bezugszahlen allgemein dazu verwendet werden, durchweg auf gleiche Elemente Bezug zu nehmen. In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen zu vermitteln. Für einen Fachmann kann es jedoch offensichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details praktiziert werden können. In anderen Fällen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können. Es sei weiterhin angemerkt, dass die Zeichnungen nicht maßstabsgetreu oder nicht notwenderweise maßstabsgetreu sind.
  • Während ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform möglicherweise nur bezüglich einer von mehreren Implementierungen offenbart worden ist, kann zudem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für eine beliebige gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein mag. Zudem sollen in dem Ausmaß, dass die Ausdrücke ”enthalten”, ”aufweisen”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”umfassen” einschließend sein. Die Ausdrücke ”gekoppelt” und ”verbunden” können zusammen mit Ableitungen verwendet werden. Es versteht sich, dass diese Ausdrücke verwendet werden, um anzuzeigen, dass zwei Elemente unabhängig davon miteinander kooperieren oder interagieren, ob sie in direktem physischem oder elektrischem Kontakt stehen oder ob sie nicht in direktem Kontakt miteinander stehen. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint.
  • Die Ausführungsformen eines Elektronikbauelements und eines Verfahrens zum Herstellen eines Elektronikbauelements können verschiedene Arten von Halbleiterchips oder in die Halbleiterchips integrierten Schaltungen, unter ihnen integrierte Logikschaltungen, integrierte Analogschaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (Micro-Electro-Mechanical-Systems), integrierte Leistungsschaltungen, Chips mit integrierten passiven Elementen usw., verwenden. Die Ausführungsformen können auch Halbleiterchips verwenden, die MOS-Transistorstrukturen oder vertikale Transistorstrukturen umfassen, wie beispielsweise IGBT(Insulated Gate Bipolar Transistor)-Strukturen oder allgemein Transistor- oder andere Strukturen oder Bauelemente, bei denen mindestens ein elektrisches Kontaktpad auf einer ersten Hauptfläche des Halbleiterchips angeordnet ist und mindestens ein anderes elektrisches Kontaktpad auf einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche des Halbleiterchips angeordnet ist.
  • Bei mehreren Ausführungsformen werden Schichten oder Schichtstapel aufeinander aufgebracht oder Materialien werden auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass alle derartigen Ausdrücke wie „aufgebracht” oder „abgeschieden” buchstäblich alle Arten und Techniken des Aufbringens von Schichten aufeinander abdecken sollen. Insbesondere sollen sie Techniken abdecken, bei denen Schichten in einem Schritt komplett aufgebracht werden, beispielsweise Laminiertechniken sowie Techniken, bei denen Schichten auf sequenzielle Weise aufgebracht werden, wie beispielsweise Sputtern, Plattieren, Ausformen, CVD usw.
  • Die Halbleiterchips können Kontaktelemente oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen umfassen, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiterchips dienen. Die Kontaktelemente können jede gewünschte Form oder Gestalt besitzen. Sie können beispielsweise die Form von Kontaktflecken besitzen, das heißt flachen Kontaktschichten auf einer äußeren Oberfläche des Halbleiterchips. Die Kontaktelemente oder Kontaktpads können aus einem beliebigen elektrisch leitenden Material hergestellt sein, zum Beispiel aus einem Metall wie etwa Aluminium, Gold oder Kupfer, oder einer Metalllegierung oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial.
  • In den Ansprüchen und der folgenden Beschreibung werden verschiedene Ausführungsformen eines Verfahrens zum Herstellen eines Elektronikbauelements als eine bestimmte Sequenz von Prozessen oder Maßnahmen beschrieben, insbesondere im Flussdiagramm. Es ist anzumerken, dass die Ausführungsformen nicht auf die beschriebene bestimmte Sequenz beschränkt sein sollten. Bestimmte einzelne oder alle von verschiedenen Prozessen oder Maßnahmen können auch gleichzeitig oder in irgendeiner anderen nützlichen und angebrachten Sequenz ausgeführt werden.
  • Die 1A–C zeigen schematische Querschnittsseitenansichtsdarstellungen zum Veranschaulichen eines Beispiels eines Verfahrens zum Herstellen eines Elektronikbauelements.
  • Gemäß 1A wird ein erster Halbleiterchip 10 bereitgestellt, wobei der erste Halbleiterchip 10 einen ersten Halbleiter-Die 11 und eine erste Interconnect-Lotschicht 12, auf einer Hauptfläche des ersten Halbleiter-Die 11 aufgebracht, umfasst.
  • Unter Bezugnahme auf 1B wird ein zweiter Halbleiterchip 20 bereitgestellt, wobei der zweite Halbleiterchip 20 einen zweiten Halbleiter-Die 21, eine auf eine Hauptfläche des zweiten Halbleiter-Die aufgebrachte Isolierschicht 22 und eine auf die Isolierschicht 22 aufgebrachte zweite Interconnect-Lotschicht umfasst.
  • Unter Bezugnahme auf 1C ist der erste Halbleiterchip 10 mit der ersten Interconnect-Lotschicht 12 an einem ersten Träger 31 angebracht, und der zweite Halbleiterchip 20 ist mit der zweiten Interconnect-Lotschicht 23 an einem zweiten Träger 32 angebracht.
  • Gemäß einem Beispiel des Verfahrens von 1 können der erste und zweite Träger 31 und 32 Teil eines herzustellenden Elektronikbauelements 40 sein. Gemäß einem Beispiel davon und der Zeit des Anbringens des ersten und zweiten Halbleiterchips 10 und 20 an dem ersten und zweiten Träger 31 und 32 können der erste und zweite Träger 31 und 32 relativ zueinander bereits in einer festen Position gehalten werden. Der erste und zweite Träger 31 und 32 können beispielsweise Teil ein und desselben Systemträgers sein.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst der erste Halbleiter-Die 11 mindestens ein elektrisches Kontaktelement auf jeder einzelnen von zwei gegenüberliegenden Hauptflächen. Gemäß einem Beispiel davon umfasst der erste Halbleiter-Die 11 einen oder mehrere eines Leistungstransistors, eines vertikalen Transistors, eines IGBT und einer vertikalen Diode. Im Fall eines IGBT kann eine erste obere Hauptfläche des ersten Halbleiter-Die 11 ein Source-Kontaktelement und ein Gate-Kontaktelement umfassen, und eine zweite untere Hauptfläche des ersten Halbleiter-Die 11 umfasst ein Drain-Kontaktelement.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst der zweite Halbleiter-Die 21 eine oder mehrere einer integrierten Logikschaltung, einer Steuerschaltung und einer zum Steuern eines Transistors konfigurierten Schaltung. Einer oder beide der Halbleiter-Dies 11 und 21 können auf Si, GaN oder SiC basieren.
  • Gemäß einem Beispiel des Verfahrens von 1 umfassen einer oder beide der Halbleiter-Dies 11 und 21 eine Dicke in einem Bereich von 5 μm bis 1000 μm, insbesondere von 30 μm bis 300 μm, insbesondere von 50 μm bis 100 μm.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst die Isolierschicht 22 des zweiten Halbleiterchips 20 eine Dicke in einem Bereich von 0,5 μm bis 2,5 μm, insbesondere von 1,0 μm bis 2,0 μm.
  • Gemäß einem Beispiel des Verfahrens von 1A umfassen eine oder mehrere der ersten und zweiten Interconnect-Lotschichten 12 und 23 eine Dicke in einem Bereich von 0,5 μm bis 1,0 μm.
  • Gemäß einem Beispiel des Verfahrens von 1 werden eine oder beide der ersten und zweiten Interconnect-Lotschichten 12 und 23 als eine homogene Schicht aus ein und demselben Material gebildet.
  • Gemäß einem Beispiel des Verfahrens von 1 werden eine oder beide der ersten und zweiten Interconnect-Lotschichten 12 und 23 aus einem Stapel von Schichten aus verschiedenen Materialien gebildet.
  • Gemäß einem Beispiel des Verfahrens von 1 werden die erste und zweite Interconnect-Lotschicht 12 und 23 ähnlich oder identisch ausgebildet. Gemäß einem Beispiel davon sind die erste und zweite Interconnect-Lotschicht 12 und 23 nicht identisch, sondern umfassen eine ähnliche Löttemperatur, zum Beispiel Löttemperaturen, zwischen denen die Differenz nicht mehr als 10% der höheren Löttemperatur beträgt.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst die Isolierschicht eine Siliziumdioxidschicht. Gemäß einem Beispiel davon wird die Siliziumdioxidschicht entweder durch Tempern oder Sputtern hergestellt.
  • Gemäß einem Beispiel des Verfahrens von 1 umfasst die Isolierschicht eines oder mehrere eines Isolierlaminats, einer Isolierfolie und eines Isolierfilms.
  • Gemäß einem Beispiel des Verfahrens von 1 bedeckt die zweite Interconnect-Lotschicht 23 eine ganze Oberfläche der Isolierschicht 22.
  • Gemäß einem Beispiel des Verfahrens von 1 bedeckt die zweite Interconnect-Lotschicht 23 eine Oberfläche der Isolierschicht 22 derart, dass ein Umfangskantenabschnitt der Isolierschicht 22 unter dem zweiten Halbleiter-Die 21 nicht von der zweiten Interconnect-Lotschicht 23 bedeckt wird.
  • Unter Bezugnahme auf die 2A–E werden eine schematische Draufsichtsdarstellung (A) und schematische Querschnittsseitenansichtsdarstellung (B-E) gezeigt, um ein Beispiel eines Verfahrens zum Herstellen eines Halbleiterchips zu veranschaulichen, so dass er an einem Träger angebracht werden kann.
  • 2A zeigt eine Draufsichtsdarstellung eines Halbleiter-Wafers 200, der mehrere bearbeitete Halbleiter-Dies 210 umfasst. Aus Gründen der Einfachheit ist nur eine erste obere Reihe von Halbleiter-Dies 210 dargestellt. Die Halbleiter-Dies 210 sollen dem zweiten Halbleiter-Die 21 der 1A–C entsprechen.
  • 23 zeigt eine schematische Querschnittsseitenansichtsdarstellung des Halbleiter-Wafers 200 in einer Ebene, wie durch Linie B-B angedeutet. Die Halbleiter-Dies umfassen eine obere aktive Oberfläche mit einer darin aufgenommenen integrierten Schaltung. Die obere Oberfläche der Halbleiter-Dies 210 kann auch Kontaktelemente oder Kontaktpads umfassen, die aus Gründen der Einfachheit nicht gezeigt sind.
  • 2C zeigt eine Querschnittsseitenansichtsdarstellung des Halbleiter-Wafers 200 nach dem Aufbringen einer Isolierschicht 220 auf der hinteren Oberfläche des Halbleiter-Wafers 200 entfernt von den aktiven Oberflächen der Halbleiter-Dies 210. Die Isolierschicht 220 kann aus einer durch einen Temperprozess oder durch Sputtern erhaltenen Siliziumdioxidschicht bestehen. Alternativ kann die Isolierschicht 220 aus einem Isolierlaminat oder einer Isolierfolie bestehen. Die Isolierschicht 220 kann eine Dicke in einem Bereich von 1,0 μm bis 2,0 μm besitzen.
  • 2D zeigt eine Querschnittsseitenansichtsdarstellung des Halbleiter-Wafers 200 nach dem Aufbringen einer Interconnect-Lotschicht 230 auf der ganzen Oberfläche der Isolierschicht 220. Die Interconnect-Lotschicht 230 kann aus einer homogenen Schicht aus ein und demselben Material oder alternativ aus einem Stapel von Schichten aus verschiedenen Materialien bestehen. Die Interconnect-Lotschicht 230 kann eine Dicke in einem Bereich von 0,5 μm bis 1,0 μm besitzen.
  • 2E zeigt eine Querschnittsseitenansichtsdarstellung von getrennten Halbleiterchips 240, die nach dem Vereinzeln des Halbleiter-Wafers 200 erhalten werden. Die Halbleiterchips 240 können durch Sägen des Halbleiter-Wafers 200 entlang Sägestraßen erhalten werden.
  • Ein möglicher Nachteil des Verfahrens, wie in 2A–E dargestellt, kann die Tatsache sein, dass in dem Prozess des Sägens des Halbleiter-Wafers 200 die Interconnect-Lotschicht 230 oder Partikel davon auf die Seitenflächen der Isolierschicht 220 und sogar die Seitenflächen des Halbleiter-Die 210 gezogen werden oder sie anderweitig erreichen könnten und somit in der Lage sein könnten, Leckströme oder Kurzschlüsse zu verursachen. Nachfolgend wird ein weiteres Beispiel eines Verfahrens gezeigt, mit dem dieser Nachteil vermieden werden könnte.
  • Die 3A–C entsprechen den 2A–C, so dass die Beschreibung hier nicht wiederholt wird.
  • 3D zeigt eine Querschnittsseitenansichtsdarstellung des Wafers 200 nach dem Abscheiden einer strukturierten Interconnect-Lotschicht 330. Die Interconnect-Lotschicht 330 ist derart strukturiert, dass sie nur einen zentralen Abschnitt unter jedem einzelnen der Halbleiter-Dies 210 bedeckt, so dass infolgedessen ein Umfangskantenabschnitt der Isolierschicht 220 unter jedem einzelnen der Halbleiter-Dies nicht von der Interconnect-Lotschicht 330 bedeckt ist.
  • 3E zeigt wieder die getrennten Halbleiterchips 340 nach dem Vereinzeln des Halbleiter-Wafers 200. Es ist deutlich ersichtlich, dass die Interconnect-Lotschicht 330 nicht auf einen Umfangskantenabschnitt der Isolierschicht 220 aufgebracht ist. Mit dieser Maßnahme kann vermieden werden, dass Teile oder Partikel der Interconnect-Lotschicht 330 auf die Seitenflächen der Isolierschicht 220 oder sogar den Halbleiter-Die 210 befördert oder gezogen werden.
  • 4 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Elektronikbauelements gemäß einem Beispiel. Das Elektronikbauelement 400 von 4 umfasst einen ersten Träger 410, einen zweiten Träger 420, einen ersten Halbleiter-Die 430, der mindestens ein nichtgezeigtes elektrisches Kontaktelement auf jeder einzelnen von zwei gegenüberliegenden Hauptflächen umfasst, und einen zweiten Halbleiter-Die 440, der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche und mindestens ein nichtgezeigtes elektrisches Kontaktelement auf der ersten Hauptfläche umfasst. Der erste Halbleiter-Die 430 ist derart auf dem ersten Träger 410 angeordnet, dass eine erste Interconnect Lotschicht 431 zwischen einer der Hauptflächen des ersten Halbleiter-Die 430 und dem ersten Träger 410 angeordnet ist. Der zweite Halbleiter-Die 440 ist derart auf dem zweiten Träger 420 angeordnet, dass eine Isolierschicht 441 auf der zweiten Hauptfläche des zweiten Halbleiter-Die 440 aufgebracht ist und eine zweite Interconnect-Lotschicht 442 zwischen der Isolierschicht 441 und dem zweiten Träger 420 angeordnet ist.
  • Der erste und zweite Träger 410 und 420 und der erste und zweite Halbleiter-Die 430 und 440 können in ein Formmaterial 450 eingebettet werden. Zudem können der erste und zweite Träger 410 und 420 Teil ein und desselben Systemträgers sein oder von ihm stammen. Der erste und zweite Träger 410 und 420 und die Kontaktelemente des ersten und zweiten Halbleiter-Die 430 und 440 können mit externen Kontaktelementen 460, 470 und 480 verbunden sein, die zum Verbinden des Elektronikbauelements 400 mit einer Leiterplatte (PCB) oder irgendeinem anderen Substrat verwendet werden können.
  • Weitere Beispiele und Ausführungsformen des Elektronikbauelements 400 von 4 können gemäß den Beispielen und Ausführungsformen ausgebildet werden, wie oben in Verbindung mit einer der 1 bis 3 gut beschrieben.

Claims (18)

  1. Verfahren zum Herstellen eines Elektronikbauelements, das Folgendes umfasst: – Bereitstellen eines ersten Halbleiterchips, wobei der erste Halbleiterchip einen ersten Halbleiter-Die und eine auf einer Hauptfläche des ersten Halbleiter-Die aufgebrachte erste Interconnect-Lotschicht umfasst; – Bereitstellen eines zweiten Halbleiterchips, wobei der zweite Halbleiterchip einen zweiten Halbleiter-Die, eine auf einer Hauptfläche des zweiten Halbleiter-Die aufgebrachte Isolierschicht und eine auf der Isolierschicht aufgebrachte zweite Interconnect-Lotschicht umfasst, wobei die Interconnect-Lotschicht derart auf der Isolierschicht aufgebracht wird, dass nur ein zentraler Abschnitt unter dem zweiten Halbleiter-Die bedeckt ist, und ein Umfangskantenabschnitt der Isolierschicht unter dem zweiten Halbleiter-Die nicht von der Interconnect-Lotschicht bedeckt ist; und – Anbringen des ersten Halbleiterchips mit der ersten Interconnect-Lotschicht an einem ersten Träger und Anbringen des zweiten Halbleiterchips mit der zweiten Interconnect-Lotschicht an einem zweiten Träger.
  2. Verfahren nach Anspruch 1, wobei der erste Halbleiter-Die mindestens ein elektrisches Kontaktelement auf jeder einzelnen von zwei gegenüberliegenden Hauptflächen umfasst.
  3. Verfahren nach Anspruch 2, wobei der erste Halbleiter-Die einen oder mehrere eines Leistungstransistors, eines vertikalen Transistors, eines IGBT (Insulated Gate Bipolar Transistor) und einer vertikalen Diode umfasst.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei der zweite Halbleiter-Die eine oder mehrere einer integrierten Logikschaltung, einer Steuerschaltung und einer zum Steuern eines Transistors konfigurierten Schaltung umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Isolierschicht eine Dicke in einem Bereich von 0,5 μm bis 2 μm umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine oder mehrere der ersten und zweiten Interconnect-Lotschicht eine Dicke in einem Bereich von 0,5 μm bis 1,0 μm umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das weiterhin Folgendes umfasst: Anbringen des ersten und zweiten Halbleiterchips gleichzeitig in ein und demselben Prozessschritt.
  8. Verfahren zum Anbringen eines Halbleiter-Die an einem Träger, das Folgendes umfasst: Bereitstellen eines Halbleiter-Die, wobei der Halbleiter-Die eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche und mindestens ein elektrisches Kontaktelement auf der ersten Hauptfläche umfasst; Aufbringen einer Isolierschicht auf der zweiten Hauptfläche des Halbleiter-Die; Aufbringen einer Interconnect-Lotschicht auf der Isolierschicht derart, dass die Interconnect-Lotschicht nur einen zentralen Abschnitt über der zweiten Hauptfläche des Halbleiter-Dies bedeckt und ein Umfangskantenabschnitt der Isolierschicht nicht von der Interconnect-Lotschicht bedeckt ist und Anbringen des Halbleiter-Die mit der Interconnect-Lotschicht an einem Träger.
  9. Verfahren nach Anspruch 8, wobei das Aufbringen einer Isolierschicht das Abscheiden einer Siliziumdioxidschicht umfasst.
  10. Verfahren nach Anspruch 9, wobei das Abscheiden der Siliziumdioxidschicht das Tempern oder Sputtern umfasst.
  11. Verfahren nach Anspruch 8, wobei das Aufbringen einer Isolierschicht das Aufbringen einer oder mehrerer eines Isolierlaminats, einer Isolierfolie und eines Isolierfilms umfasst.
  12. Verfahren nach einem der Ansprüche 8 bis 11, das weiterhin Folgendes umfasst: Bereitstellen mehrerer Halbleiter-Dies auf einem Halbleiter-Wafer, wobei die Halbleiter-Dies jeweils eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche und mindestens ein elektrisches Kontaktelement auf der ersten Hauptfläche umfassen; Aufbringen einer Isolierschicht auf den zweiten Hauptflächen der Halbleiter-Dies und Aufbringen einer Interconnect-Lotschicht auf der Isolierschicht derart, dass die Interconnect-Lotschicht nur jeweils einen zentralen Abschnitt über der zweiten Hauptfläche der Halbleiter-Dies bedeckt und ein jeweiliger Umfangskantenabschnitt der Isolierschicht des jeweiligen Halbleiter-Dies nicht von der Interconnect-Lotschicht bedeckt ist und Vereinzeln des Halbleiter-Wafers, um mehrere getrennte Halbleiterchips zu erhalten.
  13. Verfahren nach einem der Ansprüche 8 bis 12, wobei die Isolierschicht auf einer ganzen Hauptfläche des Halbleiter-Wafers aufgebracht wird.
  14. Verfahren nach Anspruch 12 oder 13, wobei die Interconnect-Lotschicht selektiv so auf einer ganzen Hauptfläche der Isolierschicht aufgebracht wird, dass beim Vereinzeln entlang der Umfangskantenabschnitte die Interconnect-Lotschicht nicht berührt wird.
  15. Elektronikbauelement, das Folgendes umfasst: einen ersten Träger; einen zweiten Träger; einen ersten Halbleiter-Die, der mindestens ein elektrisches Kontaktelement auf jeder einzelnen von zwei gegenüberliegenden Hauptflächen umfasst; einen zweiten Halbleiter-Die, der eine erste Hauptfläche und eine zweite Hauptfläche gegenüber der ersten Hauptfläche und mindestens ein elektrisches Kontaktelement auf der ersten Hauptfläche umfasst; wobei der erste Halbleiter-Die derart auf dem ersten Träger angeordnet ist, dass eine erste Interconnect-Lotschicht zwischen einer der Hauptflächen des ersten Halbleiter-Die und dem ersten Träger angeordnet ist; und der zweite Halbleiter-Die so auf dem zweiten Träger angeordnet ist, dass eine Isolierschicht auf der zweiten Hauptfläche des zweiten Halbleiter-Die aufgebracht ist und eine zweite Interconnect-Lotschicht zwischen der Isolierschicht und dem zweiten Träger derart angeordnet ist, dass die Interconnect-Lotschicht nur einen zentralen Abschnitt unter der zweiten Hauptfläche des Halbleiter-Dies bedeckt und ein Umfangskantenabschnitt der Isolierschicht nicht von der Interconnect-Lotschicht bedeckt ist.
  16. Elektronikbauelement nach Anspruch 15, wobei der erste Halbleiter-Die einen oder mehrere eines Leistungstransistors, eines vertikalen Transistors, eines IGBT (Insulated Gate Bipolar Transistor) und einer vertikalen Diode umfasst.
  17. Elektronikbauelement nach Anspruch 15 oder 16, wobei der zweite Halbleiter-Die eine oder mehrere einer integrierten Logikschaltung, einer Steuerschaltung und einer zum Steuern eines Transistors konfigurierten Schaltung umfasst.
  18. Elektronikbauelement nach einem der Ansprüche 15 bis 17, wobei die Isolierschicht eine Dicke in einem Bereich von 0,5 μm bis 2,0 μm umfasst.
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