JP2017022228A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 鉛フリーはんだを用いて各種半導体素子を基板に搭載する場合であっても、十分なセルフアライメント効果を効率的に得ることが可能な半導体装置を提供すること。【解決手段】 半導体素子３１と、主面１１を有し、かつ半導体材料からなる基板１と、半導体素子３１に導通し、かつ基板１に形成された導電層２０と、半導体素子３１と導電層２０との間に介在する接合層３２と、半導体素子３１を覆う封止樹脂４と、を備える半導体装置Ａ１０であって、基板１には、半導体素子３１を搭載する底面１４１と、主面１１および底面１４１につながる連絡面１４２とを有し、かつ主面１１から窪む凹部１４が形成され、平面視において接合層３２を囲む包囲層３３が導電層２０に形成されている。【選択図】 図５
Description
本発明は、微細加工されたシリコン基板に各種半導体素子を搭載した半導体装置およびその製造方法に関する。
近年、ＬＳＩ製造技術を応用することで、シリコン基板を微細加工し、該シリコン基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。前記マイクロマシンの製造にあたっては、シリコン基板の微細加工手法として異方性エッチングが用いられている。前記異方性エッチングにより、シリコン基板に微細な凹部を精度良く形成することができ、該凹部内に各種半導体素子が搭載される。このとき、各種半導体素子と、シリコン基板に形成されたＣｕなどの導電層との導通経路の形成は、ワイヤボンディングではなく、はんだを用いたＦＣＢ（Flip Chip Bonding）による手法が一般的である。前記凹部内に各種半導体素子が搭載されることから、搭載スペースを極力小さくすることが可能なＦＣＢの方がワイヤボンディングよりも適しているからである。この場合において使用されるはんだは、人体保護および環境負荷軽減の観点から鉛フリーはんだに置き換えられつつある。ただし、鉛フリーはんだは導電層に対する濡れ性が比較的低く、液相状態（溶融時）の表面張力が従来の鉛含有はんだよりも小さいことから、十分なセルフアライメント効果が得がたいといったデメリットを有する。
たとえば特許文献１には、シリコン基板に形成された導電層に、鉛フリーはんだを用いたＦＣＢによる半導体素子の搭載方法が開示されている。該搭載方法は、電解めっきによって導電層側に形成された鉛フリーはんだからなる電極部と、半導体素子側に形成された電極バンプとを突き合わせた後、前記電極部を溶融させるための加熱（リフロー）を２回に分けて行う方法である。１回目の加熱では、前記電極部を流動性が低い固相液相共存状態とさせ、この状態を所定時間保持することで十分なセルフアライメント効果が得られる。２回目の加熱では、前記電極部を流動性が高い液相状態とさせることで、前記電極部および前記電極バンプが合金化する。その後、冷却させることで前記電極部が固相状態に戻り、前記半導体素子が前記シリコン基板に搭載される。
特許文献１に開示された搭載方法を採ることで、鉛フリーはんだを用いたＦＣＢによっても、十分なセルフアライメント効果を得ることが可能となる。ただし、該方法は、加熱を２回に分けて行う必要があり、加熱にかかる時間と温度管理を適切に行わなければならないため、製品の生産効率が低下するという課題がある。
本発明は上記事情に鑑み、鉛フリーはんだを用いて各種半導体素子を基板に搭載する場合であっても、十分なセルフアライメント効果を効率的に得ることが可能な半導体装置を提供することをその課題とする。
本発明の第１の側面によって提供される半導体装置は、半導体素子と、主面を有し、かつ半導体材料からなる基板と、前記半導体素子に導通し、かつ前記基板に形成された導電層と、前記半導体素子と前記導電層との間に介在する接合層と、前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、前記基板には、前記半導体素子を搭載する底面と、前記主面および前記底面につながる連絡面と、を有し、かつ前記主面から窪む凹部が形成され、平面視において前記接合層を囲む包囲層が前記導電層に形成されていることを特徴としている。
本発明の好ましい実施の形態においては、前記包囲層の平面視形状は枠状であり、かつ前記包囲層の内縁に前記接合層が接している。
本発明の好ましい実施の形態においては、前記包囲層の厚さは、０．３〜５μｍである。
本発明の好ましい実施の形態においては、前記包囲層は、電気絶縁性を有した有機化合物からなる。
本発明の好ましい実施の形態においては、前記包囲層は、ポリイミド樹脂からなる。
本発明の好ましい実施の形態においては、前記接合層は、Ｓｎを含む合金からなる。
本発明の好ましい実施の形態においては、前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している。
本発明の好ましい実施の形態においては、前記めっき層の厚さは、前記シード層の厚さよりも厚い。
本発明の好ましい実施の形態においては、前記シード層および前記めっき層は、ともにＣｕからなる。
本発明の好ましい実施の形態においては、前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記底面導電部に前記半導体素子が搭載されている。
本発明の好ましい実施の形態においては、前記主面導電部に導通し、かつ前記封止樹脂から露出している柱状部を有する複数の端子をさらに備える。
本発明の好ましい実施の形態においては、前記柱状部は、Ｃｕからなる。
本発明の好ましい実施の形態においては、前記複数の端子は、前記封止樹脂から露出している前記柱状部の部位に形成されたパッド部をさらに有する。
本発明の好ましい実施の形態においては、前記連絡面は、前記基板の厚さ方向に対して直角である第１方向に離間した一対の第１連絡面と、前記基板の厚さ方向および前記第１方向のいずれに対して直角である第２方向に離間した一対の第２連絡面と、を含む。
本発明の好ましい実施の形態においては、前記一対の第１連絡面および前記一対の第２連絡面の前記底面に対するそれぞれの傾斜角は、いずれも同一である。
本発明の好ましい実施の形態においては、前記底面は、前記基板の厚さ方向に対して直交している。
本発明の好ましい実施の形態においては、前記半導体材料は、単結晶材料である。
本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、前記主面は、（１００）面である。
本発明の好ましい実施の形態においては、前記主面、前記底面および前記連絡面に形成された絶縁層をさらに備え、前記絶縁層は前記基板と前記導電層との間に介在している。
本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ2からなる。
本発明の好ましい実施の形態においては、前記導電層は、バリア層を有し、前記バリア層に前記絶縁層が接している。
本発明の好ましい実施の形態においては、前記バリア層は、Ｔｉからなる。
本発明の第２の側面によって提供される半導体装置の製造方法は、主面を有した半導体材料からなる基板に、底面と前記主面および前記底面につながる連絡面とを有した凹部を、前記主面から窪むように前記基板に形成する工程と、前記凹部を含む前記基板に導電層を形成する工程と、前記底面に形成された導電層に開口部を有する包囲層を形成する工程と、前記凹部に収容されるように半導体素子を前記底面に搭載する工程と、前記半導体素子を覆う封止樹脂を形成する工程と、を備え、前記半導体素子を搭載する工程では、前記底面に形成された前記導電層と前記半導体素子との間に介在し、かつ前記開口部内に配置された導電性を有する接合材を溶融させた後に固化させることで、前記半導体素子が前記底面に搭載されることを特徴としている。
本発明の好ましい実施の形態においては、前記包囲層を形成する工程では、電着法によって前記包囲層が形成される。
本発明の好ましい実施の形態においては、前記包囲層を形成する工程では、前記電着法によって前記包囲層を形成する工程の前に、フォトリソグラフィによりパターニングを行う工程を含む。
本発明の好ましい実施の形態においては、前記接合材は、電解めっきによって析出されたＳｎを含む合金からなる。
本発明の好ましい実施の形態においては、前記基板に前記凹部を形成する工程では、異方性エッチングにより前記凹部が形成される。
本発明の好ましい実施の形態においては、前記半導体材料は、単結晶材料である。
本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。
本発明の好ましい実施の形態においては、前記主面は、（１００）面である。
本発明の好ましい実施の形態においては、前記導電層を形成する工程の前に、前記凹部を含む前記基板に絶縁層を形成する工程をさらに備える。
本発明の好ましい実施の形態においては、前記絶縁層を形成する工程では、熱酸化法により前記絶縁層が形成される。
本発明の好ましい実施の形態においては、前記導電層を形成する工程では、スパッタリング法によりバリア層およびシード層を形成する工程と、電解めっきによりめっき層を形成する工程と、を含む。
本発明の好ましい実施の形態においては、前記半導体素子を搭載する工程の前に、前記主面に形成された導電層に導通する複数の柱状導電体を形成する工程をさらに備える。
本発明の好ましい実施の形態においては、前記複数の柱状導電体を形成する工程では、電解めっきにより前記複数の柱状導電体が形成される。
本発明の好ましい実施の形態においては、前記封止樹脂を形成する工程の後に、前記複数の柱状導電体のそれぞれに接するパッド層を形成する工程をさらに備える。
本発明の好ましい実施の形態においては、前記パッド層を形成する工程では、無電解めっきにより前記パッド層が形成される。
本発明によれば、前記半導体装置において、前記半導体素子と前記導電層との間に介在する前記接合層を囲む前記包囲層が、前記導電層に形成されている。このような構成をとることで、前記基板への前記半導体素子の搭載において、リフローにより溶融し液相状態となった前記接合材（前記接合層と等質）が、前記包囲層から前記接合材の表面張力に起因した反力を受ける。該反力によって液相状態の前記接合材に変形が生じ、前記半導体素子の搭載位置が自動修復されるセルフアライメント効果が得られる。このとき、前記接合材に対するリフローは１回のみでよい。したがって、比較的濡れ性が低い鉛フリーはんだからなる前記接合材を用いて前記半導体素子を前記基板に搭載する場合であっても、十分なセルフアライメント効果を効率的に得ることが可能となる。
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
本発明にかかる半導体装置の実施の形態について、添付図面に基づいて説明する。
図１〜図５に基づき、本発明の実施形態にかかる半導体装置Ａ１０について説明する。説明の便宜上、平面図の左右方向を第１方向Ｘ、第１方向Ｘに対して直角である平面図の上下方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体装置Ａ１０（または後述する基板１）の厚さ方向Ｚに対して直角である。
図１は、半導体装置Ａ１０を示す要部平面図である。図２は、図１のＩＩ−ＩＩ線（一点鎖線）に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、図１のＩＶ−ＩＶ線に沿う断面図である。図５は、図２の部分拡大図である。なお、図１は理解の便宜上、後述する絶縁層１５、半導体素子３１および封止樹脂４を省略し、半導体素子３１を想像線（二点鎖線）で示している。
本実施形態の半導体装置Ａ１０は、基板１、絶縁層１５、導電層２０、複数の端子２４、半導体素子３１、接合層３２、包囲層３３および封止樹脂４を備えている。半導体装置Ａ１０は、各種電子機器の回路基板に表面実装される形式のものである。本実施形態においては、半導体装置Ａ１０は平面視（基板１の厚さ方向Ｚ視）矩形状である。
基板１は、半導体素子３１を搭載し、半導体装置Ａ１０の基礎となる部材である。基板１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶材料である。図１に示すように、基板１は平面視矩形状である。基板１は、主面１１、裏面１２、側面１３および凹部１４を有する。
主面１１は、図２および図３に示す基板１の上面である。主面１１に複数の端子２４が形成されているため、主面１１は半導体装置Ａ１０を各種電子機器の回路基板に実装する際に利用される面である。裏面１２は、図２および図３に示す基板１の下面である。半導体装置Ａ１０が実装された際、裏面１２は上方を向く。図２、図３および図４に示すように、主面１１および裏面１２は、ともに基板１の厚さ方向Ｚに対して直交している。主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向いている。主面１１および裏面１２は、ともに平たんである。本実施形態においては、主面１１は（１００）面である。また、本実施形態においては、基板１には、主面１１から窪む凹部１４が形成されている。凹部１４が形成されていることにより、図１に示すように、平面視において主面１１は、凹部１４を囲む枠状となっている。
図２および図３に示すように、側面１３は、主面１１と裏面１２との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。本実施形態においては、側面１３は、いずれも主面１１および裏面１２に直交している。また、側面１３はいずれも平たんである。
図１、図２および図３に示すように、凹部１４は、主面１１から窪んで形成されている。凹部１４は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。凹部１４は、底面１４１および連絡面１４２を有する。本実施形態においては、凹部１４は平面視矩形状である。底面１４１は、半導体素子３１が搭載される面である。底面１４１は、基板１の厚さ方向Ｚに対して直交している。底面１４１は平たんである。
図１、図２および図３に示すように、連絡面１４２は、主面１１および底面１４１につながる面である。基板１の厚さ方向Ｚにおいて、連絡面１４２の上端が主面１１につながり、連絡面１４２の下端が底面１４１につながっている。本実施形態においては、連絡面１４２は、第１方向Ｘに離間した一対の第１連絡面１４２ａと、第２方向Ｙに離間した一対の第２連絡面１４２ｂとを含む。平面視において底面１４１は矩形状であることから、底面１４１が連絡面１４２によって囲まれている。また、一対の第１連絡面１４２ａおよび一対の第２連絡面１４２ｂは、いずれも底面１４１に対して傾斜している。ここで、本実施形態においては、主面１１を（１００）面としているため、一対の第１連絡面１４２ａおよび一対の第２連絡面１４２ｂは、いずれも（１１１）面からなる。したがって、一対の第１連絡面１４２ａおよび一対の第２連絡面１４２ｂの底面１４１に対するそれぞれの傾斜角はいずれも同一であり、その角度は５４．７４°である。
絶縁層１５は、図２〜図５に示すように、基板１の主面１１、底面１４１および連絡面１４２の全体を覆うように形成された、電気絶縁性を有する被膜である。絶縁層１５は、基板１と導電層２０との間に介在している。本実施形態においては、絶縁層１５はＳｉＯ2からなる。また、本実施形態においては、絶縁層１５の厚さは１〜２μｍである。基板１は半導体材料であるとともに、図１に示すように、導電層２０は基板１に形成されることから、基板１において導電層２０が形成される部位は電気絶縁性を確保する必要がある。
導電層２０は、複数の端子２４とともに半導体装置Ａ１０と各種電子機器の回路基板との導電経路を構成する部材である。図１に示すように、導電層２０は、基板１の主面１１、底面１４１および連絡面１４２に形成されている。また、図２、図３および図５に示すように、導電層２０は接合層３２を介して半導体素子３１に導通している。本実施形態においては、連絡面１４２のうち、導電層２０が形成されている面は一対の第１連絡面１４２ａであり、一対の第２連絡面１４２ｂには導電層２０が形成されていない。
図２〜図５に示すように、導電層２０は絶縁層１５に接して形成され、バリア層２０１、シード層２０２およびめっき層２０３を有する。図５に示すように、バリア層２０１に絶縁層１５が接している。本実施形態においては、バリア層２０１はＴｉからなる。シード層２０２はバリア層２０１に接している。また、めっき層２０３はシード層２０２に接している。本実施形態においては、シード層２０２およびめっき層２０３は、ともにＣｕからなる。バリア層２０１、シード層２０２およびめっき層２０３は互いに積層され、シード層２０２はバリア層２０１とめっき層２０３との間、すなわち基板１とめっき層２０３との間に介在している。シード層２０２およびめっき層２０３がＣｕであることから、バリア層２０１は絶縁層１５へのＣｕ拡散防止のために形成される。本実施形態においては、バリア層２０１の厚さは１０〜３０ｎｍである。シード層２０２は、めっき層２０３の円滑な形成を図る目的で形成される。本実施形態においては、シード層２０２の厚さは２００〜３００ｎｍである。また、本実施形態においては、めっき層２０３の厚さは３〜１０μｍであり、シード層２０２の厚さよりも厚い。
導電層２０は、主面導電部２１、連絡面導電部２２および底面導電部２３を含む。
図１に示すように、主面導電部２１は、主面１１に形成された平面視矩形状の部位である。本実施形態においては、主面導電部２１は、主面１１と連絡面１４２の第１連絡面１４２ａとの交線に沿って形成されている。主面導電部２１は、前記交線において連絡面導電部２２につながっている。また、図２および図４に示すように、主面導電部２１に複数の端子２４が形成されている。
図１に示すように、連絡面導電部２２は、連絡面１４２の一対の第１連絡面１４２ａに形成された平面視矩形状の部位である。本実施形態においては、連絡面導電部２２は、第１方向Ｘに平行となるように形成されている。また、図２に示すように、連絡面導電部２２は基板１の厚さ方向Ｚにおいて、その上端が主面導電部２１に、その下端が底面導電部２３にそれぞれつながっている。
図１に示すように、底面導電部２３は、底面１４１に形成された平面視矩形状の部位である。本実施形態においては、底面導電部２３は、底面１４１と連絡面１４２の第１連絡面１４２ａとの交線において連絡面導電部２２につながり、該交線に沿って底面１４１の内側に向かって延出している。図２および図３に示すように、底面導電部２３に半導体素子３１が搭載されている。
複数の端子２４は、半導体装置Ａ１０を各種電子機器の回路基板に実装するために用いられる部材である。複数の端子２４は、いずれも主面導電部２１につながっている。複数の端子２４は、導電層２０および接合層３２を介して半導体素子３１に導通している。本実施形態においては、複数の端子２４はそれぞれ、柱状部２４１およびパッド部２４２を有する。
図１、図２および図４に示すように、柱状部２４１は、主面導電部２１に導通する部位である。柱状部２４１の下端が主面導電部２１につながり、上端が封止樹脂４から露出している。本実施形態においては、柱状部２４１の形状は円柱である。また、本実施形態においては、柱状部２４１は、たとえばＣｕからなる。
図１〜図４に示すように、パッド部２４２は、封止樹脂４から露出している柱状部２４１の上端に形成された、平面視矩形状の部位である。パッド部２４２は、柱状部２４１の上端の全体に接している。また、パッド部２４２は、平面視において主面導電部２１および封止樹脂４のそれぞれの一部ずつと重なっている。本実施形態においては、パッド部２４２は、たとえば互いに積層されたＮｉ層、Ｐｂ層およびＡｕ層からなる。
なお、図１に示す導電層２０および複数の端子２４の配置形態は一例であり、実際の半導体装置Ａ１０の配置形態はこれに限定されない。
半導体素子３１は、図１、図２および図３示すように、底面１４１に形成された底面導電部２３に接合層３２を介して搭載されている。本実施形態においては、半導体素子３１は、たとえば集積回路（ＩＣ）である。また、図５に示すように、半導体素子３１の下面に電極バンプ３１１が形成されている。電極バンプ３１１は、たとえばＣｕからなる。
接合層３２は、図２、図３および図５に示すように、半導体素子３１の電極バンプ３１１と導電層２０の底面導電部２３との間に介在する、導電性を有した部材である。本実施形態においては、接合層３２はＳｎを含む合金からなる。該合金として具体的には、Ｓｎ―Ｓｂ系合金、またはＳｎ―Ａｇ系合金などの鉛フリーはんだである。接合層３２により、半導体素子３１は底面導電部２３に固着によって搭載され、かつ半導体素子３１と底面導電部２３との導通が確保される。
包囲層３３は、図１、図２、図３および図５に示すように、平面視において接合層３２を囲む、導電層２０の底面導電部２３に形成された部材である。本実施形態においては、包囲層３３の平面視形状は中央に開口を有した枠状であり、かつ包囲層３３の平面視中央を向く内縁３３１に接合層３２が接している。また、本実施形態においては、包囲層３３は電気絶縁性を有した有機化合物、たとえばポリイミド樹脂からなり、その厚さは０．３〜５μｍである。なお、包囲層３３の材質は、電気絶縁性を有し、かつ熱に強い材料であればポリイミド樹脂以外であってもよい。
封止樹脂４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。図２、図３および図４に示すように、封止樹脂４は凹部１４内に充填され、かつ平面視において柱状部２４１が形成された部位を除いた主面１１を覆っている。あわせて、封止樹脂４は半導体素子３１を覆っている。封止樹脂４は、樹脂主面４１および樹脂側面４３を有する。樹脂主面４１および樹脂側面４３は、半導体装置Ａ１０においていずれも露出した面である。
図２、図３および図４に示すように、樹脂主面４１は主面１１と同方向を向く面である。樹脂主面４１は平たんである。樹脂主面４１は、柱状部２４１のそれぞれの上端と面一である。また、樹脂側面４３は樹脂主面４１と絶縁層１５との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。樹脂側面４３は、いずれも平たんである。本実施形態においては、樹脂側面４３はそれぞれ、基板１の側面１３と面一である。
次に、図６〜図２７に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図６〜図２７のうち、図１０、図１７Ａおよび１７Ｂ、図２４および図２７を除く図は、半導体装置Ａ１０の製造方法にかかる工程を示す断面図である。該断面は、図２に示す断面と同一である。図１０は、図９に示す工程を経たときの後述する基板８１の状態を示す斜視図である。図１７Ａおよび１７Ｂは、図１６に示す工程を経たときの基板８１の状態を示す部分拡大平面図である。図２４は、図２３に示す工程における後述する接合材８３２の状態を示す部分拡大断面図である。図２７は、半導体装置Ａ１０の製造方法にかかる工程を示す平面図である。なお、図１７Ａおよび１７Ｂは、理解の便宜上、後述する絶縁層８１５、バリア層８２１およびシード層８２２を省略している。
最初に、図６に示すように基板８１を用意する。基板８１は、半導体装置Ａ１０の基板１の集合体である。基板８１は、単結晶材料である半導体材料からなり、本実施形態においてはＳｉの単結晶材料である。基板８１は、主面８１１、裏面８１２およびマスク層８８１を有する。主面８１１は、図６の上方を向く面である。裏面８１２は、図６の下方を向く面である。主面８１１および裏面８１２は、基板８１の厚さ方向Ｚにおいて互いに反対側を向いている。主面８１１および裏面８１２は、ともに平たんである。本実施形態においては、主面８１１は（１００）面である。マスク層８８１は、主面８１１に形成されたＳｉ3Ｎ4からなる層である。マスク層８８１は、プラズマＣＶＤ法により形成される。
次いで、図７に示すように、マスク層８８１に対してフォトリソグラフィによりパターニングを行った後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、マスク層８８１を部分的に除去する。このとき、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとする。これにより、マスク層８８１には、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の開口部が形成される。前記複数の開口部は、いずれも平面視矩形状である（図示略）。なお、図７は、ある一つの前記開口部の断面を示している。
次いで、図８に示すように、主面８１１から窪むように、基板８１に凹部８１４を形成する。凹部８１４が、半導体装置Ａ１０の凹部１４に相当する。凹部８１４は、平面視矩形状の底面８１４ａと、主面８１１および底面８１４ａにつながる連絡面８１４ｂとを有する。本実施形態においては、連絡面８１４ｂは、底面８１４ａの四辺に沿って形成された４つの複数面で、複数の連絡面８１４ｂのそれぞれの下端は、底面８１４ａにつながっている。また、複数の連絡面８１４ｂのそれぞれの上端は、主面８１１につながっている。凹部８１４は、アルカリ溶液を用いた異方性エッチングにより形成される。前記アルカリ溶液は、たとえばＫＯＨ（水酸化カリウム）溶液、またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。本実施形態においては、主面８１１を（１００）面としているため、複数の連絡面８１４ｂはいずれも（１１１）面からなる。該工程により、マスク層８８１に形成された前記複数の開口部のそれぞれにおいて、凹部８１４が形成される。
次いで、図９に示すように、マスク層８８１がＳｉ3Ｎ4からなる層であれば、たとえばＣＦ4をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより、主面８１１に形成されたマスク層８８１を全て除去する。図１０は、マスク層８８１を全て除去したときの基板８１の状態を斜視図として示したものである。図１０に示すように、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の凹部８１４が、基板８１の主面８１１が窪むように形成される。参考に、基板８１における半導体装置Ａ１０の基板１に相当する範囲を、図１０に二点鎖線で示す。
次いで、図１１に示すように、凹部８１４を含む基板８１に絶縁層８１５を形成する。絶縁層８１５が、半導体装置Ａ１０の絶縁層１５に相当する。本実施形態においては、絶縁層８１５はＳｉＯ2からなり、その厚さは１〜２μｍである。絶縁層８１５は、主面８１１に加え、凹部８１４を構成する底面８１４ａおよび連絡面８１４ｂを熱酸化法により酸化させることで形成される。
次いで、凹部８１４を含む基板８１に導電層８２を形成する。導電層８２を形成する工程では、バリア層８２１およびシード層８２２を形成する工程と、めっき層８２３を形成する工程とを含む。
まず、図１２に示すように、基板８１にバリア層８２１およびシード層８２２をそれぞれ形成する。バリア層８２１およびシード層８２２の形成範囲は、絶縁層８１５の形成範囲と同一である。先に、絶縁層８１５に接するバリア層８２１を形成し、その後、バリア層８２１に接するシード層８２２を形成する。バリア層８２１およびシード層８２２は、ともにスパッタリング法により形成される。本実施形態においては、バリア層８２１はＴｉからなり、その厚さは１０〜３０ｎｍである。また、本実施形態においては、シード層８２２はＣｕからなり、その厚さは２００〜３００ｎｍである。
次いで、フォトリソグラフィにより、基板８１に導電層８２を形成するためのパターニングを行う。図１３に示すように、基板８１に第１レジスト層８８２を形成した後、第１レジスト層８８２に対して露光・現像を行う。第１レジスト層８８２の形成範囲は、絶縁層８１５の形成範囲と同一である。第１レジスト層８８２は、レジストをたとえばスプレー塗布することにより形成される。本実施形態においては、該レジストはポジ型レジストであるため、露光された第１レジスト層８８２の部分が、現像に用いられる現像液によって除去される。
次いで、図１４に示すように、基板８１にめっき層８２３を形成した後、基板８１に形成された第１レジスト層８８２を全て除去する。めっき層８２３は、第１レジスト層８８２が現像により除去された部分、すなわちシード層８２２が露出した部分に形成される。めっき層８２３は、電解めっきにより形成される。本実施形態においては、めっき層８２３はＣｕからなり、その厚さは３〜１０μｍである。
次いで、底面８１４ａに形成された導電層８２に包囲層８３３を形成する。包囲層８３３が、半導体装置Ａ１０の包囲層３３に相当する。本実施形態においては、フォトリソグラフィにより、底面８１４ａに形成された導電層８２に包囲層８３３を形成するためのパターニングを行う。図１５に示すように、基板８１に第２レジスト層８８３を形成した後、第２レジスト層８８３に対して露光・現像を行う。第２レジスト層８８３の形成範囲、材質および形成方法は、いずれも第１レジスト層８８２と同一である。
次いで、図１６に示すように、底面８１４ａに形成された導電層８２に包囲層８３３を形成した後、基板８１に形成された第２レジスト層８８３を全て除去する。本実施形態においては、基板８１に形成されたシード層８２２を活用した電着法によって、第２レジスト層８８３から露出しためっき層８２３に、たとえばポリイミド樹脂を析出させる（電着ポリイミド）ことで包囲層８３３が形成される。また、本実施形態においては、包囲層８３３の厚さは０．３〜５μｍである。なお、包囲層８３３の材質は、電気絶縁性を有し、かつ熱に強い材料であればポリイミド樹脂以外であってもよい。
図１７Ａに示すように、基板８１に形成された第２レジスト層８８３を全て除去したとき、底面８１４ａに形成された導電層８２に、開口部８３３ａを有する包囲層８３３が現れる。本実施形態においては、包囲層８３３の平面視形状は枠状で、開口部８３３ａの平面視形状は矩形状である。また、図１７Ｂに示すように、包囲層８３３が底面８１４ａに形成された導電層８２を完全に覆い、さらに底面８１４ａの一部を覆った状態であってもよい。
次いで、開口部８３３ａ内に接合材８３２を配置する。接合材８３２が、半導体装置Ａ１０の接合層３２に相当する。本実施形態においては、フォトリソグラフィにより、開口部８３３ａ内に接合材８３２を配置するためのパターニングを行う。図１８に示すように、基板８１に第３レジスト層８８４を形成した後、第３レジスト層８８４に対して露光・現像を行う。第３レジスト層８８４の形成範囲、材質および形成方法は、いずれも第１レジスト層８８２と同一である。
次いで、図１９に示すように、開口部８３３ａ内に接合材８３２を配置した後、基板８１に形成された第３レジスト層８８４を全て除去する。接合材８３２は導電性を有する。本実施形態においては、接合材８３２は、基板８１に形成されたシード層８２２を活用した電解めっきによって、第３レジスト層８８４から露出しためっき層８２３に析出したＳｎを含む合金からなる。該合金として具体的には、Ｓｎ―Ｓｂ系合金、またはＳｎ―Ａｇ系合金などの鉛フリーはんだである。該工程により、開口部８３３ａ内に接合材８３２が配置される。
次いで、主面８１１に形成された導電層８２に導通する複数の柱状導電体８２４を形成する。柱状導電体８２４が、半導体装置Ａ１０の端子２４の柱状部２４１に相当する。本実施形態においては、フォトリソグラフィにより、複数の柱状導電体８２４を形成するためのパターニングを行う。図２０に示すように、基板８１に第４レジスト層８８５を形成した後、第４レジスト層８８５に対して露光・現像を行う。露光・現像により、第４レジスト層８８５に複数の貫通孔８８５ａが形成される。貫通孔８８５ａの形状は円柱である。貫通孔８８５ａからめっき層８２３が露出する。なお、第４レジスト層８８５の形成範囲、材質および形成方法は、いずれも第１レジスト層８８２と同一である。
次いで、図２１に示すように、複数の柱状導電体８２４を形成した後、基板８１に形成された第４レジスト層８８５を全て除去する。本実施形態においては、基板８１に形成されたシード層８２２を活用した電解めっきによって、貫通孔８８５ａから露出しためっき層８２３に、たとえばＣｕを析出させて貫通孔８８５ａ内に該Ｃｕを埋設させることで複数の柱状導電体８２４が形成される。
次いで、図２２に示すように、めっき層８２３に覆われていないバリア層８２１およびシード層８２２を全て除去する。バリア層８２１およびシード層８２２は、たとえばウェットエッチングにより除去される。バリア層８２１およびシード層８２２が除去された部分から絶縁層８１５が露出する。このとき、めっき層８２３、接合材８３２および柱状導電体８２４についても、バリア層８２１およびシード層８２２の層厚に相当する厚さの分だけ該ウェットエッチングにより除去される。ここで、本実施形態を説明する図２〜図５および図２２〜２６においては、理解の便宜上、該工程によって接合材８３２（接合層３２）、包囲層８３３（包囲層３３）または柱状導電体８２４（柱状部２４１）によって覆われためっき層８２３（めっき層２０３）の部位に生じる段差を、模式的に比率を拡大して示している。該工程を経た導電層８２が、半導体装置Ａ１０の導電層２０に相当する。
次いで、図２３に示すように、凹部８１４に収容されるように半導体素子８３１を底面８１４ａに搭載する。半導体素子８３１が、半導体装置Ａ１０の半導体素子３１に相当する。半導体素子８３１の搭載はＦＣＢにより行う。半導体素子８３１にフラックス（図示略）を塗布した後、たとえばフリップチップボンダ（図示略）を用いて半導体素子８３１を接合材８３２上に仮付けする。このとき、接合材８３２は、底面８１４ａに形成された導電層８２と半導体素子８３１との間に介在した状態となる。そして、リフローにより接合材８３２を溶融させた後に、冷却により接合材８３２を固化させる。この過程を経ることで、半導体素子８３１が底面８１４ａに搭載される。
半導体素子８３１を底面８１４ａに搭載する工程において、接合材８３２をリフローにより溶融させたときの状態を図２４に示す。半導体素子８３１の下面には、たとえばＣｕからなる電極バンプ８３１ａが形成されている。溶融されて液相状態となった接合材８３２は、その上端が電極バンプ８３１ａに、その下端が導電層８２のめっき層８２３にそれぞれ接触している。この状態において、半導体素子８３１に所定の搭載位置に対して第１方向ＸのずれΔｌが生じているものとする。このとき、接合材８３２が開口部８３３ａの側面に接触し、接合材８３２の表面張力に起因した反力が接合材８３２に作用する。該反力は、図２４に示す矢印の方向に作用する。該反力によって液相状態の接合材８３２にずれΔｌが小さくなるような変形が生じることから、半導体素子８３１の搭載位置が自動修復されるセルフアライメント効果が得られる。
次いで、図２５に示すように、基板８１に半導体素子８３１を覆う封止樹脂８４を形成する。封止樹脂８４が、半導体装置Ａ１０の封止樹脂４に相当する。封止樹脂８４は、基板８１に形成された凹部８１４を充填し、かつ複数の柱状導電体８２４および半導体素子８３１を完全に覆うように形成する。封止樹脂８４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。
次いで、図２６に示すように、封止樹脂８４の上部を研削し、複数の柱状導電体８２４の上端を封止樹脂８４から露出させる。このとき、封止樹脂８４の上面が樹脂主面８４１となり、複数の柱状導電体８２４の上端はそれぞれ、樹脂主面８４１と面一となる。その後、樹脂主面８４１から露出した複数の柱状導電体８２４のそれぞれに接するパッド層８２５を形成する。パッド層８２５が、半導体装置Ａ１０の端子２４のパッド部２４２に相当する。本実施形態においては、パッド層８２５は、無電解めっきによりＮｉめっき層、Ｐｂめっき層およびＡｕめっき層の順に各めっき層を析出させることで形成される。
次いで、図２７に示すように、基板８１を第１方向Ｘおよび第２方向Ｙに配置された切断線ＣＬに沿って切断（ダイシング）することで、半導体素子８３１ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより行う。前記個片が半導体装置Ａ１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。
次に、半導体装置Ａ１０の作用効果について説明する。
本実施形態によれば、半導体装置Ａ１０において、半導体素子３１と導電層２０との間に介在する接合層３２を囲む包囲層３３が、導電層２０に形成されている。このような構成をとることで、基板８１（基板１と等質）への半導体素子８３１（半導体素子３１と等質）の搭載において、リフローにより溶融し液相状態となった接合材８３２（接合層３２と等質）が、包囲層８３３（包囲層３３と等質）から図２４に示す矢印の方向に接合材８３２の表面張力に起因した反力を受ける。該反力によって、液相状態の接合材８３２に前記矢印の方向に変形が生じることから、半導体素子８３１の搭載位置が自動修復されるセルフアライメント効果が得られる。このとき、接合材８３２に対するリフローは１回のみでよい。したがって、比較的濡れ性が低い鉛フリーはんだからなる接合材８３２を用いて半導体素子８３１を基板８１に搭載する場合であっても、十分なセルフアライメント効果を効率的に得ることが可能となる。
また、本実施形態によれば、図２、図３および図４に示すように、柱状部２４１を有した端子２４を形成することで、基板１の主面１１に対して封止樹脂４が突出した形態となっている。ここで、凹部１４は、半導体装置Ａ１０の製造などの都合上、その形状が制限されやすく、条件によっては凹部１４内に搭載される半導体素子３１が主面１１から突出することがある。このような場合であっても、半導体素子３１の設計変更を行わずに半導体素子３１を封止樹脂４によって完全に覆い、半導体装置Ａ１０のパッケージを適切に行うことができる。
半導体装置Ａ１０の製造において、電着法（電着ポリイミド）により包囲層８３３の形成を行うことで、塗布による手法よりもより精度よく包囲層８３３を導電層８２に形成することができる。よって、基板８１の底面８１４ａにおいて、めっき層８２３に覆われた導電層８２を逸脱して、その周辺のシード層８２２までも広範に覆った包囲層８３３によって、不要なバリア層８２１およびシード層８２２の除去を阻害されることが回避される。
本発明にかかる半導体装置は、先述した実施の形態に限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。
Ａ１０：半導体装置
１：基板
１１：主面
１２：裏面
１３：側面
１４：凹部
１４１：底面
１４２：連絡面
１４２ａ：第１連絡面
１４２ｂ：第２連絡面
１５：絶縁層
２０：導電層
２０１：バリア層
２０２：シード層
２０３：めっき層
２１：主面導電部
２２：連絡面導電部
２３：底面導電部
２４：端子
２４１：柱状部
２４２：パッド部
３１：半導体素子
３１１：電極バンプ
３２：接合層
３３：包囲層
３３１：内縁
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
８１：基板
８１１：主面
８１２：裏面
８１４：凹部
８１４ａ：底面
８１４ｂ：連絡面
８１５：絶縁層
８２：導電層
８２１：バリア層
８２２：シード層
８２３：めっき層
８２４：柱状導電体
８２５：パッド層
８３１：半導体素子
８３１ａ：電極バンプ
８３２：接合材
８３３：包囲層
８３３ａ：開口部
８４：封止樹脂
８４１：樹脂主面
８８１：マスク層
８８２：第１レジスト層
８８３：第２レジスト層
８８４：第３レジスト層
８８５：第４レジスト層
８８５ａ：貫通孔
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
Δｌ：ずれ
ＣＬ：切断線
１：基板
１１：主面
１２：裏面
１３：側面
１４：凹部
１４１：底面
１４２：連絡面
１４２ａ：第１連絡面
１４２ｂ：第２連絡面
１５：絶縁層
２０：導電層
２０１：バリア層
２０２：シード層
２０３：めっき層
２１：主面導電部
２２：連絡面導電部
２３：底面導電部
２４：端子
２４１：柱状部
２４２：パッド部
３１：半導体素子
３１１：電極バンプ
３２：接合層
３３：包囲層
３３１：内縁
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
８１：基板
８１１：主面
８１２：裏面
８１４：凹部
８１４ａ：底面
８１４ｂ：連絡面
８１５：絶縁層
８２：導電層
８２１：バリア層
８２２：シード層
８２３：めっき層
８２４：柱状導電体
８２５：パッド層
８３１：半導体素子
８３１ａ：電極バンプ
８３２：接合材
８３３：包囲層
８３３ａ：開口部
８４：封止樹脂
８４１：樹脂主面
８８１：マスク層
８８２：第１レジスト層
８８３：第２レジスト層
８８４：第３レジスト層
８８５：第４レジスト層
８８５ａ：貫通孔
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
Δｌ：ずれ
ＣＬ：切断線
Claims (38)
- 半導体素子と、
主面を有し、かつ半導体材料からなる基板と、
前記半導体素子に導通し、かつ前記基板に形成された導電層と、
前記半導体素子と前記導電層との間に介在する接合層と、
前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、
前記基板には、前記半導体素子を搭載する底面と、前記主面および前記底面につながる連絡面と、を有し、かつ前記主面から窪む凹部が形成され、
平面視において前記接合層を囲む包囲層が前記導電層に形成されていることを特徴とする半導体装置。 - 前記包囲層の平面視形状は枠状であり、かつ前記包囲層の内縁に前記接合層が接している、請求項１に記載の半導体装置。
- 前記包囲層の厚さは、０．３〜５μｍである、請求項１または２に記載の半導体装置。
- 前記包囲層は、電気絶縁性を有した有機化合物からなる、請求項１ないし３のいずれかに記載の半導体装置。
- 前記包囲層は、ポリイミド樹脂からなる、請求項４に記載の半導体装置。
- 前記接合層は、Ｓｎを含む合金からなる、請求項１ないし５のいずれかに記載の半導体装置。
- 前記導電層は、互いに積層されたシード層およびめっき層を有し、前記シード層は、前記基板と前記めっき層との間に介在している、請求項１ないし６のいずれかに記載の半導体装置。
- 前記めっき層の厚さは、前記シード層の厚さよりも厚い、請求項７に記載の半導体装置。
- 前記シード層および前記めっき層は、ともにＣｕからなる、請求項８に記載の半導体装置。
- 前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記底面導電部に前記半導体素子が搭載されている、請求項１ないし９のいずれかに記載の半導体装置。
- 前記主面導電部に導通し、かつ前記封止樹脂から露出している柱状部を有する複数の端子をさらに備える、請求項１０に記載の半導体装置。
- 前記柱状部は、Ｃｕからなる、請求項１１に記載の半導体装置。
- 前記複数の端子は、前記封止樹脂から露出している前記柱状部の部位に形成されたパッド部をさらに有する、請求項１１または１２に記載の半導体装置。
- 前記連絡面は、前記基板の厚さ方向に対して直角である第１方向に離間した一対の第１連絡面と、前記基板の厚さ方向および前記第１方向のいずれに対して直角である第２方向に離間した一対の第２連絡面と、を含む、請求項１ないし１３のいずれかに記載の半導体装置。
- 前記一対の第１連絡面および前記一対の第２連絡面の前記底面に対するそれぞれの傾斜角は、いずれも同一である、請求項１４に記載の半導体装置。
- 前記底面は、前記基板の厚さ方向に対して直交している、請求項１ないし１５のいずれかに記載の半導体装置。
- 前記半導体材料は、単結晶材料である、請求項１ないし１６のいずれかに記載の半導体装置。
- 前記半導体材料は、Ｓｉである、請求項１７に記載の半導体装置。
- 前記主面は、（１００）面である、請求項１８に記載の半導体装置。
- 前記主面、前記底面および前記連絡面に形成された絶縁層をさらに備え、前記絶縁層は前記基板と前記導電層との間に介在している、請求項１ないし１９のいずれかに記載の半導体装置。
- 前記絶縁層は、ＳｉＯ2からなる、請求項２０に記載の半導体装置。
- 前記導電層は、バリア層を有し、前記バリア層に前記絶縁層が接している、請求項２０または２１に記載の半導体装置。
- 前記バリア層は、Ｔｉからなる、請求項２２に記載の半導体装置。
- 主面を有した半導体材料からなる基板に、底面と前記主面および前記底面につながる連絡面とを有した凹部を、前記主面から窪むように前記基板に形成する工程と、
前記凹部を含む前記基板に導電層を形成する工程と、
前記底面に形成された導電層に開口部を有する包囲層を形成する工程と、
前記凹部に収容されるように半導体素子を前記底面に搭載する工程と、
前記半導体素子を覆う封止樹脂を形成する工程と、を備え、
前記半導体素子を搭載する工程では、前記底面に形成された前記導電層と前記半導体素子との間に介在し、かつ前記開口部内に配置された導電性を有する接合材を溶融させた後に固化させることで、前記半導体素子が前記底面に搭載されることを特徴とする半導体装置の製造方法。 - 前記包囲層を形成する工程では、電着法によって前記包囲層が形成される、請求項２４に記載の半導体装置の製造方法。
- 前記包囲層を形成する工程では、前記電着法によって前記包囲層を形成する工程の前に、フォトリソグラフィによりパターニングを行う工程を含む、請求項２５に記載の半導体装置の製造方法。
- 前記接合材は、電解めっきによって析出されたＳｎを含む合金からなる、請求項２４ないし２６のいずれかに記載の半導体装置の製造方法。
- 前記基板に前記凹部を形成する工程では、異方性エッチングにより前記凹部が形成される、請求項２４ないし２７のいずれかに記載の半導体装置の製造方法。
- 前記半導体材料は、単結晶材料である、請求項２８に記載の半導体装置の製造方法。
- 前記半導体材料は、Ｓｉである、請求項２９に記載の半導体装置の製造方法。
- 前記主面は、（１００）面である、請求項３０に記載の半導体装置の製造方法。
- 前記導電層を形成する工程の前に、前記凹部を含む前記基板に絶縁層を形成する工程をさらに備える、請求項２４ないし３１のいずれかに記載の半導体装置の製造方法。
- 前記絶縁層を形成する工程では、熱酸化法により前記絶縁層が形成される、請求項３２に記載の半導体装置の製造方法。
- 前記導電層を形成する工程では、スパッタリング法によりバリア層およびシード層を形成する工程と、電解めっきによりめっき層を形成する工程と、を含む、請求項３２または３４に記載の半導体装置の製造方法。
- 前記半導体素子を搭載する工程の前に、前記主面に形成された導電層に導通する複数の柱状導電体を形成する工程をさらに備える、請求項２４ないし３４のいずれかに記載の半導体装置の製造方法。
- 前記複数の柱状導電体を形成する工程では、電解めっきにより前記複数の柱状導電体が形成される、請求項３５に記載の半導体装置の製造方法。
- 前記封止樹脂を形成する工程の後に、前記複数の柱状導電体のそれぞれに接するパッド層を形成する工程をさらに備える、請求項３５または３６に記載の半導体装置の製造方法。
- 前記パッド層を形成する工程では、無電解めっきにより前記パッド層が形成される、請求項３７に記載の半導体装置の製造方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019102573A (ja) * | 2017-11-30 | 2019-06-24 | ローム株式会社 | 半導体装置およびその製造方法 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48112955U (ja) * | 1972-03-29 | 1973-12-24 | ||
| JPS5416669A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Method of manufacturing hybrid integrated circuit device |
| JPH05144815A (ja) * | 1991-11-25 | 1993-06-11 | Ibiden Co Ltd | バンプを有する電子部品搭載用基板 |
| JPH06295938A (ja) * | 1993-04-07 | 1994-10-21 | Sharp Corp | 半導体装置の実装方法 |
| JP2001257310A (ja) * | 2000-03-09 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法およびその試験方法 |
| JP2002170906A (ja) * | 2000-12-04 | 2002-06-14 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2002270860A (ja) * | 2000-12-06 | 2002-09-20 | Ibiden Co Ltd | Ｉｃチップ実装用基板 |
| JP2002344120A (ja) * | 2001-05-14 | 2002-11-29 | Nippon Mektron Ltd | 可撓性回路基板及びその製造法 |
| JP2003133699A (ja) * | 2001-10-24 | 2003-05-09 | Nippon Mektron Ltd | 回路基板の表面保護層の形成法 |
| JP2007184438A (ja) * | 2006-01-10 | 2007-07-19 | Casio Comput Co Ltd | 半導体装置 |
| JP2009267149A (ja) * | 2008-04-25 | 2009-11-12 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| JP2009289868A (ja) * | 2008-05-28 | 2009-12-10 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
| US20120104623A1 (en) * | 2010-10-28 | 2012-05-03 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Stepped Interposer for Stacking and Electrically Connecting Semiconductor Die |
| JP2014209091A (ja) * | 2013-03-25 | 2014-11-06 | ローム株式会社 | 半導体装置 |
-
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Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS48112955U (ja) * | 1972-03-29 | 1973-12-24 | ||
| JPS5416669A (en) * | 1977-07-07 | 1979-02-07 | Mitsubishi Electric Corp | Method of manufacturing hybrid integrated circuit device |
| JPH05144815A (ja) * | 1991-11-25 | 1993-06-11 | Ibiden Co Ltd | バンプを有する電子部品搭載用基板 |
| JPH06295938A (ja) * | 1993-04-07 | 1994-10-21 | Sharp Corp | 半導体装置の実装方法 |
| JP2001257310A (ja) * | 2000-03-09 | 2001-09-21 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法およびその試験方法 |
| JP2002170906A (ja) * | 2000-12-04 | 2002-06-14 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2002270860A (ja) * | 2000-12-06 | 2002-09-20 | Ibiden Co Ltd | Ｉｃチップ実装用基板 |
| JP2002344120A (ja) * | 2001-05-14 | 2002-11-29 | Nippon Mektron Ltd | 可撓性回路基板及びその製造法 |
| JP2003133699A (ja) * | 2001-10-24 | 2003-05-09 | Nippon Mektron Ltd | 回路基板の表面保護層の形成法 |
| JP2007184438A (ja) * | 2006-01-10 | 2007-07-19 | Casio Comput Co Ltd | 半導体装置 |
| JP2009267149A (ja) * | 2008-04-25 | 2009-11-12 | Dainippon Printing Co Ltd | 部品内蔵配線板、部品内蔵配線板の製造方法 |
| JP2009289868A (ja) * | 2008-05-28 | 2009-12-10 | Kyocer Slc Technologies Corp | 配線基板およびその製造方法 |
| US20120104623A1 (en) * | 2010-10-28 | 2012-05-03 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Stepped Interposer for Stacking and Electrically Connecting Semiconductor Die |
| JP2014209091A (ja) * | 2013-03-25 | 2014-11-06 | ローム株式会社 | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019102573A (ja) * | 2017-11-30 | 2019-06-24 | ローム株式会社 | 半導体装置およびその製造方法 |
| JP7001445B2 (ja) | 2017-11-30 | 2022-01-19 | ローム株式会社 | 半導体装置およびその製造方法 |
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