JP2017017268A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 装置の大型化を回避しつつ、ホール素子の感度の向上を図ることが可能な半導体装置を提供すること。【解決手段】 半導体素子３１と、主面１１を有し、かつ半導体材料からなる基板１と、半導体素子３１に導通し、かつ基板１に形成された導電層２０と、半導体素子３１を覆う封止樹脂４と、を備える半導体装置Ａ１０であって、基板１には、半導体素子３１を搭載する底面１４１と、底面１４１につながる連絡面１４２と、を有し、かつ主面１１から窪む凹部１４が形成され、連絡面１４２は、主面１１につながる第１連絡面１４２ａと、底面１４１につながる第２連絡面１４２ｂと、を含み、第１連絡面１４２ａおよび第２連絡面１４２ｂは、ともに底面１４１に対して傾斜し、第２連絡面１４２ｂの底面１４１に対する傾斜角が、第１連絡面１４２ａの底面１４１に対する傾斜角よりも大である。【選択図】 図２

Description

本発明は、微細加工されたシリコン基板に、半導体素子として特にホール素子を搭載した半導体装置およびその製造方法に関する。

近年、ＬＳＩ製造技術を応用することで、シリコン基板を微細加工し、該シリコン基板に各種半導体素子を搭載した、いわゆるマイクロマシン（ＭＥＭＳ：Micro Electro Mechanical Systems）が普及しつつある。前記マイクロマシンの製造にあたっては、シリコン基板の微細加工手法として、アルカリ溶液を用いたウェットエッチングによる異方性エッチングが適用されている。前記異方性エッチングにより、シリコン基板に微細な凹部を精度良く形成することができ、該凹部内に各種半導体素子が搭載される。

ここで、特許文献１に、リードフレームにホール素子を搭載した樹脂パッケージからなる半導体装置が開示されている。該半導体装置は、ホール素子の搭載位置を従来技術に対してリードフレームを挟んで反対側にすることで、パッケージの厚さを変更することなく、該半導体装置の外部に配置された磁石とホール素子の感磁面との間の距離が従来技術よりも短く設定されている。前記距離を短く設定することで、ホール素子の磁束変化に対する感度（ホール出力電圧）が向上する。

前記マイクロマシンに半導体素子としてホール素子を搭載した場合、前記ホール素子の磁束変化に対する感度の向上を図るため、前記凹部の深さをより深くすることで前記距離を短く設定する必要がある。前記ホール素子は前記凹部の底面に搭載され、前記マイクロマシンが各種電子機器の回路基板に表面実装された際、前記底面に近接して前記マイクロマシンの外部に磁石が配置されるからである。このとき、前記異方性エッチングによって前記凹部の形成を行った場合、前記ホール素子を搭載するために前記底面の面積を一定以上確保する必要がある。前記底面の面積を一定以上確保すると、前記凹部の側面が前記底面に対して傾斜していることから前記凹部の平面投影面積が拡大し、前記マイクロマシンが大型化するという課題がある。

特開２００２−３６８３０４号公報

本発明は上記事情に鑑み、装置の大型化を回避しつつ、ホール素子の感度の向上を図ることが可能な半導体装置を提供することをその課題とする。

本発明の第１の側面によって提供される半導体装置は、半導体素子と、主面を有し、かつ半導体材料からなる基板と、前記半導体素子に導通し、かつ前記基板に形成された導電層と、前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、前記基板には、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面とを有し、かつ前記主面から窪む凹部が形成され、前記連絡面は、前記主面につながる第１連絡面と、前記底面につながる第２連絡面と、を含み、前記第１連絡面および前記第２連絡面は、ともに前記底面に対して傾斜し、前記第２連絡面の前記底面に対する傾斜角が、前記第１連絡面の前記底面に対する傾斜角よりも大であることを特徴としている。

本発明の好ましい実施の形態においては、前記底面の平面視形状は矩形状であり、複数の前記第１連絡面および複数の前記第２連絡面がそれぞれ、前記底面の四辺に沿って形成されている。

本発明の好ましい実施の形態においては、複数の前記第１連絡面の前記底面に対する傾斜角はいずれも同一であり、複数の前記第２連絡面の前記底面に対する傾斜角はいずれも同一である。

本発明の好ましい実施の形態においては、前記第２連絡面の高さは、前記第１連絡面の高さよりも低い。

本発明の好ましい実施の形態においては、前記連絡面は、前記第１連絡面および前記第２連絡面が互いにつながる境界部をさらに含み、前記基板の厚さ方向において、前記半導体素子の上面は、前記境界部に対して前記主面寄りに位置している。

本発明の好ましい実施の形態においては、前記底面は、前記基板の厚さ方向に対して直交している。

本発明の好ましい実施の形態においては、前記半導体材料は、単結晶材料である。

本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。

本発明の好ましい実施の形態においては、前記主面は、（１００）面である。

本発明の好ましい実施の形態においては、前記第１連絡面の前記底面に対する傾斜角は、５４．７４°である。

本発明の好ましい実施の形態においては、前記主面、前記底面および前記連絡面に形成された絶縁層をさらに備え、前記絶縁層は、前記基板と前記導電層との間に介在している。

本発明の好ましい実施の形態においては、前記絶縁層は、ＳｉＯ₂からなる。

本発明の好ましい実施の形態においては、前記導電層は、互いに積層されたバリア層、シード層およびめっき層を有し、これらのうち前記バリア層が、前記基板から最も近い位置に形成され、前記シード層は、前記バリア層と前記めっき層との間に介在している。

本発明の好ましい実施の形態においては、前記バリア層は、Ｔｉからなる。

本発明の好ましい実施の形態においては、前記めっき層の厚さは、前記シード層の厚さよりも厚い。

本発明の好ましい実施の形態においては、前記シード層および前記めっき層は、ともにＣｕからなる。

本発明の好ましい実施の形態においては、前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記底面導電部に前記半導体素子が搭載されている。

本発明の好ましい実施の形態においては、前記主面導電部に導通しているパッド部を有する複数の端子をさらに備える。

本発明の好ましい実施の形態においては、前記パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。

本発明の好ましい実施の形態においては、前記主面導電部が前記封止樹脂から露出し、前記パッド部が前記主面導電部に接して形成されている。

本発明の好ましい実施の形態においては、前記連絡面導電部における前記めっき層の厚さは、３０〜３５μｍである。

本発明の好ましい実施の形態においては、前記端子は、前記主面導電部と前記パッド部との間に介在し、かつ前記封止樹脂から露出している柱状部をさらに有する。

本発明の好ましい実施の形態においては、前記柱状部は、Ｃｕからなる。

本発明の好ましい実施の形態においては、前記連絡面導電部における前記めっき層の厚さは、３〜１０μｍである。

本発明の好ましい実施の形態においては、前記半導体素子は、ホール素子である。

本発明の好ましい実施の形態においては、前記半導体素子と前記導電層との間に介在する接合層をさらに備える。

本発明の好ましい実施の形態においては、前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる。

本発明の第２の側面によって提供される半導体装置の製造方法は、主面を有した半導体材料からなる基板に、底面と前記底面および前記主面につながる連絡面とを有した凹部を、前記主面から窪むように前記基板に形成する工程と、前記凹部を含む前記基板に導電層を形成する工程と、前記凹部に収容されるように半導体素子を前記底面に搭載する工程と、前記半導体素子を覆う封止樹脂を形成する工程と、を備え、前記凹部を形成する工程では、中間面と前記中間面および前記主面につながる第１連絡面とを有した第１凹部を形成する工程と、前記底面と前記底面および前記第１連絡面につながる第２連絡面とを有した第２凹部を形成する工程と、を含み、前記第１凹部は異方性エッチングにより形成され、前記第２凹部は等方性エッチングにより形成されることを特徴としている。

本発明の好ましい実施の形態においては、前記異方性エッチングは、ウェットエッチングである。

本発明の好ましい実施の形態においては、前記等方性エッチングは、反応性イオンエッチングである。

本発明の好ましい実施の形態においては、前記半導体材料は、単結晶材料である。

本発明の好ましい実施の形態においては、前記半導体材料は、Ｓｉである。

本発明の好ましい実施の形態においては、前記主面は、（１００）面である。

本発明の好ましい実施の形態においては、前記導電層を形成する工程の前に、前記凹部を含む前記基板に絶縁層を形成する工程をさらに備える。

本発明の好ましい実施の形態においては、前記絶縁層を形成する工程では、熱酸化法により前記絶縁層が形成される。

本発明の好ましい実施の形態においては、前記導電層を形成する工程では、スパッタリング法によりバリア層およびシード層を形成する工程と、電解めっきによりめっき層を形成する工程と、を含む。

本発明の好ましい実施の形態においては、前記封止樹脂を形成する工程の後に、前記主面に形成された前記導電層に導通する複数のパッド層を形成する工程をさらに備える。

本発明の好ましい実施の形態においては、前記複数のパッド層を形成する工程では、無電解めっきにより前記複数のパッド層が形成される。

前記複数のパッド層を形成する工程では、前記主面に形成された前記導電層が露出するまで前記封止樹脂を研削した後、前記主面に形成された前記導電層に接して前記複数のパッド層が形成される。

本発明の好ましい実施の形態においては、前記封止樹脂を形成する工程の前に、前記主面に形成された前記導電層に接する複数の柱状導電体を形成する工程をさらに備える。

本発明の好ましい実施の形態においては、前記複数の柱状導電体を形成する工程では、電解めっきにより前記複数の柱状導電体が形成される。

本発明の好ましい実施の形態においては、前記複数のパッド層を形成する工程では、前記複数の柱状導電体が露出するまで前記封止樹脂を研削した後、前記複数の柱状導電体のそれぞれに接して前記パッド層が複数形成される。

本発明の好ましい実施の形態においては、前記半導体素子を搭載する工程の前に、前記半導体素子を搭載するための接合層を前記導電層に形成する工程をさらに備える。

本発明の好ましい実施の形態においては、前記接合層を形成する工程では、電解めっきにより前記接合層が形成される。

本発明によれば、前記半導体装置の前記基板に形成された前記凹部は、前記半導体素子（ホール素子）を搭載する前記底面と、前記底面および前記主面につながる前記連絡面を有する。前記連絡面は、前記主面につながり、かつ前記底面に対して傾斜している前記第１連絡面と、前記底面につながり、かつ前記底面に対して傾斜している前記第２連絡面とを含む。そして、前記底面に対する前記第２連絡面の傾斜角が、前記底面に対する前記第１連絡面の傾斜角よりも大である。このような構成をとることで、前記底面の面積を一定以上確保の上、前記半導体装置の大型化を回避しつつ、前記連絡面の高さをより高く、すなわち前記凹部の深さをより深くすることができる。よって、前記半導体装置の外部に配置された磁石と、ホール素子の感磁面との間の距離を短く設定できるため、前記ホール素子の磁束変化に対する感度が向上する。したがって、前記半導体装置の大型化を回避しつつ、前記ホール素子の感度の向上を図ることが可能となる。

本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

本発明の第１実施形態にかかる半導体装置を示す要部平面図である（絶縁層および封止樹脂を省略）。 図１のＩＩ−ＩＩ線に沿う断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う断面図である。 図３に対して半導体素子、接合層および封止樹脂を省略した断面図である。 図２の部分拡大図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１１に示す工程を経たときの基板の状態を示す斜視図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 図１の半導体装置の製造方法にかかる工程を示す断面図である。 本発明の第２実施形態にかかる半導体装置を示す要部平面図である（絶縁層および封止樹脂を省略）。 図２４のＸＸＶ−ＸＸＶ線に沿う断面図である。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。 図２６に対して半導体素子、接合層および封止樹脂を省略した断面図である。 図２４の半導体装置の製造方法にかかる工程を示す断面図である。 図２４の半導体装置の製造方法にかかる工程を示す断面図である。 図２４の半導体装置の製造方法にかかる工程を示す断面図である。 図２４の半導体装置の製造方法にかかる工程を示す断面図である。

本発明にかかる半導体装置の実施の形態について、添付図面に基づいて説明する。

〔第１実施形態〕
図１〜図５に基づき、本発明の実施形態にかかる半導体装置Ａ１０について説明する。説明の便宜上、平面図の左右方向を第１方向Ｘ、第１方向Ｘに対して直角である平面図の上下方向を第２方向Ｙとそれぞれ定義する。第１方向Ｘおよび第２方向Ｙは、ともに半導体装置Ａ１０（または後述する基板１）の厚さ方向Ｚに対して直角である。

図１は、半導体装置Ａ１０を示す要部平面図である。図２は、図１のＩＩ−ＩＩ線（一点鎖線）に沿う断面図である。図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面図である。図４は、図３に対して後述する半導体素子３１、接合層３２および封止樹脂４を省略した断面図である。図５は、図２の部分拡大図である。なお、図１は、理解の便宜上、後述する絶縁層１５および封止樹脂４を省略している。また、図４は、省略した半導体素子３１、接合層３２および封止樹脂４を想像線（二点鎖線）で示している。

本実施形態の半導体装置Ａ１０は、基板１、絶縁層１５、導電層２０、複数の端子２４、半導体素子３１、接合層３２および封止樹脂４を備えている。本実施形態においては、半導体装置Ａ１０は、各種電子機器の回路基板に表面実装される形式の磁気センサである。本実施形態においては、半導体装置Ａ１０は平面視（基板１の厚さ方向Ｚ視）矩形状である。

基板１は、半導体素子３１を搭載し、半導体装置Ａ１０の基礎となる部材である。基板１は、単結晶材料である半導体材料からなり、本実施形態においては、Ｓｉの単結晶材料である。図１に示すように、基板１は平面視矩形状である。基板１は、主面１１、裏面１２、側面１３および凹部１４を有する。

主面１１は、図２および図３に示す基板１の上面である。主面１１に複数の端子２４が形成されているため、主面１１は半導体装置Ａ１０を各種電子機器の回路基板に実装する際に利用される面である。裏面１２は、図２および図３に示す基板１の下面である。半導体装置Ａ１０が実装された際、裏面１２は上方を向く。図２および図３に示すように、主面１１および裏面１２は、ともに基板１の厚さ方向Ｚに対して直交している。主面１１および裏面１２は、基板１の厚さ方向Ｚにおいて互いに反対側を向いている。主面１１および裏面１２は、ともに平たんである。本実施形態においては、主面１１は（１００）面である。また、本実施形態においては、基板１には、主面１１から窪む凹部１４が形成されている。凹部１４が形成されていることにより、図１に示すように、平面視において主面１１は凹部１４を囲む枠状となっている。

図２および図３に示すように、側面１３は、主面１１と裏面１２との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。本実施形態においては、側面１３は、いずれも主面１１および裏面１２に直交している。また、側面１３はいずれも平たんである。

図１、図２および図３に示すように、凹部１４は、主面１１から窪むように形成された、半導体素子３１を搭載する部位である。凹部１４は、基板１の厚さ方向Ｚにおいて基板１を貫通していない。凹部１４は、底面１４１および連絡面１４２を有する。底面１４１は、半導体素子３１を搭載する面である。本実施形態においては、底面１４１は平面視形状は矩形状である。底面１４１は、基板１の厚さ方向Ｚに対して直交し、かつ平たんである。

図１、図２および図３に示すように、連絡面１４２は、底面１４１および主面１１につながる面である。基板１の厚さ方向Ｚにおいて、連絡面１４２の下端が底面１４１につながり、連絡面１４２の上端が主面１１につながっている。本実施形態においては、連絡面１４２は、主面１１につながる第１連絡面１４２ａと、底面１４１につながる第２連絡面１４２ｂとを含む。第１連絡面１４２ａおよび第２連絡面１４２ｂは、後述する境界部１４２ｃにおいて互いにつながっている。第１連絡面１４２ａおよび第２連絡面１４２ｂは、ともに底面１４１に対して傾斜している。図１に示すように、第１連絡面１４２ａおよび第２連絡面１４２ｂは、それぞれ４つずつの複数面からなる。複数の第１連絡面１４２ａおよび複数の第２連絡面１４２ｂがそれぞれ、底面１４１の四辺に沿って形成されている。複数の第１連絡面１４２ａの底面１４１に対する傾斜角はいずれも同一であり、その角度は５４．７４°である。また、複数の第２連絡面１４２ｂの底面１４１に対する傾斜角はいずれも同一であり、その角度は７５°〜８５°の範囲のいずれかである。したがって、本実施形態においては、第２連絡面１４２ｂの底面１４１に対する傾斜角が、第１連絡面１４２ａの底面１４１に対する傾斜角よりも大である。また、図２および図３に示すように、本実施形態においては、第２連絡面１４２ｂの高さは、第１連絡面１４２ａの高さよりも低い。

図１、図２および図３に示すように、境界部１４２ｃは、第１連絡面１４２ａの下端と第２連絡面１４２ｂの上端が交差することによって形成された屈曲部であり、連絡面１４２に含まれる部位である。したがって、本実施形態においては、連絡面１４２は、主面１１および底面１４１に挟まれた不連続面となっている。境界部１４２ｃがなす平面視形状は、底面１４１と同様な矩形状である。

絶縁層１５は、図２、図３および図５に示すように、基板１の主面１１、底面１４１および連絡面１４２の全体を覆うように形成された、電気絶縁性を有する被膜である。絶縁層１５は、基板１と導電層２０との間に介在している。本実施形態においては、絶縁層１５はＳｉＯ₂からなる。また、本実施形態においては、絶縁層１５の厚さは１〜２μｍである。基板１は半導体材料であり、かつ図１に示すように、導電層２０は基板１に形成されることから、基板１において導電層２０が形成される部位は電気絶縁性を確保する必要がある。

導電層２０は、複数の端子２４とともに、半導体装置Ａ１０と各種電子機器の回路基板との導電経路を構成する部材である。図１に示すように、導電層２０は、基板１の主面１１、底面１４１および連絡面１４２に形成されている。図２、図３および図５に示すように、導電層２０は接合層３２を介して半導体素子３１に導通している。

図２および図５に示すように、導電層２０は絶縁層１５に接して形成され、互いに積層されたバリア層２０１、シード層２０２およびめっき層２０３を有する。図５に示すように、絶縁層１５に接しているバリア層２０１が、基板１から最も近い位置に形成されている。また、シード層２０２は、バリア層２０１とめっき層２０３との間に介在している。本実施形態においては、バリア層２０１はＴｉからなり、その厚さは１０〜３０ｎｍである。後述するとおりシード層２０２およびめっき層２０３がともにＣｕであることから、バリア層２０１は絶縁層１５へのＣｕ拡散防止のために形成される。本実施形態においては、シード層２０２およびめっき層２０３は、ともにＣｕからなる。シード層２０２の厚さは、２００〜３００ｎｍである。また、めっき層２０３の厚さは、後述する主面導電部２１において２０〜２５μｍ、後述する連絡面導電部２２および底面導電部２３において３０〜３５μｍである。したがって、めっき層２０３の厚さは、シード層２０２の厚さよりも厚い。

導電層２０は、主面導電部２１、連絡面導電部２２および底面導電部２３を含む。

図１に示すように、主面導電部２１は、主面１１に形成された平面視矩形状の部位である。本実施形態においては、主面導電部２１は、主面１１と第１連絡面１４２ａとの交線を跨いで形成されている。主面導電部２１は、底面１４１寄りの端部において連絡面導電部２２とつながっている。また、図２および図４に示すように、本実施形態においては、主面導電部２１の上面は封止樹脂４から露出し、該露出部分に複数の端子２４が形成されている。

図１および図４に示すように、連絡面導電部２２は、複数の連絡面１４２のうち、第１方向Ｘに離間した一対の第１連絡面１４２ａおよび第２連絡面１４２ｂに形成された平面視帯状の部位である。第１連絡面１４２ａに形成された連絡面導電部２２は、その上端が第２方向Ｙにおいて半導体素子３１から離間する方向に傾斜している。また、第２連絡面１４２ｂに形成された連絡面導電部２２は、第２方向Ｙの位置は基板１の厚さ方向Ｚにわたって一定、すなわち第１方向Ｘに平行である。また、図２に示すように、基板１の厚さ方向Ｚにおいて、連絡面導電部２２の下端が底面導電部２３につながり、連絡面導電部２２の上端が主面導電部２１につながっている。

図１に示すように、底面導電部２３は、底面１４１に形成された平面視矩形状の部位である。図１および図４に示すように、本実施形態においては、底面導電部２３は、底面１４１と連絡面導電部２２が形成されていない第１連絡面１４２ａとの交線に沿って、底面１４１の内側に向かって延出している。底面導電部２３は、連絡面導電部２２が形成された第１連絡面１４２ａ寄りの端部において、連絡面導電部２２とつながっている。また、図２および図３に示すように、底面導電部２３に半導体素子３１が搭載されている。

複数の端子２４は、半導体装置Ａ１０を各種電子機器の回路基板に実装するために用いられる部材である。複数の端子２４は、いずれも主面導電部２１につながっている。複数の端子２４は、導電層２０および接合層３２を介して半導体素子３１に導通している。本実施形態においては、複数の端子２４はそれぞれ、パッド部２４１を有する。

図１〜図４に示すように、パッド部２４１は、主面導電部２１に導通している平面視矩形状の部位である。本実施形態においては、パッド部２４１は、封止樹脂４から露出した主面導電部２１の部分に接して形成されている。パッド部２４１は、平面視において主面導電部２１と、封止樹脂４の一部と重なっている。また、本実施形態においては、パッド部２４１は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる。

なお、図１に示す導電層２０および複数の端子２４の配置形態は一例であり、実際の半導体装置Ａ１０の配置形態はこれに限定されない。

半導体素子３１は、図１、図２および図３に示すように、底面１４１に形成された底面導電部２３に接合層３２を介して搭載されている。本実施形態においては、半導体素子３１はホール素子である。ホール素子によって、半導体装置Ａ１０が磁気センサとしての機能を果たす。また、本実施形態においては、前記ホール素子はＧａＡｓ型ホール素子である。ＧａＡｓ型ホール素子は、磁束の変化に対するホール電圧の直線性に優れるとともに、温度変化の影響を受けにくいという利点を有する。図２および図３に示す半導体素子３１の下面に、半導体装置Ａ１０の外部に配置された磁石に起因した磁束変化を検出する感磁面（図示略）が形成されている。半導体素子３１は、素子上面３１１および電極バンプ３１２を有する。

素子上面３１１は、図２および図３に示す半導体素子３１の上面である。本実施形態においては、基板１の厚さ方向Ｚにおいて、素子上面３１１は、連絡面１４２の境界部１４２ｃに対して主面１１寄りに位置している。また、図５に示すように、電極バンプ３１２は、半導体素子３１の下面に形成された、平面視矩形状（図示略）の部位である。電極バンプ３１２は、たとえばＣｕからなる。電極バンプ３１２に接合層３２が接している。

接合層３２は、図２、図３および図５に示すように、半導体素子３１の電極バンプ３１２と導電層２０の底面導電部２３との間に介在する、導電性を有した部材である。本実施形態においては、接合層３２は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる。該合金層として具体的には、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。接合層３２により、半導体素子３１は底面導電部２３に固着によって搭載され、かつ半導体素子３１と底面導電部２３との導通が確保される。

封止樹脂４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。図２および図３に示すように、封止樹脂４は凹部１４内に充填され、かつ平面視において主面導電部２１が形成された部位を除いた主面１１を覆っている。あわせて、封止樹脂４は半導体素子３１を覆っている。封止樹脂４は、樹脂主面４１および樹脂側面４３を有する。樹脂主面４１および樹脂側面４３は、半導体装置Ａ１０においていずれも露出した面である。

図２および図３に示すように、樹脂主面４１は主面１１と同一方向を向く面である。樹脂主面４１は平たんである。樹脂主面４１は、主面導電部２１の上面と面一である。また、樹脂側面４３は樹脂主面４１と絶縁層１５との間に挟まれた、第１方向Ｘ、または第２方向Ｙの外側を向く４つの面である。樹脂側面４３は、いずれも平たんである。本実施形態においては、樹脂側面４３はそれぞれ、基板１の側面１３と面一である。

次に、図６〜図２３に基づき、半導体装置Ａ１０の製造方法の一例について説明する。図６〜図２３のうち、図１２および図２３を除く図は、半導体装置Ａ１０の製造方法にかかる工程を示す断面図である。該断面は、図２に示す断面と同一である。図１２は、図１１に示す工程を経たときの後述する基板８１の状態を示す斜視図である。図２３は、半導体装置Ａ１０の製造方法にかかる工程を示す平面図である。

最初に、図６に示すように基板８１を用意する。基板８１は、半導体装置Ａ１０の基板１の集合体である。基板８１は、単結晶材料である半導体材料からなり、本実施形態においてはＳｉの単結晶材料である。基板８１は、主面８１１、裏面８１２および第１マスク層８８１を有する。主面８１１は、図６の上方を向く面である。裏面８１２は、図６の下方を向く面である。主面８１１および裏面８１２は、基板８１の厚さ方向Ｚにおいて互いに反対側を向いている。主面８１１および裏面８１２は、ともに平たんである。本実施形態においては、主面８１１は（１００）面である。第１マスク層８８１は、主面８１１に形成された、たとえばＳｉ₃Ｎ₄からなる層である。第１マスク層８８１は、プラズマＣＶＤ法により形成される。

次いで、図７に示すように、第１マスク層８８１に対してフォトリソグラフィによりパターニングを行った後、ドライエッチングの代表例である反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により、第１マスク層８８１を部分的に除去する。このとき、第１マスク層８８１がＳｉ₃Ｎ₄からなる層であれば、たとえばＣＦ₄をエッチングガスとする。これにより、第１マスク層８８１には、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の第１開口部８８１ａが形成される。複数の第１開口部８８１ａは、いずれも平面視矩形状（図示略）である。なお、図７は、ある一つの第１開口部８８１ａの断面を示している。

次いで、図８〜図１１に示すように、主面８１１から窪むように、基板８１に凹部８１４を形成する。凹部８１４が、半導体装置Ａ１０の凹部１４に相当する。凹部８１４は、主面８１１に対して平行である平面視矩形状の底面８１６と、底面８１６につながる連絡面８１７とを有する。本実施形態においては、連絡面８１７は、底面８１６の四辺に沿って形成された面で、主面８１１につながる第１連絡面８１７ａと、底面８１６につながる第２連絡面８１７ｂとを含む。凹部８１４を形成する工程では、中間面８１８と中間面８１８および主面８１１につながる第１連絡面８１７ａとを有した第１凹部８１４ａを形成する工程と、底面８１６と底面８１６および第１連絡面８１７ａにつながる第２連絡面８１７ｂを有した第２凹部８１４ｂを形成する工程とを含む。

まず、図８に示すように、主面８１１から窪むように、基板８１に第１凹部８１４ａを形成する。第１凹部８１４ａは、異方性エッチングにより形成される。本実施形態においては、該異方性エッチングは、アルカリ溶液を用いたウェットエッチングである。前記アルカリ溶液は、たとえばＫＯＨ（水酸化カリウム）溶液、またはＴＭＡＨ（水酸化テトラメチルアンモニウム）溶液である。該工程により、第１マスク層８８１に形成された複数の第１開口部８８１ａのそれぞれにおいて、中間面８１８および第１連絡面８１７ａを有した第１凹部８１４ａが形成される。中間面８１８は、主面８１１に対して平行である平面視矩形状の面である。第１連絡面８１７ａは、中間面８１８の四辺に沿って形成された４つの面である。本実施形態においては、主面８１１を（１００）面としているため、複数の第１連絡面８１７ａはいずれも（１１１）面からなる。したがって、複数の第１連絡面８１７ａは中間面８１８に対して傾斜し、その傾斜角はいずれも５４．７４°で同一である。

次いで、図９に示すように、主面８１１に形成された第１マスク層８８１を全て除去した後、第１凹部８１４ａを含む基板１に第２マスク層８８２を形成する。第１マスク層８８１がＳｉ₃Ｎ₄からなる層であれば、たとえばＣＦ₄をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより第１マスク層８８１を除去する。本実施形態においては、第２マスク層８８２は第１マスク層８８１と同じくＳｉ₃Ｎ₄からなり、その形成方法も第１マスク層８８１と同じくプラズマＣＶＤ法である。第２マスク層８８２は、主面８１１、中間面８１８および第１連絡面８１７ａに形成される。第２マスク層８８２を形成した後、図７と同様に、第２マスク層８８２対してフォトリソグラフィによりパターニングを行った後、ＣＦ₄をエッチングガスとした反応性イオンエッチングにより、中間面８１８に形成された第２マスク層８８２を部分的に除去する。該工程により、第２マスク層８８２に、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の第２開口部８８２ａが形成される。複数の第２開口部８８２ａは、いずれも平面視矩形状（図示略）である。

次いで、図１０に示すように、中間面８１８から窪むように基板８１に第２凹部８１４ｂを形成する。第２凹部８１４ｂは、等方性エッチングにより形成される。本実施形態においては、該等方性エッチングは、反応性イオンエッチングである。この場合、たとえばＳＦ₆ガスからプラズマによりＦラジカルを生成させることで、該等方性エッチングを行うことができる。前記反応性イオンエッチング以外に、ＸｅＦ₂ガスを用いたドライエッチングによっても該等方性エッチングを行うことができる。該工程により、第２マスク層８８２に形成された複数の第２開口部８８２ａのそれぞれにおいて、底面８１６および第２連絡面８１７ｂを有した第２凹部８１４ｂが形成される。底面８１６の面積は、中間面８１８の面積よりも小である。また、第２連絡面８１７ｂは、底面８１６の四辺に沿って形成された４つの面である。複数の第２連絡面８１７ｂは、底面８１６に対して傾斜し、その傾斜角はいずれも同一である。該傾斜角は、７５〜８５°の範囲のいずれかである。このとき、第１連絡面８１７ａおよび第２連絡面８１７ｂの交差部によって、４つの辺からなる境界部８１７ｃが形成される。境界部８１７ｃがなす平面視形状およびその大きさは、中間面８１８と略同一である。

次いで、図１１に示すように、図９と同様にたとえばＣＦ₄をエッチングガスとした反応性イオンエッチング、または加熱リン酸溶液を用いたウェットエッチングにより、主面８１１および第１連絡面８１７ａに形成された第２マスク層８８２を全て除去する。図１２は、第２マスク層８８２を全て除去したときの基板８１の状態を斜視図として示したものである。図１２に示すように、第１方向Ｘおよび第２方向Ｙのそれぞれに離間した複数の凹部８１４が、基板８１の主面８１１が窪むように形成される。参考に、基板８１における半導体装置Ａ１０の基板１に相当する範囲を、図１２に二点鎖線で示す。

次いで、図１３に示すように、凹部８１４を含む基板８１に絶縁層８１５を形成する。絶縁層８１５が、半導体装置Ａ１０の絶縁層１５に相当する。本実施形態においては、絶縁層８１５はＳｉＯ₂からなり、その厚さは１〜２μｍである。絶縁層８１５は、主面８１１に加え、凹部８１４を構成する底面８１６と、第１連絡面８１７ａおよび第２連絡面８１７ｂを含む連絡面８１７とを、熱酸化法により酸化させることで形成される。

次いで、凹部８１４を含む基板８１に導電層８２を形成する。導電層８２を形成する工程では、バリア層８２１およびシード層８２２を形成する工程と、めっき層８２３を形成する工程とを含む。

まず、図１４に示すように、基板８１にバリア層８２１およびシード層８２２をそれぞれ形成する。バリア層８２１およびシード層８２２の形成範囲は、絶縁層８１５の形成範囲と同一である。先に、絶縁層８１５に接するバリア層８２１を形成し、その後、バリア層８２１に接するシード層８２２を形成する。バリア層８２１およびシード層８２２は、ともにスパッタリング法により形成される。本実施形態においては、バリア層８２１はＴｉからなり、その厚さは１０〜３０ｎｍである。また、本実施形態においては、シード層８２２はＣｕからなり、その厚さは２００〜３００ｎｍである。

次いで、フォトリソグラフィにより、基板８１に導電層８２を形成するためのパターニングを行う。図１５に示すように、基板８１に第１レジスト層８８３を形成した後、第１レジスト層８８３に対して露光・現像を行う。第１レジスト層８８３の形成範囲は、絶縁層８１５の形成範囲と同一である。第１レジスト層８８３は、レジストをたとえばスプレー塗布することにより形成される。本実施形態においては、該レジストはポジ型レジストであるため、露光された第１レジスト層８８３の部分が、現像に用いられる現像液によって除去される。

次いで、図１６に示すように、基板８１にめっき層８２３を形成した後、基板８１に形成された第１レジスト層８８３を全て除去する。めっき層８２３は、第１レジスト層８８３が現像により除去された部分、すなわちシード層８２２が露出した部分に形成される。めっき層８２３は、電解めっきにより形成される。本実施形態においては、めっき層８２３はＣｕからなり、その厚さは３０〜３５μｍである。

次いで、後述する半導体素子８３１を搭載するための接合層８３２を、導電層８２に形成する。接合層８３２が、半導体装置Ａ１０の接合層３２に相当する。本実施形態においては、フォトリソグラフィにより、底面８１６に形成された導電層８２に接合層８３２を形成するためのパターニングを行う。図１７に示すように、基板８１に第２レジスト層８８４を形成した後、第２レジスト層８８４に対して露光・現像を行う。第２レジスト層８８４の形成範囲、材質および形成方法は、いずれも第１レジスト層８８３と同一である。

次いで、図１８に示すように、底面８１６に形成された導電層８２に接合層８３２を形成した後、基板８１に形成された第２レジスト層８８４を全て除去する。接合層８３２は、互いに積層されたＮｉ層およびＳｎを含む合金層からなり、導電性を有する。本実施形態においては、接合層８３２は、基板８１に形成されたシード層８２２を活用した電解めっきによって形成される。電解めっきにより、第２レジスト層８８４から露出しためっき層８２３にＮｉめっき層を析出させた後、Ｓｎを含む合金めっき層を析出させることで、接合層８３２が形成される。該合金めっき層として具体的には、Ｓｎ−Ｓｂ系合金、またはＳｎ−Ａｇ系合金などの鉛フリーはんだである。該工程により、導電層２０に接合層８３２が形成される。

次いで、図１９に示すように、めっき層８２３に覆われていないバリア層８２１およびシード層８２２を全て除去する。バリア層８２１およびシード層８２２は、たとえばウェットエッチングにより除去される。バリア層８２１およびシード層８２２が除去された部分から絶縁層８１５が露出する。このとき、めっき層８２３および接合層８３２についても、バリア層８２１およびシード層８２２の層厚に相当する厚さの分だけ該ウェットエッチングにより除去される。ここで、本実施形態を説明する図２〜図５および図１９〜２２においては、理解の便宜上、該工程によって接合層８３２（接合層３２）によって覆われためっき層８２３（めっき層２０３）の部位に生じる段差を、模式的に比率を拡大して示している。該工程を経た導電層８２が、半導体装置Ａ１０の導電層２０に相当する。

次いで、図２０に示すように、凹部８１４に収容されるように半導体素子８３１を底面８１６に搭載する。半導体素子８３１が、半導体装置Ａ１０の半導体素子３１に相当する。半導体素子８３１の搭載は、ＦＣＢ（Flip Chip Bonding）により行う。半導体素子８３１にフラックス（図示略）を塗布した後、たとえばフリップチップボンダ（図示略）を用いて半導体素子８３１を接合層８３２上に仮付けする。このとき、半導体素子８３１の図２０に示す上面である素子上面８３１ａは、基板８１の厚さ方向Ｚにおいて、連絡面８１７の境界部８１７ｃに対して主面８１１寄りに位置している。前記フリップチップボンダが、凹部８１４に干渉しないようにするためである。また、接合層８３２は、底面８１６に形成された導電層８２と、半導体素子８３１の図２０に示す下面に形成された電極バンプ（図示略）との間に介在した状態となる。そして、リフローにより接合層８３２を溶融させた後に、冷却により接合層８３２を固化させる。この過程を経ることで、半導体素子８３１が底面８１６に搭載される。

次いで、図２１に示すように、基板８１に半導体素子８３１を覆う封止樹脂８４を形成する。封止樹脂８４が、半導体装置Ａ１０の封止樹脂４に相当する。封止樹脂８４は、基板８１に形成された凹部８１４を充填し、かつ導電層８２および半導体素子８３１を完全に覆うように形成する。封止樹脂８４は、たとえば電気絶縁性を有する黒色のエポキシ樹脂からなる。

次いで、図２２に示すように、主面８１１に形成された導電層８２の上面が露出するまで、封止樹脂８４の上部を研削する。このとき、封止樹脂８４のみならず主面８１１に形成された導電層８２も研削され、研削された導電層８２の厚さは２０〜２５μｍとなる。該工程により、封止樹脂８４の上面が樹脂主面８４１となり、主面８１１に形成された導電層８２の上面と面一となる。その後、主面８１１に形成された導電層８２に導通する複数のパッド層８２４を形成する。パッド層８２４が、半導体装置Ａ１０の端子２４のパッド部２４１に相当する。複数のパッド層８２４は、無電解めっきによりＮｉめっき層、Ｐｂめっき層およびＡｕめっき層の順に各めっき層を析出させることで形成される。本実施形態においては、複数のパッド層８２４は、樹脂主面８４１から露出した主面８１１に形成された導電層８２に接して形成される。

次いで、図２３に示すように、基板８１を第１方向Ｘおよび第２方向Ｙに配置された切断線ＣＬに沿って切断（ダイシング）することで、半導体素子８３１ごとの個片に分割する。切断にあたっては、たとえばプラズマダイシングにより行う。前記個片が半導体装置Ａ１０となる。以上の工程を経ることにより、半導体装置Ａ１０が製造される。

次に、半導体装置Ａ１０の作用効果について説明する。

本実施形態によれば、半導体装置Ａ１０の基板１に形成された凹部１４は、半導体素子３１（ホール素子）を搭載する底面１４１と、底面１４１と主面１１とをつなぐ連絡面１４２を有する。連絡面１４２は、主面１１につながり、かつ底面１４１に対して傾斜している第１連絡面１４２ａと、底面１４１につながり、かつ底面１４１に対して傾斜している第２連絡面１４２ｂとを含む。そして、底面１４１に対する第２連絡面１４２ｂの傾斜角が、底面１４１に対する第１連絡面１４２ａの傾斜角よりも大である。このような構成をとることで、底面１４１の面積を一定以上確保の上、半導体装置Ａ１０の大型化を回避しつつ、連絡面１４２の高さをより高く、すなわち凹部１４の深さをより深くすることができる。よって、半導体装置Ａ１０の外部に配置された磁石と、ホール素子の感磁面との間の距離を短く設定できるため、前記ホール素子の磁束変化に対する感度が向上する。したがって、半導体装置Ａ１０の大型化を回避しつつ、ホール素子の感度の向上を図ることが可能となる。

このような凹部１４は、アルカリ溶液を用いたウェットエッチングによる異方性エッチングによって底面１４１に対して傾斜角５４．７４°の第１連絡面１４２ａを形成した後に、反応性イオンエッチングによる等方性エッチングによって底面１４１に対して傾斜角７５〜８５°の第２連絡面１４２ｂを形成することで得ることができる。第２連絡面１４２ｂは、底面１４１に対して略直交した面である。したがって、半導体装置Ａ１０の製造において、第１凹部８１４ａの中間面８１８の面積が底面８１６（底面１４１）の面積と略同一となった時点で異方性エッチングを終了すれば、半導体装置Ａ１０の大型化を招くことなく、その後の等方性エッチングによって凹部８１４（凹部１４）の深さをより深くすることができる。

また、半導体装置Ａ１０の主面導電部２１は封止樹脂４から露出し、端子２４のパッド部２４１が導電層２０に接して形成されている。このような構成とすることで、後述する本発明の第２実施形態にかかる半導体装置Ａ２０に対し、端子２４は後述する柱状部２４２を有していないことから半導体装置Ａ１０の高さをより低くすることができる。半導体装置Ａ１０の製造条件において、特に凹部１４の形状が一意的に設定された状態であれば、このような構成は好適である。

連絡面導電部２２におけるめっき層２０３の厚さは、３０〜３５μｍであり、比較的厚く設定されている。このような構成とすることで、パッド部２４１が接する主面導電部２１の面積がより広く確保されることから、より表面積が拡大されたパッド部２４１を無電解めっきによって形成することができる。したがって、半導体装置Ａ１０の放熱性をより向上させることが可能である。

図２４〜図３１は、本発明の他の実施の形態を示している。なお、これらの図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略することとする。

〔第２実施形態〕
図２４〜図２７に基づき、本発明の第２実施形態にかかる半導体装置Ａ２０について説明する。

図２４は、半導体装置Ａ２０を示す要部平面図である。図２５は、図２４のＸＸＶ−ＸＸＶ線（一点鎖線）に沿う断面図である。図２６は、図２４のＸＸＶＩ−ＸＸＶＩ線に沿う断面図である。図２７は、図２６に対して半導体素子３１、接合層３２および封止樹脂４を省略した断面図である。なお、図２４は、理解の便宜上、絶縁層１５および封止樹脂４を省略している。また、図２７は、省略した半導体素子３１、接合層３２および封止樹脂４を想像線（二点鎖線）で示している。本実施形態においては、半導体装置Ａ２０は平面視矩形状である。

本実施形態の半導体装置Ａ２０は、導電層２０のめっき層２０３の厚さと、端子２４の構造と、封止樹脂４の樹脂側面４３の高さとが、先述した半導体装置Ａ１０と異なる。

図２５に示すように、めっき層２０３の厚さは、半導体装置Ａ１０のめっき層２０３の厚さよりも薄い。半導体装置Ａ２０のめっき層２０３の厚さは、主面導電部２１、連絡面導電部２２および底面導電部２３の全ての導電層２０において３〜１０μｍである。

図２４、図２５および図２７に示すように、端子２４はパッド部２４１および柱状部２４２を有する。パッド部２４１の材質は、半導体装置Ａ１０のパッド部２４１と同一である。本実施形態においては、パッド部２４１の大きさは、半導体装置Ａ１０のパッド部２４１よりも小さい。柱状部２４２は、主面導電部２１とパッド部２４１との間に介在し、かつその上端が封止樹脂４から露出している。柱状部２４２の前記上端において、パッド部２４１に接している。また、柱状部２４２の下端において、主面導電部２１に接している。柱状部２４２は導電性を有し、たとえばＣｕからなる。したがって、柱状部２４２により導電層２０とパッド部２４１は互いに導通している。柱状部２４２の形状は円柱で、柱状部２４２の側面は封止樹脂４に覆われている。

図２５および図２７に示すように、端子２４が柱状部２４２を有することから、樹脂側面４３の高さは、半導体装置Ａ１０の樹脂側面４３よりも高い。

次に、図２８〜図３１に基づき、半導体装置Ａ２０の製造方法の一例のうち、半導体装置Ａ１０と異なる点について説明する。図２８〜図３１は、半導体装置Ａ２０の製造方法にかかる工程を示す断面図である。

基板８１を用意する工程から、底面８１６に形成された導電層８２に接合層８３２を形成する工程までは、図６〜図１８に示す半導体装置Ａ１０の製造方法の一例と同様である。このうち、図１５に示すフォトリソグラフィにより、基板８１に導電層８２を形成するためのパターニングを行う工程では、めっき層８２３の厚さが３〜１０μｍとなるように第１レジスト層８８３の厚さを調整する。

接合層８３２を形成した後、主面８１１に形成された導電層８２に接する複数の柱状導電体８２５を形成する。柱状導電体８２５が、半導体装置Ａ２０の端子２４の柱状部２４２に相当する。本実施形態においては、フォトリソグラフィにより、複数の柱状導電体８２５を形成するためのパターニングを行う。図２８に示すように、基板８１に第３レジスト層８８５を形成した後、第３レジスト層８８５に対して露光・現像を行う。露光・現像により、第３レジスト層８８５に複数の貫通孔８８５ａが形成される。貫通孔８８５ａの形状は円柱である。貫通孔８８５ａからめっき層８２３が露出する。なお、第３レジスト層８８５の形成範囲、材質および形成方法は、いずれも第１レジスト層８８３と同一である。

次いで、図２９に示すように、複数の柱状導電体８２５を形成した後、基板８１に形成された第３レジスト層８８５を全て除去する。本実施形態においては、基板８１に形成されたシード層８２２を活用した電解めっきによって、貫通孔８８５ａから露出しためっき層８２３に、たとえばＣｕを析出させて貫通孔８８５ａ内に該Ｃｕを埋設させることで複数の柱状導電体８２５が形成される。

次いで、めっき層８２３に覆われていないバリア層８２１およびシード層８２２を全て除去する工程は、図１９に示す半導体装置Ａ１０の製造方法の一例と同様である。ここで、本実施形態を説明する図２５〜図３１のうち、図２８および図２９を除く図は、該工程によって接合層８３２（接合層３２）および複数の柱状導電体８２５（柱状部２４２）によって覆われためっき層８２３（めっき層２０３）の部位に生じる段差を、模式的に比率を拡大して示している。

次いで、凹部８１４に収容されるように半導体素子８３１を底面８１６に搭載する工程は、図２０に示す半導体装置Ａ１０の製造方法の一例と同様である。

次いで、図３０に示すように、基板８１に半導体素子８３１を覆う封止樹脂８４を形成する。封止樹脂８４が、半導体装置Ａ２０の封止樹脂４に相当する。封止樹脂８４は、基板８１に形成された凹部８１４を充填し、かつ複数の柱状導電体８２５および半導体素子８３１を完全に覆うように形成する。

次いで、図３１に示すように、複数の柱状導電体８２５の上端が露出するまで、封止樹脂８４の上部を研削する。このとき、封止樹脂８４の上面が樹脂主面８４１となり、複数の柱状導電体８２５の上端はそれぞれ、樹脂主面８４１と面一となる。その後、主面８１１に形成された導電層８２に導通する複数のパッド層８２４を形成する。パッド層８２４が、半導体装置Ａ２０の端子２４のパッド部２４１に相当する。本実施形態においては、複数のパッド層８２４は、樹脂主面８４１から露出した複数の柱状導電体８２５のそれぞれに接して形成される。

次いで、基板８１を切断することで半導体素子８３１の個片に分割する工程は、図２３に示す半導体装置Ａ１０の製造方法の一例と同様である。前記個片が半導体装置Ａ２０となる。以上の工程を経ることにより、半導体装置Ａ２０が製造される。

本実施形態においても、半導体装置Ａ２０の大型化を回避しつつ、ホール素子（半導体素子３１）の感度の向上を図ることが可能となる。また、本実施形態によれば、図２５、図２６および図２７に示すように、柱状部２４２を有した端子２４を形成することで、半導体装置Ａ１０よりも基板１の主面１１に対して封止樹脂４が突出した形態となっている。ここで、凹部１４は、半導体装置Ａ１０の製造などの都合上、その形状が制限されやすく、条件によっては凹部１４内に搭載される半導体素子３１の素子上面３１１が、主面１１から突出することがある。このような場合であっても、半導体素子３１の設計変更を行わずに半導体素子３１を封止樹脂４によって完全に覆い、半導体装置Ａ２０のパッケージを適切に行うことができる。

本実施形態によれば、めっき層２０３の厚さを半導体装置Ａ１０に対して約１／１０とすることができるため、半導体装置Ａ２０の製造において、より均一な厚さのめっき層２０３を形成することができる。

本発明にかかる半導体装置は、先述した実施の形態に限定されるものではない。本発明にかかる半導体装置の各部の具体的な構成は、種々に設計変更自在である。

Ａ１０，Ａ２０：半導体装置
１：基板
１１：主面
１２：裏面
１３：側面
１４：凹部
１４１：底面
１４２：連絡面
１４２ａ：第１連絡面
１４２ｂ：第２連絡面
１４２ｃ：境界部
１５：絶縁層
２０：導電層
２０１：バリア層
２０２：シード層
２０３：めっき層
２１：主面導電部
２２：連絡面導電部
２３：底面導電部
２４：端子
２４１：パッド部
２４２：柱状部
３１：半導体素子
３１１：素子上面
３１２：電極バンプ
３２：接合層
４：封止樹脂
４１：樹脂主面
４３：樹脂側面
８１：基板
８１１：主面
８１２：裏面
８１４：凹部
８１４ａ：第１凹部
８１４ｂ：第２凹部
８１５：絶縁層
８１６：底面
８１７：連絡面
８１７ａ：第１連絡面
８１７ｂ：第２連絡面
８１７ｃ：境界部
８１８：中間面
８２：導電層
８２１：バリア層
８２２：シード層
８２３：めっき層
８２４：パッド層
８２５：柱状導電体
８３１：半導体素子
８３１ａ：素子上面
８３２：接合層
８４：封止樹脂
８４１：樹脂主面
８８１：第１マスク層
８８１ａ：第１開口部
８８２：第２マスク層
８８２ａ：第２開口部
８８３：第１レジスト層
８８４：第２レジスト層
８８５：第３レジスト層
８８５ａ：貫通孔
Ｘ：第１方向
Ｙ：第２方向
Ｚ：厚さ方向
ＣＬ：切断線

Claims (44)

1. 半導体素子と、
   主面を有し、かつ半導体材料からなる基板と、
   前記半導体素子に導通し、かつ前記基板に形成された導電層と、
   前記半導体素子を覆う封止樹脂と、を備える半導体装置であって、
   前記基板には、前記半導体素子を搭載する底面と、前記底面および前記主面につながる連絡面とを有し、かつ前記主面から窪む凹部が形成され、
   前記連絡面は、前記主面につながる第１連絡面と、前記底面につながる第２連絡面と、を含み、
   前記第１連絡面および前記第２連絡面は、ともに前記底面に対して傾斜し、
   前記第２連絡面の前記底面に対する傾斜角が、前記第１連絡面の前記底面に対する傾斜角よりも大であることを特徴とする半導体装置。
2. 前記底面の平面視形状は矩形状であり、複数の前記第１連絡面および複数の前記第２連絡面がそれぞれ、前記底面の四辺に沿って形成されている、請求項１に記載の半導体装置。
3. 複数の前記第１連絡面の前記底面に対する傾斜角はいずれも同一であり、複数の前記第２連絡面の前記底面に対する傾斜角はいずれも同一である、請求項２に記載の半導体装置。
4. 前記第２連絡面の高さは、前記第１連絡面の高さよりも低い、請求項１ないし３のいずれかに記載の半導体装置。
5. 前記連絡面は、前記第１連絡面および前記第２連絡面が互いにつながる境界部をさらに含み、前記基板の厚さ方向において、前記半導体素子の上面は、前記境界部に対して前記主面寄りに位置している、請求項４に記載の半導体装置。
6. 前記底面は、前記基板の厚さ方向に対して直交している、請求項１ないし５のいずれかに記載の半導体装置。
7. 前記半導体材料は、単結晶材料である、請求項１ないし６のいずれかに記載の半導体装置。
8. 前記半導体材料は、Ｓｉである、請求項７に記載の半導体装置。
9. 前記主面は、（１００）面である、請求項８に記載の半導体装置。
10. 前記第１連絡面の前記底面に対する傾斜角は、５４．７４°である、請求項９に記載の半導体装置。
11. 前記主面、前記底面および前記連絡面に形成された絶縁層をさらに備え、前記絶縁層は、前記基板と前記導電層との間に介在している、請求項１ないし１０のいずれかに記載の半導体装置。
12. 前記絶縁層は、ＳｉＯ₂からなる、請求項１１に記載の半導体装置。
13. 前記導電層は、互いに積層されたバリア層、シード層およびめっき層を有し、これらのうち前記バリア層が、前記基板から最も近い位置に形成され、前記シード層は、前記バリア層と前記めっき層との間に介在している、請求項１１または１２に記載の半導体装置。
14. 前記バリア層は、Ｔｉからなる、請求項１３に記載の半導体装置。
15. 前記めっき層の厚さは、前記シード層の厚さよりも厚い、請求項１３または１４に記載の半導体装置。
16. 前記シード層および前記めっき層は、ともにＣｕからなる、請求項１５に記載の半導体装置。
17. 前記導電層は、前記主面に形成された主面導電部と、前記連絡面に形成された連絡面導電部と、前記底面に形成された底面導電部と、を含み、前記底面導電部に前記半導体素子が搭載されている、請求項１３ないし１６のいずれかに記載の半導体装置。
18. 前記主面導電部に導通しているパッド部を有する複数の端子をさらに備える、請求項１７に記載の半導体装置。
19. 前記パッド部は、互いに積層されたＮｉ層、Ｐｄ層およびＡｕ層からなる、請求項１８に記載の半導体装置。
20. 前記主面導電部が前記封止樹脂から露出し、前記パッド部が前記主面導電部に接して形成されている、請求項１８または１９に記載の半導体装置。
21. 前記連絡面導電部における前記めっき層の厚さは、３０〜３５μｍである、請求項２０に記載の半導体装置。
22. 前記端子は、前記主面導電部と前記パッド部との間に介在し、かつ前記封止樹脂から露出している柱状部をさらに有する、請求項１８または１９に記載の半導体装置。
23. 前記柱状部は、Ｃｕからなる、請求項２２に記載の半導体装置。
24. 前記連絡面導電部における前記めっき層の厚さは、３〜１０μｍである、請求項２２または２３に記載の半導体装置。
25. 前記半導体素子は、ホール素子である、請求項１ないし２４のいずれかに記載の半導体装置。
26. 前記半導体素子と前記導電層との間に介在する接合層をさらに備える、請求項１ないし２５のいずれかに記載の半導体装置。
27. 前記接合層は、互いに積層されたＮｉ層およびＳｎを含む合金層からなる、請求項２６に記載の半導体装置。
28. 主面を有した半導体材料からなる基板に、底面と前記底面および前記主面につながる連絡面とを有した凹部を、前記主面から窪むように前記基板に形成する工程と、
    前記凹部を含む前記基板に導電層を形成する工程と、
    前記凹部に収容されるように半導体素子を前記底面に搭載する工程と、
    前記半導体素子を覆う封止樹脂を形成する工程と、を備え、
    前記凹部を形成する工程では、中間面と前記中間面および前記主面につながる第１連絡面とを有した第１凹部を形成する工程と、
    前記底面と前記底面および前記第１連絡面につながる第２連絡面とを有した第２凹部を形成する工程と、を含み、
    前記第１凹部は異方性エッチングにより形成され、前記第２凹部は等方性エッチングにより形成されることを特徴とする半導体装置の製造方法。
29. 前記異方性エッチングは、ウェットエッチングである、請求項２８に記載の半導体装置の製造方法。
30. 前記等方性エッチングは、反応性イオンエッチングである、請求項２８または２９に記載の半導体装置の製造方法。
31. 前記半導体材料は、単結晶材料である、請求項２８ないし３０のいずれかに記載の半導体装置の製造方法。
32. 前記半導体材料は、Ｓｉである、請求項３１に記載の半導体装置の製造方法。
33. 前記主面は、（１００）面である、請求項３２に記載の半導体装置の製造方法。
34. 前記導電層を形成する工程の前に、前記凹部を含む前記基板に絶縁層を形成する工程をさらに備える、請求項２８ないし３３のいずれかに記載の半導体装置の製造方法。
35. 前記絶縁層を形成する工程では、熱酸化法により前記絶縁層が形成される、請求項３４に記載の半導体装置の製造方法。
36. 前記導電層を形成する工程では、スパッタリング法によりバリア層およびシード層を形成する工程と、電解めっきによりめっき層を形成する工程と、を含む、請求項３４または３５に記載の半導体装置の製造方法。
37. 前記封止樹脂を形成する工程の後に、前記主面に形成された前記導電層に導通する複数のパッド層を形成する工程をさらに備える、請求項２８ないし３６のいずれかに記載の半導体装置の製造方法。
38. 前記複数のパッド層を形成する工程では、無電解めっきにより前記複数のパッド層が形成される、請求項３７に記載の半導体装置の製造方法。
39. 前記複数のパッド層を形成する工程では、前記主面に形成された前記導電層が露出するまで前記封止樹脂を研削した後、前記主面に形成された前記導電層に接して前記複数のパッド層が形成される、請求項３７または３８に記載の半導体装置の製造方法。
40. 前記封止樹脂を形成する工程の前に、前記主面に形成された前記導電層に接する複数の柱状導電体を形成する工程をさらに備える、請求項３７または３８に記載の半導体装置の製造方法。
41. 前記複数の柱状導電体を形成する工程では、電解めっきにより前記複数の柱状導電体が形成される、請求項４０に記載の半導体装置の製造方法。
42. 前記複数のパッド層を形成する工程では、前記複数の柱状導電体が露出するまで前記封止樹脂を研削した後、前記複数の柱状導電体のそれぞれに接して前記パッド層が複数形成される、請求項４０または４１に記載の半導体装置の製造方法。
43. 前記半導体素子を搭載する工程の前に、前記半導体素子を搭載するための接合層を前記導電層に形成する工程をさらに備える、請求項２８ないし４２のいずれかに記載の半導体装置の製造方法。
44. 前記接合層を形成する工程では、電解めっきにより前記接合層が形成される、請求項４３に記載の半導体装置の製造方法。

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