KR100722597B1 - 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지기판 - Google Patents

Abstract

본 발명은 더미 영역(dummy area)에 소정 형상의 구리 패턴을 형성함으로써, 전체 반도체 패키지 기판의 휨을 개선하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판에 관한 것이다.

본 발명에 따른 구리 패턴은 반도체 패키지 기판의 길이 방향으로 형성된 빔 영역과, 폭 방향으로 형성된 리브 영역으로 형성된 것을 기술적 특징으로 한다.

반도체 패키지 기판, 더미 영역, 솔더 레지스트, 빔, 리브

Description

구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판{Semiconductor package board having dummy area formed copper pattern}

도 1은 종래의 반도체 패키지 기판의 사시도이다.

도 2는 기존의 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.

도 3은 기존의 육각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.

도 4는 기존의 도트 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.

도 5는 본원발명의 빔 영역과 리브 영역으로 구성되는 구리패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판의 사시도이다.

도6a 및 6b는 기존의 육각형 모양의 구리패턴이 형성된 기판과, 본원발명에 따른 빔과 리브 영역이 형성된 구리패턴이 형성된 기판의 포스트 큐어링 과정의 시뮬레이션결과를 도시하는 도면이다.

도7은 상기 도6에 따른 결과를 그래프로 도시하는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

100, 200, 300, 400 : 반도체 패키지 기판

110, 210, 310, 410 : 패키지 영역

111, 211, 311, 411 : 반도체 소자 실장부

112, 112', 212, 312, 412 : 외층 회로패턴

120, 220, 320, 420 : 더미 영역

121, 221, 321 : 구리 패턴

430 : 빔 영역 440 : 리브 영역

본 발명은 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판에 관한 것으로, 보다 구체적으로는 BGA 제품군인 BOC 등의 제품의 더미 영역(dummy area)에 소정 형상의 구리 패턴을 형성함으로써, 전체 반도체 패키지 기판의 휨을 개선하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판에 관한 것이다.

최근 경박 단소화되는 반도체 패키지 기판의 추세에 맞추어 기판 조립 및 제 조 업체에서는 초정밀 실장 기술에 많은 관심을 기울이고 있다. 특히, 반도체 패키지 기판과 메인보드 사이에 전기적인 접합을 연결하는 솔더링(soldering) 공정에서 기판이 점점 얇아짐에 따라, 반도체 패키지 기판의 휨 개선의 중요성은 갈수록 증대되고 있다.

이러한 솔더링 구현에서 반도체 패키지 기판의 휨은 공정율 및 생산성에 많은 영향을 주고 있다. 게다가, 반도체 패키지 기판의 휨은 정도에 따라 솔더링 공정에서 솔더 볼(solder ball)이 반도체 패키지 기판의 솔더 볼 패드(solder ball pad)에 형성되지 않는 문제, 또는 반도체 소자 실장 시 반도체 소자와 반도체 패키지 기판에 형성된 솔더 볼이 접합되지 않는 문제 등이 발생하여 반도체 소자와 반도체 패키지 기판이 전기적으로 도통되지 않는 불량까지도 초래할 수 있는 중요한 문제가 발생할 수 있다.

도 1은 종래의 반도체 패키지 기판의 사시도를 도시한다.

도 1에 도시된 바와 같이, 종래의 반도체 패키지 기판(10)은 통상적으로 반도체 소자 실장부(11a) 및 외층 회로패턴(11b)을 포함하는 패키지 영역(11)과 패키지 영역(11)을 둘러싸고 있는 더미 영역(12)으로 구성되어 있다.

이러한 종래의 반도체 패키지 기판(10)은 패키지 영역(11)의 외층 회로패턴(11b)의 두께 또는 패키지 영역(11)과 더미 영역(12)의 솔더 레지스트층(solder resist layer)의 두께를 조절함으로써, 반도체 패키지 기판(10) 전체의 균형을 유지하는 것에 의해 상기 기판의 휨을 개선하려 하였다.

그러나, 종래의 반도체 패키지 기판(10)은 솔더 레지스트의 스크린 프린팅(screen printing) 공정의 편차가 크기 때문에, 반도체 패키지 기판(10)이 고밀도화, 고집적화 및 소형화되어 감에 따라 휨의 발생 정도가 커지는 문제점이 있었다. 이로 인하여, 종래의 반도체 패키지 기판(10)은 휨이 발생한 상태에서 솔더 레지스트 등이 경화되는 경우, 그 상태를 계속 유지하려는 성향이 더욱 강하게 되어, 평평한 상태의 반도체 패키지 기판(10)으로 재활용하기도 어렵게 되는 문제가 있었다.

더욱이, 내층의 코어로 사용되는 동박적층판의 두께가 60㎛ 이하로 얇아짐에 따라, 종래의 반도체 패키지 기판(10)은 휨 발생 정도가 높아지기 때문에, 패키지 영역(11)의 외층 회로패턴(11b)의 두께 또는 패키지 영역(11)과 더미 영역(12)의 솔더 레지스트층의 두께를 조절하여 반도체 패키지 기판(10)의 휨을 개선하기는 더욱 어려운 문제점도 있었다.

따라서, 이러한 문제점을 해소하기 위한 한 방법으로서, 상기 더미 영역(12)에 소정 형상의 구리패턴을 형성하도록 함으로서, 전체 반도체 회로기판의 휨을 개선할 수 있는 방법을 강구하게 되었다.

이는 인쇄회로기판의 더미 부분에 어느 정도의 강성을 구비할 수 있도록 하는 구리를 소정형상의 패턴으로 형성하도록 하는 것에 의해 폴리머 소재인 솔더 레지스트(SR)와 CCL의 팽창을 억제할 수 있도록 함으로서, 비선형거동 소재인 솔더 레지스트와 CCL이 유리점온도 이상에서 발생되는 매우 큰 열변형을 방지할 수 있도록 하는 것을 그 목적으로 한다.

이와 같은 소정형상의 구리패턴의 실시예가 도2 내지 도4에 도시된다.

도2는 사각형 모양의 구리패턴이 형성된 더미 영역을 구비한 반도체 패키지 회로기판의 사시도를 도시하고 있는 것으로, 도면을 참조하면, 사각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 회로기판(100)은 반도체 소장 실장부(111)와 외층 회로패턴(112)을 포함하는 패키지 영역(110), 및 패키지 영역(110)을 둘러싸고 사각형 모양의 구리 패턴(121)이 형성된 더미 영역(120)을 포함하여 이루어져 있다.

도3은 육각형 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 회로기판의 사시도를 도시하고, 도4는 다른 실시예로 도트 모양의 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 회로 기판의 사시도를 도시한다.

이렇게 형성된 종래의 반도체 패키지 회로 기판은 더미 영역에 소정 형상의 구리 패턴을 형성하도록 함으로서 전체 반도체 패키지 기판에 걸쳐 적절한 인장강도를 가지도록 하기 때문에, 외부에서 소정의 압력을 가해도 전체 반도체 패키지 회로기판이 잘 휘지 않고, 평평한 본래의 형태를 유지하도록 하는 장점이 있으며, 또한, 상술한 바와 같이 유리점 이상의 온도에서 발생하는 열변형에도 적절하게 대응할 수 있는 장점이 있다.

그러나, 도2 및 도3에 도시되어 있는 사각형 및 육각형 모양의 구리패턴의 경우, 미세한 구리선이 상기 모양을 형성하고 있는 바, 상기 회로기판의 폭 방향에서 발생하는 휨에 대해서는 어느 정도의 강성력을 구비하고 있으나, 도3에 도시되어 있는 바와 같이, 회로기판의 길이 방향의 휨의 변형력을 억제하기에는 강성력이 부족하여 그 변형력을 방지하기에는 무리가 있었다. 이와 같은 문제점은 도4에 도시되어 있는 도트 모양의 구리 패턴의 경우에도 적용되어 도면에서 도시되어 있는 바와 같은 회로기판의 길이 방향의 변형력에 적절히 대응할 수 있는 강성력을 상기 모양이 구비하고 있지 않음을 알 수 있다.

따라서, 상술한 바와 같은 문제점인 회로기판의 길이 방향의 변형력을 억제할 수 있을 정도의 강성력을 구비할 수 있는 형상의 구리 패턴을 더미 영역에 마련할 수 있는 방법을 강구할 필요가 발생하게 되었다.

본 발명은 상술한 문제점을 해결하기 위해 제안된 것으로서, 회로기판의 더미 영역(dummy area)에 소정 형상의 구리 패턴을 형성함으로써, 전체 반도체 패키지 기판의 휨을 개선할 수 있는 반도체 패키지 기판을 제공하기 위한 것이다.

상술한 바와 같은 문제를 해소하기 위해, 본원발명의 반도체 패키지 기판은 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역; 및 상기 패키지 영역을 둘러싸도록 마련되는 구리패턴이 형성된 더미 영역을 포함하여 구성되는 반도체 패키지 기판에 있어, 상기 구리패턴은 소정의 폭을 구비하여 상기 기판의 길이방향으로 형성되는 빔 영역; 및 소정의 폭을 구비하여 상기 기판의 폭방향으로 형성되는 리브 영역으로 구성되는 것을 특징으로 하며,

여기서, 상기 구리패턴을 형성하는 빔 영역과 리브 영역의 크기는 상기 기판에 사용되는 구리의 양에 의해 결정되는 것을 또한 특징으로 한다.

상술한 본 발명의 목적은 이 기술분야에서 숙련된 당업자에 의해, 첨부된 도면을 참조하여 후술되는 본 발명의 바람직한 실시예로부터 더욱 명확해질 것이다.

이하, 첨부되는 도면을 참고하여 본 발명을 설명하면 다음과 같다.

참고로, 도5는 본원발명에 따른 빔과 리브 영역이 형성된 반도체 패키지 기판의 사시도를 도시하고, 도6a 및 도6b는 기존의 구리패턴과 본원발명에 따른 구리 패턴을 구비한 반도체 패키지 기판의 시뮬레이션결과를 도시하며, 도7은 상기 도6의 실험에 따른 휨 개선효과를 도시한다.

본원발명은 대개 기판 당 수십개의 유닛이 있는 BOC 제품 등에 적용하기 위한 것이나, PBGA, CSP 등의 제품군에도 그 적용이 가능한 바, 이하 PBGA 제품을 도시하고 있는 도5를 참조하여 구체적으로 설명하면,

본원발명에 따른 반도체 패키지 기판(400)은 반도체 소자 실장부(411)와, 외층 회로패턴(412)을 포함하는 패키지 영역(410), 및 상기 패키지 영역(410)을 둘러싸도록 마련되는 구리패턴이 형성된 더미 영역(420)을 포함하여 구성되고, 상기 더미 영역(420)에 마련되는 상기 구리패턴은 소정의 폭을 구비하여 상기 기판의 길이방향으로 형성되는 빔 영역(430)과 소정의 폭을 구비하여 상기 기판의 폭방향으로 형성되는 리브 영역(440)으로 구성되어 마련되어진다.

여기서, 패키지 영역(410)은 반도체 소자가 반도체 소자 실장부(411)에 실장되어 패키징된 후, 더미 영역(420)이 제거된 상태에서 마더 보드(mother board) 등에 실장되는 영역이다. 또한, 패키징 영역은 외층 회로패턴(412)외에 내층 회로패턴(미도시)이 형성되어 있어서, 반도체 소자와 전기적 신호를 송수신한다.

반도체 소자 실장부(411)는 반도체 소자가 실장되는 영역으로, 통상적으로 패키지 영역(410)의 중앙부분에 형성된다. 여기서 반도체 소자 실장부(411)에 실 장되는 반도체 소자는 외층 회로패턴(412)에 형성된 와이어 본딩 패드(wire bonding pad) 또는 솔더 볼 패드(solder ball pad)와 전기적으로 연결된다. 또한, 반도체 소자 실장부(411)에 실장되는 반도체 소자의 방열을 위하여, 반도체 소자 실장부(411)는 전도성 물질(예를 들면, 구리 또는 금)로 형성되는 것이 바람직하다.

외층 회로패턴(412)은 반도체 소자 실장부(411) 주위에 형성되며, 반도체 소자 실장부(411)에 실장되는 반도체 소자와 전기적으로 연결하기 위한 와이어 본딩 패드 또는 솔더 볼 패드가 솔더 레지스트 패턴(미도시)에서 노출되어 있다.

더미 영역(420)은 반도체 소자 실장부(411)에 반도체 소자가 실장된 후, 마더 보드 등에 패키지 영역(410)이 실장되기 전에 제거되는 부분으로, 패키지 영역(410)을 둘러싸도록 형성되어 있으며, 기판의 길이방향으로 형성된 빔 영역(430)과 기판의 폭 방향으로 형성된 리브 영역(440)으로 구성되어 마련되어 있다. 이렇게 마련되는 본원발명의 일 실시예가 도5에 도시되어 있는 바, 상기 실시예에서는 빔 영역(430)의 폭을 4mm로 리브 영역(440)의 폭을 7mm로 행하고 있다.

즉, 본원발명은 상기 실시예에서 도시되어 있는 바와 같이, 상기 빔 영역(430)과 리브 영역(440)의 폭의 크기를 종래의 구리패턴에 마련되는 패턴을 형성하기 위한 구리선의 크기 보다 훨씬 두껍게 하도록 하는 것에 의해, 종래 구리패턴이 형성된 반도체 패키지 기판에서 방지하기 어려웠던 기판의 길이 방향의 휨을 개선할 수 있도록 한 것이다. 또한, 종래의 반도체 패키지 기판은 구리패턴의 면적이 더미 영역의 면적의 약 60% 내지 약 75% 내를 유지하도록 하였는 바, 본원발명의 경우에 있어서도 이와 같은 범위를 만족시키면서 상술한 효과를 구비하도록 하고 있다는 점에서 본원발명의 또 다른 장점이 있다. 그리고, 상기 빔 영역(430)과 리브 영역(440)의 폭의 길이는 상기 기판에 사용되는 구리의 사용량에 따라 그 길이가 결정될 수 있다. 덧붙여, 본원발명의 구리패턴이 형성된 회로기판은 종래의 기판 제작공정을 그대로 유지하면서 본원발명에 따른 구리패턴이 형성된 더미 영역을 구비하는 반도체 패키지 기판을 제조할 수 있다.

이와 같이 형성된 본원발명의 구리패턴은 상기 기판의 길이방향으로 발생하는 휨은 빔 영역에서 억제하는 역할을 행하고, 폭방향으로 발생하는 휨은 리브가 억제하도록 하는 것에 의해 효율적으로 반도체 패키지 기판에 발생하는 휨을 개선하고 있다.

이하에서는, 상술한 바와 같이 더미 영역에 빔과 리브형태로 구성되어 있는 본원발명에 따른 반도체 패키지 회로기판과 종래의 육각형 형상의 구리패턴이 형성되어 있는 반도체 패키지 회로기판의 휨 억제 효과를 각각 확인하기 위한 시뮬레이션이 도6에 도시되어 있다. 상기 실험은 포스트 큐어링(post curing)의 150도에서 25도로 감온되는 상태에서 시뮬레이션을 수행하였다.

도6a는 기존 육각형 타입의 구리패턴을 구비하는 반도체 패키지 회로기판의 휨 발생을 도시하고 있는 것이고, 도6b는 빔과 리브 영역을 구비하는 더미 영역을 구비하는 반도체 패키지 회로기판의 휨 발생을 도시하고 있는 것이다. 도면에서 알 수 있는 바와 같이, 두 모델 모두 볼 사이드(ball side)로 오목 형태의 휨이 발생하고 있음을 알 수 있다. 그러나, 도면을 비교하면, 본원발명에 따른 반도체 패키지 회로기판의 휨이 기존 기판의 휨에 비해 확연히 감소하였음을 알 수 있다.

도7은 상술한 바와 같은 실험결과를 그래프를 사용하여 도시한 것으로, 도면을 참조하면, 기존모델에 비해, 본원발명에 따른 모델이 약 68%의 휨 감소효과를 나타내는 것을 알 수 있다.

상술한 바와 같이, 본원발명에 따라 빔과 리브를 사용하게 되면, 휨 개선 효과가 훨씬 탁월하게 됨을 알 수 있는 바, 기존의 구리패턴에 비해 구리의 사용량을 감소시키더라도 휨 개선효과를 훨씬 향상시킬 수 있는 장점이 있다. 더불어 이와 같은 모델은 일반적으로 BGA 제품군인 BOC 등에 적용을 행하기 위한 것이나, CSP 제품 및 PBGA 제품 등에도 그 적용이 가능하다.

상술한 바와 같이, 본원발명에 따른 구리 패턴이 형성된 더미 영역을 구비하 는 반도체 패키지 기판은 기존 기판에 비해 전체 반도체 패키지 기판의 상하, 좌우 방향의 휨을 효과적으로 방지할 수 있는 장점이 있다.

또한, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 휨이 방지되므로, 조립 정밀도 및 솔더링 신뢰성이 개선되어 반도체 소자 실장시에 생산성이 향상되는 효과도 있다.

또한, 본 발명에 따른 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판은 휨이 발생하지 않아 실장 시에 반도체 소자와 전기적 접속이 우수하므로, 반도체 패키지 제품의 생산 수율이 향상되는 효과도 있다.

이상에서의 서술은 특정의 실시예와 관련한 것으로, 청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.

Claims (2)

1. 반도체 소자가 실장되고, 외층 회로패턴이 형성된 패키지 영역; 및

   상기 패키지 영역을 둘러싸도록 마련되는 구리패턴이 형성된 더미 영역을 포함하여 구성되는 반도체 패키지 기판에 있어,

   상기 구리패턴은 소정의 폭을 구비하여 상기 기판의 길이 방향으로 형성되는 빔 영역; 및

   소정의 폭을 구비하여 상기 기판의 폭 방향으로 형성되는 리브 영역;으로 구성되며, 상기 빔 영역과 리브 영역은 일체로 형성한 것을 특징으로 하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판.
2. 제 1 항에 있어서,

   상기 구리패턴을 형성하는 빔 영역과 리브 영역의 크기는 상기 기판에 사용되는 구리의 양에 의해 결정되는 것을 특징으로 하는 구리 패턴이 형성된 더미 영역을 구비한 반도체 패키지 기판.

Images