KR20090020197A - 피씨비 휨을 개선하기 위한 반도체 칩 패키지용인쇄회로기판 - Google Patents

피씨비 휨을 개선하기 위한 반도체 칩 패키지용인쇄회로기판 Download PDF

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Abstract

본 발명은 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 관한 것으로, 더욱 상세하게는 반도체 칩 패키지용 기판 스트립(strip)에 슬릿(slit)을 가공함이 없이 패키지 단위 사이에 존재하는 소잉 라인(sawing line) 내에 있는 포토 솔더 레지스트(Photo Solder Resist, 이하 'PSR'이라 한다.)를 제거하는 소잉 라인 구조 개선을 통하여 기판 내의 패키지용 영역인 패키지 단위에 영향을 주지 않고, 조립 공정 이후의 추가 공정이 필요없이 피씨비 휨을 효과적으로 감소시키도록 하는 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 관한 것이다.
피씨비, 휨(warpage), 패키지 단위, PSR, 소잉 라인.

Description

피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판{PCB FOR SEMICONDUCTOR CHIP PACKAGE IMPROVING SAWING LINE STRUCTURE FOR IMPROVING PCB WARPAGE}
본 발명은 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 관한 것으로, 더욱 상세하게는 반도체 칩 패키지용 기판 스트립(strip)에 슬릿(slit)을 가공함이 없이 패키지 단위 사이에 존재하는 소잉 라인(sawing line) 내에 있는 포토 솔더 레지스트(Photo Solder Resist, 이하 'PSR'이라 한다.)를 제거하는 소잉 라인 구조 개선을 통하여 기판 내의 패키지용 영역인 패키지 단위에 영향을 주지 않고, 조립 공정 이후의 추가 공정이 필요없이 피씨비 휨을 효과적으로 감소시키도록 하는 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 관한 것이다.
최근의 전자 패키지에 사용되는 PCB 기판은 제품의 경박단소화가 지속되어 감에 따라서 갈수록 얇아져 가고 있다. 또한 얇은 구조물 안에 갈수록 다양하고 복잡화되어지는 기능을 구현하기 위해 다층(multi-layer)으로 제조하는 것이 일반화되고 있다.
라미네이트(laminate) 타입의 회로 기판은 PI 등의 연성 소재를 사용하는 연성기판(flexible substrate)과 유리섬유(grass fabric), BT, 에폭시 등의 혼합 재료를 사용하는 강성기판(rigid substrate)으로 나누어진다.
이 중에서 연성 타입의 기판은 얇고 부드럽기 때문에 릴(reel) 공정을 적용하여 제조하는 반면, 강성이 크고 두꺼운 강성 타입의 기판은 패널(panel) 단위로 제조하는 패널 공정을 적용하여 제조한다. 최근에는 이러한 강성 타입 기판의 경우에도 얇아지면서 릴(reel) 공정이 가능해졌다.
그런데, 강성 타입 PCB가 얇아지고, 종래의 패키지 제품에 대한 경향이 갈수록 컴팩트(compact)화 되어 그 크기 축소와 기판 두께가 얇아져 감에 따라 제조 공정 중에 반도체 칩과 수지 접착제, 에폭시 몰딩 컴파운드, 인쇄회로기판 사이의 열팽창률 차이에 의한 휨(warpage)과 PSR(photo solder resist), 동선, core 간의 CTE mismatch로 인한 기판의 휨(substrate warpage) 발생량이 커지고 있으며, 이러한 휨(warpage)은 패키지 조립 공정에서 진공 에러(vacuum error)나 이송 오류 등의 문제를 일으키기 때문에 기판 제조 단계에서 휨(warpage)를 제어해야 할 필요가 있다.
따라서, 이를 제어하기 위해 더미(dummy) 패턴을 사용하거나, 반도체 칩을 직접 인쇄 회로 기판 PCB 위에 성형하는 방식인 BOC와 같은 패키지에서는 PSR 두께만으로 휨을 조절하고자 하였으나, 이러한 BOC 패키지에서는 두께 방향의 구조적인 비대칭성으로 인해 휨을 제어하는데 한계가 있다.
도 1은 종래의 휨 방지를 위한 슬릿을 구비한 반도체 칩 패키지용 인쇄회로 기판에 대한 도면이다.
도시한 바와 같이, 종래의 휨 방지를 위한 슬릿을 구비한 반도체 칩 패키지용 인쇄회로기판(10)은 반도체 칩이 실장되는 칩 실장 영역(31)과 각각의 칩 실장 영역(31)의 주변의 접속단자 형성영역(32)에 반도체 칩과의 전기적인 연결을 위한 접속 단자(14) 및 회로패턴(13)이 형성된 단위 반도체 칩 패키지 영역(30)이 3 ×4 배열되어 하나의 그룹화되어 형성된 구조로서 복수 개의 그룹이 연속적으로 형성되어 있다.
상기 각각의 그룹들 사이에 슬릿(12)이 형성되어 있다. 또한, 휨 방지용 슬릿(11)이 단위 반도체 칩 패키지 영역(30)들 사이의 경계 부위, 즉 단일화(singulation) 공정에서 개별 단위 반도체 칩 패키지로 분리될 때 절단될 부분에 형성되어 있다.
이러한 종래의 휨 방지를 위한 슬릿을 구비한 반도체 칩 패키지용 인쇄회로기판(10)에는 기판 스트립(strip)이나 판넬(panel) 내에 슬릿(slit)을 가공하는 것으로, 상기 판넬(panel)의 경우에는 전반적인 휨(warpage)을 잡을 수는 있지만, 스트립(strip) 단위에서는 슬릿을 가공할 경우에 패키지 제조에 필요한 공간을 그만큼 포기해야 하고, 조립 후에 소잉(sawing) 공정에서 추가로 소잉하는 공정이 필요한 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 패키지 단위 사이에 존재하는 소잉 라인(sawing line) 내에 있는 포토 솔더 레지스트(Photo Solder Resist, 이하 'PSR'이라 한다.)를 제거하는 소잉 라인 구조 개선을 통하여 휨을 효과적으로 감소시키도록 하는 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위해 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판은, 반도체 칩과 에폭시 몰드가 기판 위에 장착되는 패키지에 있어서, 상기 패키지 단위 사이에 존재하는 소잉 라인 내에 있는 포토 솔더 레지스트(PSR)를 제거하는 것을 특징으로 한다.
본 발명에 있어서, 상기 포토 솔더 레지스트(PSR)은 기판의 단면 또는 양면을 제거하는 것을 특징으로 한다.
본 발명에 있어서, 상기 코어 두께는 0.2 mm 내지 0.01 mm 정도인 것을 특징으로 한다.
본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판은 패키지 단위 사이에 존재하는 소잉 라인(sawing line) 내에 있는 PSR층을 제거함으로써 기판 내의 패키지용 영역인 패키지 단위에 영향을 주지 않고, 조립 공 정 이후의 추가 공정이 필요없이 휨을 효과적으로 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 패키지 단위 사이에 존재하는 소잉 라인(sawing line) 내에 있는 PSR층을 제거함으로써 스트립(strip) 단위에서의 슬릿을 가공할 경우에 비해 패키지 제조에 필요한 공간을 그만큼 포기하지 않고 활용할 수 있는 효과가 있다.
이하에서는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 스트립을 보여주는 도면이다.
도시한 바와 같이, 반도체 칩 패키지용 인쇄회로기판(100)은 반도체 칩(미도시)의 실장을 위한 칩 실장영역과 실장될 반도체 칩과의 전기적인 연결을 위한 회로패턴 및 접속단자를 갖는 단위 반도체 칩 패키지 영역(160, 이하 '패키지 단위'라 한다.)들이 매트릭스 배열되어 하나의 그룹화되어 있는 구조로, 복수의 그룹들이 연속적으로 배열되어 있는 스트립(strip)을 구성한다. 이때, 기판 내에 있는 상기 패키지 단위(160)들 사이에는 칩과 기판 및 ball의 조립이 끝난 후에 개별로 다이싱(dicing)하기 위한 소잉 라인(sawing line, 150)이 형성되어 있다.
실제로, 상기 소잉 라인의 폭은 최소 0.25 mm 에서 0.28 mm 이상에서 다양하다. 본 발명에서는 상기 소잉 라인의 폭을 최소 0.25 mm 정도인 것을 사용하여 구현한 것이다.
도 3은 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 휨 개선을 보여주는 도면이다.
도시한 바와 같이, 반도체 칩 패키지용 인쇄회로기판(100)의 단면을 간단히 살펴 보면, 코어(130)의 상면에 형성되어 회로패턴을 구성하는 구리층(120)과 상기 구리층(120)의 상부에 포토 솔더 레지스터층(110, PSR층)이 형성되고, 상기 코어(130)의 하면에도 PSR층(140)이 형성된다.
이때, 상기 코어(130)의 하면에도 회로패턴을 구성하는 구리층(미도시)이 형성될 수 있음은 자명하다. 그러므로, 이하에서 설명하는 실시 예에서 코어(130)의 하면에 상기 구리층(미도시)이 형성되어 있는 경우도 포함되어 있다고 가정하여 설명한다.
도 3에서 (a)는 기존의 반도체 칩 패키지용 인쇄회로기판(100)에 있는 상기 패키지 단위(160)들 사이에 존재하는 소잉 라인(150)에서 PSR층(110, 140)을 제거한 일실시 예를 보여준다.
이때, 상기 코어(130)의 상면과 하면에 있는 소잉 라인(150)의 PSR층(110, 140)을 제거함이 바람직하다.
한편, 도 3의 (b)는 기존의 반도체 칩 패키지용 인쇄회로기판(100)에 대한 휨(warpage) 정도(200)를 개략적으로 보여 줌과 동시에 본 발명에 따른 피씨비 휨 개선을 위한 소잉 라인(150)이 PSR층(110, 140)을 제거한 경우의 휨 정도(300)를 개략적으로 보여주는 도면이다.
이와 같이 본 발명은 반도체 칩 패키지용 인쇄회로기판(100)의 소잉 라 인(150)에 있는 상?하부 PSR층(110, 140)을 제거함으로써, 소잉 라인(150) 부분의 강성이 약해지기 때문에 부분별로 휨(warpage)이 발생하는 것과 같은 효과를 내게 된다. 따라서, 전체적인 인쇄회로기판(100)의 휨(warpage)의 정도는 인쇄회로기판(100)의 소잉 라인(150)의 수에 비례하여 감소하게 된다.
도 4는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판과 종래의 기판의 휨 정도에 대한 시뮬레이션 결과를 보여주는 그래프이다.
도시한 바와 같이, 인쇄회로기판(100)의 코어(130) 두께가 0.06mm일 때, 상기 소잉 라인(150)의 PSR층(110, 140)이 있는 경우(a)와 제거된 경우(b)에 있어서 패키지 단위(160)의 개수(Unit number)에 대한 휨(warpage)의 정도를 보여 준다.
상기 패키지 단위(160)의 개수는 5개, 10개, 및 15개를 예시하고, 휨의 정도는 mm 단위로 나타내었다.
또한, 우측에 있는 두 그래프(a) 및 (b)는 상기 패키지 단위(160)의 개수가 15개인 경우에서 상기 도 3의 (b)와 같이 인쇄회로기판(100)에 대한 휨(warpage) 정도를 도시한 것이다. 소잉 라인(150)에 있는 PSR층(110, 140)을 제거한 경우(b)의 휨 정도의 폭이 더 적음을 알 수 있다.
도 5는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 코어 두께에 따른 휨 감소량을 보여주는 그래프이다.
도시한 바와 같이, 일반적인 코어 두께(core thickness)에 따라 패키지 단위의 개수(Unit number)에 대한 휨(warpage)의 감소량을 보여 준다.
이때, 상기 코어(130)의 두께는 0.06mm, 0.15mm, 및 0.2mm를 선택하고, 패키지 단위(160)의 개수는 5개, 10개, 및 15개를 선택하여 실험한 것이다.
먼저, 그래프에서 나타난 것처럼 인쇄회로기판(100)의 소잉 라인(150)에 있는 PSR층(110, 140)을 제거한 경우에 인쇄회로기판의 휨의 정도가 15%에서 최고 45% 정도로 개선됨을 알 수 있다.
이때, 상기 인쇄회로기판(100)의 코어(130) 두께가 0.06mm인 경우에는 0.2mm인 경우보다 휨(warpage)의 감소 정도가 현격히 개선됨을 알 수 있다. 따라서, 본 발명에서 인쇄회로기판(100)의 소잉 라인(150)에 있는 PSR층(110, 140)을 제거함으로써 휨의 정도를 개선하는 것은 코어(130) 두께가 얇을수록 더 효과가 있음을 알 수 있다.
또한, 상기 코어(130)의 두께는 더 얇은 경우에도 모두 적용될 수 있다. 바람직하게는 0.2mm보다 더 얇은 것으로, 상기 예시한 0.06mm 이하의 두께인 경우에도 적용됨은 물론이다.
이상에서 설명한 본 발명은 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것은 아니다.
도 1은 종래의 휨 방지를 위한 슬릿을 구비한 반도체 칩 패키지용 인쇄회로기판에 대한 도면,
도 2는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 스트립을 보여주는 도면,
도 3은 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 휨 개선을 보여주는 도면,
도 4는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판과 종래의 기판의 휨 정도에 대한 시뮬레이션 결과를 보여주는 그래프,
도 5는 본 발명에 따른 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판에 대한 코어 두께에 따른 휨 감소량을 보여주는 그래프이다.
*** 도면의 주요 부분에 대한 부호의 설명 ***
100 : 인쇄회로기판 110 : 상부 PSR층
120 : 구리층 130 : 코어
140 : 하부 PSR층 150 : 소잉 라인
160 : 패키지 단위 200, 300 : 휨 정도

Claims (3)

  1. 반도체 칩과 에폭시 몰드가 피씨비 기판에 장착되는 패키지에 있어서,
    상기 패키지 단위 사이에 존재하는 소잉 라인 내에 있는 포토 솔더 레지스트(PSR)를 제거하는 것을 특징으로 하는 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 포토 솔더 레지스트(PSR)은 기판의 단면 또는 양면을 제거하는 것을 특징으로 하는 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 패키지에 사용되는 코어 두께는 0.2 mm 내지 0.01 mm 정도인 것을 특징으로 하는 피씨비 휨을 개선하기 위한 반도체 칩 패키지용 인쇄회로기판.
KR1020070084744A 2007-08-23 2007-08-23 피씨비 휨을 개선하기 위한 반도체 칩 패키지용인쇄회로기판 KR20090020197A (ko)

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