WO2023153240A1 - 複合部品 - Google Patents

複合部品 Download PDF

Info

Publication number
WO2023153240A1
WO2023153240A1 PCT/JP2023/002631 JP2023002631W WO2023153240A1 WO 2023153240 A1 WO2023153240 A1 WO 2023153240A1 JP 2023002631 W JP2023002631 W JP 2023002631W WO 2023153240 A1 WO2023153240 A1 WO 2023153240A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
component
composite
electronic component
electronic
Prior art date
Application number
PCT/JP2023/002631
Other languages
English (en)
French (fr)
Inventor
祥明 佐竹
達弥 舟木
啓 荒井
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to CN202380012729.8A priority Critical patent/CN117730410A/zh
Priority to JP2023555676A priority patent/JP7556475B2/ja
Publication of WO2023153240A1 publication Critical patent/WO2023153240A1/ja
Priority to US18/399,324 priority patent/US20240136268A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H01L2224/29191—The principal constituent being an elastomer, e.g. silicones, isoprene, neoprene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0715—Polysiloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1432—Central processing unit [CPU]

Definitions

  • This disclosure relates to composite parts.
  • the semiconductor device has a layer of insulating material on one side thereof.
  • An external electrode is provided on the insulating material layer, and a semiconductor element is arranged on the element circuit surface and the element circuit surface on the back side of the mounting surface of the external electrode of the insulating material layer via an adhesive. It is mounted with the electrode facing up.
  • the semiconductor elements and their periphery are encapsulated by a second layer of insulating material.
  • a metal thin film wiring layer made of copper or a copper alloy is provided associated with the first insulating material layer and the second insulating material layer. Arbitrary wiring layers of the metal thin film wiring layer, and the metal thin film wiring layer, the semiconductor element and the electrode are electrically connected by metal vias.
  • an object of the present disclosure is to provide a composite component that suppresses deterioration in electrical connectivity and improves the reliability of electronic equipment that uses the composite component.
  • the inventor of the present invention has made intensive studies to solve the above problems, and found that a coating film of an underfill material (that is, an underfill layer before curing) formed when mounting a composite component on a circuit board serves as a movement path for voids. I got the knowledge that I can get it. Based on such technical knowledge, by adjusting the shape of the mounting surface of the composite part corresponding to the shape of the upper surface of the coating film, the shape of the coating film that can be the movement path of the voids is controlled, and the voids are removed from the composite component. The inventors have arrived at the present disclosure that improves the reliability of electronic equipment that uses composite components by moving them out of the mounting surface. That is, the present disclosure includes the following embodiments.
  • a composite part which is one aspect of the present disclosure, a Si base layer having a first main surface and a second main surface facing each other; a rewiring layer formed on the first main surface; An electronic component layer disposed on the second main surface of the Si base layer, the electronic component layer including a plurality of electronic components having through-Si vias penetrating therethrough, an electronic component body portion, and component electrodes disposed on the electronic component body portion.
  • a composite part comprising the component electrode is connected to the through-Si via, At least one electronic component among the plurality of electronic components has a curved shape convexly curved in a mounting direction in a cross-sectional view, and a mounting surface of the composite component corresponds to the curved shape in a cross-sectional view. and includes one or more first curved surfaces that are convexly curved in the mounting direction.
  • the mounting surface of the composite component includes at least one first curved surface that corresponds to the curved shape of one or more electronic components in a cross-sectional view and is convexly curved in the mounting direction. Therefore, in the mounting structure of the composite component, the upper surface of the underfill layer is in contact with the mounting surface of the composite component having a curved surface that curves downward in the vertical direction.
  • voids in the underfill layer before curing are formed outside the mounting surface of the composite component due to the difference in thickness formed in the underfill layer (applied film of the underfill material) before curing. Easier to move. Therefore, voids generated in the uncured underfill layer tend to move outside the mounting surface of the composite component in plan view. Therefore, the composite component according to this embodiment suppresses deterioration of electrical connectivity.
  • an interposer structure having the Si base layer, the rewiring layer, the through-Si via, and an interposer electrode facing the second main surface;
  • the electronic component layer is provided between the interposer electrode and the Si base layer.
  • the plurality of electronic components are bonded to the second main surface of the Si base layer by an adhesive layer;
  • the thickness of the adhesive layer located between the one or more electronic components and the second main surface of the Si base layer is smaller at the center than at the edges.
  • the thickness of the center portion of the adhesive layer located on the mounting surface side of one or more electronic components is smaller than the thickness of the end portions.
  • the adhesive layer that is, the adhesive coating film
  • the adhesive layer before curing which can be a path for void movement in the manufacture of composite parts, has a greater thickness at the ends than at the center.
  • the thickness of the central portion is 10 ⁇ m or less.
  • the adhesive layer has a thickness of 10 ⁇ m or less at the central portion of the adhesive layer located on the mounting surface side of one or more electronic components.
  • the length (electrical connection path) of the through-Si via in the stacking direction is shortened, so that the DC resistance Rdc and the thermal resistance can be reduced.
  • the one or more electronic components further have a resin layer disposed between the component electrodes.
  • the one or more electronic components further have a resin layer arranged between the component electrodes.
  • the resin layer is more likely to expand due to heating than the electronic component main body of the electronic component, for example, in the manufacture of a composite component, one or more electronic components may be bent convexly toward the resin layer side (mounting direction). Easy to shape.
  • the coefficient of linear expansion of the resin layer is larger than the coefficient of linear expansion of the electronic component main body.
  • the coefficient of linear expansion of the resin layer is larger than the coefficient of linear expansion of the electronic component main body.
  • the resin layer of one or more electronic components is arranged on the mounting surface side of the composite component compared to the electronic component main body, and expands more than the electronic component main body when heated. Therefore, in manufacturing a composite component, one or more electronic components having a resin layer may have a convexly curved shape in the mounting direction. As a result, one or more electronic components in the composite component can each have a curved shape convexly curved in the mounting direction of the composite component.
  • the resin layer contains a resin
  • the electronic component main body includes ceramic or semiconductor material.
  • the resin layer contains resin
  • the electronic component main body contains silicon or a semiconductor material.
  • the resin layer of one or more electronic components is arranged on the mounting surface side of the composite component compared to the electronic component main body, and expands more than the electronic component main body when heated.
  • one or more electronic components having a resin layer may have a curved shape convexly curved in the mounting direction.
  • one or more electronic components in the composite component can all have a curved shape convexly curved in the mounting direction of the composite component.
  • the thickness of the Si base layer is smaller than the thickness of the plurality of electronic components.
  • the mounting surface of the composite component easily reflects the curved shape of one or more electronic components.
  • the electronic component layer further includes a resin sealing portion that seals the plurality of electronic components, The entirety of the composite component is convexly curved in the mounting direction.
  • the entire composite part is convexly curved in the mounting direction.
  • the upper surface of the underfill layer is in contact with the mounting surface of the composite component, which has a shape that curves vertically downward with respect to the entire mounting surface of the circuit board.
  • a mounting surface of the composite component includes a plurality of the first curved surfaces in a cross-sectional view.
  • the mounting surface of the composite component includes a plurality of first curved surfaces when viewed in cross section. Since the ratio of the area of the first curved surface to the mounting surface of the composite component increases, voids are less likely to exist in the underfill layer of the mounting structure of the composite component. Therefore, the composite component according to this embodiment further suppresses deterioration of electrical connectivity.
  • At least two first curved surfaces of the plurality of first curved surfaces are adjacent to each other via a bent portion in a cross-sectional view.
  • the upper surface of the underfill layer is in contact with the mounting surface of the composite component having the above shape.
  • the underfill layer before curing has a difference in thickness and a portion corresponding to a bent portion of the mounting surface of the composite component.
  • a portion corresponding to the bent portion can also be a movement path of voids. Therefore, voids generated in the uncured underfill layer are more likely to move outside the mounting surface of the composite component in plan view. Therefore, the composite component according to this embodiment further suppresses deterioration of electrical connectivity.
  • the first curved surface on the mounting surface of the composite component occupies 70% or more of the entire mounting surface in plan view.
  • the first curved surface on the mounting surface of the composite component occupies 70% or more of the entire mounting surface in plan view. In this way, since the ratio of the area of the first curved surface to the mounting surface of the composite component increases, voids are less likely to exist in the underfill layer of the mounting structure of the composite component. Therefore, the composite component according to this embodiment further suppresses deterioration of electrical connectivity.
  • the plurality of electronic components are arranged in the electronic component layer such that the component electrodes are electrically connected to the rewiring layer through the through-Si vias extending linearly in a cross-sectional view.
  • the curvature of the electronic component is less likely to be offset than in the case where the electronic components are arranged in different directions, and the entire composite component can be mounted. It is easy to bend convexly in the direction. Thereby, the composite component according to the present embodiment further suppresses deterioration of electrical connectivity.
  • the composite component which is one aspect of the present disclosure, deterioration of electrical connectivity can be suppressed, and the reliability of electronic equipment using the composite component can be improved.
  • FIG. 2 is an enlarged view of part A in FIG. 1; It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components. It is explanatory drawing explaining the manufacturing method of composite components.
  • FIG. 5 is a cross-sectional view showing a mounting structure according to a second embodiment
  • FIG. 10 is a diagram for explaining movement of voids in manufacturing the mounting structure according to the second embodiment
  • FIG. 5 is a diagram for explaining movement of voids in manufacturing the composite part according to the first embodiment
  • FIG. 5 is an enlarged cross-sectional view showing a modified example of the composite component according to the first embodiment
  • a composite component and its mounting structure which are one aspect of the present disclosure, will be described in detail below with reference to the illustrated embodiments.
  • the drawings are partially schematic and may not reflect actual dimensions or proportions.
  • the dimensions (more specifically, thickness, etc.) of the constituent elements in the composite part were measured based on SEM images taken with a scanning electron microscope. The above dimensions were obtained from the average value of a plurality of measurements (number of measurements n ⁇ 3).
  • FIG. 1 is a diagram schematically showing a cross section of a composite component 1 according to the first embodiment of the present disclosure.
  • FIG. 2 is an enlarged view of part A in FIG.
  • the composite component 1 includes an interposer structure 10 and an electronic component layer 20.
  • the direction parallel to the paper on which the drawing is written is the X direction, and the direction perpendicular to the paper on which the drawing is written is the Y direction.
  • the interposer structure 10 includes a Si base layer 13 having a first main surface 13a and a second main surface 13b facing each other, and a rewiring layer formed on the first main surface 13a. 15, a through-Si via 17 electrically connected to the rewiring layer 15 and penetrating through the Si base layer 13, and an interposer electrode 19a facing the second main surface 13b.
  • the interposer structure 10 further has an adhesive layer 11 that adheres the plurality of electronic components 21 to the second major surface 13b.
  • the electronic component layer 20 includes a plurality of electronic components 21 each having an electronic component main body 21a and component electrodes 21b arranged on the electronic component main body 21a, and is arranged on the second main surface 13b of the Si base layer 13. . Furthermore, the electronic component layer 20 is provided between the interposer electrode 19 a and the Si base layer 13 . The component electrode 21 b is connected to the through Si via 17 .
  • At least one electronic component 21 among the plurality of electronic components 21 has a curved shape convexly curved in the mounting direction in a cross-sectional view.
  • the mounting surface 3 of the composite component 1 includes at least one first curved surface 3a that corresponds to the curved shape of the at least one electronic component 21 in a cross-sectional view and is convexly curved in the mounting direction.
  • the entire composite component 1 is convexly curved in the mounting direction as shown in FIG. 1, the composite component 1 as a whole is depicted as planar in FIG. 2 for convenience.
  • FIG. 7 which shows a modification is also the same.
  • the first curved surface 3a is a point (first intersection) where one end surface E1 of the electronic component 21 extends and intersects with the mounting surface 3 in a cross-sectional view (ZX cross-sectional view) of the composite component 1. and a point (second intersection) where the other end face E2 extends and intersects with the mounting surface, the mounting surface protruding vertically downward (inverse Z direction) from the first straight line, and is composed only of curved surfaces.
  • ZX cross-sectional view cross-sectional view
  • second intersection where the other end face E2 extends and intersects with the mounting surface, the mounting surface protruding vertically downward (inverse Z direction) from the first straight line, and is composed only of curved surfaces.
  • -Method for Confirming Existence of First Curved Surface- Existence of the first curved surface 3a on the mounting surface 3 of the composite component 1 can be confirmed as follows. Specifically, by cutting the composite component 1, a cut surface (ZX cross section). A SEM image of the ZX cross section is taken. A first straight line passing through the first intersection point and the second intersection point of the target electronic component 21 in the SEM image is created. The presence or absence of a region of the mounting surface 3 protruding vertically downward (inverse Z direction) from the first straight line is confirmed.
  • the first curved surface 3a can be used to mount the composite component 1 in the vertically downward direction (reverse Z direction) of the target electronic component 21. It is determined that it exists on surface 3. When a plurality of electronic components 21 are present, the existence of the first curved surface 3a corresponding to each electronic component 21 can be confirmed.
  • FIG. 4 is a cross-sectional view showing a mounting structure according to the second embodiment
  • FIG. 5 is a diagram for explaining movement of voids in manufacturing the mounting structure according to the second embodiment
  • 3 is an enlarged view of a portion corresponding to the C part of FIG.
  • the composite component 1 according to the present embodiment can suppress deterioration in electrical connectivity and improve the reliability of electronic equipment using the composite component 1 .
  • the mounting surface 3 of the composite component 1 corresponds to (reflects) the curved shape of the one or more electronic components 21 in a cross-sectional view, and is convex in the mounting direction. It includes one or more first curved surfaces 3a curved inward.
  • the upper surface 101b of the underfill layer 101 is convexly curved vertically downward (that is, in the reverse Z direction). It touches the mounting surface 3.
  • the thickness of the underfill material coating film 101a present under the rightmost electronic component 21 in FIG. 5 gradually increases along the direction D1 .
  • the voids 101c in the coating film 101a of the underfill material move along the direction D1 outside the region R3 of the mounting surface of the composite component 1, It moves out of the material coating film 101a. Therefore, voids 101 c are less likely to occur in the underfill layer 101 of the mounting structure 100 . Therefore, in the present embodiment, it is considered that deterioration of electrical connectivity can be suppressed.
  • the first curved surface 3a is a first curved surface that corresponds to the curved shape of the one or more electronic components 21 in a cross-sectional view of the mounting surface 3 of the composite component 1 and that curves convexly in the mounting direction.
  • the upper surface of the underfill layer 101 is in contact with the mounting surface 3 of the composite component 1 having a curved surface that curves vertically downward.
  • the void 101c generated in the coating film 101a of the underfill material when the composite component 1 is mounted on the circuit board 103 is, for example, an air component in the atmosphere and a vaporized component of the underfill material (more specifically, a vaporized solvent). ).
  • the coating film 101a of the underfill material is composed of, for example, an adhesive such as a curable resin and its solvent. Therefore, the specific gravity of the component of the void 101c is smaller than the specific gravity of the component of the coating film 101a of the underfill material.
  • the voids 101c tend to move along the upper surface of the underfill material coating film 101a.
  • the upper surface of the coating film 101a of the underfill material is in contact with the mounting surface 3 of the composite component 1 and has a curved shape.
  • the voids generated in the uncured underfill layer move outside the region R3 of the mounting surface of the composite component 1, and further move outside the coating film 101a of the underfill material. Therefore, it is considered that the composite component according to the present embodiment suppresses deterioration of electrical connectivity.
  • the present inventors have investigated the cause of the voids 101c occurring in the underfill layer 101. Specifically, when the composite component 1 is mounted on the circuit board 103, if the underfill material is filled between the mounting surface 3 of the composite component 1 and the circuit board 103 to form the coating film 101a of the underfill material, air It was found that voids 101c are generated by this air remaining in the underfill layer 101. FIG. Further, the inventors have found that the solvent contained in the coating film 101a of the underfill material evaporates to generate voids 101c.
  • the present inventors examined means for solving the above problems based on these technical findings. It was noted that the coating film 101a of the underfill material could serve as a movement path for the void 101c. Further, in the mounting structure 100, the mounting surface 3 of the composite component 1 is in contact with the upper surface of the underfill layer 101. Therefore, in the mounting structure 100, depending on the shape of the mounting surface 3 of the composite component 1, the underfill material coating film 101a We focused on the ability to control the shape of Based on such points of view, the inventors of the present invention made further intensive studies, and studied a shape that facilitates movement of the coating film 101a of the underfill material to the outside of the mounting surface of the composite component 1 in the manufacture of the mounting structure. .
  • each has a curved shape that is convexly curved in the mounting direction in a cross-sectional view, and the mounting surface of the composite component corresponds to the curved shape in a cross-sectional view and is convexly curved in the mounting direction. including one or more curved surfaces”.
  • the mounting surface 3 of the composite component 1 includes a plurality of first curved surfaces 3a.
  • first curved surfaces 3a since the ratio of the area of the first curved surface 3a to the mounting surface 3 of the composite component 1 increases, when the composite component 1 is mounted on the circuit board 103, voids 101c are formed from the coating film 101a of the underfill material. It becomes easier to move, and as a result, voids 101c are less likely to exist in the underfill layer 101 of the mounting structure 100 of the composite component 1 . Therefore, the composite component 1 according to this embodiment further suppresses deterioration of electrical connectivity.
  • the first curved surface 3a occupies 70% or more of the entire mounting surface 3 in plan view.
  • This area ratio can be determined as follows. A projection plane is created by projecting the mounting surface 3 of the composite component 1 onto the ZX plane. The area ratio occupied by the first curved surface 3a on the projection plane is calculated. More specifically, as shown in FIGS. 1 and 2, the mounting surface 3 of the composite component 1 is composed of five first curved surfaces 3a. It occupies 100% of the total area. In this case, since the ratio of the area of the first curved surface 3a to the mounting surface 3 of the composite component 1 is large, when mounting the composite component 1 on the circuit board 103, the voids 101c are further removed from the coating film 101a of the underfill material.
  • the composite component 1 according to this embodiment further suppresses deterioration of electrical connectivity.
  • the ratio of the area occupied by the first curved surface 3a in the mounting surface 3 can be controlled, for example, by the number of one or more electronic components 21 in the composite component 1 that have a curved shape in the mounting direction in a cross-sectional view.
  • the proportion of the mounting surface 3 of the composite component 1 occupied by the first curved surface 3a can be calculated as follows. Specifically, the composite part 1 is cut to form a cut plane (ZX section) including the center of the composite part 1 . A SEM image of the ZX cross section is taken. A first straight line passing through the first and second intersections of the plurality of electronic components 21 in the SEM image is created. The sum of the lengths of the mounting surface 3 from the first intersection point to the second intersection point (hereinafter also referred to as "total length of the mounting surface 3”) is calculated.
  • the sum of the lengths of the regions of the mounting surface 3 protruding in the vertically downward direction (reverse Z direction) from the first straight line (hereinafter also referred to as the “total length of the first curved surface 3a”) is calculated.
  • the proportion (%) of the mounting surface of the composite component occupied by the first curved surface is calculated.
  • the center of the composite part 1 refers to the intersection of two diagonal lines in the rectangular composite part 1 in plan view.
  • a rectangle is not limited to a strict rectangle (more specifically, a rectangle or a square), and may have arc-shaped corners, for example. If the corner is arcuate, the intersection of the diagonals can be derived from the virtual corner.
  • the mounting surface 3 of the composite component 1 corresponds to (reflects) the curved shape of one or more electronic components 21 .
  • one first curved surface 3 a on the mounting surface 3 corresponds to one curved shape of the electronic component 21 .
  • five electronic components 21 have curved shapes, and correspondingly, the mounting surface 3 of the composite component 1 has five first curved surfaces 3a.
  • the mounting surface 3 of the composite component 1 at least two of the plurality of first curved surfaces 3a are adjacent to each other via a bent portion in a cross-sectional view. Specifically, the mounting surface 3 of the composite component 1 has five first curved surfaces 3a in a cross-sectional view, which are adjacent to each other via four bent portions 3b. Therefore, in the mounting structure 100 of the composite component 1, the upper surface 101b of the underfill layer 101 is in contact with the mounting surface 3 of the composite component 1 having the above shape.
  • the underfill layer coating film 101a of the underfill material before curing has a difference in thickness and a portion corresponding to the bent portion 3b of the mounting surface 3 of the composite component 1. is formed.
  • the portion corresponding to the bent portion 3b extends in the Y direction, it can become a movement path of the void 101c. Therefore, the voids 101c generated in the coating film 101a of the underfill material are more likely to move outside the region R3 of the mounting surface 3 of the composite component 1 in plan view. Therefore, the composite part 1 according to this embodiment further suppresses deterioration of electrical connectivity.
  • the entire composite component 1 may be convexly curved in the mounting direction.
  • the upper surface 101b of the underfill layer 101 is formed on the mounting surface of the composite component 1 having a shape that is vertically downwardly curved (curved) with respect to the entire mounting surface of the circuit board 103. touch. Therefore, when the composite component 1 is mounted on the circuit board 103, a difference in thickness is formed in the uncured underfill layer (underfill material coating film 101a), which causes voids in the underfill material coating film 101a. 101c is likely to move outside the region R3 of the mounting surface of the composite component 1.
  • the voids 101c generated in the underfill material coating film 101a move outside the region R3 of the mounting surface of the composite component 1 in plan view, and are more likely to move outside the underfill material coating film 101a. Therefore, the composite part 1 according to this embodiment further suppresses deterioration of electrical connectivity.
  • the center of the composite part 1 refers to the intersection of two diagonal lines of the rectangular composite part 1 in plan view.
  • the composite part 1 fixes a plurality of electronic parts 21 inside the interposer structure 10 .
  • the composite component 1 is a composite component containing an electronic component.
  • the electronic component layer 20 is provided between the interposer electrode 19 a and the Si base layer 13 .
  • the electronic component layer 20 is adhered to the second major surface 13b of the Si base layer 13 via the adhesive layer 11 .
  • the electronic component layer 20 includes a plurality of electronic components 21 and further includes a resin sealing portion 23 that seals the plurality of electronic components 21 .
  • a plurality of electronic components 21 are sealed with a resin sealing portion 23 in the electronic component layer 20 .
  • the component electrodes 21b are electrically connected to the rewiring layer 15 through the Si through vias 17, and the component electrodes 21b and the third main surface 21d are connected to the Si base layer through the adhesive layer 11. 13 is adhered to the second main surface 13b.
  • a plurality of electronic components 21 are arranged in the electronic component layer 20 so as to be electrically connected to the rewiring layer 15 through the through-Si vias 17 in which the component electrodes 21b extend linearly.
  • the plurality of electronic components 21 are arranged in the electronic component layer 20 such that the third main surface 21d is located on the rewiring layer 15 side with respect to the fourth main surface 21e of the electronic component main body 21a. It is That is, the plurality of electronic components 21 are all arranged in the same direction in the electronic component layer 20 .
  • the composite part 1 Since the plurality of electronic components 21 are arranged in the same direction in the electronic component layer 20 in this manner, the curvature of the electronic components 21 is less likely to be offset than in the case where they are arranged in different directions, and the composite component 1 as a whole is It is easy to bend convexly in the mounting direction. Thereby, the composite part 1 further suppresses deterioration of electrical connectivity. Furthermore, in this case, the composite part 1 has simpler wiring than when it is arranged in different directions, so the wiring length can be shortened, the line resistance can be reduced, and the cost can be reduced.
  • Each of the plurality of electronic components 21 has an electronic component main body portion 21a and a component electrode 21b arranged on the electronic component main body portion 21a.
  • the plurality of electronic components 21 are, for example, electronic components in which one or more elements are integrated in a material similar to the material forming the Si base layer 13 .
  • the electronic components 21 are, for example, active components (more specifically, CPU, GPU, LSI, etc.) and passive components (more specifically, capacitors, resistors, inductors, etc.).
  • the electronic component main body 21a has a third main surface 21d and a fourth main surface 21e facing each other.
  • the electronic component main body 21a contains, for example, ceramic or a semiconductor material (more specifically, silicon or the like).
  • the component electrode 21b is arranged on the third main surface 21d of the electronic component main body 21a.
  • the component electrode 21b is connected to the through Si via 17 for electrical connection.
  • the component electrode 21b is, for example, Cu, Ni, Sn, Al, and alloys containing these as conductive materials.
  • the conductive material is preferably the same material as the through Si via 17 .
  • the thickness of the component electrode 21b is, for example, 1 ⁇ m to 30 ⁇ m, preferably 5 ⁇ m or less.
  • the component electrode 21b can be thinned to a thickness of 1 to 5 ⁇ m.
  • the thickness of the component electrode 21b can be, for example, 1/4 to 1/6 times the thickness of the electronic component main body 21a.
  • At least one electronic component 21 among the plurality of electronic components 21 has a curved shape convexly curved in the mounting direction of the composite component 1 in a cross-sectional view.
  • all electronic components 21 out of five electronic components 21 included in the composite component 1 have a curved shape that is convexly curved in the mounting direction of the composite component 1 in a cross-sectional view.
  • the thickness of the one or more electronic components 21 is, for example, 80-120 ⁇ m.
  • the curved shape of one or more electronic components 21 refers to a shape curved convexly in the mounting direction (from the third straight line described later in the reverse Z direction) in a cross-sectional view (ZX cross section).
  • the curved shape may be, for example, not only an arc shape in which the whole of the one or more electronic components 21 is curved convexly as shown in FIG. 1, but also a shape partially curved in the mounting direction.
  • a shape partially curved in the mounting direction there is, for example, a curved shape composed of a plurality of different types of curved lines.
  • the curved shape can be controlled, for example, by arranging the resin layer 21c and the component electrode 21b.
  • the degree of curvature of the curved shape can be controlled by the thicknesses of the resin layer 21c and the electronic component main body 21a, and the heating conditions (more specifically, heating temperature, heating time, etc.) in the manufacturing method.
  • one or more electronic components 21 have a curved shape.
  • the composite component 1 is cut to form a cut surface (ZX cross section) including the central portion (definition will be described later) of the target electronic component 21 in one or more electronic components 21 .
  • a SEM image of the ZX cross section is taken.
  • the target electronic component 21 has a curved shape.
  • each electronic component can be checked.
  • At least one electronic component 21 among the plurality of electronic components 21 further has a resin layer 21c arranged between the component electrodes 21b in addition to the electronic component body 21a and the component electrodes 21b.
  • the one or more electronic components 21 can have a convex curved shape in a cross-sectional view by having the resin layer 21c arranged between the component electrodes 21b. The reason is presumed as follows.
  • the resin layer 21c is more likely to expand due to heating than the electronic component main body 21a of the electronic component 21, for example. It is easy to form a convex curved shape.
  • the resin layer 21c also functions as a layer that electrically insulates between the component electrodes 21b.
  • the thickness of the resin layer 21c is, for example, 1 to 30 ⁇ m, preferably 5 ⁇ m or less.
  • the component electrode 21b can be thinned to a thickness of 1 to 5 ⁇ m.
  • the thickness of the resin layer 21c can be, for example, 1/4 to 1/6 times the thickness of the electronic component main body 21a.
  • the thickness of the resin layer 21c may be the same as that of the component electrode 21b. In such a case, the upper surface of the resin layer 21c and the upper surface of the component electrode 21b are flush with each other.
  • the coefficient of linear expansion of the resin layer 21c can be made larger than the coefficient of linear expansion of the electronic component main body 21a.
  • the coefficient of linear expansion of the resin layer 21c can be 10 to 30 times the coefficient of linear expansion of the electronic component body 21a.
  • the coefficient of linear expansion of the resin layer 21c is, for example, 30-150 ppm/°C.
  • the coefficient of linear expansion of the material forming the electronic component body 21a is, for example, 1 to 25 ppm/°C.
  • the resin layer 21c of one or more electronic components 21 is arranged closer to the mounting surface 3 of the composite component 1 than the electronic component main body 21a, and is heated to become larger than the electronic component main body 21a. Inflate.
  • one or more electronic components 21 having the resin layer 21c may have a convexly curved shape in the mounting direction.
  • one or more electronic components 21 in the composite component 1 can each have a curved shape convexly curved in the mounting direction of the composite component 1 .
  • the resin layer 21c contains resin, for example.
  • the electronic component main body 21a contains a ceramic or semiconductor material, it is easy to establish a relationship in which the coefficient of linear expansion of the resin layer 21c is greater than the coefficient of linear expansion of the electronic component main body 21a.
  • Ceramics include, for example, oxides such as alumina and zirconia, carbides such as silicon carbide, and nitrides such as silicon nitride.
  • Semiconductor materials include, for example, semiconductor materials containing Group 14 non-metallic elements (more specifically, simple elements such as C, Si, and Ge, and compounds such as SiC and SiGe), 13th image Compound semiconductor materials containing elements and group 15 elements (more specifically, GaAs, GaP, GaN, InSb, InP, etc.) and compound semiconductor materials containing group 12 elements and group 14 elements (more specifically ZnSe, CdS, ZnO, etc.).
  • Group 14 non-metallic elements more specifically, simple elements such as C, Si, and Ge, and compounds such as SiC and SiGe
  • 13th image Compound semiconductor materials containing elements and group 15 elements more specifically, GaAs, GaP, GaN, InSb, InP, etc.
  • compound semiconductor materials containing group 12 elements and group 14 elements more specifically ZnSe, CdS, ZnO, etc.
  • the resin sealing portion 23 contains resin (for example, epoxy resin), and can integrate the plurality of electronic components 21 with the resin. Since a plurality of electronic components 21 can be integrated with the resin, even if one or more electronic components 21 have a curved shape that is convexly curved in the mounting direction in a cross-sectional view. Also, one or more electronic components 21 can be placed in the electronic component layer 20 . Moreover, even electronic components (more specifically, general-purpose electronic components) whose dimensions do not match those of the Si base layer 13 can be arranged in the electronic component layer 20 . This allows the use of low-cost, high-performance electronic components. Moreover, a design with a high degree of freedom becomes possible, and electronic components can be combined according to the application. For example, composite part 1 can incorporate different types of electronic components.
  • resin for example, epoxy resin
  • the interposer structure 10 includes a Si base layer 13 having a first main surface 13a and a second main surface 13b facing each other, a rewiring layer 15 formed on the first main surface 13a, and a rewiring layer 15 formed on the first main surface 13a. It has Si through vias 17, which are through electrodes electrically connected to the layer 15 and penetrating through the Si base layer 13, and an interposer electrode layer 19 facing the second major surface 13b.
  • the interposer structure 10 provides an electronic component layer 20 between a Si base layer 13 and an interposer electrode layer 19 .
  • the interposer structure 10 further has an adhesion layer 11 that adheres the plurality of electronic components 21 to the second major surface 13 b of the Si base layer 13 .
  • the interposer structure 10 relays, for example, package substrates having different terminal pitches and a plurality of electronic components 21 .
  • the Si base layer 13 has a first major surface 13a and a second major surface 13b facing each other.
  • the thickness of the Si base layer 13 is, for example, 150 ⁇ m or less, preferably 50 ⁇ m or less, more preferably 30 ⁇ m or less.
  • the reason why the thickness of the Si base layer 13 can be made extremely thin in this way is that in the manufacturing method of the composite component 1 described later, the Si base layer 13 is laminated with the Si support 33 to reinforce the strength. This is because even if the thickness of the Si base layer 13 is reduced by grinding, the Si base layer 13 is less likely to be damaged (cracked, etc.) due to insufficient strength (see FIG. 3G). Reinforcement of strength by the Si support 33 enables manufacturing of the composite part 1 .
  • the Si base layer 13 is substantially composed of Si.
  • the thickness of the Si base layer 13 can be made smaller than the thickness of the plurality of electronic components 21 .
  • the mounting surface 3 of the composite component 1 easily reflects the curved shape of the one or more electronic components 21 .
  • the thickness of the Si base layer 13 is preferably 50% or less, more preferably 20% or less, of the thickness of the plurality of electronic components 21 .
  • the thickness of the plurality of electronic components 21 is, for example, 30-120 ⁇ m.
  • the thickness of the Si base layer 13 is 50 ⁇ m or less, the length of the via wiring from the rewiring layer 15 to the component electrode 21b can be shortened compared to the conventional one (for example, about 100 ⁇ m).
  • such a deterioration in electrical characteristics includes a deterioration in the function of suppressing power supply voltage fluctuations for the semiconductor element IC driven at high speed, and a deterioration in the function of absorbing high-frequency ripples. decline.
  • the rewiring layer 15 is formed on the first main surface 13 a of the Si base layer 13 .
  • the rewiring layer 15 is a multilayer wiring layer.
  • the rewiring layer 15 converts, for example, the wiring layout of the through-Si vias 17 on the first main surface 13 a side of the Si base layer 13 into the component electrode layout of another electronic component arranged on the rewiring layer 15 . That is, through the rewiring layer 15, the through Si via 17 is electrically connected to another electronic component arranged on the rewiring layer 15 to form a desired electric circuit.
  • the rewiring layer 15 includes a wiring (conductive wiring) 15b and a dielectric film 15a.
  • the wiring 15b has conductive vias.
  • the conductive vias electrically connect wiring between different layers in the rewiring layer 15 .
  • the wiring 15b contains a conductive material.
  • the conductive material is, for example, Cu, Ag, Au, and alloys containing them, with Cu being preferred.
  • the rewiring layer 15 can have a plurality of layers, for example, two or more layers of wiring 15b and one or more layers of dielectric films 15a.
  • the thickness of one layer of wiring 15b and one layer of dielectric film 15a that constitute the rewiring layer 15 is, for example, 1.5 ⁇ m to 5.0 ⁇ m. In this case, the thickness of the rewiring layer 15 is a value (unit: ⁇ m) obtained by multiplying the thickness of one layer (1.5 ⁇ m to 5.0 ⁇ m) by the total number of layers in the rewiring layer 15 .
  • the dielectric film 15a contains an insulating material.
  • Insulating materials include, for example, organic insulating materials and inorganic insulating materials.
  • organic insulating materials include epoxy resin, silicone resin, polyester, polypropylene, polyimide, acrylonitrile-butadiene-styrene (ABS) resin, acrylonitrile-styrene (AS) resin, methacrylic resin, polyamide, fluororesin, liquid crystal polymer, poly butylene terephthalate, and polycarbonate.
  • Inorganic insulating materials include, for example, silicon oxide ( SiO2 ) and silicon nitride (SiN, Si3N4 ).
  • the thickness of the dielectric film 15a is, for example, 0.1 to 2 ⁇ m.
  • Dielectric film 15a may be a multi-component film containing two or more components.
  • the multi-component film may be a multi-layer film in which multiple layers are formed for each component.
  • the layer structure of the multilayer film is, for example, SiO 2 (thickness 0.25 ⁇ m)/Si 3 N 4 (thickness 0.1 ⁇ m)/SiO 2 (thickness 0.25 ⁇ m)/Si 3 N 4 in order from the Si base layer 13 side. (thickness 0.1 ⁇ m).
  • the Si through via 17 is electrically connected to the rewiring layer 15 and penetrates the Si base layer 13 .
  • the through Si via 17 has a through Si via body portion 17a and an extension portion 17b.
  • the Si through-via main portion 17 a is electrically connected to the rewiring layer 15 and penetrates the Si base layer 13 .
  • the extending portion 17b is electrically connected to the through-Si via body portion 17a, extends from the second main surface 13b of the Si base layer 13, penetrates through the adhesive layer 11, and is electrically connected to the component electrode 21b. .
  • the via wiring that electrically connects the component electrode 21b to the rewiring layer 15 is composed only of the through-Si vias 17, and therefore has no solder bumps.
  • the composite component 1 according to this embodiment can further reduce the parasitic impedance due to the via wiring.
  • the electronic properties of the electronic device using the composite component 1 are thereby improved.
  • the wiring length can be shortened compared with the conventional one, the thickness of the composite part 1 can be reduced, and the size and thickness of the composite part 1 can be reduced.
  • the length of the via wiring (that is, the length of the through-Si via 17 in the stacking direction) is, for example, 3 ⁇ m to 36 ⁇ m.
  • the through-Si via 17 is substantially linear in the stacking direction in FIG.
  • the cross-sectional shape of the through-Si via 17 in the ZX plane is substantially rectangular in FIG. 2, it is not limited to this, and may be tapered in the stacking direction.
  • the cross-sectional shape of the through-Si via 17 in the XY plane is, for example, a substantially circular shape, a substantially polygonal shape, or a substantially polygonal shape with rounded corners.
  • the cross-sectional shape of the component electrode 21b in the plane (XY plane) orthogonal to the stacking direction of the composite component 1 is substantially rectangular.
  • the interposer electrode layer 19 is a layer interposed between the composite component 1 and another electronic component when another electronic component can be mounted on the composite component 1 . Further, the interposer electrode layer 19 is a layer interposed between the composite component 1 and the electronic device when the composite component 1 is mounted on the electronic device.
  • the interposer electrode layer 19 has an interposer electrode 19a and a dielectric film.
  • the interposer electrode 19a electrically connects the composite component 1 and another electronic component or electronic device, and the dielectric film is a necessary interposer between the composite component 1 and another electronic component or electronic device. It electrically separates the parts.
  • the interposer electrode 19 a faces the second main surface 13 b of the Si base layer 13 .
  • the interposer electrode 19a is, for example, Cu, Ag, Ag, or an alloy containing them, with Cu being preferred among these.
  • the electrical connection between the interposer electrode 19a and the electronic device is implemented by solder bumps.
  • the interposer electrode 19a can have a plated layer of Ni or Au on its surface to correspond to solder bumps. Since the composite component 1 according to the present embodiment has a shape that curves convexly toward the mounting surface side, variations in height with respect to the circuit board 103 may occur. However, when the composite component 1 according to the present embodiment is electrically connected to an electronic device by solder bumps, the height variations of the solder bumps can be adjusted for bonding. Therefore, it is possible to suppress deterioration in electrical connectivity due to variations in height. In other words, this embodiment can suppress deterioration in electrical connectivity by including the interposer structure having the interposer electrode 19a.
  • the adhesive layer 11 adheres and fixes the electronic component layer 20 inside the interposer structure 10 . More specifically, adhesive layer 11 adheres electronic component layer 20 to second major surface 13 b of Si base layer 13 .
  • the thickness of the adhesive layer 11 refers to the thickness in the Z direction from the lower surface of the component electrode 21b to the second main surface 13b of the Si base layer 13. Since the one or more electronic components 21 have a curved shape that curves convexly in the mounting direction, in a cross-sectional view, the adhesive bond located between the one or more electronic components 21 and the second main surface 13b of the Si base layer 13. In the region of the layer 11, the thickness of the central portion 11a (the central portion 11a of the adhesive layer 11) is smaller than the thickness of the end portion 11b (the end portion 11b of the adhesive layer 11).
  • the thickness of the adhesive layer 11 where one or more electronic components 21 are present in the Z direction is compared to the thickness of the adhesive layer 11 (that is, the end portion 11b of the adhesive layer 11) at both ends of the one or more electronic components 21.
  • the thickness of the adhesive layer 11 (the central portion 11a of the adhesive layer 11) at the central portion thereof is small. Therefore, in the cross-sectional view, the adhesive layer (that is, the coating film 31 of the adhesive) before curing, which can be a path along which the voids 31c move in the manufacturing of the composite part 1, has a thickness at the end portion with respect to the thickness at the central portion. It's getting bigger.
  • the voids 31c generated in the adhesive coating film 31 easily move to the outside of the mounting surface of the electronic component 21 before curing, and further to the outside of the adhesive coating film 31 (for details, refer to the composite It will be explained in the electronic component bonding step in the manufacturing method of the component 1). Therefore, the voids 31c are less likely to exist in the adhesive layer 11 obtained, so that the composite component according to the present embodiment further suppresses deterioration in electrical connectivity.
  • the central portion of one or more electronic components 21 means a cut surface including the intersection of diagonal lines of the target rectangular electronic component 21 when the composite component 1 is viewed from the Z direction (for example, 1 and 2) of the electronic component 21 up to the length L1 in the X direction centered on the middle C1 between the end faces E1 and E2 .
  • the length L1 is, for example, 0-50 ⁇ m.
  • the central portion is the intermediate C1 portion.
  • the end portion of one or more electronic components 21 refers to the electronic component 21 on the cross section including the intersection of the diagonal lines of the target rectangular electronic component 21 when the composite component 1 is viewed from the Z direction. from end faces E 1 and E 2 to length L 2 .
  • Length L 2 is, for example, 0 to 50 ⁇ m. When the length L 2 is 0 ⁇ m, the ends are the end faces E 1 and E 2 . Further, in this specification, the term "rectangle" is not limited to a strict rectangle (more specifically, a rectangle or a square), and may have, for example, arcuate corners. If the corner is arcuate, the intersection of the diagonals can be derived from the virtual corner.
  • the thickness of the adhesive layer 11 at the central portion of one or more electronic components 21 forms a cross section (ZX cross section) of the composite component 1, and an SEM image is taken using a scanning electron microscope (SEM).
  • SEM scanning electron microscope
  • the thickness of the adhesive layer 11 (the central portion 11a of the adhesive layer 11) at the central portion is measured multiple times (number of measurements n ⁇ 3). Let the average value of the obtained multiple measured values be the thickness of the adhesive layer 11 at the central portion.
  • the thickness of the adhesive layer 11 (end portion 11b of the adhesive layer 11) at the edge of the one or more electronic components 21 forms a cross section (ZX cross section) of the composite component 1 and is SEM imaged using a scanning electron microscope. Take an image.
  • the thickness of the adhesive layer 11 at the edge is measured multiple times (number of measurements n ⁇ 3). Let the average value of the obtained multiple measured values be the thickness of the adhesive layer 11 at the edge.
  • the thickness of the central portion being smaller than the thickness of the end portions means that the thickness of the central portion is smaller than the thickness of at least one of the end portions.
  • the thickness of the adhesive layer 11 at the central portion of one or more electronic components 21 is, for example, 10 ⁇ m or less, preferably 5 ⁇ m or less.
  • the thickness of the adhesive layer 11 is 10 ⁇ m or less, the length (electrical connection path) of the through-Si via 17 in the stacking direction is shortened, so that the DC resistance Rdc and the thermal resistance are reduced, and the characteristics of the electronic component module are improved. improves.
  • the thickness of the adhesive layer 11 is 10 ⁇ m or less, the thickness of the composite component 1 becomes thin. As a result, an electronic component using the composite component 1 can be made smaller and thinner.
  • the manufacturing method of the composite part 1 according to the first embodiment includes, for example, a resin layer forming step of forming a resin layer 21c between the component electrodes 21b of the electronic component 21; An adhesion layer 11 is formed on the Si base layer 13, and a plurality of electronic components 21 are adhered onto the Si base layer 13 so that the component electrodes 21b and the resin layers 21c face the Si base layer 13 via the adhesion layer 11.
  • an electronic component bonding process an electronic component sealing step of forming an integrated electronic component layer 20 by sealing a plurality of electronic components 21 adhered on the Si base layer 13 with a resin; a through-hole forming step of forming through-holes 13c and 11c in the Si base layer 13 and the adhesive layer 11 by etching to expose the component electrode 21b of the electronic component 21; and a through-Si via forming step of forming a through-Si via 17 in the through-hole 13c by electroplating.
  • the method for manufacturing the composite part 1 further comprises: a Si base layer preparation step of preparing the Si base layer 13; an electronic component layer thinning step of grinding and thinning the electronic component layer 20; a Si support lamination step of laminating the Si support 33 on the electronic component layer 20; a Si base layer thinning step of thinning the Si base layer 13 facing the Si support 33 through the electronic component layer 20; a dielectric film forming step of forming a dielectric film 15a having a predetermined pattern on the Si base layer 13; a rewiring layer forming step of forming the rewiring layer 15; an interposer electrode forming step of forming the interposer electrode 19a; and a dicing step of singulating by dicing.
  • FIGS. 3A to 3Q are diagrams for explaining the manufacturing method of the composite part 1.
  • the method for manufacturing the composite component 1 according to the first embodiment includes a resin layer forming step, a Si base layer preparation step, an electronic component bonding step, an electronic component sealing step, an electronic component layer thinning step, and a Si support.
  • a mother integrated body in which the composite parts 1 are integrated is manufactured from the electronic component bonding step to the interposer electrode forming step.
  • resin layer forming step resin layers are formed between the component electrodes 21 b of the electronic component 21 . More specifically, in the resin layer forming step, a coating film containing resin is formed, and planarization is performed to form the resin layer 21c. As shown in FIG. 3A, a coating film is formed by applying a solution containing a resin and a solvent using a spin coating method. Here, the lowest portion of the coating film is made higher than the highest portion of the component electrode 21b. That is, the coating film is formed so that all of the component electrodes 21b are completely buried in the coating film. The coating layer is dried to form the resin layer 21c. The resin layer 21c before the subsequent planarization process preferably completely covers the component electrode 21b.
  • a surface planer and a grinder are used to grind and planarize the surfaces of the component electrodes 21b and the resin layers 21c, thereby forming the resin layers 21c between the component electrodes 21b.
  • a surface planer and a grinder are used to grind and planarize the surfaces of the component electrodes 21b and the resin layers 21c, thereby forming the resin layers 21c between the component electrodes 21b.
  • the upper surface of the component electrode 21b is exposed, and the upper surfaces of the component electrode 21b and the resin layer 21c are flush with each other.
  • Si base layer preparation step In the Si base layer preparation step, a Si wafer is prepared as the Si base layer 13 .
  • the Si wafer may have a cylindrical shape, but is not limited to this.
  • the thickness of the Si wafer is, for example, 755 ⁇ m (Si wafer diameter ⁇ 300 mm), 725 ⁇ m ( ⁇ 200 mm), 625 ⁇ m ( ⁇ 150 mm), and 525 ⁇ m ( ⁇ 100 mm). Note that the Si base layer preparation step may be performed before the resin layer formation step.
  • an adhesive layer 11 is formed on the Si base layer 13, and a plurality of component electrodes 21b and resin layers 21c are formed on the Si base layer 13 so as to face the Si base layer 13 with the adhesive layer 11 interposed therebetween.
  • the electronic component 21 is adhered.
  • an adhesive is applied onto the Si base layer 13, and a plurality of electronic components 21 are arranged (mounted) thereon.
  • the adhesive is then cured as shown in FIG. 3D.
  • a plurality of electronic components 21 are adhered onto the Si base layer 13, and one or more electronic components 21 are bent convexly in the mounting direction to form the adhesive layer 11.
  • one or more electronic components 21 have a curved shape curved in the mounting direction. This is because, as described above, the coefficient of linear expansion (for example, 40 to 150 ppm/° C.) of the resin forming the resin layer 21c of one or more electronic components 21 is equal to the coefficient of linear expansion of the material forming the electronic component main body 21a ( 1 to 25 ppm/° C.), the resin layer 21c expands more than the electronic component body 21a due to heating (eg, 250° C.) during the formation of the adhesive layer 11.
  • the coefficient of linear expansion for example, 40 to 150 ppm/° C.
  • the voids 31c may be bitten.
  • the solvent component in the coating film 31 may evaporate to form voids.
  • the voids are usually not completely removed from the coating film, and the voids remain in the resulting adhesive layer, which may reduce the electrical connectivity.
  • voids are less likely to exist in the adhesive layer 11 by bending one or more electronic components 21 in the mounting direction. Thereby, the reliability of the electronic device in which the composite component 1 according to this embodiment is mounted can be improved. The reason is presumed as follows with reference to FIG. FIG.
  • FIG. 6 shows a diagram for explaining movement of voids in manufacturing the composite part according to the first embodiment.
  • FIG. 6 also shows an intermediate state transitioning from FIG. 3C to FIG. 3D.
  • the coating film 31 of the adhesive begins to harden in the electronic component bonding process, the one or more electronic components 21 are gradually curved convexly in the mounting direction.
  • the adhesive coating film 31 that is, the central portion 31a of the coating film 31
  • the adhesive coating film 31 at the central portion of the one or more electronic components 21 has a thickness of 1 or more at the end portion of the electronic component 21.
  • 31 that is, the end portion 31b of the coating film 31.
  • the cross-sectional area of the adhesive coating film 31 is smaller at the central portion 31a than at the end portion 31b in the one or more electronic components 21 .
  • the voids 31c generated by biting air in the atmosphere and the heating vaporize the solvent in the adhesive coating film 31.
  • the voids 31c that are generated in the coating film 31 move from the center portion 31a of the coating film 31 to the end portions 31b.
  • Voids 31c that have moved between the ends of one or more electronic components 21 of different types travel along the component electrodes 21b and resin layers 21c of the electronic components 21 extending in the Y direction to the one or more electronic components 21 in the composite component 1. Move outside the mounting surface. As shown in FIG.
  • the coating film 31 of the adhesive is an open system outside the mounting surface of one or more electronic components.
  • the voids 31 c that have reached the outside of the mounting surface move further outside the coating film 31 .
  • voids 31c are less likely to remain in the adhesive layer 11 in FIG. 3D. Therefore, it is considered possible to improve the reliability of electronic equipment in which the composite component 1 according to the present embodiment is mounted.
  • the central portion 31a of the coating film 31 of the adhesive means the portion of the coating film 31 located in the Z direction of the central portion of one or more electronic components 21 in the composite component 1 (the electronic component 21 in FIG. A portion of the range up to length L 1 in the X direction centered on midpoint C 1 between end faces E 1 and E 2 of .
  • the length L1 is, for example, 0-50 ⁇ m.
  • the central portion is the intermediate C1 portion.
  • the end portion 31b of the adhesive coating film 31 means the portion of the coating film 31 located in the Z direction of the end portion of one or more electronic components 21 in the composite component 1 (the electronic component 21 in FIG. from the end faces E 1 and E 2 to the length L 2 ).
  • Length L 2 is, for example, 0 to 50 ⁇ m.
  • the adhesive coating film 31 is formed on the second main surface 13b of the Si base layer 13, as shown in FIG. 3C. Thereby, the coating film forming Si base layer 13 is produced.
  • the coating method is, for example, spin coating. It is preferable to control the thickness of the coating film 31 to be within the range of the thickness of the component electrode 21b of the electronic component 21 to 10 ⁇ m.
  • the adhesive is, for example, thermosetting resin.
  • a thermosetting resin is, for example, a thermosetting resin containing benzocyclobutene (BCB) in a repeating unit, such as 1,3-divinyl-1,1,3,3-tetramethyldisiloxane-bis-benzocyclobutene (DVS-bis-BCB) can be obtained by polymerization.
  • BCB benzocyclobutene
  • DVD-bis-BCB 1,3-divinyl-1,1,3,3-tetramethyldisiloxane-bis-benzocyclobutene
  • a plurality of electronic components 21 are arranged at predetermined positions on the coating film 31 using an apparatus equipped with a vacuum chamber.
  • a wafer electronic component integrated wafer
  • a plurality of electronic components 21 are integrated is bonded to the coating film-formed Si base layer 13 .
  • Pressure is applied bi-directionally along the stacking direction of the electronic component 21 to heat it.
  • the coating film-formed Si base layer 13 is set on the lower stage in the vacuum chamber of the apparatus.
  • the electronic component 21 is vacuum-sucked (or vacuum-sucked) to the upper stage in the vacuum chamber so that the component electrode 21 b of the electronic component 21 faces the coating film 31 .
  • a recognition mark of the Si base layer 13 is used.
  • a plurality of electronic components 21 are arranged on the coating film 31 side of the coating film forming Si base layer 13 . Heat is applied by applying pressure in both directions along the direction in which the upper and lower stages face each other.
  • the electronic component integrated wafer is adhered onto the Si base layer 13 so that the component electrodes 21b and the resin layer 21c face the Si base layer 13 with the adhesive layer 11 interposed therebetween.
  • the surface corresponding to the bonding surface of the electronic component integrated wafer is the surface formed by the component electrodes 21b and the resin layer 21c, and has flatness due to the flattening treatment described above.
  • the coating film 31 formed on the Si base layer 13 is easily bonded along the flat surface shape of the bonding surface of the wafer. .
  • the adhesive of the coating film 31 does not sufficiently conform to the shape of the bonding surface, and air enters to prevent the formation of voids.
  • the electronic component layer 20 is formed by sealing the plurality of electronic components 21 adhered on the Si base layer 13 with resin and integrating them. Specifically, as shown in FIG. 3E, a dispenser is used to apply a liquid resin onto the Si base layer 13 on which the electronic component 21 is mounted. After that, the applied resin is molded using a compression molding device. The resin is then cured using, for example, a hot air circulation oven. The heat treatment conditions for curing are, for example, 150° C. and 1 hour. Thereby, the resin sealing portion 23 and the electronic component layer 20 are formed.
  • Electrode layer thinning process As shown in FIG. 3F, in the electronic component layer thinning step, for example, a Si wafer back grinder is used to grind and thin the electronic component layer 20 (more specifically, the resin sealing portion 23). . In the electronic component thinning step, the surface of the electronic component layer 20 on the side where the component electrodes 21b of the electronic component 21 are not arranged is ground. It is preferable that the amount of grinding be as large as possible.
  • the thickness of the electronic component layer 20 after thinning is, for example, 50 to 150 ⁇ m.
  • the resin sealing portion 23 of the electronic component layer 20 is ground in FIG. 3F showing an example of the electronic component layer thinning process
  • the electronic component 21 may be further ground.
  • the functional parts inside the electronic component 21 should not be damaged. Functional parts are, for example, dielectrics and electrodes in the case of capacitors and wiring in the case of inductors.
  • Si support bonding process In the Si support bonding step, a Si support 33 is bonded to the electronic component layer 20 as shown in FIG. 3G. Specifically, the Si wafer described in the Si base layer preparation step is separately prepared as the Si support 33 . Next, an adhesive coating film 31 is formed on the Si support 33 by the method described in the electronic component bonding process. Thereafter, the ground surface of the electronic component layer 20 is brought into contact with the coating film 31, the electronic component layer 20 is bonded onto the Si support 33, and pressure is applied to heat. Thus, the Si support 33 is formed on the ground surface of the electronic component layer 20 with the adhesive layer 11 interposed therebetween.
  • the purpose of providing the Si support 33 is to prevent the occurrence of adverse effects (more specifically, reduction in strength, etc.) due to the layer being thinner than before in the subsequent Si base layer thinning process. .
  • the Si support 33 can be thinned before lamination from the viewpoint of improving workability. This is because a dielectric film is formed using a semiconductor device in a subsequent process.
  • the Si wafer ⁇ 300 mm, general thickness 775 ⁇ m as the Si support 33 is thinned to about 625 ⁇ m.
  • Si base layer thinning process In the Si base layer thinning step, as shown in FIG. 3H, the Si base layer 13 facing the Si support 33 via the electronic component layer 20 is thinned. Specifically, the Si base layer 13 is ground by the same method as the electronic component thinning process, the Si base layer 13 is thinned, and the ground surface is flattened. In the Si base layer thinning process, since the Si base layer 13 is thinned while being supported by the Si support 33, the Si base layer 13 can be effectively thinned. As a result, the manufacturing method of the composite component 1 according to the present embodiment can manufacture the composite component 1 which is excellent in electronic component modules and which is thin and small.
  • the amount of grinding is as large as possible in order to prevent the above harmful effects and, for example, to maintain a certain strength.
  • the thickness of the Si base layer 13 after thinning is preferably 3 ⁇ m or more.
  • a dielectric film 15a having a desired pattern is formed on the Si base layer 13, as shown in FIGS. 3I, 3J and 3K. Specifically, using a chemical vapor deposition (CVD) method such as PECVD, as shown in FIG. do.
  • the dielectric film 15a may form one or more layers. For example, when forming a four-layer dielectric film 15a, from the Si base layer 13 side, SiO 2 : 0.25 ⁇ m/Si 3 N 4 : 0.1 ⁇ m/SiO 2 : 0.25 ⁇ m/Si 3 N 4 0.0. It can be 1 ⁇ m.
  • the dielectric film forming process can clean the surface of the Si base layer 13 before forming the dielectric film 15a. Cleaning is, for example, wet cleaning and oxygen plasma ashing.
  • FIGS. 3I-3O are enlarged compared to FIGS. 3A-3H. Specifically, FIGS. 3I to 3O show a portion corresponding to section B in FIG. 3H.
  • 3I to 3O are diagrams mainly related to the formation of the through-Si via 17 and the rewiring layer 15, so for the sake of convenience, the through-Si via 17, the rewiring layer 15, and the locations where they are formed are assumed to be large. Note that it extends to
  • the dielectric film 15a is patterned using photolithography.
  • a liquid resist is spin-coated to form a photoresist film 35 on the entire surface of the dielectric film 15a.
  • the photoresist film 35 is exposed through a mask corresponding to a desired pattern.
  • the exposed photoresist film 35 is developed.
  • the dielectric film 15a of the photoresist film 35 is selectively removed using RIE (Reactive Ion Etching). For example, when the dielectric film 15a of four layers described above is formed, two layers on the surface side of the dielectric film 15a (the side of the dielectric film 15a facing the Si base layer 13 side) are selectively removed. After that, the photoresist film 35 is removed.
  • RIE Reactive Ion Etching
  • a dielectric film 15a having a desired pattern shown in FIG. 3K is formed on the Si base layer 13. Then, as shown in FIG.
  • the dielectric film 15a also functions as an insulating film that electrically insulates between two through-Si vias 17 shown in FIG. 3O, which will be described later.
  • the first main surface 13a of the Si base layer 13 may further have a mark layer. The mark layer can be detected with an IR camera for alignment in photolithographic methods.
  • through holes 13c and 11c are formed in the Si base layer 13 and the adhesive layer 11 by etching to expose the component electrode 21b.
  • a photoresist film 35 is formed on the entire surface.
  • the photoresist film 35 is exposed through a mask corresponding to the pattern of the through-Si vias 17 .
  • the exposed photoresist film 35 is developed to form a photoresist film 35 having a predetermined pattern as shown in FIG. 3L.
  • the Si base layer 13 and the adhesive layer 11 existing in the Z direction from the opening 35a of the photoresist film 35 are selectively removed (etched).
  • Etching is performed using, for example, RIE and laser irradiation. Through holes 13c and 11c are thereby formed, and (part of the upper surface of) component electrode 21b is exposed.
  • the through hole 11c of the adhesive layer 11 has an elliptical shape. This is because the material forming the adhesive layer 11 is easier to etch than the material forming the Si base layer 13 . As a result, an elliptical extending portion 17b is formed in the subsequent through-Si via formation step.
  • the photoresist film 35 is removed.
  • the etching means is preferably RIE. By using RIE as an etching means, the flatness of the exposed upper surface of the component electrode 21b is improved, so that a good connection with the through-Si via 17 to be formed later can be formed. This can further suppress deterioration in electrical connectivity.
  • through-Si via formation step In the through-Si via formation step, through-Si vias 17 are formed in through-holes 13c and 11c by electroplating, as shown in FIG. 3N.
  • a dual damascene method (more specifically, a Cu dual damascene method) is used to form through-Si vias 17 in the through holes 13c and 11c by electrolytic plating (more specifically, electrolytic Cu plating).
  • the rewiring layer forming step As shown in FIG. 3O, the dielectric film 15a and the wiring 15b having a predetermined pattern are formed by the photolithography method and etching described above to form the rewiring layer 15.
  • FIG. 3O In the interposer electrode forming step, the Si support 33 and the adhesive layer 11 that bonds the Si support 33 to the electronic component layer 20 are removed to form the interposer electrode 19a.
  • Composite parts within the scope of the present disclosure were made according to the method of manufacturing composite parts shown in FIGS. 3A-3Q. Specifically, a resin layer made of polyimide (with a linear expansion coefficient of 60 ppm) was formed so as to cover the component electrodes of the electronic component. The resin layer and component electrodes were ground to planarize the resin layer and to expose and planarize the component electrodes. Five such electronic components (thickness: 100 ⁇ m) of the same kind were prepared. Thus, the five electronic components each had an electronic component main body, component electrodes formed on the electronic component main body, and resin layers arranged between the component electrodes. The electronic component, as shown in FIG.
  • the 11 component electrodes all have the same width (length in the X direction) and the same thickness (length in the Z direction), and are arranged at equal intervals on the third main surface of the electronic component main body.
  • the 12 resin layers all have the same width (length in the X direction) and the same thickness (length in the Z direction), and are arranged at regular intervals on the third main surface of the electronic component main body.
  • the material constituting the electronic component was silicon (linear expansion coefficient 3 ppm). The coefficient of linear expansion of the resin layer was larger than the coefficient of linear expansion of the electronic component.
  • An adhesive (“CYCLOTENE” manufactured by Dow Chemical) is used to form a coating film of the adhesive on the prepared Si base layer 13, and five electronic components are adhered onto the Si base layer 13 to form an adhesive layer. formed.
  • a resin sealing portion was formed by sealing 11 electronic components with an epoxy resin. In the electronic component layer thinning process, only the resin sealing portion was ground, and the electronic component was not ground.
  • the 11 electronic components were arranged such that all the electronic components were adjacent to each other, similar to the 5 electronic components shown in FIG. In addition, the 11 electronic components were arranged such that the center points of their diagonal lines in plan view (XY plan view) were parallel to the X direction.
  • the electronic component layer was thinned, the Si support 33 was attached, the Si base layer 13 was thinned, through holes were formed, and Si through vias, rewiring layers, and interposer electrodes were formed. As a result, a composite part was obtained.
  • the composite part was cut on the ZX plane including the central part of the composite part of Example 1, and an SEM image of the cross section was taken.
  • a first straight line passing through a first intersection point between one end surface and the mounting surface of one electronic component in the SEM image and a second intersection point between the other end surface and the mounting surface was created.
  • Existence of a mounting surface area protruding vertically downward (inverse Z direction) from the first straight line was confirmed.
  • the presence of mounting surface areas protruding from the first straight line in the reverse Z direction was similarly confirmed. All of the mounting surfaces protruding from the first straight line in the reverse Z direction were curved. This confirmed that the five first curved surfaces were present on the mounting surface of the composite component.
  • the thickness of the Si base layer 13 was smaller than the thickness (100 ⁇ m) of the electronic components.
  • the thickness of the adhesive layer the thickness of the center portion was smaller than the thickness of the edge portion in all of the five electronic components.
  • the thickness of the central portion was 10 ⁇ m or less.
  • FIG. 4 shows a cross-sectional view showing a mounting structure according to the second embodiment.
  • FIG. 5 is a diagram for explaining the movement of voids in the manufacturing of the mounting structure according to the second embodiment, and corresponds to an enlarged portion of C part in FIG. 4 in the manufacturing of the mounting structure. It should be noted that the through-Si via 17 and the interposer electrode 19a are omitted in FIGS. 4 and 5 for ease of viewing.
  • a mounting structure 100 according to the second embodiment mounts the composite component 1 according to the first embodiment on a circuit board 103 , and the interposer electrodes 19 a of the composite component 1 and the circuit board 103 are electrically connected through solder bumps 105 . , and the solder bumps 105 are sealed with the underfill layer 101 .
  • the composite component 1 is fixed on the circuit board 103 using the solder bumps 105, and integrated with the circuit board 103 to form a module. This makes it possible to manufacture modular products such as semiconductor packages.
  • the solder bump 105 Since the height of the solder bump 105 can be adjusted along the curved shape (curved shape) of the composite component 1, the solder bump 105 according to the first embodiment includes at least one first curved surface convexly curved in the mounting direction. Even the component 1 suppresses deterioration in electrical connectivity.
  • the underfill layer 101 is filled and connected between the mounting surface of the composite component 1 and the upper surface of the circuit board 103 . Underfill layer 101 also prevents shorts between solder bumps 105 .
  • the mounting structure 100 according to the second embodiment does not easily have voids 101c in the underfill layer 101, deterioration in electrical connectivity is suppressed.
  • the reason is presumed as follows. Normally, when manufacturing a mounting structure, if an underfill material is filled between a composite component and a circuit board, air may be trapped. As a result, the underfill layer that is formed contains voids, which can reduce the bonding between the composite component and the circuit board and, consequently, the electrical connectivity of the mounting structure.
  • the thickness of the coating film 101a of the underfill material (for example, epoxy resin) at the central portion of the composite component 1 is It is smaller than the thickness at the edge.
  • a difference in thickness is formed in the coating film 101a of the underfill material. Therefore, the voids 101c generated in the coating film 101a of the underfill material tend to move, for example, along the direction D1 shown in FIG . of the coating film 101a.
  • the formed underfill layer 101 is less likely to contain voids 101c, suppressing deterioration in bonding between the composite component 1 and the circuit board 103, and is thought to suppress deterioration in electrical connectivity of the mounting structure 100. .
  • solder bump forming step a step of forming solder bumps 105 on at least one of the interposer electrodes 19a of the composite component 1 and electrode pads (not shown) of the circuit board 103 (solder bump forming step); a step of adhering the interposer electrodes 19 a of the composite component 1 and the electrode pads of the circuit board 103 with a conductive adhesive (bonding step); A step of forming (underfill layer forming step); A step of melting the solder bumps 105 to electrically join the interposer electrodes 19a of the composite component 1 and the electrode pads of the circuit board 103 (melting joining step).
  • the present disclosure is not limited to the first and second embodiments, and can be modified within the scope of the present disclosure. Also, the configurations shown in the first and second embodiments are examples and are not particularly limited, and various modifications can be made within a range that does not substantially deviate from the effects of the present disclosure.
  • the electronic component layer 20 has five electronic components 21 that are one or more of the five electronic components 21, but is not limited to this.
  • one or more electronic components 21 out of five electronic components 21 may be one to four.
  • the electronic component layer 20 has five electronic components 21 that are one or more of the five electronic components 21 and are of the same type, but the present invention is not limited to this.
  • at least one of the one or more electronic components 21 may be a different type of electronic component.
  • the composite part 1 includes the interposer structure 10 having the interposer electrodes 19a, but is not limited to this.
  • the composite part 1 includes the interposer structure 10 having the interposer electrodes 19a, but is not limited to this.
  • FIG. 7 is an enlarged cross-sectional view showing a modification of the composite part according to the first embodiment, and corresponds to the portion of FIG. 2 showing the composite part 1 according to the first embodiment.
  • one or more electronic components 21 are embedded as five electronic component layers 20 inside the interposer structure 10 , but another electronic component may be laminated on the electronic component layer 20 . In such a case, another electronic component can be electrically connected to the interposer electrode 19a.
  • Another electronic component may be of the same type as the electronic component to be incorporated, or may be of a different type.
  • two through-Si vias 17 are electrically connected to one component electrode 21b, but the present invention is not limited to this.
  • one or more through-Si vias 17 may be electrically connected to one component electrode 21b.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

複合部品は、互いに対向する第１主面および第２主面を有するＳｉベース層と、前記第１主面に形成されている再配線層と、該再配線層と電気的に接続し前記Ｓｉベース層内を貫通するＳｉ貫通ビアと、電子部品本体部と該電子部品本体部に配置された部品電極とを有する複数の電子部品を含み、前記Ｓｉベース層の前記第２主面に配置された電子部品層とを備えている。前記部品電極は、前記Ｓｉ貫通ビアに接続されている。前記複数の電子部品のうち１以上の電子部品は、断面視において何れも実装方向に凸状に湾曲する湾曲形状を有し、前記複合部品の実装面は、断面視において、前記湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面を１以上含む。

Description

複合部品
　本開示は、複合部品に関する。
　従来、電子部品を回路基板に実装した複合部品としては、例えば、特開２０１７－１７２３８号公報（特許文献１）の図１に記載の半導体装置がある。この半導体装置は、その一方の側に絶縁材料層を有している。この絶縁材料層には外部電極が設けられており、その絶縁材料層の外部電極の実装面の背面側には、接着剤を介して半導体素子が、素子回路面および該素子回路面に配置された電極を上にして搭載されている。半導体素子およびそれらの周辺は第２の絶縁材料層によって封止されている。第１の絶縁材料層および第２の絶縁材料層に付随するように銅または銅合金からなる金属薄膜配線層が設けられている。前記金属薄膜配線層の任意の配線層間、および前記金属薄膜配線層と前記半導体素子および前記電極とは金属ビアによって電気的に接続されている。
特開２０１７－１７２３８号公報
　ところで、上記のような複合部品では、次の問題があることが分かった。すなわち、上記複合部品を回路基板に実装すると、アンダーフィル層内にボイド（空隙）が発生する。その結果、上記複合部品を実装した回路基板の電気的接続性が低下する場合があった。
　そこで、本開示の目的は、電気的接続性の低下を抑制し、複合部品を使用する電子機器の信頼性を向上させる複合部品を提供することにある。
　本発明者は、上記課題を解決するために鋭意検討し、複合部品を回路基板に実装する際に形成するアンダーフィル材の塗布膜（すなわち、硬化前のアンダーフィル層）がボイドの移動経路となり得るとの知見を得た。このような技術的知見に基づき、塗布膜の上面の形状に対応する複合部品の実装面の形状を調節することにより、ボイドの移動経路となり得る塗布膜の形状を制御してボイドを複合部品の実装面外に移動させ、複合部品を使用する電子機器の信頼を向上させる本開示に想到するに至った。
　すなわち、本開示は、以下の実施形態を含む。
　前記課題を解決するため、本開示の一態様である複合部品は、
　互いに対向する第１主面および第２主面を有するＳｉベース層と、前記第１主面に形成されている再配線層と、該再配線層と電気的に接続し前記Ｓｉベース層内を貫通するＳｉ貫通ビアと、電子部品本体部と該電子部品本体部に配置された部品電極とを有する複数の電子部品を含み、前記Ｓｉベース層の前記第２主面に配置された電子部品層とを備える複合部品であって、
　前記部品電極は、前記Ｓｉ貫通ビアに接続され、
　前記複数の電子部品のうち１以上の電子部品は、断面視において何れも実装方向に凸状に湾曲する湾曲形状を有し、前記複合部品の実装面は、断面視において、前記湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面を１以上含む。
　本実施形態によれば、複合部品の実装面は、断面視において、１以上の電子部品の湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面を１以上含む。このため、複合部品の実装構造体において、アンダーフィル層の上面は、鉛直下向きに凸状に湾曲する湾曲面を有する複合部品の実装面に接する。複合部品の回路基板への実装において硬化前のアンダーフィル層（アンダーフィル材の塗布膜）に厚みの差が形成されることにより硬化前のアンダーフィル層内のボイドが複合部品の実装面外に移動しやすくなる。よって、硬化前のアンダーフィル層中に発生したボイドは、平面視において複合部品の実装面外に移動しやすくなる。したがって、本実施形態に係る複合部品は、電気的接続性の低下を抑制する。
　また、複合部品の一態様では、
　前記Ｓｉベース層と、前記再配線層と、前記Ｓｉ貫通ビアと、前記第２主面と対向するインターポーザ電極とを有するインターポーザ構造を含み、
　前記電子部品層は前記インターポーザ電極と前記Ｓｉベース層との間に設けられている。
　本実施形態によれば、インターポーザ電極を備えることにより、電気的接続性の低下が抑制されたインターポーザ構造を備える複合部品を提供することができる。
　また、複合部品の一態様では、
　前記複数の電子部品は、接着層により前記Ｓｉベース層の前記第２主面に接着されており、
　断面視において、前記１以上の電子部品と前記Ｓｉベース層の前記第２主面との間に位置する接着層の領域における、中央部の厚みは端部での厚みに比べ小さい。
　本実施形態によれば、断面視において、１以上の電子部品の実装面側に位置する接着層の中央部の厚みは端部の厚みに比べ小さい。このため、複合部品の製造においてボイドが移動する経路となり得る硬化前の接着層（すなわち、接着剤の塗布膜）は、断面視において中央部での厚みに対して端部の厚みが大きくなっている。よって、硬化前の接着層中に発生したボイドは、さらに硬化前の電子部品の実装面外に移動しやすい。したがって、本実施形態に係る複合部品は、電気的接続性の低下をさらに抑制する。
　また、複合部品の一態様では、
　断面視において、前記中央部の厚みは、１０μｍ以下である。
　本実施形態によれば、断面視において、１以上の電子部品の実装面側に位置する接着層の中央部での接着層の厚みは、１０μｍ以下である。かかる場合、Ｓｉ貫通ビアの積層方向の長さ（電気的接続経路）が短縮されるため、直流抵抗Ｒｄｃおよび熱抵抗を小さくすることができる。
　また、複合部品の一態様では、
　前記１以上の電子部品は、前記部品電極間に配置された樹脂層をさらに有する。
　本実施形態によれば、１以上の電子部品は、部品電極間に配置された樹脂層をさらに有する。樹脂層は、電子部品の電子部品本体部に比べ、例えば、加熱によって膨張しやすいため、例えば、複合部品の製造において１以上の電子部品は樹脂層側（実装方向）に凸状に湾曲する湾曲形状を形成しやすい。
　また、複合部品の一態様では、
　前記樹脂層の線膨張係数は、前記電子部品本体部の線膨張係数よりも大きい。
　本実施形態によれば、樹脂層の線膨張係数は電子部品本体部の線膨張係数よりも大きい。例えば、複合部品の製造において、１以上の電子部品の樹脂層は、電子部品本体部に比べ複合部品の実装面側に配置され、加熱により電子部品本体部に比べ大きく膨張する。このため、複合部品の製造において、樹脂層を有する１以上の電子部品は実装方向に凸状に湾曲する形状となり得る。これにより、複合部品において１以上の電子部品は、いずれも複合部品の実装方向に凸状に湾曲する湾曲形状を有し得る。
　また、複合部品の一態様では、
　前記樹脂層は、樹脂を含み、
　前記電子部品本体部は、セラミックまたは半導体系材料を含む。
　本実施形態によれば、樹脂層は樹脂を含み、電子部品本体部はシリコンまたは半導体材料を含む。例えば、複合部品の製造において、１以上の電子部品の樹脂層は、電子部品本体部に比べ複合部品の実装面側に配置され、加熱により電子部品本体部に比べ大きく膨張する。このため、複合部品の製造において、樹脂層を有する１以上の電子部品は実装方向に凸状に湾曲する湾曲形状を有し得る。これにより、複合部品中の１以上の電子部品は、いずれもその全体が複合部品の実装方向に凸状に湾曲する湾曲形状を有し得る。
　また、複合部品の一態様では、
　前記Ｓｉベース層の厚みは、前記複数の電子部品の厚みに比べ小さい。
　本実施形態によれば、Ｓｉベース層の厚みは、複数の電子部品の厚みに比べ小さいため、複合部品の実装面は１以上の電子部品の湾曲形状を反映しやすい。
　また、複合部品の一態様では、
　前記電子部品層は、前記複数の電子部品を封止する樹脂封止部をさらに含み、
　前記複合部品はその全体が実装方向に凸状に湾曲する。
　本実施形態によれば、複合部品はその全体が実装方向に凸状に湾曲する。このため、複合部品の実装構造体において、アンダーフィル層の上面は、回路基板の実装面全体に対して鉛直下向きに凸状に湾曲する形状を有する複合部品の実装面に接する。複合部品の回路基板への実装において硬化前のアンダーフィル層（アンダーフィル材の塗布膜）に厚みの差が形成されることにより硬化前のアンダーフィル層内のボイドが複合部品の実装面外に移動しやすくなる。よって、硬化前のアンダーフィル層中に発生したボイドは、平面視において複合部品の実装面外にさらに移動しやすくなる。したがって、本実施形態に係る複合部品は、電気的接続性の低下をさらに抑制する。
　また、複合部品の一態様では、
　前記複合部品の実装面は、断面視において複数の前記第１湾曲面を含む。
　本実施形態によれば、複合部品の実装面は、断面視において複数の第１湾曲面を含む。複合部品の実装面に占める第１湾曲面の面積の割合が大きくなるため、複合部品の実装構造体のアンダーフィル層にはボイドが存在しにくい。よって、本実施形態に係る複合部品は、電気的接続性の低下をさらに抑制する。
　また、複合部品の一態様では、
　断面視において前記複数の第１湾曲面のうちの少なくとも２つの第１湾曲面が屈曲部を介して隣り合う。
　本実施形態によれば、断面視において前記複数の第１湾曲面のうちの少なくとも２つの第１湾曲面が屈曲点を介して隣り合う。このため、複合部品の実装構造体において、アンダーフィル層の上面は、上記形状を有する複合部品の実装面に接する。複合部品の回路基板への実装において、硬化前のアンダーフィル層には厚みの差に加え、複合部品の実装面の屈曲部に相当する箇所が形成される。屈曲部に相当する箇所もボイドの移動経路となり得る。よって、硬化前のアンダーフィル層中に発生したボイドは、平面視において複合部品の実装面外にさらに移動しやすくなる。したがって、本実施形態に係る複合部品は、電気的接続性の低下をさらに抑制する。
　また、複合部品の一態様では、
　前記複合部品の実装面における前記第１湾曲面は、平面視で該実装面全体の７０％以上の面積を占める。
　本実施形態によれば、複合部品の実装面における第１湾曲面は、平面視で実装面全体の７０％以上の面積を占める。このように、複合部品の実装面に占める第１湾曲面の面積の割合が大きくなるため、複合部品の実装構造体のアンダーフィル層にはボイドが存在しにくい。よって、本実施形態に係る複合部品は、電気的接続性の低下をさらに抑制する。
　また、複合部品の一態様では、
　前記複数の電子部品は、前記部品電極が断面視で直線状に延在する前記Ｓｉ貫通ビアを介して前記再配線層と電気的に接続するようにして、前記電子部品層内に配置されている。
　本実施形態によれば、複数の電子部品が電子部品内で同方向に配置されているため、異なる方向に配置されている場合に比べ、電子部品の湾曲が相殺されにくく、複合部品全体が実装方向に凸状に湾曲しやすい。これにより、本実施形態に係る複合部品は、電気的接続性の低下をさらに抑制する。
　本開示の一態様である複合部品によれば、電気的接続性の低下を抑制し、複合部品を使用する電子機器の信頼性を向上させることができる。
第１実施形態に係る複合部品を示す断面図である。 図１のＡ部拡大図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 複合部品の製造方法について説明する説明図である。 第２実施形態に係る実装構造体を示す断面図である。 第２実施形態に係る実装構造体の製造におけるボイドの移動を説明するための図である。 第１実施形態に係る複合部品の製造におけるボイドの移動を説明するための図である。 第１実施形態に係る複合部品の変形例を示す拡大断面図である。
　以下、本開示の一態様である複合部品およびその実装構造体を図示の実施の形態により詳細に説明する。なお、図面は一部模式的なものを含み、実際の寸法や比率を反映していない場合がある。また、複合部品内の構成要素の寸法（より具体的には、厚み等）は、走査型電子顕微鏡にて撮影したＳＥＭ画像に基づいて測定した。上記寸法は、複数の測定数（測定数ｎ≧３）の平均値から得た。
　本明細書で言及する各種の数値範囲は、「未満」、「より大きい」および「より小さい」のような特段の用語が付されない限り、下限および上限の数値（すなわち、上限値および下限値）そのものも含むことを意図している。つまり、例えば、１μｍ～３０μｍといった数値範囲を例にとれば、数値範囲１μｍ～３０μｍは、下限値の“１μｍ”を含むと共に、上限値の“３０μｍ”をも含むものとして解釈される。
＜第１実施形態：複合部品＞
　［構成］
　図１は、本開示の第１実施形態に係る複合部品１の断面を模式的に示した図である。図２は、図１のＡ部拡大図である。
　図１および図２に示すように、複合部品１は、インターポーザ構造１０と、電子部品層２０とを備える。図中、複合部品１の厚みに平行な方向をＺ方向とし、順Ｚ方向を上側、逆Ｚ方向を下側とする。複合部品１のＺ方向に直交する平面において、図が記載された紙面に平行な方向をＸ方向とし、図が記載された紙面に直交する方向をＹ方向とする。
　本実施形態に係る複合部品１では、インターポーザ構造１０は、互いに対向する第１主面１３ａおよび第２主面１３ｂを有するＳｉベース層１３と、第１主面１３ａに形成されている再配線層１５と、再配線層１５と電気的に接続しＳｉベース層１３内を貫通するＳｉ貫通ビア１７と、第２主面１３ｂと対向するインターポーザ電極１９ａとを有する。インターポーザ構造１０は、さらに複数の電子部品２１を第２主面１３ｂに接着する接着層１１を有する。電子部品層２０は、電子部品本体部２１ａと電子部品本体部２１ａに配置された部品電極２１ｂとを有する複数の電子部品２１を含み、Ｓｉベース層１３の第２主面１３ｂに配置されている。さらに、電子部品層２０は、インターポーザ電極１９ａとＳｉベース層１３との間に設けられている。部品電極２１ｂは、Ｓｉ貫通ビア１７に接続されている。
（実装面）
　複数の電子部品２１のうち１以上の電子部品２１は、断面視において何れも実装方向に凸状に湾曲する湾曲形状を有する。複合部品１の実装面３は、断面視において、１以上の電子部品２１の湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面３ａを１以上含む。なお、複合部品１は、図１に示すようにその全体が実装方向に凸状に湾曲しているが、図２では、便宜上、複合部品１の全体を平面状として記載している。また、変形例を示す図７も同様である。
　第１湾曲面３ａは、本明細書において、複合部品１の断面視（ＺＸ断面視）において、電子部品２１の一方の端面Ｅ１が延在して実装面３と交わる点（第１交点）と、他方の端面Ｅ２が延在して実装面と交わる点（第２交点）とを通る第１直線から鉛直下方向（逆Ｚ方向）にはみ出す実装面であって、曲面のみから構成され、面全体が連続してなだらかに湾曲し、その途中で折れ曲がっていない面をいう。
－第１湾曲面が存在することの確認方法－
　第１湾曲面３ａが複合部品１の実装面３に存在することは、以下のようにして確認することができる。詳しくは、複合部品１を切断して、１以上の電子部品２１における少なくとも１つの電子部品（以下、対象の電子部品とも称する）２１の中央部（定義については後述する）を含む切断面（ＺＸ断面）を形成する。ＺＸ断面のＳＥＭ画像を撮像する。ＳＥＭ画像における対象の電子部品２１の第１交点と、第２交点とを通過する第１直線を作成する。第１直線から鉛直下方向（逆Ｚ方向）にはみ出す実装面３の領域の有無を確認する。当該はみ出す実装面３の領域が存在する場合、はみ出す実装面３に湾曲面をフィットできれば、対象の電子部品２１の鉛直下方向（逆Ｚ方向）において、第１湾曲面３ａが複合部品１の実装面３に存在すると判定する。電子部品２１が複数存在する場合、それぞれの電子部品２１について対応する第１湾曲面３ａの存在を確認することができる。
　図１および２に加え、さらに図４および図５を参照して、本実施形態に係る複合部品１における作用効果について説明する。図４は、第２実施形態に係る実装構造体を示す断面図であり、図５は、第２実施形態に係る実装構造体の製造におけるボイドの移動を説明するための図であり、図４のＣ部に相当する箇所の拡大図である。
　本実施形態に係る複合部品１は、電気的接続性の低下を抑制し、複合部品１を使用する電子機器の信頼性を向上させることができる。その理由は次のように推測される。
　本実施形態に係る複合部品１では、上述のように、複合部品１の実装面３は、断面視において、１以上の電子部品２１の湾曲形状に対応し（反映し）、実装方向に凸状に湾曲する第１湾曲面３ａを１以上含む。このため、例えば、図４に示すように、複合部品１の実装構造体１００において、アンダーフィル層１０１の上面１０１ｂは、鉛直下向き（すなわち、逆Ｚ方向）に凸状に湾曲する複合部品１の実装面３に接する。これにより、図５に示すように、複合部品１の回路基板１０３への実装において硬化前のアンダーフィル層（アンダーフィル材の塗布膜１０１ａ）に厚みの差が形成される。より具体的には、図５中、一番右端の電子部品２１の下方に存在するアンダーフィル材の塗布膜１０１ａの厚みが、方向Ｄ１に沿って、徐々に大きくなっている。つまり、これはボイド１０１ｃの移動経路の断面積（ＹＺ断面積）が方向Ｄ１に沿って徐々に大きくなるような厚み勾配が形成されていることを意味する。このような塗布膜１０１ａの厚みの差により、アンダーフィル材の塗布膜１０１ａ中のボイド１０１ｃは、方向Ｄ１に沿って、複合部品１の実装面の領域Ｒ３外に移動し、さらにアンダーフィル材の塗布膜１０１ａ外に移動する。このため、実装構造体１００のアンダーフィル層１０１中にはボイド１０１ｃが発生しにくい。したがって、本実施形態では、電気的接続性の低下を抑制することができると考えられる。
　また、第１湾曲面３ａは、複合部品１の実装面３が、断面視において、１以上の電子部品２１の湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面であると、複合部品１の実装構造体１００において、アンダーフィル層１０１の上面は、鉛直下向きに凸状に湾曲する湾曲面を有する複合部品１の実装面３に接する。複合部品１の回路基板１０３への実装においてアンダーフィル材の塗布膜１０１ａ中に生じるボイド１０１ｃは、例えば、大気中の空気成分およびアンダーフィル材の気化成分（より具体的には、気化した溶媒））で構成される。アンダーフィル材の塗布膜１０１ａは、例えば、硬化樹脂のような接着剤およびその溶媒で構成される。このため、ボイド１０１ｃの構成成分の比重は、アンダーフィル材の塗布膜１０１ａの構成成分の比重に比べ小さい。複合部品１の回路基板１０３への実装においてボイド１０１ｃは、アンダーフィル材の塗布膜１０１ａの上面を伝って移動しやすい。アンダーフィル材の塗布膜１０１ａの上面は、複合部品１の実装面３に接し、湾曲形状を有する。これにより、硬化前のアンダーフィル層中に発生したボイドは、複合部品１の実装面の領域Ｒ３外に移動し、さらにアンダーフィル材の塗布膜１０１ａ外に移動する。
　したがって、本実施形態に係る複合部品は、電気的接続性の低下を抑制すると考えられる。
　本発明者らは、上記課題を鋭意検討した結果、ボイド１０１ｃがアンダーフィル層１０１中に発生する原因を検討した。詳しくは、複合部品１を回路基板１０３に実装する場合に、複合部品１の実装面３と回路基板１０３との間にアンダーフィル材を充填してアンダーフィル材の塗布膜１０１ａを形成すると、空気を噛むことがあり、この空気がアンダーフィル層１０１に残留することでボイド１０１ｃが発生することを見出した。また、アンダーフィル材の塗布膜１０１ａ内に含まれる溶媒が気化してボイド１０１ｃが発生することを見出した。
　次いで、本発明者らはこれらの技術的知見に基づいて上記課題の解決手段を検討した。アンダーフィル材の塗布膜１０１ａがボイド１０１ｃの移動経路となり得ることに着目した。また、実装構造体１００において、複合部品１の実装面３がアンダーフィル層１０１の上面と接するため、実装構造体１００において、複合部品１の実装面３の形状によって、アンダーフィル材の塗布膜１０１ａの形状を制御できることに着目した。このような着眼点に基づいて、本発明者らは、さらに鋭意検討し、実装構造体の製造において、アンダーフィル材の塗布膜１０１ａが複合部品１の実装面外に移動しやすい形状を検討した。このような形状としてアンダーフィル材の塗布膜１０１ａの厚みに差を設ける形状が有効であるとの考えに想到し、請求項１に記載の特徴「前記複数の電子部品のうち１以上の電子部品は、断面視において何れも実装方向に凸状に湾曲する湾曲形状を有し、前記複合部品の実装面は、断面視において、前記湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面を１以上含む」を導き出した。
　複合部品１の実装面３は、複数の第１湾曲面３ａを含む。かかる場合、複合部品１の実装面３に占める第１湾曲面３ａの面積の割合が大きくなるため、複合部品１を回路基板１０３へ実装する際に、アンダーフィル材の塗布膜１０１ａからボイド１０１ｃをさらに移動させやすくなり、その結果、複合部品１の実装構造体１００のアンダーフィル層１０１にはボイド１０１ｃが存在しにくくなる。よって、本実施形態に係る複合部品１は、電気的接続性の低下をさらに抑制する。
　複合部品１の実装面３において第１湾曲面３ａは、平面視で実装面３全体の７０％以上の面積を占める。この面積割合は、次のようにして決定することができる。複合部品１の実装面３をＺＸ平面に投影し、投影平面を作成する。投影平面における第１湾曲面３ａの占める面積割合を算出する。より具体的には図１～２に示すように、複合部品１の実装面３は５つの第１湾曲面３ａからなり、複合部品１の実装面３において第１湾曲面３ａは、実装面３全体の１００％の面積を占める。かかる場合、複合部品１の実装面３に占める第１湾曲面３ａの面積の割合が大きいため、複合部品１を回路基板１０３へ実装する際に、アンダーフィル材の塗布膜１０１ａからボイド１０１ｃをさらに移動させやすくなり、その結果、複合部品１の実装構造体１００のアンダーフィル層１０１にはボイド１０１ｃが存在しにくくなる。よって、本実施形態に係る複合部品１は、電気的接続性の低下をさらに抑制する。実装面３における第１湾曲面３ａの占める面積の割合は、例えば、断面視において実装方向に湾曲形状を有する１以上の電子部品２１の複合部品１における数によって制御することができる。
－複合部品の実装面における第１湾曲面の占める割合の算出方法－
　複合部品１の実装面３における第１湾曲面３ａの占める割合は以下のようにして算出することができる。詳しくは、複合部品１を切断して、複合部品１の中央を含む切断面（ＺＸ断面）を形成する。ＺＸ断面のＳＥＭ画像を撮像する。ＳＥＭ画像における複数の電子部品２１の第１交点と、第２交点とを通過する第１直線をそれぞれ作成する。第１交点から第２交点までの実装面３の長さの和（以下、「実装面３の総長」とも称する）を算出する。第１直線から鉛直下方向（逆Ｚ方向）にはみ出す実装面３の領域の面の長さの和（以下、「第１湾曲面３ａの総長」とも称する）を算出する。式｛（第１湾曲面３ａの総長）／（実装面３の総長）｝×１００を用いて複合部品の実装面における第１湾曲面の占める割合（％）を算出する。なお、複合部品１の中央とは、本明細書において平面視での矩形の複合部品１における２つの対角線の交点をいう。矩形とは、厳密な矩形（より具体的には、長方形、正方形）に限定されず、例えば、角部が円弧状であってもよい。角部が円弧状である場合、仮想的な角部から対角線の交点を導くことができる。
　複合部品１の実装面３は、１以上の電子部品２１の湾曲形状に対応する（反映する）。詳しくは、１個の電子部品２１の湾曲形状に対し、実装面３における１個の第１湾曲面３ａが対応する。図１では、５つの電子部品２１が湾曲形状を有し、これに対応するように複合部品１の実装面３は５つの第１湾曲面３ａを有する。
　複合部品１の実装面３は、断面視において、複数の第１湾曲面３ａのうち少なくとも２つの第１湾曲面が屈曲部を介して隣り合う。詳しくは、複合部品１の実装面３は、断面視において、５つの第１湾曲面３ａが存在し、これらは４つの屈曲部３ｂを介して隣り合う。このため、複合部品１の実装構造体１００において、アンダーフィル層１０１の上面１０１ｂは、上記形状を有する複合部品１の実装面３に接する。複合部品１の回路基板１０３への実装において、硬化前のアンダーフィル層（アンダーフィル材の塗布膜１０１ａ）には厚みの差に加え、複合部品１の実装面３の屈曲部３ｂに相当する箇所が形成される。屈曲部３ｂに相当する箇所は、Ｙ方向に延在するため、ボイド１０１ｃの移動経路になり得る。よって、アンダーフィル材の塗布膜１０１ａ中に発生したボイド１０１ｃは、平面視において複合部品１の実装面３の領域Ｒ３外にさらに移動しやすくなる。したがって、本実施形態に係る複合部品１は、電気的接続性の低下をさらに抑制する。
　複合部品１はその全体が実装方向に凸状に湾曲してもよい。複合部品１の実装構造体１００において、アンダーフィル層１０１の上面１０１ｂは、回路基板１０３の実装面全体に対して鉛直下向きに凸状に湾曲（湾曲）する形状を有する複合部品１の実装面に接する。このため、複合部品１の回路基板１０３への実装において硬化前のアンダーフィル層（アンダーフィル材の塗布膜１０１ａ）に厚みの差が形成されることにより、アンダーフィル材の塗布膜１０１ａ内のボイド１０１ｃが複合部品１の実装面の領域Ｒ３外に移動しやすくなる。よって、アンダーフィル材の塗布膜１０１ａ中に発生したボイド１０１ｃは、平面視において複合部品１の実装面の領域Ｒ３外に移動し、さらにアンダーフィル材の塗布膜１０１ａ外に移動しやすくなる。したがって、本実施形態に係る複合部品１は、電気的接続性の低下をさらに抑制する。
－複合部品１の全体が実装方向に凸状に湾曲することの確認方法－
　複合部品１はその全体が実装方向に凸状に湾曲することが以下のようにして確認することができる。詳しくは、複合部品１の中央を含む切断面（ＺＸ断面）を形成する。ＺＸ断面のＳＥＭ画像を撮像する。ＳＥＭ画像における複合部品１の一方の端面と部品面（別の電子部品を実装し得る面であって、インターポーザ電極層１９の面）との第３交点、ならびに他方の端面と部品面との第４交点を通る第２直線を作成する。部品面全体が第２直線よりも逆Ｚ方向に存在するか否かを確認する。部品面全体が第２直線よりも逆Ｚ方向に存在する場合、その部品面に湾曲面がフィットできれば、複合部品１はその全体が実装方向に凸状に湾曲していると判定する。ここで、複合部品１の中央とは、平面視における矩形の複合部品１の２つの対角線の交点をいう。
　複合部品１は、複数の電子部品２１をインターポーザ構造１０の内部に固定する。つまり、複合部品１は、電子部品内蔵型の複合部品である。
（電子部品層）
　電子部品層２０は、インターポーザ電極１９ａとＳｉベース層１３との間に設けられている。電子部品層２０は、接着層１１を介してＳｉベース層１３の第２主面１３ｂに接着している。電子部品層２０は、複数の電子部品２１を含み、さらに複数の電子部品２１を封止する樹脂封止部２３を含む。
（複数の電子部品）
　複数の電子部品２１は、電子部品層２０において樹脂封止部２３で封止されている。複数の電子部品２１は、部品電極２１ｂがＳｉ貫通ビア１７を介して再配線層１５と電気的に接続しつつ、部品電極２１ｂと第３主面２１ｄとが接着層１１を介してＳｉベース層１３の第２主面１３ｂに接着している。
　複数の電子部品２１は、部品電極２１ｂが直線状に延在するＳｉ貫通ビア１７を介して再配線層１５と電気的に接続するようにして、電子部品層２０内に配置されている。換言すると、複数の電子部品２１は、電子部品層２０において、いずれも電子部品本体部２１ａの第４主面２１ｅに対して第３主面２１ｄが再配線層１５側に位置するように、配置されている。つまり、複数の電子部品２１は、電子部品層２０において、いずれも同方向に配置されている。このように複数の電子部品２１が電子部品層２０において同方向に配置されているため、異なる方向に配置されている場合に比べ、電子部品２１の湾曲が相殺されにくく、複合部品１の全体が実装方向に凸状に湾曲しやすい。これにより、複合部品１は、電気的接続性の低下をさらに抑制する。
　さらに、この場合、複合部品１は、異なる方向に配置されている場合に比べ、シンプルな配線を有するため、配線長を短くして回線抵抗を低減しかつコストを低減することができる。
　複数の電子部品２１は、それぞれ電子部品本体部２１ａと電子部品本体部２１ａに配置された部品電極２１ｂとを有する。複数の電子部品２１は、例えば、Ｓｉベース層１３を構成する物質と同様の物質中に１以上の素子が一体化された電子部品である。電子部品２１は、例えば、能動部品（より具体的には、ＣＰＵ、ＧＰＵ、およびＬＳＩ等）ならびに受動部品（より具体的には、キャパシタ、抵抗器、およびインダクタ等）である。
　電子部品本体部２１ａは、互いに対向する第３主面２１ｄおよび第４主面２１ｅを有する。電子部品本体部２１ａは、例えば、セラミックまたは半導体材料（より具体的には、シリコン等）を含む。
　部品電極２１ｂは電子部品本体部２１ａの第３主面２１ｄに配置されている。部品電極２１ｂは、Ｓｉ貫通ビア１７に接続され、電気的に接続している。部品電極２１ｂは、導電性材料として、例えば、Ｃｕ、Ｎｉ、ＳｎおよびＡｌならびにこれらを含む合金である。導電性材料は、これらの中でも、Ｓｉ貫通ビア１７と同じ材料であることが好ましい。部品電極２１ｂの厚みは、例えば、１μｍ～３０μｍであり、好ましくは５μｍ以下である。部品電極２１ｂを、１～５μｍの厚みに薄くすることができる。部品電極２１ｂの厚みは、例えば、電子部品本体部２１ａの厚みの１／４～１／６倍にすることができる。
（１以上の電子部品）
　複数の電子部品２１のうち１以上の電子部品２１は、断面視において何れも複合部品１の実装方向に凸状に湾曲する湾曲形状を有する。図１においては、複合部品１中に含まれる５つの電子部品２１のうちすべての電子部品２１が断面視においてその全体が複合部品１の実装方向に凸状に湾曲する湾曲形状を有する。１以上の電子部品２１の厚みは、例えば、８０～１２０μｍである。
　１以上の電子部品２１の湾曲形状とは、本明細書において、断面視（ＺＸ断面）において実装方向に（後述の第３直線から逆Ｚ方向に）凸状に湾曲するような形状をいう。このため、湾曲形状は、例えば、図１に示すように、１以上の電子部品２１の全体が凸状に湾曲している円弧形状だけでなく、その一部が実装方向に湾曲する形状であってもよい。その一部が実装方向に湾曲する形状としては、例えば、複数の異なる種類の曲線で構成されている湾曲形状が挙げられる。湾曲形状は、例えば、樹脂層２１ｃおよび部品電極２１ｂの配置により制御することができる。また、湾曲形状の湾曲度合いは、樹脂層２１ｃおよび電子部品本体部２１ａの厚み、ならびに製造方法における加熱条件（より具体的には、加熱温度および加熱時間等）により制御することができる。
－湾曲形状の確認方法－
　１以上の電子部品２１が湾曲形状を有することは、以下のようにして確認することができる。詳しくは、複合部品１を切断して、１以上の電子部品２１において対象とする電子部品２１の中央部（定義については後述する）を含む切断面（ＺＸ断面）を形成する。ＺＸ断面のＳＥＭ画像を撮像する。ＳＥＭ画像における当該電子部品本体部２１ａの第３主面２１ｄと一方の端面Ｅ１との第５交点と、第３主面２１ｄと他方の端面Ｅ２との第６交点とを通る第３直線を作成する。第３直線から逆Ｚ方向にはみ出す電子部品本体部２１ａ領域の有無を確認する。当該はみ出す領域が存在する場合、第３直線から逆Ｚ方向にはみ出す電子部品本体部２１ａの第３主面２１ｄを湾曲面でフィットできる場合、対象とする電子部品２１が湾曲形状を有すると判定する。１以上の電子部品２１が複数存在する場合、それぞれの電子部品について確認できる。
　複数の電子部品２１のうち１以上の電子部品２１は、電子部品本体部２１ａおよび部品電極２１ｂに加え部品電極２１ｂ間に配置された樹脂層２１ｃをさらに有する。１以上の電子部品２１は、部品電極２１ｂ間に配置された樹脂層２１ｃを有することにより、断面視において凸状に湾曲する湾曲形状を有することができる。その理由は以下のように推測される。樹脂層２１ｃは、電子部品２１の電子部品本体部２１ａに比べ、例えば、加熱によって膨張しやすいため、例えば、複合部品１の製造において１以上の電子部品２１は樹脂層２１ｃ側（実装方向）に凸状に湾曲する湾曲形状を形成しやすい。
　樹脂層２１ｃはまた、部品電極２１ｂ間を電気的に絶縁する層としても機能する。樹脂層２１ｃの厚みは、例えば、１～３０μｍであり、好ましくは５μｍ以下である。部品電極２１ｂを、１～５μｍの厚みに薄くすることができる。樹脂層２１ｃの厚みは、例えば、電子部品本体部２１ａの厚みの１／４～１／６倍にすることができる。
樹脂層２１ｃの厚みは、部品電極２１ｂと同じであってもよく、かかる場合、樹脂層２１ｃの上面と部品電極２１ｂの上面とが面一となる。
　樹脂層２１ｃの線膨張係数は、電子部品本体部２１ａの線膨張係数よりも大きくすることができる。例えば、樹脂層２１ｃの線膨張係数は、電子部品本体部２１ａの線膨張係数に対して、１０～３０倍とすることができる。樹脂層２１ｃの線膨張係数は、例えば、３０～１５０ｐｐｍ／℃である。電子部品本体部２１ａを構成する材質の線膨張係数は、例えば、１～２５ｐｐｍ／℃である。例えば、複合部品１の製造において、１以上の電子部品２１の樹脂層２１ｃは、電子部品本体部２１ａに比べ複合部品１の実装面３側に配置され、加熱により電子部品本体部２１ａに比べ大きく膨張する。このため、複合部品１の製造において、樹脂層２１ｃを有する１以上の電子部品２１は実装方向に凸状に湾曲する形状となり得る。これにより、複合部品１において１以上の電子部品２１は、いずれも複合部品１の実装方向に凸状に湾曲する湾曲形状を有し得る。
　樹脂層２１ｃは、例えば、樹脂を含む。かかる場合、電子部品本体部２１ａがセラミックまたは半導体系材料を含むと、樹脂層２１ｃの線膨張係数が電子部品本体部２１ａの線膨張係数よりも大きい関係を構成しやすい。セラミックとしては、例えば、アルミナおよびジルコニアのような酸化物、炭化ケイ素のような炭化物、ならびに窒化ケイ素のような窒化物が挙げられる。半導体系材料としては、例えば、第１４族非金属元素を含む半導体材料（より具体的には、Ｃ、Ｓｉ、およびＧｅのような単体元素、ならびにＳｉＣおよびＳｉＧｅのような化合物）、第１３像元素と第１５族元素とを含む化合物半導体材料（より具体的には、ＧａＡｓ、ＧａＰ、ＧａＮ、ＩｎＳｂおよびＩｎＰ等）ならびに、第１２族元素と第１４族元素とを含む化合物半導体材料（より具体的には、ＺｎＳｅ、ＣｄＳおよびＺｎＯ等）が挙げられる。
（樹脂封止部）
　樹脂封止部２３は、樹脂（例えば、エポキシ樹脂）を含み、複数の電子部品２１を樹脂で一体化させることができる。複数の電子部品２１を樹脂と一体化させることができるため、１以上の電子部品２１が断面視において何れもその全体が実装方向に凸状に湾曲する湾曲形状を有していた場合であっても、１以上の電子部品２１を電子部品層２０内に配置することができる。また、Ｓｉベース層１３と寸法が一致しない電子部品（より具体的には、汎用の電子部品）であっても、電子部品層２０内に配置することができる。これにより、低コスト、高性能な電子部品を使用することができる。また、自由度が高い設計が可能となり、用途に応じて電子部品を組み合わせることができる。例えば、複合部品１は、異なる種類の電子部品を内蔵することができる。
（インターポーザ構造）
　インターポーザ構造１０は、インターポーザ構造１０は、互いに対向する第１主面１３ａおよび第２主面１３ｂを有するＳｉベース層１３と、第１主面１３ａに形成されている再配線層１５と、再配線層１５と電気的に接続しＳｉベース層１３内を貫通する貫通電極であるＳｉ貫通ビア１７と、第２主面１３ｂと対向するインターポーザ電極層１９とを有する。インターポーザ構造１０は、Ｓｉベース層１３とインターポーザ電極層１９との間に電子部品層２０を設ける。インターポーザ構造１０は、複数の電子部品２１をＳｉベース層１３の第２主面１３ｂに接着する接着層１１をさらに有する。インターポーザ構造１０は、例えば、端子ピッチが異なるパッケージ基板と複数の電子部品２１とを中継する。
（Ｓｉベース層）
　Ｓｉベース層１３は、互いに対向する第１主面１３ａおよび第２主面１３ｂを有する。Ｓｉベース層１３の厚みは、例えば、１５０μｍ以下であり、好ましくは５０μｍ以下であり、より好ましくは３０μｍ以下である。このように、Ｓｉベース層１３の厚みを極端に薄くできる理由は、後述する複合部品１の製造方法において、Ｓｉベース層１３にＳｉサポート３３を貼合して強度を補強するため、Ｓｉベース層１３を研削して薄化しても、強度不足によるＳｉベース層１３の破損（割れ等）が発生しにくくなるからである（図３Ｇ参照）。Ｓｉサポート３３による強度の補強によって、複合部品１の製造が可能となる。Ｓｉベース層１３の厚みを従来に比べ、極端に薄くできるため、複数の電子部品２１の部品電極２１ｂから再配線層１５まで電気的に接続するビア配線の長さを短くすることができる。Ｓｉベース層１３は、実質的にＳｉから構成される。
　Ｓｉベース層１３の厚みは、複数の電子部品２１の厚みに比べ、小さくすることができる。Ｓｉベース層１３の厚みが複数の電子部品２１の厚みに比べ小さいと、複合部品１の実装面３は１以上の電子部品２１の湾曲形状を反映しやすい。例えば、Ｓｉベース層１３の厚みは、複数の電子部品２１の厚みに比べ好ましくは５０％以下、より好ましくは２０％以下である。複数の電子部品２１の厚みは、例えば、３０～１２０μｍである。Ｓｉベース層１３の厚みが５０μｍ以下であると、再配線層１５から部品電極２１ｂまでのビア配線の長さが従来（例えば、約１００μｍ）に比べ短くすることができる。このため、ビア配線による寄生インピーダンスを低下させ、複合部品１を使用する電子機器の電気特性を向上させることができる。このような電気特性の低下としては、例えば、再配線層１５上に実装される半導体素子ＩＣにおいて、高速駆動する半導体素子ＩＣに対する電源電圧変動の抑制機能の低下、および高周波リップルを吸収する機能の低下が挙げられる。
（再配線層）
　再配線層１５は、Ｓｉベース層１３の第１主面１３ａに形成されている。再配線層１５は、多層配線層である。再配線層１５は、例えば、Ｓｉベース層１３の第１主面１３ａ側におけるＳｉ貫通ビア１７の配線レイアウトを、再配線層１５上に配置する別の電子部品の部品電極レイアウトに変換する。すなわち、再配線層１５を介して、Ｓｉ貫通ビア１７と、再配線層１５上に配置する別の電子部品とを電気的に接続して、所望の電気回路を形成する。再配線層１５は、配線（導電配線）１５ｂと、誘電膜１５ａとを備える。
　配線１５ｂは、導電ビアを有する。導電ビアは、再配線層１５内の異なる層間の配線を電気的に接続する。配線１５ｂは導電性材料を含む。導電性材料は、例えば、Ｃｕ、Ａｇ、およびＡｕ、ならびにそれらを含む合金であり、これらの中でもＣｕが好ましい。再配線層１５は、複数の層を有することができ、例えば、２層以上の配線１５ｂと、１層以上の誘電膜１５ａとを有する。再配線層１５を構成する配線１５ｂ　１層および誘電膜１５ａ　１層の厚みは、例えば、１．５μｍ～５．０μｍである。この場合、再配線層１５の厚みは、これらの１層分の厚み（１．５μｍ～５．０μｍ）に再配線層１５内の合計層数を乗じた値（単位：μｍ）となる。
　誘電膜１５ａは、絶縁材料を含んで構成される。絶縁材料としては、例えば、有機絶縁材料、および無機絶縁材料が挙げられる。有機絶縁材料としては、例えば、エポキシ樹脂、シリコーン樹脂、ポリエステル、ポリプロピレン、ポリイミド、アクリロニトリル―ブタジエン―スチレン（ＡＢＳ）樹脂、アクリロニトリル―スチレン（ＡＳ）樹脂、メタクリル樹脂、ポリアミド、フッ素樹脂、液晶ポリマー、ポリブチレンテレフタレート、およびポリカーボネートが挙げられる。無機絶縁材料としては、例えば、酸化ケイ素（ＳｉＯ2）および窒化ケイ素（ＳｉＮ、Ｓｉ3Ｎ4）が挙げられる。
　誘電膜１５ａの厚みは、例えば、０．１～２μｍである。誘電膜１５ａは、２種以上の成分を含む多成分膜であってもよい。多成分膜は、複数の層が成分ごとに形成される多層膜であってもよい。多層膜の層構造は、例えば、Ｓｉベース層１３側から順に、ＳｉＯ2（厚み０．２５μｍ）／Ｓｉ3Ｎ4（厚み０．１μｍ）／ＳｉＯ2（厚み０．２５μｍ）／Ｓｉ3Ｎ4（厚み０．１μｍ）である。
（Ｓｉ貫通ビア）
　Ｓｉ貫通ビア１７は、再配線層１５と電気的に接続しＳｉベース層１３内を貫通している。Ｓｉ貫通ビア１７は、Ｓｉ貫通ビア本体部１７ａと、延出部１７ｂとを有する。Ｓｉ貫通ビア本体部１７ａは、再配線層１５と電気的に接続しＳｉベース層１３内を貫通する。延出部１７ｂは、Ｓｉ貫通ビア本体部１７ａと電気的に接続し、Ｓｉベース層１３の第２主面１３ｂから延出し、接着層１１内を貫通しかつ部品電極２１ｂと電気的に接続する。このように、部品電極２１ｂから再配線層１５まで電気的に接続するビア配線は、Ｓｉ貫通ビア１７のみから構成させるため、はんだバンプを有しない。よって、本実施形態に係る複合部品１は、ビア配線による寄生インピーダンスをさらに低減させることができる。また、これにより複合部品１を使用する電子機器の電子特性が向上する。さらに、従来に比べ配線長を短くできるため、複合部品１の厚みを低減することができ、複合部品１の小型化、薄型化が可能となる。ビア配線の長さ（すなわち、Ｓｉ貫通ビア１７の積層方向の長さ）は、例えば、３μｍ～３６μｍである。
　Ｓｉ貫通ビア１７は、図２では、積層方向に略直線状となっている。ＺＸ平面におけるＳｉ貫通ビア１７の断面形状は、図２では略矩形であるが、これに限定されず、積層方向にテーパー形状であってもよい。また、ＸＹ平面におけるＳｉ貫通ビア１７の断面形状は、例えば、略円形状、略多角形状、および略多角形の角が丸みを帯びた形状である。
　複合部品１の積層方向に直交する平面（ＸＹ平面）における部品電極２１ｂの断面形状は、略長方形である。
（インターポーザ電極層）
　インターポーザ電極層１９は、複合部品１上に別の電子部品を搭載しうる際に複合部品１と別の電子部品間に介在させる層である。また、インターポーザ電極層１９は、複合部品１を電子機器に搭載する際には、複合部品１と電子機器との間に介在させる層である。インターポーザ電極層１９は、インターポーザ電極１９ａと、誘電膜とを有する。インターポーザ電極１９ａは、複合部品１と別の電子部品または電子機器との間を電気的に接続するものであり、誘電膜は、複合部品１と別の電子部品または電子機器との間の必要な個所を電気的に分離するものである。インターポーザ電極１９ａは、Ｓｉベース層１３の第２主面１３ｂと対向する。インターポーザ電極１９ａは、例えば、Ｃｕ、ＡｇおよびＡｇならびにそれらを含む合金であり、これらの中でもＣｕが好ましい。
　インターポーザ電極１９ａと、電子機器との電気的接続は、はんだバンプで実施される。インターポーザ電極１９ａは、はんだバンプに対応するために、表面にＮｉやＡｕによるめっき層を有することができる。本実施形態に係る複合部品１は実装面側に凸状に湾曲する形状を有するため、回路基板１０３に対して高さのばらつきが生じ得る。しかしながら、本実施形態に係る複合部品１がはんだバンプにより電子機器との電気的接続を構成すると、はんだバンプが高さのばらつきを調節して接合することができる。このため、高さのばらつきに起因する電気的接続性の低下を抑制できる。つまり、本実施形態は、インターポーザ電極１９ａを有するインターポーザ構造を含むことで、電気的接続性の低下を抑制することができる。
（接着層）
　接着層１１は、電子部品層２０をインターポーザ構造１０の内部に接着して固定する。より具体的には、接着層１１は、電子部品層２０をＳｉベース層１３の第２主面１３ｂに接着させる。
　本明細書において接着層１１の厚みは、部品電極２１ｂの下面からＳｉベース層１３の第２主面１３ｂまでのＺ方向の厚みをいう。１以上の電子部品２１は、実装方向に凸状に湾曲する湾曲形状を有するため、断面視において、１以上の電子部品２１とＳｉベース層１３の第２主面１３ｂとの間に位置する接着層１１の領域における、中央部１１ａ（接着層１１の中央部１１ａ）の厚みが端部１１ｂ（接着層１１の端部１１ｂ）での厚みに比べ小さい。つまり、Ｚ方向に１以上の電子部品２１が存在する接着層１１の厚みは、１以上の電子部品２１の両端部での接着層１１（すなわち、接着層１１の端部１１ｂ）の厚みに比べ、その中央部での接着層１１（接着層１１の中央部１１ａ）での厚みが小さくなっている。このため、複合部品１の製造においてボイド３１ｃが移動する経路となり得る硬化前の接着層（すなわち、接着剤の塗布膜３１）は、断面視において中央部での厚みに対して端部の厚みが大きくなっている。よって、接着剤の塗布膜３１中に発生したボイド３１ｃは、硬化前の電子部品２１の実装面外に移動しやすく、さらに接着剤の塗布膜３１外に移動しやすい（この詳細については、複合部品１の製造方法における電子部品接着工程にて説明する）。したがって、得られる接着層１１内にボイド３１ｃが存在しにくくなるため、本実施形態に係る複合部品は電気的接続性の低下をさらに抑制する。
　本明細書において、１以上の電子部品２１の中央部とは、複合部品１をＺ方向から平面視した場合に、対象とする矩形状の電子部品２１の対角線の交点を含む切断面（例えば、図１および２に示すようなＺＸ平面）における電子部品２１の端面Ｅ１，Ｅ２間の中間Ｃ１を中心とするＸ方向に長さＬ１までの範囲の部分をいう。長さＬ１は、例えば、０～５０μｍである。長さＬ１が０μｍである場合は、中央部は中間Ｃ１の部分である。本明細書において、１以上の電子部品２１の端部とは、複合部品１をＺ方向から平面視した場合に、対象とする矩形の電子部品２１の対角線の交点を含む切断面における電子部品２１の端面Ｅ１，Ｅ２から長さＬ２までの範囲の部分をいう。長さＬ２は、例えば、０～５０μｍである。長さＬ２が０μｍである場合は、端部は端面Ｅ１，Ｅ２の部分である。また、本明細書において矩形とは、厳密な矩形（より具体的には、長方形、正方形）に限定されず、例えば、角部が円弧状であってもよい。角部が円弧状である場合、仮想的な角部から対角線の交点を導くことができる。
　１以上の電子部品２１の中央部での接着層１１の厚みは、複合部品１の断面（ＺＸ断面）を形成し、走査型電子顕微鏡（ＳＥＭ）を用いてＳＥＭ画像を撮像する。ＳＥＭ画像において、中央部での接着層１１（接着層１１の中央部１１ａ）の厚みを複数測定する（測定数ｎ≧３）。得られた複数の測定値の平均値を中央部での接着層１１の厚みとする。１以上の電子部品２１の端部での接着層１１（接着層１１の端部１１ｂ）の厚みは、複合部品１の断面（ＺＸ断面）を形成し、走査型電子顕微鏡を用いてＳＥＭ画像を撮像する。ＳＥＭ画像において、端部での接着層１１の厚みを複数測定する（測定数ｎ≧３）。得られた複数の測定値の平均値を端部での接着層１１の厚みとする。なお、中央部の厚みが端部での厚みに比べ小さいとは、中央部の厚みが両端部のうちの少なくとも一方の端部での厚みに比べ小さければよい。
　１以上の電子部品２１の中央部での接着層１１の厚みは、例えば、１０μｍ以下であり、好ましくは５μｍ以下である。接着層１１の厚みが１０μｍ以下であると、Ｓｉ貫通ビア１７の積層方向の長さ（電気的接続経路）が短縮されるため、直流抵抗Ｒｄｃおよび熱抵抗を小さくなり、電子部品モジュールの特性が向上する。また、接着層１１の厚みが１０μｍ以下であると、複合部品１の厚みが薄くなる。これにより、複合部品１を使用する電子部品を小型化、薄型化することができる。
［複合部品の製造方法］
　第１実施形態に係る複合部品１の製造方法は、例えば、
　電子部品２１の部品電極２１ｂ間に樹脂層２１ｃを形成する樹脂層形成工程と、
　Ｓｉベース層１３上に接着層１１を形成し、部品電極２１ｂおよび樹脂層２１ｃが接着層１１を介してＳｉベース層１３と対向するようにＳｉベース層１３上に複数の電子部品２１を接着する電子部品接着工程と、
　Ｓｉベース層１３上に接着した複数の電子部品２１を樹脂で封止して一体化した電子部品層２０を形成する電子部品封止工程と、
　Ｓｉベース層１３および接着層１１にエッチングにより貫通孔１３ｃ，１１ｃを形成して、電子部品２１の部品電極２１ｂを露出させる貫通孔形成工程と、
　電解めっきにより貫通孔１３ｃにＳｉ貫通ビア１７を形成するＳｉ貫通ビア形成工程と
を含んで成る。
　複合部品１の製造方法は、さらに、
　Ｓｉベース層１３を準備するＳｉベース層準備工程と、
　電子部品層２０を研削して薄化する電子部品層薄化工程と、
　電子部品層２０上にＳｉサポート３３を貼合するＳｉサポート貼合工程と、
　電子部品層２０を介してＳｉサポート３３と対向するＳｉベース層１３を薄化するＳｉベース層薄化工程と、
　所定のパターンを有する誘電膜１５ａをＳｉベース層１３上に形成する誘電膜形成工程と、
　再配線層１５を形成する再配線層形成工程と、
　インターポーザ電極１９ａを形成するインターポーザ電極形成工程と、
　ダイシングにより個片化するダイシング工程と
を含んで成ってもよい。
　具体的に、図３Ａ～図３Qを参照して、複合部品１の製造方法の一例について説明する。図３Ａ～図３Qは、複合部品１の製造方法を説明するための図である。第１実施形態に係る複合部品１の製造方法は、樹脂層形成工程と、Ｓｉベース層準備工程と、電子部品接着工程と、電子部品封止工程と、電子部品層薄化工程と、Ｓｉサポート貼合工程と、Ｓｉベース層薄化工程と、誘電膜形成工程と、貫通孔形成工程と、Ｓｉ貫通ビア形成工程と、再配線層形成工程と、インターポーザ電極形成工程と、ダイシング工程とを含む。
　なお、この製造方法では電子部品接着工程からインターポーザ電極形成工程までに複合部品１が集積したマザー集積体を作製する。
（樹脂層形成工程）
　樹脂層形成工程では、電子部品２１の部品電極２１ｂ間に樹脂層形成する。より具体的には、樹脂層形成工程では、樹脂を含む塗布膜を形成し、平坦化処理を施して樹脂層２１ｃを形成する。図３Ａに示すように、樹脂と溶媒とを含む溶液を、スピンコート法を用いて塗布して塗布膜を形成する。ここで、塗布膜の最も低い部分が、部品電極２１ｂの最も高い部分よりも高くなるようにする。つまり、複数の部品電極２１ｂのすべてが塗布膜に完全に埋没するように塗布膜を形成する。塗布層を乾燥して樹脂層２１ｃを形成する。後続の平坦化処理前の樹脂層２１ｃは、好ましくは完全に部品電極２１ｂを被覆する。
　平坦化処理では、図３Ｂに示すように、例えば、サーフェスプレーナおよびグラインダを用いて、部品電極２１ｂおよび樹脂層２１ｃの表面を研削して平坦化し、部品電極２１ｂ間に樹脂層２１ｃを形成する。これにより、部品電極２１ｂの上面が露出し、部品電極２１ｂおよび樹脂層２１ｃの上面が面一となる。
（Ｓｉベース層準備工程）
　Ｓｉベース層準備工程では、Ｓｉベース層１３としてＳｉウェハを準備する。Ｓｉウェハの形状は、円柱形状であり得るが、これに限定されない。Ｓｉウェハの形状が円柱形状である場合、Ｓｉウェハの厚みは、例えば、７５５μｍ（Ｓｉウェハの直径φ３００ｍｍ）、７２５μｍ（φ２００ｍｍ）、６２５μｍ（φ１５０ｍｍ）、および５２５μｍ（φ１００ｍｍ）である。なお、Ｓｉベース層準備工程は、樹脂層形成工程の前に実施されてもよい。
（電子部品接着工程）
　電子部品接着工程では、Ｓｉベース層１３上に接着層１１を形成し、部品電極２１ｂおよび樹脂層２１ｃが接着層１１を介してＳｉベース層１３と対向するようにＳｉベース層１３上に複数の電子部品２１を接着する。電子部品接着工程では、図３Ｃに示すように、例えば、Ｓｉベース層１３上に接着剤を塗布し、その上に複数の電子部品２１を配置（搭載）する。次いで、図３Ｄに示すように、接着剤を硬化する。これにより、複数の電子部品２１をＳｉベース層１３上に接着させ、かつ１以上の電子部品２１を実装方向に凸状に湾曲させて、接着層１１を形成する。
　電子部品接着工程では、１以上の電子部品２１が実装方向に湾曲する湾曲形状を有する。これは、上述したように、１以上の電子部品２１の樹脂層２１ｃを構成する樹脂の線膨張係数（例えば、４０～１５０ｐｐｍ／℃）が電子部品本体部２１ａを構成する材質の線膨張係数（例えば、１～２５ｐｐｍ／℃）に比べ大きいために、例えば、接着層１１の形成における加熱（例えば、２５０℃）により樹脂層２１ｃが電子部品本体部２１ａに比べ大きく膨張することで達成される。
　電子部品接着工程では、複数の電子部品２１を接着剤の塗布膜３１上に配置する際に、ボイド３１ｃを噛むことがある。また、接着剤の塗布膜３１を硬化する際に、塗布膜３１中の溶媒成分が気化してボイドが生じることがある。これらにより、通常、塗布膜中にボイドが抜けきらず、得られる接着層中にボイドが残留し、電気的接続性が低下することがある。
　しかしながら、本開示における電子部品接着工程では、１以上の電子部品２１が実装方向に湾曲することで、ボイドが接着層１１中に存在しにくくなる。これにより、本実施形態に係る複合部品１を実装する電子機器の信頼性を向上させることができる。その理由は、図６を参照して以下のように推測される。図６は、第１実施形態に係る複合部品の製造におけるボイドの移動を説明するための図を示す。図６はまた、図３Ｃから図３Ｄまでに変化する途中の状態を示す。電子部品接着工程において接着剤の塗布膜３１が硬化し始めると、１以上の電子部品２１が徐々に実装方向に凸状に湾曲する。ここで、１以上の電子部品２１の中央部での接着剤の塗布膜３１（つまり、塗布膜３１の中央部３１ａ）の厚みが１以上の電子部品２１の端部での接着剤の塗布膜３１（つまり、塗布膜３１の端部３１ｂ）の厚みに比べ小さくなる。つまり、接着剤の塗布膜３１の断面積は、１以上の電子部品２１において中央部３１ａの方が端部３１ｂに比べ小さくなる。このため、１以上の電子部品２１を接着剤の塗布膜３１上に搭載した際に大気中の空気を噛むことで生じたボイド３１ｃ、ならびに加熱により接着剤の塗布膜３１中の溶媒が気化して生じたボイド３１ｃが塗布膜３１の中央部３１ａから端部３１ｂへ移動する。異種の１以上の電子部品２１の端部間に移動したボイド３１ｃは、Ｙ方向に延在する電子部品２１の部品電極２１ｂおよび樹脂層２１ｃを伝って複合部品１における１以上の電子部品２１の実装面外に移動する。図６に示すように、１以上の電子部品の実装面外では、接着剤の塗布膜３１は開放系となっている。実装面外に到達したボイド３１ｃは、さらに塗布膜３１外に移動する。その結果、図３Ｄにおける接着層１１内にはボイド３１ｃが残留しにくくなる。よって、本実施形態に係る複合部品１を実装する電子機器の信頼性を向上させることができると考えられる。
　本明細書において、接着剤の塗布膜３１の中央部３１ａとは、複合部品１内において１以上の電子部品２１の中央部のＺ方向に位置する塗布膜３１の部分（図６における電子部品２１の端面Ｅ１，Ｅ２間の中間点Ｃ１を中心とするＸ方向に長さＬ１までの範囲の部分）をいう。長さＬ１は、例えば、０～５０μｍである。長さＬ１が０μｍである場合は、中央部は中間Ｃ１の部分である。本明細書において、接着剤の塗布膜３１の端部３１ｂとは、複合部品１内において１以上の電子部品２１の端部のＺ方向に位置する塗布膜３１の部分（図６における電子部品２１の端面Ｅ１，Ｅ２から長さＬ２までの範囲の部分）をいう。長さＬ２が０μｍである場合は、端部は端面Ｅ１，Ｅ２の部分である。長さＬ２は、例えば、０～５０μｍである。
　接着剤の塗布膜３１は、図３Ｃに示すように、Ｓｉベース層１３の第２主面１３ｂ上に形成する。これにより、塗布膜形成Ｓｉベース層１３を作製する。塗布法は、例えば、スピンコートである。塗布膜３１の厚みが電子部品２１の部品電極２１ｂの厚み～１０μｍの範囲となるように制御して、塗布することが好ましい。接着剤は、例えば、熱硬化性樹脂である。このような熱硬化性樹脂は、例えば、ベンゾシクロブテン（ＢＣＢ）を繰り返し単位に含む熱硬化性樹脂であり、例えば、1,3-divinyl-1,1,3,3-tetramethyldisiloxane-bis-benzocyclobutene（DVS-bis-BCB）を重合して得ることができる。市販品としては、例えば、ダウ・ケミカル製「CYCLOTENE」がある。
　図３Ｄに示すように、真空チャンバーを備えた装置を用いて、塗布膜３１上の所定の位置に複数の電子部品２１を配置する。詳しくは、複数の電子部品２１を複数集積したウェハ（電子部品集積ウェハ）を塗布膜形成Ｓｉベース層１３に貼合させる。電子部品２１の積層方向に沿って双方向に圧力を印加し、加熱する。具体的には、装置における真空チャンバー内の下ステージに、塗布膜形成Ｓｉベース層１３をセットする。電子部品２１の部品電極２１ｂが塗布膜３１と対向する方向となるように、真空チャンバー内の上ステージに電子部品２１を真空吸引（または減圧吸引）させる。塗布膜形成Ｓｉベース層１３と、電子部品集積ウェハとの位置合わせでは、例えば、Ｓｉベース層１３の認識マークを用いる。塗布膜形成Ｓｉベース層１３の塗布膜３１側に、複数の電子部品２１を配置する。上下ステージが互いに対向する方向に沿って、双方向に圧力を印加し、加熱する。
　部品電極２１ｂおよび樹脂層２１ｃが接着層１１を介してＳｉベース層１３と対向するようにして、電子部品集積ウェハはＳｉベース層１３上に接着される。ここで、電子部品集積ウェハの貼合面に相当する面は、部品電極２１ｂおよび樹脂層２１ｃで形成される面であり、上述した平坦化処理によって平坦性を有する。電子部品集積ウェハを塗布膜形成Ｓｉベース層１３に貼合させる場合、Ｓｉベース層１３上に形成された塗布膜３１は、上記ウェハの貼合面の平坦な表面形状に沿って貼合されやすい。これにより、塗布膜３１の接着剤が上記貼合面の形状に十分に沿わずに空気が入り込んで空隙が生じることを抑制する。
（電子部品封止工程）
　電子部品封止工程では、Ｓｉベース層１３上に接着した複数の電子部品２１を樹脂で封止して一体化した電子部品層２０を形成する。具体的には、図３Ｅに示すように、ディスペンサを用いて、電子部品２１を搭載したＳｉベース層１３上に、液状樹脂を塗布する。その後、コンプレッションモールド装置を用いて、塗布した樹脂を成形する。その後、例えば、熱風循環オーブンを用いて、樹脂をキュアする。キュアにおける熱処理条件は、例えば、１５０℃、１時間である。これにより樹脂封止部２３および電子部品層２０を形成する。
（電子部品層薄化工程）
　図３Ｆに示すように、電子部品層薄化工程では、例えば、Ｓｉウェハのバックグラインダを用いて、電子部品層２０（より具体的には、樹脂封止部２３）を研削して薄化する。電子部品薄化工程では、電子部品２１の部品電極２１ｂが配置されていない側の電子部品層２０の面を研削する。研削量は可能な限り多いことが好ましい。薄化後の電子部品層２０の厚みは、例えば、５０～１５０μｍである。
　電子部品層薄化工程の一例を示す図３Ｆでは、電子部品層２０の樹脂封止部２３を研削しているが、さらに電子部品２１を研削してもよい。ただし、電子部品２１の内部の機能部分を損傷しないようにする。機能部分は、例えば、キャパシタの場合は誘電体および電極であり、インダクタの場合は配線である。
（Ｓｉサポート貼合工程）
　Ｓｉサポート貼合工程では、図３Ｇに示すように、電子部品層２０にＳｉサポート３３を貼合する。具体的には、Ｓｉベース層準備工程で説明したＳｉウェハをＳｉサポート３３として別途準備する。次いで、電子部品接着工程で説明した方法により、Ｓｉサポート３３上に接着剤の塗布膜３１を形成する。その後、電子部品層２０の研削面が塗布膜３１と接触するようにして、Ｓｉサポート３３上に電子部品層２０を貼合し、圧力を印加して加熱する。これにより、電子部品層２０の研削面上に接着層１１を介してＳｉサポート３３を形成する。Ｓｉサポート３３を設ける目的は、後続のＳｉベース層薄化工程において、製造過程の層が従来に比べ薄いことによる弊害の発生（より具体的には、強度の低下等）を防止するためである。
　Ｓｉサポート３３は、必要に応じて、加工性を向上させる観点から、貼合前に薄化することができる。後続の工程において半導体デバイス装置を用いて誘電膜を形成するためである。例えば、電子部品２１の厚みが１５０μｍである場合、Ｓｉサポート３３としてのＳｉウェハ（φ３００ｍｍ、一般的な厚み７７５μｍ）を約６２５μｍに薄化する。
（Ｓｉベース層薄化工程）
　Ｓｉベース層薄化工程では、図３Ｈに示すように、電子部品層２０を介してＳｉサポート３３と対向するＳｉベース層１３を薄化する。具体的には、電子部品薄化工程と同様の方法で、Ｓｉベース層１３を研削して、Ｓｉベース層１３を薄化し研削面を平坦化する。Ｓｉベース層薄化工程では、Ｓｉサポート３３でＳｉベース層１３を担持した状態で薄化するため、Ｓｉベース層１３を効果的に薄くすることができる。これにより、本実施形態に係る複合部品１の製造方法は、電子部品モジュールに優れ、かつ薄型化や小型化した複合部品１を製造することができる。研削量は、上記弊害を防止して、例えば、一定の強度が維持できる範囲で可能な限り多い方が好ましい。研削面の平坦化のばらつきを考慮して、薄化後のＳｉベース層１３の厚みは、３μｍ以上が好ましい。
（誘電膜形成工程）
　誘電膜形成工程では、図３Ｉ、図３Ｊおよび図３Ｋに示すように、所望のパターンを有する誘電膜１５ａをＳｉベース層１３上に形成する。具体的には、ＰＥＣＶＤのような気相成長（ＣＶＤ）法を使用して、図３Ｉに示すように、Ｓｉベース層１３の全面に誘電膜（厚み０．１～０．２μｍ）１５ａを形成する。誘電膜１５ａは、１層以上を形成してもよい。例えば、４層の誘電膜１５ａを形成する場合、Ｓｉベース層１３側から順に、ＳｉＯ2：０．２５μｍ／Ｓｉ3Ｎ4：０．１μｍ／ＳｉＯ2：０．２５μｍ／Ｓｉ3Ｎ4０．１μｍとすることができる。
　また、誘電膜形成工程は、誘電膜１５ａの形成前にＳｉベース層１３の表面を洗浄することができる。洗浄は、例えば、ウェット洗浄、および酸素プラズマアッシングである。
　なお、図３Ｉ～図３Оは、図３Ａ～図３Ｈに比べ、拡大されていることに留意されたい。具体的には、図３Ｉ～図３Оは、図３ＨのＢ部に相当する部分を示している。また、図３Ｉ～図３Оは、主にＳｉ貫通ビア１７および再配線層１５の形成に関する図であるため、便宜上、Ｓｉ貫通ビア１７、再配線層１５およびそれらが形成される箇所が大きく占めるように拡大していることに留意されたい。
　次いで、図３Ｊに示すように、フォトリソグラフィー法を用いて誘電膜１５ａをパターンニングする。液体レジストをスピンコートして、誘電膜１５ａ全面にフォトレジスト膜３５を形成する。所望のパターンに対応するマスクを介してフォトレジスト膜３５を露光する。露光されたフォトレジスト膜３５を現像する。ＲＩＥ(Reactive Ion Etching)を用いて、フォトレジスト膜３５の誘電膜１５ａを選択的に除去する。例えば、上述した４層の誘電膜１５ａを形成した場合、誘電膜１５ａの表面側（誘電膜１５ａにおいてＳｉベース層１３側に対向する面側）の２層を選択的に除去する。その後、フォトレジスト膜３５を剥離する。これにより、図３Ｋに示す所望のパターンを有する誘電膜１５ａをＳｉベース層１３上に形成する。誘電膜１５ａはまた、後述する図３Оに示す２つのＳｉ貫通ビア１７間を電気的に絶縁する絶縁膜として機能する。
　なお、Ｓｉベース層１３の第１主面１３ａは、さらにマーク層を有してもよい。マーク層をＩＲカメラで検知して、フォトリソグラフィー法における位置合わせをすることができる。
（貫通孔形成工程）
　貫通孔形成工程では、図３Ｌおよび図３Ｍに示すように、Ｓｉベース層１３および接着層１１にエッチングにより貫通孔１３ｃ，１１ｃを形成して、部品電極２１ｂを露出させる。具体的には、フォトレジスト膜３５を全面に形成する。Ｓｉ貫通ビア１７のパターンに対応するマスクを介してフォトレジスト膜３５を露光する。露光されたフォトレジスト膜３５を現像して、図３Ｌに示すような所定のパターンを有するフォトレジスト膜３５を形成する。図３Ｍに示すように、フォトレジスト膜３５の開口部３５ａからＺ方向に存在するＳｉベース層１３および接着層１１を選択的に除去（エッチング）する。エッチングは、例えば、ＲＩＥおよびレーザー照射を用いて実施する。これにより貫通孔１３ｃ，１１ｃが形成され、部品電極２１ｂ（の上面の一部）が露出する。ここで、接着層１１の貫通孔１１ｃは楕円形状を有する。これは、接着層１１を構成する材料が、Ｓｉベース層１３を構成する材料に比べ、エッチングされやすいためである。これにより、後続のＳｉ貫通ビア形成工程において楕円形状の延出部１７ｂが形成される。貫通孔１３ｃ，１１ｃの形成後、フォトレジスト膜３５を除去する。エッチング手段としては、好ましくはＲＩＥである。エッチング手段としてＲＩＥを用いることで、曝露する部品電極２１ｂの上面の平坦性が向上するため、後に形成されるＳｉ貫通ビア１７と良好な接合を形成することができる。これにより電気的接続性の低下をさらに抑制できる。
（Ｓｉ貫通ビア形成工程）
　Ｓｉ貫通ビア形成工程は、図３Ｎに示すように、電気めっきにより貫通孔１３ｃ，１１ｃにＳｉ貫通ビア１７を形成する。デュアル・ダマシン法（より具体的には、Ｃｕデュアル・ダマシン法）を用いて、電解めっき（より具体的には、電解Ｃｕめっき）により貫通孔１３ｃ，１１ｃにＳｉ貫通ビア１７を形成する。
（再配線層形成工程、インターポーザ電極形成工程）
　再配線層形成工程では、図３Оに示すように、上述のフォトリソグラフィー法およびエッチングにより、所定のパターンを有する誘電膜１５ａおよび配線１５ｂを形成して、再配線層１５を形成する。また、インターポーザ電極形成工程では、Ｓｉサポート３３と、Ｓｉサポート３３を電子部品層２０に接着させる接着層１１とを除去して、インターポーザ電極１９ａを形成する。なお、図３Оでは、再配線層１５中に、図３Ｉ～図３Ｋで形成した誘電膜１５ａおよび図３Ｎで形成した配線１５ｂを組み込んで描写している。
（ダイシング工程）
　ダイシング工程は、ダイシングしてマザー集積体を個片化する。これにより、複合部品１が製造される。
［実施例］
　図３Ａ～図３Ｑに示す複合部品の製造方法に従って、本開示の範囲に包含される複合部品を作製した。具体的には、電子部品の部品電極を覆うようにポリイミドから構成される樹脂層（線膨張係数６０ｐｐｍ）を形成した。樹脂層および部品電極を研削し、樹脂層の平坦化、ならびに部品電極の露出および平坦化を行った。このような同種の電子部品（厚み１００μｍ）を５個準備した。これにより、５個の電子部品は、電子部品本体部と、電子部品本体部上に形成された部品電極と、部品電極間に配置された樹脂層とを有していた。電子部品は、図２に示すように、電子部品本体部の第３主面に１１個の部品電極と部品電極の間に配置された樹脂層とを有していた。１１個の部品電極は、何れも同じ幅（Ｘ方向の長さ）および同じ厚み（Ｚ方向の長さ）を有しており、等間隔で電子部品本体部の第３主面に配置されていた。１２個の樹脂層は、何れも同じ幅（Ｘ方向の長さ）および同じ厚み（Ｚ方向の長さ）を有しており、等間隔で電子部品本体部の第３主面に配置されていた。電子部品を構成する材質は、シリコン（線膨張係数３ｐｐｍ）であった。樹脂層の線膨張整数が電子部品の線膨張係数に比べ大きかった。
　接着剤（ダウ・ケミカル製「CYCLOTENE」）を用いて、準備したＳｉベース層１３上に接着剤の塗布膜を形成し、Ｓｉベース層１３上に５個の電子部品を接着させ、接着層を形成した。１１個の電子部品をエポキシ樹脂で封止して樹脂封止部を形成した。電子部品層薄化工程では、樹脂封止部のみ研削し、電子部品は研削しなかった。１１個の電子部品は、図１に示す５個の電子部品と同様に、全ての電子部品が隣り合うようにして配置されていた。また、１１個の電子部品は、平面視（ＸＹ平面視）におけるそれら対角線の中心点がＸ方向に平行となるように配置されていた。電子部品層を薄化し、Ｓｉサポート３３を貼合し、Ｓｉベース層１３を薄化し、貫通孔を形成し、Ｓｉ貫通ビア、再配線層、インターポーザ電極を形成した。その結果、複合部品を得た。
　実施例１の複合部品の中央部を含むＺＸ平面で複合部品を切断し、当該断面のＳＥＭ画像を撮像した。ＳＥＭ画像における１の電子部品の一方の端面と実装面との第１交点と、他方の端面と実装面との第２交点とを通る第１直線を作成した。第１直線から鉛直下方向（逆Ｚ方向）にはみ出す実装面領域の存在を確認した。他の４つの電子部品についても同様に第１直線から逆Ｚ方向にはみ出す実装面領域の存在を確認した。第１直線から逆Ｚ方向にはみ出す実装面は、いずれも湾曲していた。これにより、５つの第１湾曲面が複合部品の実装面に存在していることを確認した。
　また、５個の電子部品のそれぞれについて、ＳＥＭ画像における５個の電子部品の第３主面と一方の端面との第５交点から第３主面と他方の端面との第６交点を通る第３直線を作成した。第３直線から逆Ｚ方向にはみ出す電子部品本体部領域の存在を確認した。第３直線から逆Ｚ方向にはみ出す電子部品本体部領域の面はいずれも湾曲面であった。これにより、５個の電子部品すべてが湾曲形状を有していることを確認した。これにより、複合部品の実装面は、５つの第１湾曲面が４つの屈曲部を介して隣り合っていることが確認された。
　また、ＳＥＭ画像における複合部品の一方の端面と部品面との第３交点と、他方の端面と部品面との第４交点を通る第２直線を作成した。複合部品の部品面すべてが第２直線から逆Ｚ方向に存在することを確認した。さらに、部品面が湾曲面であることを確認したこれにより、複合部品全体が実装方向に凸状に湾曲していることを確認した。
　得られたＳＥＭ画像では、５個の電子部品が全て含まれかつ隣り合うようにして配置されていた。Ｓｉベース層１３の厚みを測定したところ（測定数ｎ＝３）、実施例１の複合部品において、Ｓｉベース層１３の厚みは５０μｍであった。Ｓｉベース層１３の厚みは複数の電子部品の厚み（１００μｍ）に比べ小さかった。接着層の厚みは、５個の電子部品のいずれにおいても、中央部の厚みが端部の厚みに比べ小さかった。そのうちの１個の電子部品では、中央部の厚みは４．０μｍであり、一方の端部の厚みが４．８μｍであり、他方の端部の厚みが５．１μｍであった（いずれも測定数ｎ＝３）。また、中央部の厚みは、１０μｍ以下であった。
＜第２実施形態：実装構造体＞
　図４および図５を参照して第２実施形態に係る実装構造体を説明する。図４は、第２実施形態に係る実装構造体を示す断面図を示す。図５は、第２実施形態に係る実装構造体の製造におけるボイドの移動を説明するための図を示し、実装構造体の製造における図４におけるＣ部を拡大した部分に相当する。なお、図４～５では、図面の見やすさを考慮して、Ｓｉ貫通ビア１７およびインターポーザ電極１９ａを省略していることに留意されたい。
　第２実施形態に係る実装構造体１００は、第１実施形態に係る複合部品１を回路基板１０３上に実装し、複合部品１のインターポーザ電極１９ａと回路基板１０３とがはんだバンプ１０５を介して電気的に接続され、はんだバンプ１０５がアンダーフィル層１０１で封止されている。
　第２実施形態では、はんだバンプ１０５を用いて複合部品１を回路基板１０３上に固定して、回路基板１０３と一体的に構成してモジュール化する。これにより半導体パッケージのようなモジュール品を製造することができる。
　はんだバンプ１０５は、複合部品１の湾曲形状（湾曲形状）に沿って高さを調節できるため、実装方向に凸状に湾曲する第１湾曲面を１以上含むような第１実施形態に係る複合部品１であっても、電気的接続性の低下を抑制する。
　アンダーフィル層１０１は、複合部品１の実装面と回路基板１０３の上面との間に充填され、接続されている。アンダーフィル層１０１はまた、はんだバンプ１０５間の短絡を防止する。
　第２実施形態に係る実装構造体１００は、アンダーフィル層１０１中にボイド１０１ｃを有しにくいため、電気的接続性の低下を抑制する。その理由は以下のように推測される。通常、実装構造体を製造する場合、複合部品と回路基板との間にアンダーフィル材を充填すると、空気を噛むことがある。その結果、形成されるアンダーフィル層はボイドを含み、これが複合部品と回路基板との接合性を低下させ、その結果、実装構造体の電気的接続性を低下させることがある。
　しかしながら、第２実施形態に係る実装構造体１００は第１実施形態に係る複合部品１を備えるため、複合部品１の中央部でのアンダーフィル材（例えば、エポキシ樹脂）の塗布膜１０１ａの厚みが端部での厚みに比べ小さい。このようにアンダーフィル材の塗布膜１０１ａに厚みの差が形成される。このため、アンダーフィル材の塗布膜１０１ａ中に生じたボイド１０１ｃが、例えば、図５中に示す方向Ｄ１に沿って複合部品１の実装面積領域Ｒ３外に移動しやすく、さらにアンダーフィル材の塗布膜１０１ａ外に移動しやすい。このため、形成されるアンダーフィル層１０１はボイド１０１ｃを含みにくく、複合部品１と回路基板１０３との接合性の低下を抑制し、実装構造体１００の電気的接続性の低下を抑制すると考えられる。
［実装構造体の製造方法］
　複合部品１のインターポーザ電極１９ａおよび回路基板１０３の電極パッド（不図示）の少なくとも一方に、はんだバンプ１０５を形成する工程（はんだバンプ形成工程）と、
　複合部品１のインターポーザ電極１９ａと回路基板１０３の電極パッドとを導電性接着剤を用いて接着する工程（接着工程）と
　複合部品１の実装面３と回路基板１０３との間にアンダーフィル層１０１を形成する工程（アンダーフィル層形成工程）と、
　はんだバンプ１０５を溶融させて複合部品１のインターポーザ電極１９ａと回路基板１０３の電極パッドとを電気的に接合する工程（溶融接合工程）と
を含んで成る。
　本開示は、第１，第２実施形態に限定されるものではなく、本開示の要旨を逸脱しない範囲で変更可能である。また、第１，第２実施形態で示す構成は、一例であり特に限定されるものではなく、本開示の効果から実質的に逸脱しない範囲で種々の変更をすることができる。
　前記実施形態では、電子部品層２０は、５つの電子部品２１のうち１以上の電子部品２１が５つ存在したが、これに限定されない。例えば、５つの電子部品２１のうち１以上の電子部品２１が１～４つであってもよい。
　前記実施形態では、電子部品層２０は、５つの電子部品２１のうち１以上の電子部品２１が５つ存在し、これらが互いに同一種類の電子部品であったが、これに限定されない。例えば、１以上の電子部品２１のうち、少なくとも１つが異なる種類の電子部品であってもよい。
　前記実施形態では、複合部品１は、インターポーザ電極１９ａを有するインターポーザ構造１０を含むが、これに限定されない。例えば、図７に示すように、インターポーザ電極１９ａを有するインターポーザ構造を有さなくてもよい。図７は、第１実施形態に係る複合部品の変形例を示す拡大断面図であり、第１実施形態に係る複合部品１を示す図２の部分に相当する。
　前記実施形態では、電子部品層２０として１以上の電子部品２１をインターポーザ構造１０の内部に５つ内蔵されているが、電子部品層２０上に別の電子部品を積層してもよい。かかる場合、別の電子部品は、インターポーザ電極１９ａと電気的に接続させることができる。別の電子部品は、内蔵する電子部品と同一種類であっても、異なる種類であってもよい。
　前記実施形態では、１つの部品電極２１ｂに対して、２つのＳｉ貫通ビア１７が電気的に接続するように描いているが、これに限定されない。例えば、１つの部品電極２１ｂに対して、１または３以上のＳｉ貫通ビア１７が電気的に接続されるようにしてもよい。これらの中でも、部品電極１つに対して、２以上のＳｉ貫通ビア１７が電気的に接続することが好ましい。１つの部品電極２１ｂに対して、２以上のＳｉ貫通ビア１７が電気的に接続することにより、再配線層１５と複数の電子部品２１との間の寄生インピーダンスがより低減され、インターポーザを使用する電子機器の電気特性が向上する。
　１，１ａ　　　　　　　複合部品
　３　　　　　　　　　　（複合部品の）実装面
　３ａ　　　　　　　　　第１湾曲面
　３ｂ　　　　　　　　　屈曲部
　１０　　　　　　　　　インターポーザ構造
　１１　　　　　　　　　接着層
　１１ａ　　　　　　　　（接着層の）中央部
　１１ｂ　　　　　　　　（接着層の）端部
　１１ｃ　　　　　　　　（接着層の）貫通孔
　１３　　　　　　　　　Ｓｉベース層
　１３ａ　　　　　　　　（Ｓｉベース層の）第１主面
　１３ｂ　　　　　　　　（Ｓｉベース層の）第２主面
　１３ｃ　　　　　　　　（Ｓｉベース層の）貫通孔
　１５　　　　　　　　　再配線層
　１５ａ　　　　　　　　誘電膜
　１５ｂ　　　　　　　　配線
　１７　　　　　　　　　Ｓｉ貫通ビア
　１７ａ　　　　　　　　Ｓｉ貫通ビア本体部
　１７ｂ　　　　　　　　延出部
　１９　　　　　　　　　インターポーザ電極層
　１９ａ　　　　　　　　インターポーザ電極
　２０　　　　　　　　　電子部品層
　２１　　　　　　　　　電子部品
　２１ａ　　　　　　　　電子部品本体部
　２１ｂ　　　　　　　　部品電極
　２１ｃ　　　　　　　　樹脂層
　２１ｄ　　　　　　　　（電子部品本体部の）第３主面
　２１ｅ　　　　　　　　（電子部品本体部の）第４主面（実装面側）
　２３　　　　　　　　　樹脂封止部
　３１　　　　　　　　　（接着層の）塗布膜
　３１ａ　　　　　　　　（接着層の塗布膜の）中央部
　３１ｂ　　　　　　　　（接着層の塗布膜の）端部
　３１ｃ　　　　　　　　（接着層の塗布膜内の）ボイド
　３３　　　　　　　　　Ｓｉサポート
　３５　　　　　　　　　フォトレジスト膜
　３５ａ　　　　　　　　（フォトレジスト膜の）開口部
　１００　　　　　　　　実装構造体
　１０１　　　　　　　　アンダーフィル層
　１０１ａ　　　　　　　（アンダーフィル層の）塗布膜
　１０１ｂ　　　　　　　（アンダーフィル層の）上面
　１０１ｃ　　　　　　　（アンダーフィル層の）ボイド
　１０３　　　　　　　　回路基板
　１０５　　　　　　　　はんだバンプ

Claims (13)

  1. 　互いに対向する第１主面および第２主面を有するＳｉベース層と、前記第１主面に形成されている再配線層と、該再配線層と電気的に接続し前記Ｓｉベース層内を貫通するＳｉ貫通ビアと、電子部品本体部と該電子部品本体部に配置された部品電極とを有する複数の電子部品を含み、前記Ｓｉベース層の前記第２主面に配置された電子部品層とを備える複合部品であって、
    　前記部品電極は、前記Ｓｉ貫通ビアに接続され、
    　前記複数の電子部品のうち１以上の電子部品は、断面視において何れも実装方向に凸状に湾曲する湾曲形状を有し、前記複合部品の実装面は、断面視において、前記湾曲形状に対応し、実装方向に凸状に湾曲する第１湾曲面を１以上含む、複合部品。
  2. 　前記Ｓｉベース層と、前記再配線層と、前記Ｓｉ貫通ビアと、前記第２主面と対向するインターポーザ電極とを有するインターポーザ構造を含み、
    　前記電子部品層は前記インターポーザ電極と前記Ｓｉベース層との間に設けられる、請求項１に記載の複合部品。
  3. 　前記複数の電子部品は、接着層により前記Ｓｉベース層の前記第２主面に接着されており、
    　断面視において、前記１以上の電子部品と前記Ｓｉベース層の前記第２主面との間に位置する接着層の領域における、中央部の厚みは端部での厚みに比べ小さい、請求項１または２に記載の複合部品。
  4. 　断面視において、前記中央部の厚みは、１０μｍ以下である、請求項３に記載の複合部品。
  5. 　前記１以上の電子部品は、前記部品電極間に配置された樹脂層をさらに有する、請求項１～４のいずれか１項に記載の複合部品。
  6. 　前記樹脂層の線膨張係数は、前記電子部品本体部の線膨張係数よりも大きい、請求項５に記載の複合部品。
  7. 　前記樹脂層は、樹脂を含み、
    　前記電子部品本体部は、セラミックまたは半導体系材料を含む、請求項５または６に記載の複合部品。
  8. 　前記Ｓｉベース層の厚みは、前記複数の電子部品の厚みに比べ小さい、請求項１～７のいずれか１項に記載の複合部品。
  9. 　前記電子部品層は、前記複数の電子部品を封止する樹脂封止部をさらに含み、
    　前記複合部品はその全体が実装方向に凸状に湾曲する、請求項１～８のいずれかに記載の複合部品。
  10. 　前記複合部品の実装面は、断面視において複数の前記第１湾曲面を含む、請求項１～９のいずれか１項に記載の複合部品。
  11. 　断面視において前記複数の第１湾曲面のうちの少なくとも２つの第１湾曲面が屈曲部を介して隣り合う、請求項１０に記載の複合部品。
  12. 　前記複合部品の実装面における前記第１湾曲面は、平面視で該実装面全体の７０％以上の面積を占める、請求項１～１１のいずれか１項に記載の複合部品。
  13. 　前記複数の電子部品は、前記部品電極が断面視で直線状に延在する前記Ｓｉ貫通ビアを介して前記再配線層と電気的に接続するようにして、前記電子部品層内に配置されている、請求項１～１２のいずれか１項に記載の複合部品。
PCT/JP2023/002631 2022-02-09 2023-01-27 複合部品 WO2023153240A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202380012729.8A CN117730410A (zh) 2022-02-09 2023-01-27 复合部件
JP2023555676A JP7556475B2 (ja) 2022-02-09 2023-01-27 複合部品
US18/399,324 US20240136268A1 (en) 2022-02-09 2023-12-28 Composite component

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-018785 2022-02-09
JP2022018785 2022-02-09

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/399,324 Continuation US20240136268A1 (en) 2022-02-09 2023-12-28 Composite component

Publications (1)

Publication Number Publication Date
WO2023153240A1 true WO2023153240A1 (ja) 2023-08-17

Family

ID=87564171

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2023/002631 WO2023153240A1 (ja) 2022-02-09 2023-01-27 複合部品

Country Status (4)

Country Link
US (1) US20240136268A1 (ja)
JP (1) JP7556475B2 (ja)
CN (1) CN117730410A (ja)
WO (1) WO2023153240A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193228A1 (en) * 2010-02-08 2011-08-11 Samsung Electronics Co., Ltd. Molded underfill flip chip package preventing warpage and void
JP2012227444A (ja) * 2011-04-21 2012-11-15 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
US20140131858A1 (en) * 2012-11-14 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Control of Semiconductor Die Package
US20160379921A1 (en) * 2015-06-24 2016-12-29 MuSeob SHIN Circuit boards and semiconductor packages including the same
US20200381391A1 (en) * 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. COWOS Structures and Methods Forming Same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193228A1 (en) * 2010-02-08 2011-08-11 Samsung Electronics Co., Ltd. Molded underfill flip chip package preventing warpage and void
JP2012227444A (ja) * 2011-04-21 2012-11-15 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
US20140131858A1 (en) * 2012-11-14 2014-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Control of Semiconductor Die Package
US20160379921A1 (en) * 2015-06-24 2016-12-29 MuSeob SHIN Circuit boards and semiconductor packages including the same
US20200381391A1 (en) * 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. COWOS Structures and Methods Forming Same

Also Published As

Publication number Publication date
JPWO2023153240A1 (ja) 2023-08-17
US20240136268A1 (en) 2024-04-25
JP7556475B2 (ja) 2024-09-26
CN117730410A (zh) 2024-03-19

Similar Documents

Publication Publication Date Title
KR100778597B1 (ko) 적층 반도체 장치와 그 제조방법
US8536691B2 (en) Semiconductor device and method for manufacturing the same
US7727862B2 (en) Semiconductor device including semiconductor constituent and manufacturing method thereof
US8373069B2 (en) Electronic component mounting substrate and method for manufacturing electronic component mounting substrate
US20130009325A1 (en) Semiconductor element-embedded substrate, and method of manufacturing the substrate
US20060278991A1 (en) Stack circuit member and method
JP5548855B2 (ja) 配線基板及びその製造方法
JP5588620B2 (ja) ウェーハ・レベル・パッケージ及びその形成方法
TW200527647A (en) A semiconductor device and its fabrication method
US20130127030A1 (en) Semiconductor device packaging having substrate with pre-encapsulation through via formation
CN112992504A (zh) 电子部件
JP2005175263A (ja) 半導体装置の製造方法、半導体装置、電子機器
JP5543754B2 (ja) 半導体パッケージ及びその製造方法
JP2003007909A (ja) 半導体装置の製造方法とそれによる半導体装置およびこれを用いた電子機器
US12002760B2 (en) Composite component and method for manufacturing the same
WO2023153240A1 (ja) 複合部品
TW201126666A (en) Semiconductor device including semiconductor construct installed on base plate, and manufacturing method of the same
JP3855900B2 (ja) 半導体装置の製造方法
JP7513117B2 (ja) 複合部品およびその製造方法
JP2009246404A (ja) 半導体装置の製造方法
JP5097006B2 (ja) プリント配線基板及びその製造方法
JP4442181B2 (ja) 半導体装置およびその製造方法
US20240213130A1 (en) Compound component device and method of manufacturing the same
WO2024029138A1 (ja) 複合部品デバイスおよびその製造方法
JP2004063808A (ja) 半導体装置のパッケージ構造とその製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2023555676

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 23752705

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202380012729.8

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE