CN102683328A - 电子器件、便携式电子终端以及制造电子器件的方法 - Google Patents

电子器件、便携式电子终端以及制造电子器件的方法 Download PDF

Info

Publication number
CN102683328A
CN102683328A CN2012100200704A CN201210020070A CN102683328A CN 102683328 A CN102683328 A CN 102683328A CN 2012100200704 A CN2012100200704 A CN 2012100200704A CN 201210020070 A CN201210020070 A CN 201210020070A CN 102683328 A CN102683328 A CN 102683328A
Authority
CN
China
Prior art keywords
chip
insert
metallic plate
electronic device
path
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2012100200704A
Other languages
English (en)
Inventor
高桥哲也
小八重健二
竹内周一
佐藤由行
中村公保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102683328A publication Critical patent/CN102683328A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明提供一种电子器件,其包括:插入物;安装在插入物的第一表面上的第一芯片,所述第一芯片具有面向插入物的第一表面的第一表面和与第一芯片的第一表面相反的第二表面;安装在与插入物的第一表面相反的插入物的第二表面上的第二芯片,所述第二芯片具有面向插入物的第二表面的第一表面和与第二芯片的第一表面相反的第二表面;连接至所述第一芯片的第二表面的第一金属板;在第二芯片的第二表面上方提供的第二金属表面;和穿过插入物且连接至第一金属板和第二金属板的通路。

Description

电子器件、便携式电子终端以及制造电子器件的方法
技术领域
本文所讨论的实施方案为电子器件、便携式电子终端以及制造电子器件的方法。
背景技术
迄今为止,已知存在多芯片模块,其中将CPU(中央处理单元)芯片通过倒装芯片连接法(flip-chip bonding)安装至电路板的上表面,并且将SRAM(静态随机存取存储器)芯片通过倒装芯片连接法安装至电路板的下表面。安装至电路板的CPU芯片和SRAM芯片通过导热模块连接至散热片或导热板。
已知还存在一种多芯片模块,其中将CPU(中央处理单元)芯片通过倒装芯片连接法安装至电路板的上表面,且将SRAM芯片通过裸片连接法安装至电路板的下表面。安装至电路板的CPU芯片通过导热模块连接至散热片,并且SRAM芯片通过连接至电路板的导热模块而连接至导热板。日本专利特许公开号08-078618为相关技术的例子。
在例如嵌入便携式电话终端或小型数码相机中的器件的尺寸减小的最新进展中,已知电子器件如多芯片模块的尺寸已经减小得越来越多。
提出了用于将芯片如CPU和存储器直接相互接合的芯片上芯片(Chip-on-chip)安装法作为减小电子器件尺寸的方法。然而,芯片上芯片安装法要求两个芯片均具有专用于线路连接的结构,并且芯片的通用性降低。
为此,将芯片安装至插入物(interposer)两侧的这类倒装芯片连接法用于嵌入便携式电子终端如便携式电话终端和小型数码相机中的许多电子器件。这类倒装芯片连接法能使芯片之间的线路用插入物重新布线,因此导致较高的芯片通用性。
然而,因为芯片如CPU或存储器与中间层之间的线性膨胀系数不同,所以当芯片和插入物在电子器件的制造过程中受热并随后冷却时,在芯片和插入物中可能发生翘曲。类似的翘曲还可发生在施加在芯片如CPU或存储器与插入物之间的底部填充物的固化收缩过程中。
如果在芯片和插入物中发生翘曲,则例如当将芯片用模制树脂封装时,芯片或模制树脂可能损坏。
芯片或模制树脂的损坏降低了电子器件的可靠性。
发明内容
相应地,本发明一个方面的目的是提供一种高度可靠的电子器件、便携式电子终端以及制造电子器件的方法。
根据本发明的一个方面,电子器件包括:插入物,其具有第一表面和与第一表面相反的第二表面;安装在所述插入物的第一表面上的第一芯片,所述第一芯片具有面向所述插入物的所述第一表面的第一表面和与所述第一芯片的所述第一表面相反的第二表面;安装在所述插入物的所述第二表面上的第二芯片,所述第二芯片具有面向所述插入物的所述第二表面的第一表面和与所述第二芯片的所述第一表面相反的第二表面;与所述第一芯片的所述第二表面连接的第一金属板,所述第一金属板具有与所述第一芯片的所述第二表面连接的第一表面和与所述第一金属板的所述第一表面相反的第二表面;在所述第二芯片的所述第二表面上方提供的第二金属表面;以及穿过所述插入物且与所述第一金属板和所述第二金属板连接的第一通路。
附图说明
图1图示作为对比例的电子器件的剖面结构;
图2A和2B图示包括根据一个实施方案的电子器件的便携式电子终端;具体而言,图2A为透视图,其以透视方式图示内部,而图2B图示包括在便携式电子终端中的母板;
图3图示根据一个实施方案的电子器件的剖面结构;
图4以透视方式图示从上向下观察的根据一个实施方案的电子器件的结构;
图5图示在根据实施方案的电子器件中的散热路径;
图6A-6D图示用于根据实施方案的电子器件的连续制造步骤;
图7A-7C图示用于根据实施方案的电子器件的连续制造步骤;
图8A-8C图示用于根据实施方案的电子器件的连续制造步骤;和
图9A-9C图示用于根据实施方案的电子器件的连续制造步骤。
具体实施方式
下文将描述电子器件、便携式电子终端以及制造电子器件的方法的优选实施方案。
在描述根据本发明的电子器件、便携式电子终端以及制造电子器件的方法之前,参考图1描述作为对比例的电子器件及其存在的问题。
图1图示作为对比例的电子器件1的剖面结构。
作为对比例的电子器件1包括插入物2、芯片3、芯片4、模制树脂部分5、封装板6以及模制树脂部分7。
插入物2为包括布线部分2A和绝缘部分2B的单层插入物,所述布线部分和绝缘部分位于同一平面上。插入物2为所谓的双面安装类型,其中芯片3安装至一个表面(图1中的下表面),并且芯片4安装至另一表面(图1中的上表面)。布线部分2A例如由铜金属线形成,并且绝缘部分2B例如由绝缘有机材料制成。布线部分2A的图案设计为与芯片3和4的终端的位置、形状等相匹配。
芯片3例如为包括执行算术处理的算术处理单元的芯片,如CPU(中央处理单元)或MPU(微处理单元)。
将芯片3通过倒装芯片连接法安装至插入物2的一个表面(图1中的下表面)并通过凸点11连接至布线部分2A。例如,可使用金球作为凸点11。
将底部填充物12施加在芯片3和插入物2之间。底部填充物12用于增强芯片3和插入物2之间的连接强度。例如,可使用热固性环氧树脂作为底部填充物12。
虽然图1图示其中将一个芯片3安装至插入物2的状态,但是可将多个芯片3安装至插入物2。
芯片4例如为存储芯片,如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)或FRAM(铁电随机存取存储器)。将芯片4通过倒装芯片连接法安装至插入物2的另一表面(图1中的上表面)并通过凸点13连接至布线部分2A。例如,可使用金球作为凸点13。
将底部填充物14施加在芯片4和插入物2之间。底部填充物14用于增强芯片4和插入物2之间的连接强度。例如,可使用热固性环氧树脂作为底部填充物14。
虽然图1图示其中将一个芯片4安装至插入物2的状态,但是可将多个芯片4安装至插入物2。
模制树脂部分5为模制覆盖芯片3的侧表面和下表面的树脂部分,并且其用于保护芯片3。例如,可使用热固性环氧树脂作为模制树脂部分5。
封装板6包括芯构件21、树脂部分22、布线部分23、24、25和26以及通路27、28和29。
芯构件21例如由玻璃纤维制成。布线部分24形成在芯构件21的一个表面(图1中的下表面)上,并且布线部分25形成在芯构件21的另一表面(图1中的下表面)上。布线部分24和布线部分25通过在厚度方向上穿过芯构件21的通路28相互连接。
树脂部分22形成为覆盖芯构件21。例如,可使用环氧树脂作为树脂部分22。布线部分23形成在树脂部分22的一个表面(图1中的上表面)上,并且布线部分26形成在树脂部分22的另一表面(图1中的下表面)上。布线部分23通过通路27连接至布线部分24,并且布线部分26通过通路29连接至布线部分25。
如上所述,布线部分23-26形成在两个表面之上以及封装板6的层间。布线部分23-26例如各自通过在铜箔上形成图案来形成。在图1中图示的封装板6为4层的包括布线部分23-26的多层板。
如上所述,通路27-29形成为在厚度方向上穿过封装板6的芯构件21或树脂部分22,用于布线部分23-26的相应两个之间的连接。通路27-29例如各自通过在形成为在厚度方向上穿过芯构件21或树脂部分22的孔的内表面上形成铜箔来制造。
芯片3和4通过将模制树脂部分5用粘合剂15固定至封装板6的上表面而安装至封装板6,其状态为芯片3和4安装至插入物2的两个表面且芯片3被模制树脂部分5覆盖。
在安装至封装板6之后的状态下,将接合线16的一端连接至插入物2的布线部分2A,并将接合线16的另一端连接至布线部分23。
在其中插入物2的布线部分2A和封装板6的布线部分23通过接合线16相互连接的状态下,形成模制树脂部分7以覆盖芯片4的上表面,模制树脂部分5的侧表面以及封装板6的上表面。例如,可使用热固性环氧树脂作为模制树脂部分7。
防焊层17形成在除布线部分26之外的封装板6下表面上,并且将焊球30安装至布线部分26。例如可使用热固性环氧树脂涂层作为防焊层17。
因为插入物2包括由铜制成的布线部分2A和由有机材料制成的绝缘部分2B而芯片3和4包括由例如硅制成的元件如CPU、MPU和存储器,所以插入物2的线性膨胀系数大于芯片3和4各自的线性膨胀系数。
作为例子,此处假定首先将芯片3安装至插入物2,然后将芯片4安装至插入物2。
在该情况下,如果通过加热插入物、芯片3、凸点11和底部填充物12将芯片3经凸点11连接至插入物2,则在冷却时在相互之间具有不同线性膨胀系数的插入物2和芯片3中相互产生应力。所产生的应力使插入物2的中心部分凸起,从而使插入物2和芯片3翘曲。
在一些情况下,随着底部填充物12的热收缩,也可能产生类似的翘曲。
插入物2和芯片3的翘曲可导致插入物2和芯片3之间的连接失效,或当在后一步骤中形成模制树脂部分5或7时导致模制树脂部分5或7的破裂。
此外,在将第二芯片4安装至插入物2的布线部分2A上(其状态为插入物2如上所述变形)时,布线部分2A和芯片4之间通过凸点13建立的一些连接可能并不令人满意,并且在一些情况下芯片4安装的可靠性可能降低。
考虑到来自芯片3和4的散热,执行算术处理的芯片3如CPU或MPU产生比不执行算术处理的芯片4如存储器更大量的热。
芯片3在上侧被插入物2和底部填充物12覆盖,并且在下侧被模制树脂部分5覆盖。
此处,硅的热导率为148W/mK,用于模制树脂部分5和底部填充物12的环氧树脂的热导率为约0.4W/mK。即,树脂的热导率为硅的约1/370。
因此,在对比例的电子器件1中,不期望的是,由芯片3产生的热通过模制树脂部分5和底部填充物12耗散。因此,所获得的芯片3的散热路径是不足的。
尽管芯片4产生比芯片3较少量的热,但另一问题是,当芯片4产生热时,所获得的芯片4的散热路径也是不足的。
特别是例如将CPU或MPU的硅衬底暴露于芯片3的后表面(图1中的下表面)时,或将存储器的硅衬底暴露于芯片4的后表面(图1中的上表面)时,上述散热路径的问题更为严重。
上述缺陷如芯片的损坏、芯片安装可靠性的降低以及散热路径的不足降低了电子器件的可靠性。
因此,对比例的电子器件1具有以下问题:电子器件的可靠性例如随着芯片的损坏、芯片安装可靠性的降低以及散热路径的不足而降低。
鉴于上述要点,下述实施方案意欲提供一种没有上述问题的便携式电子终端。下文将描述根据实施方案的电子器件、便携式电子终端以及制造电子器件的方法。
实施方案
图2A和2B图示了包括根据实施方案的电子器件100的便携式电子终端(便携式电话终端50)。具体而言,图2A为透视图,其以透视方式图示内部,而图2B图示包括在便携式电话终端50中的母板54。
在根据实施方案的电子器件100的以下描述中,与在对比例的电子器件1中的那些相同或相当的组件用相同的附图标记表示,并且省略那些组件的描述。
如图2A所示,显示单元52和操作单元53设置在便携式电话终端50的外壳51的外表面中,并且用虚线表示的母板54容纳在外壳51中。
此处,便携式电话终端50为便携式电子终端的一个实例,并且母板54为电子电路板的一个实例。
外壳51由树脂或金属制成,并且其具有其中设置显示单元52和操作单元53的开口。显示单元52例如可为能够显示字母、数字、图像等的液晶面板。操作单元53不仅包括十键数字盘,而且包括用于任意选择便携式电话终端50的功能的多个选择键。便携式电话终端50可包括附件,如近场通信器件(如红外通信器件或用于电子货币的通信器件)和照相头。
图2B中所示的母板54由例如FR4(浸有环氧树脂的玻璃纤维基板)形成,且布线部分55通过在铜箔上形成图案而形成在母板54的表面54A上。布线部分55用作驱动电子器件所必需的多种信号的传递路径。布线部分55例如通过使用抗蚀剂的蚀刻方法来形成图案。
将在便携式电话终端50中用于执行通信处理如对话、电子邮件和互联网的电子器件100连接至布线部分55。将电子器件100通过焊球30连接至布线部分55(参见图3),从而将其安装至母板54。
用作母板54的FR4通常包括相互堆叠的多个绝缘层和图案形式的铜箔,所述铜箔位于相邻的两个绝缘层之间(即在层间位置),在堆叠结构的最上层表面上以及在堆叠结构的最下层表面上。
可将多个电子器件100安装至母板54,并且电子器件100可形成在母板54的后表面上。
母板54可由除了FR4之外的基板制备(只要该基板是由电介质制成即可)且布线部分55可形成在用于安装电路的基板上。
布线部分55可由除了铜(Cu)之外的金属(如铝(Al))制成,只要该金属产生低的功率损耗且具有高的电导率即可。
虽然图2A和2B图示作为便携式电子终端的一个实例的便携式电话终端50,但是便携式电子终端不限于便携式电话终端50且其例如可为智能手机终端、数码相机、摄像机或游戏机。
下文将参考图3描述根据实施方案的电子器件100。
图3图示了根据实施方案的电子器件100的剖面结构。
除了插入物102、芯片3、芯片4、模制树脂部分105、封装板106和模制树脂部分107之外,根据实施方案的电子器件100还包括金属板201、通路202和金属板203。
插入物102与对比例中的插入物2基本相同,但其与对比例中的插入物2之间的区别在于通路202延伸穿过绝缘部分102B。因为插入物102的另一结构与对比例的插入物2的结构相似,所以此处通过参考对比例中的插入物2的描述并入插入物102的描述,并且下文主要描述两种插入物之间的不同点。
芯片3与对比例中的芯片3相似,并且例如为包括执行算术处理的算术处理单元的芯片,如CPU或MPU。芯片3通过倒装芯片连接法安装至插入物102的一个表面(图3中的下表面,对应于权利要求中的第一表面),并且通过凸点11连接至布线部分102A。底部填充物12施加在芯片3和插入物102之间。
此处,芯片3的前表面(活性表面)为在连接至插入物102的一侧上的表面(图3中的上表面,对应于权利要求中的第一表面),并且芯片3的后表面(后侧)为在与前表面相反侧上的表面(图3中的下表面,对应于权利要求中的第二表面)。
将芯片3安装至金属板201。芯片3和金属板201利用介于其间的导电粘合剂221而相互连接。底部填充物12施加在芯片3和插入物102之间。可用导电膏代替导电粘合剂221。导电膏的一个实例为银膏。
应注意,芯片3为第一芯片的一个实例,并且金属板201为第一金属板的一个实例。将金属板201的一个表面(图3中的上表面,对应于权利要求中的第一表面)连接至作为第一芯片的芯片3的后表面。虽然图3图示其中一个芯片3安装至插入物102的状态,但是可将多个芯片3安装至插入物102。
芯片4与对比例中的芯片4相似且例如为存储器芯片,如DRAM、SRAM或FRAM。芯片4通过倒装芯片连接法经凸点13安装至插入物102的另一表面(图3中的上表面,对应于权利要求中的第二表面)。底部填充物14施加在芯片4和插入物102之间。通过插入物102的布线部分102A从自芯片3为芯片4供给电力。
此处,芯片4的前表面(活性表面)为在连接至插入物102的一侧上的表面(图3中的下表面,对应于权利要求中的第一表面),且芯片4的后表面(后侧)为在与前表面相反侧上的表面(图3中的上表面,对应于权利要求中的第二表面)。
虽然图3图示其中一个芯片4安装至插入物102的状态,但是可将多个芯片4安装至插入物102。
模制树脂部分105为模制在金属板201之上以覆盖芯片3的的侧表面的树脂部分,并且其用于保护芯片3。模制树脂部分5与对比例的模制树脂部分5相似,只是前者覆盖芯片3的侧表面而不覆盖其下表面,并且通路202形成在模制树脂部分105中。例如,可使用热固性环氧树脂作为模制树脂部分105。
封装板106包括芯构件21、树脂部分22、布线部分23、24、25和26以及通路27、28和29,其与对比例的封装板6相似,但封装板106与对比例中的封装板6的区别在于前者包括通路211和板式散热器(radiatorplate)212。
通路211形成为在厚度方向上穿过封装板106,并且填充有例如Ni镀层、Cu镀层或Ag膏。通路211各自在其上端通过导电粘合剂连接至金属板201,并在其下端连接至板式散热器212。可用导电膏代替导电粘合剂。导电膏的一个实例为银膏。
封装板106通过焊球30连接至母板的布线部分55。结果,根据实施方案的电子器件100安装至母板54。
在其中封装板106通过焊球30连接至母板54的布线部分55的状态下,在封装板106和母板54之间存在间隙。因此,板式散热器212定位为面向母板54的上表面54A,它们之间具有间隙。
板式散热器212为位于封装板106下表面(对应于权利要求中的第二表面)处用于散热的金属板,并且连接至通路211的下端。板式散热器212可为例如由铝或铜制备的板、铝箔或铜箔。板式散热器212可通过例如气相沉积法,或通过将薄板形式的片粘合至封装板106的下表面并用例如导电粘合剂将该片连接至通路211来形成。可用导电膏代替导电粘合剂。导电膏的一个实例为银膏。
模制树脂部分107与对比例的模制树脂部分7相似,只是通路202形成在模制树脂部分107中,并且金属板203位于模制树脂部分107的上表面之上。
在平面图上金属板201为具有矩形形状的金属板。芯片3用导电粘合剂221固定至金属板201上表面的中心部分,并且通路202的下端连接至金属板201上表面的四个角附近。此外,金属板201的另一表面(图3中的下表面,对应于权利要求中的第二表面)用导电粘合剂222固定至封装板106的上表面(对应于权利要求中的第一表面)。
设置金属板201,目的是抑制芯片3和插入物102的翘曲,对抗在其中芯片3和插入物102相互连接的状态下在芯片3和插入物102中相互产生的应力。
另外,设置金属板201,目的是耗散由芯片3产生的热。为了散热,金属板201通过通路202连接至金属板203。
金属板201可由例如镍(Ni)、铜(Cu)、金(Au)、银(Ag)、铁(Fe)、铬(Cr)、铝(Al)、钛(Ti)、镁(Mg)、硅(Si)、钼(Mo)或钨(W)制成。
当金属板201由合金制成时,金属板201可通过使用包含Ni、Cu、Au、Ag、Fe、Cr、Al、Ti、Mg、Si、Mo或W中的一种或更多种的合金来形成。
金属板201形成为具有提供能够足以抑制翘曲的强度所必需的三维尺寸(长度、宽度和厚度)、密度和其它性能,所述翘曲可能在芯片3和插入物102中相互产生的应力下在芯片3和插入物102中产生。
通路202在穿过模制树脂部分107、插入物102和模制树脂部分105之后连接至金属板201的上表面。
通路202各自例如通过下述方式形成:形成穿过模制树脂部分107、插入物102和模制树脂部分105且到达金属板201上表面的孔,然后在孔中填充镍(Ni)镀层、铜(Cu)镀层或银(Ag)膏。穿过模制树脂部分107、插入物102和模制树脂部分105并到达金属板201上表面的孔可以例如利用使用钻孔机的机械加工方法,或用使用掩模的激光辐照的蚀刻方法来形成。
金属板203固定设置并覆盖模制树脂部分107和通路202各自的上表面。金属板203用导电粘合剂223连接至模制树脂部分107和通路202的各个上表面。
金属板203可由例如镍(Ni)、铜(Cu)、金(Au)、银(Ag)、铁(Fe)、铬(Cr)、铝(Al)、钛(Ti)、镁(Mg)、硅(Si)、钼(Mo)或钨(W)制成。
当金属板203由合金制成时,金属板203可通过使用包含Ni、Cu、Au、Ag、Fe、Cr、Al、Ti、Mg、Si、Mo或W中的一种或更多种的合金来形成。
下文将参考图4描述根据实施方案的电子器件100的结构。
图4以透视方式图示从上往下观察的根据实施方案的电子器件100的结构。具体而言,图4以平面图图示了电子器件100的结构,省去了模制树脂部分107和金属板203。
如图4所示,当从上往下观察电子器件100时,芯片3定位在中心,插入物102定位在芯片3的外侧,并且封装板106定位在插入物102的外侧。
在图4所示的一个实例中,芯片3、插入物102和封装板106各自在平面图上基本上是方形的。
从上往下观察,插入物102具有总计36个沿着芯片3的四侧定位的布线部分102A。这36个布线部分102A布置为沿芯片3四侧的每一侧为9个的单元。
此外,通路202形成为在插入物102的四角处穿过绝缘部分102B。通路202形成为在插入物102的四角处穿过绝缘部分102B的原因如下:与在除四角之外的区域相比,在插入物102的四角处更难以形成布线部分102A,并且通路202可形成为穿过绝缘部分102B且基本不改变布线部分102A的位置。
因此,就从上往下观察的位于芯片3外侧上的插入物102的上表面而言,除36个布线部分102A和通路202之外的区域代表绝缘部分102B的上表面。
封装板106设置为使其在从上往下观察时看起来从外部围绕插入物2的四边。在封装板106的上表面上,总计36个布线部分23沿插入物102的四侧布置。这36个布线部分23布置为沿插入物102四侧的每一侧为9个的单元。
在插入物102上的布线部分102A和在封装板106上的布线部分23通过接合线16相互连接。
虽然图4图示其中通路202在插入物102的四角处穿过绝缘部分102B的实施方案,但是通路202可形成为在除插入物102的四角之外的位置处穿过绝缘部分102B。此外,通路202的数目不限于四个,只要形成至少一个通路202即可。
下文将参考图5描述在根据实施方案的电子器件100中的散热路径。
图5图示在根据实施方案的电子器件100中的散热路径。在图5中,只有电子器件100的一些组件用附图标记表示,以更清楚地表示指示散热路径的箭头。
在根据实施方案的电子器件100中,从芯片3产生的热通过金属板201、通路202和金属板203耗散。因此,如箭头A所示,在该情况下,散热路径为从芯片3延伸并穿过金属板201、通路202和金属板203的路径。
从芯片3产生的热通过穿过金属板201、通路211和板式散热器212的路径进一步耗散。在该情况下,散热路径由箭头B指示。
芯片4如存储器芯片比包括算术处理单元的芯片3如CPU或MPU产生较少量的热。然而,因为芯片4通过插入物102和芯片3连接至散热路径A和B,所以也确保了用于芯片4的散热路径。
下文将参考图6A-6D、7A-7C、8A-8C和9A-9C描述电子器件100的制造步骤。
图6A-6D、7A-7C、8A-8C和9A-9C图示根据实施方案的电子器件100的连续制造步骤。
在图6A图示的状态下,组件以与图2A和2B所示状态垂直相反的关系示出。
首先,如图6A所示,将包括与其附接的凸点11的芯片3安装至插入物102,其状态为插入物102形成在支撑基底300的表面上并且用于底部填充物12的材料涂覆在插入物102上。
插入物102通过处理一个铜板的表面且通过在经过处理的铜板表面上部分地形成由有机材料制成的绝缘部分102B而形成在铜板表面上。支撑基底300对应于从铜板移除插入物102的布线部分102A和绝缘部分102B之后所剩下的部分。
在该情况下,加热支撑基底300、插入物102、凸点11、用于底部填充物12的材料和芯片3以使底部填充物12热固化,同时将芯片3压靠至插入物102,以使凸点11牢牢固定在插入物102的布线部分102A上。
随后,冷却支撑基底300、插入物102、凸点11、底部填充物12和芯片3。
此处,支撑基底300用作在图6A-6D所示步骤中固定插入物102的夹具,且在制造过程从图6D步骤转到图7A步骤时将其移除。
图6A图示对应于一个电子器件100的支撑基底300、插入物102、凸点11、底部填充物12和芯片3。然而,在实践中,一次制造多个电子器件100并随后将其分成单件。分成单件在图7B步骤和图7C步骤之间进行。
因此,在实践中,支撑基底300和插入物102与图6A步骤中的所有电子器件100为一体形式。在实际过程中,在分离成单件之前插入物102形成在一个大的支撑基底300上,且多个芯片3安装至插入物102。在该状态下,使底部填充物12热固化并将凸点11连接至插入物102的布线部分102A。
接下来,如图6B所示,将树脂部分105A模制在芯片3、底部填充物12和插入物102上。树脂部分105A与所有的电子器件100一体式模制。
接下来,如图6C所示,从上侧打磨树脂部分105A,如在图6C中所看到的,直至芯片3暴露于表面。打磨可通过例如使用研磨机来进行。在图6C的步骤中,将树脂部分105A的上部被磨掉,由此完成模制树脂部分105。
接下来,如图6D所示,用导电粘合剂221将金属板201固定至芯片3和模制树脂部分105。金属板201可与所有的电子器件100为一体形式。
在图6D所示阶段中,金属板201还未被分成单件,且被整体固定至对应于所有电子器件100的芯片3和模制树脂部分105上。
接下来,如图7A所示,移除支撑基底300。当支撑基底300由铜制成时,支撑基底300可通过例如使用氯化铁(FeCl3)湿法蚀刻移除或剥离。
接下来,如图7B所示,在上下翻转插入物102、芯片3和金属板201以使插入物102定位在上侧的状态下,用于底部填充物14的材料涂覆在插入物102上并且包括与其附接的凸点13的芯片4安装至插入物102上。
在该状态下,加热支撑基底300、插入物102、凸点13、用于底部填充物14的材料和芯片4,以使底部填充物14热固化,同时将芯片4压靠在插入物102,以将凸点13固定至插入物102的布线部分102A。
随后,冷却支撑基底300、插入物102、凸点13、用于底部填充物14的材料和芯片4。
在图7B所示步骤结束之后,将插入物102、模制树脂部分105和金属板201各自通过切割而分成单件。
接下来,如图7C所示,金属板201用导电粘合剂222连接至封装板106的上表面。
封装板106预先制成为包括芯构件21、树脂部分22、布线部分23、24、25和26、通路27、28和29、通路211和板式散热器212。
用于该步骤的封装板106与所有的电子器件100为一体。因此,各自包括插入物102、模制树脂部分105、金属板201以及芯片3和4的多个器件(所述器件在图7B所示步骤结束之后已被分成单件)在封装板106上排成阵列。
在图9C所示步骤结束之后,通过切割将封装板106分成单件。
接着,如图8A所示,接合线16的一端连接至插入物102的相应布线部分102A,并且接合线16的另一端连接至封装板106的相应布线部分23。接合线16的连接可通过例如在加热下施用超声波来进行。
接下来,如图8B所示,将模制树脂部分107模制在芯片4、接合线16、模制树脂部分105和封装板106上。模制树脂部分107可与所有的电子器件100一体式模制,并且可以通过在图9C所示步骤之后进行的切割分成单件。
接下来,如图8C所示,形成从模制树脂部分107的表面延伸至金属板201上表面的通孔107A。如图4所示,在平面图中,通孔107A形成为在插入物102的四角处穿过绝缘部分102B。
通孔107A可通过例如利用钻孔机的机械加工方法,或利用使用掩模的激光辐照的蚀刻方法形成在模制树脂部分107中。
使用钻孔机的机械加工方法可如下进行:在钻孔机达到金属板201的表面之后,用于通孔107A的钻孔机停止在金属板201的厚度范围内。此外,使用激光辐照的蚀刻方法可如下进行:在通孔107A到达金属板201的表面时停止激光辐照。
接下来,如图9A所示,通过在通孔107A中填充金属来形成通路202(参见图8C)。
接下来,如图9B所示,将金属板203通过使用导电粘合剂223固定至模制树脂部分107和通路202上。金属板203可与所有的电子器件100为一体形式。
最后,如图9C所示,焊球30附接至封装板106的布线部分26。在实践中,在从图9C的状态垂直翻转的情况下,通过用回流过程将焊球30附接至封装板106的布线部分26来进行图9C的步骤。
在上述步骤结束之后,通过切割将封装板106、模制树脂部分107和金属板203各自分成单件,由此完成图3所示电子器件100。
如上所述,根据实施方案的电子器件100包括安装至插入物102两侧的芯片3和4,以及定位在插入物102下方且其上安装有比芯片4产生更大量热的芯片3的金属板201。
此外,根据实施方案的电子器件100包括从金属板201向上延伸且同时穿过插入物102的通路202,以及与通路202上端连接的金属板203。
因此,在电子器件100安装至母板54的状态下,可确保用于产生较大量热的芯片3的散热路径。所述散热路径为在图5中由箭头A所示且通过使用在电子器件100顶部处的金属板203形成的路径。
相应地,可将芯片3有效冷却。
除了上述散热路径之外,根据实施方案的电子器件100还包括从金属板201延伸并通过穿过封装板106的通路211到达板式散热器212的散热路径,其中所述板式散热器212位于封装板106的下侧。
因此,芯片3的冷却效率可进一步增加。
虽然已经关于包括穿过封装板106的通路211和连接至通路211的下端的板式散热器212的电子器件100,但是通路211和板式散热器212并不总是必需的,并且在一些情况下电子器件100可既不包括通路211,也不包括板式散热器212。
在电子器件100中是否包括通路211和板式散热器212可取决于例如由芯片3产生的热量。
通过插入物102的布线部分102A和随后的芯片3,安装至插入物102的上侧且比芯片3产生较少量热的芯片4连接至用于芯片3的散热路径。因此,也使芯片4有效冷却。
而且,在根据实施方案的电子器件100中,安装至插入物102的芯片3在制造过程的稍早步骤中固定至金属板201(参见在图6D之后的步骤)。
相应地,可抑制在制造过程中由例如插入物102和芯片3之间线性膨胀系数差所导致的翘曲的发生。
原因在于固定至芯片3的金属板201用作用于芯片3的增强部件,并抑制由于应力产生引起的翘曲发生。
因此,利用根据实施方案的电子器件,能够抑制由例如芯片3、模制树脂部分105或模制树脂部分107的开裂所导致的电子器件100损坏,并且可提高电子器件100的产率。
此外,利用根据实施方案的电子器件100,由于如上所述抑制了插入物102和芯片3的翘曲发生,所以芯片4可在稍后的步骤中可靠地安装至插入物102,并且芯片4安装的可靠性可显著增加。
因此,实施方案可提供以下电子器件100:具有高辐照效率、在制造过程中可抑制电子器件的损坏并且可增加芯片安装的可靠性。

Claims (8)

1.一种电子器件,包括:
插入物,其具有第一表面和与所述第一表面相反的第二表面;
安装在所述插入物的所述第一表面上的第一芯片,所述第一芯片具有面向所述插入物的所述第一表面的第一表面和与所述第一芯片的所述第一表面相反的第二表面;
安装在所述插入物的所述第二表面上的第二芯片,所述第二芯片具有面向所述插入物的所述第二表面的第一表面和与所述第二芯片的所述第一表面相反的第二表面;
连接至所述第一芯片的所述第二表面的第一金属板,所述第一金属板具有连接至所述第一芯片的所述第二表面的第一表面和与所述第一金属板的所述第一表面相反的第二表面;
设置在所述第二芯片的所述第二表面上方的第二金属表面;和
穿过所述插入物并且连接至所述第一金属板和所述第二金属板的第一通路。
2.根据权利要求1的电子器件,其中从上往下观察时,所述第一通路在所述插入物的一个或更多个角处穿过所述插入物。
3.根据权利要求1的电子器件,其中所述第一通路利用Ni镀层、Cu镀层或Ag膏来形成。
4.根据权利要求1的电子器件,还包括:
配置为安装所述第一金属板的基板,所述基板具有面向所述第一金属板的所述第二表面的第一表面和与所述基板的所述第一表面相反的第二表面;
设置在所述基板的第二表面上的板式散热器;和
穿过所述基板且连接至所述第一金属板和所述板式散热器的第二通路。
5.根据权利要求4的电子器件,其中所述第二通路利用Ni镀层、Cu镀层或Ag膏来形成。
6.根据权利要求1的电子器件,其中所述第一金属板和所述第二金属板由Ni、Cu、Au、Ag、Fe、Cr、Al、Ti、Mg、Si、Mo或W制成,或由包含Ni、Cu、Au、Ag、Fe、Cr、Al、Ti、Mg、Si、Mo和W中的一种或更多种的合金制成。
7.一种便携式电子终端,包括:
电子电路板;和
安装在所述电子电路板上的电子器件,
所述电子器件包括:
插入物,其具有第一表面和与所述第一表面相反的第二表面;
安装在所述插入物的所述第一表面上的第一芯片,所述第一芯片具有面向所述插入物的所述第一表面的第一表面和与所述第一芯片的所述第一表面相反的第二表面;
安装在所述插入物的所述第二表面上的第二芯片,所述第二芯片具有面向所述插入物的所述第二表面的第一表面和与所述第二芯片的所述第一表面相反的第二表面;
连接至所述第一芯片的所述第二表面的第一金属板,所述第一金属板具有连接至所述第一芯片的所述第二表面的第一表面和与所述第一金属板的所述第一表面相反的第二表面;
设置在所述第二芯片的所述第二表面上方的第二金属表面;和
穿过所述插入物并且连接至所述第一金属板和所述第二金属板的第一通路。
8.一种制造电子器件的方法,所述方法包括:
将第一芯片安装至插入物的第一表面,所述第一芯片具有面向所述插入物的所述第一表面的第一表面和与所述第一芯片的所述第一表面相反的第二表面;
将第二芯片安装在与所述插入物的所述第一表面相反的所述插入物的第二表面上,其中所述第二芯片具有面向所述插入物的所述第二表面的第一表面和与所述第二芯片的所述第一表面相反的第二表面;
将第一金属板连接至所述第一芯片的所述第二表面;
形成穿过所述插入物并且具有到达所述第一金属板的第一端的通路;和
将第二金属板设置在所述第二芯片的所述第二表面侧上方,所述第二金属板连接至所述通路的第二端。
CN2012100200704A 2011-03-07 2012-01-21 电子器件、便携式电子终端以及制造电子器件的方法 Pending CN102683328A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011049663A JP2012186393A (ja) 2011-03-07 2011-03-07 電子装置、携帯型電子端末機、及び電子装置の製造方法
JP2011-049663 2011-03-07

Publications (1)

Publication Number Publication Date
CN102683328A true CN102683328A (zh) 2012-09-19

Family

ID=46795413

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2012100200704A Pending CN102683328A (zh) 2011-03-07 2012-01-21 电子器件、便携式电子终端以及制造电子器件的方法

Country Status (5)

Country Link
US (1) US20120230001A1 (zh)
JP (1) JP2012186393A (zh)
KR (1) KR20120101988A (zh)
CN (1) CN102683328A (zh)
TW (1) TW201238028A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107230663A (zh) * 2016-03-24 2017-10-03 三星电子株式会社 具有减小的应力的半导体封装件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6008582B2 (ja) * 2012-05-28 2016-10-19 新光電気工業株式会社 半導体パッケージ、放熱板及びその製造方法
US9252130B2 (en) 2013-03-29 2016-02-02 Stats Chippac, Ltd. Methods of manufacturing flip chip semiconductor packages using double-sided thermal compression bonding
WO2015037072A1 (ja) * 2013-09-11 2015-03-19 三菱電機株式会社 半導体装置及びその製造方法
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
KR102448099B1 (ko) * 2016-06-02 2022-09-27 에스케이하이닉스 주식회사 히트 스프레더 구조를 포함하는 반도체 패키지
US9698132B1 (en) * 2016-08-17 2017-07-04 Motorola Mobility Llc Chip package stack up for heat dissipation
TWI626719B (zh) * 2017-02-02 2018-06-11 鈺橋半導體股份有限公司 三維整合之散熱增益型半導體組體及其製作方法
JP2020047651A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 半導体装置
KR20200145387A (ko) * 2019-06-21 2020-12-30 에스케이하이닉스 주식회사 인터포저를 포함하는 적층 반도체 패키지

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228834A (ja) * 2005-02-15 2006-08-31 National Institute Of Advanced Industrial & Technology 積層型集積回路装置
US20060220207A1 (en) * 2005-03-17 2006-10-05 Matsushita Electric Industrial Co., Ltd. Stacked semiconductor package
US20060220256A1 (en) * 2005-03-31 2006-10-05 Shim Il K Encapsulant cavity integrated circuit package system
US20100148354A1 (en) * 2008-12-11 2010-06-17 A Leam Choi Integrated circuit packaging system having through silicon via with direct interconnects and method of manufacture thereof
US20100213600A1 (en) * 2009-02-20 2010-08-26 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006228834A (ja) * 2005-02-15 2006-08-31 National Institute Of Advanced Industrial & Technology 積層型集積回路装置
US20060220207A1 (en) * 2005-03-17 2006-10-05 Matsushita Electric Industrial Co., Ltd. Stacked semiconductor package
US20060220256A1 (en) * 2005-03-31 2006-10-05 Shim Il K Encapsulant cavity integrated circuit package system
US20100148354A1 (en) * 2008-12-11 2010-06-17 A Leam Choi Integrated circuit packaging system having through silicon via with direct interconnects and method of manufacture thereof
US20100213600A1 (en) * 2009-02-20 2010-08-26 The Hong Kong University Of Science And Technology Apparatus having thermal-enhanced and cost-effective 3D IC integration structure with through silicon via interposers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107230663A (zh) * 2016-03-24 2017-10-03 三星电子株式会社 具有减小的应力的半导体封装件
CN107230663B (zh) * 2016-03-24 2020-05-26 三星电子株式会社 具有减小的应力的半导体封装件

Also Published As

Publication number Publication date
TW201238028A (en) 2012-09-16
US20120230001A1 (en) 2012-09-13
KR20120101988A (ko) 2012-09-17
JP2012186393A (ja) 2012-09-27

Similar Documents

Publication Publication Date Title
CN102683328A (zh) 电子器件、便携式电子终端以及制造电子器件的方法
US20200294817A1 (en) 3DIC Package Comprising Perforated Foil Sheet
CN104882416B (zh) 具有堆叠式封装能力的半导体封装件及其制作方法
KR100865125B1 (ko) 반도체 패키지 및 그 제조방법
US9147667B2 (en) Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
TWI431735B (zh) 具有凸塊/基座/凸緣層散熱座及增層電路之堆疊式半導體組體
US6639324B1 (en) Flip chip package module and method of forming the same
US20150115433A1 (en) Semiconducor device and method of manufacturing the same
TW201230284A (en) Stacked package structure, package-on-package device and method of manufacturing the same
TW201436130A (zh) 具有內建散熱座及增層電路之散熱增益型線路板
US20070205495A1 (en) Electronic Component With Stacked Semiconductor Chips And Heat Dissipating Means
TW200843055A (en) Semiconductor device package to improve functions of heat sink and ground shield
JP4115326B2 (ja) 半導体パッケージの製造方法
US11488936B2 (en) Stacked silicon package assembly having vertical thermal management
US7521289B2 (en) Package having dummy package substrate and method of fabricating the same
US11145566B2 (en) Stacked silicon package assembly having thermal management
CN110299354A (zh) 半导体封装
CN103718279A (zh) 用于半导体器件的电磁干扰屏蔽和热耗散
US20170358557A1 (en) Package-on-package structure and manufacturing method thereof
US20180359886A1 (en) Methods of making interconnect substrate having stress modulator and crack inhibiting layer and making flip chip assembly thereof
WO2008039842A2 (en) Two-way heat extraction from packaged semiconductor chips
CN103050454A (zh) 堆迭封装构造
KR102524167B1 (ko) 개선된 열저항을 갖는 전자 칩 디바이스 및 연관된 제조 프로세스
CN109920766B (zh) 带有散热结构的大尺寸芯片系统级封装结构及其制作方法
JP7251951B2 (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120919