KR101135828B1 - 도전성 잉크를 가진 플립 칩 ｍｌｐ - Google Patents

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Abstract

본 발명은 도전성 잉크에 인쇄된 전기 통로를 가진 플립 칩 몰디드 리드리스 패키지(MLP)를 제공한다. MLP는 복수의 리드를 가진 테이핑된 리드프레임과 그 위에 배치된 비-도전성 테이프를 포함한다. 전기 통로부는 반도체 장치를 리드에 연결하기 위해 테이프 상에 인쇄되고, 캡슐화 층은 패키지를 보호한다. 제 2 실시예에서, MLP는 그 위에 직접 인쇄된 전기 통로부를 가진 기(사전에)-몰딩된 리드프레임을 포함한다. 본 발명은 각 실시예에 따라 반도체 패키지를 용이하게 하는 방법도 제공한다.
반도체 장치, 도전성 잉크, 전기 통로부, MLP, 캡슐화 층, 기-몰딩된 리드프레임, 스터드 범프, 비-도전성 폴리머

Description

도전성 잉크를 가진 플립 칩 ＭＬＰ{FLIP CHIP MLP WITH CONDUCTIVE INK}
본 출원은 2006년 2월 28일에 제출된 미국 임시 특허 번호 제 11/364,014 호와, 2005년 12월 8일에 제출된 미국 임시 특허 번호 제 60/748,435 호와, 그리고 2006년 1월 5일에 제출된 미국 임시 특허 번호 제 60/756,452 호로부터 우선권을 청구한다.
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 칩을 보호하고, 반도체 칩을 외부 장치에 연결하는 반도체 패키지에 관한 것이다.
반도체 패키지에 있어서, 집적회로 다이(die)나 칩 등의 하나 이상의 반도체 장치를 캡슐화함은 전자 산업에 있어서 보편적이였다. 이러한 플라스틱 패키지는 환경적 위험으로부터 칩을 보호하고, 그리고 칩을 의도된 장치에 전기 및 기계적으로 실장시키는 장치를 구비한다. 그러한 반도체 패키지는 중앙에 형성된 칩 패들 영역(chip paddle region)에 연결된 집적회로 칩을 지지하는 금속 리드프레임을 가진다. 그 후, 집적회로 칩 상의 패드를 리드프레임 각각의 리드에 전기가 도통되는 본드 와이어는 일체화된다. 본드 와이어, 집적회로 칩 및 다른 소자를 덮은 단단한 플라스틱 캡슐화 재료는 패키지 외부를 형성한다.
반도체 칩의 집적 밀도가 높아짐에 따라서, 각 반도체 칩의 패드의 수는 증 가한다. 그러나, 반도체 패키지는 휴대형 반도체 물품에 대한 증가 요구로 더 작고 더 가벼워지도록 끊임없이 요구되고 있다. 또한, 패키지의 제조의 신뢰성의 증가와 단가의 낮춤도 요구되고 있다.
그러한 소형화 경향에 따라, 반도체 칩으로부터 전자 신호를 마더보드로 전송하고, 마더보드 상에 반도체 칩을 지지하는 반도체 패키지는 소형화로 설계되어 왔다. 그러한 반도체 패키지의 일례는 MLP(몰디드 리드리스 패키지) 형태의 반도체 패키지로 언급된다. 반도체 패키지용 제조 중, 전기 테스트는 반도체 패키지의 적절한 기능을 확보하기 위해 필요하다. 이 테스트는, 반도체 패키지가 싱귤레이션(singulation)에 의해 반도체 패키지의 매트릭스로부터 분리된 후, 행해진다.
통상적으로, 몰디드 리드리스 패키지(MLP)에 있어서, 반도체 칩은, 예를 들면, Lee 등에 개시된 미국 특허 번호 제 6,475,827 호를 보면, 본드 와이어에 의해 리드프레임의 리드에 연결된 형상이다. 그러한 본드 와이어는 약 25-㎛ 직경을 가진 금이나 알루미늄으로 통상 제조되고, 매우 섬세하다. 통상적으로 본드 와이어는 손상을 막기 위해 와이어의 벤드에서 굴곡의 최소 반경을 크게 가진다. 이로써, 본드 와이어는 MLP의 직경을 결정하는데, 여기서 MLP는 본드와이어 없이 더 작은 프로파일을 가질 수 있다. 또한, 와이어로서 오버-몰딩 캡슐화 층(encapsulation layer)은 몰딩 레진으로부터 응력으로 인해 깨질 수 있어서, 주의가 필요하다. 몰딩 응력(molding stress)도 본드 와이어를 변형할 수 있어서, 회로를 잠재적으로 단락시킬 수도 있다.
와이어 본딩을 가진 결과물을 막는 한 방법으로 반도체 칩 상의 형상에 스터 드 범프(stud bump)를 부착하는 것이다. 그 후, 칩은 범프를 리드에 연결하는 도전체를 포함한 리드프레임 상에 올려지게 된다. 그러한 "플립 칩" MLP의 결점은 리드프레임이 그에 가해진 반도체 칩에 대해 특별하게 설계되어야 한다는 것이다. 특히, 도전체 및 리드는 칩 상의 범프 수와 패턴을 고려하여야 한다. 고밀도 특징 등의 칩 설계의 변형은 새로운 리드프레임 설계를 요구할 수도 있다. 또한, 각각의 반도체 칩이 동일 라인 상에 패키지 되는 경우, 각 칩마다 특정 리드프레임은 칩과 함께 주의 깊게 조절되어야 한다.
그러므로, 신뢰가능하고 단가가 저렴한 MLP를 제고하는 방법이 필요함과 동시에, 다중 반도체 칩 설계를 위해 사용될 수 있는 리드프레임이 제공되어야 한다.
본 발명은, 하나의 형태에 있어서, 도전성 잉크에 인쇄된 전기 통로를 가진 플립 칩 몰디드 리드리스 패키지(MLP)를 포함한다. MLP는 복수의 리드를 가진 테이핑된(taped) 리드프레임과 그 위에 배치된 비-도전성 테이프를 포함한다. 전기 통로부는 반도체 장치를 리드에 연결하기 위해 테이프 상에 인쇄되고, 캡슐화 층은 패키지를 보호한다. 제 2 실시예에서, MLP는 그 위에 직접 인쇄된 전기 통로부를 가진 기(사전에)-몰딩된 리드프레임을 포함한다. 본 발명은 각 실시예에 따라 반도체 패키지를 용이하게 하는 방법도 제공한다.
특히, 본 발명은 패키징된 반도체 장치를 포함하고, 반도체 장치는 전기적으로 도전된 복수의 리드를 가지는 리드프레임; 리드프레임 상에 위치되고, 복수의 스터드 범프를 가지는 다이; 복수의 스터드 범프와 복수의 리드 사이에 있는 복수의 전기 통로부; 및 오버-몰딩된 비-도전성 폴리머를 포함하며, 그리고 전기 통로부는 도전성 잉크를 포함한다. 예를 들면, 비-도전성 폴리머는 캡슐화된 몰딩 화합물이다. 한 형태에 있어서, 리드프레임은 기-몰딩된 프레임을 포함하고, 그리고 리드는 비-도전성 폴리머에 내장되고, 전기 통로부는 기-몰딩된 리드프레임 상에 직접 인쇄된다. 기-몰딩된 리드프레임은 조립동안 복수의 리드프레임을 추가하여 집적화된다. 다른 형태에 있어서, 패키징된 반도체 장치는 리드프레임에 위치되고 리드 각각에 근접하는 에지를 가지는 비-도전성 테이프를 포함한다. 그 후, 전기 통로부는 비-도전성 테이프 상에 인쇄될 수 있다. 이 실시예에서, 리드프레임은 복수의 리드프레임을 가지는 리드프레임 테이프에 구비된다. 전기 통로부 각각은 하나의 리드에 하나의 스터드 범프를 연결하고, 그리고 전기 통로부는 각각 별개이다.
본 발병은 반도체 장치를 패키지하는 방법을 더 포함한다. 방법은, 전기적으로 도전된 복수의 리드를 가지는 리드프레임과, 다이의 한 측 패턴에서 전기적으로 도전된 복수의 스터드 범프를 가지는 집적회로된 다이를 제공하는 제공 단계; 전기적으로 도전된 잉크를 사용하여 복수의 종단부와 리드 사이에 전기 통로를 복수개 인쇄하는 인쇄 단계; 스터드 범프 각각이 종단부에 정렬되어 전기 통로를 통해 리드에 스터드 범프를 연결시키도록, 리드프레임 상에 다이의 위치를 설정하는 위치설정 단계; 및 다이와 리드프레임을 비-도전성 폴리머에 몰딩하는 몰딩 단계를 포함하며, 그리고 종단부는 스터드 범프의 패턴에 따라서 배열된다. 예를 들면, 비-도전성 폴리머는 캡슐화 몰딩 화합물이거나 에폭시이다.
방법의 한 형태에 있어서, 비-도전성 테이프는 리드 프레임 상에 위치된 후, 전기 통로는 테이프 상에 인쇄된다. 비-도전성 테이프의 위치 설정 단계는 테이프 스탬핑 처리를 포함하며, 그리고 천공 다이는 시트로부터 상기 비-도전성 테이프를 제거하고 리드프레임에 상기 비-도전성 테이프를 접착한다. 대안적으로, 비-도전성 테이프의 위치 설정 단계는 레이저 절단 처리를 포함하며, 그리고 비-도전성의 시트는 리드프레임 상에 위치되고, 레이저 절단 도구는 시트로부터 비-도전성 테이프를 절단하여 시트의 잔여물이 제거된다.
방법의 또 다른 형태에 있어서, 리드프레임은 비-도전성 폴리머와 함께 사전에 몰딩되고, 전기 통로는 기-몰딩된 리드프레임 상에 인쇄된다. 전기 통로는 스텐실 프린팅 기술을 이용하여 인쇄될 수 있다. 반도체 장치 및 리드프레임은 리드프레임을 집적적으로 연결되는 어레이에서 구비될 수 있다. 이 경우에서, 방법은 패키지를 상기 어레이로부터 분리하는 분리 단계를 더 포함한다. 스터드 범프는 스터드 범프의 높이를 증가시키기 위해 적층된 구조로 구비될 수 있다. 방법은 다이의 위치 설정 단계 이전에, 스터드 범프에 접착물을 가하는 단계를 더 포함할 수 있다.
본원 발명의 또다른 형태에 의하면, 복수의 전기적 도전성 리드를 갖는 리드프레임, 및 일측상에 패턴으로 복수의 전기적 도전성 스터드 범프를 갖는 집적회로 다이를 제공하는 단계; 스터드 범프의 패턴에 따라 배열되는 복수의 종단부와 리드 사이에 전기적 도전성 잉크를 사용하여 복수의 전기 통로부를 인쇄하는 단계; 및 스터드 범프의 각각이 종단부와 정렬됨으로써 전기 통로부를 통해 리드에 스터드 범프를 연결시키도록 리드프레임 상에 다이를 위치시키는 단계;를 포함하고, 리드프레임 및 다이를 제공하는 단계와 전기 통로부를 인쇄하는 단계 사이에 리드프레임 상에 비-도전성 테이프를 위치시키는 단계를 더 포함하는 반도체 장치의 패키지방법이 제공된다.
비-도전성 테이프를 위치시키는 단계는 테이프 스탬핑 처리를 포함하고, 천공 다이가 시트로부터 비-도전성 테이프를 제거하고 리드프레임에 비-도전성 테이프를 접착할 수 있다. 비-도전성 테이프를 위치시키는 단계는 레이저 절단 처리를 포함하고, 비-도전성 시트가 리드프레임 상에 놓이고, 레이저 절단 도구가 시트로부터 비-도전성 테이프를 절단하고, 시트의 잔여물이 제거될 수 있다.
본원발명의 또다른 형태에 의하면, 다이 지지부 및 복수의 전기적 도전성 리드를 갖는 리드프레임으로서, 다이 지지부의 상부 표면은 복수의 리드의 상부 표면과 동일한 평면에 있는 상기 리드프레임; 다이의 일표면 상의 접촉부의 패턴에 대응하는 패턴으로 배치되는 복수의 종단부 및 리드의 각각의 일부를 오버래핑하는 에지를 갖고 리드프레임의 다이 지지부 상에 위치되는 비-도전성 테이프로서, 비-도전성 테이프의 하부 표면은 복수의 리드 중 적어도 하나의 상부 표면 및 다이 지지부의 상부 표면과 접촉하고 있는 상기 비-도전성 테이프; 복수의 스터드 범프를 갖고 비-도전성 테이프 상에 위치된 다이로서, 범프는 비-도전성 테이프 상의 종단부의 패턴에 대응하는 패턴으로 배열된 상기 다이; 다이를 캡슐화하는 비-도전 폴리머; 및 복수의 종단부와 복수의 리드 사이의 복수의 전기 통로부로서, 전기적 도전성 잉크를 포함하는 상기 전기 통로부;를 포함하는 패키징된 반도체 장치가 제공된다.
비-도전 폴리머는 반도체 장치를 오버-몰딩하고, 비-도전 폴리머는 캡슐화 몰딩 화합물이고, 전기 통로부는 비-도전성 테이프 상에 인쇄되고, 리드프레임은 복수의 리드프레임을 갖는 리드프레임 테이프 상에 제공되고, 전기 통로부 각각은 하나의 리드에 하나의 스터드 범프를 연결하고, 전기 통로부는 별개의 코스를 따르고, 리드프레임은 플레이너이고, 복수의 전기 통로부는 다이 지지부의 상부 표면에 직교하는 어떠한 평면에 대하여도 대칭적이지 않을 수 있다.
본원 발명의 이점은 MLP가 본드 와이어를 포함하지 않는다는 것이다. 또한, MLP는 도전성 통로의 인쇄를 간단하게 변화시킴으로써, 새로운 다이용으로 사용될 수 있고, MLP는 재설계될 필요도 없으며, 그리고 스텐실을 변경하거나 프로그래밍하여 프린터를 재구조함을 제외하고 제조 설비 또한 변화될 필요가 없다.
상술된 본 발명의 다른 특징 및 이점과, 그리고 이를 달성하기 위한 방식은 다음의 첨부된 도면과 함께 본 발명의 실시예의 설명을 참조하여 명확하고 보다 쉽게 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다;
도 2는 도 1의 반도체 패키지의 분해도이다;
도 3A는 도 1의 반도체 패키지의 비-도전성 테이프 일부와 리드프레임의 평면도이다;
도 3B 는 도 1의 반도체 패키지의 비-도전성 테이프 일부와 리드프레임의 단면도이다;
도 4A는 전기적 통로가 추가된 도 3A의 테이프와 리드프레임의 평면도이다;
도 4B는 전기적 통로가 추가된 도 3B의 테이프와 리드프레임의 단면도이다;
도 5A는 다이가 추가된 도 4A의 테이프와 리드프레임의 평면도이다;
도 5B는 다이가 추가된 도 4B의 테이프와 리드프레임의 단면도이다;
도 6A - 6C는 비도전성 테이프를 리드프레임에 적용하는 테이프 스탬핑 처리 단계를 제시한 도면이다;
도 7A - 7C는 비도전성 테이프를 리드프레임에 적용하는 테이프 레이저 절단 처리 단계를 제시한 도면이다;
도 8은 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다.
도 9는 도 8의 반도체 패키지의 분해도이다;
도 10A는 도 8의 반도체 패키지의 리드프레임의 평면도이다;
도 10B는 도 8의 반도체 패키지의 리드프레임의 단면도이다;
도 11A는 전기적 통로가 추가된 도 10A의 리드프레임의 평면도이다;
도 11B은 전기적 통로가 추가된 도 10B의 리드프레임의 단면도이다;
도 12A는 다이가 추가된 도 11A의 리드프레임의 평면도이다; 그리고
도 12B는 다이가 추가된 도 11B의 리드프레임의 단면도이다.
● 참조 번호 목록
100 : 몰디드 리드리스 패키지(MLP)
102 : 다이
104 : 리드프레임
106 : 비-도전성 테이프
108 : 캡슐화 재료
110 : 스터드 범프
112 : 백킹
114 : 다이 지지부
116 : 리드 지지부
118 : 복수의 리드부
120 : 전기적 도전성 통로부
122 : 종단부
124 : 펀칭 다이
200 : 제 2 실시예의 몰디드 리드리스 패키지(MLP)
202 : 다이
204 : 리드프레임
208 : 캡슐화 재료
210 : 스터드 범프
212 : 백킹부
218 : 복수의 리드부
220 : 전기적 도전성 통로부
222 : 종단부
대응하는 참조 문자는 여러 도면을 통하여 해당하는 부분을 나타낸다. 일례는 본 발명의 여러 실시예를 여기에서 설명하기 위해 사용되지만, 여러 방식에 있어서 본 발명의 기술적 사상에 국한되는 것으로 해석되지 않아야 한다.
도 1 및 2를 참조하여, 도 1 및 2는 본 발명의 패키징된 반도체 장치를 도시한 것이다. 몰디드 리드리스 패키지(MLP)(100)는 다이(die)(102)와, 비-도전성 테이프(106)를 가진 리드프레임(104)와, 그리고 캡슐화 재료(108)로 구성된다. 다이(102)는 반도체 장치의 특성에 대해 전기적 접촉을 제공하는 복수의 도전성 스터드 범프(110)를 가진 반도체 장치이다. 스터드 범프(110)는 반도체 장치의 설계에 있어서 특정 패턴으로 배치되는데, 그 패턴은 집적회로 특성의 수 및 위치에 따라 달라진다. 예를 들면, 스터드 범프(110)는 와이어 본딩과 유사한 방법으로 반도체 칩(102)의 금속 패드(미도시) 상에 형성될 수 있다. 금속 패드는 그 아래에 형성된 단위 소자(미도시)와 전기가 도통하게 된다. 범프 및 금속 패드는 다른 칩에 칩(102)을 연결한 입출력 단자를 구비한다. 반도체 칩(102)의 내부 구조는 변화될 수 있어서, 본 발명의 기술적 사상에 국한되지는 않는다. 예를 들면, 반도체 칩(102)은 각 전원 반도체 장치(다이오드, 트랜지스터, 사이리스터, IGBT)와, 선형 장치와, 집적회로와, 그리고 메모리 장치나 논리회로의 다양한 기종을 포함할 수 있다.
스터드 범프(110)의 수는 금속 패드의 수에 따라 달라지며, 금속 패드는 반도체 칩(102)의 집적 밀도에 따라 변화될 수 있다. 예를 들면, 반도체 칩(102)의 집적 밀도가 증가함에 따라, 금속 패드의 수는 증가되어, 범프(110)의 수도 증가된다. 범프(110)는 구리나 금 등의 도전물을 포함한다. 범프(110)는 반도체 칩(102)의 하부면으로부터 돌출된 형상을 가질 수 있다. 본 실시예에 있어서, 스터드 범프(110)는 적어도 5-㎛ 크기이며, 그리고 안정한 플립 칩 본딩을 달성하기 위해 수백 ㎛보다 작을 수 있다. 예를 들면, 각 범프(110)는 10-㎛ 내지 200-㎛ 범위에 있을 수 있다.
스터드 범프(110)는 도면에서 도시된 바와 같이, 단일 구조이거나 적층된 구조로 구성된다. 스터드 범프(110)를 적층하여, 플립 칩(102) 아래의 공간을 증가시키서 칩 상에 응력을 완화시킬 수 있고, 여기서 2 개 이상의 스터드는 단일 금속 패드 상에 형성된다.
리드프레임(104)은 어레이에 구비된 테이핑된 리드프레임이지만, 단일 MLP용 리드프레임만 도면에서 도시된다. 본 실시예의 리드프레임(104)은 도 3A의 평면도와 같이, 사각형 형상을 가진다; 그러나, 리드프레임은 본 발명의 사상 내에서 여러 형상을 가질 수 있다. 리드프레임(104)은 비-도전성 백킹(backing)(112)과, 다이 지지부(114)와, 리드 지지부(116)와, 그리고 복수의 리드(118)(도 3A에 도시됨)로 구성된다. 리드는 외부 장치에 연결된 단자로 역할하는 도전성 부재이다. 리드프레임(104)에 포함된 리드(118)의 수는 다이(102) 설계에 의해 요구된 수에 따라 달라질 수 있거나, 또는 리드(108)의 표준 수가 제공될 수 있으며, 그리고 다이(102)에 의해 요구된 리드의 수만 이용될 수 있다. 다이 지지부(114)와 리드 지지부(136) 사이의 트렌치(trench)는 지지부를 절연시키기 위해 캡슐화 재료(108)로 충진된다.
비-도전성 테이프(106)는 다이 지지부(114)와 리드 지지부(116)의 일부를 덮는다. 전기적으로 도전된 잉크를 포함하는 전기적으로 도전된 복수의 통로부(120)는 리드(118) 중 하나에 스터드 범프(110)을 연결한다. 각 통로부(120)는 비-도전성 테이프(106) 상에 인쇄되고, 스터드 범프(110)와 통로부(120) 사이에 경계면에서 확대된 부분 또는 종단부(122)(도 4A에서 최적 도시)로 구성되어 있어서, 각 반도체 장치부를 리드(118)에 연결시킨다.
캡슐화 재료(108)는 외부 환경으로부터 MLP(100)를 보호하기 위해 다이(102)와 리드프레임(104) 상에 몰딩된 비-도전성 폴리머 층이다. 캡슐화 재료(108)는 예를 들면, 에폭시나 캡슐화 몰딩 화합물(EMC)이다.
MLP(100)는 다이 지지부(114)와 리드 지지부(116) 상에 비-도전성 테이 프(106)를 배치시켜서 조립되어, 그 결과 테이프(106)의 에지는 도 3A와 3B에 도시된 바와 같이, 각 리드(118) 일부에 근접하게 하거나, 그 일부를 덮는다. 특정 실시예에서, 테이프(106)는 리드프레임(104)에 고정된다. 도 4A 및 4B에 도시된 바와 같이, 도전성 통로부(120) 및 종단부(122)는 스텐실 프린팅 등의 적합한 프린팅 기술을 사용하여 테이프(106)와 리드(118) 상에 인쇄된다. 도전성 통로부(120)와 종단부(122)는 인쇄되고, 각 종단부(122)는 스터드 펌프(110) 중 하나와 정렬되고, 도전성 통로부(120)는 서로 엇갈리지 않는다.
다이(102)는 비-도전성 테이프(106) 상에 놓이게 되어서, 각 스터드 범프(110)는 도 5A 및 5B에서 도시된 바와 같이, 종단부(122)에 연결된다. 다이(102)가 유지된 위치에서 비도전성 테이프(106) 상에 다이(102)를 올리기 전에, 캡슐화 층(108)이 오버-몰딩 및 경화될 때까지 접착물은 스터드 범프(110)에 가해진다. 특정 실시예에서, 스터드 범프(110)를 접착물에 디핑(dipping)함으로써 접착물이 가해진다; 그러나, 접착물이 다이(102)의 표면에 접촉하는 것을 방지하기 위해 주의가 있어야 한다. 적층된 구조를 가지는 스터드 범프(110)는 다이(102)의 표면과 스터드 범프(110)의 첨단 사이의 공간을 증가시킴으로써 이 처리를 간단하게 한다.
비-도전성 폴리머는 다이(102)와 리드프레임(104) 상에 오버-몰딩되고, 캡슐화 층(108)을 형성하기 위해 경화되어, 그 결과 도 1에서 도시된 바와 같이, MLP(100)가 된다. 캡슐화 재료(108)를 몰딩한 후에, MLP(100)는 베어지거나 따른 적합한 절단 방법에 의해 어레이로부터 제거되어서, 리드(118)를 노출시킨다. 그 후, MLP(100)는 최종 테스트 등의 전형적인 마지막 라인 처리로 진행된다.
비-도전성 테이프(106)는 다수의 방법에 의해 예를 들면, 스탬핑 처리(stamping process) 등에 의해 리드프레임(104)에 가해질 수 있다. 테이프 스탬핑 처리에서, 비-도전성 테이프(106)의 시트는 리드프레임의 어레이 상에 있게 된다. 도 5A-5C에 도시된 바와 같이, 리드프레임(104)은 테이프(106)의 일부를 아래로 천공하여 리드프레임(104)에 접촉한 복수의 천공 다이(124)로 정렬된다. 테이프(106)의 아래측 상에 접착물은 리드프레임(104)에 테이프(106)를 접착하여, 도 3A 및 3B에 도시된 리드프레임과 테이프 조립체를 구현한다. 추가적인 일례로, 테이프(106)는 레이저 절단 처리를 사용하여 적용된다. 이 처리에 있어서, 비-도전성 테이프(106)의 시트는 리드프레임의 어레이에 가해지고, 테이프(106)의 일부는 도 7A 및 7B의 단일 리드프레임(104)에 대해 도시된 바와 같이, 레이저 또는 다른 기구를 사용하여 절단된다. 원하지 않는 테이프는 도 7C에 도시된 바와 같이, 리드프레임(104) 상에 비-도전성 테이프(106)를 남겨두고 제거된다.
도 8 및 9에서 제시된 제 2 실시예에서, MLP는 기-몰딩된 리드프레임을 포함한다. MLP(200)는 다이(202)와, 기-몰딩된 리드프레임(204)와, 그리고 캡슐화 재료(208)로 구성된다. 다이(102)와 유사하게, 다이(202)는 반도체 장치의 특성에 대한 전기적 접촉을 제공하는 복수의 도전성 스터드 범프(210)를 가진 반도체 장치이다.
(도 1OA에서 도시된) 기-몰딩된 리드프레임(204)의 비-도전성 백킹(212)과 리드(218)는 도전성 통로부(220)가 인쇄될 수 있는 균일한 표면을 형성하기 위해 에폭시나 EMC 등의 비-도전성 폴리머로 몰딩된다. 이로써, 비-도전성 테이프는 본 실시예에서 필요없게 된다. 리드프레임(104)과 유사하게, 기-몰딩된 리드프레임(204)은 어레이에 구비되지만, 단일 MLP에 대한 리드프레임만 도면에 도시된다. 본 실시예의 기-몰딩된 리드프레임(204)은 도 3A의 평면도에 의해 도시된 바와 같이, 사각형 형상을 가진다; 그러나, 리드프레임은 본 발명의 기술적 사상내에서 여러 형상을 가질 수 있다. 리드(218)는 외부 장치에 연결된 단자와 같은 역할을 하는 도전성 부재이다. 기-몰딩된 리드프레임(204)에 포함된 리드(218)의 수는 다이(202) 설계에 의해 요구된 수에 따라 달라질 수 있거나, 또는 리드(218)의 표준 수가 제공될 수 있으며, 그리고 다이(202)에 의해 요구된 리드의 수만 이용될 수 있다.
전기적으로 도전된 잉크를 포함하는 전기적으로 도전된 복수의 통로부(220)는 리드(218) 중 하나에 스터드 범프(210)를 연결한다. 각 통로부(220)는 기-몰딩된 리드프레임(204) 상에 인쇄되고, 스터드 범프(210)와 통로부(220) 사이에 경계면에서 확대된 부분 또는 종단부(222)(도 11A에서 최적 도시)로 구성되어 있어서, 각 반도체 장치부를 리드(218)에 연결시킨다.
캡슐화 재료(208)는 외부 환경으로부터 MLP(200)를 보호하기 위해 다이(202)와 기-몰딩된 리드프레임(204) 상에 몰딩된 비-도전성 폴리머 층이다. 캡슐화 재료(208)는 예를 들면, 에폭시나 EMC이다.
MLP(200)는 기-몰딩된 리드프레임(204)을 몰딩하여 조립되어, 그 결과 리드(218)의 상면은 도 10A와 10B에 도시된 같이 노출된다. 도 11A 및 11B에 도시된 바와 같이, 도전성 통로부(220) 및 종단부(222)는 스텐실 프린팅 등의 적합한 프 린팅 기술을 사용하여 기-몰딩된 리드프레임(204)와 리드(218) 상에 인쇄된다. 도전성 통로부(220)와 종단부(222)는 인쇄되어서, 각 종단부(222)는 스터드 펌프(210) 중 하나와 정렬되고, 도전성 통로부(220)는 서로 엇갈리지 않는다.
다이(202)는 기-몰딩된 리드프레임(204) 상에 놓이게 되어서, 각 스터드 범프(210)는 도 12A 및 12B에서 도시된 바와 같이, 종단부(222)에 연결된다. 다이(202)가 유지된 위치에서 기-몰딩된 리드프레임(204) 상에 다이(202)를 올리기 전에, 캡슐화 층(208)이 오버-몰딩 및 경화될 때까지 접착물은 스터드 범프(210)에 가해진다. 비-도전성 폴리머는 다이(202)와 리드프레임(204) 상에 오버-몰딩되고, 캡슐화 층(208)을 형성하기 위해 경화되어, 그 결과 도 8에서 도시된 바와 같이, MLP(200)가 된다. 캡슐화 재료(208)를 몰딩한 후에, MLP(200)는 베어지거나 따른 적합한 절단 방법에 의해 어레이로부터 제거되어서, 리드(218)를 노출시킨다. 그 후, MLP(200)는 최종 테스트 등의 전형적인 마지막 라인 처리로 진행된다.
층의 두께 및 영역은 도면을 명확하게 하기 위해 과장을 하여 도시됨을 명시하여야 한다.
본 발명이 바람직한 실시예에 관해 기술되는 동시에, 당업자라면 다양한 변형이 있을 수 있고, 그에 관한 구성요소는 본 발명의 기술적 사상에 벗어남 없이 특정 상황에 대해 적용되기 위해 균등성에 의해 대체될 수 있다. 그러므로, 본 발명은 본 발명을 행하기 위해 최적으로 숙고된 바, 개시된 특정 실시예에 국한되지 않지만, 본 발명은 첨부된 청구항의 기술 사상 및 범위 내에서 모든 실시예를 포함 할 수 있다.

Claims (22)

  1. 복수의 전기적 도전성 리드를 갖는 리드프레임, 및 일측상에 패턴으로 복수의 전기적 도전성 스터드 범프를 갖는 집적회로 다이를 제공하는 단계;
    상기 스터드 범프의 상기 패턴에 따라 배열되는 복수의 종단부와 상기 리드 사이에 전기적 도전성 잉크를 사용하여 복수의 전기 통로부를 인쇄하는 단계; 및
    상기 스터드 범프의 각각이 종단부와 정렬됨으로써 상기 전기 통로부를 통해 상기 리드에 상기 스터드 범프를 연결시키도록 상기 리드프레임 상에 상기 다이를 위치시키는 단계;를 포함하고,
    상기 리드프레임 및 다이를 제공하는 단계와 상기 전기 통로부를 인쇄하는 단계 사이에 상기 리드프레임 상에 비-도전성 테이프를 위치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패키지방법.
  2. 제1 항에 있어서,
    상기 비-도전성 테이프를 위치시키는 단계는 테이프 스탬핑 처리를 포함하고,
    천공 다이가 시트로부터 상기 비-도전성 테이프를 제거하고 상기 리드프레임에 상기 비-도전성 테이프를 접착하는 것을 특징으로 하는 반도체 장치의 패키지방법.
  3. 제1 항에 있어서,
    상기 비-도전성 테이프를 위치시키는 단계는 레이저 절단 처리를 포함하고,
    비-도전성 시트가 상기 리드프레임 상에 놓이고, 레이저 절단 도구가 상기 시트로부터 상기 비-도전성 테이프를 절단하고, 상기 시트의 잔여물이 제거되는 것을 특징으로 하는 반도체 장치의 패키지방법.
  4. 다이 지지부 및 복수의 전기적 도전성 리드를 갖는 리드프레임으로서, 상기 다이 지지부의 상부 표면은 복수의 상기 리드의 상부 표면과 동일한 평면에 있는 상기 리드프레임;
    다이의 일표면 상의 접촉부의 패턴에 대응하는 패턴으로 배치되는 복수의 종단부 및 상기 리드의 각각의 일부를 오버래핑하는 에지를 갖고 상기 리드프레임의 상기 다이 지지부 상에 위치되는 비-도전성 테이프로서, 상기 비-도전성 테이프의 하부 표면은 복수의 상기 리드 중 적어도 하나의 상부 표면 및 상기 다이 지지부의 상부 표면과 접촉하고 있는 상기 비-도전성 테이프;
    복수의 스터드 범프를 갖고 상기 비-도전성 테이프 상에 위치된 다이로서, 상기 범프는 상기 비-도전성 테이프 상의 상기 종단부의 상기 패턴에 대응하는 패턴으로 배열된 상기 다이;
    상기 다이를 캡슐화하는 비-도전 폴리머; 및
    복수의 상기 종단부와 복수의 상기 리드 사이의 복수의 전기 통로부로서, 전기적 도전성 잉크를 포함하는 상기 전기 통로부;를 포함하는 것을 특징으로 하는 패키징된 반도체 장치.
  5. 제4 항에 있어서,
    상기 비-도전 폴리머는 상기 장치를 오버-몰딩하는 것을 특징으로 하는 패키징된 반도체 장치.
  6. 제5 항에 있어서,
    상기 비-도전 폴리머는 캡슐화 몰딩 화합물인 것을 특징으로 하는 패키징된 반도체 장치.
  7. 제4 항에 있어서,
    상기 전기 통로부는 상기 비-도전성 테이프 상에 인쇄되는 것을 특징으로 하는 패키징된 반도체 장치.
  8. 제7 항에 있어서,
    상기 리드프레임은 복수의 리드프레임을 갖는 리드프레임 테이프 상에 제공되는 것을 특징으로 하는 패키징된 반도체 장치.
  9. 제4 항에 있어서,
    상기 전기 통로부 각각은 하나의 리드에 하나의 스터드 범프를 연결하고, 상기 전기 통로부는 별개의 코스를 따르는 것을 특징으로 하는 패키징된 반도체 장치.
  10. 제4 항에 있어서,
    상기 리드프레임은 플레이너인 것을 특징으로 하는 패키징된 반도체 장치.
  11. 제4 항에 있어서,
    복수의 상기 전기 통로부는 상기 다이 지지부의 상기 상부 표면에 직교하는 어떠한 평면에 대하여도 대칭적이지 않은 것을 특징으로 하는 패키징된 반도체 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201700055987A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e corrispondente prodotto

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5641996A (en) 1995-01-30 1997-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor unit package, semiconductor unit packaging method, and encapsulant for use in semiconductor unit packaging
US6630372B2 (en) 1997-02-14 2003-10-07 Micron Technology, Inc. Method for routing die interconnections using intermediate connection elements secured to the die face
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5172213A (en) * 1991-05-23 1992-12-15 At&T Bell Laboratories Molded circuit package having heat dissipating post
US5747874A (en) * 1994-09-20 1998-05-05 Fujitsu Limited Semiconductor device, base member for semiconductor device and semiconductor device unit
KR0155843B1 (ko) * 1995-07-07 1998-12-01 이대원 반도체장치
US6169329B1 (en) * 1996-04-02 2001-01-02 Micron Technology, Inc. Semiconductor devices having interconnections using standardized bonding locations and methods of designing
US6229200B1 (en) * 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US6387732B1 (en) * 1999-06-18 2002-05-14 Micron Technology, Inc. Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
US6453547B1 (en) * 1999-11-10 2002-09-24 Micron Technology, Inc. Coupling spaced bond pads to a contact
JP3822040B2 (ja) * 2000-08-31 2006-09-13 株式会社ルネサステクノロジ 電子装置及びその製造方法
US6424024B1 (en) * 2001-01-23 2002-07-23 Siliconware Precision Industries Co., Ltd. Leadframe of quad flat non-leaded package
TWI317991B (en) 2003-12-19 2009-12-01 Advanced Semiconductor Eng Semiconductor package with flip chip on leadframe

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5641996A (en) 1995-01-30 1997-06-24 Matsushita Electric Industrial Co., Ltd. Semiconductor unit package, semiconductor unit packaging method, and encapsulant for use in semiconductor unit packaging
US6630372B2 (en) 1997-02-14 2003-10-07 Micron Technology, Inc. Method for routing die interconnections using intermediate connection elements secured to the die face
US6661084B1 (en) 2000-05-16 2003-12-09 Sandia Corporation Single level microelectronic device package with an integral window

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