KR20220015305A - 웨이퍼-스택 상의 연장된 밀봉링 구조체 - Google Patents

웨이퍼-스택 상의 연장된 밀봉링 구조체 Download PDF

Info

Publication number
KR20220015305A
KR20220015305A KR1020210034155A KR20210034155A KR20220015305A KR 20220015305 A KR20220015305 A KR 20220015305A KR 1020210034155 A KR1020210034155 A KR 1020210034155A KR 20210034155 A KR20210034155 A KR 20210034155A KR 20220015305 A KR20220015305 A KR 20220015305A
Authority
KR
South Korea
Prior art keywords
sealing ring
die
wafer
seal ring
extension
Prior art date
Application number
KR1020210034155A
Other languages
English (en)
Other versions
KR102575949B1 (ko
Inventor
시흐-성 셴
콴-흐시엔 리
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220015305A publication Critical patent/KR20220015305A/ko
Application granted granted Critical
Publication of KR102575949B1 publication Critical patent/KR102575949B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08121—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the connected bonding areas being not aligned with respect to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H01L2224/09517—Bonding areas having different functions including bonding areas providing primarily mechanical support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H01L2224/29013—Shape in top view being rectangular or square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29034—Disposition the layer connector covering only portions of the surface to be connected
    • H01L2224/29035—Disposition the layer connector covering only portions of the surface to be connected covering only the peripheral area of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/29124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80053—Bonding environment
    • H01L2224/80095—Temperature settings
    • H01L2224/80096—Transient conditions
    • H01L2224/80097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/8082—Diffusion bonding
    • H01L2224/8083—Solid-solid interdiffusion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80905—Combinations of bonding methods provided for in at least two different groups from H01L2224/808 - H01L2224/80904
    • H01L2224/80906—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

실시예는 웨이퍼-온-웨이퍼 접합을 포함하며, 여기서 각 웨이퍼는 웨이퍼에 형성된 다이 영역 주위에 밀봉링 구조체를 포함한다. 실시예는 웨이퍼 사이의 계면에 걸쳐있는 추가의 밀봉링을 제공한다. 실시예는 웨이퍼의 기존 밀봉링을 연장하거나, 웨이퍼의 기존 밀봉링과는 별도로 연장된 밀봉링 구조체를 제공하거나, 또는 이들의 조합을 제공할 수 있다.

Description

웨이퍼-스택 상의 연장된 밀봉링 구조체{EXTENDED SEAL RING STRUCTURE ON WAFER-STACKING}
우선권 주장 및 상호 참조
본 출원은 2020년 7월 30일자 출원되었고 그 내용이 여기에 참조로 포함된 미국 가출원 제63/058,623호의 이익을 주장한다.
배경
웨이퍼 대 웨이퍼 접합 기술에서는 2개의 패키지 부품(예, 웨이퍼)을 함께 접합하는 다양한 방법이 개발되어 왔다. 유용한 접합 방법은 용융 접합, 공융 접합, 직접 금속 접합, 하이브리드 접합 등을 포함한다. 용융 접합에서는 웨이퍼의 산화물 표면이 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 접합된다. 공융 접합에서는 2종의 공융 재료가 함께 배치되고 고압 및 고온이 인가된다. 따라서, 공융 재료가 용융된다. 용융된 공융 재료가 고화되면, 웨이퍼들이 함께 접합된다. 직접 금속 대 금속 접합에서는 2개의 금속 패드가 고온에서 서로 압착되고 금속 패드들의 상호 확산으로 인해 금속 패드들이 접합된다. 하이브리드 접합에서는 2개의 웨이퍼의 금속 패드가 직접 금속 대 금속 접합을 통해 서로 접합되고, 2개의 웨이퍼 중 하나의 산화물 표면이 다른 웨이퍼의 산화물 표면 또는 실리콘 표면에 접합된다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1은 일부 실시예에 따른 웨이퍼의 개략적인 평면도를 예시한다.
도 2-7은 일부 실시예에 따른 밀봉링 연장부를 형성하는 중간 단계의 다양한 도면을 예시한다.
도 8-12는 일부 실시예에 따른 밀봉링 연장 비아를 포함하는 밀봉링 연장부를 형성하는 중간 단계의 다양한 도면을 예시한다.
도 13은 일부 실시예에 따른 웨이퍼의 개략적인 평면도를 예시한다.
도 14는 일부 실시예에 따른 웨이퍼의 단면도를 예시한다.
도 15-19는 일부 실시예에 따라 웨이퍼 스택 및 장치 패키지를 통해 밀봉링 연장부를 형성하는 중간 단계의 다양한 도면을 예시한다.
도 20은 일부 실시예에 따른 웨이퍼의 단면도를 예시한다.
도 21-25는 일부 실시예에 따라 웨이퍼 스택 및 장치 패키지를 통해 밀봉링 연장부를 형성하는 중간 단계의 다양한 도면을 예시한다.
도 26-34는 일부 실시예에 따라 웨이퍼 스택 및 장치 패키지를 통해 밀봉링 연장부를 형성하는 중간 단계의 다양한 도면을 예시한다.
도 35-40은 일부 실시예에 따라 웨이퍼 스택 및 장치 패키지를 통해 밀봉링 연장부를 형성하는 중간 단계의 다양한 도면을 예시한다.
도 41-47은 일부 실시예에 따른 웨이퍼 스택 및 장치 패키지를 통한 밀봉링 연장부의 다양한 도면을 예시한다.
도 48은 일부 실시예에 따라 다른 장치 구성에 통합된 장치 패키지를 예시한다.
도 49는 일부 실시예에 따라 다른 장치 구성에 통합된 장치 패키지를 예시한다.
다음의 설명은 본 발명의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래"(예, beneath, below, lower), "위"(예, above, upper) 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 소자의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
본 개시 내용의 실시예는 유리하게는 웨이퍼 레벨 패키지를 위한 연장된 밀봉링 구조체를 제공한다. 밀봉링 구조체는 다이 영역 주변에 사용되어 기계적 응력 지원을 제공하고 습기 침투를 막는 밀봉을 제공한다. 웨이퍼-온-웨이퍼 공정에서 하나의 웨이퍼가 다른 웨이퍼에 접합되고 이들 웨이퍼로부터 다이들이 개편화될 때(singulated), 다이 계면에서 치핑(chipping)이 이루어질 수 있다. 치핑은 계면을 따라 전파되어 접합 패드를 노출시켜 습기 침투를 허용한다. 습기는 접합 계면에 걸쳐 옴 저항을 증가시키고 다이 불량 및/또는 결함을 가져올 수 있다. 이 문제를 해결하기 위해, 본 개시 내용의 실시예는 연장된 밀봉링 구조체를 사용하여 밀봉링 구조체를 접합 계면을 통해 연결함으로써 2개의 웨이퍼 사이에서 해당 2개의 웨이퍼 사이의 접합 계면을 가로질러 밀봉링 접합을 형성한다. 연장된 밀봉링은 접합 계면에 대해 더 양호한 기계적 응력 지원을 제공하고 웨이퍼 레벨 접합부에 대한 습기 침투를 억제한다. 연장된 밀봉링 구조체는 후술하는 바와 같이 금속 대 금속 접합 공정, 땜납 범프 공정 또는 실리콘 관통 비아 공정에 의해 형성될 수 있다.
도 1은 일부 실시예에 따른 웨이퍼(100)의 개략적인 평면도를 예시한다. 웨이퍼(100)는 다이(112)와, 서로 인접하는 다이싱 레인(dicing lane) 또는 스크라이브 라인(scribe line)(114) 및 다이싱 레인 또는 스크라이브 라인(116)을 포함하고, 여기서 스크라이브 라인(114) 및 스크라이브 라인(116)은 다이(112)를 서로 분리한다. 스크라이브 라인(114)은 X-방향에 평행한 길이 방향을 가지며, 스크라이브 라인(116)은 X-방향에 수직인 Y-방향에 평행한 길이 방향을 가진다. 각각의 다이(112)에는 하나 이상의 밀봉링이 제공되며, 여기서 밀봉링의 외부 경계는 다이(112)의 외부 경계를 획정한다. 각각의 스크라이브 라인(114)은 다이(112)의 2개의 행 사이에 인접 배치되고, 각각의 스크라이브 라인(116)은 다이(112)의 2개의 열 사이에 인접 배치된다. 웨이퍼(100)는 단지 어떤 예인 것으로 의도되며, 다이(112), 스크라이브 라인(114) 및 스크라이브 라인(116) 등의 크기는 다이 설계에 따라 달라질 수 있음에 유의한다.
다이(112)는 로직 소자, 상보적 금속 산화물 반도체(CMOS) 소자, 마이크로-전자-기계 시스템(MEMS) 소자, 통합 수동 소자(IPD), 드라이버 또는 메모리 소자, 예컨대, 한정되는 것은 아니지만, 정적 랜덤 액세스 메모리(SRAM) 셀, 동적 랜덤 액세스 메모리(DRAM) 셀, 자기-저항 랜덤 액세스 메모리(MRAM) 셀 등을 포함하는 메모리 셀을 포함할 수 있다. 다이(112)는 다른 유형의 소자를 포함할 수 있다.
도 2-12는 다이(112)를 위한 연장된 밀봉링 구조체를 형성하는 공정의 여러 중간 도면을 보여준다.
도 2는 다이(112)의 단면도를 예시한다. 도 2의 단면은 도 4의 A-A 라인을 따라 취한 단면의 일부이지만, 그 상세는 논의의 목적으로 시야에 따라 달라질 수 있다. 다이(112)는 실리콘 기판, 실리콘 게르마늄 기판, 실리콘 탄소 기판, III-V족 화합물 반도체 기판 등과 같은 반도체 기판일 수 있는 기판(122)을 포함한다. 소자 영역(118)이 기판(122)의 표면 또는 그 내부에 형성된다. 소자 영역(118)은 트랜지스터, 저항, 커패시터, 다이오드 등과 같은 능동 또는 수동 소자를 포함할 수 있다. 예시적인 트랜지스터 소자(108)는 소자 영역(118) 내에 있는 것으로 예시된다. 일부 실시예에서, 소자 영역(118)은 봉지된 다이를 포함할 수 있다.
일부 실시예에서, 다양한 능동 및 수동 소자 사이의 연결을 재분배하기 위해 상호 접속 구조체(126)가 사용될 수 있다. 상호 접속 구조체(126)는 임의의 적절한 방법을 이용하여 기판(122) 위에 교대로 배열된 층으로 형성된 층간 유전체(ILD) 및/또는 금속간 유전체 층(IMD) 및 도전 특징부(예, 금속 라인(127) 및 비아(129))와 같은 절연층(128)을 포함할 수 있다. 상호 접속 구조체(126)는 기판(122)의 소자 영역(118)에 있는 다양한 능동 및/또는 수동 소자를 연결하여 기능 회로를 형성할 수 있다. 절연층(128)은 예컨대, 약 4.0 또는 심지어 2.8 미만인 k-값을 가지는 로우-k 유전체 재료를 포함할 수 있다. 상호 접속 구조체(126)의 두께는 약 0.1 ㎛ 내지 약 6 ㎛, 예컨대, 약 4 ㎛ 일 수 있다. 다른 두께도 사용될 수 있다.
더 구체적으로, 일부 실시예에서, 상호 접속 구조체(126)는 먼저 기판(122) 및 소자 영역(118) 위에 절연층(128)을 성막시키는 것에 의해 형성될 수 있다. 일부 실시예에서, 절연층(128)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료일 수 있는 중합체로 형성된다. 다른 실시예에서, 절연층(128)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, 도핑되지 않은 실리콘 유리(USG), PSG, BSG, BPSG와 같은 산화물; 스핀-온 탄소; 등으로 형성된다. 절연층(128)은 스핀 코팅, 라미네이션, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다.
그런 다음, 절연층(128)이 패턴화된다. 패턴화에 의해 소자에 대한 접촉부(미도시)를 포함하는 기판(122) 및 소자 영역(118)의 일부를 노출시키는 개구가 형성된다. 패턴화는 절연층(128)이 감광성 재료인 경우, 절연층(128)을 광에 노출시키거나 예를 들어, 이방성 에칭을 이용한 에칭 등과 같은 허용 가능한 공정에 의해 이루어질 수 있다. 절연층(128)이 감광성 재료인 경우, 절연층(128)은 노광 후에 현상될 수 있다.
금속 라인(127) 및 비아(129)의 제1 층을 형성하기 위해, 시드층(미도시)이 절연층(128) 상부와 절연층(128)을 통한 개구 내에 형성된다. 일부 실시예에서, 시드층은 단일층이거나 또는 상이한 재료로 형성된 복수의 서브-층을 포함하는 복합층일 수 있는 금속층이다. 일부 실시예에서, 시드층은 티타늄 층 및 티타늄 층 위의 구리층을 포함한다. 시드층은 예를 들어 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패턴화된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있으며, 패턴화를 위해 노광될 수 있다. 포토레지스트의 패턴은 금속 라인(127)의 패턴에 대응한다. 패턴화에 의해 포토레지스트를 통해 시드층을 노출시키는 개구가 형성된다. 포토레지스트의 개구 내부와 시드층의 노출된 부분 위에 도전 재료가 형성된다. 도전 재료는 전기 도금 또는 무전해 도금 등과 같은 도금에 의해 형성될 수 있다. 도전 재료는 구리, 티타늄, 텅스텐, 알루미늄 등과 같은 금속을 포함할 수 있다. 그 다음, 도전 재료가 형성되지 않은 시드층의 부분 및 포토레지스트가 제거된다. 포토레지스트는 예컨대, 산소 플라즈마 등을 사용하는 허용 가능한 애싱(ashing) 또는 스트리핑 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 예를 들어 습식 또는 건식 에칭과 같은 허용 가능한 에칭 공정을 이용하여 시드층의 노출된 부분이 제거된다. 시드층의 잔류 부분과 도전 재료는 금속 라인(127) 및 비아(129)의 패턴을 형성한다. 비아(129)는 절연층(128)을 통해 예컨대, 기판(122) 또는 소자 영역(118)까지 개구 내에 형성된다.
이어서, 절연층(128)이 금속 라인(127) 및 비아(129) 위에 성막될 수 있고, 회로를 형성하고 기판(122) 및 소자 영역(118)에 입력/출력을 제공하는 상호 접속 구조체(126)를 형성하기 위해 필요에 따라 공정이 반복될 수 있다.
상호 접속 구조체(126)의 각 층이 형성됨에 따라, 밀봉링 구조체(132)도 형성될 수 있다. 2개의 밀봉링 구조체(132A 및 132B)가 예시되어 있지만, 임의의 수의 밀봉링 구조체(132)가 사용될 수 있다. 밀봉링 구조체(132)는 비아 부분(134) 및 금속링 부분(136)으로 형성될 수 있다. 밀봉링 구조체(132)의 비아 부분(134)은 전술한 비아(129)와 동일한 공정 및 재료를 사용하여 동시에 형성될 수 있다. 유사하게, 금속링 부분(136)은 전술한 금속 라인(127)과 동일한 공정 및 재료를 사용하여 동시에 형성될 수 있다.
일부 실시예에서, 비아 부분(134)은 각각 다이(112) 주위에 수직링을 형성하기 위해 도전 재료(예, 비아(129)의 도전 재료)로 채워진 절연층(128)을 통한 긴 트렌치를 포함할 수 있다. 다른 실시예에서, 비아 부분(134)은 금속링 부분(136)의 상이한 층을 상호 연결하기 위한 절연층(128)을 통한 원형 또는 정사각형 돌출부일 수 있다. 금속링 부분(136)은 다이(112)의 주변 둘레에 견고한 수평 링을 형성한다.
도 3에서, 접합 유전체 층(138)이 상호 접속 구조체(126) 위에 성막된다. 접합 유전체 층(138)은 절연 재료의 퇴적에 의해 형성될 수 있다. 일부 실시예에서, 접합 유전체 층(138)은 리소그래피 마스크를 사용하여 패턴화될 수 있는 PBO, 폴리이미드, BCB 등과 같은 감광성 재료 일 수 있는 중합체로 형성된다. 다른 실시예에서, 접합 유전체 층(138)은 실리콘 질화물과 같은 질화물; 실리콘 산화물, PSG, BSG, BPSG와 같은 산화물; 등으로 형성된다. 접합 유전체 층(138)은 스핀 코팅, 라미네이션, CVD 등등 또는 이들의 조합에 의해 형성될 수 있다. 접합 유전체 층(138)은 약 0.01 ㎛ 내지 2 ㎛의 두께, 예컨대 약 0.9 ㎛의 두께일 수 있다. 다른 두께도 사용될 수 있다.
접합 유전체 층(138)은 개구(139) 및 개구(151)를 내부 형성하도록 패턴화되어, 상호 접속 구조체(126)의 상부 금속 라인(127)을 노출시키고 밀봉링 구조체(132)의 금속링 부분(136)의 상부 금속층을 각각 노출시킨다. 패턴화는 접합 유전체 층(138)이 감광성 재료인 경우 접합 유전체 층(138)을 광에 노출시키거나 예를 들어, 이방성 에칭을 이용한 에칭에 의해 허용되는 공정에 의해 이루어질 수 있다. 접합 유전체 층(138)이 감광성 재료인 경우, 접합 유전체 층(138)은 노광 후에 현상될 수 있다.
도 4는 개구(139) 및 개구(151)가 형성된 후 웨이퍼(100)의 확대된 부분의 평면도를 예시한다. 도 4에 예시된 바와 같이, 밀봉링 구조체(132)의 금속링 부분(136)의 상부 금속층과 금속 라인(127)의 상부 금속층은 접합 유전체 층(138)을 통해 노출된다. 개구(139)는 금속 라인(127) 위의 원인 것 예시되어 있으며, 개구(151)는 밀봉링 구조체(132) 위의 링형 개구인 것으로 예시되어 있다.
도 5에서, 구리, 티타늄, 티타늄 질화물, 알루미늄 등등 또는 이들의 조합과 같은 도전 재료(140)가 PVD, CVD, 또는 도금 공정, 예컨대, 무전해 도금, 전기 도금 등과 같은 적절한 성막 공정에 의해 개구(139) 및 개구(151) 내에 퇴적될 수 있다. 상기 퇴적 공정에 의해 개구(139)와 개구(151) 모두가 동시에 채워질 수 있다. 선택적 도전 시드층이 PVD와 같은 적절한 공정에 의해 개구(139) 및 개구(151) 내에 먼저 성막될 수 있다. 선택적 장벽층도 역시 선택적 시드층 이전에 개구(139) 및 개구(151) 내에 성막될 수 있다. 선택적 장벽층은 임의의 적절한 공정을 이용하여 성막될 수 있고, 도전 재료가 주변의 접합 유전체 층(138)으로 확산되는 것을 억제하는 역할을 한다.
도 6에서, 도전 재료(140)의 과잉의 재료가 접합 유전체 층(138) 위에서 제거되어 접합 패드(142) 및 밀봉링 연장부(152)를 형성할 수 있다. CMP 공정과 같은 평탄화 공정 등의 임의의 적절한 공정을 이용하여 도전 재료(140)의 과잉의 재료를 제거할 수 있다. 제거 공정 이후에, 접합 패드(142) 및 밀봉링 연장부(152)의 상부 표면은 접합 유전체 층(138)의 상부 표면과 동일 높이일 수 있다.
도 7은 접합 패드(142) 및 밀봉링 연장부(152)가 형성된 후 웨이퍼(100)의 확대된 부분의 평면도를 예시한다. 도 7에 예시된 바와 같이, 접합 패드(142)는 규칙적인 패턴으로 형성되지만, 접합 패드(142)는 임의의 분포로 적용될 수 있다. 밀봉링 연장부(152)는 개구(151)를 채워서 밀봉링 구조체(132) 위의 링형 구조체(점선으로 예시됨)인 것으로 예시되어 있다.
도 8-15는 선택적인 접합 패드 비아(146)의 형성을 예시한다. 접합 패드 비아(146)를 사용하면, 접합 패드 비아(146)의 유전체 층(144) 내에 배치된 통합된 테스트 패드, 고밀도 마이크로 커패시터 및 다른 구조체의 사용을 허용할 수 있다. 접합 패드(142)는 각각의 활성 접합 패드(142)에 대해 대응하는 접합 패드 비아(146)에 의해 금속 라인(127) 및 비아(129)에 전기적으로 연결될 수 있다. 접합 패드 비아(146) 및 후술되는 그 형성은 후술되는 임의의 다른 실시예에 포함될 수 있지만, 단순성을 위해 도면에서 생략된다.
도 8에서, 유전체 층(144)이 상호 접속 구조체(126) 위에 형성될 수 있다. 일부 실시예에서, 유전체 층(144)은 실리콘 산화물을 포함할 수 있는 산화물 층이다. 다른 실시예에서, 유전체 층(144)은 SiON, SiN 등과 같은 다른 실리콘 및/또는 산소 함유 재료를 포함하고, 임의의 적절한 성막 기술에 의해 형성될 수 있다. 유전체 층(144)은 예를 들어, 0.01 ㎛ 내지 약 1000 ㎛의 임의의 적절한 두께로 성막될 수 있다.
도 9에서, 유전체 층(144)은 내부에 개구(145) 및 개구(155)를 형성하도록 패턴화되어, 상호 접속 구조체(126)의 상부 금속 라인(127)을 노출시키고 밀봉링 구조체(132)의 금속링 부분(136)의 상부 금속층을 노출시킨다. 패턴화는 임의의 허용 가능한 공정에 의해 이루어질 수 있다. 일 실시예에서, 포토마스크가 유전체 층(144) 위에 성막되고, 포토리소그래피 기술을 이용하여 패턴화되고, 예를 들어 이방성 에칭을 이용하여 개구(145) 및 개구(155)를 에칭하기 위한 마스크로서 사용된다. 개구(155)는 일부 실시예에서 금속링 부분(136)의 분리 영역을 노출시키는 개별 분리 비아를 포함할 수 있고, 다른 실시예에서, 개구(155)는 밀봉링 구조체(132)의 금속링 부분(136)의 연속 영역을 노출시키는 트렌치를 포함할 수 있다.
도 10에서, 금속 비아는 PVD, CVD 또는 도금 공정, 예컨대, 무전해 도금, 전기 도금 등과 같은 적절한 성막 공정에 의해 개구에 먼저 성막된 선택적 시드층 상의 개구(145) 및 개구(155)에 구리, 티타늄, 티타늄 질화물, 알루미늄 등등 또는 이들의 조합과 같은 도전 재료(147)의 퇴적에 의해 형성된다. 이러한 퇴적 공정에 의해 개구(145)와 개구(155)가 모두 채워질 수 있다. 선택적인 도전 시드층이 PVD와 같은 적절한 공정에 의해 개구(145) 및 개구(155)에 먼저 성막될 수 있다. 선택적 장벽층도 역시 선택적 시드층 이전에 개구(145) 및 개구(155)에 성막될 수 있다.
도 11에서, 도전 재료(147)의 과잉의 재료가 유전체 층(144) 위에서 제거되어 접합 패드 비아(146) 및 밀봉링 연장 비아(156)를 형성할 수 있다. CMP 공정 등의 평탄화 공정과 같은 임의의 적절한 공정이 도전 재료(147)의 과잉의 재료를 제거하기 위해 사용될 수 있다. 제거 공정 후에, 접합 패드 비아(146) 및 밀봉링 연장 비아(156)의 상부 표면은 유전체 층(144)의 상부 표면과 동일 높이일 수 있다.
도 12는 접합 패드 비아(146) 및 밀봉링 연장 비아(156) 위에 각각 배치된 접합 패드(142) 및 밀봉링 연장부(152)를 예시한다. 접합 패드(142) 및 밀봉링 연장부(152)는 요사한 요소가 유사한 참조 부호로 지시되는 도 3-6과 관련하여 전술한 공정 및 재료를 사용하여 형성될 수 있다. 전술한 바와 같이, 접합 패드 비아(146) 및 밀봉링 연장 비아(156)의 배치가 다른 실시예에 추가될 수 있지만, 단순화를 위해 예시되지 않는다.
도 13-14는 일부 실시예에 따른 다이(212)를 예시한다. 다이(212)의 유사한 특징부들은 앞에 숫자 2가 따르도록 수정된 것을 제외하고 다이(112)와 관련하여 위에서 사용된 유사한 식별자로 병기된다. 다이(212)는 도 12의 접합 패드 비아(146)와 같은 접합 패드 비아를 가지는 것으로 예시되고 있지 않지만, 일부 실시예에서 접합 패드 비아가 존재할 수 있다는 것을 이해해야 한다. 도 13은 일부 실시예에 따른 웨이퍼(200)의 개략적인 평면도를 예시한다. 웨이퍼(200)는 다이(212) 및 서로 인접한 다이싱 레인 또는 스크라이브 라인(214 및 216)을 포함하고, 여기서 스크라이브 라인(214 및 216)은 다이(212)를 서로 분리시킨다. 스크라이브 라인(214)은 X-방향에 평행한 길이 방향을 가지고, 스크라이브 라인(216)은 X-방향에 수직인 Y-방향에 평행한 길이 방향을 가진다. 각각의 다이(212)에는 하나 이상의 밀봉링이 제공되며, 여기서 밀봉링의 외부 경계는 다이(212)의 외부 경계를 획정한다. 각각의 스크라이브 라인(214)은 다이(212)의 2개의 행 사이에 인접 배치되고, 각각의 스크라이브 라인(216)은 다이(212)의 2개의 열 사이에 인접 배치된다. 웨이퍼(200)는 단지 어떤 예인 것으로 의도되며, 다이(212), 스크라이브 라인(214) 및 스크라이브 라인(216) 등의 크기는 다이 설계에 따라 달라질 수 있음에 유의한다.
다이(212)는 일부 실시예에서 다이(112)와 유사하거나 동일한 소자일 수 있으며, 층의 두께 등을 포함하여 이와 유사한 치수를 가질 수 있다. 일부 실시예에서, 다이(212)는 다이(112)와 상이할 수 있으며, 다이(112)는 로직 소자 또는 메모리 소자, 예컨대, 한정되는 것은 아니지만, 정적 랜덤 액세스 메모리(SRAM) 셀, 동적 랜덤 액세스 메모리(DRAM) 셀, 자기-저항 랜덤 액세스 메모리(MRAM) 셀 등을 포함하는 메모리 셀을 포함할 수 있다. 다이(212)는 다른 유형의 소자를 포함할 수 있다.
도 14는 다이(212)의 단면도를 예시한다. 전술한 바와 같이, 다이(112)와 비교하여 다이(212)의 유사한 특징부는 유사한 참조 부호로 병기된다. 다이(212)를 형성하는 데 사용되는 공정 및 재료는 다이(112)와 관련하여 사용되는 것과 동일할 수 있다.
도 15는 다이(212)를 다이(112)에 접합하여 웨이퍼 스택(290)을 형성하기 위해 웨이퍼(200)를 웨이퍼(100)에 접합하는 공정을 예시한다. 다이(212)를 위한 선택적인 접합 패드 비아(146) 및 접합 패드 비아는 단순성을 위해 도면에서 생략된다. 웨이퍼 대 웨이퍼 접합이 예시되어 있지만, 접합은 양측 웨이퍼가 함께 직접 접합되는 웨이퍼 대 웨이퍼 접합, 양측 개편화 칩(또는 다이)이 함께 직접 접합되는 칩 대 칩 접합 또는 하나 이상의 칩(또는 다이)이 함께 직접 접합되는 칩 대 웨이퍼 접합일 수 있고, 여기서 하나의 다이의 접합 유전체 층(138)이 다른 다이의 접합 유전체 층(238)에 용융 접합되고, 다이(112)의 접합 패드(142)가 다이(212)의 접합 패드(242)에 접합되고, 다이(112)의 밀봉링 연장부(152)가 땜납과 같은 공융 재료를 사용하지 않고 다이(212)의 밀봉링 연장부(252)에 접합되는 것을 이해해야 한다. 예를 들어, 웨이퍼 대 웨이퍼 접합에서, 웨이퍼(100)는 하이브리드 접합을 통해 웨이퍼(200)에 접합되며, 여기서 다이(112)는 개편화(singulation) 전에 다이(212)에 접합된다. 웨이퍼(100 및 200)의 하이브리드 접합에서, 접합 유전체 층(138)은 용융 접합을 통해 접합 유전체 층(238)에 접합되고, 접합 패드(142)의 금속은 금속 대 금속 접합을 통해 접합 패드(242)의 금속에 접합되며, 밀봉링 연장부(152)의 금속은 금속 대 금속 접합을 통해 밀봉링 연장부(252)의 금속에 접합된다. 칩 대 칩 또는 칩 대 웨이퍼 접합은 칩들 또는 칩들과 웨이퍼를 정렬하는 데 사용되는 방법을 제외하고 유사하게 진행된다.
접합 공정은 예비 접합 및 어닐링을 포함할 수 있다. 예비 접합 중에, 웨이퍼(100, 200)를 서로 압착하기 위해 작은 가압력이 인가될 수 있다. 예비 접합은 실온(예, 약 21 ℃ 내지 약 25 ℃)에서 수행될 수 있지만, 더 높은 온도가 적용될 수 있다. 예비 접합 후, 접합 유전체 층(138 및 238)은 서로 접합된다. 접합된 웨이퍼(100 및 200)가 예를 들어, 약 300 ℃ 내지 약 400 ℃의 온도에서 어닐링되는 후속 어닐링 단계에서 접합 강도가 개선된다.
어닐링은 약 1 시간 내지 2 시간의 기간 동안 수행될 수 있다. 예시적인 실시예에서, 온도가 상승하면, 접합 유전체 층(138) 및 접합 유전체 층(238)의 OH 결합이 파괴되어 강한 Si-O-Si 결합을 형성하고, 따라서 웨이퍼(100 및 200)는 용융 접합(및 반데르발스 힘)을 통해 서로 접합된다. 또한, 어닐링 중에, 접합 패드(142) 및 접합 패드(242)의 금속(예, 구리)과 밀봉링 연장부(152) 및 밀봉링 연장부(252)의 금속이 서로 확산되어 금속 대 금속 접합이 역시 형성된다. 따라서, 웨이퍼(100 및 200) 사이의 결과적인 접합은 하이브리드 접합이다.
도 16a 및 도 16b는 도 15에서 점선 박스로 표시된 도 15의 일부의 확대도이다. 도 16a에서, 접합 패드(142 및 242)는 일대일 대응으로 함께 접합된 것으로 예시되어 있다. 유사하게, 밀봉링 연장부(152) 및 밀봉링 연장부(252)도 유사하게 함께 접합되어 각각의 웨이퍼(100 및 200)의 접합 계면을 통해 연속 밀봉링을 형성한다.
도 16a에 예시된 바와 같이, 접합은 완벽한 정렬로 이루어질 필요가 없으며, 실시예는 접합 패드(142 및 242) 및/또는 밀봉링 연장부(152 및 252) 사이의 측면 오프셋(d1)을 유리하게 허용한다. 측면 오프셋(d1)은 인접한 접합 패드를 방해하지 않도록 최소 접합 패드 간격보다 크지 않고 접합 패드 사이의 양호한 연결을 보장하기 위해 최소 접합 패드 크기의 절반 이하일 수 있다. 예를 들어, 접합 패드 간격이 2 ㎛이고 접합 패드 크기가 1 ㎛인 경우, 측면 오프셋(d1)은 0 ㎛ 내지 0.5 ㎛일 수 있다. 접합 패드 간격이 1 ㎛이고 접합 패드 크기가 2 ㎛이면, 측면 오프셋(d1)은 0 ㎛ 내지 1 ㎛일 수 있다. 측면 오프셋(d1)은 정렬이 완벽할 필요가 없도록 다른 공정 변화도 허용한다.
도 16b는 밀봉링 연장부(252)가 동일한 밀봉링 구조체(232)로부터 연장되는 반면 밀봉링 연장부(152)가 상이한 밀봉링 구조체(132A 및 132B)로부터 연장된다는 점을 제외하면, 도 16a에 예시된 실시예와 유사하다. 이것은 실시예가 상이한 구성을 사용하여 밀봉링 구조체(예, 밀봉링 구조체(132 및 232))를 유연하게 연장할 수 있음을 예시한다. 예를 들어, 일부 실시예에서, 일부 밀봉링 구조체는 연장될 수 있는 반면, 다른 밀봉링 구조체는 연장되지 않는다.
위에서 논의된 실시예는 웨이퍼(100 및 200)의 2개의 다이(112 및 212)의 엣지가 각각 정렬되도록 다이 크기가 동일할 때 적용된다. 예를 들어, 다이(212)의 적어도 하나의 밀봉링 구조체(232)를 다이(112)의 밀봉링 구조체(132)와 정렬하도록 2개의 상이한 크기의 다이와의 접합을 제공하기 위해 유사한 공정이 적용될 수 있다.
도 17에서, 웨이퍼 스택(290)은 다수의 패키지(295)로 개편화된다(singulated). 패키지(295)는 임의의 적절한 절단 기술(292)을 이용하여 개편화될 수 있다. 절단 기술(292)은 적절한 에칭제를 사용한 건식 에칭, 습식 에칭, 이방성 에칭 또는 플라즈마 에칭을 포함할 수 있다. 절단 기술(292)은 패키지(295)를 서로 레이저 다이스 절단하기 위한 다중 패스를 구성하는 레이저를 포함할 수 있다. 절단 기술(292)은 원하는 깊이로 절단하도록 설정된 톱과 같은 기계적 공정을 포함할 수 있다. 전술한 절단 기술(292)의 조합도 역시 사용될 수 있다. 개편화는 비-패키지 영역(패키지 외부 영역, 예를 들어, 도 1의 스크라이브 라인(114 및 116) 및 도 13의 스크라이브 라인(214 및 216) 참조)을 통해 이루어진다. 개편화는 처리된 웨이퍼 스택(290)을 관통 절단함으로써 패키지(295)를 형성한다. 밀봉링 연장부(152 및 252)로 인해, 접합 계면 또는 접합 패드(142 및 242)로 전파될 수 있는 개편화로 인한 치핑이 감소되거나 제거된다.
도 18은 밀봉링 연장부(152 및 252)를 갖는 개편화된 패키지(295)를 예시한다. 밀봉링 연장부(152 및 252)는 치핑 전파를 감소시키고 접합 패드(142, 242)의 접합에 영향을 주기 위해 접합 계면을 따라 습기 및 오염 물질이 침투하는 것을 방지하는 역할을 한다.
도 19는 패키지(295)의 평면도를 예시한다. 다양한 예시된 요소는 최종 패키지에서 실제로 보이지 않을 수 있지만, 이해를 위해 본 도면에는 예시된다. 밀봉링 연장부(152)는 접합 패드(142)(및 사용되는 경우 접합 패드 비아(146))를 둘러싼다. 밀봉링 연장부(152)는 밀봉링 구조체(132A 및 132B)가 다이(112)의 주변 둘레에 있도록 연장된다. 유사하게, 밀봉링 연장부(252)는 접합 패드(242)(및 사용되는 경우 대응하는 접합 패드 비아)를 둘러싼다. 밀봉링 연장부(252)는 밀봉링 구조체(232A 및 232B)가 다이(212)의 주변 둘레에 있도록 연장된다. 예시된 형상은 직사각형이지만 임의의 적절한 형상을 포함할 수 있고 둥근 모서리 또는 접힌(dog-eared) 모서리 등을 포함할 수 있다.
도 20-25는 일부 실시예에 따라 용융 밀봉링 연장부과 관련된 다양한 도면을 예시한다. 도 20의 웨이퍼(300)는 선행 숫자 1이 3으로 대체된 것을 제외하고 유사한 요소를 유사한 참조 번호로 지시하는 도 3과 관련하여 위에서 논의된 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 단순함을 위해 예시되지 않았지만, 도 12와 관련하여 전술한 접합 패드 비아(146)도 역시 전술한 것과 유사한 공정 및 재료를 사용하여 본 실시예에서 형성될 수 있다.
개구(139) 및 개구(151)를 형성한 후(도 3 참조), 땜납 또는 공융 재료와 같은 범프 재료가 개구(139 및 151)에 형성되어 도 20에 예시된 바와 같이 상호 접속부(326) 위에 범프(362)를 그리고 밀봉링 구조체(336) 위에 밀봉링 연장부(364)를 형성할 수 있다. 일부 실시예에서, 범프(362) 및 밀봉링 연장부(364)를 형성하기 전에 언더 범프 배선층 또는 시드층이 개구(139 및 151)에 형성될 수 있다. 언더 범프 배선층 또는 시드층은 절연층(338) 위에 포토마스크 층을 형성하고 개구(139 및 151)에 대응하는 포토마스크 층에 개구를 형성한 다음, 상기 개구(ALD, PVD 또는 CVD와 같은 적절한 성막 공정을 이용하여 상기 개구(139 및 151) 내부와 포토마스크 층 위에 언더 범프 배선층 또는 시드층을 형성하는 것에 의해 형성될 수 있다. 그 후, 포토마스크 층을 제거함으로써 언더 범프 배선층 또는 시드층의 원하지 않는 부분을 제거할 수 있다.
다음으로, 범프(362)와 밀봉링 연장부(364)는 임의의 적절한 공정을 이용하여 동시에 형성될 수 있다. 예를 들어, 범프(362) 및 밀봉링 연장부(364)는 땜납 인쇄 기술, 도금 기술, 플레이트 전사 기술 등에 의해 형성될 수 있다. 범프(362) 및 밀봉링 연장부(364)에 사용되는 재료는 땜납, 고연(high lead) 범프, 무연(lead-free) 범프, 주석-납 공융 범프, 알루미늄-게르마늄 공융 범프 등등 또는 이들의 조합과 같은 임의의 적절한 공융 재료를 포함할 수 있다. 성막 후, 범프(362) 및 밀봉링 연장부(364)는 재유동되어 상호 접속부(326)의 시드층, 언더 범프 배선층 또는 금속 라인(327)과 접합될 수 있다.
도 21에서, 웨이퍼(400)는 웨이퍼(300)에 접합되어 웨이퍼-온-웨이퍼 스택(490)을 형성할 수 있다. 웨이퍼(400)는 선행 숫자 3이 4로 대체된 것을 제외하고 유사한 요소를 유사한 참조 번호로 지시하는 일부 실시예에 따라 웨이퍼(300)와 유사한 방식으로 준비될 수 있다. 다른 실시예에서, 웨이퍼(200)가 사용될 수 있다. 범프(362)(및 대응하는 범프(462))의 공융 재료가 재유동되어 병합된 범프(466)(도 22a 참조)의 연속적 연결부를 형성하며, 밀봉링 연장부(364)(및 대응하는 밀봉링 연장부(464))의 공융 재료가 재유동되어 연속 밀봉링 연장부(468)(도 22a 참조)를 형성하도록 웨이퍼(300) 상에 웨이퍼(400)가 배치될 수 있다.
도 22a 및 도 22b는 도 21에서 점선 박스로 표시된 바와 같은 도 21의 일부의 확대도이다. 도 22a에서, 범프(362 및 462)는 일대일 대응으로 함께 접합되어 병합된 범프(466)를 형성하는 것으로 예시되어 있다. 유사하게, 밀봉링 연장부(364) 및 밀봉링 연장부(464)도 유사하게 함께 접합되어 각각의 웨이퍼(300 및 400)의 접합 계면을 통해 연속 밀봉링 연장부(468)를 형성한다.
도 21, 22a 및 22b는 일부 실시예에서 웨이퍼(300)와 웨이퍼(400) 사이의 갭이 접합 후의 2개의 웨이퍼 사이에 남겨질 수 있다는 것도 보여준다. 갭 또는 보이드는 밀봉링 연장부(468)에 의해 밀봉되어 오염물 및 습기를 갭으로부터 보호하므로 언더필(underfill)이 필요하지 않다. 웨이퍼(300 및 400)는 거리(d2)만큼 측면으로 오프셋되어 약간의 오정렬 또는 다른 공정 변화를 허용할 수 있다. 측면 오프셋(d2)은 인접한 접합 패드를 방해하지 않도록 최소 접합 패드 간격 이하일 수 있고, 또한 접합 패드 사이의 양호한 연결을 보장하기 위해 최소 접합 패드 크기의 절반 이하일 수 있다. 예를 들어, 접합 패드 간격이 2 ㎛이고 접합 패드 크기가 1 ㎛인 경우, 측면 오프셋(d2)은 0 ㎛ 내지 0.5 ㎛일 수 있다. 접합 패드 간격이 1 ㎛이고 접합 패드 크기가 2 ㎛인 경우, 측면 오프셋(d2)은 0 ㎛ 내지 1 ㎛일 수 있다.
도 22b는 일부 실시예에 따른 도 21의 점선 부분의 확대도를 예시한다. 도 22b에서, 밀봉링 구조체(332A 및 332B)는 웨이퍼(400)의 단일 밀봉링 구조체(432)에 접합된다. 실시예는 유리하게는 밀봉링 연장부에 의해 하나의 웨이퍼에 있는 밀봉링 구조체를 다른 웨이퍼에 유연하게 접합시킬 수 있는 능력을 제공한다. 상이한 밀봉링 구조체를 서로에 대해 연장시키기 위해 상이한 구성 조합이 사용될 수 있다. 또한, 일부 실시예에서, 일부 밀봉링 구조체는 밀봉링 연장부에 의해 연장되지 않을 수 있다.
도 23에서, 웨이퍼 스택(490)은 다수의 패키지(495)로 개편화된다(signulated). 패키지(495)는 전술한 임의의 적절한 절단 기술(292)을 이용하여 개편화될 수 있다.
도 24는 밀봉링 연장부(468)를 갖는 개편화된 패키지(495)를 예시한다. 밀봉링 연장부(468)는 치핑 전파를 감소시키고, 접합 계면을 따라 및/또는 2개의 웨이퍼 사이에 습기 및 오염물이 침투되어 범프(362, 462)의 접합에 영향을 미치는 것을 방지하는 역할을 한다. 일부 실시예에서, 개편화 후에 제1 밀봉링 연장부(468)까지 갭을 채우도록 웨이퍼(300)와 웨이퍼(400) 사이에 언더필 재료가 적용될 수 있다.
도 25는 패키지(495)의 평면도를 예시한다. 다양한 예시된 요소는 최종 패키지에서 실제로 보이지 않을 수 있지만, 이해를 위해 본 도면에는 예시된다. 병합된 밀봉링 연장부(468)는 병합된 범프(466)(및 사용되는 경우 각 웨이퍼의 접합 패드 비아)를 둘러싼다. 밀봉링 연장부(468)는 밀봉링 구조체(332A 및 332B)가 다이(312)의 주변 둘레에 있도록 연장된다. 유사하게, 밀봉링 연장부(468)는 밀봉링 구조체(432A 및 432B)가 다이(412)의 주변 둘레에 있도록 연장된다. 예시된 형상은 직사각형이지만 임의의 적절한 형상을 포함할 수 있고 둥근 모서리 또는 접힌(dog-eared) 모서리 등을 포함할 수 있다.
도 26-33은 일부 실시예에 따라 웨이퍼 스택을 통해 연장되는 연장된 밀봉링 구조체(660)를 형성하는 공정의 여러 중간 도면을 예시한다. 도 26은 웨이퍼(600)에 접합된 웨이퍼(500)를 포함하는 웨이퍼 스택(690)을 예시한다. 일부 실시예에서, 웨이퍼(500 및 600)는 각각 선행 숫자 1이 5와 6으로 대체되는 것을 제외하고는 동일한 요소를 유사한 참조 번호로 지시하는 웨이퍼(100)와 유사하다. 그러나, 밀봉링 구조체(532 및 632)는 밀봉링 연장부를 포함하지 않는다. 이러한 실시예에서, 웨이퍼(500 및 600)는 도 15와 관련하여 전술한 바와 같이 하이브리드 접합을 이용하여 함께 접합되고, 유전체 층(538)이 유전체 층(638)에 용융 접합되고, 접합 패드(542)가 금속 대 금속 접합으로 접합 패드(642)에 직접 접합된다. 다른 실시예에서, 웨이퍼(500 및 600)는 각각 웨이퍼(300)와 유사하고, 웨이퍼 스택(690)은 접합을 수행하도록 재유동되는 범프(후술되는 도 32 참조)를 사용하여 함께 접합된다. 그러나, 이러한 실시예에서, 밀봉링 연장부(예, 도 20의 364)는 포함되지 않는다.
도 26의 웨이퍼 스택(690)에는 2개의 웨이퍼가 예시되어 있지만, 다음의 설명은 3-8개 이상의 웨이퍼를 포함하는 추가의 웨이퍼를 포함하는 웨이퍼 스택에 적용될 수 있음을 이해해야 한다. 도 26의 웨이퍼는 대면(face-to-face) 접합 구성으로 예시된다. 다음의 설명은 또한 전후면(face-to-back) 접합 구성으로 접합된 웨이퍼에 적용될 수 있음을 이해해야 한다. 즉, 웨이퍼(500)는 뒤집어져 비아(미도시)가 기판(522)을 통해 노출되고 그 위에 상호 접속부가 형성된 후 웨이퍼(600)의 정면에 접합될 수 있다.
웨이퍼(500 및 600) 사이에서 측면 오프셋이 관찰될 수 있는데, 이는 도 16a에 예시되고 이와 관련하여 전술된 것과 유사하다. 오프셋은 웨이퍼(500 및 600)를 함께 접합하기 위한 마진 및 접합 패드 또는 범프 패턴의 변화와 같은 다른 공정 변화를 허용한다.
도 27에서, 상부 웨이퍼(600)는 기판(622)의 과잉의 부분을 제거하기 위해 박형화된다(thinned). 박형화는 연삭 공정, 화학적 기계적 연마 공정, 에칭 공정 등등 또는 이들의 조합과 같은 임의의 적절한 평탄화 공정을 이용하여 수행될 수 있다. 일부 실시예에서, 박형화는 상호 접속부(626)에 연결되는 기판에 형성된 비아를 노출시킬 수 있다. 다른 실시예에서, 비아는 박형화 후에 상호 접속부(626)에 연결되도록 기판(622)을 통해 형성될 수 있다. 이러한 비아는 기판(622)을 통해 개구를 에칭하고 개구에 금속 충전물을 퇴적시키기 위해 임의의 적절한 공정(예, 개구(655)를 형성하고 개구(655)를 채우는 데 사용되는 공정)을 이용하여 형성될 수 있다.
상부 웨이퍼(600)를 박형화한 후, 개구(655)는 웨이퍼(600)를 통해 그리고 적어도 부분적으로는 상호 접속부(526)를 포함하여 웨이퍼(500)를 통해 에칭된다. 추가의 웨이퍼가 상부 웨이퍼(600)와 웨이퍼(500) 사이에 개재되면, 개구(655)는 각각의 중간 웨이퍼를 통해 에칭된다. 일부 실시예에서, 개구(655)는 기판(522)을 통해 부분적으로 또는 완전히(예, 캐리어(미도시)에 부착된 경우) 추가로 연장될 수 있다. 개구(655)는 임의의 적절한 패턴화 기술을 이용하여 형성될 수 있다. 일부 실시예에서, 마스크가 기판(622) 위에 형성된 후 패턴화되어 개구(655)에 대응하는 개구가 형성된다. 그런 다음, 마스크의 개구는 반응성 이온 에칭 또는 플라즈마 에칭 등의 건식 에칭 공정을 통해 웨이퍼 스택(690)의 각각의 층으로 전사된다. 사용되는 마스크는 다수의 층을 포함할 수 있다. 개구(655)를 형성하기 전에 상부 웨이퍼(600)를 박형화함으로써, 개구(655)의 종횡비가 개선될 수 있다.
개구(655)는 다이(512) 및 다이(612)의 주변을 일주하는 트렌치를 포함한다. 도 27에 나타낸 바와 같이, 개구(655)는 밀봉링 구조체(532 및 632) 외부에 위치될 수 있다. 일부 실시예에서, 개구(655)는 밀봉링 구조체(532A 및 532B) 사이 및 밀봉링 구조체(632A 및 632B) 사이에 위치될 수 있다. 다른 실시예에서, 개구(655)는 밀봉링 구조체(532)와 접합 패드(542) 사이 및 밀봉링 구조체(632)와 접합 패드(642) 사이에 위치될 수 있다. 일부 실시예에서, 이러한 배치의 조합이 이루어질 수 있다.
도 28에서, 연장된 밀봉링 구조체(660)는 개구(655)에 충전 재료를 퇴적시키는 것에 의해 형성된다. 일부 실시예에서, 충전 재료는 접합 패드 비아(146)에 대해 전술한 바와 같은 도전 재료일 수 있다. 다른 실시예에서, 충전 재료는 세라믹, 질화물 또는 산화물과 같은 절연 재료일 수 있다. 선택된 재료는 기계적 응력 및 습기에 대한 저항성을 나타낼 수 있다. 연장된 밀봉링 구조체(660)는 PVD, CVD 또는 도금 기술과 같은 적절한 성막 공정에 의해 형성될 수 있다. 연장된 밀봉링 구조체(660)의 재료가 도전 재료인 경우, 접합 패드 비아(146)에 대해 전술한 바와 같이, 시드층 및/또는 장벽층이 사용될 수 있다. 퇴적시, 연장된 밀봉링 구조체(660)의 재료는 개구(655)를 피복 및 충전한 후, 연장된 밀봉링 구조체(660)의 재료의 과잉의 부분을 제거하고 연장된 밀봉링 구조체(660)의 상부 표면을 기판(622)의 상부 표면(현재)과 동일 높이가 되도록 제거 공정이 수행될 수 있다. 제거 공정은 연삭 공정, CMP 공정, 에치백 공정 등등 또는 이들의 조합과 같은 임의의 적절한 공정일 수 있다.
도 29에서, 선택적 접합 패드(670)가 연장된 밀봉링 구조체(660)의 상부에 추가될 수 있다. 선택적 접합 패드(670)는 접합 패드(142)와 관련하여 전술한 것과 유사한 공정 및 재료를 사용하여 형성될 수 있다. 접합 패드(670)는 연장된 밀봉링 구조체(660)를 전기적으로 접지시키는 데 사용될 수 있다.
도 30에서, 웨이퍼 스택(690)은 다수의 패키지(695)로 개편화된다. 패키지(695)는 위에서 설명된 임의의 적절한 절단 기술(292)을 이용하여 개편화될 수 있다.
도 31은 연장된 밀봉링 구조체(660)를 가지는 개편화된 패키지(695)를 예시한다. 연장된 밀봉링 구조체(660)는 치핑 전파를 감소시키고, 접합 계면을 따라 및/또는 2개의 웨이퍼 사이에 습기 및 오염물이 침투되어 접합 패드(542 및 642)의 접합에 영향을 주는 것을 방지하는 역할을 한다.
도 32는 웨이퍼(500) 및 웨이퍼(600)가 웨이퍼(300)와 유사하고 각각 범프(562 및 662)를 가지는 전술한 대안적인 실시예를 예시한다. 도 33의 개편화된 패키지(695)에서, 범프(562 및 662)는 함께 결합되어 웨이퍼(600)로부터 웨이퍼(500)까지 연속 커넥터를 형성한다(도 30 참조). 도 32에 예시된 바와 같은 일부 실시예에서, 에어 갭(696)이 연장된 밀봉링 구조체(660)에 의해 둘러싸일 수 있다. 연장된 밀봉링 구조체(660)의 좌측 도면에서 볼 수 있는 바와 같이, 이러한 실시예에서, 연장된 밀봉링 구조체(660)의 일부는 유전체 층(538 및 638) 사이의 에어 갭(696) 내로 측방향으로 연장될 수 있다. 일부 실시예에서, 연장된 밀봉링 구조체(660)의 연장부(661)는 유전체 층(538) 위로 연장될 수 있다. 연장된 밀봉링 구조체(660)가 절연 재료인 실시예에서, 연장부(661)는 에어 갭(696) 내로 연장되어 범프(562) 및/또는 범프(662)와 접촉할 수 있다. 일부 실시예에서, 연장된 밀봉링 구조체(660)는 에어 갭(696) 내로 측방향으로 확장되지 않을 수 있다. 일부 실시예에서, 개구(655)(도 27 참조)가 형성될 때 웨이퍼(500 및 600) 사이에 언더필 재료가 퇴적될 수 있다. 언더필 재료는 도 32에 예시된 실시예에서 갭을 채우고 웨이퍼(500 및 600) 사이의 커넥터를 둘러쌀 수 있다. 일부 실시예에서, 언더필 재료는 또한 연장된 밀봉링 구조체(660)로 기능할 수 있다. 다른 실시예에서, 개구(655)는 언더필 재료를 도포한 후 재생되거나(reformed) 마무리되어 형성될 수 있다. 연장된 밀봉링 구조체(660)는 치핑 전파를 감소시키고, 접합 계면을 따라 및/또는 2개의 웨이퍼 사이에 습기 및 오염물이 침투되어 범프(562 및 662)의 접합에 영향을 주는 것을 방지하는 역할을 한다.
도 33은 연장된 밀봉링 구조체(660) 위에 형성되는 접합 패드(670)를 포함하는 도 29와 관련하여 전술한 실시예를 예시한다. 접합 패드(670)는 접지 지점 또는 다른 목적으로 후속으로 형성된 패키지에 사용될 수 있다.
도 34는 패키지(695)의 평면도를 예시한다. 다양한 예시된 요소는 최종 패키지에서 보이지 않을 수 있지만 이해를 위해 본 도면에는 예시된다. 연장된 밀봉링 구조체(660)는 병합된 접합 패드(542 및 642)(또는 사용되는 경우, 범프(562 및 662))를 둘러싼다. 연장된 밀봉링 구조체(660)는 밀봉링 구조체(532A 및 532B)가 다이(512)의 주변 둘레에 있도록 연장된다. 유사하게, 연장된 밀봉링 구조체(660)는 밀봉링 구조체(632A 및 632B)가 다이(612)의 주변 둘레에 있도록 연장된다. 예시된 형상은 직사각형이지만 임의의 적절한 형상을 포함할 수 있고 둥근 모서리 또는 접힌(dog-eared) 모서리 등을 포함할 수 있다. 전술한 바와 같이, 연장된 밀봉링 구조체(660)는 밀봉링 구조체(532 및 632)를 둘러싸는 것으로 예시되어 있지만, 일부 실시예에서 밀봉링 구조체(532)의 일부 또는 전부는 대신에 연장된 밀봉링 구조체(660)를 둘러쌀 수 있다.
도 35-40은 일부 실시예에 따라 웨이퍼 스택(690)을 통해 연장되는 연장된 밀봉링 구조체(660)(도 36 참조)를 형성하는 공정의 여러 중간 도면을 예시한다. 도 35는 웨이퍼(600)에 접합된 웨이퍼(500)를 포함하는 웨이퍼 스택(690)을 예시한다. 하나 이상의 중간 웨이퍼가 웨이퍼(500)와 웨이퍼(600) 사이에 개재될 수 있다. 웨이퍼 스택(690)은 유사한 요소를 유사한 참조 번호로 지시하고 있는 도 26-34와 관련하여 전술한 웨이퍼 스택(690)과 유사할 수 있다.
도 35에서, 웨이퍼(600)의 기판은 도 27과 관련하여 전술한 것과 유사한 공정 및 재료를 사용하여 박형화된다. 그런 다음, 개구(655)가 웨이퍼(600)를 통해 그리고 적어도 부분적으로 웨이퍼(500)를 통해 형성된다. 도 35에서, 밀봉링 구조체(532 및 632)는 개구(655)의 형성시 적어도 부분적으로 노출된다. 개구(655)의 형성시, 밀봉링 구조체(532)는 잔류되어 개구(655) 내로 돌출될 수 있거나 개구(655)의 형성시 사용되는 공정에 의해 부분적으로 제거될 수 있다.
도 36에서, 연장된 밀봉링 구조체(660)를 형성하기 위해 충전 재료가 퇴적된다. 충전 재료는 도 28과 관련하여 전술한 것과 유사한 공정 및 재료를 사용하여 퇴적될 수 있다. 충전 재료가 개구(655)에 형성될 때, 충전 재료는 밀봉링 구조체(532 및 632)(예, 532A 및 632A)와 접촉한다. 충전 재료가 도전 재료인 경우, 연장된 밀봉링 구조체(660)는 밀봉링 구조체(532 및 632)에 전기적으로 커플링된다. 일부 실시예에서, 이들 요소는 전기적으로 접지될 수 있고, 따라서 접지 지점으로 기능할 수 있다.
도 36은 웨이퍼 스택(690)이 여러 패키지(695)로 개편화되는 것을 예시한다. 개편화는 예를 들어, 도 30과 관련하여 전술한 절단 기술(292)과 같은 임의의 적절한 개편화 공정에 의해 수행될 수 있다.
도 37에서, 패키지(695)의 일 실시예는 금속 대 금속 접합으로 서로 직접 접합된 접합 패드(542, 642)뿐만 아니라 서로 용융 접합된 유전체 층(538, 638)을 포함한다. 연장된 밀봉링 구조체(660)는 웨이퍼(600) 전체를 관통하고 웨이퍼(500)를 적어도 부분적으로 관통하는 밀봉링 구조체와 접촉한다.
도 38에서, 패키지(695)의 일 실시예는 재유동(reflow)시 함께 병합되는 범프(562 및 662)를 포함한다. 이에 따른 패키지(695)는 2개의 다이 사이에 에어 갭(696)을 가질 수 있다. 연장된 밀봉링 구조체(660)는 원치 않는 습기 침투를 막기 위해 에어 갭(696)을 밀봉함으로써 2개의 다이 사이에 언더필이 필요하지 않다. 일부 실시예에서, 연장된 밀봉링 구조체(660)의 일부(661)는 전술한 바와 같이 에어 갭(696) 내로 측방향으로 연장될 수 있다. 일부 실시예에서, 개구(655)(도 35 참조)가 형성될 웨이퍼(500 및 600) 사이에 언더필 재료가 퇴적될 수 있다. 언더필 재료는 도 38에 예시된 실시예에서 갭을 채우고 웨이퍼(500 및 600) 사이의 커넥터를 둘러쌀 수 있다. 일부 실시예에서, 언더필 재료는 또한 연장된 밀봉링 구조체(660)로 기능할 수 있다. 다른 실시예에서, 개구(655)는 언더필 재료를 도포한 후 재생되거나 마무리되어 형성될 수 있다.
도 39에서, 패키지(695)의 일 실시예는 연장된 밀봉링 구조체(660) 위에 형성되는 선택적인 접합 패드(670)를 포함한다. 접합 패드(670)는 접지 지점으로서 또는 다른 목적으로 후속으로 형성되는 패키지에 사용될 수 있다.
도 40은 일부 실시예에 따른 패키지(695)의 평면도를 예시한다. 다양한 예시된 요소는 최종 패키지에서 보이지 않을 수 있지만 이해를 위해 본 도면에는 예시된다. 연장된 밀봉링 구조체(660)는 병합된 접합 패드(542 및 642)(또는 사용되는 경우, 범프(562 및 662))를 둘러싼다. 연장된 밀봉링 구조체(660)는 밀봉링 구조체(532A 및 532B)가 다이(512)의 주변 둘레에 있도록 연장되고 밀봉링 구조체(532A 및 532B) 중 하나 이상과 접촉된다. 유사하게, 연장된 밀봉링 구조체(660)는 밀봉링 구조체(632A 및 632B)가 다이(612)의 주변 둘레에 있도록 연장되고 밀봉링 구조체(632A 및 632B) 중 하나 이상과 접촉된다. 예시된 형상은 직사각형이지만 임의의 적절한 형상을 포함할 수 있고 둥근 모서리 또는 접힌(dog-eared) 모서리 등을 포함할 수 있다. 연장된 밀봉링 구조체(660)는 밀봉링 구조체(532 및 632)를 둘러싸는 것으로 예시되어 있지만, 일부 실시예에서 밀봉링 구조체(532)의 일부 또는 전부는 대신에 연장된 밀봉링 구조체(660)를 둘러쌀 수 있다.
도 40은 전술한 임의의 연장된 밀봉링 구조체(660)를 사용하는 실시예에 따라 연장된 밀봉링 구조체(660) 상에 형성된 선택적인 접합 패드(670)의 평면도를 예시한다. 도 40에 예시된 바와 같이, 접합 패드(670)는 원형 패드, 직사각형 패드 등일 수 있다. 일부 실시예에서, 접합 패드(670)는 연장된 밀봉링 구조체(660)의 전체 길이를 따라 연장되어 연속적인 링을 형성할 수 있다.
도 41-47은 일부 실시예에 따른, 이전에 예시된 실시예의 특징부의 조합을 예시한다. 도 41은 웨이퍼(800)에 접합된 웨이퍼(700)를 포함하는 웨이퍼 스택(890)을 예시한다. 일부 실시예에서, 웨이퍼(700 및 800)는 각각 선행 숫자 1이 7과 8로 대체된다는 것을 제외하고 유사한 요소를 유사한 참조 번호로 지시하는 웨이퍼(100)와 유사하다. 밀봉링 연장부(752 및 852) 외에, 웨이퍼(700 및 800)는 연장된 밀봉링 구조체(860)(상기 연장된 밀봉링 구조체(660) 참조)를 더 포함한다. 다양한 예시된 요소는 대응하는 요소와 관련하여 전술한 재료 및 공정을 사용하여 형성될 수 있다.
도 42에서, 선택적인 접합 패드(870)(상기 접합 패드(670) 참조)는 연장된 밀봉링 구조체(860) 위에 형성된다. 도 43에서, 연장된 밀봉링 구조체(860)는 각각의 웨이퍼(700 및 800)의 밀봉링 구조체(732, 832)와 접촉하도록 형성된다. 선택적인 접합 패드(870)는 본 실시예에도 포함될 수 있다. 밀봉링 구조체(832)와 접촉하는 연장된 밀봉링 구조체(860) 및 밀봉링 구조체(832)와 접촉하지 않는 연장된 밀봉링 구조체(860)는 모두 패키지(895)의 동일한 측면에 이들을 포함하는 실시예에 포함될 수 있으며, 동일한 재료로 형성되거나 그렇지 않을 수 있다.
도 44에서, 웨이퍼(700 및 800) 각각은 선행 숫자 3이 웨이퍼(600)의 경우 6으로 웨이퍼(700)의 경우 7로 대체되는 것을 제외하고 유사한 요소를 유사한 참조 번호로 지시하는 전술한 웨이퍼(300)에 대응한다. 웨이퍼 스택(890)은 범프(764)에 결합된 범프(864)로 형성되는 밀봉링 연장부(868)를 포함한다. 또한, 웨이퍼 스택(890)은 도 32 또는 도 37과 관련하여 전술한 것과 유사할 수 있는 연장된 밀봉링 구조체(860)를 포함한다. 선택적인 접합 패드(870)가 포함되지만, 생략될 수 있다. 좌측의 연장된 밀봉링 구조체는 도 32와 관련하여 전술한 바와 같이 밀봉링 구조체(732 및 832)와 접촉하지 않지만, 우측의 연장된 밀봉링 구조체(860)는 도 37과 관련하여 전술한 바와 같이 밀봉링 구조체(832)와 접촉하는 것으로 예시되어 있다. 밀봉링 구조체(832)와 접촉하는 연장된 밀봉링 구조체(860) 및 밀봉링 구조체(832)와 접촉하지 않는 연장된 밀봉링 구조체(860)는 모두 패키지(895)의 동일한 측면에 이들을 포함하는 동일한 실시예에 포함될 수 있으며, 동일한 재료로 형성되거나 그렇지 않을 수 있다. 도 44에 예시된 실시예는 도 32 또는 도 38의 갭(696)에 대해 전술한 바와 같이, 내부에 언더필이 퇴적될 수 있는 갭(896)을 포함한다.
도 45에서, 도 41의 웨이퍼 스택(890)을 대표하는 것으로 가정하면, 웨이퍼 스택(890)은 패키지(895)를 형성하기 위해 개편화된다. 개편화 공정은 웨이퍼 스택(890)을 다수의 패키지(895)로 절단하기 위한 절단 기술(292)을 이용할 수 있다. 절단 기술(292)은 이전에 논의된 것 중 임의의 것일 수 있다(예, 도 17 참조).
도 46에서, 패키지(895)는 밀봉링 연장부(752 및 852) 외에 연장된 밀봉링 구조체(860)를 포함한다. 연장된 밀봉링 구조체(860) 및 하나 이상의 밀봉링 연장부(752 및 852)를 모두 활용하면 접합 패드(742 및 842)(또는 도 44의 범프(762 및 862)) 사이의 접합부의 습도 또는 환경 오염 및 치핑 전파에 대해 향상된 보호가 제공된다.
도 47은 일부 실시예에 따른 패키지(895)의 평면도를 예시한다. 다양한 예시된 요소는 최종 패키지에서 보이지 않을 수 있지만, 이해를 위해 본 도면에는 예시되어 있다. 연장된 밀봉링 구조체(860)는 접합 패드(742 및 842)(또는 사용되는 경우, 범프(762 및 862))를 둘러싼다. 연장된 밀봉링 구조체(860)는 다이(712)의 주변 둘레의 밀봉링 구조체(732A 및 732B)를 따라 연장된다. 연장된 밀봉링 구조체(860)는 밀봉링 구조체(732A 및 732B) 중 하나 이상과 접촉된다. 유사하게, 연장된 밀봉링 구조체(860)는 다이(812)의 주변 둘레의 밀봉링 구조체(832A 및 832B)를 따라 연장될 수 있고, 또한 밀봉링 구조체(832A 및 832B) 중 하나 이상과 접촉될 수 있다. 예시된 형상은 직사각형이지만 임의의 적절한 형상을 포함할 수 있고 둥근 모서리 또는 접힌(dog-eared) 모서리 등을 포함할 수 있다. 연장된 밀봉링 구조체(860)는 밀봉링 구조체(732 및 832)를 둘러싸는 것으로 예시되어 있지만, 일부 실시예에서 밀봉링 구조체(732)의 일부 또는 전부는 대신에 연장된 밀봉링 구조체(860)를 둘러쌀 수 있다.
밀봉링 연장부(752, 852)는 각각 접합 패드(742, 842)를 둘러싸고, 웨이퍼(700) 및 웨이퍼(800) 각각의 밀봉링 구조체(732, 832) 상에 형성된다.
도 48 및 도 49는 인쇄 회로 기판, 시스템-온-통합 칩 패키지, 칩-온-웨이퍼-온-기판 구성 또는 통합 팬-아웃 패키지와 같은 다른 장치 또는 구조체(905)에 부착하기 위해 여기에 개시된 바와 같은 패키지(295/495/695/895)를 활용하는 패키지 디바이스를 예시한다. 도 48에서, 패키지(295/495/695/895)는 패키지(295/495/695/895) 내의 하나 이상의 소자에 연결되도록 상부에 형성되는 전방 커넥터(910)를 가질 수 있다. 그런 다음, 패키지(295/495/695/895)는 전도되고 커넥터(910)에 의해 구조체(905)에 결합되어 패키지 디바이스(925)를 형성할 수 있다. 일부 실시예에서, 전방 커넥터(910)는 연장된 밀봉링 구조체(860)를 구조체(905)에 전기적으로 결합할 수 있다.
도 49에서, 패키지(295/495/695/895)는 패키지(295/495/695/895)의 상부 표면에 형성되고 패키지(295/495/695/895) 내의 하나 이상의 소자에 연결된 패드(970)를 가질 수 있다. 그런 다음, 패키지는 구조체(905)에 부착될 수 있다. 패드(970)를 구조체(905)에 형성된 패드(965)와 결합하기 위해 와이어 본드(960)가 사용될 수 있다. 일부 실시예에서, 와이어 본드(960)는 연장된 밀봉링 구조체(860)를 구조체(905)에 전기적으로 결합하는 데 사용될 수 있다.
밀봉링은 뒤틀림과 박리에 기인한 응력에 대한 구조적 지지와 기계적지지를 제공하는 데 사용된다. 웨이퍼가 다른 웨이퍼에 접합될 때, 각각의 밀봉링은 보통 개별적으로 기능한다. 본 개시 내용의 일부 실시예는 유리하게는 웨이퍼의 밀봉링을 접합 표면으로 연장시켜, 웨이퍼들을 웨이퍼 대 웨이퍼 접합으로 함께 접합시 하나의 웨이퍼의 밀봉링을 다른 웨이퍼의 밀봉링에 접합한다. 이러한 연장된 밀봉링은 2개의 웨이퍼 사이에 강력한 응력 처리 능력을 제공하여 웨이퍼가 휨에 따라 박리되는 것을 방지하는 장점을 가진다. 이러한 연장된 밀봉링은 또한 활성 커넥터가 함께 접합되는 2개의 웨이퍼 사이의 접합 계면을 완전히 밀봉하는 장점을 가진다. 습기 및 오염물 침투의 위험이 크게 감소하여 고장 가능성이 적고 더 견고하고 탄력적인 소자를 제공한다. 동시에, 절대 정밀도가 필요하지 않고 밀봉링이 약간의 오프셋 또는 오정렬을 견딜 수 있기 때문에 벌크 품목 생산에 여전히 비용 절감 웨이퍼 대 웨이퍼 접합 공정이 사용될 수 있다. 본 개시 내용의 일부 실시예는 유리하게 웨이퍼 대 웨이퍼 접합 후에 연장된 밀봉링 구조체를 형성하는 데, 해당 연장된 밀봉링 구조체는 상부 웨이퍼(들)를 통해 그리고 모든 접합 계면을 통해 트렌치를 형성하고 트렌치를 밀봉링 재료로 충전한다. 연장된 밀봉링 구조체는 오염물과 습기가 접합 계면을 통과하지 못하도록 기능하며, 웨이퍼 스택(및 개편화된 후의 형성된 다이 스택)의 기계적 안정성을 더욱 향상시켜 휨으로 인한 응력에 저항한다. 연장된 밀봉링 구조체는 웨이퍼 대 웨이퍼 접합 후에 형성되기 때문에, 연장된 밀봉링 구조체에서는 오정렬이 문제가 되지 않는다. 일부 실시예에서, 연장된 밀봉링 구조체는 각각의 웨이퍼의 밀봉링에 물리적 및 전기적으로 연결될 수 있다. 실시예는 또한 연장된 밀봉링 구조체 위에 접지를 위해 사용될 수 있는 접합 패드를 포함할 수 있다.
일 실시예의 패키지 디바이스는 제1 다이를 포함하고, 상기 제1 다이는 상기 제1 다이의 제1 상호 접속부에서 상기 제1 다이의 주변 둘레에 배치된 제1 밀봉링 구조체, 상기 제1 상호 접속부 위의 제1 유전체 층 및 상기 제1 유전체 층에 배치된 제1 밀봉링 연장부 - 상기 제1 밀봉링 연장부는 상기 제1 밀봉링 구조체와 정렬되어 물리적으로 커플링되고 상기 제1 다이의 주변 둘레로 연속적으로 연장됨 - 를 포함한다. 상기 패키지 디바이스는 또한 제2 다이를 포함하고, 상기 제2 다이는 제2 상호 접속부 아래에 배치된 제2 유전체 층 및 상기 제2 유전체 층에 배치된 제2 밀봉링 연장부를 포함한다. 상기 제2 밀봉링 연장부는 상기 제1 밀봉링 연장부와 정렬되어 물리적으로 커플링된다. 일 실시예에서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 그 사이에 공융 재료가 형성되지 않고 직접 금속 대 금속 접합에 의해 물리적으로 커플링된다. 일 실시예에서, 상기 결합된 제1 밀봉링 연장부와 상기 제2 밀봉링 연장부에 의해 상기 제1 다이와 상기 제2 다이 사이의 에어 갭이 밀봉된다. 일 실시예에서, 상기 제1 밀봉링 연장부와 상기 제2 밀봉링 연장부는 측방향 거리만큼 오프셋된다. 일 실시예에서, 패키지 디바이스는 상기 제2 다이를 통해 상기 제1 다이 내로 연장되는 제3 밀봉링 연장부를 포함할 수 있고, 상기 제3 밀봉링 연장부는 상기 제1 다이의 제1 커넥터 및 상기 제2 다이의 제2 커넥터를 둘러싼다. 일 실시예에서, 상기 제3 밀봉링 연장부는 상기 제1 밀봉링 구조체 및 상기 제2 밀봉링 구조체와 접촉한다. 일 실시예에서, 패키지 디바이스는 상기 제3 밀봉링 연장부의 상부 표면에 배치된 하나 이상의 접합 패드를 포함할 수 있다.
다른 실시예의 패키지 디바이스는 주변을 둘러싸는 제1 밀봉링을 구비한 제1 다이를 포함한다. 패키지 디바이스는 또한 주변을 둘러싸는 제2 밀봉링을 구비한 제2 다이를 포함한다. 패키지 디바이스는 또한 상기 제1 다이와 상기 제2 다이 사이의 계면에 걸쳐있는 제3 밀봉링을 포함하고, 상기 제3 밀봉링은 상기 계면을 둘러싸서 상기 제3 밀봉링 내에 밀봉한다. 일 실시예에서, 상기 제3 밀봉링은 상기 제1 밀봉링 및 상기 제2 밀봉링에 정렬되어 접촉한다. 일 실시예에서, 상기 제3 밀봉링은 상기 제2 다이를 통해 위로 연장되고, 상기 제2 다이는 상기 제1 다이 위에 배치된다. 일 실시예에서, 상기 제3 밀봉링은 상기 제1 밀봉링과 상기 제2 밀봉링을 둘러싼다. 일 실시예에서, 패키지 디바이스는 상기 제1 밀봉링과 상기 제2 밀봉링 사이에 개재된 제4 밀봉링을 포함할 수 있고, 상기 제4 밀봉링은 상기 제1 다이와 상기 제2 다이 사이의 계면 걸쳐있고, 상기 제4 밀봉링은 상기 제2 밀봉링의 하부 표면과 접촉하는 상부 표면 및 상기 제1 밀봉링의 상부 표면과 접촉하는 하부 표면을 가진다.
다른 실시예의 방법은 제1 웨이퍼의 제1 커넥터를 제2 웨이퍼의 제2 커넥터에 접합하는 단계를 포함한다. 상기 제1 웨이퍼는 제1 밀봉링을 포함할 수 있고; 상기 제2 웨이퍼는 제2 밀봉링을 포함할 수 있다. 방법은 또한 상기 제1 커넥터와 상기 제2 커넥터를 둘러싸는 제3 밀봉링을 형성하는 단계를 포함하고, 상기 제3 밀봉링은 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이의 계면에 걸쳐있다. 방법은 또한 제1 패키지를 개편화하도록 상기 제1 웨이퍼 및 상기 제2 웨이퍼를 개편화하는(singulate) 단계를 포함한다. 일 실시예에서, 상기 제3 밀봉링을 형성하는 단계는: 상기 제1 밀봉링 위의 제1 유전체 층에 제1 트렌치 개구를 형성하는 단계 - 상기 제1 트렌치 개구는 상기 제1 밀봉링의 상부 표면을 노출시킴 -; 제1 밀봉링 연장부를 형성하도록 상기 제1 트렌치 개구에 도전 재료를 퇴적시키는 단계; 상기 제2 밀봉링 위의 제2 유전체 층에 제2 트렌치 개구를 형성하는 단계 - 상기 제2 트렌치 개구는 상기 제2 밀봉링의 상부 표면을 노출시킴 -; 제2 밀봉링 연장부를 형성하도록 상기 제2 트렌치 개구에 도전 재료를 퇴적시키는 단계; 및 상기 제1 웨이퍼의 상기 제1 커넥터를 상기 제2 웨이퍼의 상기 제2 커넥터에 접합하는 것과 동시에, 상기 제1 밀봉링 연장부를 상기 제2 밀봉링 연장부에 접합하는 단계를 포함한다. 일 실시예에서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 공융 재료를 포함할 수 있다. 일 실시예에서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 직접 금속 대 금속 접합을 이용하여 함께 결합된다. 일 실시예에서, 상기 제3 밀봉링을 형성하는 단계는: 상기 제2 웨이퍼를 박형화하는 단계; 상기 제2 웨이퍼를 통해 트렌치를 형성하는 단계 - 상기 트렌치는 상기 제1 웨이퍼를 관통하고 상기 트렌치는 상기 제1 커넥터 및 상기 제2 커넥터를 둘러쌈 -; 및 상기 트렌치를 밀봉링 재료로 충전하는 단계를 포함한다. 일 실시예에서, 상기 밀봉링 재료는 도전 재료이다. 일 실시예에서, 방법은 상기 제3 밀봉링 위에 접합 패드를 형성하는 단계를 더 포함할 수 있다. 일 실시예에서, 상기 트렌치는 상기 제1 밀봉링 및 상기 제2 밀봉링을 노출시키고, 상기 밀봉링 재료는 상기 제1 밀봉링 및 상기 제2 밀봉링을 전기적 및 물리적으로 접합한다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
(실시예 1)
패키지 디바이스로서:
제1 다이; 및
제2 다이
를 포함하고, 상기 제1 다이는:
상기 제1 다이의 제1 상호 접속부에서 상기 제1 다이의 주변 둘레에 배치된 제1 밀봉링 구조체;
상기 제1 상호 접속부 위의 제1 유전체 층; 및
상기 제1 유전체 층에 배치된 제1 밀봉링 연장부 - 상기 제1 밀봉링 연장부는 상기 제1 밀봉링 구조체와 정렬되고 물리적으로 커플링되고, 상기 제1 다이의 주변 둘레로 연속적으로 연장됨 -
를 포함하고, 상기 제2 다이는:
제2 상호 접속부 아래에 배치된 제2 유전체 층; 및
상기 제2 유전체 층에 배치된 제2 밀봉링 연장부 - 상기 제2 밀봉링 연장부는 상기 제1 밀봉링 연장부와 정렬되고 물리적으로 커플링됨 -
를 포함하는, 패키지 디바이스.
(실시예 2)
실시예 1에 있어서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 그들 사이에 공융 재료가 형성되지 않고 직접 금속 대 금속 접합(metal-to-metal bond)에 의해 물리적으로 커플링되는, 패키지 디바이스.
(실시예 3)
실시예 1에 있어서, 상기 제1 다이와 상기 제2 다이 사이의 에어 갭이, 커플링된 상기 제1 밀봉링 연장부와 상기 제2 밀봉링 연장부에 의해 밀봉되는, 패키지 디바이스.
(실시예 4)
실시예 1에 있어서, 상기 제1 밀봉링 연장부와 상기 제2 밀봉링 연장부는 측방향 거리(lateral distance)만큼 오프셋되는, 패키지 디바이스.
(실시예 5)
실시예 1에 있어서, 상기 제2 다이를 관통해 상기 제1 다이 내로 연장되는 제3 밀봉링 연장부를 더 포함하며, 상기 제3 밀봉링 연장부는 상기 제1 다이의 제1 커넥터 및 상기 제2 다이의 제2 커넥터를 둘러싸는, 패키지 디바이스.
(실시예 6)
실시예 5에 있어서, 상기 제3 밀봉링 연장부는 상기 제1 밀봉링 구조체 및 상기 제2 밀봉링 구조체와 접촉하는, 패키지 디바이스.
(실시예 7)
실시예 5에 있어서, 상기 제3 밀봉링 연장부의 상부 표면에 배치된 하나 이상의 접합 패드를 더 포함하는, 패키지 디바이스.
(실시예 8)
패키지 디바이스로서:
제1 다이의 주변을 둘러싸는 제1 밀봉링을 구비한 제1 다이;
제2 다이의 주변을 둘러싸는 제2 밀봉링을 구비한 제2 다이; 및
상기 제1 다이와 상기 제2 다이 사이의 계면에 걸쳐있는 제3 밀봉링
을 포함하고, 상기 제3 밀봉링은 상기 계면을 둘러싸고 상기 계면을 상기 제3 밀봉링 내에 밀봉하는, 패키지 디바이스.
(실시예 9)
실시예 8에 있어서, 상기 제3 밀봉링은 상기 제1 밀봉링 및 상기 제2 밀봉링에 정렬되고 이들 밀봉링에 접촉하는, 패키지 디바이스.
(실시예 10)
실시예 9에 있어서, 상기 제3 밀봉링은 상기 제2 다이를 관통해 위로 연장되고, 상기 제2 다이는 상기 제1 다이 위에 있는, 패키지 디바이스.
(실시예 11)
실시예 8에 있어서, 상기 제3 밀봉링은 상기 제1 밀봉링과 상기 제2 밀봉링을 둘러싸는, 패키지 디바이스.
(실시예 12)
실시예 8에 있어서,
상기 제1 밀봉링과 상기 제2 밀봉링 사이에 개재된 제4 밀봉링을 더 포함하며, 상기 제4 밀봉링은 상기 제1 다이와 상기 제2 다이 사이의 계면에 걸쳐있고, 상기 제4 밀봉링은 상기 제2 밀봉링의 하부 표면과 접촉하는 상부 표면 및 상기 제1 밀봉링의 상부 표면과 접촉하는 하부 표면을 가지는, 패키지 디바이스.
(실시예 13)
방법에 있어서,
제1 웨이퍼의 제1 커넥터를 제2 웨이퍼의 제2 커넥터에 접합하는 단계 - 상기 제1 웨이퍼는 제1 밀봉링을 포함하고, 상기 제2 웨이퍼는 제2 밀봉링을 포함함 -;
상기 제1 커넥터와 상기 제2 커넥터를 둘러싸는 제3 밀봉링을 형성하는 단계 - 상기 제3 밀봉링은 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이의 계면에 걸쳐있음 -; 및
상기 제1 웨이퍼 및 상기 제2 웨이퍼를 개편화하여(singulate) 제1 패키지를 개편화하는 단계
를 포함하는, 방법.
(실시예 14)
실시예 13에 있어서, 상기 제3 밀봉링을 형성하는 단계는:
상기 제1 밀봉링 위의 제1 유전체 층에 제1 트렌치 개구를 형성하는 단계 - 상기 제1 트렌치 개구는 상기 제1 밀봉링의 상부 표면을 노출시킴 -;
제1 밀봉링 연장부를 형성하도록 상기 제1 트렌치 개구에 도전 재료를 퇴적시키는 단계;
상기 제2 밀봉링 위의 제2 유전체 층에 제2 트렌치 개구를 형성하는 단계 - 상기 제2 트렌치 개구는 상기 제2 밀봉링의 상부 표면을 노출시킴 -;
제2 밀봉링 연장부를 형성하도록 상기 제2 트렌치 개구에 도전 재료를 퇴적시키는 단계; 및
상기 제1 웨이퍼의 상기 제1 커넥터를 상기 제2 웨이퍼의 상기 제2 커넥터에 접합하는 것과 동시에, 상기 제1 밀봉링 연장부를 상기 제2 밀봉링 연장부에 접합하는 단계
를 포함하는, 방법.
(실시예 15)
실시예 14에 있어서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 공융 재료를 포함하는, 방법.
(실시예 16)
실시예 14에 있어서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 직접 금속 대 금속 접합을 이용하여 함께 접합되는, 방법.
(실시예 17)
실시예 13에 있어서, 상기 제3 밀봉링을 형성하는 단계는:
상기 제2 웨이퍼를 박형화하는 단계;
상기 제2 웨이퍼를 관통해 트렌치를 형성하는 단계 - 상기 트렌치는 상기 제1 웨이퍼를 관통하고 상기 트렌치는 상기 제1 커넥터 및 상기 제2 커넥터를 둘러쌈 -; 및
상기 트렌치를 밀봉링 재료로 채우는 단계
를 포함하는, 방법.
(실시예 18)
실시예 17에 있어서, 상기 밀봉링 재료는 도전 재료인, 방법.
(실시예 19)
실시예 18에 있어서,
상기 제3 밀봉링 위에 접합 패드를 형성하는 단계를 더 포함하는, 방법.
(실시예 20)
실시예 17에 있어서, 상기 트렌치는 상기 제1 밀봉링 및 상기 제2 밀봉링을 노출시키고, 상기 밀봉링 재료는 상기 제1 밀봉링 및 상기 제2 밀봉링을 전기적 및 물리적으로 커플링하는, 방법.

Claims (10)

  1. 패키지 디바이스로서:
    제1 다이; 및
    제2 다이
    를 포함하고, 상기 제1 다이는:
    상기 제1 다이의 제1 상호 접속부에서 상기 제1 다이의 주변 둘레에 배치된 제1 밀봉링 구조체;
    상기 제1 상호 접속부 위의 제1 유전체 층; 및
    상기 제1 유전체 층에 배치된 제1 밀봉링 연장부 - 상기 제1 밀봉링 연장부는 상기 제1 밀봉링 구조체와 정렬되고 물리적으로 커플링되고, 상기 제1 다이의 주변 둘레로 연속적으로 연장됨 -
    를 포함하고, 상기 제2 다이는:
    제2 상호 접속부 아래에 배치된 제2 유전체 층; 및
    상기 제2 유전체 층에 배치된 제2 밀봉링 연장부 - 상기 제2 밀봉링 연장부는 상기 제1 밀봉링 연장부와 정렬되고 물리적으로 커플링됨 -
    를 포함하는, 패키지 디바이스.
  2. 제1항에 있어서, 상기 제1 밀봉링 연장부 및 상기 제2 밀봉링 연장부는 그들 사이에 공융 재료가 형성되지 않고 직접 금속 대 금속 접합(metal-to-metal bond)에 의해 물리적으로 커플링되는, 패키지 디바이스.
  3. 제1항에 있어서, 상기 제1 다이와 상기 제2 다이 사이의 에어 갭이, 커플링된 상기 제1 밀봉링 연장부와 상기 제2 밀봉링 연장부에 의해 밀봉되는, 패키지 디바이스.
  4. 제1항에 있어서, 상기 제1 밀봉링 연장부와 상기 제2 밀봉링 연장부는 측방향 거리(lateral distance)만큼 오프셋되는, 패키지 디바이스.
  5. 제1항에 있어서, 상기 제2 다이를 관통해 상기 제1 다이 내로 연장되는 제3 밀봉링 연장부를 더 포함하며, 상기 제3 밀봉링 연장부는 상기 제1 다이의 제1 커넥터 및 상기 제2 다이의 제2 커넥터를 둘러싸는, 패키지 디바이스.
  6. 제5항에 있어서, 상기 제3 밀봉링 연장부는 상기 제1 밀봉링 구조체 및 상기 제2 밀봉링 구조체와 접촉하는, 패키지 디바이스.
  7. 제5항에 있어서, 상기 제3 밀봉링 연장부의 상부 표면에 배치된 하나 이상의 접합 패드를 더 포함하는, 패키지 디바이스.
  8. 패키지 디바이스로서:
    제1 다이의 주변을 둘러싸는 제1 밀봉링을 구비한 제1 다이;
    제2 다이의 주변을 둘러싸는 제2 밀봉링을 구비한 제2 다이; 및
    상기 제1 다이와 상기 제2 다이 사이의 계면에 걸쳐있는 제3 밀봉링
    을 포함하고, 상기 제3 밀봉링은 상기 계면을 둘러싸고 상기 계면을 상기 제3 밀봉링 내에 밀봉하는, 패키지 디바이스.
  9. 방법에 있어서,
    제1 웨이퍼의 제1 커넥터를 제2 웨이퍼의 제2 커넥터에 접합하는 단계 - 상기 제1 웨이퍼는 제1 밀봉링을 포함하고, 상기 제2 웨이퍼는 제2 밀봉링을 포함함 -;
    상기 제1 커넥터와 상기 제2 커넥터를 둘러싸는 제3 밀봉링을 형성하는 단계 - 상기 제3 밀봉링은 상기 제1 웨이퍼와 상기 제2 웨이퍼 사이의 계면에 걸쳐있음 -; 및
    상기 제1 웨이퍼 및 상기 제2 웨이퍼를 개편화하여(singulate) 제1 패키지를 개편화하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서, 상기 제3 밀봉링을 형성하는 단계는:
    상기 제1 밀봉링 위의 제1 유전체 층에 제1 트렌치 개구를 형성하는 단계 - 상기 제1 트렌치 개구는 상기 제1 밀봉링의 상부 표면을 노출시킴 -;
    제1 밀봉링 연장부를 형성하도록 상기 제1 트렌치 개구에 도전 재료를 퇴적시키는 단계;
    상기 제2 밀봉링 위의 제2 유전체 층에 제2 트렌치 개구를 형성하는 단계 - 상기 제2 트렌치 개구는 상기 제2 밀봉링의 상부 표면을 노출시킴 -;
    제2 밀봉링 연장부를 형성하도록 상기 제2 트렌치 개구에 도전 재료를 퇴적시키는 단계; 및
    상기 제1 웨이퍼의 상기 제1 커넥터를 상기 제2 웨이퍼의 상기 제2 커넥터에 접합하는 것과 동시에, 상기 제1 밀봉링 연장부를 상기 제2 밀봉링 연장부에 접합하는 단계
    를 포함하는, 방법.
KR1020210034155A 2020-07-30 2021-03-16 웨이퍼-스택 상의 연장된 밀봉링 구조체 KR102575949B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063058623P 2020-07-30 2020-07-30
US63/058,623 2020-07-30
US17/150,871 2021-01-15
US17/150,871 US11894319B2 (en) 2020-07-30 2021-01-15 Extended seal ring structure on wafer-stacking

Publications (2)

Publication Number Publication Date
KR20220015305A true KR20220015305A (ko) 2022-02-08
KR102575949B1 KR102575949B1 (ko) 2023-09-06

Family

ID=77411533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210034155A KR102575949B1 (ko) 2020-07-30 2021-03-16 웨이퍼-스택 상의 연장된 밀봉링 구조체

Country Status (7)

Country Link
US (2) US11894319B2 (ko)
EP (1) EP3945571A3 (ko)
JP (1) JP2022027651A (ko)
KR (1) KR102575949B1 (ko)
CN (1) CN113675147A (ko)
DE (1) DE102021100986A1 (ko)
TW (1) TWI838614B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023043671A (ja) * 2021-09-16 2023-03-29 キオクシア株式会社 半導体記憶装置及びその設計方法
TWI806698B (zh) * 2022-07-08 2023-06-21 鉑識科技股份有限公司 接合結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140038860A (ko) * 2012-09-21 2014-03-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ３ｄｉｃ 구조에서 실 링을 통한 방열
US20150069609A1 (en) * 2013-09-12 2015-03-12 International Business Machines Corporation 3d chip crackstop
US20190287932A1 (en) * 2017-11-30 2019-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Seal Ring for Hybrid-Bond
US20200035641A1 (en) * 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125054B2 (en) * 2008-09-23 2012-02-28 Texas Instruments Incorporated Semiconductor device having enhanced scribe and method for fabrication
US8859390B2 (en) * 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
TWI467695B (zh) * 2011-03-24 2015-01-01 Sony Corp 半導體裝置及其製造方法
US9540230B2 (en) 2011-06-27 2017-01-10 Invensense, Inc. Methods for CMOS-MEMS integrated devices with multiple sealed cavities maintained at various pressures
US9142517B2 (en) * 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8963317B2 (en) 2012-09-21 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dissipation through seal rings in 3DIC structure
US9142581B2 (en) 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
US9287188B2 (en) 2013-02-05 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for a seal ring structure
US9806119B2 (en) 2014-01-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC seal ring structure and methods of forming same
US9299736B2 (en) * 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
WO2016185883A1 (ja) * 2015-05-18 2016-11-24 ソニー株式会社 半導体装置および撮像装置
US9972603B2 (en) * 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US10790262B2 (en) * 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10629592B2 (en) 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140038860A (ko) * 2012-09-21 2014-03-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 ３ｄｉｃ 구조에서 실 링을 통한 방열
US20150069609A1 (en) * 2013-09-12 2015-03-12 International Business Machines Corporation 3d chip crackstop
US20190287932A1 (en) * 2017-11-30 2019-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Seal Ring for Hybrid-Bond
US20200035641A1 (en) * 2018-07-26 2020-01-30 Invensas Bonding Technologies, Inc. Post cmp processing for hybrid bonding

Also Published As

Publication number Publication date
US20220359429A1 (en) 2022-11-10
CN113675147A (zh) 2021-11-19
TWI838614B (zh) 2024-04-11
TW202221885A (zh) 2022-06-01
US11894319B2 (en) 2024-02-06
JP2022027651A (ja) 2022-02-10
EP3945571A3 (en) 2022-06-08
US20220037268A1 (en) 2022-02-03
DE102021100986A1 (de) 2022-02-03
KR102575949B1 (ko) 2023-09-06
EP3945571A2 (en) 2022-02-02

Similar Documents

Publication Publication Date Title
US11482499B2 (en) Seal ring for hybrid-bond
TWI664685B (zh) 具有無矽基底的中介層的封裝及其形成方法
KR102026537B1 (ko) 실리콘 기판이 없는 인터포저를 구비한 패키지와 그 형성 방법
TWI681476B (zh) 具有無矽基底插板的封裝及其形成方法
TWI783269B (zh) 封裝、半導體封裝及其形成方法
US7825024B2 (en) Method of forming through-silicon vias
CN112420643A (zh) 半导体结构及其制造方法
TW201023299A (en) Method of forming stacked dies
KR102415484B1 (ko) 패키지 구조체 및 그 제조 방법
US20220359429A1 (en) Extended Seal Ring Structure on Wafer-Stacking
TW201630121A (zh) 封裝結構及其形成方法
KR20210010798A (ko) 집적 회로 패키지 및 방법
CN214672598U (zh) 三维半导体装置结构和三维半导体装置
KR102598745B1 (ko) 웨이퍼 온 웨이퍼 본딩 구조체
CN112447664A (zh) 封装
KR20220102542A (ko) 반도체 패키지 및 반도체 패키지 제조 방법
US20240266297A1 (en) Package-On-Package Device
KR102571920B1 (ko) 패키지 및 그 제조 방법
KR20230157864A (ko) 집적 회로 패키지 및 그 형성 방법
CN117174648A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant