TWI826910B - 包括封裝密封環的半導體封裝及其形成方法 - Google Patents

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Abstract

一種半導體封裝，包括第一晶粒；第二晶粒，其沿著垂直方向堆疊在第一晶粒上；介電封裝(DE)結構，其在垂直於垂直方向的橫向方向上圍繞第一晶粒和第二晶粒；以及封裝密封環，其在橫向方向上延伸穿過DE結構並圍繞第二晶粒和第一晶粒的至少一部分。

Description

包括封裝密封環的半導體封裝及其形成方法
本發明實施例係關於半導體封裝及其形成方法，且特別是關於包括封裝密封環的半導體封裝及其形成方法。
由於各種電子元件(例如電晶體、二極體、電阻、電容等)的集成密度的提高，半導體行業不斷增長。這些集成密度的提高在很大程度上來自最小特徵尺寸的不斷降低，這允許將更多元件集成到給定區域。
除了更小的電子元件之外，對元件封裝的改進尋求提供比以前的封裝佔用更少面積的更小封裝。半導體封裝類型的示例包括方型扁平式封裝(QFP)、插針網格陣列(PGA)、球柵陣列(BGA)、覆晶(FC)、三維積體電路(3DIC)、晶圓級封裝(WLP))、層疊(PoP)、單晶片系統(SoC)或積體電路系統(SoIC)設備。這些三維裝置中的一些(例如3DIC、SoC、SoIC)是透過將晶片放置在半導體晶圓級的晶片上來製備的。由於堆疊晶片之間的互連長度減少，這些三維裝置提供了改進的集成密度和其他優勢，例如更快的速度和更高的頻寬。然而，存在與三維裝置相關的許多挑戰。
本發明的一實施例係關於一種半導體封裝，包括：第一晶粒；第二晶粒，其於垂直方向堆疊在該第一晶粒上；介電封裝(DE)結構，其在垂直於垂直方向的橫向方向上圍繞第一晶粒和第二晶粒；以及封裝密封環，其延伸穿過DE結構並且在橫向方向上圍繞第二晶粒和第一晶粒的至少一部分。
本發明的另一實施例係關於一種半導體封裝，包括：第一晶粒；第二晶粒，其於垂直方向堆疊在第一晶粒上；介電封裝(DE)結構，其在垂直於垂直方向的橫向方向上圍繞第一晶粒和第二晶粒；以及封裝密封環，其延伸穿過第一晶粒進入DE結構，並在橫向方向上圍繞第二晶粒。
本發明的另一實施例係關於一種半導體封裝，包括：第一晶粒，其包括第一半導體基板、第一介電結構，其設置在第一半導體基板上、第一金屬互連結構，其設置在第一介電結構中，以及第一密封環，其設置在第一介電結構中並在橫向方向上圍繞第一金屬互連結構；第二晶粒在垂直於橫向方向的垂直方向堆疊在第一晶粒上；接合結構，將第一晶粒接合至第二晶粒；介電封裝(DE)結構在垂直於垂直方向的橫向方向上圍繞第一晶粒和第二晶粒；以及封裝密封環，其延伸穿過DE結構和接合結構，在橫向方向上圍繞第二晶粒，並在橫向方向上與第一密封環重疊。
10:半導體封裝
10A:半導體封裝
10B:半導體封裝
10C:半導體封裝
12:半導體封裝
12A:半導體封裝
12B:半導體封裝
12C:半導體封裝
14:半導體封裝
14A:半導體封裝
14B:半導體封裝
14C:半導體封裝
50:介電封裝(DE)結構
50A:第一介電封裝(DE)層
50B:第二介電封裝(DE)層
100:第一晶粒
102:第一半導體基板
102P:第一半導體基板
104:第一介電結構
104A:層間介電(ILD)層
104B:層間介電(ILD)層
104C:層間介電(ILD)層
104D:層間介電(ILD)層
104E:層間介電(ILD)層
104F:密封層
104G:接合層
104H:保護層
106:第一金屬特徵
108:接合墊
110:第一金屬互連結構
130:第一密封環
150:晶粒接合結構
150A:第一接合層
150B:第二接合層
152:晶粒接合墊
152A:第一接合特徵
152B:第二接合特徵
160:貫穿介電導通孔(TDV)結構
162:矽通孔(TSV)結構
170:接合層
172:保護層
200:第二晶粒
200’:第二晶粒
200”:第二晶粒
202:第二半導體基板
204:第二介電結構
206:第二金屬特徵
208:第二接合墊
210:第二金屬互連結構
230:第二密封環
262:矽通孔(TSV)結構
300:重分布層結構/重分布層
302:第三介電層
304:鈍化層
306:金屬特徵
308:接合墊/裝置接合墊
310:第一載體
312:第一載體接合層
320:第二載體
322:第二載體接合層
324:金屬接觸點
330:第三密封環
340:電接觸點
400:封裝密封環
410:封裝密封環
410EB:DE接合密封環
410M:金屬特徵密封環
410SD:基板-介電質密封環
420:封裝密封環
420EB:DE接合密封環
420EBS:DE接合基板密封環
702:操作
704:操作
706:操作
708:操作
710:操作
712:操作
714:操作
716:操作
802:溝槽
804:抗光蝕劑層
806:溝槽
902:操作
904:操作
906:操作
908:操作
910:操作
912:操作
914:操作
916:操作
當結合隨附圖式進行閱讀時，本發明揭露實施例之詳細描述將能被充分地理解。應注意，根據業界的慣例，各特徵並非按比例繪製且僅用於圖示目的。事實上，為了清楚地說明和討論，可任意增加或減小各特徵之尺寸。
圖1是根據本公開的各種實施例的示例性半導體封裝的簡化俯視圖。
圖2A是根據本公開的各種實施例，沿圖1的線I-I’截取的半導體封裝的第一示例的截面圖。
圖2B是根據本公開的各種實施例，沿圖1的線I-I’截取的半導體封裝的第二示例的截面圖。
圖2C是根據本公開的各種實施例，沿圖1的線I-I’截取的半導體封裝的第三示例的截面圖。
圖3是根據本公開的各種實施例的半導體封裝12的簡化俯視圖。
圖4A是根據本公開的各種實施例，沿圖3的線I-I’截取的半導體封裝的第四示例的截面圖。
圖4B是根據本公開的各種實施例，沿圖3的線I-I’截取的半導體封裝的第五示例的截面圖。
圖4C是根據本公開的各種實施例，沿圖3的線I-I’截取的半導體封裝的第六示例的截面圖。
圖5是根據本公開的各種實施例的半導體封裝14的簡化俯視圖。
圖6A是根據本公開的各種實施例，沿圖5的線I-I’截取的半導體封裝的第七示例的截面圖。
圖6B是根據本公開的各種實施例，沿圖5的線I-I’截取的半導體封裝的第八示例的截面圖。
圖6C是根據本公開的各種實施例，沿圖5的線I-I’截取的半導體封裝的第十示例的截面圖。
圖7是根據本公開的各種實施例形成半導體封裝的方法的流程圖。
圖8A-8H是說明圖7的方法的操作的截面圖。
圖9是根據本公開的各種實施例的形成半導體封裝的方法的流程圖。
圖10A-10H是說明圖9的方法的操作的截面圖。
優先權主張及交叉參考
本申請案主張2021年2月17日提交的題為“SoIC new all cover seal ring”的美國臨時專利申請第63/150,136號的優先權，其全部內容透過引用併入本文以用於所有目的。
下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在...下面」、「在...下方」、「下」、「在...上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。除非另有明確說明，假定具有相同附圖標記的每個元件具有相同的材料成分並且具有在相同厚度範圍內的厚度。
本發明實施例涉及半導體裝置，並且具體地涉及包括封裝密封環的半導體封裝，該封裝密封環被配置為保護包括在半導體封裝中的多個半導體晶粒。封裝密封環可防止污染物穿過接合結構以防止損壞不同半導體晶粒的組件。例如，封裝密封環可以被配置為防止污染物通過半導體封裝的接合結構擴散並損壞晶粒部件。
圖1是根據本公開的各種實施例的示例性半導體封裝10的簡化俯視圖。參照圖1，半導體封裝10包括第一晶粒100和設置在其上的至少一個第二晶粒200。例如，如圖1所示，半導體封裝10可以包括三個第二晶粒200、200'、200”。然而，本公開不限於任何特定數量的第二晶粒。為了便於說明，以下僅對第二晶粒200進行詳細說明。
第一晶粒100和第二晶粒200可以獨立地選自例如專用積體電路(ASIC)晶片、模擬晶片、感測器晶片、無線和射頻晶片、電壓調節器晶片或記憶體晶片。其他功能晶片/晶粒在本公開的預期範圍內。在一些實施例中，第一晶粒100和第二晶粒200可以各自是主動組件或被動組件。
第一晶粒100可以包括圍繞第一晶粒100的外圍的第一密封環130。第二晶粒200可以包括圍繞第二晶粒200的外圍的第二密封環230。半導體封裝10可以包括圍繞第一晶粒100和第二晶粒200的介電封裝(DE)結構50。半導 體封裝10還可以包括封裝密封環400，其可以設置在DE結構50中並且圍繞第一晶粒100和第二晶粒200。封裝密封環400可以是如圖1所示的矩形。然而，在其他實施例中，包裝密封環400可以具有任何合適的形狀，例如多邊形或卵形。封裝密封環400的角部可以具有多種角度，例如八角形、直角或者可以是彎曲的。
在一些實施例中，DE結構50包括模制化合物。模制化合物可以包括樹脂和填料。在替代實施例中，DE結構50可以包括氧化矽、氮化矽、它們的組合等。DE結構50可以透過旋塗、層壓、沉積或諸如此類方式形成。
圖2A是根據本公開的各種實施例，沿圖1的線I-I’截取的半導體封裝10A的第一示例的截面圖。參照圖2A，第一晶粒100包括第一半導體基板102、第一介電結構104、以及嵌入第一介電結構104內的第一金屬互連結構110和第一密封環130。
在一些實施例中，第一半導體基板102可以包括諸如矽或鍺的元素半導體和/或諸如矽鍺、碳化矽、砷化鎵、砷化銦、氮化鎵或磷化銦的化合物半導體。在一些實施例中，第一半導體基板102可以是絕緣體上半導體(SOI)基板。在各種實施例中，第一半導體基板102可以採用平面基板、具有多個鰭、奈米線的基板或本領域具有通常知識者已知的其他形式。視設計需要而定，第一半導體基板102可為P型基板或N型基板，且其中可具有摻雜區。摻雜區可以被配置用於N型裝置或P型裝置。
在一些實施例中，第一半導體基板102的前表面可以包括限定至少一個主動區的隔離結構，並且第一裝置層可以設置在主動區之上/之中。第一裝置層可以包括多種裝置。在一些實施例中，設備可以包括主動部件、被動部件或其組合。在一些實施例中，該等裝置可以包括積體電路裝置。裝置可以是例如電晶體、電容、電阻、二極體、光電二極體、熔斷器裝置或其他類似裝置。在一些實施例中，第一裝置層包括閘極結構、源極/汲極區、間隔物等。
第一介電結構104可以設置在第一半導體基板102的面(例如，正面)上。在一些實施例中，第一介電結構104可以包括氧化矽、氮氧化矽、氮化矽、低介電常數(低k)材料，或其組合。其他合適的介電材料可以在本公開的預期範圍內。第一介電結構104可以是單層或多層介電結構。例如，如圖2A所示，第一介電結構104可以包括多個介電層，例如層間介電(ILD)層104A-104E、密封層104F、接合層104G和保護層104H。
第一介電結構104可以透過任何合適的沉積製程形成。在此，“合適的沉積製程”可以包括化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程、高密度等離子體CVD(HDPCVD)製程、金屬有機CVD(MOCVD)製程、等離子體增強CVD(PECVD)製程、濺射製程、激光燒蝕等。
第一金屬互連結構110可以形成在第一介電結構104內。第一金屬互連結構110可以包括第一金屬特徵106，其設置在第一介電結構104中。第一金屬特徵106可以是多種金屬通孔結構和金屬線中的任何一種。第一金屬特徵106由任何合適的導電材料形成，例如鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金、或它們的組合等。其他合適的金屬材料在本公開的預期範圍內。在一些實施例中，可以在第一金屬特徵106和第一介電結構104的介電層之間設置阻擋層(未示出)，以防止第一金屬特徵106的材料遷移到第一半導體基板102。例如，阻擋層可以包括Ta、TaN、Ti、TiN、CoW或其組合。其他合適的阻擋層材料可以在本公開的預期範圍內。
第一金屬特徵106可以電連接到設置在第一半導體基板102上的接合墊108，使得第一金屬互連結構110可以電互連連接形成在第一半導體基板102上的半導體裝置。
第一晶粒100可以包括延伸穿過第一半導體基板102的矽通孔(TSV)結構162。TSV結構162可以電連接到第一金屬互連結構110。
第一密封環130可以圍繞第一晶粒100的外圍延伸。例如，第一密封環130可以設置在第一介電結構104中並且可以在橫向方向L上圍繞第一金屬互連結構110。在此，橫向方向L可以是平行於第一半導體基板102的平面的方向。橫向方向L可以垂直於垂直方向V(例如，第一和第二晶粒100、200的黏附方向)。第一密封環130可以被配置為在諸如等離子體蝕刻和/或沉積製程的裝置處理期間保護第一金屬互連結構110免受污染物擴散和/或物理損壞。
儘管可以使用更大或更小的百分比，第一密封環130和/或TSV結構162可以包括原子百分比大於80%的銅，例如大於90%和/或大於95%。第一密封環130可以包括相互連接的導線和通孔結構，並且可以與第一介電結構104的各個層中的第一金屬互連結構110的各個第一金屬特徵106同時形成。第一密封環130可以與第一金屬特徵106電隔離。
在一些實施例中，第一金屬特徵106和/或第一密封環130可以透過雙鑲嵌製程或透過多個單鑲嵌製程形成。單鑲嵌製程通常在每個鑲嵌階段用銅形成和填充單個特徵。雙鑲嵌製程通常同時用銅形成和填充兩個特徵，例如，可以使用雙鑲嵌製程用單個銅沉積物填充溝槽和重疊通孔。在替代實施例中，第一金屬特徵106和/或第一密封環130可以透過電鍍製程形成。
例如，鑲嵌製程可以包括圖案化第一介電結構104的一層以形成開口，例如溝槽和/或貫穿孔(例如，通孔(via holes))。可以執行沉積製程以在開口中沉積導電金屬(例如，銅)。然後可以執行平坦化製程，例如化學機械平坦化(CMP)，以去除設置在第一介電結構104頂部的多餘銅(例如，覆蓋層)。
具體地，可以對介電層104中的每一個執行圖案化、金屬沉積和平坦化製程，以形成第一金屬互連結構110和/或第一密封環130。例如，可以沉 積和圖案化第一介電層104以形成開口。然後可以執行沉積製程以填充第一介電層104中的開口。然後可以執行平坦化製程以去除覆蓋層並在第一介電層104中形成金屬特徵106。可以重複這些製程步驟以形成額外的介電層104和相應的金屬特徵106，從而完成第一金屬互連結構110和/或第一密封環130。
第一晶粒100可以設置在第一載體接合層312上。在去除用於在製造期間支撐第一晶粒100的第一載體基板(未示出)(例如載體晶圓)之後，第一載體接合層312可以保留在第一晶粒100上。第一載體接合層312可以接合到第一介電結構104。接合墊308可以將第一金屬互連結構110電連接到電接觸點340，例如金屬柱、微凸塊等，以便建立到外部電路的電連接。
第一晶粒100可以在橫向方向L上被DE結構50的第一介電封裝(DE)層50A圍繞。因此，第一DE層50A可以覆蓋第一晶粒100的橫向表面(例如，側表面)。第一DE層50A可以具有底面，其與第一載體接合層312的頂面共面，和頂面，其與第一半導體基板102的背面共面。在一些實施例中，第一DE層50A包括模制化合物、氧化矽、氮化矽、其組合等並且可以通過旋塗、層壓、沉積等形成。
第一晶粒100可以透過設置在第一半導體基板102和第一DE層50A的背面上的晶粒接合結構150接合到第二晶粒200。可以透過將設置在第一半導體基板102和第一DE層50A上的介電第一接合層150A接合到設置在第二晶粒200上的介電第二接合層150B來形成晶粒接合結構150。接合製程可以是混合接合製程，包括金屬對金屬接合和介電質對介電質接合。第一接合層150A可以透過在第一晶粒100的基板102上沉積諸如氧化矽、氮化矽、聚合物或其組合的介電材料來形成。第二接合層150B可以透過在第二晶粒200上沉積諸如氧化矽、氮化矽、聚合物或其組合的介電材料來形成。可以使用任何合適的沉積製程來形 成第一接合層150A和第二接合層150B。其他合適的介電材料可以在本公開的預期範圍內。
晶粒接合結構150可以包括一個或多個晶粒接合墊152。晶粒接合墊152可以是由與第一金屬特徵106相同的材料形成的導電特徵。例如，晶粒接合墊152可以包括鎢(W)、銅(Cu)、銅合金、鋁(Al)、鋁合金、或其組合等。在一些實施例中，晶粒接合墊152可以包括接合墊和/或通孔結構。如上所述，可以透過雙鑲嵌製程或通過一個或多個單鑲嵌製程形成晶粒接合墊152。在替代實施例中，晶粒接合墊152可以透過電鍍製程形成。晶粒接合墊152可以被配置為將第一晶粒100電連接到第二晶粒200。特別地，至少一個晶粒接合墊152可以經由TSV結構162電連接到第一金屬互連結構110。
例如，第二晶粒200可以是專用積體電路(ASIC)晶片、模擬晶片、感測器晶片、無線和射頻晶片、電壓調整器晶片或記憶體晶片。第二晶粒200和第一晶粒100可以是相同類型的晶粒或不同類型的晶片。在一些實施例中，第二晶粒200可以是主動組件或被動組件。在一些實施例中，第二晶粒200可以小於第一晶粒100。
在一些實施例中，第二晶粒200可以類似於第一晶粒100。例如，第二晶粒200可以包括第二半導體基板202、第二介電結構204、嵌入第二介電結構204內的第二金屬互連結構210和圍繞第二晶粒200外圍的第二密封環230。因此，以下詳細討論第二晶粒200和第一晶粒100之間的差異。
第二介電結構204可以設置在第二半導體基板202的正面上方。第二介電結構204可以具有單層或多層結構。例如，如圖2A所示，第二介電結構204可以包括多個介電層，例如層間介電(ILD)層、密封層和保護層。
第二金屬互連結構210可以形成在第二介電結構204中。具體地，第二金屬互連結構210可以與第二半導體基板202的積體電路區重疊並電連接。 在一些實施例中，第二金屬互連結構210包括第二金屬特徵206。第二金屬特徵206設置在第二介電結構204中並且可以電連接到設置在第二半導體層202上的第二接合墊208，使得第二金屬互連結構210可以電連接形成在第二半導體層202上的半導體裝置。
第二密封環230可以類似於第一密封環130。例如，儘管可以使用更大或更小百分比的銅，第二密封環230可以包括原子百分比大於80%的銅，例如大於90%和/或大於95%。第二密封環230可以設置在第二半導體基板202的第一側(例如，前側)之上。具體地，第二密封環230可以圍繞第二金屬互連結構210，可以延伸穿過第二介電結構204，並且可以與第二半導體基板202的電路元件電絕緣。在一些實施例中，可以在形成第二介電結構204期間形成第二密封環230。第二密封環230可以與第二金屬互連結構210處於基本相同的水平。具體地，第二密封環230的頂面可以與第二金屬互連結構210的最上面的第二金屬部件206的頂面共面。
在一些實施例中，第二晶粒200的尺寸可以不同於(例如，小於)第一晶粒100的尺寸。於此，術語“尺寸”是指長度、寬度和/或面積。例如，如圖1A所示的頂視圖，第二晶粒200的尺寸(例如，面積或覆蓋區)可以小於第一晶粒100的尺寸。
在組合期間，第一晶粒100可以倒置並安裝到第一載體接合層312上。第二晶粒200可以倒置並安裝到第一晶粒100的背面。因此，第一晶粒100和第二晶粒200可以面對背接合。換言之，第二半導體基板202的正面可以面向第一半導體基板的背面。具體地，包括多個第二晶粒200的第二晶圓可以定位在第一晶粒100之上。在其他實施例中，可以切割第二晶圓以分割第二晶粒200，並且可以將第二晶粒200單獨地放置在第一晶粒100上。在其他實施例中，來自分割的晶圓的不同的第二晶粒200可以被單獨地放置並接合到第一晶粒100。
DE結構50的第二DE層50B可以設置在接合結構150上並且圍繞第二晶粒200。第二DE層50B可以與第二半導體層202的背面共面，並且可以覆蓋第一接合層150A的頂面和第二接合層150B的側表面。第二DE層50B可以由與第一DE層50A相同的材料形成。例如，第二DE層50B可以由模制化合物形成，模制化合物可以包括樹脂和填料、氧化矽、氮化矽、或其組合等。第二DE層50B可以透過旋塗、層壓、沉積或諸如此類方式形成。
在一些實施例中，諸如載體晶圓等的第二載體320可以附接到DE結構50和第二半導體層202的背面。特別地，第二載體320可以使用包括金屬接觸點324的第二載體接合層322來附接。金屬接觸點324可以被配置為將封裝密封環400電接地。
根據各種實施例，封裝密封環400可以延伸穿過第一DE層50A、接合結構150和第二DE層50B。特別地，封裝密封環400可以在橫向方向上完全圍繞第一晶粒100和設置在其上的任何第二晶粒200(200'、200”等)。在一些實施例中，封裝密封環400可以設置在第一晶粒100的外圍和第二晶粒200的外圍之外。封裝密封環400可以具有任何合適的形狀，例如多邊形形狀或卵形形狀。封裝密封環400的角可以具有多種角度，例如八角形、直角或者可以是彎曲的。
在一些實施例中，封裝密封環400可以透過DE結構50的部分與第一晶粒100和第二晶粒200間隔開。換言之，第一DE層的一部分可以設置在封裝密封環400和第一晶粒100之間，並且第二DE層50A的一部分可以設置在封裝密封環400和第二晶粒200之間，因為封裝密封環400延伸穿過第一DE層50A和第二DE層50B。
封裝密封環400可以由金屬或金屬合金材料形成並且可以被配置為防止污染物到達第一和第二晶粒100、200。例如，封裝密封環400可以由Cu、TaN、Al、TiW、或其組合等形成。封裝密封環400可以形成為單層或多層。封 裝密封環400可以具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。
在一些實施例中，封裝密封環400可以電接地。在其他實施例中，封裝密封環400可以是電浮動的。例如，封裝密封環400可以透過可選的電接觸點340之一接地。
圖2B是根據本公開的各種實施例，沿圖1的線I-I’截取的替代半導體封裝10B的截面圖。半導體封裝10B可以類似於半導體封裝10A。因此，僅詳細討論它們之間的差異。
參照圖2B，在半導體封裝10B中，第一晶粒100和第二晶粒200可以面對面接合。具體地，第二晶粒200可以倒置並接合到第一晶粒100，使得第一半導體基板102的正面和第二半導體基板202的正面彼此面對，第一金屬互連結構110和第二金屬互連結構210設置在它們之間。
半導體封裝10B可以包括DE結構50，其包括形成在第一晶粒100周圍的第一DE層50A和形成在第二晶粒200周圍的第二DE層50B。貫穿介電導通孔(TDV)結構160可以延伸穿過DE結構50和接合結構150，以電接觸第一金屬互連結構110。
在一些實施例中，TDV結構160可以包括導電材料，例如Cu、Cu合金、Al、Al合金、其組合或諸如此類。在一些實施例中，擴散阻擋層(未示出)可以設置在TDV結構160周圍，以防止金屬擴散到DE結構50中。擴散阻擋層可以包括Ta、TaN、Ti、TiN、CoW或其組合。其他合適的阻擋層材料可以在本公開的預期範圍內。
重分布層結構300可以形成在第二晶粒200和DE結構50上。重分布層結構300可以設置在第二半導體基板202的背面上方和DE結構50上方。重分布層結構300可以包括一個或多個第三介電層302、設置在其中的導電金屬部件 306。鈍化層304可以設置在重分布層結構300上。在一些實施例中，金屬特徵306可以電連接到TDV結構160及/或TSV結構262。
在一些實施例中，重分布層結構300可以包括諸如聚苯並噁唑(PBO)、聚酰亞胺(PI)、苯並環丁烯(BCB)或其組合的感光材料。在一些實施例中，金屬特徵306可以包括Cu、Ni、Ti或其組合。其他合適的導電金屬材料及/或光敏材料可以在本公開的預期範圍內以形成金屬特徵306。
重分布層結構300可以包括裝置接合墊308和第三密封環330。第三密封環330可以圍繞金屬特徵306。第三密封環330可以包括與第一密封環130及/或第二密封環230的材料和結構相似的材料和結構。
在一些實施例中，裝置接合墊308可以是用於安裝電接觸點340的凸塊下金屬化(UBM)墊，例如金屬柱、微凸塊等。裝置接合墊308可包括金屬或金屬合金。例如，裝置接合墊308可以包括鋁、銅、鎳、其組合或諸如此類。其他合適的墊材料可以在本公開的預期範圍內。
鈍化層304可以覆蓋第三介電層302和裝置接合墊308的邊緣部分。裝置接合墊308的上表面可以透過鈍化層304暴露。在一些實施例中，鈍化層304包括氧化矽、氮化矽、苯並環丁烯(BCB)聚合物、聚酰亞胺(PI)、聚苯並噁唑(PBO)或其組合。其他合適的鈍化層材料可以在本公開的預期範圍內。
封裝密封環400可以從第一半導體基板102延伸，穿過DE結構50，穿過第三介電層302，並到達鈍化層304。封裝密封環400可以在橫向方向L上圍繞第一密封環130、第二密封環230和第三密封環330。封裝密封環400也可以延伸穿過接合結構150。
封裝密封環400可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。在一些實施例中，封裝密封環400可以透過在封裝結構10B中形成的溝槽中沉積阻擋層(例如，Ta/TaN阻擋層)，使用例如在阻擋層 上沉積銅種子層來形成，例如，等離子氣相沉積等，然後使用電鍍在阻擋層上生長銅層。
圖2C是根據本公開的各種實施例，沿圖1的線I-I’截取的替代半導體封裝10C的截面圖。半導體封裝10C可以類似於半導體封裝10B。因此，僅詳細討論它們之間的差異。
參照圖2C，在半導體封裝10C中，第一晶粒100和第二晶粒200可以面對面接合。具體地，第二晶粒200可以倒置並接合到第一晶粒100，使得第一半導體基板102的正面和第二半導體基板202的正面彼此面對，第一金屬互連結構110和第二金屬互連結構210設置在它們之間。
半導體封裝10C可以包括接合結構150，接合結構150包括第一接合層150A和第二接合層150B。然而，第一接合層150A可以設置在第一晶粒100的周邊內。可以在第一晶粒100和第二晶粒200周圍形成單層DE結構50。介電導通孔(TDV)結構160可以延伸穿過DE結構50和接合結構150，以電接觸第一金屬互連結構110。重分布層結構300可以形成在第二晶粒200和DE結構50上。
在一些實施例中，半導體封裝10C可以包括延伸穿過DE結構50而不穿過接合結構150的封裝密封環400。封裝密封環400可以延伸穿過重分布層300。封裝密封環400可以從第一晶粒100的上表面延伸，或者可以部分地延伸到第一半導體基板102中。
圖3是根據本公開的各種實施例的半導體封裝12的簡化俯視圖。半導體封裝12可以類似於半導體封裝10。因此，將僅詳細描述它們之間的差異。
參照圖3，半導體封裝12包括第一晶粒100和設置在其上的至少一個第二晶粒200。例如，如圖3所示，半導體封裝12可以包括三個第二晶粒200、200'、200”。然而，本公開不限於任何特定數量的第二晶粒。為便於說明，以下僅詳細說明第二晶粒200。
第一晶粒100和第二晶粒200可以獨立地選自例如專用積體電路(ASIC)晶片、模擬晶片、感測器晶片、無線和射頻晶片、電壓調整器晶片或記憶體晶片。在一些實施例中，第一和第二晶粒100、200可以各自是主動部件或被動部件。
第一晶粒100可以包括第一密封環130並且第二晶粒200可以包括第二密封環230。半導體封裝12可以包括圍繞第一晶粒100和第二晶粒200的DE結構50。半導體封裝12還可以包括可以設置在第一介電結構104中的封裝密封環400。特別地，封裝密封環410可以圍繞第二晶粒200並且可以與第一晶粒100重疊。換言之，封裝密封環410可以設置在第一晶粒100的外圍內部，至少相對於橫向方向L。
圖4A是根據本公開的各種實施例，沿圖3的線I-I’截取的半導體封裝12A的截面圖。參照圖4A，半導體封裝12A可以類似於圖2A的半導體封裝10A。因此，將僅詳細描述它們之間的差異。
參照圖4A，在半導體封裝12A中，第二晶粒200可以與第一晶粒100面對背接合。此外，DE結構50包括封裝第一晶粒100的第一DE層50A和封裝第二晶粒200的第二DE層50B。第一DE層50A可以透過結合結構150與第二DE層50B分開。
封裝密封環410可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。在一些實施例中，封裝密封環410可以透過在形成於半導體封裝12A中的溝槽中沉積阻擋層(例如，Ta/TaN阻擋層)，使用例如在阻擋層上沉積銅種子層來形成，例如，等離子氣相沉積等，然後使用電鍍在阻擋層上生長銅層。
封裝密封環410可以具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。封裝密封環410可以延伸穿過 第二DE層50B、接合結構150和第一晶粒100。封裝密封環410可以相對於橫向方向L設置在第一晶粒100的周邊內部和第一密封環130的周邊外部。在一些實施例中，封裝密封環410可以是電浮動的。在其他實施例中，封裝密封環410可以是接地。例如，封裝密封環410可以透過電接觸點340接地。
在一些實施例中，封裝密封環410可以包括延伸穿過第二DE層50B和接合結構150的DE接合密封環410EB，以及延伸穿過第一半導體基板102和第一介電結構104的基板-介電質密封環410SD。DE接合密封環410EB和基板-介電質密封環410SD可以直接彼此接觸並且可以在橫向方向L上重疊。
在各種實施例中，封裝密封環410可以透過多次蝕刻和沈積製程形成。例如，可以使用第一蝕刻和沈積製程來形成DE接合密封環410EB並且可以使用第二蝕刻和沈積製程來形成基板-介電質密封環410SD。DE接合密封環410EB和基板-介電質密封環410SD可以在形成期間連接。在其他實施例中，可以使用單一蝕刻和沈積製程來形成封裝密封環410，而無需單獨形成DE接合密封環410EB和基板-介電質密封環410SD。
圖4B是根據本公開的各種實施例，沿圖3的線I-I’截取的半導體封裝12B的截面圖。半導體封裝12B可以類似於圖2B的半導體封裝10B。因此，將僅詳細描述它們之間的差異。
參照圖4B，在半導體封裝12B中，至少一個第二晶粒200可以以面對面接合配置接合到第一晶粒100。此外，DE結構50包括封裝第一晶粒100的第一DE層50A和封裝第二晶粒200的第二DE層50B。第一DE層50A可以透過結合結構150與第二DE層50B分開。第四實施例還可以包括TDV結構160、封裝密封環410和重分布層結構300。
封裝密封環410可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。封裝密封環410可以具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。
封裝密封環410可以延伸穿過重分布層結構300的第三介電層302、第二DE層50B、接合結構150，並進入第一晶粒100。封裝密封環410可以相對於垂直方向V設置在第一晶粒100的周邊內部和第一密封環130、第二密封環230和第三密封環330的周邊外部。換言之，封裝密封環410可以圍繞第一密封環130、第二密封環230和第三密封環330。
在一些實施例中，封裝密封環410可以包括延伸穿過第二DE層50B和接合結構150的DE接合密封環410EB，以及延伸穿過第一半導體基板102和第一介電結構104的介電結構密封環410DS。DE接合密封環410EB和介電結構密封環410DS可以直接相互接觸並且可以在橫向方向L上重疊。
封裝密封環可以使用多個蝕刻製程和沈積製程形成，或者透過使用單個蝕刻製程和沈積製程形成。例如，可以使用第一蝕刻和沈積製程來形成DE接合密封環410EB，並且可以使用第二蝕刻和沈積製程來形成介電結構密封環410DS。在其他實施例中，可以使用單一蝕刻和沈積製程來形成封裝密封環410，而無需分別形成DE接合密封環410DS和介電結構密封環410DS。
圖4C是根據本公開的各種實施例，沿圖3的線I-I’截取的半導體封裝12C的截面圖。半導體封裝12C可以類似於圖4A的半導體封裝12A。因此，將僅詳細描述它們之間的差異。
參照圖4C，在半導體封裝12C中，至少一個第二晶粒200可以以面對背配置接合到第一晶粒100。此外，DE結構50包括封裝第一晶粒100的第一DE層50A和封裝第二晶粒200的第二DE層50B。第一DE層50A可以透過結合結構150與第二DE層50B分開。
封裝密封環410可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。封裝密封環410可以具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。封裝密封環410可以延伸穿過第二DE層50B、接合結構150和第一晶粒100。
特別地，封裝密封環410可以佈置在第一晶粒100的周邊內部並且可以佈置在第二晶粒200的周邊之外。換言之，封裝密封環410可以在橫向方向L上圍繞第一密封環130和第二密封環230。
在一些實施例中，封裝密封環410可以包括延伸穿過第二DE層50B和接合結構150的DE接合密封環410EB、延伸穿過第一半導體基板102並進入第一介電結構104的基板-介電質密封環410SD，以及金屬特徵密封環410M，其從基板-介電質密封環410SD延伸到接合墊108。DE接合密封環410EB、基板-介電質密封環410SD和金屬特徵密封環410M可以直接相互接觸並且可以在橫向方向L上重疊。
封裝密封環410可以使用多個蝕刻和沈積製程形成。例如，可以使用第一蝕刻和沈積製程來形成金屬特徵密封環410M，可以使用第二蝕刻和沈積製程來形成基板-介電質密封環410SD，並且可以使用第三蝕刻和沈積製程來形成DE接合密封環410EB。在一些實施例中，金屬特徵密封環410M可以在金屬特徵106的形成期間形成，基板-介電質密封環410SD可以在TSV結構162的形成期間形成，並且DE接合密封環410EB可以在形成第二DE層50B之後形成。
圖5是根據本公開的各種實施例的半導體封裝14的簡化俯視圖。半導體封裝14可以類似於半導體封裝10。因此，將僅詳細描述它們之間的差異。
參照圖5，半導體封裝14包括第一晶粒100和設置在其上的至少一個第二晶粒200。例如，如圖5所示，半導體封裝14可以包括三個第二晶粒200、 200'、200”。然而，本公開不限於任何特定數量的第二晶粒。為便於說明，以下僅詳細說明第二晶粒200。
第一和第二晶粒100、200可以獨立地選自例如專用積體電路(ASIC)晶片、模擬晶片、感測器晶片、無線和射頻晶片、電壓調整器晶片或記憶體晶片。在一些實施例中，第一和第二晶粒100、200可以各自是主動部件或被動部件。
第一晶粒100可以包括第一密封環130並且第二晶粒200可以包括第二密封環230。半導體封裝14可以包括圍繞第一晶粒100和第二晶粒200的DE結構50。半導體封裝14還可以包括可以設置在DE結構50中的封裝密封環420。特別地，封裝密封環420可以圍繞第二晶粒200並且可以在橫向方向L上與第一晶粒100和/或第一密封環130重疊。封裝密封環420可以包括DE接合密封環420EB或DE接合基板密封環420EBS，以及第一密封環130。
圖6A是根據本公開的各種實施例，沿圖5的線I-I’截取的半導體封裝14A的截面圖。半導體封裝14A可以類似於圖4A的半導體封裝12A。因此，將僅詳細描述它們之間的差異。
參照圖6A，在半導體封裝14A中，第二晶粒200可以與第一晶粒100面對背接合。此外，DE結構50可以包括封裝第一晶粒100的第一DE層50A和封裝第二晶粒200的第二DE層50B。第一DE層50A可以透過結合結構150與第二DE層50B分開。
半導體封裝14A可以包括DE接合基板密封環420EBS，其延伸穿過第二DE層50B、接合結構150並進入第一半導體基板102。DE接合基板密封環420EBS可以在垂直方向V上與第一密封環130重疊。
DE接合基板密封環420EBS可以在橫向方向L上圍繞第二晶粒200，可以在垂直方向V上透過第一半導體基板102的部分102P與第一密封環130 分開，如圖6A的左側所示。然而，在其他實施例中，DE接合基板密封環420EBS可以完全延伸穿過第一半導體基板102並直接接觸第一密封環130，如圖6A的右側所示。
DE接合基板密封環420EBS和第一密封環130可以共同形成封裝密封環420。封裝密封環420(例如，DE接合基板密封環420EBS和第一密封環130)可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。封裝密封環420可具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。
圖6B是根據本公開的各種實施例，沿圖5的線I-I’截取的半導體封裝14B的截面圖。半導體封裝14B可以類似於圖4A的半導體封裝12A。因此，將僅詳細描述它們之間的差異。
如圖6B所示，至少在第二晶粒200上可以與第一晶粒100面對面接合。此外，DE結構50包括封裝第一晶粒100的第一DE層50A和封裝第二晶粒200的第二DE層50B。第一DE層50A可以透過晶粒接合結構150與第二DE層50B分離。接合層170和保護層172可以設置在第二DE層50B和第二晶粒200上。電接觸點340可以透過設置在接合層170中的接合墊174連接到第二晶粒200的TSV結構262。
半導體封裝14B可以包括DE接合密封環420EB，其延伸穿過第二DE層50B和接合結構150。DE接合密封環420EB可以在橫向方向L上與第一密封環130重疊並且可以直接接觸第一密封環130。DE接合密封環420EB可以在橫向方向L上圍繞第二晶粒200。
DE接合密封環420EB和第一密封環130可以共同形成封裝密封環420。封裝密封環420(例如DE接合密封環420EB和第一密封環130)可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。封裝密封環420可 具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。
圖6C是根據本公開的各種實施例，沿圖5的線I-I’截取的半導體封裝14C的截面圖。半導體封裝14C可以類似於圖6B的半導體封裝14C。因此，將僅詳細描述它們之間的差異。
參照圖6C，在半導體封裝14C中，第二晶粒200可以與第一晶粒100面對面接合。此外，DE結構50包括封裝第一晶粒100的第一DE層50A和封裝第二晶粒200的第二DE層50B。第一DE層50A可以透過晶粒接合結構150與第二DE層50B分離。
半導體封裝14C可包括重分布層結構300，其包括第三密封環330、TDV結構160和DE接合密封環420EB。DE接合密封環420EB可以直接接觸第一密封環130和第三密封環330。DE接合密封環420EB可以在橫向方向L上圍繞第二晶粒200和TDV結構160。
DE接合密封環420EB、第一密封環130和第三密封環330可以共同形成封裝密封環420。封裝密封環420(例如DE接合密封環420EB、第一密封環130和第三密封環330)可由金屬或金屬合金形成，例如Cu、TaN、Al、TiW、其組合或諸如此類。封裝密封環420可具有至少0.1μm的寬度(例如，厚度)，例如範圍從0.15μm到100μm，或從0.2μm到50μm的寬度。
圖7是根據本公開的各種實施例形成半導體封裝(例如圖2A的半導體封裝10A)的方法的流程圖。圖8A-8H是說明圖7的方法的操作的截面圖。
參考圖7和8A，在操作702中，第一晶粒100可以接合到第一載體310。特別地，第一晶粒100可以被分割、倒置並接合到設置在第一載體310上的第一載體接合層312，使得第一晶粒100的第一半導體基板102面對第一載體 310。第一載體310可以是載體晶圓或諸如此類。可以使用任何合適的接合製程，例如熱接合製程及/或化學接合製程。
參考圖7和8B，在操作704中，第一DE層50A可以沉積在第一載體接合層312上，圍繞第一晶粒200。在一些實施例中，第一DE層50A包括模制化合物。模制化合物可以包括樹脂和填料。在替代實施例中，第一DE層50A可以包括氧化矽、氮化矽、其組合或諸如此類。可以透過旋塗、層壓、沉積或諸如此類方式來沉積第一DE層50A。
參照圖7和8C，在操作706中，至少一個第二晶粒200可以接合到第一晶粒100。特別地，第一接合層150A可以沉積在第一晶粒100和第一DE層50A上。第二接合層150B可以形成在第二晶粒200上。第一接合層150A可以包括金屬第一接合特徵152A，並且第二接合層150B可以包括金屬第二接合特徵152B。
例如，第一和第二接合層150A、150B可以由接合聚合物形成，例如環氧樹脂、聚酰亞胺(PI)、苯並環丁烯(BCB)或聚苯並噁唑(PBO)。在一些實施例中，第一和第二接合層150A、150B可以由相同的接合聚合物形成。在其他實施例中，第一和第二接合層150A、150B可以由不同的接合聚合物形成，條件是接合聚合物彼此具有足夠的黏著力。
第一接合特徵152A和第二接合特徵152B可由諸如金(Au)、銅(Cu)、鋁(Al)之類的金屬或其合金諸如銅錫合金、銅鉭(Ta)合金。然而，可以使用其他合適的材料。
第二晶粒200可以倒置，與第一晶粒100對齊，並接合到第一晶粒100。特別地，第一接合特徵152A可以與第二接合特徵152B對齊。接合製程可以是混合接合製程，其被配置為透過接合第一接合層150A和第二接合層150B來形成接合結構150，並且透過接合第一接合特徵152A和第二接合特徵152B來形成晶 粒接合墊152(見圖8D)。在一些實施例中，在接合製程期間，可以將多個第二晶粒200接合到第一晶粒100。
參照圖7和8D，在操作708中，可以在接合結構150上和第二晶粒200周圍沉積第二DE層50B。第二DE層50B可以由與第一DE層50A相同的材料及/或使用相同的沉積製程形成。
參照圖7和8E，在操作710中，可以形成延伸穿過第二DE層50B、接合結構150和第一DE層50A的溝槽802。在一些實施例中，溝槽802可以暴露第一載體接合層312。
具體地，可以在第二晶粒200和第二DE層50B上沉積抗光蝕劑材料。抗光蝕劑材料可以被曝光和圖案化以形成曝光第二DE層50B的部分的圖案化抗光蝕劑層804。然後可以執行濕式或乾式蝕刻製程，使用抗光蝕劑層804作為遮罩，以形成溝槽802。在一些實施例中，溝槽802可以是垂直錐形的，使得溝槽802的底部可以比溝槽802的頂部更寬。
參照圖7和8F，在操作712中，可以透過例如灰化來剝離抗光蝕劑層804，並且可以在溝槽802中形成封裝密封環400。特別地，封裝密封環400可以透過使用任何合適的沉積製程例如電化學電鍍等沉積密封環材料例如Cu、Al、TaN、其組合或諸如此類來形成。在一些實施例中，可以在溝槽802中形成阻擋層(例如，Ta/TaN阻擋層)，可以使用例如等離子氣相沉積等在阻擋層上沉積銅晶種層，並且DE接合密封環410DB可以使用電鍍等在晶種層上生長。
在沉積製程之後，可以使用諸如化學機械平坦化(CMP)等的平坦化製程從第二DE層50B的上表面和第二晶粒200的上表面去除任何殘留的密封環材料。
參考圖7和8G，在操作714中，第二載體320，例如載體晶圓等，可以接合到第二晶粒200和第二DE層50B。特別地，第二載體320可以使用接合 到第二載體320的第二載體接合層322接合到第二晶粒200和第二DE層50B的背面。可以使用形成在第二載體接合層322中的對準標記將第二載體320與封裝密封環400對準。
參照圖7和8H，在操作716中，第一載體310可以從第一載體接合層312去除，並且電接觸點340可以電連接到第一晶粒100，從而完成半導體封裝。
圖9是根據本公開的各種實施例的形成半導體封裝(例如圖4C的半導體封裝12C)的方法的流程圖。圖10A-10H是說明圖9的方法的操作的截面圖。
參考圖9和10A，在操作902中，第一晶粒100可以接合到第一載體310。特別地，第一晶粒100可以被分割、倒置並接合到設置在第一載體310上的第一載體接合層312，使得第一晶粒100的第一半導體基板102面對第一載體310。第一載體310可以是載體晶圓等。可以使用任何合適的接合製程，例如熱接合製程和/或化學接合製程。第一晶粒100可以包括金屬特徵密封環410M和與其連接的基板一介電質密封環410SD。
參考圖9和10B，在操作904中，第一DE層50A可以沉積在第一載體接合層312上，圍繞第一晶粒200。在一些實施例中，第一DE層50A包括模制化合物。模制化合物可以包括樹脂和填料。在替代實施例中，第一DE層50A可以包括氧化矽、氮化矽、其組合或諸如此類。可以通過旋塗、層壓、沉積等來沉積第一DE層50A。
參照圖9和10C，在操作906中，至少一個第二晶粒200可以接合到第一晶粒100。特別地，第一接合層150A可以沉積在第一晶粒100和第一DE層50A上。第二接合層150B可以沉積在第二晶粒200上。第一接合層150A可以包括金屬第一接合特徵152A，並且第二接合層150B可以包括金屬第二接合特徵152B。例如，第一和第二接合層150A、150B可以由接合聚合物形成，例如環氧樹脂、聚酰亞胺(PI)、苯並環丁烯(BCB)、聚苯並噁唑(PBO)等。
在一些實施例中，第一和第二接合層150A、150B可以由相同的接合聚合物形成。在其他實施例中，第一和第二接合層150A、150B可以由不同的接合聚合物形成，條件是接合聚合物彼此具有足夠的黏附力。
第一和第二接合特徵152A、152B可以由諸如金(Au)、Cu、Al或其合金，諸如銅錫合金、銅鉭(Ta)合金或其組合的金屬形成。然而，可以使用其他合適的材料。
第二晶粒200可以倒置，與第一晶粒100對齊，並接合到第一晶粒100。特別地，第一接合特徵152A可以與第二接合特徵152B對齊。接合製程可以是混合接合製程，其被配置為透過接合第一接合層150A和第二接合層150B來形成接合結構150，並且透過接合第一接合特徵152A和第二接合特徵152B來形成晶粒接合墊152(見圖10D)。在一些實施例中，在接合製程期間，可以將多個第二晶粒200接合到第一晶粒100。
參照圖9和10D，在操作908中，可以在接合結構150上和第二晶粒200周圍沉積第二DE層50B。第二DE層50B可以由與第一DE層50A相同的材料和/或使用相同的沉積製程形成。
參照圖9和10E，在操作910中，可以形成延伸穿過第二DE層50B和接合結構150並暴露第一半導體基板102的溝槽806。溝槽806可以暴露第一半導體基板102的背面上的基板-介電質密封環410SD。
具體地，可以在第二晶粒200和第二DE層50B上沉積抗光蝕劑材料。抗光蝕劑材料可以被曝光和圖案化以形成曝光第二DE層50B的部分的圖案化抗光蝕劑層804。然後可以使用抗光蝕劑層804作為遮罩執行濕式或乾式蝕刻製程，例如反應離子蝕刻製程等，以形成溝槽806。在一些實施例中，溝槽806可以是垂直錐形的(例如，溝槽806的側壁可以不是垂直的)。例如，溝槽806的底 部可以比溝槽806的頂部寬。在其他實施例中，溝槽806的頂部可以比溝槽806的底部寬。側壁的錐度可以根據處理條件和溝槽806的縱橫比而變化。
參照圖9和10F，在操作912中，可以透過例如灰化來剝離抗光蝕劑層804，並且可以在溝槽806中形成DE接合密封環410DB。特別地，DE接合密封環410DB可以透過使用任何合適的沉積製程(例如電化學電鍍等)沉積密封環材料(例如Cu、Al、TaN、其組合或諸如此類)來形成。在一些實施例中，可以在溝槽806中形成阻擋層(例如，Ta/TaN阻擋層)，可以使用例如等離子氣相沉積等在阻擋層上沉積銅晶種層，並且DE接合密封環410DB可以使用電鍍等在晶種層上生長。
DE接合密封環410DB可以接觸基板-介電質密封環410SD，其可以接觸金屬特徵密封環410M，從而形成封裝密封環410。在沉積製程之後，可以使用諸如化學機械平坦化(CMP)等的平坦化製程從第二DE層50B的上表面和第二晶粒200的上表面去除任何殘留的密封環材料。
參考圖9和10G，在操作914中，第二載體320，例如載體晶圓等，可以接合到第二晶粒200和第二DE層50B。特別地，可以使用第二載體接合層322將第二載體320接合到第二晶粒200的背面和第二DE層50B。可以使用形成在第二載體接合層322中的對準標記將第二載體320與封裝密封環400對準。
參照圖9和圖10H，在操作916中，第一載體310可以從第一載體接合層312去除，並且電接觸點340可以電連接到第一晶粒100，從而完成半導體封裝。
各種實施例提供了一種半導體封裝，其可以包括：第一晶粒100；第二晶粒200，其於垂直方向堆疊在第一晶粒100上；介電封裝(DE)結構50，其在垂直於垂直方向的橫向方向上圍繞第一晶粒100和第二晶粒200；以及封裝密 封環400，其延伸穿過DE結構50並且在橫向方向上圍繞第二晶粒200和第一晶粒100的至少一部分。
在一個實施例中，半導體封裝還可以包括接合結構150，其將第一晶粒100接合到第二晶粒200，其中封裝密封環400延伸穿過接合結構150以密封接合結構150的至少一部分。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200可以面對面接合；第一晶粒100可以包括第一半導體基板102、第一介電結構104，其設置在第一半導體基板102上、第一金屬互連結構110，其設置在第一介電結構104中、以及第一密封環130，其設置在第一介電結構中並在橫向方向上圍繞第一金屬互連結構110；以及封裝密封環400，其可以在橫向方向上圍繞第一金屬互連結構110並且在縱向方向上穿透第一半導體基板102。
在半導體封裝的一個實施例中，DE結構50的一部分可以設置在封裝密封環400和第一介電結構104之間；以及DE結構50的一部分係設置在封裝密封環400和第二晶粒200之間。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200可以背對背接合；以及封裝密封環400可以完全圍繞第一晶粒100。
在一實施例中，半導體封裝可包括重分布層300，其設置在第二晶粒200和DE結構50上並包括第三密封環330，其中封裝密封環400在橫向方向上圍繞第三密封環330。
在一個實施例中，半導體封裝可以包括多個第二晶粒200、200'、200”，該等第二晶粒200、200'、200”堆疊在第一晶粒100上；以及封裝密封環400可以在橫向方向上圍繞該等第二晶粒200、200'、200”。
在半導體封裝的一個實施例中，封裝密封環400可以電接地並且可以在橫向方向上具有至少1微米的厚度。
各種實施例提供了一種半導體封裝，其可以包括：第一晶粒100；第二晶粒200，其於垂直方向堆疊在第一晶粒100上；介電封裝(DE)結構50，其在垂直於垂直方向的橫向方向上圍繞第一晶粒100和第二晶粒200；封裝密封環410，其延伸穿過第一晶粒100進入DE結構50，並在橫向方向上圍繞第二晶粒200。
在一個實施例中，半導體封裝可以包括接合結構150，其將第一晶粒100的上表面接合到第二晶粒200的下表面，其中封裝密封環410延伸穿過接合結構150。
在半導體封裝的一個實施例中，封裝密封環410可以透過DE結構50的一部分在橫向方向上與第一晶粒100間隔開；以及封裝密封環410於橫向方向設置在第一晶粒100的第一密封環130和第一晶粒100的周邊之間。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200可以面對面接合；第一晶粒100可以包括第一半導體基板102、第一介電結構104，其設置在第一半導體基板102上、第一金屬互連結構110，其設置在第一介電結構104中，以及第一密封環130，其設置在第一介電結構104中並在橫向方向上圍繞第一金屬互連結構110；以及封裝密封環410可以在橫向方向上圍繞第一金屬互連結構110並接觸第一半導體基板102。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200可以背對面接合；第一晶粒100可以包括第一半導體基板102、第一介電結構104，設置在第一半導體基板102上、第一金屬互連結構150，其設置在第一介電結構104中，以及第一密封環130，其設置在第一介電結構104中並在橫向方向上圍繞第一金屬互連結構110的；以及封裝密封環410，其可以在橫向方向圍繞第一金屬互連結構110並延伸穿過第一半導體基板102。
在半導體封裝的一個實施例中，封裝密封環410可以包括：金屬特徵密封環410M，其圍繞第一密封環130的一部分；基板-介電質密封環410SD， 其從金屬特徵密封環410M延伸穿過第一介電結構104和第一半導體基板102；以及DE接合密封環410EB，其從基板-介電質密封環410SD延伸穿過接合結構150和DE結構50。
各種實施例提供了一種半導體封裝，包括：第一晶粒100，其包括第一半導體基板102、第一介電結構104，其設置在第一半導體基板上、第一金屬互連結構110，其設置在第一介電結構104中，以及第一密封環130，其設置在第一介電結構104中並在橫向方向上圍繞第一金屬互連結構110；第二晶粒200在垂直於橫向方向的垂直方向上堆疊在第一晶粒100上；接合結構150將第一晶粒100接合至第二晶粒200；介電封裝(DE)結構50在垂直於垂直方向的橫向方向上圍繞第一晶粒100和第二晶粒200；以及封裝密封環420，其延伸穿過DE結構50和接合結構150，在橫向方向上圍繞第二晶粒200，並在橫向方向上與第一密封環130重疊。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200可以面對面接合；第二晶粒200可包括第二密封環230；半導體封裝還可以包括重分布層300，其設置在第二晶粒200上並包括第三密封環330；以及包裝密封環420可以從第一密封環130延伸到第三密封環330。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200背對面接合；以及封裝密封環420可貫穿第一半導體基板102並透過第一半導體基板102P的一部分與第一密封環130隔開。
在半導體封裝的一個實施例中，第一晶粒100和第二晶粒200可以背對面接合；以及封裝密封環420可以延伸穿過第一半導體基板102並接觸第一密封環130。
在半導體封裝的一個實施例中，封裝密封環420可以透過DE結構50的一部分與第二晶粒200隔開。
在半導體封裝的一個實施例中，封裝密封環420可以電接地並且在橫向方向上具有至少1微米的厚度。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地理解本揭示內容的各方面。本領域具有通常知識者將理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能在不脫離本揭示內容的精神和範圍的情況下，進行各種改變、替換、和變更。
10:半導體封裝
50:介電封裝(DE)結構
100:第一晶粒
130:第一密封環
200:第二晶粒
200’:第二晶粒
200”:第二晶粒
230:第二密封環
400:封裝密封環

Claims (10)

  1. 一種半導體封裝，該半導體封裝包括：一第一晶粒；一第二晶粒，其於一垂直方向堆疊在該第一晶粒上；介電封裝(DE)結構，其在垂直於該垂直方向的一橫向方向上圍繞該第一晶粒和該第二晶粒的側表面；以及一封裝密封環，其延伸穿過該DE結構並且在該橫向方向上圍繞該第二晶粒和該第一晶粒的至少一部分。
  2. 如請求項1所述的半導體封裝，該半導體封裝更包含一接合結構，其將該第一晶粒接合至該第二晶粒，其中該封裝密封環延伸穿過該接合結構以密封該接合結構的至少一部分。
  3. 如請求項2所述的半導體封裝，其中：該第一晶粒與該第二晶粒為面對面接合；該第一晶粒包括一第一半導體基板、一第一介電結構，其設置在該第一半導體基板上、一第一金屬互連結構，其設置在該第一介電結構中，以及一第一密封環，其設置在該第一介電結構中並在該橫向方向圍繞該第一金屬互連結構；以及該封裝密封環在該橫向方向上圍繞該第一金屬互連結構並在該縱向方向上貫穿該第一半導體基板。
  4. 如請求項3所述的半導體封裝，其中： 該DE結構的一部分係設置在該封裝密封環和該第一介電結構之間；以及該DE結構的一部分係設置在該封裝密封環和該第二晶粒之間。
  5. 一種半導體封裝，該半導體封裝包括：一第一晶粒；一第二晶粒，其於一垂直方向堆疊在該第一晶粒上；一介電封裝(DE)結構，其在垂直於該垂直方向的一橫向方向上圍繞該第一晶粒和該第二晶粒的側表面；以及一封裝密封環，其延伸穿過該第一晶粒進入該DE結構，並在該橫向方向上圍繞該第二晶粒。
  6. 如請求項5所述的半導體封裝，該半導體封裝更包含：一接合結構，該接合結構將該第一晶粒的一上表面接合到該第二晶粒的一下表面；其中該封裝密封環延伸穿過該接合結構。
  7. 如請求項6所述的半導體封裝，其中：該第一晶粒和該第二晶粒為背對面接合；該第一晶粒包含一第一半導體基板、一第一介電結構，其設置在該第一半導體基板上、一第一金屬互連結構，其設置在該第一介電結構中，以及一第一密封環，其設置在該第一介電結構中並在該橫向方向上圍繞第一金屬互連結構；以及該封裝密封環於該橫向方向圍繞該第一金屬互連結構並延伸穿過該第一半導體基板。
  8. 一種半導體封裝，該半導體封裝包括：一第一晶粒，其包括一第一半導體基板、一第一介電結構，其設置在該第一半導體基板上、一第一金屬互連結構，其設置在該第一介電結構中，以及一第一密封環，其設置在該第一介電結構中並在一橫向方向上圍繞該第一金屬互連結構；一第二晶粒在垂直於該橫向方向的一垂直方向堆疊在該第一晶粒上；一接合結構，將該第一晶粒接合至該第二晶粒；一介電封裝(DE)結構在垂直於該垂直方向的該橫向方向上圍繞該第一晶粒和該第二晶粒的側表面；以及一封裝密封環，其延伸穿過該DE結構和該接合結構，在該橫向方向上圍繞該第二晶粒，並在該橫向方向上與該第一密封環重疊。
  9. 如請求項8所述的半導體封裝，其中：該第一晶粒和該第二晶粒為面對面接合；該第二晶粒包括一第二密封環；該半導體封裝更包括一重分布層，其設置在該第二晶粒上並包括一第三密封環；以及該包裝密封環從該第一密封環延伸到該第三密封環。
  10. 如請求項8所述的半導體封裝，其中：該第一晶粒和該第二晶粒為背對面接合；以及 該封裝密封環貫穿該第一半導體基板並透過該第一半導體基板的一部分與該第一密封環隔開。
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