KR20150113362A - 얇은 두께의 적층 패키지 - Google Patents

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Abstract

상호 반대되는 표면들에 각각 제1회로 패턴부 및 제2회로 패턴부가 위치하는 기판 바디(body)층을 관통하여 제1회로 패턴부에 연결되는 제1범프(bump)가 표면에 형성된 제1반도체 칩; 및 제1반도체 칩 상에 위치하고 제1반도체 칩의 측면 외측을 지나 제2회로 패턴부에 연결되는 제2범프가 표면에 형성된 제2반도체 칩을 포함하는 적층 패키지를 제시한다.

Description

얇은 두께의 적층 패키지{Thin stack package}
본 출원은 패키지 기술에 관한 것으로서, 특히 얇은 두께의 적층 패키지에 관한 것이다.
전자 기기들에 요구되는 반도체 소자는 다양한 전자 회로 요소들을 포함할 수 있으며, 이러한 전자 회로 요소들은 반도체 칩(chip) 또는 다이(die)로 불리는 반도체 기판에 집적될 수 있다. 반도체 소자는 메모리 반도체 칩 또한 칩 패키지(package) 형태로서, 컴퓨터(computer)나 모바일(mobile) 기기 또는 데이터 스토리지(data storage)와 같은 전자 제품에 채용될 수 있다.
스마트 폰(smart phone)과 같은 전자 제품의 경량 및 소형화에 따라 반도체 소자의 패키지 또한 얇은 두께 및 작은 크기의 제품이 요구되고 있다. 또한, 단일 패키지 제품에 고용량 또는 다기능을 요구하고 있어, 다층으로 반도체 칩(chip) 또는 집적회로 칩들을 적층한 적층 패키지 형태를 보다 얇고 작은 크기로 구현하고자 노력하고 있다. 예컨대, 보다 얇은 두께로 패키지를 구현하기 위해서, 반도체 칩의 두께를 보다 얇은 두께로 도입하고자 노력하고 있다. 또한, 와이어 본딩(wire bonding) 구조를 다른 연결 방식으로 대체하여 보호층의 두께를 감소시키고자 노력하고 있다.
본 출원이 해결하고자 하는 과제는, 적어도 2개 이상의 반도체 칩들을 패키지 기판에 적층한 구조에서 전체 두께를 보다 얇게 구현할 수 있는 적층 패키지를 제시하는 것이다.
본 출원의 일 관점은, 제1회로 패턴부 및 다른 높이의 제2회로 패턴부를 포함하는 기판; 상기 제1회로 패턴부에 연결되는 제1범프(bump)가 표면에 형성된 제1반도체 칩; 및 상기 제1반도체 칩 상에 위치하고 상기 제1반도체 칩의 측면 외측을 지나 상기 제2회로 패턴부에 연결되는 제2범프가 표면에 형성된 제2반도체 칩을 포함하는 적층 패키지를 제시한다.
본 출원의 다른 일 관점은, 상호 반대되는 표면들에 각각 제1회로 패턴부 및 제2회로 패턴부가 위치하는 기판 바디(body)층; 상기 기판 바디 층을 관통하여 상기 제1회로 패턴부에 연결되는 제1범프(bump)가 표면에 형성된 제1반도체 칩; 및 상기 제1반도체 칩 상에 위치하고 상기 제1반도체 칩의 측면 외측을 지나 상기 제2회로 패턴부에 연결되는 제2범프가 표면에 형성된 제2반도체 칩을 포함하는 적층 패키지를 제시한다.
본 출원의 다른 일 관점은, 제1범프(bump)가 표면에 위치하는 제1반도체 칩; 상기 제1반도체 칩 상에 적층되고 상기 제1반도체 칩의 측면 외측을 지나는 제2범프가 표면에 위치하는 제2반도체 칩; 상기 제1 및 제2범프들에 각각 연결되는 제1회로 패턴부 및 제2회로 패턴부가 서로 다른 높이에 위치하는 기판; 상기 제1회로 패턴부를 덮는 제1유전층; 상기 제2회로 패턴부를 덮는 제2유전층; 및 상기 제1 및 제2반도체 칩들을 덮어 보호하는 보호층을 포함하는 적층 패키지를 제시한다.
본 출원의 예에 따르면, 적어도 2개 이상의 반도체 칩들을 패키지 기판에 적층한 구조에서 두께를 얇게 구현할 수 있는 적층 패키지를 제시할 수 있다.
도 1은 일 예에 따른 적층 패키지를 나타내 보인 평면도이다.
도 2 및 도 3은 도 1의 X-X' 절단선을 따르는 적층 패키지의 단면 형상을 보여주는 도면들이다.
도 4는 일 예에 따른 패키지 기판의 단면 형상을 보여주는 도면이다.
도 5 및 도 6은 일 예에 따른 반도체 칩들을 보여주는 도면들이다.
도 7은 일 예에 따른 반도체 칩들이 적층된 형상을 보여주는 도면이다.
도 8 및 도 9는 일 예에 따른 반도체 칩에 접착층이 부착된 형상을 보여주는 도면들이다.
도 10은 일 예에 따른 패키지 기판에 구비된 오프닝(opening)부의 형상을 보여주는 평면도이다.
도 11은 일 예에 따른 패키지 기판에 구비된 오프닝(opening)부의 형상을 보여주는 평면도이다.
도 12은 도 11의 X2-X2' 절단선을 따르는 패키지 기판의 단면 형상을 보여주는 도면이다.
도 13은 도 11의 X2-X2' 절단선을 따르는 적층 패키지의 단면 형상을 보여주는 도면이다.
도 14는 도 1의 X-X' 절단선을 따르는 적층 패키지의 단면 형상의 다른 일 예에 따른 적층 패키지를 나타내 보인 단면도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", "측면" 또는 "내부"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다. "직접적으로 연결"되거나 "직접적으로 접속"되는 경우는 중간에 다른 구성 요소들이 존재하지 않은 것으로 해석될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들에서도 마찬가지의 해석이 적용될 수 있다. 반도체 칩은 전자 회로가 집적된 반도체 기판이 칩(chip) 형태로 절단 가공된 형태를 의미할 수 있다. 반도체 기판 또는 반도체 칩은 DRAM이나 SRAM, FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나 반도체 기판이거나 논리 집적회로가 집적된 로직(logic) 칩을 의미할 수 있다.
도 1 내지 도 2는 일 예에 따른 적층 패키지를 보여주는 도면들이다. 도 1은 적층 패키지의 평면 형상을 보여주고, 도 2 및 도 3은 도 1의 X-X'의 절단선을 따르는 단면 형상을 보여준다.
도 1을 참조하면, 적층 패키지(10)는 패키지 기판(packaging substrate: 100)에 플립 칩(flip chip) 형태로 서로 실질적으로 수직 방향으로 쌓여있는 제1반도체 칩(200) 및 제2반도체 칩(300)을 포함한다. 제1반도체 칩(200) 및 제2반도체 칩(300)이 실질적으로 수직 방향으로 상호 적층된 이중 다이 패키지(double die package) 구조가 이루어질 수 있다. 제1반도체 칩(200)과 패키지 기판(100)과의 전기적 연결 구조를 구현하기 위해서, 제1반도체 칩(200)의 가장자리 부분 표면에 제1범프(bump: 210)가 다수 개 배열되어 배치될 수 있다. 제2반도체 칩(300)과 패키지 기판(100)과의 전기적 연결 구조를 구현하기 위해서, 제2반도체 칩(300)의 가장자리 부분 표면에 제2범프(310)가 다수 개 배열되어 배치될 수 있다. 제2반도체 칩(300) 상에는 다른 반도체 칩(도시되지 않음)이 더 적층될 수도 있다.
제1반도체 칩(200)을 가로질러 크로스(cross)되도록 제2반도체 칩(300)이 제1반도체 칩(200) 상에 배치될 수 있다. 제1 및 제2반도체 칩들(200, 300)은 도 1에 제시된 바와 같이, 실질적으로 직사각형 또는 장방형 칩 형상을 가지며 상호 간에 실질적으로 수직하게 교차하도록 배치될 수 있다. 이때, 제1범프(210)는 제1반도체 칩(200)의 상호 마주보는 두 가장자리 부분의 표면에 배열되도록 배치될 수 있다. 또한, 제2범프(310)는 제2반도체 칩(300)의 상호 마주보는 두 가장자리 부분의 표면에 배열되도록 배치될 수 있다. 제1범프(210)나 제2범프(310)가 배치된 가장자리 부분은 제1 및 제2반도체 칩(200, 300)이 중첩되는 부분에서 바깥에 위치하는 반도체 칩 부분일 수 있다. 이때, 제1범프(210)는 다수 개가 나란히 배열될 수 있으며, 제2범프(310)는 제1범프(210)들이 배열된 방향과 실질적으로 수직한 방향으로 나란히 다수 개가 배열될 수 있다. 제1범프(210)는 제1반도체 칩(200)의 상호 마주보는 두 가장자리 부분들 중 어느 한 부분에만 배열되도록 배치될 수 있다. 또한, 제2범프(310)는 제2반도체 칩(300)의 상호 마주보는 두 가장자리 부분들 중 어느 한 부분에만 배열되도록 배치될 수 있다.
도 1에서 제1 및 제2반도체 칩들(200, 300)은 상호 간에 수직하게 교차되게 배치된 형상으로 묘사될 수 있지만, 또한, 제1 및 제2반도체 칩들(200, 300)은 상호 간에 계단 형상을 이루며 적층된 형상으로 묘사될 수도 있다. 제1반도체 칩(200)의 가장자리 부분 일부가 제2반도체 칩(300)의 외측 바깥으로 노출되도록 제2반도체 칩(300)이 제1반도체 칩(200) 상에 배치되어 이 부분에 계단 형상이 이루어질 수 있다. 도 1에 제시된 제1반도체 칩(200) 상의 제2반도체 칩(300)이 시계 방향으로 90도 회전하여 제1반도체 칩(200) 상에 제2반도체 칩(300)이 나란히 배치되고, 제2반도체 칩 외측으로 제1반도체 칩의 가장자리 부분이 노출되도록 제2반도체 칩이 배치될 경우, 제1 및 제2반도체 칩들을 상호 간에 계단 형상을 이룰 수 있다.
도 2를 도 1과 함께 참조하면, 제 1 및 제 2 반도체 칩들(200, 300)은 패키지 기판(100) 상에 적층된다. 패키지 기판(100)은 제 1 회로 패턴부(150) 및 제 2 회로 패턴부(130)를 갖출 수 있다. 제 1 반도체 칩(200)의 제 1 범프(210)는 제 1 회로 패턴부(150)와 접속 연결될 수 있으며, 제 2 반도체 칩(300)의 제 2 범프(31)는 제 2 회로 패턴부(130)와 접속 연결될 수 있다.
패키지 기판(100)은 유전 물질의 층으로 이루어진 기판 바디(body)층(110)을 구비할 수 있으며, 제1 및 제2회로 패턴부들(150, 130)은 기판 바디층(110) 상에 구리(Cu)와 같은 금속층 또는 다른 도전 물질의 도전층을 포함하여 형성될 수 있다. 제1 및 제2회로 패턴부들(150, 130)은 반도체 칩들(200, 300)을, 도시되지는 않았으나 외부의 다른 제품이나 모듈 기판(module substrate)과 전기적 또는 신호적으로 연결시키는 회로 배선을 이루는 패턴들일 수 있다. 기판 바디층(110)은 유전 물질의 코어(core)층을 포함하거나 또는 다층 배선 기판 구조의 프리프레그(prepreg)층일 수 있다. 코어층의 양면에 제1 및 제2회로 패턴부들(150, 130)이 구비된 2층 배선 구조로 패키지 기판(100)이 구비될 수 있다. 또는, 기판 바디층(110)을 이루는 프리프레그층의 양면에 제1 및 제2회로 패턴부들(150, 130)이 구비되고, 기판 바디층(110) 내에 또 다른 제3의 회로 패턴부(도시되지 않음)이 단층 또는 다층으로 구비될 수도 있다.
기판 바디층(110)에 형성된 제1 및 제2회로 패턴부들(150, 130)은 상호 간에 서로 다른 높이에 위치하여 상호 간에 단차를 가질 수 있어 상대적으로 높거나 낮은 위치에 위치할 수 있다. 제 1 및 제 2 회로 패턴부들(150, 130)은 기판 바디층(110)을 중심으로 서로 다른 면에 배치되어 있을 수 있거나 또는 기판 바디층(110) 내에서 서로 다른 층 높이를 가지며 각각 구비될 수도 있다.
제1 및 제2회로 패턴부들(150, 130)은 기판 바디층(110)에 단차를 제공하는 형상을 구현하고, 이러한 형상들 중 상대적으로 높은 위치나 상대적으로 낮은 위치에 각각 위치하도록 배치될 수 있다. 예컨대, 기판 바디층(110)의 일 표면에 제1회로 패턴부(150)들이 위치하도록 배치하고, 일 표면에 반대되는 반대 표면에 제2회로 패턴부(130)들이 위치하도록 배치하여, 기판 바디층(110)의 두께만큼의 단차가 제1 및 제2회로 패턴부들(150, 130) 사이에 구현되도록 할 수 있다. 이때, 제2회로 패턴부(130)들은 제1반도체 칩(200)에 대향되는 기판 바디층(110)의 상면에 위치하도록 배치되고, 제1회로 패턴부(150)는 기판 바디층(110)의 하면에 위치하도록 배치될 수 있다.
도 2에서 기판 바디층(110)의 상호 반대되는 상면 및 하면의 두 표면들에 각각 제2회로 패턴부(130)들 및 제1회로 패턴부(150)들을 구비한 경우를 묘사하고 있지만, 도시되지는 않았으나 기판 바디층의 어느 한 표면에 계단 형상의 단차 구조를 구비하고 이러한 단차 구조의 서로 다른 높이의 두 부분에 각각 제1 및 제2회로 패턴부들이 위치하도록 하여 제1 및 제2회로 패턴부들이 상호 간에 서로 다른 높이 위치를 가질 수 있도록 할 수도 있다.
도 2를 다시 참조하면, 패키지 기판(100)의 제1회로 패턴부(150)에 제1반도체 칩(200)의 제1범프(210)가 연결되도록, 기판 바디층(110)을 관통하는 관통 제1오프닝(opening)부(142)가 구비될 수 있다. 제1오프닝부(142)는 제1회로 패턴부(150)의 일부 표면을 노출하도록 기판 바디층(110)을 관통하는 관통홀(through hole) 형상을 가지도록 형성될 수 있다. 제1범프(210)가 제1오프닝부(142)에 삽입되도록 제1반도체 칩(200)이 패키지 기판(100) 상에 배치되고, 삽입된 제1범프(210)의 끝단부와 제1오프닝부(142)에 노출된 제1회로 패턴부(150) 부분이 제1도전 접착층(211)을 개재하여 상호 연결될 수 있다. 제1도전 접착층(211)은 솔더(solder)를 포함하는 도전층일 수 있다.
도 2와 함께 도 3을 참조하면, 패키지 기판(100)은 기판 바디층(110)의 표면 및 제1회로 패턴부(150)의 일부 표면을 덮고, 제1회로 패턴부(150)의 다른 일부 표면을 외부 접속 단자(600)가 연결될 접속 부분으로 노출하는 접속창(161)을 가지는 제1유전층(160)을 더 구비할 수 있다. 제1유전층(160)은 패키지 기판(100)을 이루는 유전 물질의 층으로 도입될 수 있다. 경우에 따라, 제1유전층(160)은 솔더 레지스트(solder resist) 물질의 층을 포함할 수 있다. 외부 접속 단자(600)는 외부 제품이나 모듈 기판과의 전기적 및 기계적 연결을 위해 솔더볼(solder ball) 형태와 같은 연결 부재로 도입될 수 있다.
제1유전층(160)에 반대측의 기판 바디층(110) 표면을 덮고 제2회로 패턴부(130)의 일부를 덮고, 제2범프(310)에 중첩되게 정렬되는 제2회로 패턴부(130)의 다른 일부를 노출하는 제2오프닝부(143)를 가지는 제2유전층(140)이 더 구비될 수 있다. 제2유전층(140)은 패키지 기판(100)을 이루는 유전 물질의 층으로 도입될 수 있다. 경우에 따라, 제2유전층(140)은 솔더 레지스트(solder resist) 물질의 층을 포함할 수 있다. 제2범프(310)의 끝단부는 제2오프닝부(143)에 노출된 제2회로 패턴부(130) 표면 부분과 제2도전 접착층(311)을 개재하여 상호 연결될 수 있다. 제2도전 접착층(311)은 솔더를 포함하는 도전층일 수 있다. 제2유전층(140)을 관통하여 제1오프닝부(142)를 노출하는 별도의 제3의 오프닝부(145)가 형성될 수 있다. 제3오프닝부(145)는 제1오프닝부(142)에 정렬되도록 제2유전층(140)을 관통하여 형성될 수 있다. 제3오프닝부(145)와 제1오프닝부(142)는 상호 연결되어 제1범프(210)가 삽입되는 통로를 제공할 수 있다. 제2범프(310)가 제1반도체 칩(200)의 측면 외측을 지나 제2회로 패턴부(130)에 연결되도록 제2반도체 칩(300)이 제1반도체 칩(200) 상에 겹쳐지게 배치된다.
제1회로 패턴부(150) 및 제2회로 패턴부(130)를 상호 전기적으로 연결하는 도전 비아(conductive via: 113)가 기판 바디층(110)을 관통하도록 구비될 수 있다. 도전 비아(113)에 의해 제2회로 패턴부(130)에 접속된 제2범프(310)가 외부 접속 단자(도 3의 600)에 전기적으로 연결될 수 있다. 제1 및 제2반도체 칩들(200, 300)을 덮어 보호하는 보호층(도 3의 500)이 패키지 기판(100) 상에 구비될 수 있다. 보호층(500)은 에폭시몰딩재(EMC)를 몰딩(molding)하여 구비될 수 있다. 또는 보호층(500)은 유전층 또는 유전 필름(film) 형태로 도입되어 반도체 칩들(200, 300)을 함침하도록 패키지 기판(100)과 합지될 수 있다. 이러한 경우 패키지(10)는 임베디드(embedded) 패키지 형상을 가질 수 있다.
패키지 기판(100)과 제1반도체 칩(200)을 상호 접착하는 제1접착층(420)이 제1반도체 칩(200)과 제2유전층(140)과 사이 계면에 구비될 수 있다. 제1반도체 칩(200)과 제2반도체 칩(300)을 상호 접착하는 제2접착층(430)이 칩들(200, 300) 사이 계면에 구비될 수 있다. 제1접착층(420)과 제2접착층(430)은 절연성 접착제를 포함하는 층일 수 있다. 패키지 기판(100)과 제1반도체 칩(200) 사이 계면의 제1접착층(420)과, 반도체 칩들(200, 300) 사이의 제2접착층(430)은 반도체 칩(200, 300)의 워페이지(warpage) 현상에 따른 불량을 억제하거나 방지하는 작용을 유도할 수 있다.
얇은 패키지(10)를 구현하기 위해서 반도체 칩들(200, 300)의 두께는 매우 얇아질 수 있다. 열 공정에서 인가되는 열에 의해 패시베이션(passivation)층이나 패키지 기판(100)을 이루는 유전 물질의 층들에 열적 스트레스에 의한 인장력을 유발될 수 있으며, 이러한 인장력에 의해서 칩들(200, 300)이 말리는 워페이지 현상이 극심해질 수 있어, 범프(210, 310)와 회로 패턴부들(150, 130) 사이에 체결 구조가 이루어지지 않고 벌어지는 체결 불량 현상이 유발될 수 있다. 범프(210, 310)와 회로 패턴부들(150, 130) 사이에 위치하는 제1 또는 제2도전 접착층(211, 311)의 솔더층이 리플로우(reflow)될 때, 범프(120, 130)와 회로 패턴부들(150, 103)들이 이격되어 솔더층에 의해 체결되지 못하는 불량, 예컨대 솔더층 젖음성 불량(non-wet)이 유발될 수 있다. 접착층들(420, 430)은 칩(200, 300)이 워페이지 현상으로 말리지 않도록 잡아주는 역할을 할 수 있어, 체결 불량 문제가 유발되는 것을 유효하게 억제할 수 있다. 이에 따라, 칩들(200, 300)이 보다 얇은 두께를 가질 수 있어, 패키지(10)의 전체 두께를 보다 얇게 구현할 수 있다.
도 4는 일 예에 따른 패키지 기판(100)의 단면 형상을 보여주는 도면이다. 도 4를 참조하면, 본 출원의 패키지 기판(100)은 제1회로 패턴부(150)와 제2회로 패턴부(130)가 서로 다른 높이 위치를 가지도록, 기판 바디층(110)의 상면 및 하면에 각각 제2회로 패턴부(130) 및 제1회로 패턴부(150)를 구비한다. 제1회로 패턴부(150)에 도 2에 제시된 바와 같이 제1범프(210)가 연결되기 위해서, 제1회로 패턴부(150)의 일부 표면을 노출하는 제1오프닝부(142)가 기판 바디층(110)을 관통하고 기판 바디층(110) 상에 도입된 제2유전층(140)을 관통하도록 연장되도록 구비될 수 있다. 이때, 제1오프닝부(142)의 깊이(D)는 제1오프닝부(142)에 삽입될 제1범프(도 2의 210)의 길이를 고려하여 설정될 수 있으며, 실질적으로 제1오프닝부(142)는 제1범프(210)의 길이만큼 깊이를 가지도록 형성될 수 있다. 제2오프닝부(143)은 제2회로 패턴부(130)의 일부를 노출하여 제2범프(도 2의 310)의 끝단부가 삽입될 수 있도록 구비되며, 제2오프닝부(143)와 제1오프닝부(142)는 동일한 방향으로 열린 입구를 가지도록 구비될 수 있다. 이때, 제2오프닝부(143)의 깊이는 제1오프닝부(142)의 깊이(D) 보다 얕은 깊이를 가질 수 있으며, 제1 및 제2회로 패턴부들(150, 130) 사이의 높이 차이만큼의 깊이 차이를 가질 수 있다.
도 5 및 도 6은 일 예에 따른 반도체 칩들을 보여주고, 도 7은 반도체 칩들이 적층된 형상을 보여준다.
도 5를 참조하면, 제1반도체 칩(200)은 제1표면(201)에 제1범프(210)들을 구비하고, 제1범프(210)들은 제1표면(201)에 대해 실질적으로 세워진 형상을 가지도록 구비될 수 있다. 제1범프(210)들은 제1반도체 칩(200)의 상호 마주보는 양쪽 가장자리 부분에 위치하는 제1표면(201) 부분에 세워질 수 있으며, 필라(pillar) 형상을 가지게 구비될 수 있다. 제1범프(210)는 다양한 도전 물질, 예컨대, 구리, 금 또는 주석이나 이들의 합금 또는 이들의 복합층을 포함하여 형성될 수 있다. 도 5와 함께 도 2를 참조하면, 제1반도체 칩(200)의 제1표면(201)이 패키지 기판(100)에 대향되도록 패키지 기판(100) 상에 배치될 수 있으며, 제1표면(201)에 대향되는 제2표면(203) 상에 제2반도체 칩(300)이 겹쳐 배치될 수 있다. 제1반도체 칩(200)의 제1표면(201)은 도시되지는 않았으나 트랜지스터 등과 같은 회로 소자들이 집적된 활성층(active layer)가 위치하는 표면일 수 있다.
도 6을 참조하면, 제2반도체 칩(300)은 제3표면(301)에 제2범프(310)들을 구비하고, 제2범프(310)들은 제3표면(301)에 대해 실질적으로 세워진 형상을 가지도록 구비될 수 있다. 제2범프(310)들은 제2반도체 칩(300)의 상호 마주보는 양쪽 가장자리 부분에 위치하는 제3표면(301) 부분에 세워질 수 있으며, 필라(pillar) 형상을 가지게 구비될 수 있다. 제2범프(310)는 다양한 도전 물질, 예컨대, 구리, 금 또는 주석이나 이들의 합금 또는 이들의 복합층을 포함하여 형성될 수 있다. 제2범프(310)는 도 2에 제시된 바와 같이, 제1반도체 칩(200) 상에 제2반도체 칩(300)이 겹쳐지게 배치될 때, 제1반도체 칩(200)의 측면 외측 부분을 지나 제2회로 패턴부(130)에 체결되도록 도입될 수 있다.
제2범프(310)는 제2회로 패턴부(130)에 접촉할 정도로 긴 길이(L2)를 가지므로, 적어도 제1반도체 칩(200)의 두께(도 5의 T1)보다 더 큰 수치 값의 길이를 가진다. 제2반도체 칩(300)은 제1반도체 칩(200)의 두께(T1)과 실질적으로 동일한 두께(T2)를 가지는 칩일 수 있으며, 실질적으로 제1반도체 칩(200)과 동일한 형상을 가지는 칩일 수 있다. 또한, 제2범프(310)는 제1범프(210)와 동일한 형상을 가지거나 동일한 길이를 가질 수 있다. 도 2에 제시된 바와 같이 제2반도체 칩(300)의 제3표면(301)이 패키지 기판(100)에 대향되도록 패키지 기판(100) 상에 배치될 수 있으며, 제3표면(301)에 대향되는 제4표면(303)은 도 3에 제시된 바와 같이 보호층(500)에 접촉하도록 제2반도체 칩(300)이 위치할 수 있다.
도 7을 도 2와 함께 참조하면, 제1반도체 칩(200) 상에 제2반도체 칩(300)이 겹쳐지게 적층된다. 이때, 제1범프(210)와 제2범프(310)가 동일한 방향, 예컨대, 패키지 기판(100)에 대향되는 방향으로 향하도록, 제1 및 제2반도체 칩들(200, 300)이 상호 적층된다. 제2반도체 칩(300)은 제1반도체 칩(200)에 실질적으로 수직하게 교차되어, 제2반도체 칩(300)이 제1반도체 칩(200)을 가로질러 크로스(cross)되게 배치될 수 있다. 이를 위해 제1 및 제2반도체 칩(200, 300)은 가로와 세로의 길이가 다른 직사각형 형상 또는 장방형 형상을 가질 수 있다.
도 8 및 도 9는 일 예에 따른 반도체 칩에 접착층이 부착된 형상을 보여준다.
도 8을 도 2와 함께 참조하면, 패키지 기판(100)과 제1반도체 칩(200)의 계면에 제1접착층(420) 도입되어 워페이지 현상을 억제할 수 있다. 제1접착층(420)은 절연성 접착제를 포함하는 층으로 도입될 수 있으며, 제1표면(201)에 부착된 형상으로 도입될 수 있다. 제1접착층(420)은 제1범프(210)가 형성된 부분을 제외한 나머지 제1표면(201), 예컨대, 양쪽 가장자리 부분에 각각 위치한 제1범프(210)들의 열들의 사이에 위치하는 제1표면(201) 부분을 덮도록 도입될 수 있다.
도 9를 도 2와 함께 참조하면, 제1반도체 칩(200)과 제2반도체 칩(300)의 계면에 제2접착층(430) 도입되어 워페이지 현상을 억제할 수 있다. 제2접착층(430)은 절연성 접착제를 포함하는 층으로 도입될 수 있으며, 제3표면(301)에 부착된 형상으로 도입될 수 있다. 제2접착층(430)은 제2범프(310)가 형성된 부분을 제외한 나머지 제3표면(301), 예컨대, 양쪽 가장자리 부분에 각각 위치한 제2범프(310)들의 열들의 사이에 위치하는 제3표면(301) 부분을 덮도록 도입될 수 있다.
도 10 은 일 예에 따른 패키지 기판에 구비된 오프닝부의 형상을 보여준다.
도 10을 도 2 및 도 4와 함께 참조하면, 제2범프(310)가 접속할 제2회로 패턴부(130)를 노출하는 제2오프닝부(143)는, 상호 격리되어 이격되게 배열되도록 배치된 다수의 제2회로 패턴부(130)들을 함께 노출하는 슬릿(slit) 형상을 가지도록 제2유전층(140)에 형성될 수 있다. 제1범프(210)가 접속할 제1회로 패턴부(150)를 노출하는 제1오프닝부(142) 및 이에 정렬된 제3오프닝부(145)는 각각의 제1회로 패턴부(150)들을 개별적으로 노출하여 제1범프(210)들이 개별적으로 각각 삽입될 관통홀 형상을 가질 수 있다. 관통홀 형상들은 제1범프(210)들에 중첩될 위치에 나란히 배열되게 도입될 수 있다. 제2오프닝부 및 제3오프닝부(143 + 145) 또한 제1오프닝부(142)와 같이 개별 관통홀 형상으로 형성될 수도 있으나, 본딩 패드(bonding pad)일 수 있는 제2회로 패턴부(130)들을 다수 개 한번에 함께 노출하는 슬릿 형상으로 제2오프닝부 및 제3오프닝부(143 +145)를 형성함으로써, 다수 개가 나란히 배열된 제2범프(310)들이 제2오프닝부 및 제3오프닝부(143 + 145)에 삽입될 때 여유 마진(margin)을 보다 넓게 확보할 수 있다.
상술한 바와 같은 본 출원의 적층 패키지(10)는 두 개 또는 그 이상의 반도체 칩들(200, 300)을 수직 방향으로 적층하고, 기판(100)과 반도체 칩(200, 300) 간의 전기적 접속을 플립 칩(flip chip) 기술에서와 같이 범프들(210, 310)을 통해 구현할 수 있다. 범프들(210, 310)을 이용한 체결 구조를 도입하여 와이어 본딩(wire bonding) 구조를 배제할 수 있어, 칩들(200, 300)을 덮어 보호하는 보호층(도 3의 500)의 두께를 보다 낮게 유도할 수 있으므로, 전체 패키지(10)의 두께를 얇게 구현할 수 있다. 칩들(200, 300) 사이 및 칩(200)과 기판(100) 사이에 접착층(420, 430)을 도입함으로써, 칩들(200, 300)이 말리는 워페이지 현상을 억제 또는 방지할 수 있다. 이에 따라, 칩들(200, 300)의 두께를 보다 더 얇게 도입할 수 있어, 전체 패키지(10) 두께를 보다 얇게 구현할 수 있다.
도 11은 다른 일 예에 따른 패키지 기판에 구비된 오프닝(opening)부의 형상을 보여주는 평면도이다. 도 12은 도 11의 X2-X2' 절단선을 따르는 패키지 기판의 단면 형상을 보여주는 도면이다. 도 13은 도 11의 X2-X2' 절단선을 따르는 적층 패키지의 단면 형상을 보여주는 도면이다.
도 11 및 도 12를 참조하면, 패키지 기판(1100)은 도 13에 제시된 바와 같이 플립 칩 형태로 서로 실질적으로 수직 방향으로 제1반도체 칩(1200) 및 제2반도체 칩(1300)이 적층되어 적층 패키지(15)가 구비되도록 준비될 수 있다. 제1반도체 칩(1200)과 패키지 기판(1100)과의 전기적 연결 구조를 구현하기 위해서, 제1반도체 칩(1200)의 가장자리 부분 표면에 제1범프(1210)가 다수 개 배열되어 배치될 수 있다. 제2반도체 칩(1300)과 패키지 기판(1100)과의 전기적 연결 구조를 구현하기 위해서, 제2반도체 칩(1300)의 가장자리 부분 표면에 제2범프(1310)가 다수 개 배열되어 배치될 수 있다. 제2반도체 칩(1300) 상에는 다른 반도체 칩(도시되지 않음)이 더 적층될 수도 있다.
패키지 기판(1100)은 제2범프(1310)가 접속할 제2회로 패턴부(1130)를 노출하는 제2오프닝부(1143)가, 상호 격리되어 이격되게 배열되도록 배치된 다수의 제2회로 패턴부(1130)들을 함께 노출하는 슬릿(slit) 형상을 가지도록 제2유전층(1140)에 구비할 수 있다. 제1범프(1210)가 접속할 제1회로 패턴부(1150)를 노출하는 제1오프닝부 및 제3오프닝부(1142+1145)는 상호 격리되어 이격되게 배열되도록 배치된 다수의 제1회로 패턴부(1150)들을 함께 노출하는 슬릿 형상을 가지도록 기판 바디층(1110) 및 제2유전층(1140)을 함께 관통하는 형상으로 형성될 수 있다. 제1오프닝부 및 제3오프닝부(1142+1145)가 본딩 패드일 수 있는 제1회로 패턴부(1150)들을 다수 개 한번에 함께 노출하는 슬릿 형상을 가지므로, 다수 개가 나란히 배열된 제1범프(1210)들이 제1오프닝부 및 제3오프닝부(1142+1145)에 삽입될 때 여유 마진을 보다 넓게 확보할 수 있다.
제1범프(1210)의 끝단부와 제1오프닝부(1142)에 노출된 제1회로 패턴부(1150) 부분이 제1도전 접착층(1211)을 개재하여 상호 연결될 수 있다. 제1유전층(1160)은 제1회로 패턴부(1150)의 일부 표면을 덮고, 제1회로 패턴부(1150)의 다른 일부 표면을 외부 접속 단자(1600)가 연결될 접속 부분으로 노출하는 접속창(1161)을 가지며 구비될 수 있다. 제2범프(1310)의 끝단부는 제2오프닝부(1143)에 노출된 제2회로 패턴부(1130) 표면 부분과 제2도전 접착층(1311)을 개재하여 상호 연결될 수 있다. 제1회로 패턴부(1150) 및 제2회로 패턴부(1130)를 상호 전기적으로 연결하는 도전 비아(conductive via: 1113)가 기판 바디층(1110)을 관통하도록 구비될 수 있다. 도전 비아(1113)에 의해 제2회로 패턴부(1130)에 접속된 제2범프(1310)가 외부 접속 단자(1600)에 전기적으로 연결될 수 있다. 제1 및 제2반도체 칩들(1200, 1300)을 덮어 보호하는 보호층(1500)이 패키지 기판(1100) 상에 구비될 수 있다. 패키지 기판(1100)과 제1반도체 칩(1200)을 상호 접착하는 제1접착층(1420)이 제1반도체 칩(1200)과 제2유전층(1140)과 사이 계면에 구비될 수 있다. 제1반도체 칩(1200)과 제2반도체 칩(1300)을 상호 접착하는 제2접착층(1430)이 칩들(1200, 1300) 사이 계면에 구비될 수 있다.
도 14는 도 1의 X-X' 절단선을 따르는 적층 패키지의 단면 형상의 다른 일 예에 따른 적층 패키지를 나타내 보인 단면도이다.
도 14를 참조하면, 적층 패키지(19)는 패키지 기판(2100) 상에 플립 칩 형태로 서로 실질적으로 수직 방향으로 제1반도체 칩(2200) 및 제2반도체 칩(2300)이 적층되어 구비될 수 있다. 제1반도체 칩(2200)과 패키지 기판(2100)과의 전기적 연결 구조를 구현하기 위해서, 제1반도체 칩(2200)의 가장자리 부분 표면에 제1범프(2210)가 다수 개 배열되어 배치될 수 있다. 제2반도체 칩(2300)과 패키지 기판(2100)과의 전기적 연결 구조를 구현하기 위해서, 제2반도체 칩(2300)의 가장자리 부분 표면에 제2범프(2310)가 다수 개 배열되어 배치될 수 있다.
패키지 기판(2100)은 제2범프(2310)가 접속할 제2회로 패턴부(2130)를 노출하는 제2오프닝부(2143)가, 상호 격리되어 이격되게 배열되도록 배치된 다수의 제2회로 패턴부(2130)들을 함께 노출하는 슬릿(slit) 형상을 가지도록 제2유전층(2140)에 구비할 수 있다. 제1범프(2210)가 접속할 제1회로 패턴부(2150)를 노출하는 제1오프닝부 및 제3오프닝부(2142+2145)는 상호 격리되어 이격되게 배열되도록 배치된 다수의 제1회로 패턴부(2150)들을 함께 노출하는 슬릿 형상을 가지도록 기판 바디층(2110) 및 제2유전층(2140)을 함께 관통하는 형상으로 형성될 수 있다. 제1오프닝부 및 제3오프닝부(2142+2145)가 본딩 패드일 수 있는 제1회로 패턴부(2150)들을 다수 개 한번에 함께 노출하는 슬릿 형상을 가지므로, 다수 개가 나란히 배열된 제1범프(2210)들이 제1오프닝부 및 제3오프닝부(2142+2145)에 삽입될 때 여유 마진을 보다 넓게 확보할 수 있다.
제1범프(2210)의 끝단부와 제1오프닝부(2142)에 노출된 제1회로 패턴부(2150) 부분이 제1도전 접착층(2211)을 개재하여 상호 연결될 수 있다. 제1유전층(2160)은 제1회로 패턴부(2150)의 일부 표면을 덮고, 제1회로 패턴부(2150)의 다른 일부 표면을 외부 접속 단자(2600)가 연결될 접속 부분으로 노출하는 접속창(2161)을 가지며 구비될 수 있다. 제2범프(2310)의 끝단부는 제2오프닝부(2143)에 노출된 제2회로 패턴부(2130) 표면 부분과 제2도전 접착층(2311)을 개재하여 상호 연결될 수 있다. 제1회로 패턴부(2150) 및 제2회로 패턴부(2130)를 상호 전기적으로 연결하는 도전 비아(conductive via: 2113)가 기판 바디층(2110)을 관통하도록 구비될 수 있다. 도전 비아(2113)에 의해 제2회로 패턴부(2130)에 접속된 제2범프(2310)가 외부 접속 단자(2600)에 전기적으로 연결될 수 있다.
제1 및 제2반도체 칩들(2200, 2300)을 덮어 보호하는 보호층(2500)이 패키지 기판(2100) 상에 구비될 수 있다. 보호층(2500)은 제2반도체 칩(2300)의 상측 표면(2309)를 노출하도록 구비될 수 있다. 보호층(2500)은 제2반도체 칩(2300)의 주변부만 둘러싸고 상측 표면(2309)은 덮지 않은 형태로 구비될 수 있다. 보호층(2500)은 제2반도체 칩(2300)의 상측 표면(2309)과 실질적으로 같은 높이 레벨(level)을 가지거나 또는 제2반도체 칩(2300)의 옆면 중 일부 만을 둘러싸는 형태를 가질 수 있다.
패키지 기판(2100)과 제1반도체 칩(2200)을 상호 접착하는 제1접착층(2420)이 제1반도체 칩(2200)과 제2유전층(2140)과 사이 계면에 구비될 수 있다. 제1반도체 칩(2200)과 제2반도체 칩(2300)을 상호 접착하는 제2접착층(2430)이 칩들(2200, 2300) 사이 계면에 구비될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판, 130, 150: 회로 패턴부,
142, 143: 오프닝부, 200, 300: 반도체 칩.

Claims (20)

  1. 제1회로 패턴부 및 다른 높이에 위치하는 제2회로 패턴부를 포함하는 기판;
    상기 제1회로 패턴부에 연결되는 제1범프(bump)가 표면에 형성된 제1반도체 칩; 및
    상기 제1반도체 칩 상에 위치하고 상기 제1반도체 칩의 측면 외측을 지나 상기 제2회로 패턴부에 연결되는 제2범프가 표면에 형성된 제2반도체 칩을 포함하는 적층 패키지.
  2. 제1항에 있어서,
    상기 기판은
    상기 제1회로 패턴부가 일 표면에 위치하고, 상기 일 표면에 반대되는 반대 표면에 상기 제2회로 패턴부가 위치하는 기판 바디(body)층을 더 포함하는 적층 패키지.
  3. 제2항에 있어서,
    상기 기판을 관통하여
    상기 제1회로 패턴부와 상기 제2회로 패턴부를 상호 전기적으로 연결하는 도전 비아(via)를 더 포함하는 적층 패키지.
  4. 제2항에 있어서,
    상기 제2회로 패턴부는
    상기 제1반도체 칩에 대향되는 상기 기판 바디층의 상기 반대 표면에 위치하는 적층 패키지.
  5. 제4항에 있어서,
    상기 기판 바디층은
    상기 제1회로 패턴부의 표면을 노출하고 상기 제1범프가 삽입되는 관통 제1오프닝(opening)부를 가지는 적층 패키지.
  6. 제5항에 있어서,
    상기 제1범프는 다수 개가 상기 제1반도체 칩에 형성되고,
    상기 관통 제1오프닝(opening)부는 상기 다수 개의 제1범프들이 나란히 삽입되는 슬릿(slit) 형상을 포함하는 적층 패키지.
  7. 제5항에 있어서,
    상기 제1범프는 다수 개가 상기 제1반도체 칩에 형성되고,
    상기 관통 제1오프닝(opening)부는 상기 다수 개의 제1범프들이 개별적으로 삽입되는 다수의 관통홀(through hole) 형상들을 포함하는 적층 패키지.
  8. 제5항에 있어서,
    상기 기판은
    상기 제1회로 패턴부를 덮고 상기 제1회로 패턴부의 일부를 외부 접속 단자가 연결될 접속 부분으로 노출하는 제1유전층을 더 포함하는 적층 패키지.
  9. 제5항에 있어서,
    상기 기판은
    상기 제2회로 패턴부를 덮고 상기 제2범프에 중첩되는 상기 제2회로 패턴부의 일부를 노출하는 제2오프닝부를 포함하는 제2유전층을 더 포함하는 적층 패키지.
  10. 제9항에 있어서,
    상기 제2유전층은
    상기 제1오프닝부에 정렬되어 노출하는 관통 제3오프닝부를 더 포함하는 적층 패키지.
  11. 제9항에 있어서,
    상기 제2범프는 다수 개가 상기 제2반도체 칩에 형성되고,
    상기 제2오프닝부는 상기 다수 개의 제2범프들이 나란히 삽입되는 슬릿(slit) 형상을 포함하는 적층 패키지.
  12. 제9항에 있어서,
    상기 기판과 상기 제1반도체 칩을 상호 접착하는 제1접착층을 더 포함하는 적층 패키지.
  13. 제1항에 있어서,
    상기 제1반도체 칩과 상기 제2반도체 칩을 상호 접착하는 제2접착층을 더 포함하는 적층 패키지.
  14. 제13항에 있어서,
    상기 제2범프는
    상기 제1반도체 칩과 상기 제2반도체 칩 및 상기 제2접착층의 적층 두께 보다 더 긴 길이를 가지는 적층 패키지.
  15. 제1항에 있어서,
    상기 제2범프는 다수 개가 상기 제2반도체 칩의 어느 한 가장자리 부분에 형성되거나 또는 상호 마주보는 두 가장자리 부분들에 형성된 적층 패키지.
  16. 제1항에 있어서,
    상기 제2범프는
    상기 제1범프와 실질적으로 동일한 길이를 가지는 적층 패키지.
  17. 제1항에 있어서,
    상기 제2반도체 칩 및 상기 제1반도체 칩을 덮어 보호하는 보호층을 더 포함하고,
    상기 보호층은 상기 제2반도체 칩의 상측 표면을 덮거나 또는 상측 표면을 노출하는 적층 패키지.
  18. 제1항에 있어서,
    상기 제2반도체 칩은 상기 제2범프가 상기 제1반도체 칩의 측면 외측을 지나도록 상기 제1반도체 칩을 크로스(cross)하여 위치하거나 또는 상기 제1반도체 칩과 계단 형상을 이루며 위치하는 적층 패키지.
  19. 상호 반대되는 표면들에 각각 제1회로 패턴부 및 제2회로 패턴부가 위치하는 기판 바디(body)층;
    상기 기판 바디층을 관통하여 상기 제1회로 패턴부에 연결되는 제1범프(bump)가 표면에 형성된 제1반도체 칩; 및
    상기 제1반도체 칩 상에 교차 적층되고 상기 제1반도체 칩의 측면 외측을 지나 상기 제2회로 패턴부에 연결되는 제2범프가 표면에 형성된 제2반도체 칩을 포함하는 적층 패키지.
  20. 제1범프(bump)가 표면에 위치하는 제1반도체 칩;
    상기 제1반도체 칩 상에 적층되고 상기 제1반도체 칩의 측면 외측을 지나는 제2범프가 표면에 위치하는 제2반도체 칩;
    상기 제1 및 제2범프들에 각각 연결되는 제1회로 패턴부 및 제2회로 패턴부가 서로 다른 높이에 위치하는 기판;
    상기 제1회로 패턴부를 덮는 제1유전층;
    상기 제2회로 패턴부를 덮는 제2유전층; 및
    상기 제1 및 제2반도체 칩들을 덮어 보호하는 보호층을 포함하는 적층 패키지.
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