KR20160039414A - 반도체 적층 패키지 - Google Patents

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Abstract

반도체 적층 패키지는, 서로 대향하도록 표면에 배치되는 CA 칩 패드 및 DQ 칩 패드를 각각 구비하는 제1 반도체 칩 및 제2 반도체 칩, 제1 반도체 칩 및 제2 반도체 칩이 측면 방향으로 이격하여 실장되는 인쇄회로기판, 제1 및 제2 반도체 칩의 CA 칩 패드 사이를 연결하는 CA 본딩 와이어를 포함한다.

Description

반도체 적층 패키지{semiconductor stack package}
본 출원은 반도체 적층 패키지에 관한 것으로서, 보다 상세하게는 한 평면상에 복수개의 칩을 나란히 적층한 반도체 적층 패키지에 관한 것이다.
전자 제품의 소형화 및 고성능화에 따라 작으면서도 많은 기능을 갖거나 용량이 큰 반도체 패키지에 대한 요구도 증대되고 있다. 이에 부응하여, 하나의 반도체 패키지 안에 여러 개의 반도체 칩을 실장하여, 다기능, 고용량의 반도체 패키지를 반드는 방법에 대해 많은 연구가 이루어지고 있다. 이러한 멀티칩 반도체 패키지는 하나의 칩에 여러가지 기능을 넣거나 용량을 증가시키는 방법에 비해 손쉽게 제조할 수 있어, 비용 및 개발 기간을 단축시킬 수 있는 장점이 있다.
멀티칩 반도체 패키지는 내부에 칩을 쌓아서 제조하기 때문에, 반도체 적층 패키지라고도 부른다. 반도체 적층 패키지는 적층 방법에 따라 수직 적층 패키지와 수평 적층 패키지로 구분할 수 있다. 수직 적층 패키지는 칩을 기판 위에 수직 방향으로 적층하고, 수평 적층 패키지는 칩을 기판의 평면 상에 옆으로 실장하여 패키징한다.
본 출원의 일 실시예는 한 평면상에 복수개의 칩을 나란히 적층한 반도체 적층 패키지를 제공한다.
본 출원의 일 측면에 따르는 반도체 적층 패키지는 제1 면과 상기 제1 면의 반대편에 제2면을 구비하는 인쇄회로기판과, 제1 면 상에 서로 이격하여 배치되는 CA 본딩 패드, 제1 DQ 본딩 패드 및 제2 DQ 본딩 패드와, CA 본딩 패드 및 제1 DQ 본딩 패드 사이에 배치되고, 제1 CA 칩 패드 및 제1 DQ 칩 패드를 구비하는 제1 반도체 칩과, 제1 DQ 본딩 패드 및 제2 DQ 본딩 패드 사이에 배치되고, 제2 CA 칩 패드 및 제2 DQ 칩 패드를 구비하는 제2 반도체 칩과 제2 면 상에 서로 이격하여 배치되는 CA 외부 접속 단자 및 DQ 외부 접속 단자를 포함하고, 제1 CA 칩 패드 및 제2 CA 칩 패드는 제1 본딩 와이어를 통해 연결되고, CA 외부 접속 단자는 CA 본딩 패드를 통해 제1 CA 칩 패드와 전기적으로 연결되고, DQ 외부 접속 단자는 제1 DQ 본딩 패드를 통해 제1 DQ 칩 패드와 전기적으로 연결되는 동시에 제2 DQ 본딩 패드를 통해 상기 제2 DQ 칩 패드와 전기적으로 연결된다.
본 출원의 다른 측면에 따르는 반도체 적층 패키지는 서로 대향하도록 표면에 배치되는 CA 칩 패드 및 DQ 칩 패드를 각각 구비하는 제1 반도체 칩 및 제2 반도체 칩과 제1 반도체 칩 및 제2 반도체 칩이 측면 방향으로 이격하여 실장되는 인쇄회로기판을 포함하며, 제1 및 제2 반도체 칩의 CA 칩 패드는 CA 본딩 와이어를 통하여 서로 연결된다.
본 출원의 또 다른 측면에 따르는 반도체 적층 패키지는 제1 면과 제1 면의 반대편에 제2 면을 구비하는 인쇄회로기판과, 제1 면 상에 서로 이격하여 배치되는 CA 본딩 패드, 제1 DQ 본딩 패드 및 제2 DQ 본딩 패드와, CA 본딩 패드 및 제1 DQ 본딩 패드 사이에 배치되고, 각각 제1 CA 칩 패드 및 제1 DQ 칩 패드를 구비하는 제1 반도체 칩들과, 제1 DQ 본딩 패드 및 제2 DQ 본딩 패드 사이에 배치되고, 각각 제2 CA 칩 패드 및 제2 DQ 칩 패드를 구비하는 제2 반도체 칩들 및 인쇄회로기판의 제2 면 상에 서로 이격하여 배치되는 CA 외부 접속 단자 및 DQ 외부 접속 단자를 포함하고, 제1 및 제2 반도체 칩들은 각각 제1 및 제2 CA 칩 패드를 노출하도록 계단형으로 적층되고, 제1 및 제2 CA 칩 패드들은 각각 서로 CA 본딩 와이어를 통해 전기적으로 연결되고, CA 외부 접속 단자는 CA 본딩 패드를 통해 제1 CA 칩 패드와 전기적으로 연결되고, DQ 외부 접속 단자는 제1 DQ 본딩 패드를 통해 제1 DQ 칩 패드들과 전기적으로 연결되는 동시에 제2 DQ 본딩 패드를 통해 제2 DQ 칩 패드들과 전기적으로 연결된다.
동일한 기능을 가진 칩 여러 개를 인쇄회로기판의 한 평면상에 옆으로 나란히 배치하는 경우, 칩과 칩 사이의 인쇄회로기판 상에는 인접한 양 칩의 칩 패드에 대응되는 본딩 패드가 배치되어야 한다. 따라서, 본딩 패드를 배치하기 위한 공간이 단일 칩만 배치되는 경우에 비해 최대 2배까지 필요하게 된다. 본 출원의 실시예에 따르면, 반도체 칩과 칩 사이의 인쇄회로기판 상에서 일부 칩 패드에 대응되는 본딩 패드가 생략될 수 있다.
본 출원의 실시예에 따르면, 반도체 적층 패키지의 CA 본딩 패드는 인쇄회로기판의 한쪽 모서리에만 배치되므로 CA 외부 단자 영역(CR;CA external terminal region)과 단일 경로로 연결될 수 있다. 따라서, 여러 개의 경로를 형성하기 위한 공간이 필요하지 않아 기판의 크기를 줄일 수 있으며, 전체 반도체 패키지의 크기를 감소시킬 수 있다.
상술한 효과는 본 출원의 다양한 실시예의 구성으로부터 도출될 수 있는 일 효과를 예시한 것으로서, 또한, 실시예의 구성으로부터 자명하게 도출될 수 있는 다른 효과를 배제하는 것은 아니다.
도 1은 일 실시예에 따른 반도체 적층 패키지의 상부면을 개략적으로 나타내는 평면도이다.
도 2는 도 1의 반도체 적층 패키지의 하부면을 개략적으로 나타내는 평면도이다.
도 3는 도 1 및 도 2에서 제시한 반도체 적층 패키지의 단면도이다.
도 4는 다른 실시예에 따른 반도체 적층 패키지를 나타내 보인 단면도이다.
도 5는 또 다른 실시예에 따른 반도체 적층 패키지를 제1 면 방향에서 바라본 평면도이다.
도 6은 도 5의 반도체 적층 패키지를 X방향으로 바라본 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부" 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
JEDEC(Joint Electron Device Engineering Council)은 전자 산업의 모든 분야를 대표하는 미국 전자 산업 협회 (Electronic Industries Alliance, EIA)의 반도체 공학 표준체이다.
JESD209A-1, JESD209-2B 등과 같이 솔리드 스테이트 메모리(Solid State Memories)에 관한 JEDEC의 표준 문서를 참조하면, 메모리를 포함하는 반도체 패키지의 외부 단자 배치(array of external terminal)에 대해 정의되어 있다. 데이터를 메모리의 특정 영역에 쓰거나 읽기 위해, 각각의 외부 단자에는 기능이 할당된다. 외부 전극 중에서, CA(command address)는 반도체 칩의 읽기/쓰기를 컨트롤하고, 어드레스를 지정하는 기능을 수행한다. DQ(data input/output)는 데이터의 입출력을 수행한다. CA 외부 단자와 DQ 외부 단자는 각각 CA 외부 단자 영역과 DQ 외부 단자 영역 내에 배치되며, 서로 혼합되어 배치되지 않는다.
도 1 내지 도 3은 일 예에 따른 반도체 적층 패키지를 보여주는 도면들이다. 도 1은 일 실시예에 따른 반도체 적층 패키지의 상부면을 개략적으로 나타내는 평면도이며, 도 2는 도 1의 반도체 적층 패키지의 하부면을 개략적으로 나타내는 평면도이다. 도 3은 도 1 및 도 2 에서 도시하는 반도체 적층 패키지의 I-I’절단선을 따르는 단면 형상을 보여준다.
도 1 내지 도 3을 참조하면, 반도체 적층 패키지(10)는 제1 면(100a) 및 제2 면(100b)을 구비하는 인쇄회로기판(100), 제1 면(100a) 상에 배치되는 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 포함한다. 제1 반도체 칩(200) 및 제2 반도체 칩(300)은 인쇄회로기판(100) 상에서 측면 방향으로 이격하여 실장된다. 인쇄회로기판(100)은 제1 면(100a) 상에 서로 이격하여 배치되는 CA 본딩 패드(111), 제1 DQ 본딩 패드(112) 및 제2 DQ 본딩 패드(113)를 구비하고, 제1 면(100a)의 반대쪽인 제2 면(100b) 상에 서로 이격하여 배치되는 CA 외부 접속 단자(121) 및 DQ 외부 접속 단자(122)를 포함한다. 제1 반도체 칩(200)은 CA 본딩 패드(111) 및 제1 DQ 본딩 패드(112) 사이에 배치되고, 제1 CA 칩 패드(210) 및 제1 DQ 칩 패드(220)를 구비한다. 제2 반도체 칩(300)은 제1 DQ 본딩 패드(112) 및 제2 DQ 본딩 패드(113) 사이에 배치되고, 제2 CA 칩 패드(310) 및 제2 DQ 칩 패드(320)를 구비한다.
인쇄회로기판에 배치되는 CA 본딩 패드는 실장되는 반도체 칩의 CA 칩 패드에 대응되며, 인쇄회로기판에 배치되는 DQ 본딩 패드는 실장되는 반도체 칩의 DQ 칩 패드에 대응된다. 하나의 패키지 안에 동일한 기능을 하는 여러 개의 반도체 칩이 실장될 경우, 같은 기능을 하는 칩 패드는 동일한 본딩 패드에 동시에 연결될 수 있다.
제1 CA 칩 패드(210)는 제1 반도체 칩(200) 상에서 CA 본딩 패드(111)와 가깝게 배치되며, 제1 DQ 칩 패드(220)는 제1 CA 칩 패드(210)와 대향하도록 배치된다. 제1 CA 칩 패드(210)는 제1 반도체 칩(200) 상에서 CA 본딩 패드(111)와 가장 가까운 모서리를 따라 열을 지어 배치될 수 있다. 제1 CA 칩 패드(210)는 제1 본딩 와이어(411)을 통해 제2 반도체 칩(300) 상에 배치되는 제2 CA 칩 패드(310)와 전기적으로 연결된다. 동시에, 제1 CA 칩 패드(210)와 CA 본딩 패드(111)는 제2 본딩 와이어(412)를 통해 전기적으로 연결된다. 제1 DQ 칩 패드(220)는 제3 본딩 와이어(413)를 통해 제1 DQ 본딩 패드(112)와 전기적으로 연결된다. 제1 CA 칩 패드(210)는 제1 반도체 칩(200) 상에서 CA 본딩 패드(111)와 인접한 외곽부에 배치되고, 제1 DQ 칩 패드(220)는 제1 반도체 칩(200) 상에서 제1 DQ 본딩 패드(112)와 인접한 외곽부에 배치될 수 있다.
제2 CA 칩 패드(310)는 제2 반도체 칩(300) 상에서 제1 DQ 본딩 패드(112)와 가깝게 배치되며, 제2 DQ 칩 패드(320)는 제2 CA 칩 패드(310)와 대향하도록 배치된다. 제2 CA 칩 패드(310)는 제2 반도체 칩(300) 상에서 제1 DQ 본딩 패드(112)와 가장 가까운 모서리를 따라 열을 지어 배치될 수 있다. 제2 CA 칩 패드(310)는 전술한 바와 같이, 제1 CA 칩 패드(210)와 전기적으로 연결된다. 제2 DQ 칩 패드(320)는 제4 본딩 와이어(414)를 통해 제2 DQ 본딩 패드(113)와 전기적으로 연결된다. 제2 CA 칩 패드(310)는 제2 반도체 칩(300) 상에서 제1 DQ 본딩 패드(112)와 인접한 외곽부에 배치되고, 제2 DQ 칩 패드(320)는 제2 반도체 칩(300) 상에서 제2 DQ 본딩 패드(113)와 인접한 외곽부에 배치될 수 있다.
인쇄회로기판(100)의 CA 본딩 패드(111), 제1 DQ 본딩 패드(112) 및 제2 DQ 본딩 패드(113)는 각각 열을 지어 배치될 수 있다. CA 본딩 패드(111)는 제1 CA 칩 패드(210)를 따라서 열을 지어 배치될 수 있고, 제1 DQ 본딩 패드(112)는 제1 DQ 칩 패드(220)를 따라서 열을 지어 배치될 수 있으며, 제2 DQ 본딩 패드(113)는 제2 DQ 칩 패드(320)를 따라서 열을 지어 배치될 수 있다.
도시되지 않았으나, 인쇄회로기판(100)은 제1 면(100a) 상에 CA 본딩 패드(111), 제1 DQ 본딩 패드(112) 및 제2 DQ 본딩 패드(113)와는 다른 기능을 하는 본딩 패드를 더 포함할 수 있다. 상기 본딩 패드는 파워나 그라운드, ZQ, 클럭 신호를 위한 패드를 포함한다. 또한, 상기 본딩 패드에 대응하는 칩 패드가 제1 및 제2 반도체 칩(200,300) 표면에 더 배치될 수 있다.
구체적으로, 도 2를 참조하면, 인쇄회로기판(100)의 제2 면(100b)상에는 CA 외부 접속 단자(121) 및 DQ 외부 접속 단자(122)가 배치된다. CA 외부 접속 단자(121)는 CA 외부 단자 영역(CR;CA external terminal region)에 서로 일정 간격 이격하도록 배치된다. 도 1의 제1 반도체 칩(200)은 인쇄회로기판(100)을 사이에 두고, CA 외부 단자 영역(CR)의 일부와 중첩되도록 배치된다. CA 외부 접속 단자(121)는 행 및/또는 열을 지어 배치될 수 있으며, 각각 제1 내부 배선(도 3의 131)을 통해 CA 본딩 패드(도 1의 111)와 전기적으로 연결된다. DQ 외부 접속 단자(122)는 DQ 외부 단자 영역(DR;DQ external terminal region)에 서로 일정 간격 이격하도록 배치된다. 도 1의 제2 반도체 칩(300)은 인쇄회로기판(100)을 사이에 두고, DQ 외부 단자 영역(DR)의 일부와 중첩되도록 배치된다. DQ 외부 접속 단자(122)는 행 및/또는 열을 지어 배치될 수 있으며, 각각 제2 내부 배선(132) 및 제3 내부 배선(도 3의 133)을 통해 제1 DQ 본딩 패드(도 1의 112) 및 제2 DQ 본딩 패드(도 1의 113)와 전기적으로 연결된다.
도 1 내지 도 3에서는 하나의 제2 내부 배선(132)만 비아(132-1) 및 제2 면 상의 배선(132-2)으로 구성된 실시예가 도시되어 있다. 본 실시예에서, 나머지 제2 내부 배선 및 제1, 3 내부 배선은 모두 제2 면상의 배선을 포함하고 있지 않다. 그러나, 제1, 2 및 3 내부 배선은 여러 가지 형태로 구현될 수 있다. 예컨대, n개의 제2 내부 배선이 비아 및 제2 면상의 배선으로 구성되어 있다면 인쇄회로기판(100)의 제2 면(100b)상에는 n개의 제2 면상의 배선이 배치될 것이다. 다른 실시예에서, 제1, 2 및 3 내부 배선 중 m개의 내부 배선이 제2 면상의 배선을 포함하는 경우, 인쇄회로기판(100)의 제2 면(100b)상에는 m개의 제2 면상의 배선이 배치된다.
도 2에서 인쇄회로기판(100)의 제2 면(100b)은 서로 분리된 CA 외부 단자 영역(CR)과 DQ 외부 단자 영역(DR)로 구성되어 있으며, 각각의 영역에는 CA 외부 접속 단자(121)와 DQ 외부 접속 단자(122)가 열을 지어 배치되어 있다. 그러나, 일 실시예에서 반도체 적층 패키지는 이와 다르게 구성될 수 있다. CA 외부 접속 단자 및 DQ 외부 접속 단자는 열을 짓지 않고, 곡선 또는 부정형으로 배치될 수 있다. 도시하지 않았으나, 인쇄회로기판은 제2 면 상에 CA 외부 접속 단자 및 DQ 외부 접속 단자와는 다른 기능을 하는 외부 접속 단자를 더 포함할 수 있다. 상기 외부 접속 단자는 파워나 그라운드, ZQ, 클럭 신호를 위한 외부 접속 단자를 포함한다. 전기적으로 열려 있는 NC(no connect) 외부 접속 단자가 더 배치될 수도 있다. 이러한 다른 기능을 하는 외부 접속 단자는 CA 외부 단자 영역 또는 DQ 외부 단자 영역 내에서 CA 외부 단자열 또는 DQ 외부 단자열의 일부로서 배치될 수 있다. 다른 실시예에서, 다른 기능을 하는 외부 접속 단자는 CA 외부 단자 영역 또는 DQ 외부 단자 영역과 무관한 위치에 배치될 수도 있다.
구체적으로, 도 3을 참조하면, 인쇄회로기판(100)의 CA 외부 접속 단자(121)는 인쇄회로기판(100)을 사이에 두고, 제1 반도체 칩(200)과 오버랩 되도록 배치될 수 있다. CA 외부 접속 단자(121)는 CA 본딩 패드(111)를 통해 제1 CA 칩 패드(210)와 전기적으로 연결된다. CA 외부 접속 단자(121)와 CA 본딩 패드(111)는 제1 내부 배선(131)을 통해 전기적으로 연결된다. 제1 내부 배선(131)은 인쇄회로기판(100)을 관통하도록 형성되며, 비아, 제1 면 상의 배선, 제2 면 상의 배선 및/또는 중간 층 배선을 포함할 수 있다. 본 실시예에서는 제1 내부 배선(131)이 비아들(131-1,131-2) 및 중간 층 배선(131-3)으로 구성되나, 이에 한정되는 것은 아니다. 도시되지 않았으나, 제1 내부 배선은 1개의 비아만으로 이루어져 CA 외부 접속 단자와 CA 본딩 패드를 전기적으로 연결할 수도 있으며, 복수개의 비아와 제1 면 상의 배선, 제2 면 상의 배선 및 중간 층 배선의 조합으로 구성될 수도 있다.
인쇄회로기판(100)의 DQ 외부 접속 단자(122)는 인쇄회로기판(100)을 사이에 두고, 제2 반도체 칩(300)과 오버랩 되도록 배치될 수 있다. DQ 외부 접속 단자(122)는 제1 DQ 본딩 패드(112)를 통해 제1 DQ 칩 패드(220)와 전기적으로 연결되는 동시에 제2 DQ 본딩 패드(113)를 통해 제2 DQ 칩 패드(320)와 전기적으로 연결된다. DQ 외부 접속 단자(122)와 제1 DQ 본딩 패드(112)는 제2 내부 배선(132)을 통해 전기적으로 연결되며, DQ 외부 접속 단자(122)와 제2 DQ 본딩 패드(113)는 제3 내부 배선(133)을 통해 전기적으로 연결된다. 제2 및 제3 내부 배선(132,133)은 인쇄회로기판(100)을 관통하도록 형성되며, 비아, 제1 면 상의 배선, 제2 면 상의 배선 및/또는 중간 층 배선을 포함할 수 있다.
본 실시예에서는 제2 내부 배선(132)이 비아(132-1) 및 제2 면 상의 배선 (132-2)으로 구성되고 제3 내부 배선(133)이 비아(133-1,133-2) 및 중간 층 배선(133-3)으로 구성되나, 이에 한정되는 것은 아니다. 도시되지 않았으나, 제2 및 제3 내부 배선은 1개의 비아만으로 이루어져 DQ 외부 접속 단자와 제1 및 제2 DQ 본딩 패드를 전기적으로 연결할 수도 있으며, 복수개의 비아와 제1 면 상의 배선, 제2 면 상의 배선 및 중간 층 배선의 조합으로 구성될 수도 있다. 일 실시예에서, 제1 DQ 본딩 패드와 제2 DQ 본딩 패드는 DQ 외부 접속 단자와 각각 연결되지 않고, 내부 배선을 통해 서로 전기적으로 연결되고 내부 배선이 하나의 경로로 DQ 외부 접속 단자와 연결될 수도 있다.
본 실시예에 따른 반도체 적층 패키지(10)에서, 제1 CA 칩 패드(210) 및 제2 CA 칩 패드(310)는 제1 본딩 와이어(411)를 통해 연결되고, CA 외부 접속 단자(121)는 CA 본딩 패드(111)를 통해 제1 CA 칩 패드(210)와 전기적으로 연결되고, DQ 외부 접속 단자(122)는 제1 DQ 본딩 패드(112)를 통해 제1 DQ 칩 패드(220)와 전기적으로 연결되는 동시에 제2 DQ 본딩 패드(113)를 통해 제2 DQ 칩 패드(320)와 전기적으로 연결된다.
반도체 적층 패키지(10)는 제1 반도체 칩(200) 위에 배치되는 절연층(500)을 더 포함할 수 있다. 절연층(500)은 제1 본딩 와이어(411)의 일부를 둘러싸도록 형성된다. 절연층(500)에 의해 둘러싸인 제1 본딩 와이어(411)의 일부는 움직이지 않도록 고정되어, 몰딩 공정에서 발생할 수 있는 와이어 스윕(wire sweep;몰딩 물질의 흐름에 의해 본딩 와이어가 휘는 현상)이 억제될 수 있다.
반도체 적층 패키지(10)는 인쇄회로기판(100)의 제1 면(100a) 위에 배치되며, 제1 반도체 칩(200), 제2 반도체 칩(300) 및 제1 본딩 와이어(411)를 둘러싸는 몰딩층(600)을 더 포함할 수 있다. 반도체 적층 패키지(10)가 절연층(500)을 구비하고 있는 경우, 몰딩층(600)은 절연층(500)을 둘러싸도록 형성될 수 있다.
도시되지 않았으나, 제1 반도체 칩(200) 및 제2 반도체 칩(300)과 인쇄회로기판(100) 사이에 다른 반도체 칩, 더미 칩, 솔더 레지스트 구조물 등을 더 포함할 수 있다. 제1 반도체 칩(200) 및 제2 반도체 칩(300)이 인쇄회로기판(100)의 제1 면(100a) 위에 직접 실장될 경우, 접착제(미도시)를 매개로 부착될 수 있다.
종래의 경우, 2열 이상의 칩 패드를 갖는 칩을 본딩 와이어로 인쇄회로기판과 연결할 때, 각 열의 칩 패드는 본딩 와이어 간섭으로 인한 단락을 막기 위해 서로 교차하지 않는 형태로 인쇄회로기판의 본딩 패드와 연결된다. 동일한 기능을 가진 칩 여러 개를 인쇄회로기판의 한 평면상에 옆으로 나란히 배치하는 경우, 칩과 칩 사이의 인쇄회로기판 상에는 인접한 양 칩의 칩 패드에 대응되는 본딩 패드가 배치되어야 한다. 따라서, 본딩 패드를 배치하기 위한 공간이 단일 칩만 배치되는 경우에 비해 최대 2배까지 필요하게 된다. 이와 대비하여, 본 실시예에서는, 제1 반도체 칩(200)과 제2 반도체 칩(300) 사이의 인쇄회로기판(100) 상에 제2 CA 칩 패드(310)에 대응되는 CA 본딩 패드가 생략될 수 있다.
제1 반도체 칩(200) 및 제2 반도체 칩(300)의 CA 칩 패드들(210,310)은 서로 전기적으로 연결된다. 각각의 CA 칩 패드 사이는 제1 본딩 와이어(411)와 같은 CA 본딩 와이어로 서로 연결되어 있어, 인쇄회로기판(100)을 거치지 않는 전기적 통로를 형성할 수 있다. 반도체 적층 패키지(10)의 CA 본딩 패드(111)는 인쇄회로기판(100)의 한쪽 모서리에만 배치되므로 CA 외부 단자 영역(CR;CA external terminal region)과 단일 경로로 연결될 수 있다. 따라서, 여러 개의 경로를 형성하기 위한 공간이 필요하지 않아 기판의 크기를 줄일 수 있다. 기판의 크기를 줄이면, 전체적인 패키지 크기를 감소시킬 수 있다.
도 4는 일 실시예에 따른 반도체 적층 패키지를 보여주는 도면이다.
도 4에서, 도 3과 동일한 구성요소는 자세한 설명을 생략한다. 도 4를 참조하면, 반도체 적층 패키지(20)는 제1 면(100a) 및 이에 대향하는 제2 면(100b)을 구비하는 인쇄회로기판(100), 제1 면(100a) 상에 배치되는 복수개의 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)을 포함한다. 제1 반도체 칩들(200-1,200-2)은 CA 본딩 패드(111) 및 제1 DQ 본딩 패드(112) 사이에 배치되고, 제2 반도체 칩들(300-1,300-2)은 제1 DQ 본딩 패드(112) 및 제2 DQ 본딩 패드(113) 사이에 배치된다.
각각의 제1 반도체 칩들(200-1,200-2)은 제1 CA 칩 패드(210-1,210-2) 및 제1 DQ 칩 패드(220-1,220-2)를 구비한다. 인쇄회로기판(100)의 제1 면(100a)상에 첫 번째 제1 반도체 칩(200-1)이 배치되고, 첫 번째 제1 반도체 칩(200-1) 위에 두 번째 제1 반도체 칩(200-2)이 배치되어 수직 적층 패키지 형태를 가지게 된다. 두 번째 제1 반도체 칩(200-2)은 첫 번째 제1 반도체 칩(200-1)의 표면에 배치되는 CA 칩 패드(210-1)를 노출시키도록, CA 본딩 패드(111) 및 CA 칩 패드(210-1)과 대향하는 방향을 향하는 계단형으로 적층된다. 첫 번째와 두 번째 제1 반도체 칩(200-1,200-2)은 동일한 크기의 칩일 수 있다. 첫 번째 제1 반도체 칩(200-1)의 DQ 칩 패드(220-1)는 두 번째 제1 반도체 칩(200-2)에 의해 완전히 가려진다.
각각의 제2 반도체 칩들(300-1,300-2)은 제2 CA 칩 패드(310-1,310-2) 및 제2 DQ 칩 패드(320-1,320-2)를 구비한다. 인쇄회로기판(100)의 제1 면(100a)상에 첫 번째 제2 반도체 칩(300-1)이 배치되고, 첫 번째 제2 반도체 칩(300-1) 위에 두 번째 제2 반도체 칩(300-2)이 배치되어 수직 적층 패키지 형태를 가지게 된다. 두 번째 제2 반도체 칩(300-2)은 첫 번째 제2 반도체 칩(300-1)의 표면에 배치되는 제2 CA 칩 패드(310-1)를 노출시키도록, 제2 DQ 본딩 패드(113) 및 제2 DQ 칩 패드(320-1) 방향을 향하는 계단형으로 적층된다. 두 번째 제2 반도체 칩을 첫 번째 제2 반도체 칩(300-1)에 부착하기 위해, 제1 접착제(230)가 사용될 수 있다. 첫 번째와 두 번째 제2 반도체 칩(300-1,300-2)은 동일한 크기의 칩일 수 있다. 첫 번째 제2 반도체 칩(300-1)의 DQ 칩 패드(320-1)는 두 번째 제2 반도체 칩(300-2)에 의해 완전히 가려진다.
제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)의 CA 칩 패드들은 서로 전기적으로 연결된다. 각각의 CA 칩 패드 사이는 제5 본딩 와이어(415), 제6 본딩 와이어(416) 및 제7 본딩 와이어(417)와 같은 CA 본딩 와이어를 통해 서로 연결되어 있어, 인쇄회로기판(100)을 거치지 않는 전기적 통로를 형성할 수 있다. 첫 번째 제1 반도체 칩(200-1)의 제1 CA 칩 패드(210-1)은 두 번째 제1 반도체 칩(200-2)의 제1 CA 칩 패드(210-2)와 제5 본딩 와이어(415)를 통해 연결된다. 두 번째 제1 반도체 칩(200-2)의 제1 CA 칩 패드(210-2)는 다시 제6 본딩 와이어(416)을 통해 두 번째 제1 반도체 칩(300-1)의 제2 CA 칩 패드(310-1)와 연결되고, 두 번째 제1 반도체 칩(300-1)의 제2 CA 칩 패드(310-1)는 다시 제7 본딩 와이어(417)를 통해 두 번째 제2 반도체 칩(300-2)의 제2 CA 칩 패드(310-2)와 연결된다. CA 칩 패드들은 첫 번째 제1 반도체 칩(200-1)의 제1 CA 칩 패드(210-1) 및 제2 본딩 와이어(412)를 통해 인쇄회로기판(100)의 CA 본딩 패드(111)와 전기적으로 연결된다.
본 실시예에 따른 반도체 적층 패키지(20)에서, 제1 반도체 칩들(200-1,200-2) 중 최상층에 배치된 칩인 두 번째 제1 반도체 칩(200-2)의 제1 CA 칩 패드(210-2)는 제2 반도체 칩들(300-1,300-2) 중 최하층에 배치된 칩인 첫 번째 제2 반도체 칩(300-1)의 제1 CA 칩 패드(310-1)와 제6 본딩 와이어(416)를 통해 연결된다. 도시되지 않았지만, 제1 반도체 칩과 제2 반도체 칩의 CA 칩 패드를 연결하는 본딩 와이어는 다양하게 배치될 수 있다. 일 실시예에서, 제1 반도체 칩들 중 최상층에 배치된 칩의 CA 칩 패드와 제2 반도체 칩들 중 최상층에 배치된 칩의 CA 칩 패드가 본딩 와이어를 통해 연결될 수도 있다.
반도체 적층 패키지(20)는 제1 반도체 칩들(200-1,200-2) 위에 배치되는 절연층(510)을 더 포함할 수 있다. 절연층(510)은 제1 반도체 칩들(200-1,200-2)중 최상층 에 배치된 칩인 두 번째 제1 반도체 칩(200-2)에 부착되게 된다. 절연층(510)은 제1 반도체 칩들(200-1,200-2)과 제2 반도체 칩들(300-1,300-2)을 연결하는 본딩 와이어인 제6 본딩 와이어(416)의 일부를 둘러싸도록 형성된다. 절연층(510)에 의해 둘러싸인 제6 본딩 와이어(416)의 일부는 움직이지 않도록 고정되어, 몰딩 공정에서 발생할 수 있는 와이어 스윕(wire sweep;몰딩 물질의 흐름에 의해 본딩 와이어가 휘는 현상)이 억제될 수 있다.
반도체 적층 패키지(20)는 인쇄회로기판(100)의 제1 면(100a) 위에 배치되며, 제1 반도체 칩들(200-1,200-2), 제2 반도체 칩들(300-1,300-2) 및 제6 본딩 와이어(416)를 둘러싸는 몰딩층(610)을 더 포함할 수 있다. 반도체 적층 패키지(20)가 절연층(510)을 구비하고 있는 경우, 몰딩층(610)은 절연층(510)을 둘러싸도록 형성될 수 있다.
첫 번째 및 두 번째 제1 반도체 칩(200-1,200-2)의 제1 DQ 칩 패드들(220-1,220-2)은 각각 제3 본딩 와이어(413) 및 제8 본딩 와이어(418)을 통해 인쇄회로기판(100)의 제1 DQ 본딩 패드(112)와 전기적으로 연결된다. 두 번째 제1 반도체 칩(200-2)의 제1 DQ 칩 패드(220-2)는 제1 접착제(230)로 덮혀질 수 있다. 제3 본딩 와이어(413)의 일부는 제1 접착제(230)에 둘러싸여, 고정될 수 있다.
첫 번째 및 두 번째 제2 반도체 칩(300-1,300-2)의 제1 DQ 칩 패드들(320-1,320-2)은 각각 제4 본딩 와이어(414) 및 제9 본딩 와이어(419)을 통해 인쇄회로기판(100)의 제2 DQ 본딩 패드(113)와 전기적으로 연결된다. 두 번째 제2 반도체 칩(300-2)의 제1 DQ 칩 패드(320-2)는 제2 접착제(330)로 덮혀질 수 있다. 제4 본딩 와이어(414)의 일부는 제2 접착제(330)에 둘러싸여, 고정될 수 있다.
도시되지 않았으나, 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)과 인쇄회로기판(100) 사이에 다른 반도체 칩, 더미 칩, 솔더 레지스트 구조물 등을 더 포함할 수 있다. 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)이 인쇄회로기판(100)의 제1 면(100a) 위에 직접 실장될 경우, 접착제(미도시)를 매개로 부착될 수 있다.
본 실시예에 따른 반도체 적층 패키지(20)에서, 인쇄회로기판(100) 위에 배치되는 각각의 반도체 칩들(200-1,200-2,300-1,300-2)은 CA 칩 패드들(210-1,210-2,310-1,310-2)을 노출하도록 계단형으로 적층된다. 각각의 CA 칩 패드들(210-1,210-2,310-1,310-2)은 제5, 제6 및 제7 본딩 와이어(415,416,417)와 같은 CA 본딩 와이어를 통해 서로 연결되며, 또한 인쇄회로기판(100)의 CA 본딩 패드(111)와도 제2 본딩 와이어(412)를 통해 연결된다. CA 본딩 패드는 제1 내부 배선(131)을 통해 CA 외부 접속 단자(121)와 연결된다.
본 실시예에 따르면, 반도체 적층 패키지(20)는 인쇄회로기판(100) 위에 수평 방향으로 배치된 제1 및 제2 반도체 칩들(200-1,200-2,300-1,300-2)을 포함하고 있으며, 각각의 제1 및 제2 반도체 칩들(200-1,200-2,300-1,300-2)은 두 개의 반도체 칩이 계단형으로 적층되어 있다. 그러나, 이에 제한되는 것은 아니며 다양한 실시예로 구현될 수 있다. 일 실시예에서, 제1 및 제2 반도체 칩들은 세 개 이상의 칩을 적층하여 구성할 수 있다. 이 경우에도, 각각의 칩 표면에 배치된 CA 칩 패드들은 본딩 와이어를 통해 서로 연결된다. 다른 실시예에서, 제1 및 제2 반도체 칩들 외에 제3 반도체 칩을 더 포함할 수도 있다. 제3 반도체 칩은 인쇄회로기판에서 제2 반도체 칩의 DQ 칩 패드와 가까운 면에 배치되며, 제3 반도체 칩의 CA 칩 패드들 역시 제1 및 제2 반도체 칩들의 CA 칩 패드들과 본딩 와이어를 통해 서로 연결된다.
도 5 및 도 6은 일 실시예에 따른 반도체 적층 패키지를 보여주는 도면이다. 도 5는 인쇄회로기판(101)의 제1 면(101a) 방향에서 바라본 평면도이며, 도 6은 도 5에서 X방향으로 바라본 도면이다.
도 5 및 도 6의 반도체 적층 패키지(30)는 도 4의 반도체 적층 패키지(20)에 제3 반도체 칩들(1000,1100)을 더 포함한다. 인쇄회로기판(101)은 도 1 내지 도 4에서 설명된 인쇄회로기판(100)에 제1 본딩 패드(119)를 더 포함한다. 도 5 및 도 6에서, 도 4과 동일한 구성요소는 자세한 설명을 생략한다.
도 5를 참조하면, 인쇄회로기판(101)에서 CA 본딩 패드(111)열 및 제2 DQ 본딩 패드(113)열이 배치되지 않은 모서리를 따라 제1 본딩 패드(119)가 배치된다. 제1 본딩 패드(119)는 첫 번째 제3 반도체 칩(1000) 위에 배치되는 제1 칩 패드(1020)와 제10 본딩 와이어(1401)를 통해 전기적으로 연결되며, 제1 칩 패드(1020)은 다시 제11 본딩 와이어(1402)를 통해 두 번째 제3 반도체 칩(1100) 위에 배치되는 제2 칩 패드(1120)와 전기적으로 연결된다.
첫 번째 제3 반도체 칩(1000)의 인쇄회로기판(100)과 대향하는 표면에는 제1 칩 패드(1020)가 배치된다. 제1 칩 패드(1020)는 CA, DQ, 파워, 그라운드, ZQ 및 클럭 신호를 위한 칩 패드를 포함한다. 제1 칩 패드(1020)는 첫 번째 제3 반도체 칩(1000)에서 인쇄회로기판(101)의 제1 본딩 패드(119)와 가까운 모서리를 따라 열을 지어 배치된다.
두 번째 제3 반도체 칩(1100)은 첫 번째 제3 반도체 칩과 동일한 크기를 가지며, 제2 칩 패드(1120)은 제1 칩 패드(1020)와 동일하게 배치된다. 두 번째 제3 반도체 칩(1100)은 첫 번째 제3 반도체 칩(1000)이 제1 칩 패드(1020)를 노출할 수 있도록 첫 번째 제3 반도체 칩(1000) 위에 계단형으로 적층된다.
도 6을 참조하면, 반도체 적층 패키지(30)는 제1 면(101a) 및 이에 대향하는 제2 면(101b)을 구비하는 인쇄회로기판(101), 인쇄회로기판(101)의 제1 면(101a) 상에 배치되는 복수개의 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)을 포함한다. 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2) 위에는 복수개의 제3 반도체 칩들(1000,1100)이 배치된다.
첫 번째 제3 반도체 칩(1000)은 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2) 위에 제5 접착제(1010)를 매개로 배치된다. 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2) 위에는 각각 제1 절연층(520)과 제2 절연층(530)이 배치되어 제3 반도체 칩들(1000,1100)을 지지한다. 동시에, 제1 절연층(520)은 제6 본딩 와이어(416)를 둘러싸게 형성되어 제6 본딩 와이어를 고정시킨다. 두 번째 제3 반도체 칩(1100)은 첫 번째 제3 반도체 칩(1000) 위에 제6 접착제(1110)를 매개로 배치된다. 도시되지 않았지만, 한 개 이상의 제3 반도체 칩이 두 번째 제3 반도체 칩(1100) 위에 더 적층될 수도 있다.
제1 칩 패드(1020) 및 제2 칩 패드(1120)의 CA 칩 패드는 인쇄회로기판(101)의 제2면(101b)상에 배치되는 CA 외부 접속 단자(121)와 전기적으로 연결되고, DQ 칩 패드는 인쇄회로기판(101)의 제2면(101b)상에 배치되는 DQ 외부 접속 단자(122)와 전기적으로 연결된다.
반도체 적층 패키지(30)는 인쇄회로기판(101)의 제1 면(101a) 위에 배치되며, 제1 반도체 칩들(200-1,200-2), 제2 반도체 칩들(300-1,300-2) 및 제3 반도체 칩들(1000,1100)을 둘러싸는 몰딩층(미도시)을 더 포함할 수 있다. 몰딩층은 기판(101)의 본딩 패드들(111,112,113,119) 및 각 반도체 칩들의 칩 패드들을 둘러싸도록 형성될 수 있다.
도 5 및 도 6을 참조하면, 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)의 CA 칩 패드 및 DQ 칩 패드는 서로 대향하도록 표면에 배치되어 있다. 각각의 CA 칩 패드들은 서로 전기적으로 연결된다. 각각의 CA 칩 패드 사이는 본딩 와이어로 연결되어 있어, 인쇄회로기판(101)을 거치지 않는 전기적 통로를 형성할 수 있다. CA 칩 패드들은 CA 본딩 패드(111)를 거쳐 CA 외부 접속 단자(121)와 연결된다. 각각의 DQ 칩 패드들은 각 칩 옆에 배치된 DQ 본딩 패드들과 연결되고, DQ 본딩 패드들은 각각 인쇄회로기판(101) 내부의 배선(132,133)을 통해 DQ 외부 접속 단자(122)와 연결된다.
인쇄회로기판(101)에서 제3 반도체 칩들(1000,1100)과 대응되는 본딩 패드들(119)은 CA 본딩 패드와 DQ 본딩 패드의 구분 없이, 제1 반도체 칩들(200-1,200-2) 및 제2 반도체 칩들(300-1,300-2)과 연결되는 CA 본딩 패드(111) 및 DQ 본딩 패드들(112,113)이 배치되지 않은 모서리를 따라 배치된다. 제3 반도체 칩들(1000,1100)의 칩 패드는 CA 칩 패드와 DQ 칩 패드의 구분 없이, 각 칩의 한쪽 모서리를 따라 배치되며, 본딩 패드들(119)과 본딩 와이어를 통해 연결된다. 본딩 패드들(119)은 인쇄회로기판(101)의 내부 배선(미도시)을 통해 각각 CA 외부 접속 단자(121) 또는 DQ 외부 접속 단자(122)와 전기적으로 연결된다. 파워, 그라운드, ZQ 및 클럭 신호에 대응되는 본딩 패드들(119)은 각각 이에 대응하는 외부 접속 단자들과 연결된다. 이렇게 CA, DQ 외에 다른 기능을 하는 외부 접속 단자는 CA 외부 단자 영역 또는 DQ 외부 단자 영역 내에서 CA 외부 단자열 또는 DQ 외부 단자열의 일부로서 배치될 수 있다. 다른 실시예에서, 다른 기능을 하는 외부 접속 단자는 CA 외부 단자 영역 또는 DQ 외부 단자 영역과 무관한 위치에 배치될 수도 있다. 전기적으로 열려 있는 NC(no connect) 외부 접속 단자가 더 배치될 수도 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100 : 기판
200 : 제1 반도체 칩
300 : 제2 반도체 칩
111 : CA 본딩 패드
112 : 제1 DQ 본딩 패드
113 : 제2 DQ 본딩 패드
121 : CA 외부 접속 단자
122 : DQ 외부 접속 단자

Claims (22)

  1. 제1 면과 상기 제1 면의 반대편에 제2면을 구비하는 인쇄회로기판;
    상기 제1 면 상에 서로 이격하여 배치되는 CA 본딩 패드, 제1 DQ 본딩 패드 및 제2 DQ 본딩 패드;
    상기 CA 본딩 패드 및 상기 제1 DQ 본딩 패드 사이에 배치되고, 제1 CA 칩 패드 및 제1 DQ 칩 패드를 구비하는 제1 반도체 칩;
    상기 제1 DQ 본딩 패드 및 상기 제2 DQ 본딩 패드 사이에 배치되고, 제2 CA 칩 패드 및 제2 DQ 칩 패드를 구비하는 제2 반도체 칩; 및
    상기 제2 면 상에 서로 이격하여 배치되는 CA 외부 접속 단자 및 DQ 외부 접속 단자를 포함하고,
    상기 제1 CA 칩 패드 및 상기 제2 CA 칩 패드는 제1 본딩 와이어를 통해 연결되고,
    상기 CA 외부 접속 단자는 상기 CA 본딩 패드를 통해 상기 제1 CA 칩 패드와 전기적으로 연결되고,
    상기 DQ 외부 접속 단자는 상기 제1 DQ 본딩 패드를 통해 상기 제1 DQ 칩 패드와 전기적으로 연결되는 동시에 상기 제2 DQ 본딩 패드를 통해 상기 제2 DQ 칩 패드와 전기적으로 연결되는 반도체 적층 패키지.
  2. 제1 항에 있어서,
    상기 제1 CA 칩 패드는 상기 제1 반도체 칩 상에서 상기 CA 본딩 패드와 인접한 외곽부에 배치되고, 상기 제1 DQ 칩 패드는 제1상기 제1 반도체 칩 상에서 상기 제1 DQ 본딩 패드와 인접한 외곽부에 배치되는 반도체 적층 패키지.
  3. 제1 항에 있어서,
    상기 제2 CA 칩 패드는 상기 제1 DQ 본딩 패드와 인접한 상기 제2 반도체 칩의 외곽부에 배치되고, 상기 제2 DQ 칩 패드는 상기 제2 DQ 본딩 패드와 인접한 상기 제2 반도체 칩의 외곽부에 배치되는 반도체 적층 패키지.
  4. 제1 항에 있어서,
    상기 CA 외부 접속 단자는 상기 인쇄회로기판을 사이에 두고, 상기 제1 반도체 칩과 오버랩 되도록 배치되고,
    상기 DQ 외부 접속 단자는 상기 인쇄회로기판을 사이에 두고, 상기 제2 반도체 칩과 오버랩 되도록 배치되는 반도체 적층 패키지.
  5. 제1 항에 있어서,
    상기 제1 반도체 칩 위에 배치되며, 상기 제1 본딩 와이어를 고정하는 절연층을 더 포함하는 반도체 적층 패키지.
  6. 제5 항에 있어서,
    상기 기판의 제1 면 위에 배치되며, 상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 본딩 와이어 및 상기 절연층을 둘러싸는 몰딩층을 더 포함하는 반도체 적층 패키지.
  7. 제1 항에 있어서,
    상기 CA 본딩 패드와 상기 제1 CA 칩 패드를 연결하는 제2 본딩 와이어, 상기 제1 DQ 칩 패드와 상기 제1 DQ 본딩 패드를 연결하는 제3 본딩 와이어 및 상기 제2 DQ 칩 패드와 상기 제2 DQ 본딩 패드를 연결하는 제4 본딩 와이어를 더 포함하는 반도체 적층 패키지.
  8. 서로 대향하도록 표면에 배치되는 CA 칩 패드 및 DQ 칩 패드를 각각 구비하는 제1 반도체 칩 및 제2 반도체 칩; 및
    상기 제1 반도체 칩 및 상기 제2 반도체 칩이 측면 방향으로 이격하여 실장되는 인쇄회로기판을 포함하되,
    상기 제1 및 제2 반도체 칩의 상기 CA 칩 패드는 CA 본딩 와이어를 통하여 서로 연결되는 반도체 적층 패키지.
  9. 제8 항에 있어서,
    상기 인쇄회로기판 상의 상기 제1 및 제2 반도체 칩이 실장되는 면에 배치되고,
    상기 CA 칩 패드와 전기적으로 연결되는 CA 본딩 패드 및 상기 DQ 칩 패드와 전기적으로 연결되는 DQ 본딩 패드를 더 포함하는 반도체 적층 패키지.
  10. 제9 항에 있어서,
    상기 제1 및 제2 반도체 칩의 실장면과 대향하는 상기 인쇄회로기판의 표면에 배치되는 외부 CA 패드 및 외부 DQ 패드를 더 포함하는 반도체 적층 패키지.
  11. 제10 항에 있어서,
    상기 외부 CA 패드는 상기 CA 본딩 패드를 통하여, 상기 CA 칩 패드와 전기적으로 연결되고,
    상기 외부 DQ 패드는 상기 DQ 본딩 패드를 통해 상기 DQ 칩 패드와 전기적으로 연결되는 반도체 적층 패키지.
  12. 제8 항에 있어서,
    상기 제1 및 제2 반도체 칩은 각각 복수복수 개가 상기 CA 칩 패드를 노출하도록 계단형으로 적층되고,
    상기 제1 및 제2 반도체 칩의 상기 CA 칩 패드 각각은 상기 본딩 와이어를 통해 서로 연결되는 반도체 적층 패키지.
  13. 제12 항에 있어서,
    상기 본딩 와이어는 상기 제1 반도체 칩 중 최상층의 칩에 배치된 상기 CA 칩 패드와 상기 제2 반도체 칩 중 최하층의 칩에 배치된 상기 CA 칩 패드 사이를 연결하는 반도체 적층 패키지.
  14. 제8 항에 있어서,
    상기 제1 반도체 칩 위에 배치되는 제1 절연층 및 상기 제2 반도체 칩 위에 배치되는 제2 절연층을 더 포함하고,
    상기 제1 및 제2 반도체 칩 위에 적층되는 제3 반도체 칩을 더 포함하며,
    상기 제3 반도체 칩은 상기 제1 및 제2 절연층에 의해 지지되는 반도체 적층 패키지.
  15. 제14 항에 있어서,
    상기 제3 반도체 칩은 한쪽 외곽부에 칩 패드를 노출하도록 계단형으로 적층되는 반도체 적층 패키지.
  16. 제1 면과 상기 제1 면의 반대편에 제2 면을 구비하는 인쇄회로기판;
    상기 제1 면 상에 서로 이격하여 배치되는 CA 본딩 패드, 제1 DQ 본딩 패드 및 제2 DQ 본딩 패드;
    상기 CA 본딩 패드 및 상기 제1 DQ 본딩 패드 사이에 배치되고, 각각 제1 CA 칩 패드 및 제1 DQ 칩 패드를 구비하는 제1 반도체 칩들;
    상기 제1 DQ 본딩 패드 및 상기 제2 DQ 본딩 패드 사이에 배치되고, 각각 제2 CA 칩 패드 및 제2 DQ 칩 패드를 구비하는 제2 반도체 칩들 및
    상기 제2 면 상에 서로 이격하여 배치되는 CA 외부 접속 단자 및 DQ 외부 접속 단자를 포함하고,
    상기 제1 및 제2 반도체 칩들은 각각 제1 및 제2 CA 칩 패드를 노출하도록 계단형으로 적층되고,
    상기 제1 및 제2 CA 칩 패드들은 각각 서로 CA 본딩 와이어를 통해 전기적으로 연결되고,
    상기 CA 외부 접속 단자는 상기 CA 본딩 패드를 통해 상기 제1 CA 칩 패드와 전기적으로 연결되고,
    상기 DQ 외부 접속 단자는 상기 제1 DQ 본딩 패드를 통해 상기 제1 DQ 칩 패드들과 전기적으로 연결되는 동시에 상기 제2 DQ 본딩 패드를 통해 상기 제2 DQ 칩 패드들과 전기적으로 연결되는 반도체 적층 패키지.
  17. 제16 항에 있어서,
    상기 제1 CA 칩 패드는 각각 상기 CA 본딩 패드와 인접한 상기 제1 반도체 칩들의 외곽부에 배치되고, 상기 제1 DQ 칩 패드는 각각 상기 제1 DQ 본딩 패드와 인접한 상기 제1 반도체 칩들의 외곽부에 배치되는 반도체 적층 패키지.
  18. 제16 항에 있어서,
    상기 제2 CA 칩 패드는 각각 상기 제1 DQ 본딩 패드와 인접한 상기 제2 반도체 칩들의 외곽부에 배치되고, 상기 제2 DQ 칩 패드는 각각 상기 제2 DQ 본딩 패드와 인접한 상기 제2 반도체 칩들의 외곽부에 배치되는 반도체 적층 패키지.
  19. 제16 항에 있어서,
    상기 CA 외부 접속 단자는 상기 인쇄회로기판을 사이에 두고, 상기 제1 반도체 칩들과 오버랩 되도록 배치되고,
    상기 DQ 외부 접속 단자는 상기 인쇄회로기판을 사이에 두고, 상기 제2 반도체 칩들과 오버랩 되도록 배치되는 반도체 적층 패키지.
  20. 제16 항에 있어서,
    제1 반도체 칩들 및 제2 반도체 칩들 위에 배치되는 제3 반도체 칩들을더 포함하는 반도체 적층 패키지.
  21. 제20 항에 있어서,
    상기 제1 반도체 칩들 위에 배치되는 제1 절연층 및 상기 제2 반도체 칩들 위에 배치되는 제2 절연층을 더 포함하고,
    상기 제1 및 제2 반도체 칩 위에 적층되는 제3 반도체 칩을 더 포함하며,
    상기 제1 절연층은 상기 본딩 와이어 중 상기 제1 CA 칩 패드와 상기 제2 CA 칩 패드를 연결하는 본딩 와이어를 둘러싸게 형성되며,
    상기 제3 반도체 칩들은 상기 제1 및 제2 절연층에 의해 지지되는 반도체 적층 패키지.
  22. 제20 항에 있어서,
    상기 인쇄회로기판의 한 모서리를 따라 상기 CA 본딩 패드가 열을 지어 배치되고,
    이에 대향하는 모서리를 따라 상기 제2 DQ 본딩 패드가 열을 지어 배치되며,
    상기 CA 본딩 패드 및 상기 제2 DQ 본딩 패드가 배치되지 않은 모서리를 따라 열을 지어 배치되는 제1 본딩 패드를 더 포함하고,
    상기 제1 본딩 패드는 제3 반도체 칩들과 전기적으로 연결되는
    반도체 적층 패키지.
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