KR20130077033A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20130077033A
KR20130077033A KR1020110145520A KR20110145520A KR20130077033A KR 20130077033 A KR20130077033 A KR 20130077033A KR 1020110145520 A KR1020110145520 A KR 1020110145520A KR 20110145520 A KR20110145520 A KR 20110145520A KR 20130077033 A KR20130077033 A KR 20130077033A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
redistribution pattern
pattern layer
conductive posts
chip
Prior art date
Application number
KR1020110145520A
Other languages
English (en)
Other versions
KR101346420B1 (ko
Inventor
유재혁
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to KR1020110145520A priority Critical patent/KR101346420B1/ko
Publication of KR20130077033A publication Critical patent/KR20130077033A/ko
Application granted granted Critical
Publication of KR101346420B1 publication Critical patent/KR101346420B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명은, 서로 다른 크기를 가지는 반도체 칩이 적층된 적층형 반도체 패키지를 제공한다. 본 발명의 일실시예에 따른 반도체 패키지는, 재배선 패턴층; 상기 재배선 패턴층 상에 위치하고 제1 크기를 가지는 제1 반도체 칩; 상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제1 반도체 칩을 전기적으로 연결하는 복수의 제1 도전성 포스트들; 및 상기 재배선 패턴층 상에 상기 제1 반도체 칩의 하측에 위치하고, 상기 제1 크기에 비하여 작은 제2 크기를 가지는 제2 반도체 칩;을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Stacked semiconductor package and method of manufacturing the same}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 다른 크기를 가지는 반도체 칩들을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 반도체 소자는 공정 기술의 미세화 및 기능의 다양화로 인해 칩 사이즈는 감소하고 입출력 단자들의 갯수는 증가함에 따라 전극 패드 피치는 점점 미세화되고 있으며, 다양한 기능의 융합화가 가속됨에 따라 여러 소자를 하나의 패키지 내에 집적하는 시스템 레벨 패키징 기술이 대두되고 있다. 또한 시스템 레벨 패키징 기술은 동작 간 노이즈를 최소화하고 신호 속도를 향상시키기 위하여 짧은 신호 거리를 유지할 수 있는 3차원 적층 기술 형태로 변화되고 있다. 한편 이러한 기술 개선요구와 더불어 제품 가격 상승을 제어하기 위하여 생산성이 높고 제조 원가를 절감하기 위하여, 복수의 반도체 칩을 포함하여 구성된 반도체 패키지를 도입하고 있다.
종래의 패키지에 복수의 반도체 칩들을 적층하는 경우에, 상측 반도체 칩과 하측 반도체 칩의 상호 연결을 위하여 하측 반도체 칩의 팬-아웃 패키지를 형성한 후에, 패키지 몰드에 레이저 드릴을 통하여 관통홀을 형성하고 상기 관통홀에 도전성 물질의 충전하여야 한다. 이후에, 재배선 공정을 하여 전극을 형성하고, 솔더 조인트와 같은 전기적 연결 부재를 통하여 상측 반도체 칩을 전기적으로 연결함으로서, 복수의 반도체 칩들이 상호 연결되고 최종적으로 적층형 반도체 패키지를 구성하게 된다. 이러한 반도체 패키지의 제조를 위하여는 관통홀의 형성과 상기 관통홀의 충전 공정을 필요로 하며, 상부 반도체 칩의 연결을 위하여는 솔더 조인트를 형성하여야 하는 등 복잡한 공정을 필요로 하는 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 다른 크기의 반도체 칩들을 용이하게 적층할 수 있는 반도체 패키지를 제공하는 것이다.
또한, 본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 재배선 패턴층; 상기 재배선 패턴층 상에 위치하고 제1 크기를 가지는 제1 반도체 칩; 상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제1 반도체 칩을 전기적으로 연결하는 복수의 제1 도전성 포스트들; 및 상기 재배선 패턴층 상에 상기 제1 반도체 칩의 하측에 위치하고, 상기 제1 크기에 비하여 작은 제2 크기를 가지는 제2 반도체 칩;을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지는, 재배선 패턴층; 상기 재배선 패턴층 상에 위치하고 제1 크기를 가지는 제1 반도체 칩; 상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제1 반도체 칩을 전기적으로 연결하는 복수의 제1 도전성 포스트들; 상기 재배선 패턴층 상에 상기 제1 반도체 칩의 하측에 위치하고, 상기 제1 크기에 비하여 작은 제2 크기를 가지는 제2 반도체 칩; 상기 재배선 패턴층 상에 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치하고, 상기 제1 크기에 비하여 작고 상기 제2 크기에 비하여 큰 제3 크기를 가지는 제3 반도체 칩; 및 상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제3 반도체 칩을 전기적으로 연결하는 복수의 제3 도전성 포스트들;를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 패키지의 제조 방법은, 제1 반도체 칩 상에 전기적으로 연결된 제1 도전성 포스트들을 형성하는 단계; 캐리어 기판 상에 제2 반도체 칩을 부착하는 단계; 캐리어 기판 상에 상기 제2 반도체 칩을 덮고, 상기 제1 도전성 포스트 사이에 상기 제2 반도체 칩이 위치하도록 상기 제1 반도체 칩을 부착하는 단계; 상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 제1 도전성 포스트들을 밀봉하는 밀봉 부재를 형성하는 단계; 상기 캐리어 기판을 제거하여 밀봉 부재를 노출하는 단계; 상기 밀봉 부재 상에 상기 제1 도전성 포스트들 및 상기 제2 반도체 칩과 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및 상기 재배선 패턴층에 전기적으로 연결된 외측 연결 부재를 부착하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 반도체 패키지는, 도전성 포스트들을 이용하여 반도체 칩을 재배선 패턴층에 전기적으로 연결할 수 있고, 크기가 큰 반도체 칩의 하측에 크기가 작은 반도체 칩을 위치시킴으로써, 반도체 패키지의 크기를 감소시킬 수 있다.
반도체 칩들이 재배선 패턴층의 재배선을 통하여 외부와 전기적으로 연결될 수 있으므로, 입출력 단자들을 미세화할 수 있고 그 갯수를 증가시킬 수 있다. 또한, 밀봉 부재에 관통홀 형성 및 상기 관통홀 충전 공정을 요구하지 않으므로, 공정이 단순해지고 수율 증가 및 비용 감소의 효과를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 2는 도 1의 반도체 패키지의 상면도이고, 반도체 패키지의 구성요소들의 위치관계를 나타내는 개략적인 상면도이다.
도 3 내지 도 7은 본 발명의 일 실시예들에 따른 반도체 패키지들을 도시하는 단면도이다.
도 8 내지 도 10은 본 발명의 일 실시예들에 따른 반도체 패키지들을 도시하는 단면도이다.
도 11 내지 도 21은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1)를 도시하는 단면도이다. 도 2는 도 1의 반도체 패키지(1)의 상면도이고, 반도체 패키지(1)의 구성요소들의 위치관계를 나타내는 개략적인 상면도이다.
도 1을 참조하면, 반도체 패키지(1)는 재배선 패턴층(10) 및 재배선 패턴층(10) 상에 위치하는 제1 반도체 칩(20)과 제2 반도체 칩(40)을 포함한다. 또한, 반도체 패키지(1)는 제1 반도체 칩(20)을 재배선 패턴층(10)에 전기적으로 연결하는 복수의 제1 도전성 포스트들(50)을 포함한다. 또한, 반도체 패키지(1)는 재배선 패턴층(10)의 하측에 위치하고 제1 반도체 칩(20)과 제2 반도체 칩(40)을 외부와 전기적으로 연결하는 외측 연결 부재(90)를 더 포함할 수 있다. 외측 연결 부재(90)는, 예를 들어 솔더볼일 수 있다.
재배선 패턴층(10)은 제1 절연층(12), 재배선 패턴(14), 및 제2 절연층(16)을 포함할 수 있다. 재배선 패턴(14)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 재배선 패턴(14)은 제1 반도체 칩(20) 및/또는 제2 반도체 칩(40)을 재배선할 수 있고, 외측 연결 부재(90)에 전기적으로 연결될 수 있다. 따라서, 제1 반도체 칩(20) 및/또는 제2 반도체 칩(40)의 입출력 단자를 미세화할 수 있고, 또한 상기 입출력 단자의 갯수를 증가시킬 수 있다. 제1 반도체 칩(20) 및/또는 제2 반도체 칩(40)이 재배선 패턴층(10)에 연결됨으로써, 반도체 패키지(1)는 팬-아웃 구조를 가질 수 있다.
재배선 패턴(14)의 상측은 제1 절연층(12)에 의하여 덮일 수 있고, 재배선 패턴(14)의 하측은 제2 절연층(16)에 의하여 덮일 수 있다. 재배선 패턴(14)의 상측 일부는 제1 절연층(12)으로부터 노출될 수 있고, 노출된 재배선 패턴(14)의 상측 일부는 제1 반도체 칩(20)에 전기적으로 연결된 제1 도전성 포스트들(50)과 전기적으로 연결될 수 있다. 즉, 재배선 패턴(14)과 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)는 전기적으로 연결될 수 있다. 또한, 노출된 재배선 패턴(14)의 상측 일부는 제2 반도체 칩(40)과 전기적으로 연결될 수 있다.
재배선 패턴층(10)을 통하여, 제1 반도체 칩(20) 및/또는 제2 반도체 칩(40)은 외부와 전기적으로 연결될 수 있다. 또한, 재배선 패턴층(10)을 통하여, 제1 반도체 칩(20)과 제2 반도체 칩(40)이 서로 전기적으로 연결될 수 있다.
또한, 재배선 패턴층(10)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 밀봉 부재(60)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
제1 반도체 칩(20)은 제1 도전성 포스트들(50)을 통하여 전기적으로 연결되도록 재배선 패턴층(10) 상에 위치할 수 있다. 제1 반도체 칩(20)은 제1 반도체 칩 패드(22)를 포함할 수 있다. 제1 반도체 칩 패드(22)는 제1 도전성 포스트들(50)과 전기적으로 연결될 수 있다. 제1 반도체 칩(20)은 제2 반도체 칩(40)을 덮도록 위치할 수 있고, 제1 크기를 가질 수 있다.
선택적으로, 반도체 패키지(1)는 제1 반도체 칩(20)의 하측에 제1 칩 재배선 패턴층(30)을 더 포함할 수 있다. 제1 칩 재배선 패턴층(30)은 제1 반도체 칩(20)과 제1 도전성 포스트들(50)을 전기적으로 연결할 수 있다.
제1 칩 재배선 패턴층(30)은 제3 절연층(32), 제1 칩 재배선 패턴(34), 및 제4 절연층(36)을 포함할 수 있다. 제1 칩 재배선 패턴(34)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제1 칩 재배선 패턴(34)은 제1 반도체 칩(20)을 재배선할 수 있다. 제1 칩 재배선 패턴(34)의 상측은 제3 절연층(32)에 의하여 덮일 수 있고, 제1 칩 재배선 패턴(34)의 하측은 제4 절연층(36)에 의하여 덮일 수 있다. 제1 칩 재배선 패턴(34)의 상측은 제3 절연층(32)으로부터 노출될 수 있고, 노출된 제1 칩 재배선 패턴(34)의 상측은 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)와 전기적으로 연결될 수 있다. 노출된 제1 칩 재배선 패턴(34)의 하측은 제1 도전성 포스트들(50)과 전기적으로 연결될 수 있다. 이에 따라, 제1 반도체 칩(20)과 제1 도전성 포스트들(50)은 제1 칩 재배선 패턴(34)에 의하여 전기적으로 연결될 수 있다.
또한, 제1 칩 재배선 패턴층(30)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제1 반도체 칩(20)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
제2 반도체 칩(40)은 재배선 패턴층(10) 상에 위치할 수 있다. 제2 반도체 칩(40)의 제2 반도체 칩 패드(42)가 재배선 패턴층(10)의 재배선 패턴(14)과 전기적으로 연결될 수 있다. 제2 반도체 칩(40)은 제1 반도체 칩(20)의 하측에 위치할 수 있고, 상기 제1 크기에 비하여 작은 제2 크기를 가질 수 있다. 따라서, 반도체 패키지(1)의 상측에서 볼 경우에, 제2 반도체 칩(40)은 제1 반도체 칩(20)에 가려서 보이지 않을 수 있다.
제1 반도체 칩(20)과 제2 반도체 칩(40)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 제1 반도체 칩(20)과 제2 반도체 칩(40)은 메모리 칩이거나 또는 로직 칩일 수 있다. 이러한 메모리 칩은, 예를 들어 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이러한 로직 칩은 메모리칩들을 제어하는 제어기일 수 있다. 예를 들어, 제2 반도체 칩(40)은 로직회로를 포함하는 로직칩일 수 있고, 제1 반도체 칩(20)은 메모리칩일 수 있고, 또는 이와 반대일 수 있다. 반도체 패키지(1)는 SOC(system on chip) 또는 SIP(system in package)일 수 있다.
복수의 제1 도전성 포스트들(50)은 재배선 패턴층(10) 상에 위치할 수 있다. 제1 도전성 포스트들(50)은 재배선 패턴층(10)의 노출된 영역에 위치할 수 있고, 제1 도전성 포스트들(50)은 재배선 패턴층(10)과 전기적으로 연결될 수 있다. 또한, 제1 도전성 포스트들(50)은 제1 칩 재배선 패턴층(30)의 제1 칩 재배선 패턴(34)의 노출된 영역에 위치할 수 있고, 제1 도전성 포스트들(50)은 제1 칩 재배선 패턴(34)과 전기적으로 연결될 수 있고, 이에 따라 제1 반도체 칩(20)과 전기적으로 연결될 수 있다. 결과적으로, 제1 도전성 포스트들(50)은 재배선 패턴층(10)과 제1 반도체 칩(20)을 전기적으로 연결할 수 있다.
제1 도전성 포스트들(50)은 재배선 패턴층(10)과 제1 반도체 칩(20) 사이에 위치할 수 있다. 제1 도전성 포스트들(50)은 제1 반도체 칩(20)의 하측에 위치할 수 있다. 따라서, 반도체 패키지(1)의 상측에서 볼 경우에, 제1 도전성 포스트들(50)은 제1 반도체 칩(20)에 가려서 보이지 않을 수 있다. 제1 도전성 포스트들(50)은 제2 반도체 칩(40)을 사이에 두고 위치할 수 있다.
재배선 패턴층(10)으로부터 제1 도전성 포스트들(50)의 높이는 제2 반도체 칩(40)의 높이에 비하여 클 수 있다. 따라서, 제2 반도체 칩(40)은 제1 반도체 칩(20) 및/또는 제1 칩 재배선 패턴층(30)으로부터 이격될 수 있고, 제1 반도체 칩(20)과 제2 반도체 칩(40) 사이에 공간이 있을 수 있다. 그러나, 제2 반도체 칩(40)의 상측이 제1 반도체 칩(20)의 하측 및/또는 제1 칩 재배선 패턴층(30)의 하측과 접촉하는 경우도 본 발명의 기술적 사상에 포함된다.
제1 도전성 포스트들(50)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 또한, 제1 도전성 포스트들(50)은 TSV(through silicon via)와 같은 관통 전극일 수 있다.
밀봉 부재(60)는 재배선 패턴층(10) 상에 위치할 수 있고, 제1 반도체 칩(20), 제2 반도체 칩(40), 및 제1 도전성 포스트들(50)을 밀봉할 수 있다. 밀봉 부재(60)는 제1 반도체 칩(20)을 완전히 덮을 수 있다. 밀봉 부재(60)는 제1 도전성 포스트들(50)의 사이의 공간, 제1 도전성 포스트들(50)과 제2 반도체 칩(40) 사이의 공간 및 제1 반도체 칩(20)과 제2 반도체 칩(40)의 사이의 공간 등을 충전할 수 있다. 밀봉 부재(60)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 대안적으로, 제1 반도체 칩(20)의 최상측이 밀봉 부재(60)로부터 노출되는 경우도 본 발명의 기술적 사상에 포함된다.
도 2를 참조하면, 제2 반도체 칩(40)은 제1 반도체 칩(20)에 대하여 중첩되어 위치할 수 있고, 예를 들어 제1 반도체 칩(20)의 중앙에 위치할 수 있다. 제1 도전성 포스트들(50)은 제2 반도체 칩(40)을 사이에 두고 위치할 수 있다. 예를 들어, 제2 반도체 칩(40)를 기준으로 제1 도전성 포스트들(50)이 서로 대칭되어 위치할 수 있다. 또한, 제2 반도체 칩(40)을 기준으로 대칭되는 양측에 제1 도전성 포스트들(50)의 갯수가 동일할 수 있다. 대안적으로, 제2 반도체 칩(40)을 기준으로 대칭되는 양측에 제1 도전성 포스트들(50)의 갯수가 다른 경우도 본 발명의 기술적 사상에 포함된다.
도 3 내지 도 7은 본 발명의 일 실시예들에 따른 반도체 패키지들(2, 3, 4, 5, 6)을 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지들(2,3,4,5,6)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 3을 참조하면, 반도체 패키지(2)는 제1 반도체 칩(20)은 제1 도전성 포스트들(50)과 직접적으로 연결된 경우를 포함한다. 즉, 도 1의 반도체 패키지(1)와 비교하여, 제1 칩 재배선 패턴층(30)을 포함하지 않는 경우이다. 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)는 제1 도전성 포스트들(50)와 직접적으로 연결된다.
도 4를 참조하면, 반도체 패키지(3)는 복수의 제2 반도체 칩들(40a)을 포함한다. 복수의 제2 반도체 칩들(40a)은 도 1의 제2 반도체 칩(40)과 유사하게 재배선 패턴층(10)에 전기적으로 연결될 수 있다. 복수의 제2 반도체 칩들(40a)은 서로 동일한 크기를 가지거나 서로 다른 크기를 가질 수 있다. 또한, 복수의 제2 반도체 칩들(40a)은 서로 동일한 기능을 가지거나 서로 다른 기능을 가질 수 있다.
도 5를 참조하면, 반도체 패키지(4)는 제1 반도체 칩(20)의 하측의 제1 영역(I)에 위치한 제1 도전성 포스트들(50)을 포함하고, 제1 반도체 칩(20)의 하측의 제2 영역(II)에 위치한 제2 반도체 칩(40)을 포함한다. 제1 영역(I)과 제2 영역(II)은 서로 반대되어(opposite) 위치할 수 있다. 도 5에 도시된 바와 같이, 재배선 패턴층(10)과 제1 반도체 칩(20) 사이의 영역 중의 좌측 영역에 제1 도전성 포스트들(50) 모두가 위치할 수 있고, 재배선 패턴층(10)과 제1 반도체 칩(20) 사이의 영역 중의 우측 영역에 제2 반도체 칩(40)이 위치할 수 있다. 제2 반도체 칩(40)의 위치가 다양하게 변화하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 6을 참조하면, 반도체 패키지(5)는 재배선 패턴층(10) 상에 위치하고, 재배선 패턴층(10)과 제2 반도체 칩(40)을 전기적으로 연결하는 복수의 제2 도전성 포스트들(51)을 더 포함할 수 있다. 복수의 제2 도전성 포스트들(51)은 제2 반도체 칩(40)의 제2 반도체 칩 패드(42)에 전기적으로 연결될 수 있고, 재배선 패턴층(10)의 재배선 패턴(14)에 전기적으로 연결될 수 있다. 제2 도전성 포스트들(51)의 형성 방법은 도 11 내지 도 14를 참조하여 설명한 제1 도전성 포스트들(50)의 형성 방법과 유사할 수 있다.
도 7을 참조하면, 반도체 패키지(6)는 제1 도전성 포스트들(50a)을 포함한다. 제1 도전성 포스트들(50a)는 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)에 대하여 수직적으로 하측에 위치할 수 있다. 또한, 제1 도전성 포스트들(50a)는 외측 연결 부재(90)에 수직적으로 상측에 위치할 수 있다. 즉, 본 실시예는, 제1 칩 재배선 패턴층(30)의 제1 칩 재배선 패턴(34)에 의하여 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)가 재배선되지 않는 경우를 의미한다.
도 8 내지 도 10은 본 발명의 일 실시예들에 따른 반도체 패키지들(7, 8, 9)을 도시하는 단면도이다. 본 실시예들에 따른 반도체 패키지들(7, 8, 9)은 상술한 실시예의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 8을 참조하면, 반도체 패키지(6)는 재배선 패턴층(10) 및 재배선 패턴층(10) 상에 위치하는 제1 반도체 칩(20), 제2 반도체 칩(40), 제3 반도체 칩(70)을 포함한다. 또한, 반도체 패키지(6)는 제1 반도체 칩(20)을 재배선 패턴층(10)에 전기적으로 연결하는 복수의 제1 도전성 포스트들(50)을 포함한다. 또한, 반도체 패키지(6)는 제3 반도체 칩(70)을 재배선 패턴층(10)에 전기적으로 연결하는 복수의 제3 도전성 포스트들(52)을 포함한다. 또한, 반도체 패키지(1)는 재배선 패턴층(10)의 하측에 위치하고 제1 반도체 칩(20), 제2 반도체 칩(40), 및 제3 반도체 칩(70)을 외부와 전기적으로 연결하는 외측 연결 부재(90)를 더 포함할 수 있다. 외측 연결 부재(90)는, 예를 들어 솔더볼일 수 있다.
재배선 패턴층(10)을 통하여, 제1 반도체 칩(20), 제2 반도체 칩(40), 및/또는 제3 반도체 칩(70)은 외부와 전기적으로 연결될 수 있다. 또한, 재배선 패턴층(10)을 통하여, 제1 반도체 칩(20), 제2 반도체 칩(40), 및/또는 제3 반도체 칩(70)이 서로 전기적으로 연결될 수 있다.
제1 반도체 칩(20), 제2 반도체 칩(40), 제1 도전성 포스트들(50), 밀봉 부재(60), 및 외측 연결 부재(90)은 도 1을 참조하여 설명한 바와 같다. 또한, 도 3 내지 도 7을 참조하여 설명한 실시예들이 본 실시예와 조합된 경우도 본 발명의 기술적 사상에 포함된다.
제3 반도체 칩(70)은 재배선 패턴층(10) 상에 위치할 수 있다. 제3 반도체 칩(70)의 제3 반도체 칩 패드(72)가 재배선 패턴층(10)의 재배선 패턴(14)과 전기적으로 연결될 수 있다. 제3 반도체 칩(70)은 제1 반도체 칩(20)과 제2 반도체 칩(40) 사이에 위치할 수 있다. 예를 들어, 제3 반도체 칩(70)은 제1 반도체 칩(20)의 하측에 위치하고, 제2 반도체 칩(40)의 상측에 위치할 수 있다. 제3 반도체 칩(70)은 제1 반도체 칩(20)의 제1 크기에 비하여 작고 제2 반도체 칩(40)의 제2 크기에 비하여 큰 제3 크기를 가질 수 있다. 따라서, 반도체 패키지(7)의 상측에서 볼 경우에, 제3 반도체 칩(70)은 제1 반도체 칩(20)에 가려서 보이지 않을 수 있다. 제3 반도체 칩(70)은 제1 반도체 칩(20) 및/또는 제2 반도체 칩(40)과 동종 제품들이거나 또는 이종 제품들일 수 있다.
반도체 패키지(7)는 제3 반도체 칩(70)의 하측에 제3 칩 재배선 패턴층(80)을 더 포함할 수 있다. 제3 칩 재배선 패턴층(80)은 제3 반도체 칩(70)과 제3 도전성 포스트들(52)을 전기적으로 연결할 수 있다.
제3 칩 재배선 패턴층(80)은 제5 절연층(82), 제3 칩 재배선 패턴(84), 및 제6 절연층(86)을 포함할 수 있다. 제3 칩 재배선 패턴(84)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 제3 칩 재배선 패턴(84)은 제3 반도체 칩(70)을 재배선할 수 있다. 제3 칩 재배선 패턴(84)의 상측은 제5 절연층(82)에 의하여 덮일 수 있고, 제3 칩 재배선 패턴(84)의 하측은 제6 절연층(86)에 의하여 덮일 수 있다. 제3 칩 재배선 패턴(84)의 상측은 제5 절연층(82)으로부터 노출될 수 있고, 노출된 제3 칩 재배선 패턴(84)의 상측은 제3 반도체 칩(70)의 제3 반도체 칩 패드(72)와 전기적으로 연결될 수 있다. 노출된 제3 칩 재배선 패턴(84)의 하측은 제3 도전성 포스트들(52)과 전기적으로 연결될 수 있다. 이에 따라, 제3 반도체 칩(70)과 제3 도전성 포스트들(52)은 제3 칩 재배선 패턴(84)에 의하여 전기적으로 연결될 수 있다.
또한, 제3 칩 재배선 패턴층(80)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제3 반도체 칩(70)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
복수의 제3 도전성 포스트들(52)은 재배선 패턴층(10) 상에 위치할 수 있다. 제3 도전성 포스트들(52)은 재배선 패턴층(10)의 노출된 영역에 위치할 수 있고, 제3 도전성 포스트들(52)은 재배선 패턴층(10)과 전기적으로 연결될 수 있다. 또한, 제3 도전성 포스트들(52)은 제3 칩 재배선 패턴층(80)의 제3 칩 재배선 패턴(84)의 노출된 영역에 위치할 수 있고, 제3 도전성 포스트들(52)은 제3 칩 재배선 패턴(84)과 전기적으로 연결될 수 있고, 이에 따라 제3 반도체 칩(70)과 전기적으로 연결될 수 있다. 결과적으로, 제3 도전성 포스트들(52)은 재배선 패턴층(10)과 제3 반도체 칩(70)을 전기적으로 연결할 수 있다.
제3 도전성 포스트들(52)은 재배선 패턴층(10)과 제3 반도체 칩(70) 사이에 위치할 수 있다. 제3 도전성 포스트들(52)은 제3 반도체 칩(70)의 하측에 위치할 수 있다. 따라서, 반도체 패키지(1)의 상측에서 볼 경우에, 제3 도전성 포스트들(52)은 제3 반도체 칩(70)에 가려서 보이지 않을 수 있다. 제3 도전성 포스트들(52)은 제1 반도체 칩(20)의 하측에 위치할 수 있고, 제2 반도체 칩(40)을 사이에 두고 위치할 수 있다. 또한, 제3 도전성 포스트들(52)은 제1 도전성 포스트들(50)은 사이에 위치할 수 있다.
재배선 패턴층(10)으로부터 제3 도전성 포스트들(52)의 높이는 제2 반도체 칩(40)의 높이에 비하여 클 수 있다. 따라서, 제2 반도체 칩(40)은 제3 반도체 칩(70) 및/또는 제3 칩 재배선 패턴층(80)으로부터 이격될 수 있고, 제3 반도체 칩(70)과 제2 반도체 칩(40) 사이에 공간이 있을 수 있다. 그러나, 제2 반도체 칩(40)의 상측이 제3 반도체 칩(70)의 하측 및/또는 제3 칩 재배선 패턴층(80)의 하측과 접촉하는 경우도 본 발명의 기술적 사상에 포함된다.
재배선 패턴층(10)으로부터 제1 도전성 포스트들(50)의 높이는 제3 반도체 칩(70)의 높이에 비하여 클 수 있다. 따라서, 제3 반도체 칩(70)은 제1 반도체 칩(20) 및/또는 제1 칩 재배선 패턴층(30)으로부터 이격될 수 있고, 제1 반도체 칩(20)과 제3 반도체 칩(70) 사이에 공간이 있을 수 있다. 그러나, 제3 반도체 칩(70)의 상측이 제1 반도체 칩(20)의 하측 및/또는 제1 칩 재배선 패턴층(30)의 하측과 접촉하는 경우도 본 발명의 기술적 사상에 포함된다.
제3 도전성 포스트들(52)의 형성 방법은 도 11 내지 도 14를 참조하여 설명한 제1 도전성 포스트들(50)의 형성 방법과 유사할 수 있다.
도 9를 참조하면, 반도체 패키지(8)는 제1 반도체 칩(20)의 하측의 제1 영역(I)에 위치한 제1 도전성 포스트들(50)을 포함하고, 제1 반도체 칩(20)의 하측의 제2 영역(II)에 위치한 제2 반도체 칩(40)을 포함하고, 제1 영역(I)과 제2 영역(II) 사이에 위치한 제3 영역(III)에 위치한 제3 도전성 포스트들(52)을 포함한다. 제1 영역(I)과 제2 영역(II)은 서로 반대되어(opposite) 위치할 수 있다. 도 9에 도시된 바와 같이, 재배선 패턴층(10)과 제1 반도체 칩(20) 사이의 영역 중의 좌측 영역에 제1 도전성 포스트들(50) 모두가 위치할 수 있고, 재배선 패턴층(10)과 제1 반도체 칩(20) 사이의 영역 중의 우측 영역에 제2 반도체 칩(40)이 위치할 수 있다. 또한, 재배선 패턴층(10)과 제1 반도체 칩(20) 사이의 중앙 영역에 제3 도전성 포스트들(52) 모두가 위치할 수 있다. 제2 반도체 칩(40) 및/또는 제3 도전성 포스트들(52)의 위치가 다양하게 변화하는 경우들도 본 발명의 기술적 사상에 포함된다.
도 8을 참조하면, 반도체 패키지(9)는 제1 도전성 포스트들(50b)을 포함한다. 제1 도전성 포스트들(50b)는 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)에 대하여 수직적으로 하측에 위치할 수 있다. 또한, 제1 도전성 포스트들(50b)는 외측 연결 부재(90)에 수직적으로 상측에 위치할 수 있다. 즉, 본 실시예는, 제1 칩 재배선 패턴층(30)의 제1 칩 재배선 패턴(34)에 의하여 제1 반도체 칩(20)의 제1 반도체 칩 패드(22)가 재배선되지 않는 경우를 의미한다. 또한, 이와 유사하게, 제3 도전성 포스트들(52)이 외측 연결 부재(90)에 수직적으로 상측에 위치하는 경우도 본 발명의 기술적 사상에 포함된다.
도 11 내지 도 21은 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1)를 제조하는 제조 방법을 공정 단계에 따라 도시하는 단면도들이다.
도 11을 참조하면, 제1 반도체 칩(20) 상에 제1 칩 재배선 패턴층(30)을 형성한다. 제1 칩 재배선 패턴층(30)은 제3 절연층(32), 제1 칩 재배선 패턴(34), 및 제4 절연층(36)으로 구성될 수 있다. 예를 들어, 제1 반도체 칩(20) 상에 제3 절연층(32)을 형성하고, 제3 절연층(32)의 일부를 제거하여 제1 반도체 칩 패드(22)를 노출한다. 이어서, 노출된 제1 반도체 칩 패드(22)와 전기적으로 연결되고 제3 절연층(32)의 상측으로 연장되는 제1 칩 재배선 패턴(34)을 형성한다. 제1 칩 재배선 패턴(34)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 제1 칩 재배선 패턴(34) 상에 제4 절연층(36)을 형성하고, 제1 칩 재배선 패턴(34)의 일부가 노출되도록 제4 절연층(36)의 일부를 제거한다. 노출된 제1 칩 재배선 패턴(34)에는 후속의 공정에서 제1 도전성 포스트들(50, 도 13 참조) 등이 부착될 수 있다.
또한, 제1 칩 재배선 패턴층(30)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 제1 반도체 칩(20)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 12를 참조하면, 제1 칩 재배선 패턴층(30) 상에 마스크층(59)을 형성하고, 제1 칩 재배선 패턴층(30)의 일부를 노출하는 개구부를 마스크층(59)에 형성한 후에, 상기 개구부를 도전물(55a, 55b)로 충전한다. 상기 마스크층(59)은, 예를 들어 포토레지스트 또는 절연물을 포함할 수 있다. 도전물(55a, 55b)은 동일한 높이일 수 있거나 또는 다른 높이를 가질 수 있다.
도 13을 참조하면, 마스크층(59)을 평탄화하여 제1 칩 재배선 패턴층(30)에 전기적으로 연결된 제1 도전성 포스트들(50)을 형성한다. 제1 도전성 포스트들(50)의 높이는 동일할 수 있다. 상기 평탄화 공정은 연마, 에치백 또는 기계적 화학적 연마(mechanical chemical polishing, CMP)를 이용하여 수행될 수 있다.
도 14를 참조하면, 마스크층(59)을 제거한다. 상기 제거 공정은 식각 또는 애싱(ashing)을 이용할 수 있다. 이에 따라, 제1 반도체 칩(20) 상에 위치하는 제1 칩 재배선 패턴층(30) 상에 제1 반도체 칩 패드(22)와 전기적으로 연결된 제1 도전성 포스트들(50)이 형성된다.
도 15를 참조하면, 캐리어 기판(95) 상에 접착부재(97)를 이용하여 제2 반도체 칩(40)을 부착한다. 캐리어 기판(95) 상에 복수의 제2 반도체 칩(40)들 소정의 배열로 부착될 수 있다. 접착부재(97)는 액상 접착제 또는 접착 테이프일 수 있다. 제2 반도체 칩(40)의 제2 반도체 칩 패드(42)는 하측을 향할 수 있고, 접착부재(97)와 접촉할 수 있다. 캐리어 기판(95)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.
도 11 내지 도 14에 도시된 단계들은 도 15에 도시된 단계 이전에 수행되거나 또는 그 이후에 수행될 수 있다.
도 16을 참조하면, 캐리어 기판(95) 상에 제1 반도체 칩(20)을 부착한다. 캐리어 기판(95) 상에 복수의 제1 반도체 칩(20)들 소정의 배열로 부착될 수 있다. 구체적으로, 제1 반도체 칩(20)으로부터 돌출된 제1 도전성 포스트들(50)이 접착부재(97)를 이용하여 캐리어 기판(95) 상에 부착된다. 제1 반도체 칩(20)은 제2 반도체 칩(40)을 덮도록 위치할 수 있다. 또한, 제1 도전성 포스트들(50)이 사이에 제2 반도체 칩(40)이 위치할 수 있다. 제1 도전성 포스트들(50)의 높이가 제2 반도체 칩(40)의 높이에 비하여 큰 경우에는, 제2 반도체 칩(40)과 제1 반도체 칩(20) 사이에 공간이 생길 수 있다.
도 17을 참조하면, 재배선 패턴층(10) 상에 제1 반도체 칩(20), 제2 반도체 칩(40), 및 제1 도전성 포스트들(50)을 밀봉하는 밀봉 부재(60)를 형성한다. 밀봉 부재(60)는 제1 반도체 칩(20)을 완전히 덮을 수 있다. 밀봉 부재(60)는 제1 도전성 포스트들(50)의 사이의 공간, 제1 도전성 포스트들(50)과 제2 반도체 칩(40) 사이의 공간 및 제1 반도체 칩(20)과 제2 반도체 칩(40)의 사이의 공간 등을 충전할 수 있다. 밀봉 부재(60)는 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다.
도 18을 참조하면, 캐리어 기판(95)을 제거하여 밀봉 부재(60)를 노출한다. 이에 따라, 제1 도전성 포스트들(50) 및 제2 반도체 칩(40)의 제2 반도체 칩 패드(42)이 노출될 수 있다. 대안적으로, 제1 도전성 포스트들(50)을 대신하여 밀봉 부재(60)를 관통하는 TSV(through silicon via)와 같은 관통 전극을 형성하는 경우도 본 발명의 기술적 사상에 포함된다.
도 19를 참조하면, 밀봉 부재(60) 상에 재배선 패턴층(10)을 형성한다. 재배선 패턴층(10)은 노출된 제1 도전성 포스트들(50) 및 제2 반도체 칩(40)과 전기적으로 연결될 수 있다. 이에 따라, 재배선 패턴층(10)은 제1 도전성 포스트들(50)에 전기적으로 연결된 제1 반도체 칩(20)을 재배선할 수 있다. 또한, 재배선 패턴층(10)은 제2 반도체 칩(40)을 재배선할 수 있다.
재배선 패턴층(10)은 제1 절연층(12), 재배선 패턴(14), 및 제2 절연층(16)으로 구성될 수 있다. 예를 들어, 밀봉 부재(60) 상에 제1 절연층(12)을 형성하고, 제1 절연층(12)의 일부를 제거하여 제1 도전성 포스트들(50) 및 제2 반도체 칩(40)의 제2 반도체 칩 패드(42)를 노출한다. 이어서, 노출된 제1 도전성 포스트들(50) 및/또는 제2 반도체 칩 패드(42)와 전기적으로 연결되고 밀봉 부재(60)의 상측으로 연장되는 재배선 패턴(14)을 형성한다. 재배선 패턴(14)은 증착, 도금, 등 다양한 방법을 이용하여 형성될 수 있다. 재배선 패턴(14) 상에 제2 절연층(16)을 형성하고, 재배선 패턴(14)의 일부가 노출되도록 제2 절연층(16)의 일부를 제거한다. 선택적으로, 제2 절연층(16)으로부터 노출된 재배선 패턴(14)에 본드 패드(18)가 더 형성될 수 있다.
대안적으로, 재배선 패턴층(10)은 미리 제조된 기판으로 구성될 수 있고, 압착, 접착, 리플로우 등에 의하여 밀봉 부재(60)에 접착되는 경우도 본 발명의 기술적 사상에 포함된다.
도 20을 참조하면, 재배선 패턴층(10)에 전기적으로 연결된 외측 연결 부재(90)를 부착한다. 외측 연결 부재(90)는 노출된 재배선 패턴(14)에 부착되거나 또는 본드 패드(18)에 부착될 수 있다. 외측 연결 부재(90)는 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 외측 연결 부재(90)는 솔더볼일 수 있다.
도 21을 참조하면, 제1 반도체 칩(20)과 제2 반도체 칩(40)의 적층물을 개별화하여, 도 1의 반도체 패키지(1)를 완성한다.
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
1, 2, 3, 4, 5, 6, 7, 8, 9: 반도체 패키지,
10: 재배선 패턴층, 12: 제1 절연층, 14: 재배선 패턴, 16: 제2 절연층,
18: 본드 패드, 20: 제1 반도체 칩, 22: 제1 반도체 칩 패드,
30: 제1 칩 재배선 패턴층, 32: 제3 절연층, 34: 칩 재배선 패턴,
36: 제4 절연층, 40, 40a: 제2 반도체 칩, 42: 제2 반도체 칩 패드,
50, 50a, 50b: 제1 도전성 포스트, 51: 제2 도전성 포스트,
52: 제3 도전성 포스트, 55a, 55b: 도전물, 59: 마스크층, 60: 밀봉 부재,
70: 제3 반도체 칩, 72: 제3 반도체 칩 패드, 80: 제3 칩 재배선 패턴층,
82: 제5 절연층, 84: 제3 칩 재배선 패턴, 86: 제6 절연층,
90: 외측 연결 부재, 95: 캐리어 기판, 97: 접착부재,

Claims (13)

  1. 재배선 패턴층;
    상기 재배선 패턴층 상에 위치하고 제1 크기를 가지는 제1 반도체 칩;
    상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제1 반도체 칩을 전기적으로 연결하는 복수의 제1 도전성 포스트들; 및
    상기 재배선 패턴층 상에 상기 제1 반도체 칩의 하측에 위치하고, 상기 제1 크기에 비하여 작은 제2 크기를 가지는 제2 반도체 칩;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제1 반도체 칩을 재배선하고, 상기 제1 반도체 칩과 상기 복수의 제1 도전성 포스트들을 전기적으로 연결하는 칩 재배선 패턴층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제1 도전성 포스트들은 상기 재배선 패턴층과 상기 제1 반도체 칩 사이에 위치하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 도전성 포스트들은 상기 제2 반도체 칩을 사이에 두고 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 반도체 칩의 중앙에 중첩되도록 위치하는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 제1 도전성 포스트들 모두는 상기 제1 반도체 칩의 하측의 제1 영역에 위치하고, 상기 제2 반도체 칩은 상기 제1 영역과 반대되는(opposite) 상기 제1 반도체 칩의 하측의 제2 영역에 위치하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제2 반도체 칩을 전기적으로 연결하는 복수의 제2 도전성 포스트들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제1 도전성 포스트들의 일부는 상기 제1 반도체 칩의 제1 반도체 칩 패드에 대하여 수직적으로 하측에 위치하는 것을 특징으로 하는 반도체 패키지.
  9. 재배선 패턴층;
    상기 재배선 패턴층 상에 위치하고 제1 크기를 가지는 제1 반도체 칩;
    상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제1 반도체 칩을 전기적으로 연결하는 복수의 제1 도전성 포스트들;
    상기 재배선 패턴층 상에 상기 제1 반도체 칩의 하측에 위치하고, 상기 제1 크기에 비하여 작은 제2 크기를 가지는 제2 반도체 칩;
    상기 재배선 패턴층 상에 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에 위치하고, 상기 제1 크기에 비하여 작고 상기 제2 크기에 비하여 큰 제3 크기를 가지는 제3 반도체 칩; 및
    상기 재배선 패턴층 상에 위치하고, 상기 재배선 패턴층과 상기 제3 반도체 칩을 전기적으로 연결하는 복수의 제3 도전성 포스트들;
    을 포함하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 제2 반도체 칩은 상기 제1 도전성 포스트들 및 상기 제3 도전성 포스트들 사이에 위치하는 것을 특징으로 하는 반도체 패키지.
  11. 제 9 항에 있어서,
    상기 제1 도전성 포스트들 모두는 상기 제1 반도체 칩의 하측의 제1 영역에 위치하고, 상기 제2 반도체 칩은 상기 제1 영역과 반대되는(opposite) 상기 제1 반도체 칩의 하측의 제2 영역에 위치하고, 상기 제3 도전성 포스트들 모두는 상기 제1 영역과 상기 제2 영역 사이의 제 3영역에 위치하는 것을 특징으로 하는 반도체 패키지.
  12. 제 9 항에 있어서,
    상기 제1 도전성 포스트들의 일부는 상기 제1 반도체 칩의 제1 반도체 칩 패드의 수직적으로 하측에 위치하는 것을 특징으로 하는 반도체 패키지.
  13. 제1 반도체 칩 상에 전기적으로 연결된 제1 도전성 포스트들을 형성하는 단계;
    캐리어 기판 상에 제2 반도체 칩을 부착하는 단계;
    캐리어 기판 상에 상기 제2 반도체 칩을 덮고, 상기 제1 도전성 포스트 사이에 상기 제2 반도체 칩이 위치하도록 상기 제1 반도체 칩을 부착하는 단계;
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 및 상기 제1 도전성 포스트들을 밀봉하는 밀봉 부재를 형성하는 단계;
    상기 캐리어 기판을 제거하여 밀봉 부재를 노출하는 단계;
    상기 밀봉 부재 상에 상기 제1 도전성 포스트들 및 상기 제2 반도체 칩과 전기적으로 연결되는 재배선 패턴층을 형성하는 단계; 및
    상기 재배선 패턴층에 전기적으로 연결된 외측 연결 부재를 부착하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
KR1020110145520A 2011-12-29 2011-12-29 반도체 패키지 및 그 제조 방법 KR101346420B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110145520A KR101346420B1 (ko) 2011-12-29 2011-12-29 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110145520A KR101346420B1 (ko) 2011-12-29 2011-12-29 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130077033A true KR20130077033A (ko) 2013-07-09
KR101346420B1 KR101346420B1 (ko) 2014-01-10

Family

ID=48990356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110145520A KR101346420B1 (ko) 2011-12-29 2011-12-29 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101346420B1 (ko)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400772A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先封后蚀芯片正装三维系统级金属线路板结构及工艺方法
CN103400767A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先蚀后封芯片倒装凸点三维系统级金属线路板及工艺方法
CN103400771A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103400770A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先封后蚀芯片倒装凸点三维系统级金属线路板及工艺方法
CN103413766A (zh) * 2013-08-06 2013-11-27 江苏长电科技股份有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103515249A (zh) * 2013-08-06 2014-01-15 江苏长电科技股份有限公司 先封后蚀三维系统级芯片正装凸点封装结构及工艺方法
KR20150113362A (ko) * 2014-03-28 2015-10-08 에스케이하이닉스 주식회사 얇은 두께의 적층 패키지
KR20160132053A (ko) * 2014-03-10 2016-11-16 데카 테크놀로지 잉크 두꺼운 재배선 층을 포함하는 반도체 디바이스 및 방법
KR20170034758A (ko) * 2015-09-21 2017-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 팬아웃 패키지 및 그 제조 방법
KR20180055621A (ko) * 2016-11-17 2018-05-25 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180070286A (ko) * 2016-12-16 2018-06-26 삼성전기주식회사 팬-아웃 반도체 패키지
US10128213B2 (en) 2015-09-21 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out stacked package with fan-out redistribution layer (RDL)
CN109599390A (zh) * 2018-12-29 2019-04-09 华进半导体封装先导技术研发中心有限公司 一种扇出型封装结构和封装方法
CN110444535A (zh) * 2019-07-29 2019-11-12 上海先方半导体有限公司 一种扇出形多芯片封装结构及其制备方法
CN113880041A (zh) * 2020-07-03 2022-01-04 浙江大学 微系统模组芯片嵌入式封装结构及封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220138539A (ko) 2021-04-05 2022-10-13 삼성전자주식회사 반도체 패키지

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4477001B2 (ja) * 2005-03-07 2010-06-09 パナソニック株式会社 実装体の製造方法
KR20110123297A (ko) * 2010-05-07 2011-11-15 주식회사 네패스 웨이퍼레벨 반도체 패키지 및 그 제조방법

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640413B2 (en) 2013-08-06 2017-05-02 Jiangsu Changjiang Electronics Technology Co., Ltd Etching-before-packaging horizontal chip 3D system-level metal circuit board structure and technique thereof
CN103400767A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先蚀后封芯片倒装凸点三维系统级金属线路板及工艺方法
CN103400771A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103400770A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先封后蚀芯片倒装凸点三维系统级金属线路板及工艺方法
CN103413766A (zh) * 2013-08-06 2013-11-27 江苏长电科技股份有限公司 先蚀后封芯片正装三维系统级金属线路板结构及工艺方法
CN103515249A (zh) * 2013-08-06 2014-01-15 江苏长电科技股份有限公司 先封后蚀三维系统级芯片正装凸点封装结构及工艺方法
CN103400772A (zh) * 2013-08-06 2013-11-20 江苏长电科技股份有限公司 先封后蚀芯片正装三维系统级金属线路板结构及工艺方法
US9627303B2 (en) 2013-08-06 2017-04-18 Jiangsu Changjiang Electronics Technology Co., Ltd Etching-before-packaging three-dimensional system-level metal circuit board structure inversely provided with chip, and technological method
KR20160132053A (ko) * 2014-03-10 2016-11-16 데카 테크놀로지 잉크 두꺼운 재배선 층을 포함하는 반도체 디바이스 및 방법
KR20150113362A (ko) * 2014-03-28 2015-10-08 에스케이하이닉스 주식회사 얇은 두께의 적층 패키지
US10269674B2 (en) 2015-09-21 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US12080615B2 (en) 2015-09-21 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US10049953B2 (en) 2015-09-21 2018-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
US10128213B2 (en) 2015-09-21 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out stacked package with fan-out redistribution layer (RDL)
US11538788B2 (en) 2015-09-21 2022-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out stacked package with fan-out redistribution layer (RDL)
US11532529B2 (en) 2015-09-21 2022-12-20 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing an integrated fan-out package having fan-out redistribution layer (RDL) to accommodate electrical connectors
KR20170034758A (ko) * 2015-09-21 2017-03-29 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 팬아웃 패키지 및 그 제조 방법
US11532594B2 (en) 2015-09-21 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and the methods of manufacturing
KR20180055621A (ko) * 2016-11-17 2018-05-25 삼성전기주식회사 팬-아웃 반도체 패키지
KR20180061109A (ko) * 2016-11-17 2018-06-07 삼성전기주식회사 팬-아웃 반도체 패키지
US10553541B2 (en) 2016-12-16 2020-02-04 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10157851B2 (en) 2016-12-16 2018-12-18 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR20180070286A (ko) * 2016-12-16 2018-06-26 삼성전기주식회사 팬-아웃 반도체 패키지
CN109599390A (zh) * 2018-12-29 2019-04-09 华进半导体封装先导技术研发中心有限公司 一种扇出型封装结构和封装方法
CN110444535A (zh) * 2019-07-29 2019-11-12 上海先方半导体有限公司 一种扇出形多芯片封装结构及其制备方法
CN113880041A (zh) * 2020-07-03 2022-01-04 浙江大学 微系统模组芯片嵌入式封装结构及封装方法

Also Published As

Publication number Publication date
KR101346420B1 (ko) 2014-01-10

Similar Documents

Publication Publication Date Title
KR101346420B1 (ko) 반도체 패키지 및 그 제조 방법
KR101332916B1 (ko) 반도체 패키지 및 그 제조 방법
US12033910B2 (en) Wafer-level stack chip package and method of manufacturing the same
TWI701790B (zh) 晶片封裝結構與其形成方法
KR101362714B1 (ko) 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101362715B1 (ko) 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101394203B1 (ko) 적층형 반도체 패키지 및 그 제조 방법
KR101469799B1 (ko) 반도체 패키지의 제조 방법
KR20160032718A (ko) 칩 장치 및 칩 장치를 제조하기 위한 방법
CN103119711A (zh) 形成完全嵌入式非凹凸内建层封装件的方法和由此形成的结构
TW201624641A (zh) 半導體封裝體
KR20130132161A (ko) 반도체 패키지 및 그 제조 방법
TW202220151A (zh) 電子封裝件及其製法
KR101494417B1 (ko) 반도체 패키지 및 그 제조방법
KR101323925B1 (ko) 반도체 패키지 및 그 제조 방법
KR101685068B1 (ko) 시스템 인 패키지 및 이의 제조방법
KR20140115597A (ko) 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법
KR20150078161A (ko) 반도체 패키지 및 그 제조방법
KR101607989B1 (ko) 패키지 온 패키지 및 이의 제조 방법
KR101346485B1 (ko) 반도체 패키지 및 그 제조 방법
TWI778406B (zh) 電子封裝件及其製法
US20240363470A1 (en) Wafer-level stack chip package and method of manufacturing the same
KR101333893B1 (ko) 반도체 패키지 및 그 제조 방법
CN111276457A (zh) 双晶片存储器封装

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161223

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 6