CN118116906A - 封装结构 - Google Patents

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CN118116906A
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Nanya Technology Corp
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Abstract

本公开提供一种封装结构及其制备方法。该封装结构包括一第一基板、一第一电子组件、一第二基板、和一第二电子组件。该第一电子组件设置于该第一基板的一第一穿孔之上。该第一电子组件通过该第一图案化电路层延伸超出该第一穿孔的一侧壁的一延伸部分电性连接至该第一基板的一第一图案化电路层。该第二电子组件通过该第二图案化电路层延伸超出该第二穿孔的一侧壁的一内部延伸部分电性连接至该第二基板的一第二图案化电路层。

Description

封装结构
技术领域
本申请案主张美国第18/071,797号专利申请案的优先权(即优先权日为“2022年11月30日”)，其内容以全文引用的方式并入本文中。
本公开是关于一种封装结构及其制备方法。特别是关于一种窗型球栅阵列(WBGA)封装结构。
背景技术
在窗型球栅阵列(window ball grid array；WBGA)封装中，基板可以在电子组件之上定义一窗口。电子组件可通过打线接合(wire-bonding)制程电性连接至基板。亦即，电子组件与基板之间的电性连接可通过基板窗口中的金接合线来实现。这种打线接合制程的优点是成本低。然而，这种WBGA封装无法传输高频信号。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不形成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一方面提供一种封装结构。该封装结构包括一第一基板、一第一电子组件、一第二基板、和一第二电子组件。该第一基板包括一第一图案化电路层并定义一第一穿孔。该第一电子组件设置于该第一基板的该第一穿孔之上。该第一电子组件通过该第一图案化电路层延伸超出该第一穿孔的一侧壁的一延伸部分电性连接至该第一基板的该第一图案化电路层。该第二基板包括一第二图案化电路层并定义一第二穿孔。该第二电子组件设置于该第二基板的该第二穿孔之上。该第二电子组件通过该第二图案化电路层延伸超出该第二穿孔的一侧壁的一内部延伸部分电性连接至该第二基板的该第二图案化电路层。
本公开的另一方面提供一种封装结构。该封装结构包括一第一基板、一第一电子组件、一第二基板、和一第二电子组件。该第一基板包括一第一图案化电路层。该第一电子组件设置于该第一基板的该第一图案化电路层之上并与其电性连接。该第二基板设置于该第一电子组件之上且包括一第二图案化电路层。该第二电子组件设置于该第二基板的该第二图案化电路层之上并与其电性连接。该第二图案化电路层的一外部延伸部分沿着该第一电子组件的一侧表面延伸。
本公开的另一方面提供一种封装结构的制备方法。该方法包括：提供一第一组装结构，其包括一第一基板和一第一电子组件，该第一电子组件电性连接至该第一基板的一第一图案化电路层；提供一第二组装结构，其包括一第二基板和一第二电子组件，该第二电子组件电性连接至该第二基板的一第二图案化电路层，其中该第二图案化电路层的一外部延伸部分延伸至该第二基板的一侧表面外的一位置；将该第二组装结构贴附至该第一组装结构；以及按压该第二图案化电路层的该外部延伸部分的一端部以连接该第一图案化电路层。
上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
当结合图式考量时，通过参照详细描述和权利要求可以获得对本公开更完整的理解，其中相似的参照符号在整体图式中代表相似的元件，并且：
图1根据本公开一些实施例显示一封装结构的剖面示意图。
图2为图1的封装结构的第一基板的仰视示意图。
图3为图1的封装结构的第一基板的俯视示意图。
图4为图1的封装结构的第二基板的俯视示意图。
图5根据本公开一些实施例显示一封装结构的剖面示意图。
图6根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图7根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图8显示图7的仰视图。
图9显示图7的俯视图。
图10根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图11根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图12根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图13根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图14根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图15根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图16根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图17根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图18根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图19根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图20根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图21根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图22根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图23根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图24根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图25根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图26根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图27根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图28根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图29根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图30根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图31根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图32根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图33根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图34根据本公开一些实施例显示一封装结构的制备方法的一个或多个阶段。
图35根据本公开一些实施例显示一封装结构的制备方法的流程图。
其中，附图标记说明如下：
1：封装结构
1’：封装结构
1a：第一组装结构
1b：第二组装结构
2：第一基板
2’：第一基板
3：第一电子组件
4：第一图案化电路层
5：第二基板
5a：第三基板
5b：第四基板
6：第二电子组件
6a：第三电子组件
6b：第四电子组件
7：第二图案化电路层
7’：迹线
7a：第三图案化电路层
7b：第四图案化电路层
8：封装体
11：外部连接件
12：第一粘附层
13：中间粘附层
13a：粘附层
13b：粘附层
14：第二粘附层
15：位置
16：位置
17：位置
21：第一表面
22：第二表面
23：侧表面
24：第一穿孔
25：通孔
26：底部图案
28：预定区域
31：第一背侧表面
32：第一主动表面
33：第一侧表面
34：第一凸块
34a：第一凸块
34b：第一凸块
40：第一金属箔
40’：第二金属箔
41：内部迹线
42：连接垫
43：外部迹线
51：第一表面
52：第二表面
53：侧表面
54：第二穿孔
61：第二背侧表面
62：第二主动表面
63：第二侧表面
64：第二凸块
64a：第二凸块
64b：第二凸块
71：内部延伸部分
71a：端部
71b：端部
72：主要部分
73：外部延伸部分
73a：端部
73b：端部
82：第一部分
84：第二部分
91：压头
92：压头
93：压头
94：压头
100：制备方法
131：一部分
133：侧表面
241：侧壁
261：接合垫
262：连接垫
321：第一部分
322：第二部分
411：主要部分
412：延伸部分
412a：端部
412b：端部
431：主要部分
432：连接部分
541：侧壁
621：第一部分
622：第二部分
L：长度
S101：步骤或操作
S102：步骤或操作
S103：步骤或操作
S104：步骤或操作
W：宽度
具体实施方式
以下使用特定语言描述图式中所示本公开的实施例或示例。应理解的是，于此并不意图限制本公开的范围。所述实施例的任何改变或修改，以及本文中所述原则的任何进一步应用，对于与本公开相关的本技术领域具有通常知识者来说，都被视为是会正常发生的。在所有实施例中可以重复使用参照符号，但这不一定意味着一实施例的部件适用于另一实施例，即使它们使用相同的参照符号。
应理解的是，尽管本文可以使用第一、第二、第三等用词来描述各种元件、组件、区域、层、或部分，但是这些元件、组件、区域、层、或部分不受限于这些用词。相反地，这些用词仅用于区分一个元件、组件、区域、层、或部分与另一元件、组件、区域、层、或部分。因此，在不悖离本公开概念教示的情况下，以下所讨论的第一元件、组件、区域、层、或部分可以被称为第二元件、组件、区域、层、或部分。
在此使用的用词仅出于描述特定示例实施例的目的，且不用于限制本公开的概念。如本文所使用的，除非上下文另外明确指出，单数形式的“一(a/an)”和“该”也包括复数形式。应理解的是，用词“包括(comprises)”和“包含(comprising)”在本说明书中使用时指出所述的部件、整数、步骤、操作、元件、或构件的存在，但不排除一或多个部件、整数、步骤、操作、元件、构件、或前述的组合的存在或增加。
图1根据本公开一些实施例显示一封装结构1的剖面示意图。图2为图1的封装结构1的第一基板2的仰视示意图。图3为图1的封装结构1的第一基板2的俯视示意图。图4为图1的封装结构1的第二基板5的俯视示意图。
封装结构1可以是窗型球栅阵列(WBGA)封装。如图1所示，在一些实施例中，封装结构1可以包括第一基板2、第一电子组件3、第二基板5、第二电子组件6、封装体8、和多个外部连接件11。
在一些实施例中，第一基板2可以包括半导体材料像是硅、锗、镓、砷、及前述的组合。在一些实施例中，第一基板2可以包括有机材料、玻璃、陶瓷材料、或其类似材料。例如，第一基板2可以由固化光成像介电质(photoimageable dielectric；PID)材料组成，像是包括光起始剂的环氧树脂或聚酰亚胺(PI)。例如，第一基板2可以包括均质材料。例如，第一基板2的材料可以包括环氧类FR5、FR4、双马来酰亚胺三嗪(Bismaleimide triazine；BT)、印刷电路板(PCB)材料、预浸体(PP)、味之素积层膜(Ajinomoto build-up film；ABF)、或其他合适的材料。
第一基板2可以具有第一表面21(例如，顶表面)、第二表面22(例如，底表面)和侧表面23。第二表面22(例如，底表面)可以与第一表面21(例如，顶表面)相对。侧表面23可延伸于第一表面21(例如，顶表面)和第二表面22(例如，底表面)之间。第一基板2可以定义延伸穿过第一基板2的一第一穿孔24。因此，第一穿孔24的侧壁241可延伸于第一表面21(例如，顶表面)和第二表面22(例如，底表面)之间。
第一基板2可以包括一第一图案化电路层4、至少一通孔(through via)25、和一底部图案26。第一图案化电路层4可邻近于第一基板2的第一表面21(例如，顶表面)设置。第一图案化电路层4可为一扇出电路层或一重分布层(redistribution layer；RDL)。第一图案化电路层4可设置于第一基板2的第一表面21(例如，顶表面)上。或者，第一图案化电路层4可设置于第一基板2的第二表面22(例如，底表面)上。
第一图案化电路层4可以包括多条内部迹线(inner traces)41、多个连接垫42、和多个外部迹线(outer traces)43。每一条内部迹线41可连接至连接垫42中相应的一个和外部迹线43中相应的一个。第一图案化电路层4的材料可以包括铜(Cu)、银(Ag)、铝(Al)、金(Au)、或前述的合金。例如，第一图案化电路层4可以由像是铜箔的金属箔形成或图案化。因此，可通过蚀刻制程同时一体地形成内部迹线41、连接垫42、和外部迹线43。
内部迹线41可以包括一主要部分411和一延伸部分412。主要部分411可连接至连接垫42。第一图案化电路层4的内部迹线41的延伸部分412和第一图案化电路层4可以位于同一层。或者，第一图案化电路层4的内部迹线41的延伸部分412与第一图案化电路层4可以一体形成。延伸部分412可设置于相应于第一基板2的第一穿孔24的一位置15。例如，第一图案化电路层4的延伸部分412可延伸超出该第一穿孔24的侧壁241。如图1所示，第一图案化电路层4的延伸部分412可从第一穿孔24向外弯折并且与第一电子组件3物理性连接及电性连接。
外部迹线43可以包括一主要部分431和一连接部分432。主要部分431可连接至连接垫42。第一图案化电路层4的外部迹线43的连接部分432和第一图案化电路层4可以位于同一层。或者，第一图案化电路层4的外部迹线43的连接部分432与第一图案化电路层4可以一体形成。外部迹线43的连接部分432可设置于第一基板2的外围区域。
底部图案26可邻近于第一基板2的第二表面22(例如，底表面)设置或设置于其上。底部图案26可以包括多个接合垫261和多个连接垫262。每一个接合垫261可为一输入/输出(I/O)终端垫(像是球垫)。每一个连接垫262可连接至接合垫261中相应的一个。底部图案26的材料可以包括铜(Cu)、银(Ag)、铝(Al)、金(Au)、或前述的合金。例如，底部图案26可以由像是铜箔的金属箔形成或图案化。因此，可通过蚀刻制程同时一体地形成接合垫261和连接垫262。
通孔25设置于第一基板2中，且可延伸穿过第一基板2。也就是说，通孔25可延伸于第一表面21(例如，顶表面)和第二表面22(例如，底表面)之间。通孔25的两个端部可连接至第一图案化电路层4的连接垫42和底部图案26的连接垫262。因此，第一图案化电路层4可通过通孔25电性连接至底部图案26。在一些实施例中，可以省略第一图案化电路层4的连接垫42和底部图案26的连接垫262，且通孔25可连接至内部迹线41的主要部分411和外部迹线43的主要部分431。
如图1所示，由于通孔25，第一基板2内可存在内部(或垂直)电性连接(或电性路径)。因此，第一基板2的第一表面21和第一基板2的第二表面22之间可存在电性连接。
在一些实施例中，第一电子组件3可以包括半导体晶粒或芯片，像是存储器晶粒(例如，动态随机存取存储器(dynamic random access memory；DRAM)晶粒、静态随机存取存储器(static random access memory；SRAM)晶粒等)、信号处理晶粒(例如，数字信号处理(digital signal processing；DSP)晶粒)、逻辑晶粒(例如，应用处理器(AP)、单芯片系统(system-on-a-chip；SoC)、中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、电源管理晶粒(例如，电源管理集成电路(power management integrated circuit；PMIC)晶粒)、射频(RF)晶粒、传感器晶粒、微机电系统(micro-electro-mechanical-system；MEMS)晶粒、前端晶粒(例如，模拟前端(analog front-end；AFE)晶粒)、或其他主动组件。
第一电子组件3可设置于第一基板2的第一表面21之上，并且可以贴附至第一基板2的第一表面21。第一电子组件3可相应于第一基板2的第一穿孔24设置。第一电子组件3可以具有一第一主动表面32(例如，底表面)、一第一背侧表面31(例如，顶表面)、和一第一侧表面33。第一主动表面32(例如，底表面)可以面向第一基板2。第一背侧表面31(例如，顶表面)可以与第一主动表面32相对并且可以背向第一基板2。第一侧表面33可延伸于第一主动表面32和第一背侧表面31之间。
第一电子组件3的第一主动表面32可以具有一第一部分321和一第二部分322。第一电子组件3的第一主动表面32的第二部分322可以围绕第一电子组件3的第一主动表面32的第一部分321。第一电子组件3的第一主动表面32的第一部分321可设置于第一基板2的第一穿孔24之上，并且可暴露于第一基板2的第一穿孔24中。第一电子组件3的第一主动表面32的第二部分322可通过第一粘附层12黏附至第一基板2的第一表面21。在一些实施例中，第一粘附层12可以包括黏附材料，像是环氧树脂、晶粒贴附膜(die attach film；DAF)、胶水、或其类似材料。
第一电子组件3可以包括至少一第一凸块34(或垫)，其邻近于第一电子组件3的第一主动表面32设置。例如，第一凸块34可以包括一第一凸块34a和一第一凸块34b。第一图案化电路层4的内部迹线41的延伸部分412可连接至第一电子组件3的第一凸块34a、34b。如此一来，第一电子组件3的第一主动表面32可通过第一穿孔24上方的第一图案化电路层4的内部迹线41的延伸部分412电性连接至第一基板2的第一图案化电路层4。如图1所示，第一电子组件3可以只通过第一图案化电路层4的弯折部分(例如，内部迹线41的延伸部分412)电性连接至第一图案化电路层4。
在一些实施例中，第二基板5可以包括半导体材料像是硅、锗、镓、砷、及前述的组合。在一些实施例中，第二基板5可以包括有机材料、玻璃、陶瓷材料、或其类似材料。例如，第二基板5可以由固化光成像介电质(PID)材料组成，像是包括光起始剂的环氧树脂或聚酰亚胺(PI)。例如，第二基板5可以包括均质材料。例如，第二基板5的材料可以包括环氧类FR5、FR4、双马来酰亚胺三嗪(BT)、印刷电路板(PCB)材料、预浸体(PP)、味之素积层膜(ABF)、或其他合适的材料。
第二基板5可以具有一第一表面51(例如，顶表面)、一第二表面52(例如，底表面)、和一侧表面53。第二表面52(例如，底表面)可以与第一表面51(例如，顶表面)相对。侧表面53可延伸于第一表面51(例如，顶表面)和第二表面52(例如，底表面)之间。第二基板5可以定义延伸穿过第二基板5的一第二穿孔54。因此，第二穿孔54的侧壁541可延伸于第一表面51(例如，顶表面)和第二表面52(例如，底表面)之间。
第二基板5可以包括一第二图案化电路层7。第二图案化电路层7可邻近于第二基板5的第一表面51(例如，顶表面)设置。第二图案化电路层7可为一扇出电路层或一重分布层(RDL)。第二图案化电路层7可设置于第二基板5的第一表面51(例如，顶表面)上。或者，第二图案化电路层7可设置于第二基板5的第二表面52(例如，底表面)上。
第二图案化电路层7可以包括多条迹线7’。第二图案化电路层7(或迹线7’)的材料可以包括铜(Cu)、银(Ag)、铝(Al)、金(Au)、或前述的合金。例如，第二图案化电路层7可以由像是铜箔的金属箔形成或图案化。每一条迹线7’可以包括一内部延伸部分71、一主要部分72、和一外部延伸部分73。
主要部分72可连接内部延伸部分71和外部延伸部分73。内部延伸部分71、主要部分72、和外部延伸部分73可以位于同一层。或者，迹线7’可以一体形成。内部延伸部分71可设置于相应于第二基板5的第二穿孔54的一位置16。例如，第二图案化电路层7的迹线7’的内部延伸部分71可延伸超出该第二穿孔54的侧壁541。如图1所示，第二图案化电路层7的内部延伸部分71可从第二穿孔54向外弯折并且与第二电子组件6物理性连接及电性连接。
第二图案化电路层7的迹线7’的外部延伸部分73可延伸超出第二基板5的侧表面53。此外，第二图案化电路层7的迹线7’的外部延伸部分73可向下弯折以与第一图案化电路层4的外部迹线43的连接部分432物理性连接及电性连接。或者，第二图案化电路层7的外部延伸部分73可贴附至或接合至第一图案化电路层4。因此，第二图案化电路层7的迹线7’的外部延伸部分73可以沿着第二基板5的侧表面53及/或第一电子组件3的第一侧表面33延伸。
如图1所示，第二基板5内可以没有内部电性连接(或电性路径)。因此，第二基板5的第一表面51与第二基板的第二表面52之间可以没有电性连接。
在一些实施例中，第二电子组件6可以包括半导体晶粒或芯片，像是存储器晶粒(例如，动态随机存取存储器(DRAM)晶粒、静态随机存取存储器(SRAM)晶粒等)、信号处理晶粒(例如，数字信号处理(DSP)晶粒)、逻辑晶粒(例如，应用处理器(AP)、单芯片系统(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、电源管理晶粒(例如，电源管理集成电路(PMIC)晶粒)、射频(RF)晶粒、传感器晶粒、微机电系统(MEMS)晶粒、前端晶粒(例如，模拟前端(AFE)晶粒)、或其他主动组件。
第二电子组件6可设置于第二基板5的第一表面51之上，并且可以贴附至第二基板5的第一表面51。第二电子组件6可相应于第二基板5的第二穿孔54设置。第二电子组件6可以具有一第二主动表面62(例如，底表面)、一第一背侧表面61(例如，顶表面)、和一第二侧表面63。第二主动表面62(例如，底表面)可以面向第二基板5。第二背侧表面61(例如，顶表面)可以与第二主动表面62相对并且可以背向第二基板5。第二侧表面63可延伸于第二主动表面62和第二背侧表面61之间。如图1所示，第二电子组件6的第二主动表面62和第一电子组件3的第一主动表面32都面朝下，例如，面向第一基板2。
第二电子组件6的第二主动表面62可以具有一第一部分621和一第二部分622。第二电子组件6的第二主动表面62的第二部分622可以围绕第二电子组件6的第二主动表面62的第一部分621。第二电子组件6的第二主动表面62的第一部分621可设置于第二基板5的第二穿孔54之上，并且可暴露于第二基板5的第二穿孔54中。第二电子组件6的第二主动表面62的第二部分622可通过第二粘附层14黏附至第二基板5的第一表面51。在一些实施例中，第二粘附层14可以包括粘附材料，像是环氧树脂、晶粒贴附膜(DAF)、胶水、或其类似材料。
第二电子组件6可以包括至少一第二凸块64(或垫)，其邻近于第二电子组件6的第二主动表面62设置。例如，第二凸块64可以包括一第二凸块64a和一第二凸块64b。第二图案化电路层7的迹线7’的内部延伸部分71可连接至第二电子组件6的第二凸块64a、64b。如此一来，第二电子组件6的第二主动表面62可通过第二图案化电路层7的迹线7’的内部延伸部分71电性连接至第二基板5的第二图案化电路层7。如图1所示，第二电子组件6可以只通过第二图案化电路层7的弯折部分(例如，迹线7’的内部延伸部分71)电性连接至第二图案化电路层7。
在一些实施例中，第二电子组件6可以与第一电子组件3相同或相似。也就是说，第二电子组件6的第二主动表面62的电路配置(layout)与第一电子组件3的第一主动表面32的电路配置相同。例如，第二电子组件6的第二凸块64a可以与第一电子组件3的第一凸块34a对齐，并且第二电子组件6的第二凸块64a的电性功能可以与第一电子组件3的第一凸块34a的电性功能相同。此外，第二电子组件6的第二凸块64b可以与第一电子组件3的第一凸块34b对齐，并且第二电子组件6的第二凸块64b的电性功能可以与第一电子组件3的第一凸块34b的电性功能相同。也就是说，第一电子组件3的第一凸块34(包括第一凸块34a、34b)的配置与第二电子组件6的第二凸块64(包括第二凸块64a、64b)的配置相同。
第二电子组件6和第二基板5通过中间黏附层13贴附或黏附至第一基板2和第一电子组件3。中间粘附层13可以具有一侧表面133。第二图案化电路层7的迹线7’的外部延伸部分73可以沿着中间粘附层13的侧表面133延伸。中间粘附层13的一部分可覆盖第一电子组件3的第一侧面33并接触第一基板2的第一表面21。中间粘附层13的一部分可设置于第一电子组件3的第一背侧表面31和第二基板5的第二表面52之间。中间粘附层13的一部分131可设置于第二基板5的第二穿孔54中，且可包封(encapsulate)第二图案化电路层7的迹线7’的内部延伸部分71。此外，中间粘附层13的一部分131可以接触第二电子组件6的第二主动表面62的第一部分621。在一些实施例中，中间粘附层13的材料、第一粘附层12的材料、和第二粘附层14的材料可以是一样的。
在一些实施例中，封装体8可以包括造模(molding material)，像是酚醛清漆基(Novolac-based)树脂、环氧树脂基树脂、硅氧基(silicone-based)树脂、或另一种合适的密封剂。合适的填料也可以包括像是粉状SiO2。封装体8可以包括同时一体形成的第一部分82和第二部分84。第一部分82可设置于第一基板2的第一表面21上，且可以包封第一电子组件3、第二基板5、第二电子组件6、和第二图案化电路层7的迹线7’的外部延伸部分73。第二部分84可设置于第一基板2的第一穿孔24中，且可以包封第一图案化电路层4的内部迹线41的延伸部分412。此外，封装体8的第二部分84可以接触第一电子组件3的第一主动表面32的第一部分321。
外部连接件11可设置于底部图案26的接合垫261上以提供第一基板2的电性连接，例如I/O连接。例如，外部连接件11可以包括或可电性连接至接地参考节点(groundreference node；GND)、电源节点(electrical power node；VDD)、电压节点、或信号节点。在一些实施例中，外部连接件11可以包括受控塌陷芯片连接(controlled collapse chipconnection；C4)凸块、球栅阵列(ball grid array；BGA)、或地栅阵列(land grid array；LGA)。如图1所示，外部连接件11可邻近于第一基板2的第二表面22设置，且可通过第一基板2中的通孔25电性连接至第一图案化电路层4。
在图1所示的实施例中，第二电子组件6的芯片设计可以和第一电子组件3的芯片设计相同。此外，第二电子组件6的第二主动表面62和第一电子组件3的第一主动表面32都面朝下，例如，面向第一基板2。因此，由于第一图案化电路层4和第二图案化电路层7，第二电子组件6可轻易地堆叠在第一电子组件3上。
此外，由于第一图案化电路层4的内部迹线41的延伸部分412与第一图案化电路层4的主要部分411可以位于同一层，因此两者之间可以没有界面存在。由于第二图案化电路层7的迹线7’的主要部分72和外部延伸部分73可以位于同一层，因此两者之间可以没有界面存在。从而，封装结构1可用于传输高频信号，像是8000GHz数据速率。此外，可以简化封装结构1的制作制程，并降低封装结构1的制造成本。
图5根据本公开一些实施例显示一封装结构1’的剖面示意图。除了更包括第三基板5a、第三电子组件6a、第四基板5b、和第四电子组件6b的外，封装结构1’可以与图1的封装结构1类似。
第三基板5a可以与第二基板5相同或相似。第三基板5a可以具有第一表面(例如，顶表面)、第二表面(例如，底表面)和侧表面。第二表面(例如，底表面)可以与第一表面(例如，顶表面)相对。侧表面可延伸于第一表面(例如，顶表面)和第二表面(例如，底表面)之间。第三基板5a可以定义延伸穿过第三基板5a的一第三穿孔。
第三基板5a可以包括一第三图案化电路层7a。第三图案化电路层7a可以与第二图案化电路层7相同或相似。第三图案化电路层7a可邻近于第三基板5a的第一表面(例如，顶表面)设置或设置于其上。
第三图案化电路层7a可以包括多条迹线。每一条迹线可以包括一内部延伸部分、一主要部分、和一外部延伸部分。第三图案化电路层7a的迹线的内部延伸部分可延伸超出该第三穿孔的侧壁。如图5所示，第三图案化电路层7a的内部延伸部分可从第三穿孔向外弯折并且与第三电子组件6a物理性连接及电性连接。第三图案化电路层7a的迹线的外部延伸部分可向下弯折以与第一图案化电路层4的外部迹线43的连接部分432物理性连接及电性连接。因此，第三图案化电路层7a的迹线的外部延伸部分可以沿着第三基板5a的侧表面、第二电子组件6的第二侧表面63、第二基板5的侧表面53、和第一电子组件3的第一侧表面33延伸。此外，第三基板5a内可以没有内部电性连接(或电性路径)。
第三电子组件6a可以与第二电子组件6相同或相似。第三电子组件6a可设置于第三基板5a的第一表面之上，且可通过一粘附层贴附至第三基板5a的第一表面。第三电子组件6a可相应于第三基板5a的第三穿孔设置。第三电子组件6a可以具有第三主动表面(例如，底表面)、第三背侧表面(例如，顶表面)、和第三侧表面。第三主动表面(例如，底表面)可面对第三基板5a。第三电子组件6a可以包括至少一第三凸块(或垫)，其邻近于第三电子组件6a的第三主动表面设置。第三图案化电路层7a的迹线的内部延伸部分可连接至第三电子组件6a的第三凸块。
第三电子组件6a和第三基板5a通过一粘附层13a贴附或粘附至第二基板5和第二电子组件6。粘附层13a可以与中间粘附层13相同或相似。
第四基板5b可以与第三基板5a相同或相似。第四基板5b可以包括第四图案化电路层7b。第四图案化电路层7b可以与第三图案化电路层7a相同或相似。第四图案化电路层7b可邻近于第四基板5b的第一表面(例如，顶表面)设置或设置于其上。第四图案化电路层7b的内部延伸部分可从第四穿孔向外弯折并且与第四电子组件6b物理性连接及电性连接。第四图案化电路层7b的迹线的外部延伸部分可向下弯折以与第一图案化电路层4的外部迹线43的连接部分432物理性连接及电性连接。
第四电子组件6b可以与第三电子组件6a相同或相似。第四电子组件6b可设置于第四基板5b的第一表面之上，且可通过一粘附层贴附至第四基板5b的第一表面。第四图案化电路层7b的迹线的内部延伸部分可连接至第四电子组件6b的凸块。第四电子组件6b和第四基板5b通过一粘附层13b贴附或粘附至第三基板5a和第三电子组件6a。粘附层13b可以与中间粘附层13相同或相似。
图6到图34根据本公开的一些实施例显示封装结构的制备方法的各阶段。这些图式中的至少一些已经过简化以更佳地理解本公开的各方面。在一些实施例中，可通过以下关于图6到图34所描述的操作来制备图1中的封装结构1。
参照图6到图18，可提供一第一组装结构(first assembly structure)1a。可以如以下阶段来形成第一组装结构1a。
参照图6，可提供一第一基板2’。第一基板2’可以包括半导体材料，像是硅、锗、镓、砷、及前述的组合。在一些实施例中，第一基板2’可以包括有机材料、玻璃、陶瓷材料、或其类似材料。例如，第一基板2’可以由固化显影型介电质(PID)材料制成，像是环氧树脂或包括光起始剂的聚酰亚胺(PI)。例如，第一基板2’可以包括均质材料。例如，第一基板2’的材料可以包括环氧类FR5、FR4、双马来酰亚胺三嗪(BT)、印刷电路板(PCB)材料、预浸体(PP)、味之素积层膜(ABF)、或其他合适的材料。
第一基板2’可以具有第一表面21(例如，顶表面)和第二表面22(例如，底表面)。第二表面22(例如，底表面)可以与第一表面21(例如，顶表面)相对。第一基板2’可以包括一第一金属箔40和一第二金属箔40’。第一金属箔40(像是铜箔)可设置于第一基板2’的第一表面21(例如，顶表面)上或黏附至第一基板2’的第一表面21(例如，顶表面)。第一金属箔40’(像是铜箔)可设置于第一基板2’的第二表面22(例如，底表面)上或黏附至第一基板2’的第二表面22(例如，底表面)。因此，第一基板2’可以是一双面基板或一双面覆铜基板或一双面铜箔基板。第一基板2’可以包括延伸穿过第一基板2’的至少一通孔25。通孔25的两个端部可连接至第一金属箔40和第二金属箔40’。
参照图7、图8、和图9，其中图8显示图7的仰视图、图9显示图7的俯视图，可以分别对第一金属箔40和第二金属箔40’进行图案化以形成一第一图案化电路层4和一底部图案26。图案化制程可以包括：设置一图案化罩幕于第一金属箔40和第二金属箔40’上，然后蚀刻从图案化罩幕暴露出来的一部分第一金属箔40和第二金属箔40’。因此，可以通过蚀刻而不是电镀来形成第一图案化电路层4和底部图案26。这种图案化制程的制造成本得以降低。
第一基板2’可以具有相应于图1的第一穿孔24的预定区域28。第一图案化电路层4可为一扇出电路层或一重分布层(RDL)。第一图案化电路层4可设置于第一基板2’的第一表面21(例如，顶表面)上。
如图9所示，第一图案化电路层4可以包括多条内部迹线41、多个连接垫42、和多个外部迹线43。每一条内部迹线41可连接至连接垫42中相应的一个和外部迹线43中相应的一个。可通过图案化制程的蚀刻阶段同时一体地形成内部迹线41、连接垫42、和外部迹线43。内部迹线41可以包括一主要部分411和一延伸部分412。主要部分411可连接至连接垫42。延伸部分412可设置于第一基板2’的预定区域28中。第一图案化电路层4的内部迹线41的延伸部分412的长度L可以小于第一基板2’的预定区域28的宽度W的二分之一。外部迹线43可以包括一主要部分431和一连接部分432。主要部分431可连接连接垫42和连接部分432。
如图8所示，底部图案26可邻近于第一基板2’的第二表面22(例如，底表面)设置或设置于其上。底部图案26可以包括多个接合垫261和多个连接垫262。每一个接合垫261可为一输入/输出(I/O)终端垫(像是球垫)。每一个连接垫262可连接至接合垫261中相应的一个。可通过图案化制程的蚀刻阶段同时一体地形成接合垫261和连接垫262。
通孔25的两个端部可连接至第一图案化电路层4的连接垫42和底部图案26的连接垫262。因此，第一图案化电路层4可通过通孔25电性连接至底部图案26。在一些实施例中，可以省略第一图案化电路层4的连接垫42和底部图案26的连接垫262，且通孔25可连接至内部迹线41的主要部分411和外部迹线43的主要部分431。
参照图10，可通过例如铣削(milling)或蚀刻从第二表面22(例如，底表面)移除预定区域28中的部分第一基板2’，从而形成一第一穿孔24。第一穿孔24可延伸穿过第一基板2’。因此，第一穿孔24的侧壁241可延伸于第一表面21(例如，顶表面)和第二表面22(例如，底表面)之间。第一图案化电路层4的内部迹线41的延伸部分412可设置于相应于第一基板2’的第一穿孔24的一位置15。因此，第一图案化电路层4的内部迹线41的延伸部分412可以从第一基板2’的第一穿孔24暴露出来。第一图案化电路层4的内部迹线41的延伸部分412的长度L可以小于第一基板2’的第一穿孔24的宽度W的二分之一。
参照图11，可提供一第一电子组件3。第一电子组件3可以包括半导体晶粒或芯片，像是存储器晶粒(例如，动态随机存取存储器(DRAM)晶粒、静态随机存取存储器(SRAM)晶粒等)、信号处理晶粒(例如，数字信号处理(DSP)晶粒)、逻辑晶粒(例如，应用处理器(AP)、单芯片系统(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、微控制器等)、电源管理晶粒(例如，电源管理集成电路(PMIC)晶粒)、射频(RF)晶粒、传感器晶粒、微机电系统(MEMS)晶粒、前端晶粒(例如，模拟前端(AFE)晶粒)、或其他主动组件。
第一电子组件3可以具有一第一主动表面32(例如，底表面)、一第一背侧表面31(例如，顶表面)、和一第一侧表面33。第一背侧表面31(例如，顶表面)可以与第一主动表面32相对。第一侧表面33可延伸于第一主动表面32和第一背侧表面31之间。第一电子组件3的第一主动表面32可以具有一第一部分321和一第二部分322。第一电子组件3的第一主动表面32的第二部分322可以围绕第一电子组件3的第一主动表面32的第一部分321。第一电子组件3可以包括至少一第一凸块34(或垫)，其邻近于第一电子组件3的第一主动表面32设置。例如，第一凸块34可以包括一第一凸块34a和一第一凸块34b。
参照图12，可形成或设置一第一粘附层12于第一电子组件3的第一主动表面32的第二部分322上。在一些实施例中，第一粘附层12可以包括粘合材料，像是环氧树脂、晶粒贴附膜(DAF)、胶水、或其类似材料。第一粘附层12可设置于第一凸块34周围。第一粘附层12可以位于第一电子组件3的外围。
参照图13，第一电子组件3可设置于第一基板2’的第一表面21上。或者，第一电子组件3可设置于第一基板2’的第一表面21之上，并且可以贴附至第一基板2’的第一表面21。第一电子组件3的第一主动表面32的第二部分322可通过第一粘附层12黏附至第一基板2’的第一表面21。第一电子组件3可相应于第一基板2’的第一穿孔24设置。第一电子组件3的第一主动表面32(例如，底表面)可面对第一基板2’。
第一电子组件3的第一主动表面32的第一部分321可设置于第一基板2’的第一穿孔24之上，并且可暴露于第一基板2’的第一穿孔24中。因此，第一图案化电路层4的内部迹线41的延伸部分412可位于第一基板2’的第一穿孔24和第一电子组件3的第一凸块34之间。
如图14所示，可提供一压头91以接触第一图案化电路层4的内部迹线41的延伸部分412的一端部412a。
如图15所示，压头91可朝向第一电子组件3移动。从而，第一图案化电路层4的延伸部分412的端部412a可被按压以接触第一电子组件3的第一凸块34a。然后，可通过超音波焊接或超音波接合将第一图案化电路层4的延伸部分412的端部412a连接或接合至第一电子组件3的第一凸块34a。同时，第一图案化电路层4的延伸部分412可弯折。
第一图案化电路层4的内部迹线41的延伸部分412的端部412a可连接至第一电子组件3的第一凸块34a。因此，第一电子组件3的第一主动表面32可通过第一图案化电路层4的内部迹线41的延伸部分412电性连接至第一基板2’的第一图案化电路层4。
参照图16，可将压头91移除。可提供一压头92以接触第一图案化电路层4的内部迹线41的延伸部分412的一端部412b。图16的压头92可以与图14的压头91相同或不同。
参照图17，压头92可朝向第一电子组件3移动。因此，第一图案化电路层4的延伸部分412的端部412b可被按压以接触第一电子组件3的第一凸块34b。然后，可通过超音波焊接或超音波接合将第一图案化电路层4的延伸部分412的端部412b连接或接合至第一电子组件3的第一凸块34b。
参照图18，可将压头92移除以形成一第一组装结构1a。第一组装结构1a可以包括第一基板2’且第三电子组件3电性连接至第一基板2’的第一图案化电路层4。
参照图19至图26，可提供一第二组装结构1b。可以如以下阶段来形成第二组装结构1b。
参照图19，可提供一第二电子组件6。第二电子组件6可以与第一电子组件3相同或相似。第二电子组件6可以具有一第二主动表面62(例如，底表面)、一第一背侧表面61(例如，顶表面)、和一第二侧表面63。第二背侧表面61(例如，顶表面)可以与第二主动表面62相对。第二侧表面63可延伸于第二主动表面62和第二背侧表面61之间。第二电子组件6的第二主动表面62可以具有一第一部分621和一第二部分622。第二电子组件6的第二主动表面62的第二部分622可以围绕第二电子组件6的第二主动表面62的第一部分621。第二电子组件6可以包括至少一第二凸块64(或垫)，其邻近于第二电子组件6的第二主动表面62设置。例如，第二凸块64可以包括一第二凸块64a和一第二凸块64b。
参照图20，可形成或设置一第二粘附层14于第二电子组件6的第二主动表面62的第二部分622上。在一些实施例中，第二粘附层14可以包括粘合材料，像是环氧树脂、晶粒贴附膜(DAF)、胶水、或其类似材料。第二粘附层14可设置于第二凸块64周围。第二粘附层14可以位于第二电子组件6的外围。
参照图21，第二电子组件6可设置于第二基板5的第一表面51上。图21的第二基板5可以与图1的第二基板5相同。第二基板5可以具有一第一表面51(例如，顶表面)、一第二表面52(例如，底表面)、和一侧表面53。第二表面52(例如，底表面)可以与第一表面51(例如，顶表面)相对。侧表面53可延伸于第一表面51(例如，顶表面)和第二表面52(例如，底表面)之间。第二基板5可以定义延伸穿过第二基板5的一第二穿孔54。因此，第二穿孔54的侧壁541可延伸于第一表面51(例如，顶表面)和第二表面52(例如，底表面)之间。
第二基板5可以包括一第二图案化电路层7。第二图案化电路层7可邻近于第二基板5的第一表面51(例如，顶表面)设置。第二图案化电路层7可设置于第二基板5的第一表面51(例如，顶表面)上。第二图案化电路层7可以包括多条迹线7’。例如，第二图案化电路层7可以由像是铜箔的金属箔形成或图案化。每一条迹线7’可以包括一内部延伸部分71、一主要部分72、和一外部延伸部分73。
主要部分72可连接内部延伸部分71和外部延伸部分73。内部延伸部分71可设置于相应于第二基板5的第二穿孔54的一位置16。例如，第二图案化电路层7的迹线7’的内部延伸部分71可延伸超出该第二穿孔54的侧壁541。
第二图案化电路层7的迹线7’的外部延伸部分73可延伸超出第二基板5的侧表面53。或者，第二图案化电路层7的迹线7’的外部延伸部分73可延伸至第二基板5的侧表面53外的一位置17。如图21所示，第二基板5内可以没有内部电性连接(或电性路径)。因此，第二基板5的第一表面51与第二基板的第二表面52之间可以没有电性连接。
第二电子组件6的第二主动表面62的第二部分622可通过第二粘附层14黏附至第二基板5的第一表面51。第二电子组件6可相应于第二基板5的第二穿孔54设置。第二电子组件6的第二主动表面62(例如，底表面)可以面对第二基板5。
第二电子组件6的第二主动表面62的第一部分621可设置于第二基板5的第二穿孔54之上，并且可暴露于第二基板5的第二穿孔54中。因此，第二图案化电路层7的迹线7’的内部延伸部分71可以位于第二基板5的第二穿孔54和第二电子组件6的第二凸块64之间。
参照图22，可提供一压头91以接触第二图案化电路层7的内部延伸部分71的一端部71a。
参照图23，压头91可朝向第二电子组件6移动。从而，第二图案化电路层7的内部延伸部分71的端部71a可被按压以接触第二电子组件6的第二凸块64a。然后，可通过超音波焊接或超音波接合将第二图案化电路层7的内部延伸部分71的端部71a连接或接合至第二电子组件6的第二凸块64a。同时，第二图案化电路层7的内部延伸部分71可弯折。
第二图案化电路层7的迹线7’的内部延伸部分71的端部71a可连接至第二电子组件6的第二凸块64a。因此，第二电子组件6的第二主动表面62可通过第二图案化电路层7的迹线7’的内部延伸部分71电性连接至第二基板5的第二图案化电路层7。
参照图24，可将压头91移除。可提供一压头92以接触第二图案化电路层7的迹线7’的内部延伸部分71的端部71b。图24的压头92可以与图22的压头91相同或不同。
参照图25，压头92可朝向第二电子组件6移动。因此，第二图案化电路层7的迹线7’的内部延伸部分71的端部71b可被按压以接触第二电子组件6的第二凸块64b。然后，可通过超音波焊接或超音波接合将第二图案化电路层7的迹线7’的内部延伸部分71的端部71b连接或接合至第二电子组件6的第二凸块64b。
参照图26，可将压头92移除以形成一第二组装结构1b。第二组装结构1b可以包括第二基板5且第二电子组件6电性连接至第二基板5的第二图案化电路层7。
参照图27，可形成或设置一中间粘附层13于第一基板2’的第一表面21上，以覆盖第一电子组件3和第一粘附层12。
参照图28，通过中间粘附层13将第二组装结构1b贴附至第一组装结构1a。
参照图29，可提供一压头93以接触第二图案化电路层7的迹线7’的外部延伸部分73的一端部73a。
参照图30，压头93可朝向第一基板2’移动。因此，第二图案化电路层7的外部延伸部分73的端部73a可被按压以沿着第二基板5的侧表面53和第一电子组件3的侧表面33移动。其结果，第二图案化电路层7的迹线7’的外部延伸部分73的端部73a可被按压以接触第一图案化电路层4的外部迹线43的连接部分432。然后，可通过超音波焊接或超音波接合将第二图案化电路层7的迹线7’的外部延伸部分73的端部73a连接或接合至第一图案化电路层4的外部迹线43的连接部分432。同时，第二图案化电路层7的迹线7’的外部延伸部分73可弯折。因此，第二电子组件6的第二主动表面62可通过第二图案化电路层7电性连接至第一图案化电路层4。
参照图31，可将压头93移除。可提供一压头94以接触第二图案化电路层7的迹线7’的外部延伸部分73的一端部73b。图31的压头94可以与图29的压头93相同或不同。
参照图32，压头94可朝向第一基板2’移动。因此，第二图案化电路层7的迹线7’外部延伸部分73的端部73b可被按压以接触第一图案化电路层4的外部迹线43的连接部分432。然后，可通过超音波焊接或超音波接合将第二图案化电路层7的迹线7’的外部延伸部分73的端部73b连接或接合至第一图案化电路层4的外部迹线43的连接部分432。
参照图33，可将压头94移除。
参照图34，可形成或设置封装体8以包封第二组装结构1b和第二图案化电路层7的迹线7’的外部延伸部分73。在一些实施例中，可通过造模技术形成封装体8，像是转移模制或压缩模制。封装体8可以包括同时一体形成的一第一部分82和一第二部分84。第一部分82可设置于第一基板2’的第一表面21上，且可以包封第一电子组件3、中间粘附层13、第二基板5、第二电子组件6、和第二图案化电路层7的迹线7’的外部延伸部分73。第二部分84可设置于第一基板2’的第一穿孔24中，且可以包封第一图案化电路层4的内部迹线41的延伸部分412。此外，封装体8的第二部分84可以接触第一电子组件3的第一主动表面32的第一部分321。
接着，可形成或设置一个或多个外部连接器11于底部图案26的接合垫261上以提供第一基板2’的电性连接，例如I/O连接。在一些实施例中，可以在形成封装体8的操作之前进行形成外部连接件11的操作。
然后，可以进行切割(singulation)制程以形成图1的封装结构1。
图35根据本公开的一些实施例显示封装结构1的制备方法100的流程图。
步骤或操作S101是提供一第一组装结构，其包括一第一基板和一第一电子组件，该第一电子组件电性连接至该第一基板的一第一图案化电路层。例如，如图18所示，提供一第一组装结构1a。第一组装结构1a可以包括第一基板2’和第一电子组件3，所述第一电子组件3电性连接至第一基板2’的第一图案化电路层4。
步骤或操作S102是提供一第二组装结构，其包括一第二基板和一第二电子组件，该第二电子组件电性连接至该第二基板的一第二图案化电路层，其中该第二图案化电路层的一外部延伸部分延伸至第二基板的一侧表面外的一位置。例如，如图26所示，提供一第二组装结构1b。第二组装结构1b可以包括第二基板5和第二电子组件6，所述第二电子组件6电性连接至第二基板5的第二图案化电路层7。第二图案化电路层7的外部延伸部分73延伸至第二基板5的侧表面53外的一位置17。
步骤或操作S103是将第二组装结构贴附至第一组装结构。例如，如图28所示，通过中间粘附层13将第二组装结构1b贴附至第一组装结构1a。
步骤或操作S104是按压第二图案化电路层的外部延伸部分的一端部以连接第一图案化电路层。例如，如图30所示，可以按压第二图案化电路层7的迹线7’的外部延伸部分73的端部73a以连接第一图案化电路层4的外部迹线43的连接部分432。
本公开的一方面提供一种封装结构。该封装结构包括一第一基板、一第一电子组件、一第二基板、和一第二电子组件。该第一基板包括一第一图案化电路层并定义一第一穿孔。该第一电子组件设置于该第一基板的该第一穿孔之上。该第一电子组件通过该第一图案化电路层延伸超出该第一穿孔的一侧壁的一延伸部分电性连接至该第一基板的该第一图案化电路层。该第二基板包括一第二图案化电路层并定义一第二穿孔。该第二电子组件设置于该第二基板的该第二穿孔之上。该第二电子组件通过该第二图案化电路层延伸超出该第二穿孔的一侧壁的一内部延伸部分电性连接至该第二基板的该第二图案化电路层。
本公开的另一方面提供一种封装结构。该封装结构包括一第一基板、一第一电子组件、一第二基板、和一第二电子组件。该第一基板包括一第一图案化电路层。该第一电子组件设置于该第一基板的该第一图案化电路层之上并与其电性连接。该第二基板设置于该第一电子组件之上且包括一第二图案化电路层。该第二电子组件设置于该第二基板的该第二图案化电路层之上并与其电性连接。该第二图案化电路层的一外部延伸部分沿着该第一电子组件的一侧表面延伸。
本公开的另一方面提供一种封装结构的制备方法。该方法包括：提供一第一组装结构，其包括一第一基板和一第一电子组件，该第一电子组件电性连接至该第一基板的一第一图案化电路层；提供一第二组装结构，其包括一第二基板和一第二电子组件，该第二电子组件电性连接至该第二基板的一第二图案化电路层，其中该第二图案化电路层的一外部延伸部分延伸至该第二基板的一侧表面外的一位置；将该第二组装结构贴附至该第一组装结构；以及按压该第二图案化电路层的该外部延伸部分的一端部以连接该第一图案化电路层。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或前述的组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种封装结构，包括：
一第一基板，包括一第一图案化电路层并定义一第一穿孔；
一第一电子组件，设置于该第一基板的该第一穿孔之上，其中该第一电子组件通过该第一图案化电路层延伸超出该第一穿孔的一侧壁的一延伸部分电性连接至该第一基板的该第一图案化电路层；
一第二基板，包括一第二图案化电路层并定义一第二穿孔；以及
一第二电子组件，设置于该第二基板的该第二穿孔之上，其中该第二电子组件通过该第二图案化电路层延伸超出该第二穿孔的一侧壁的一内部延伸部分电性连接至该第二基板的该第二图案化电路层。
2.如权利要求1所述的封装结构，其中该第一基板具有一第一表面和相对该第一表面的一第二表面，且该第一电子组件贴附至该第一基板的该第一表面。
3.如权利要求2所述的封装结构，其中该第一电子组件的一第一主动表面具有一第一部分和一第二部分，该第一电子组件的该第一主动表面的该第一部分暴露于该第一基板的该第一穿孔中，且该第一电子组件的该第一主动表面的该第二部分通过一第一粘附层粘附至该第一基板的该第一表面。
4.如权利要求3所述的封装结构，其中该第一电子组件的该第一主动表面的该第二部分围绕该第一电子组件的该第一主动表面的该第一部分。
5.如权利要求2所述的封装结构，其中该第一图案化电路层邻近于该第一基板的该第一表面设置。
6.如权利要求3所述的封装结构，其中该第一电子组件包括至少一第一凸块，其邻近于该第一电子组件的该第一主动表面设置，且该第一图案化电路层的该延伸部分连接至该第一电子组件的该至少一第一凸块。
7.如权利要求3所述的封装结构，更包括：
一封装体，设置于该第一基板的该第一穿孔中且包封该第一图案化电路层的该延伸部分，其中该封装体接触该第一电子组件的该第一主动表面。
8.如权利要求7所述的封装结构，其中该封装体更设置于该第一基板的该第一表面上且包封该第一电子组件和该第二电子组件。
9.如权利要求1所述的封装结构，其中该第一图案化电路层的该延伸部分与该第一图案化电路层位于同一层。
10.如权利要求1所述的封装结构，更包括：
至少一外部连接件，邻近于该第一基板的一第二表面设置，且通过该第一基板中的至少一通孔电性连接至该第一图案化电路层。
11.如权利要求1所述的封装结构，其中该第一图案化电路层是由一金属箔形成。
12.一种封装结构，包括：
一第一基板，包括一第一图案化电路层；
一第一电子组件，设置于该第一基板的该第一图案化电路层之上并与其电性连接；
一第二基板，设置于该第一电子组件之上且包括一第二图案化电路层；以及
一第二电子组件，设置于该第二基板的该第二图案化电路层之上并与其电性连接，其中该第二图案化电路层的一外部延伸部分沿着该第一电子组件的一侧表面延伸。
13.如权利要求12所述的封装结构，其中该第二图案化电路层的一外部延伸部分接合至该第一图案化电路层。
14.如权利要求12所述的封装结构，其中该第二图案化电路层的一外部延伸部分更沿着该第二基板的一侧表面延伸。
15.如权利要求12所述的封装结构，其中该第一电子组件的一第一主动表面和该第二电子组件的一第二主动表面都面向该第一基板。
16.如权利要求12所述的封装结构，其中第二基板定义一第二穿孔，该第二电子组件通过该第二图案化电路层延伸超出该第二穿孔的一侧壁的一内部延伸部分电性连接至该第二基板的该第二图案化电路层。
17.如权利要求16所述的封装结构，其中该第二图案化电路层包括一主要部分，其连接该外部延伸部分和该内部延伸部分，其中该主要部分、该外部延伸部分、和该内部延伸部分位于同一层。
18.如权利要求12所述的封装结构，其中该第一电子组件通过一第一粘附层粘附至该第一基板，该第二电子组件通过一第二粘附层粘附至该第二基板，且该第二基板通过一中间粘附层粘附至该第一电子组件；且该中间粘附层的一部分设置于该第二基板的一第二穿孔中。
19.如权利要求18所述的封装结构，其中该中间粘附层覆盖该第一电子组件，其中该第二图案化电路层的该外部延伸部分沿着该中间粘附层的一侧表面延伸。
20.如权利要求12所述的封装结构，其中该第一图案化电路层的一延伸部分连接至该第一电子组件的至少一第一凸块，该第二图案化电路层的一内部延伸部分连接至该第二电子组件的至少一第二凸块，且该第一电子组件的该至少一第一凸块的一配置与该第二电子组件的该至少一第二凸块的一配置相同；且该第二图案化电路层的该外部延伸部分弯折，以沿着该第一电子组件的该侧表面延伸。
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