KR20220126603A - 스택 패키지 및 제조 방법 - Google Patents

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KR20220126603A
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Abstract

스택 패키지 및 제조 방법을 제시할 수 있다. 캐리어에 제1밀봉층을 형성하고, 제1밀봉층에 반도체 다이들을 순차적으로 오프셋 스택할 수 있다. 반도체 다이들에 연결되는 수직 커넥터들을 형성하고, 수직 커넥터들, 및 반도체 다이들을 밀봉하면서 제1밀봉층에 결합되는 제2밀봉층을 형성할 수 있다. 제2밀봉층 상에 수직 커넥터들에 연결되는 재배선층들을 형성할 수 있다.

Description

스택 패키지 및 제조 방법{Stack packages and methods of fabricating the same}
본 개시는 반도체 패키지 기술에 관한 것으로, 특히, 스택 패키지 및 제조 방법에 관한 것이다.
반도체 패키지는 고밀도(high density) 및 고성능(high performance)을 구현하도록 요구되고 있다. 복수의 반도체 다이(semiconductor die)들을 하나의 반도체 패키지 구조 내에 통합하는 시도들이 제시되고 있다. 이러한 반도체 패키지는 고속 동작, 대용량 데이터(data) 처리 동작, 또는 다기능 동작을 수행할 것으로 기대되고 있다. 반도체 패키지가 모바일(mobile) 기기에 적용되는 데 적합하도록, 보다 작은 폼 팩터(form factor)를 가지는 반도체 패키지 구조가 요구되고 있다. 작은 폭을 가지면서도 얇은 두께를 가지는 패키지 구조들이 다양하게 시도되고 있다. 복수의 반도체 다이들을 실질적으로 서로 수직하게 스택(stack)한 구조들이 시도되고 있다.
본 개시는 복수의 반도체 다이들이 서로 오프셋(offset) 스택되고, 스택된 반도체 다이들과 재배선층(RDL: ReDistribution layer)을 수직 커넥터(vertical connector)들로 연결한 스택 패키지 구조를 제조하는 방법을 제시하고자 한다.
본 개시는 복수의 반도체 다이들이 서로 오프셋 스택되고, 스택된 반도체 다이들과 재배선층을 수직 커넥터들로 연결한 스택 패키지 구조를 제시하고자 한다.
본 개시의 일 관점은, 캐리어에 제1밀봉층을 형성하는 단계; 상기 제1밀봉층에 반도체 다이들을 순차적으로 오프셋 스택하는 단계; 상기 반도체 다이들에 연결되는 수직 커넥터들을 형성하는 단계; 상기 수직 커넥터들, 및 상기 반도체 다이들을 밀봉(encapsulation)하면서 상기 제1밀봉층에 결합되는 제2밀봉층을 형성하는 단계; 및 상기 제2밀봉층 상에 상기 수직 커넥터들에 연결되는 재배선층들을 형성하는 단계;를 포함하는 스택 패키지 제조 방법을 제시할 수 있다.
본 개시의 다른 일 관점은, 제1밀봉층에 순차적으로 오프셋 스택된 반도체 다이들; 상기 반도체 다이들을 밀봉하면서 상기 제1밀봉층에 결합되는 제2밀봉층; 상기 제2밀봉층 상에 형성된 재배선층들; 상기 반도체 다이들을 상기 재배선층들에 연결하면서 상기 제2밀봉층을 관통하는 수직 커넥터들;을 포함하는 스택 패키지를 제시할 수 있다.
본 개시의 실시예들에 따르면, 복수의 반도체 다이들이 서로 오프셋 스택되고, 스택된 반도체 다이들과 재배선층을 수직 커넥터들로 연결한 스택 패키지 구조 및 제조 방법을 제시할 수 있다.
도 1 내지 도 14는 일 예에 따른 스택 패키지 및 제조 방법을 보여주는 개략적인 단면도들이다.
도 15 내지 도 21은 일 예에 따른 스택 패키지 및 제조 방법을 보여주는 개략적인 단면도들이다.
본 개시의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다.
본 개시의 기재에서 "제1" 및 "제2", "측면(side)", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 장치는 반도체 기판 또는 복수의 반도체 기판들이 스택된 구조를 포함할 수 있다. 반도체 장치는 반도체 기판들이 스택된 구조가 패키징(packaging)된 반도체 패키지 구조를 지시할 수 있다. 반도체 기판들은 전자 부품 및 요소들이 집적된 반도체 웨이퍼, 반도체 다이 또는 반도체 칩을 지시할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩, 어플케이션 프로세서(AP: Application Processor), 그래픽 처리 장치(GPU: Graphic Processing Unit), 중앙 처리 장치(CPU: Central Processing Unit), 또는 시스템 온 칩(SoC: System On Chip)과 같은 프로세서를 지시할 수 있다. 반도체 장치는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다. 반도체 장치는 사물 인터넷에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 14는 일 예에 따른 스택 패키지 제조 방법의 공정 단계들을 보여주는 개략적인 단면도들이다.
도 1은 일 예에 따른 스택 패키지 제조 방법에 도입된 캐리어(carrier: 100)를 보여주는 개략적인 단면도이다.
도 1을 참조하면, 일 예에 따른 스택 패키지를 제조하는 공정 단계들은 캐리어(100) 상에서 수행될 수 있다. 캐리어(100)는 작업대(work table)나 핸들링 웨이퍼(handling wafer) 또는 서포팅 기판(supporting substrate)으로 작용할 수 있다. 캐리어(100)는 단단한 재질로 구성될 수 있다. 캐리어(100)는 글래스(glass) 재질, 실리콘(Si) 재질 또는 금속(metal) 재질로 구성될 수 있다. 캐리어(100)는 반도체 웨이퍼 형태를 가질 수 있다. 캐리어(100)의 일 표면 상에 캐리어 접착층(110)이 구비될 수 있다. 캐리어 접착층(110)은 캐리어(100)에 다른 부재를 부착시키는 접착제를 포함할 수 있다.
도 2 및 도 3은 일 예에 따른 스택 패키지의 제1밀봉층(encapsulant layer: 200)을 형성하는 단계를 보여주는 개략적인 단면도들이다.
도 2 및 도 3을 참조하면, 캐리어(100)에 제1밀봉층(200)을 형성할 수 있다. 도 2에 제시된 것과 같이, 제1밀봉재 필름(200F)을 캐리어(100)에 라미네이션(lamination)시켜, 도 3에 제시된 것과 같이, 캐리어(100)에 제1밀봉층(200)을 형성할 수 있다. 캐리어 접착층(110)이 제1밀봉재 필름(200F)을 캐리어(100)에 부착시킬 수 있다. 제1밀봉층(200)은 대략 수 마이크로미터(㎛) 내지 수십 ㎛의 두께를 가질 수 있다.
제1밀봉재 필름(200F)은 다양한 밀봉재가 필름(film) 형태로 가공된 부재일 수 있다. 밀봉재는 다양한 형태의 필러(filler)와 레진(resin)을 포함하여 구성되어, 반도체 패키지에서 반도체 다이들을 외부 환경으로부터 보호하는 보호층을 구성하는 재질일 수 있다. 제1밀봉재 필름(200F)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 필름 형태로 가공한 에폭시 몰딩 컴파운드 필름(EMC film)을 포함할 수 있다.
도 4는 일 예에 따른 스택 패키지의 하단 반도체 다이(410)를 배치하는 단계를 보여주는 개략적인 단면도이다.
도 4를 참조하면, 제1밀봉층(200)에 하단 반도체 다이(410)를 배치할 수 있다. 복수의 반도체 다이(410)들이 실질적으로 수평 방향으로 서로 이격되면서 제1밀봉층(200)에 배치될 수 있다. 하단 반도체 다이(410)는 제1밀봉층(200) 상에 스택(stack)되는 반도체 다이(400)들 중 하나일 수 있다. 반도체 다이(400)는 메모리 소자가 집적된 반도체 다이일 수 있다.
하단 반도체 다이(410)는 제1접착층(310)에 의해 제1밀봉층(200)에 부착될 수 있다. 제1접착층(310)이 하단 반도체 다이(410)의 후면(back side)인 제1표면(410BS)에 코팅(coating)되어 있어, 하단 반도체 다이(410)가 제1밀봉층(200)에 배치되면서 제1접착층(310)이 하단 반도체 다이(410)를 제1밀봉층(200)에 접착시킬 수 있다. 제1밀봉층(200)을 구성하는 제1밀봉재 필름(도 2의 200F)은 접착제를 포함하고 있지 않아, 하단 반도체 다이(410)를 제1밀봉층(200)에 마운팅(mounting)할 때 제1접착층(310)이 요구될 수 있다.
하단 반도체 다이(410)는 제2표면(410FS)에 제1접촉 패드(contact pad: 411)를 구비할 수 있다. 제1접촉 패드(411)는 하단 반도체 다이(410)에 전기적 및 신호적으로 접속하는 접속 단자를 구성할 수 있다. 제2표면(410FS)은 제1표면(410BS)에 반대되는 하단 반도체 다이(410)의 앞면일 수 있다.
도 5는 일 예에 따른 스택 패키지의 반도체 다이(400)들의 스택을 보여주는 개략적인 단면도이다.
도 5를 참조하면, 제1밀봉층(200)에 반도체 다이(400)들을 순차적으로 오프셋 스택(offset stack)할 수 있다. 제1밀봉층(200) 상에 하단 반도체 다이(410)를 배치하고, 하단 반도체 다이(410) 상에 제2중단 반도체 다이(420), 제1중단 반도체 다이(430), 및 상단 반도체 다이(440)를 순차적으로 스택할 수 있다. 상단 반도체 다이(440)와 하단 반도체 다이(410) 사이에 반도체 다이가 추가로 스택될 수도 있다. 제2접착층(320)이 제2중단 반도체 다이(420)를 하단 반도체 다이(410)에 부착할 수 있다. 제3접착층(330)이 제1중단 반도체 다이(430)를 제2중단 반도체 다이(420)에 부착할 수 있다. 제4접착층(340)이 상단 반도체 다이(440)를 제1중단 반도체 다이(430)에 부착할 수 있다.
하단 반도체 다이(410) 상에 제1중단 반도체 다이(430)를 제1오프셋 스택할 수 있다. 하단 반도체 다이(410)가 배치된 위치로부터 제1오프셋 방향(D1)으로 제1거리(S1)만큼, 제1중단 반도체 다이(430)가 시프트(shift)될 수 있다.
제1중단 반도체 다이(430)는 제2중단 반도체 다이(420)의 제2접촉 패드(421)를 드러내면서, 제2중단 반도체 다이(420)에 부분적으로 중첩될 수 있다. 제1중단 반도체 다이(430)는 하단 반도체 다이(410)에 부분적으로 중첩될 수 있다.
제1중단 반도체 다이(430) 상에 상단 반도체 다이(440)를 제1오프셋 스택하는 제1오프셋 방향(D1)과 반대되는 제2오프셋 방향(D2)으로 제2오프셋 스택할 수 있다. 제1중단 반도체 다이(430)가 스택된 위치로부터 제2오프셋 방향(D2)으로 제2거리(S2)만큼, 상단 반도체 다이(440)가 시프트될 수 있다. 상단 반도체 다이(440)는 제1중단 반도체 다이(430)의 제3접촉 패드(431)를 드러내면서, 제1중단 반도체 다이(430)에 부분적으로 중첩될 수 있다. 상단의 반도체 다이(440)는 제1중단 반도체 다이(430)의 일부 부분을 드러내면서, 동시에 제2중단 반도체 다이(420)의 일부 부분을 드러내도록 위치할 수 있다. 상단의 반도체 다이(440)는 제1중단 반도체 다이(430)의 제3접촉 패드(431)를 드러내면서, 동시에 제2중단 반도체 다이(420)의 제2접촉 패드(421)를 드러내도록 위치할 수 있다. 상단 반도체 다이(440)는 제4접촉 패드(441)를 상측 표면에 구비할 수 있다.
하단 반도체 다이(410)와 제1중단 반도체 다이(430) 사이에, 제2중단 반도체 다이(420)를 제1오프셋 스택하는 제1오프셋 방향(D1)과 실질적으로 동일한 방향으로 제3오프셋 스택할 수 있다. 하단 반도체 다이(410)가 배치된 위치로부터 제1오프셋 방향(D1)으로 제3거리(S3)만큼 제2중단 반도체 다이(420)가 시프트될 수 있다. 제3거리(S3)는 제1거리(S1) 보다 짧을 수 있다. 제2거리(S2)는 제3거리(S3)와 실질적으로 동일할 수 있다. 제2중단 반도체 다이(420)는 하단 반도체 다이(410)의 제1접촉 패드(411)를 드러내면서, 하단 반도체 다이(410)에 부분적으로 중첩될 수 있다.
상단 반도체 다이(440)가 제1 및 제2중단 반도체 다이들(430, 420)과는 반대되는 제2오프셋 방향(D2)으로 제2오프셋 스택됨으로써, 상단 반도체 다이가 제1 및 제2중단 반도체 다이들(430, 420)과 동일한 방향으로 제1오프셋 방향(D1)으로 오프셋되는 것 보다 반도체 다이(400)들 스택의 전체 폭이 감소될 수 있다. 이에 따라, 스택 패키지의 폭을 감소시킬 수 있다.
도 6은 일 예에 따른 스택 패키지의 수직 커넥터(connector: 500)들을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 6을 참조하면, 반도체 다이(400)들의 스택을 형성한 후, 반도체 다이(400)들에 각각 연결되는 수직 커넥터(500)들을 형성할 수 있다. 수직 커넥터(500)들은 도전성 재질로 형성되어, 반도체 다이(400)들에 전기적 신호가 연결되는 경로들을 제공할 수 있다. 수직 커넥터(500)들은 금(Au) 또는 구리(Cu)와 같은 도전성 금속 재질을 포함하여 구성될 수 있다. 수직 커넥터(500)들은 반도체 다이(400)들의 표면으로부터 실질적으로 수직하게 연장되거나 또는 실질적으로 수직하게 세워진 연결 부재(interconnection member)들로 구성될 수 있다.
수직 커넥터(500)들은 제1본딩 와이어(bonding wire: 510)들, 제2본딩 와이어(530)들, 제3본딩 와이어(520)들, 및 도전성 범프(conductive bump: 540)들을 포함할 수 있다. 제1본딩 와이어(510)는 하단 반도체 다이(410)에 연결되고, 제2중단 반도체 다이(420), 제1중단 반도체 다이(430), 및 상단 반도체 다이(440) 옆을 지나면서 실질적으로 수직하게 연장되도록 형성될 수 있다. 제2본딩 와이어(530)는 제1중단 반도체 다이(430)에 연결되고, 상단 반도체 다이(440) 옆을 지나 실질적으로 수직하게 연장되도록 형성될 수 있다. 제1본딩 와이어(510)와 제2본딩 와이어(530)는 상단 반도체 다이(440)를 사이에 두고 서로 반대되는 위치들에 각각 형성될 수 있다. 제3본딩 와이어(520)는 제2중단 반도체 다이(420)에 연결되고, 제1중단 반도체 다이(430), 및 상단 반도체 다이(440) 옆을 지나면서 실질적으로 수직하게 연장되도록 형성될 수 있다.
본딩 와이어들(510, 530, 520)은 와이어 본딩 장비(도시되지 않음)를 이용하는 와이어 본딩 공정으로 형성될 수 있다.
도 7은 일 예에 따른 스택 패키지의 제2본딩 와이어(530)을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 7을 참조하면, 와이어 본딩 장비의 캐필러리(capillary: 509)를 이동하여, 와이어(530W)가 제1중단 반도체 다이(430)의 제3접촉 패드(431) 상에 위치하도록 이끌 수 있다. 캐필러리(509)를 하강시켜 와이어(530W)의 제1단부(530E)가 제3접촉 패드(431)에 본딩되도록 할 수 있다. 이후에, 캐필러리(509)를 상승시켜 본딩된 제1단부(530E)로부터 제2본딩 와이어(530)를 실질적으로 수직하게 연장시키고, 와이어(530W)로부터 제2본딩 와이어(530)를 절단하여 분리시킬 수 있다. 이에 따라, 제2본딩 와이어(530)는 제2단부(530T)와 반대되는 제1단부(530E)를 가지는 수직한 접속 부재로 형성될 수 있다. 이러한 와이어 본딩 공정으로, 제1중단 반도체 다이(430)에 실질적으로 수직하게 연결되는 제2본딩 와이어(530)를 형성할 수 있다. 이러한 와이어 본딩 공정을 적용하여, 도 6에 제시된 것과 같이, 제1 및 제3본딩 와이어들(510, 520)을 형성할 수 있다.
도 6을 다시 참조하면, 수직 커넥터들(500)을 형성하는 단계는 상단 반도체 다이(440)에 연결되는 도전성 범프(540)를 형성하는 단계를 더 포함할 수 있다. 상단 반도체 다이(440)에는 본딩 와이어가 연결되지 않고, 범프 형성 공정을 이용하여 도전성 범프(540)들을 제4접촉 패드(441)들에 각각 형성할 수 있다. 도전성 범프(540)들은 구리(Cu) 재질을 포함하여 형성될 수 있다. 다른 일 실시예에서, 제4접촉 패드(441)들에 각각 본딩되는 본딩 와이어(도시되지 않음)들을 형성할 수 있다. 본딩 와이어들은 도전성 범프(441)들을 대체하는 접속 부재로 도입될 수 있다.
도 8은 일 예에 따른 스택 패키지의 제2밀봉층(601)을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 8을 참조하면, 스택된 반도체 다이(400)들을 덮어 밀봉(encapsulation)하는 제2밀봉층(601)을 형성할 수 있다. 제2밀봉층(601)은 제1밀봉층(200)의 드러난 표면 부분을 덮어 제1밀봉층(200)에 결합되도록 형성될 수 있다. 제1밀봉층(200)과 제2밀봉층(601)이 결합되어, 스택된 반도체 다이(400)들을 전체적으로 밀봉할 수 있다. 제2밀봉층(601)은 액상의 밀봉재를 사용하는 몰딩(molding) 공정으로 형성될 수 있다. 몰딩 공정은 금형(도시되지 않음) 내에 반도체 다이(400)들이 스택된 캐리어(100)를 장착하고, 금형 내로 액상의 밀봉재를 유입하고, 금형을 프레스(press)하고, 유입된 밀봉재를 경화(curing)하는 공정 단계들로 수행될 수 있다. 액상의 엑폭시 몰딩 컴파운드(EMC)를 사용하여 제2밀봉층(601)을 몰딩할 수 있다. 제2밀봉층(601)을 구성하는 엑폭시 몰딩 컴파운드(EMC)는 제1밀봉층(200)을 구성하는 EMC와 실질적으로 동일한 성분 및 조성비를 가질 수 있다. 제2밀봉층(601)을 구성하는 엑폭시 몰딩 컴파운드(EMC)는 제1밀봉층(200)을 구성하는 EMC와 다른 성분 및 조성비를 가질 수도 있다.
도 9는 일 예에 따른 스택 패키지의 제2밀봉층(601)을 리세스(recess)하는 단계를 보여주는 개략적인 단면도이다.
도 9를 참조하면, 제2밀봉층(601)의 일부 부분을 제거할 수 있다. 제2밀봉층(601)을 리세스(recess)하여, 일부 부분이 제거된 제2밀봉층(602)을 형성할 수 있다. 제2밀봉층(601)을 그라인딩(grinding)하여 제2밀봉층(601)의 일부 부분을 제거할 수 있다. 수직 커넥터(500)들의 단부들이 리세스된 제2밀봉층(602)의 표면에 드러날 수 있다. 예컨대, 제2본딩 와이어(530)이 제2단부(530T)가 드러나도록, 제2밀봉층(602)을 리세스할 수 있다.
제2밀봉층(602) 및 반도체 다이(400)들이 캐리어(100)에 부착된 상태에서, 제2밀봉층(602)을 리세스하는 그라인딩 공정이 수행될 수 있다. 제2밀봉층(602) 및 반도체 다이(400)들이 캐리어(100)에 부착된 상태이므로, 제2밀봉층(602) 및 반도체 다이(400)들을 포함한 구조에 워피지(warpage) 현상이 유발되는 것이 실질적으로 방지되거나 감소될 수 있다. 이와 같이 워피지 현상이 실질적으로 억제되므로, 리세스된 제2밀봉층(602)의 두께 편차는 실질적으로 감소될 수 있다. 따라서, 워피지 현상에 의해 유발될 수 있는 공정 불량들이 유효하게 방지되거나 억제될 수 있다.
도 10은 일 예에 따른 스택 패키지의 재배선층(720)들을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 10을 참조하면, 제2밀봉층(602) 상에 재배선층(720)들을 형성할 수 있다. 재배선층(720)들은 수직 커넥터(500)들에 전기적 및 신호적으로 연결되는 도전성 패턴들로 형성될 수 있다. 재배선층(720)들은 수직 커넥터(500)들을 통해서, 반도체 다이(400)들에 연결되는 회로 배선들로 형성될 수 있다. 재배선층(720)은 유전층(710)에 의해 서로 절연될 수 있다. 재배선층(720)들은 인쇄회로기판(PCB: Printed Circuit Board)와 같은 인터커넥션 구조(interconnection structure)일 수 있다. 재배선층(720)들은 인쇄회로기판(PCB) 구조 보다는 더 얇은 인터커넥션 구조를 제공할 수 있다. 스택 패키지가 인쇄회로기판을 포함하여 구성된 것 보다 스택 패키지의 전체 두께를 감소시킬 수 있다.
도 11은 일 예에 따른 스택 패키지의 외측 접속 단자(800)들을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 11을 참조하면, 재배선층(720)들에 전기적으로 연결되는 외측 접속 단자(800)들을 형성할 수 있다. 외측 접속 단자(800)는 솔더 볼(solder ball) 형상을 가질 수 있다.
도 12는 일 예에 따른 스택 패키지의 캐리어(100)를 제거하는 단계를 보여주는 개략적인 단면도이다.
도 12 및 도 11을 참조하면, 외측 접속 단자(800)을 함침하는 보호층(900)을 형성할 수 있다. 접착제를 포함하는 필름을 재배선층(720)을 내재하는 유전층(710)에 부착함으로써, 보호층(900)을 형성할 수 있다. 캐리어(100)를 제거하여 제1밀봉층(200)을 드러낼 수 있다.
도 13은 일 예에 따른 스택 패키지를 단품화(singulation)하는 단계를 보여주는 개략적인 단면도이다. 도 14는 일 예에 따른 스택 패키지의 단품화된 단면 형상을 보여주는 개략적인 단면도이다.
도 13을 참조하면, 보호층(900)에 또 다른 캐리어(도시되지 않음)을 부착하고, 절단선을 따라 절단하는 소잉(sawing) 공정을 수행할 수 있다. 소잉 공정은 소잉 블레이드(sawing blade: 도시되지 않음)를 사용하여, 유전층(710)의 일부 부분, 제2밀봉층(602)의 일부 부분, 및 제1밀봉층(200)의 일부 부분을 제거할 수 있다. 소잉 공정은 레이저(laser)를 이용하여, 유전층(710)의 일부 부분, 제2밀봉층(602)의 일부 부분, 및 제1밀봉층(200)의 일부 부분을 제거할 수 있다. 소잉 공정은 스텔스 다이싱(stealth dicing) 공정으로 수행될 수 있다. 소잉 공정 이후에, 보호층(900)은 단품의 스택 패키지(10)로부터 제거될 수 있다. 이에 따라, 도 14에 제시된 것과 같이, 단품의 스택 패키지(10)가 분리될 수 있다.
도 15 내지 도 21은 일 예에 따른 스택 패키지 제조 방법의 공정 단계들을 보여주는 개략적인 단면도들이다. 도 15 내지 도 21에서 도 1 내지 도 14에 제시된 형상과 유사하거나 실질적으로 동일한 형상으로 묘사된 부재는 실질적으로 동일한 부재를 지시하는 것으로 이해될 수 있다.
도 15는 일 예에 따른 스택 패키지의 제1밀봉층(2200)을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 15를 참조하면, 캐리어(2100)에 제1밀봉층(2200)을 형성할 수 있다. 캐리어 접착층(1110)에 의해 제1밀봉재 필름이 캐리어(2100)에 라미네이션될 수 있다. 오목한 형상의 캐비티(2200C)들이 제1밀봉층(2200)의 표면에 구비될 수 있다. 캐비티(2200C)들이 표면에 형성된 제1밀봉재 필름을 캐리어(2100)에 라미네이션시킬 수 있다. 다른 일 실시예에서, 제1밀봉층(2200)을 형성한 후 제1밀봉층(2200)의 일부 부분을 제거함으로써, 캐비티(2200C)들을 제1밀봉층(2200)에 형성할 수 있다. 후속 공정 단계에서 캐비티(2200C)들에 하단 반도체 다이가 삽입될 수 있도록, 캐비티(2200C)들은 하단 반도체 다이가 배치되는 위치에 형성될 수 있다.
도 16은 일 예에 따른 스택 패키지의 하단 반도체 다이(2410)를 배치하는 단계를 보여주는 개략적인 단면도이다.
도 16을 참조하면, 제1밀봉층(2200)에 하단 반도체 다이(2410)를 배치할 수 있다. 제1밀봉층(2200)의 캐비티(2200C)들 각각에 하단 반도체 다이(2410)들이 각각 배치될 수 있다. 하단 반도체 다이(2410)는 제1밀봉층(22000)의 캐비티(2200C) 내에 일부 부분 또는 전체가 삽입되도록, 제1밀봉층(2200)에 배치될 수 있다. 제1밀봉층(2200)의 캐비티(2200C)는 하단 반도체 다이(2410)가 배치될 위치를 제시하는 마크(mark)로 사용될 수 있어, 하단 반도체 다이(2410)가 제1밀봉층(2200)에 배치될 때 보다 정확한 위치에 배치될 수 있다. 캐비티(2200C)들이 제1밀봉층(2200) 표면에 올록볼록한 표면 구조를 제공하고 있어, 제1밀봉층(2200)은 워피지 현상에 대한 더 높은 저항성을 가질 수 있다. 이에 따라, 스택 패키지를 형성하는 후속 공정 중에, 워피지 현상이 유발되는 것을 유효하게 억제하거나 감소시킬 수 있다.
하단 반도체 다이(2410)는 제1접착층(2310)에 의해 제1밀봉층(2200)의 캐비티(2200C) 바닥에 부착될 수 있다. 하단 반도체 다이(2410)는 표면에 제1접촉 패드(2411)를 구비할 수 있다.
도 17은 일 예에 따른 스택 패키지의 반도체 다이(400)들의 스택을 보여주는 개략적인 단면도이다.
도 17을 참조하면, 제1밀봉층(2200)에 반도체 다이(2400)들을 순차적으로 오프셋 스택할 수 있다. 제1밀봉층(2200) 상에 하단 반도체 다이(2410)를 배치하고, 하단 반도체 다이(2410) 상에 제2중단 반도체 다이(2420), 제1중단 반도체 다이(2430), 및 상단 반도체 다이(2440)를 순차적으로 스택할 수 있다. 상단 반도체 다이(2440)와 하단 반도체 다이(2410) 사이에 반도체 다이가 추가로 스택될 수도 있다. 제2접착층(2320)이 제2중단 반도체 다이(2420)를 하단 반도체 다이(2410)에 부착할 수 있다. 제3접착층(2330)이 제1중단 반도체 다이(2430)를 제2중단 반도체 다이(2420)에 부착할 수 있다. 제4접착층(2340)이 상단 반도체 다이(2440)를 제1중단 반도체 다이(2430)에 부착할 수 있다.
하단 반도체 다이(2410) 상에 제1중단 반도체 다이(2430)를 제1오프셋 스택할 수 있다. 제1중단 반도체 다이(2430)는 제2중단 반도체 다이(2420)의 제2접촉 패드(2421)를 드러내면서, 제2중단 반도체 다이(2420)에 부분적으로 중첩될 수 있다. 제1중단 반도체 다이(2430)는 하단 반도체 다이(2410)에 부분적으로 중첩될 수 있다. 제1중단 반도체 다이(2430) 상에 상단 반도체 다이(2440)를 제1오프셋 스택하는 방향과 반대되는 방향으로 제2오프셋 스택할 수 있다. 상단 반도체 다이(2440)는 제1중단 반도체 다이(2430)의 제3접촉 패드(2431)를 드러내면서, 제1중단 반도체 다이(2430)에 부분적으로 중첩될 수 있다. 상단 반도체 다이(2440)는 제4접촉 패드(2441)를 상측 표면에 구비할 수 있다.
하단 반도체 다이(2410)와 제1중단 반도체 다이(2430) 사이에, 제2중단 반도체 다이(2420)를 제1오프셋 스택하는 방향과 실질적으로 동일한 방향으로 제3오프셋 스택할 수 있다. 제2중단 반도체 다이(2420)는 하단 반도체 다이(2410)의 제1접촉 패드(2411)를 드러내면서, 하단 반도체 다이(2410)에 부분적으로 중첩될 수 있다.
도 18은 일 예에 따른 스택 패키지의 수직 커넥터(500)들을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 18을 참조하면, 반도체 다이(2400)들의 스택을 형성한 후, 반도체 다이(2400)들에 각각 연결되는 수직 커넥터(2500)들을 형성할 수 있다. 수직 커넥터(2500)들은 제1본딩 와이어(2510)들, 제2본딩 와이어(2530)들, 제3본딩 와이어(2520)들, 및 도전성 범프(2540)들을 포함할 수 있다.
도 19는 일 예에 따른 스택 패키지의 재배선층(2720)을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 19를 참조하면, 스택된 반도체 다이(2400)들을 덮어 밀봉하는 제2밀봉층(2602)을 형성할 수 있다. 제2밀봉층(602) 상에 재배선층(2720)들을 형성할 수 있다. 재배선층(2720)들은 유전층(2710) 내에 내재될 수 있다. 재배선층(2720)들은 수직 커넥터(2500)들에 전기적 및 신호적으로 연결되는 도전성 패턴들로 형성될 수 있다.
도 20은 일 예에 따른 스택 패키지의 외측 접속 단자(2800)들을 형성하는 단계를 보여주는 개략적인 단면도이다.
도 20을 참조하면, 재배선층(2720)들에 전기적으로 연결되는 외측 접속 단자(2800)들을 형성할 수 있다.
도 21은 일 예에 따른 스택 패키지(20)의 단품화된 단면 형상을 보여주는 개략적인 단면도이다.
도 21 및 도 20을 참조하면, 캐리어(2100)를 제거하여 제1밀봉층(200)을 드러낼 수 있다. 이후에, 소잉 공정을 수행하여, 스택 패키지(20)를 단품화할 수 있다.
도 14를 다시 참조하면, 일 예에 따른 스택 패키지(10)는, 제1밀봉층(200)에 순차적으로 오프셋 스택된 반도체 다이(400)들을 포함하여 구성될 수 있다. 스택 패키지(10)는 반도체 다이(400)들을 밀봉하면서 제1밀봉층(200)에 결합되는 제2밀봉층(602)를 더 포함하여 구성될 수 있다. 스택 패키지(10)는 제2밀봉층(602) 상에 형성된 재배선층(720)들과, 반도체 다이(400)들을 재배선층(720)들에 연결하면서 제2밀봉층(602)을 관통하는 수직 커넥터(500)들을 포함하여 구성될 수 있다.
도 21을 다시 참조하면, 일 예에 따른 스택 패키지(20)는, 제1밀봉층(2200), 반도체 다이(2400)들, 제2밀봉층(2602), 재배선층(2720)들, 및 수직 커넥터(2500)들을 포함하여 구성될 수 있다. 제1밀봉층(2200)에 하단 반도체 다이(2410)가 부분적으로 삽입되는 캐비티(2200C)를 구비할 수 있다.
이제까지 본 개시에 대하여 실시예들을 중심으로 살펴보았다. 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자는 본 개시가 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 개시의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 개시에 포함된 것으로 해석되어야 할 것이다.
100, 2100: 캐리어,
200, 2200: 제1밀봉층,
400, 2400: 반도체 다이,
500, 2500: 수직 커넥터,
602, 2602; 제2밀봉층,
720, 2720: 재배선층.

Claims (24)

  1. 캐리어에 제1밀봉층을 형성하는 단계;
    상기 제1밀봉층에 반도체 다이들을 순차적으로 오프셋 스택하는 단계;
    상기 반도체 다이들에 연결되는 수직 커넥터들을 형성하는 단계;
    상기 수직 커넥터들, 및 상기 반도체 다이들을 밀봉(encapsulation)하면서 상기 제1밀봉층에 결합되는 제2밀봉층을 형성하는 단계; 및
    상기 제2밀봉층 상에 상기 수직 커넥터들에 연결되는 재배선층들을 형성하는 단계;를 포함하는 스택 패키지 제조 방법.
  2. 제1항에 있어서,
    상기 제1밀봉층을 형성하는 단계는
    제1밀봉재 필름을 상기 캐리어에 라미네이션(lamination)시키는 단계를 포함하는 스택 패키지 제조 방법.
  3. 제2항에 있어서,
    상기 제1밀봉재 필름은
    에폭시 몰딩 컴파운드 필름을 포함하는 스택 패키지 제조 방법.
  4. 제1항에 있어서,
    상기 제1밀봉층은
    상기 스택된 반도체 다이들 중 하단 반도체 다이가 배치되는 캐비티를 포함하는 스택 패키지 제조 방법.
  5. 제1항에 있어서,
    상기 제2밀봉층을 형성하는 단계는
    액상의 엑폭시 몰딩 컴파운드를 사용하여 상기 제2몰딩층을 몰딩하는 단계를 포함하는 스택 패키지 제조 방법.
  6. 제1항에 있어서,
    상기 반도체 다이들을 오프셋 스택하는 단계는
    상기 제1밀봉층 상에 하단 반도체 다이를 배치하는 단계;
    상기 하단 반도체 다이 상에 제1중단 반도체 다이를 제1오프셋 스택하는 단계; 및
    상기 제1중단 반도체 다이 상에 상단 반도체 다이를 상기 제1오프셋 스택하는 방향과 반대되는 방향으로 제2오프셋 스택하는 단계를 더 포함하는 스택 패키지 제조 방법.
  7. 제6항에 있어서,
    상기 하단 반도체 다이는
    접착층에 의해 상기 제1밀봉층에 부착되는 스택 패키지 제조 방법.
  8. 제6항에 있어서,
    상기 반도체 다이들을 오프셋 스택하는 단계는
    상기 하단 반도체 다이와 상기 제1중단 반도체 다이 사이에
    제2중단 반도체 다이를 상기 제1오프셋 스택하는 방향과 실질적으로 동일한 방향으로 제3오프셋 스택하는 단계;를 더 포함하는 스택 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 상단의 반도체 다이는
    상기 제1중단 반도체 다이의 일부 부분을 드러내면서, 상기 제2중단 반도체 다이의 일부 부분을 드러내도록 위치하는 스택 패키지 제조 방법.
  10. 제6항에 있어서,
    상기 수직 커넥터들을 형성하는 단계는
    상기 하단 반도체 다이에 연결되고, 상기 상단 반도체 다이 및 상기 제1중단 반도체 다이를 지나 실질적으로 수직하게 연장되는 제1본딩 와이어를 형성하는 단계; 및
    상기 제1중단 반도체 다이에 연결되고, 상기 상단 반도체 다이를 지나 실질적으로 수직하게 연장되는 제2본딩 와이어를 형성하는 단계;를 포함하는 스택 패키지 제조 방법.
  11. 제10항에 있어서,
    상기 제1본딩 와이어와 상기 제2본딩 와이어는
    상기 상단 반도체 다이를 사이에 두고 서로 반대되는 위치들에 각각 형성되는 스택 패키지 제조 방법.
  12. 제10항에 있어서,
    상기 수직 커넥터들을 형성하는 단계는
    상기 상단 반도체 다이에 연결되는 도전성 범프를 형성하는 단계;를 더 포함하는 스택 패키지 제조 방법.
  13. 제1항에 있어서,
    상기 재배선층들을 형성하는 단계는
    상기 수직 커넥터들의 단부들이 드러나도록 상기 제2밀봉층을 리세스하는 단계;를 더 포함하는 스택 패키지 제조 방법.
  14. 제1항에 있어서,
    상기 재배선층들에 전기적으로 연결되는 접속 단자들을 형성하는 단계; 및
    상기 캐리어를 제거하는 단계;를 더 포함하는 스택 패키지 제조 방법.
  15. 제1밀봉층에 순차적으로 오프셋 스택된 반도체 다이들;
    상기 반도체 다이들을 밀봉하면서 상기 제1밀봉층에 결합되는 제2밀봉층;
    상기 제2밀봉층 상에 형성된 재배선층들; 및
    상기 반도체 다이들을 상기 재배선층들에 연결하면서 상기 제2밀봉층을 관통하는 수직 커넥터들;을 포함하는 스택 패키지.
  16. 제15항에 있어서,
    상기 제1밀봉층은
    에폭시 몰딩 컴파운드 필름을 포함하는 스택 패키지.
  17. 제15항에 있어서,
    상기 제1밀봉층은
    상기 스택된 반도체 다이들 중 하단 반도체 다이가 배치되는 캐비티를 포함하는 스택 패키지.
  18. 제15항에 있어서,
    상기 반도체 다이들은
    하단 반도체 다이;
    하단 반도체 다이 상에 제1오프셋 스택된 제1중단 반도체 다이; 및
    상기 제1중단 반도체 다이 상에 상기 제1오프셋 스택되는 방향과 반대되는 방향으로 제2오프셋 스택된 상단 반도체 다이를 포함하는 스택 패키지.
  19. 제18항에 있어서,
    상기 하단 반도체 다이를 상기 제1밀봉층에 부착하는 접착층을 더 포함하는 스택 패키지.
  20. 제18항에 있어서,
    상기 반도체 다이들은
    상기 하단 반도체 다이와 상기 제1중단 반도체 다이 사이에 상기 제1오프셋 스택하는 방향과 실질적으로 동일한 방향으로 제3오프셋 스택된 중 제2중단 반도체 다이를 더 포함하는 스택 패키지.
  21. 제20항에 있어서,
    상기 상단의 반도체 다이는
    상기 제1중단 반도체 다이의 일부 부분을 드러내면서, 상기 제2중단 반도체 다이의 일부 부분을 드러내도록 위치하는 스택 패키지.
  22. 제18항에 있어서,
    상기 수직 커넥터들은
    상기 하단 반도체 다이에 연결되고, 상기 상단 반도체 다이 및 상기 제1중단 반도체 다이를 지나 실질적으로 수직하게 연장되는 제1본딩 와이어; 및
    상기 제1중단 반도체 다이에 연결되고, 상기 상단 반도체 다이를 지나 실질적으로 수직하게 연장되는 제2본딩 와이어;를 포함하는 스택 패키지.
  23. 제22항에 있어서,
    상기 제1본딩 와이어와 상기 제2본딩 와이어는
    상기 상단 반도체 다이를 사이에 두고 서로 반대되는 위치들에 각각 형성된 스택 패키지.
  24. 제22항에 있어서,
    상기 수직 커넥터들은
    상기 상단 반도체 다이에 연결되는 도전성 범프;를 더 포함하는 스택 패키지.
KR1020210031082A 2021-03-09 2021-03-09 스택 패키지 및 제조 방법 KR20220126603A (ko)

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