JPH0487364A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0487364A JPH0487364A JP2204116A JP20411690A JPH0487364A JP H0487364 A JPH0487364 A JP H0487364A JP 2204116 A JP2204116 A JP 2204116A JP 20411690 A JP20411690 A JP 20411690A JP H0487364 A JPH0487364 A JP H0487364A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- potential
- level
- substrate bias
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 239000003990 capacitor Substances 0.000 claims 1
- 238000005513 bias potential Methods 0.000 abstract description 7
- 230000004913 activation Effects 0.000 abstract description 6
- 230000003213 activating effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、より少ない消費電
力て基板バイアスを発生することのできる基板バイアス
発生回路の構成に関するものである。
力て基板バイアスを発生することのできる基板バイアス
発生回路の構成に関するものである。
近年、パーソナルコンピュータの普及が著しい。中でも
携帯型パーソナルコンピュータに対する需要が増大して
きている。この携帯型パーソナルコンピュータに用いら
れる記憶装置としては、電池保持（バッテリバックアッ
プ）が可能な低消費電力の記憶装置が要求される。
携帯型パーソナルコンピュータに対する需要が増大して
きている。この携帯型パーソナルコンピュータに用いら
れる記憶装置としては、電池保持（バッテリバックアッ
プ）が可能な低消費電力の記憶装置が要求される。
このような記憶装置としては、通常、ダイナミック型半
導体記憶装置（ＤＲＡＭ）またはスタティック型半導体
記憶装置が用いられる。このうち、ＤＲＡＭは、素子を
構成する半導体領域と半導体基板との間に形成されるＰ
−Ｎ接合部分において、外部入力によるアンダーシュー
ト等により順バイアスが印加されると、電流が流れ、素
子の誤差動をおこす恐れがある。このため、通常、基板
に逆バイアスをかけて、誤動作を防ぎ、また、素子の高
速化、ラッチアップの防止をはかっている。半導体基板
がＰ型の場合、負の電位Ｖｂｂに、半導体基板がバイア
スされる。
導体記憶装置（ＤＲＡＭ）またはスタティック型半導体
記憶装置が用いられる。このうち、ＤＲＡＭは、素子を
構成する半導体領域と半導体基板との間に形成されるＰ
−Ｎ接合部分において、外部入力によるアンダーシュー
ト等により順バイアスが印加されると、電流が流れ、素
子の誤差動をおこす恐れがある。このため、通常、基板
に逆バイアスをかけて、誤動作を防ぎ、また、素子の高
速化、ラッチアップの防止をはかっている。半導体基板
がＰ型の場合、負の電位Ｖｂｂに、半導体基板がバイア
スされる。
以下、上記基板バイアスを発生する回路について説明す
る。
る。
第３図は従来の基板バイアス発生回路の概略構成を示す
ブロック図である。図において、（１００）はリングオ
シレータ、（２００）は電位比較回路、（３００）は基
準電位発生回路、（４００）は切り替え回線、（５００
）は主バイアス回路、（６００）は副バイアス回路であ
る。第４図は第３図に示す電位比較回路（２００，）の
回路図である。図において（１）はＰチャネルＭＯＳト
ランジスタ（以下ＰＭＯＳという）、（２）はＮチャネ
ルＭＯ！ｌトランジスタ（以下ＮＭＯ５という）、（３
）はインバータである。
ブロック図である。図において、（１００）はリングオ
シレータ、（２００）は電位比較回路、（３００）は基
準電位発生回路、（４００）は切り替え回線、（５００
）は主バイアス回路、（６００）は副バイアス回路であ
る。第４図は第３図に示す電位比較回路（２００，）の
回路図である。図において（１）はＰチャネルＭＯＳト
ランジスタ（以下ＰＭＯＳという）、（２）はＮチャネ
ルＭＯ！ｌトランジスタ（以下ＮＭＯ５という）、（３
）はインバータである。
次に動作について説明する。
第３図において基準電位発生回路（３００）は基板バイ
アスを所定レベルまで低下させる際の基準電位Ｖ「を発
生する。電位比較回路（２００）はリングオシレータ（
１００）の出力信号Ｏｃｐに応じ、基準電位Ｖｒと基板
バイアス電位ｖｂｂのレベルを比較する。基板バイアス
電位ｖｂｂが基準電位発生回路（３００）からの基準電
位Ｖｒよりも絶対値的に小さい場合、すなわち基板バイ
アスがより浅い場合、電位比較回路（２００）の出力に
応じて切り替え回路（４００）が切り替り、主バイアス
回路（５００）か動作することになり、急速に基板バイ
アスを所定レベルまで低下させることができる。
アスを所定レベルまで低下させる際の基準電位Ｖ「を発
生する。電位比較回路（２００）はリングオシレータ（
１００）の出力信号Ｏｃｐに応じ、基準電位Ｖｒと基板
バイアス電位ｖｂｂのレベルを比較する。基板バイアス
電位ｖｂｂが基準電位発生回路（３００）からの基準電
位Ｖｒよりも絶対値的に小さい場合、すなわち基板バイ
アスがより浅い場合、電位比較回路（２００）の出力に
応じて切り替え回路（４００）が切り替り、主バイアス
回路（５００）か動作することになり、急速に基板バイ
アスを所定レベルまで低下させることができる。
次に基板バイアス電位ｖｂｂか基準電位Ｖｒよりも絶対
値的に大きい場合、すなわち基板バイアスかより深い場
合について説明する。この場合は、電位比較回路（２０
０）の出力に応じて切り替え回路（４００）が切り替わ
り、バイアス能力の小さな副バイアス回路（８ＯＯ）の
みが動作することになり、低消費電力で基板バイアスを
安定に供給し続ける。
値的に大きい場合、すなわち基板バイアスかより深い場
合について説明する。この場合は、電位比較回路（２０
０）の出力に応じて切り替え回路（４００）が切り替わ
り、バイアス能力の小さな副バイアス回路（８ＯＯ）の
みが動作することになり、低消費電力で基板バイアスを
安定に供給し続ける。
上記の構成により、リングオシレータ（１００）の発振
動作中において基板電位に応してバイアス能力の異なる
主バイアス回路（５００）および副バイアス回路（６０
０）のうち、いずれか一方のみをその能力に応じて選択
的に動作させることができ、基板バイアス発生回路のよ
り低消費電力化を図ることができる。
動作中において基板電位に応してバイアス能力の異なる
主バイアス回路（５００）および副バイアス回路（６０
０）のうち、いずれか一方のみをその能力に応じて選択
的に動作させることができ、基板バイアス発生回路のよ
り低消費電力化を図ることができる。
次に第４図を用いて電位比較回路（２００）の動作につ
いて説明する。電位比較回路（２００）は電位検出用の
ＰＭＯＳ （１）ＱＩＧ、Ｑ２ＧとＱ１０．Ｑ１０及び
ＮＭ’Ｏ３（２）Ｑ１０゜Ｑ１０からなるフリップフロ
ップ型差動増幅器及びＰＭＯＳ （１）Ｑ１０．Ｑ１０
から構成される。電位比較回路（２００’）はリングオ
シレータ（１００）の発振信号０（ｐにより動作する。
いて説明する。電位比較回路（２００）は電位検出用の
ＰＭＯＳ （１）ＱＩＧ、Ｑ２ＧとＱ１０．Ｑ１０及び
ＮＭ’Ｏ３（２）Ｑ１０゜Ｑ１０からなるフリップフロ
ップ型差動増幅器及びＰＭＯＳ （１）Ｑ１０．Ｑ１０
から構成される。電位比較回路（２００’）はリングオ
シレータ（１００）の発振信号０（ｐにより動作する。
今、Ｏｃｐが“Ｈ”レベルの場合を考える。インバータ
（３）１１によりＯｃｐは“Ｌ”になる。このときＰＭ
ＯＳ （１）Ｑ１０．Ｑ１０はオン状態となり、切り替
え回路（４００）への出力ノード、図に示すａ、ｂは所
定の電源電位のレベルにプリチャージされる。
（３）１１によりＯｃｐは“Ｌ”になる。このときＰＭ
ＯＳ （１）Ｑ１０．Ｑ１０はオン状態となり、切り替
え回路（４００）への出力ノード、図に示すａ、ｂは所
定の電源電位のレベルにプリチャージされる。
次にＯｃｐが“Ｌ”レベルに移行すると、ＰＭＯＳ （
１）Ｑ１０．Ｑ１０及びＮＭＯ５（２）Ｑ１０．Ｑ１０
からなるフリップフロップ型差動増幅器が活性化され、
基準電位発生回路（３００）からの基準電位Ｖｒと基板
バイアス電位ｖｂｂとを比較し始める。この比較により
、ノードａ。
１）Ｑ１０．Ｑ１０及びＮＭＯ５（２）Ｑ１０．Ｑ１０
からなるフリップフロップ型差動増幅器が活性化され、
基準電位発生回路（３００）からの基準電位Ｖｒと基板
バイアス電位ｖｂｂとを比較し始める。この比較により
、ノードａ。
ｂいずれかが“Ｈ“レベル、いずれかが“Ｌ”レベルに
確定する。
確定する。
従来の基板バイアス発生回路は以上のように構成されて
いるので、基Ｈｆ−電位発生回路からの基準電位Ｖｒと
基板バイアス電位ｖｂｂの値が非常に近接した場合など
においては、ＰＭＯ３Ｑ５Ｇ。
いるので、基Ｈｆ−電位発生回路からの基準電位Ｖｒと
基板バイアス電位ｖｂｂの値が非常に近接した場合など
においては、ＰＭＯ３Ｑ５Ｇ。
Ｑ１０．およびＮＭＯ３Ｑ７Ｇ、Ｑ１０から構成される
ＣＭＯＳフリップフロップ型差動増幅器の検出感度によ
っては、検出動作に長時間かかることが考えられる。検
出動作中は、′−トａ、ｂの電位レベルが共に中間レベ
ルにあるためＣＭＯＳフリップフロップ型差動増幅器及
び電位検出用のＰＭＯ３ＱＩＧ、Ｑ２Ｇを介して電源電
位ｖｃｃ力）ら接地電位レベルへ貫通電流が流れ続ける
恐わがある。
ＣＭＯＳフリップフロップ型差動増幅器の検出感度によ
っては、検出動作に長時間かかることが考えられる。検
出動作中は、′−トａ、ｂの電位レベルが共に中間レベ
ルにあるためＣＭＯＳフリップフロップ型差動増幅器及
び電位検出用のＰＭＯ３ＱＩＧ、Ｑ２Ｇを介して電源電
位ｖｃｃ力）ら接地電位レベルへ貫通電流が流れ続ける
恐わがある。
特に、電位比較回路の動作信号をリングオシレータから
とる場合、ｖｂｂ発生回路の低消費電力化等を目的とし
てリングオシレータの周期を長くすると、フリップフロ
ップ型差動増幅器が活性化されている時間も長くなるた
め、ノードａ、ｂが中間レベルにあると、その間、ずっ
と貫通電流が流れ続けるという問題点があった。
とる場合、ｖｂｂ発生回路の低消費電力化等を目的とし
てリングオシレータの周期を長くすると、フリップフロ
ップ型差動増幅器が活性化されている時間も長くなるた
め、ノードａ、ｂが中間レベルにあると、その間、ずっ
と貫通電流が流れ続けるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、より低消費電力で基板バイアス電圧を発生す
る改善された基板バイアス発生回路を備えたダイナミッ
ク型の半導体記憶装置を得ることを目的とする。
たもので、より低消費電力で基板バイアス電圧を発生す
る改善された基板バイアス発生回路を備えたダイナミッ
ク型の半導体記憶装置を得ることを目的とする。
この発明にかかるダイナミック型の半導体装置は、基板
バイアス発生回路において、内部オシレータ周期よりも
短い時間、電位比較回路を活性化する手段を備える。
バイアス発生回路において、内部オシレータ周期よりも
短い時間、電位比較回路を活性化する手段を備える。
この発明におけるダイナミック型の半導体記憶装置にお
いては、基板バイアス発生回路において、内部オシレー
タ周期よりも短い時間、電位比較回路を活性化する。こ
れにより、貫通電流の量をおさえ、基板バイアス発生回
路の電力消費を低減することができる。
いては、基板バイアス発生回路において、内部オシレー
タ周期よりも短い時間、電位比較回路を活性化する。こ
れにより、貫通電流の量をおさえ、基板バイアス発生回
路の電力消費を低減することができる。
以下、この発明に係る半導体記憶装置の一実施例を図に
ついて説明する。
ついて説明する。
第１図は基板バイアス発生回路のうち、電位比較回路お
よび同回路活性化信号発生回路の構成を示す回路図、第
２図は第１図の回路における各部の信号波形図において
、（１）〜（３）、 （２００）は第３図および第４
図の従来例に示したものと同等であるので説明を省略す
る。（４）はＮＡＮＤゲート、（２０１）は遅延回路で
ある。基板バイアス発生回路活性化信号発生回路は、第
３図の従来例に示すリングオシレータ（１００）の出力
信号、Ｉｃｐを受ける遅延回路（２０１）とインバータ
（３）１２．それらの出力０’ ｃｐ、 Ｏｃｐをうけ
るＮＡＮＤゲート（４）Ｎｌ、及び出力、＋２１’ｃＩ
）Ｉをうけるインバータ（３）１３とを備える。
よび同回路活性化信号発生回路の構成を示す回路図、第
２図は第１図の回路における各部の信号波形図において
、（１）〜（３）、 （２００）は第３図および第４
図の従来例に示したものと同等であるので説明を省略す
る。（４）はＮＡＮＤゲート、（２０１）は遅延回路で
ある。基板バイアス発生回路活性化信号発生回路は、第
３図の従来例に示すリングオシレータ（１００）の出力
信号、Ｉｃｐを受ける遅延回路（２０１）とインバータ
（３）１２．それらの出力０’ ｃｐ、 Ｏｃｐをうけ
るＮＡＮＤゲート（４）Ｎｌ、及び出力、＋２１’ｃＩ
）Ｉをうけるインバータ（３）１３とを備える。
電位比較回路（２００）は、電位検出用のＰＭＯＳ （
１）ＱＩＧ、Ｑ１０と、Ｑ１０゜Ｑ１０及びＮＭＯ３（
２）Ｑ１０．Ｑ１０からなるフリップフロップ型差動増
幅器及びＰＭＯＳ（１）Ｑ１０．Ｑ１０とを備える。
１）ＱＩＧ、Ｑ１０と、Ｑ１０゜Ｑ１０及びＮＭＯ３（
２）Ｑ１０．Ｑ１０からなるフリップフロップ型差動増
幅器及びＰＭＯＳ（１）Ｑ１０．Ｑ１０とを備える。
次に動作について、第１図および第２図を参照して説明
する。
する。
リングオシレータ（１００）の発振信号は遅延回路（２
０１）及びインバータ（３）１２に人力される。その出
力信号＄’ ｃｐ、 ＱｃｐはＮＡＮＤゲート（４）Ｎ
ｌて、ＮＡＮＤのロジックをとり１、、ｍＣＩ）＋か出
力される。
０１）及びインバータ（３）１２に人力される。その出
力信号＄’ ｃｐ、 ＱｃｐはＮＡＮＤゲート（４）Ｎ
ｌて、ＮＡＮＤのロジックをとり１、、ｍＣＩ）＋か出
力される。
具体的な波形例は第２図に示す。信号ＯＣｐに比べ、信
号２〆Ｃ１）＋は“Ｌ”になっている時間が短くなって
いる。
号２〆Ｃ１）＋は“Ｌ”になっている時間が短くなって
いる。
今、ｍｃｐ、が“Ｈ”レベルの場合を考える。インバー
タ（３）Ｉ３によりＱＣｐ、は“し”になる。
タ（３）Ｉ３によりＱＣｐ、は“し”になる。
このときＰＭＯＳ （１）Ｑ１０．Ｑ１０はオン状態と
なり、第３図に示す切り替え回路（４００）への出力ノ
ードａ、ｂは所定の電源電位レベルにプリチャージされ
る。
なり、第３図に示す切り替え回路（４００）への出力ノ
ードａ、ｂは所定の電源電位レベルにプリチャージされ
る。
次に、Ｉ’ｃｐ＋が“Ｌ”レベルに移行すると、ＰＭＯ
Ｓ （１）Ｑ１０．Ｑ１０．およびＮＭＯ３（２）Ｑ１
０．Ｑ１０からなるフリップフロップ型差動増幅器が活
性化され、基準電位発生回路（３００）からの基準電位
Ｖｒと基板バイアス電位ｖｂｂとを比較し始める。この
比較により、ノードａ、ｂのいずれかが“Ｈ”レベル、
いずれかがＬ”レベルに確定する。
Ｓ （１）Ｑ１０．Ｑ１０．およびＮＭＯ３（２）Ｑ１
０．Ｑ１０からなるフリップフロップ型差動増幅器が活
性化され、基準電位発生回路（３００）からの基準電位
Ｖｒと基板バイアス電位ｖｂｂとを比較し始める。この
比較により、ノードａ、ｂのいずれかが“Ｈ”レベル、
いずれかがＬ”レベルに確定する。
以上の電位比較回路（２００）及び同回路活性化信号発
生回路の動作により、電位比較回路（２００）の活性化
している時間の短縮がはかられる。
生回路の動作により、電位比較回路（２００）の活性化
している時間の短縮がはかられる。
これにより、フリップフロップ型差動増幅器の検出感動
等により検出動作に長時間かかった場合に、ノードａ、
ｂが中間レベルにあるために流れ続ける貫通電流を少な
くし、基板バイアス発生回路の低消費電力化か図れると
いう利点を有する。
等により検出動作に長時間かかった場合に、ノードａ、
ｂが中間レベルにあるために流れ続ける貫通電流を少な
くし、基板バイアス発生回路の低消費電力化か図れると
いう利点を有する。
なお、上記実施例においては、従来例のＯＣｐに比べて
短い期間たけ電位比較回路（２００）を活性化する信号
、Ｏｃｐ＋を作るのに、遅延回路（２０１）、インバー
タ（３）、ＮＡＮＤゲート（４）の組合せを用いた場合
について説明したが、ＮＡＮＤゲート（４）ＮＯＲ回路
の組合せでも良い。
短い期間たけ電位比較回路（２００）を活性化する信号
、Ｏｃｐ＋を作るのに、遅延回路（２０１）、インバー
タ（３）、ＮＡＮＤゲート（４）の組合せを用いた場合
について説明したが、ＮＡＮＤゲート（４）ＮＯＲ回路
の組合せでも良い。
また、リングオシレータ（１００）の出力信号ｙｃｐの
全サイクルについてＯｃｐ＋を作る必要はなく、電位比
較回路（２００）を活性化するための信号はある一定の
期間だけ５．ｍｃｐ＋を用い、他の期間はＯｃｐを用い
てもよい。
全サイクルについてＯｃｐ＋を作る必要はなく、電位比
較回路（２００）を活性化するための信号はある一定の
期間だけ５．ｍｃｐ＋を用い、他の期間はＯｃｐを用い
てもよい。
以上のように、この発明によれば、基板バイアス発生回
路のうち電位比較回路を活性化する時間が従来に比べて
短くなるので、貫通電流の量をおさえ、基板バイアス回
路の電力消費を低減することができる効果がある。
路のうち電位比較回路を活性化する時間が従来に比べて
短くなるので、貫通電流の量をおさえ、基板バイアス回
路の電力消費を低減することができる効果がある。
第１図は、この発明に係る半導体記憶装置の実施例によ
る電位比較回路および同回路活性化信号発生回路の回路
図、第２図は、第１図に示す回路の各部の信号波形を示
すタイミングチャート、第３図は従来の基板バイアス発
生回路の概略構成を示すブロック図、第４図は第３図に
示した電位比較回路の回路図である。 図において、（１）はＰＭＯ３、（２）はＮＭＯ５、（
３）はインバータ、（４）はＮＡＮＤゲート、（２００
）は電位比較回路、（２０１）は遅延回路である。 なお、 示す。 図中、
る電位比較回路および同回路活性化信号発生回路の回路
図、第２図は、第１図に示す回路の各部の信号波形を示
すタイミングチャート、第３図は従来の基板バイアス発
生回路の概略構成を示すブロック図、第４図は第３図に
示した電位比較回路の回路図である。 図において、（１）はＰＭＯ３、（２）はＮＭＯ５、（
３）はインバータ、（４）はＮＡＮＤゲート、（２００
）は電位比較回路、（２０１）は遅延回路である。 なお、 示す。 図中、
Claims (1)
- 一つの絶縁ゲート型電界トランジスタと一つの容量から
なるメモリセルを複数個含む半導体記憶装置において、
上記半導体記憶装置は半導体基板上に形成されており、
上記半導体基板を所定の電位にバイアスする手段を備え
た半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204116A JPH0487364A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204116A JPH0487364A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0487364A true JPH0487364A (ja) | 1992-03-19 |
Family
ID=16485083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204116A Pending JPH0487364A (ja) | 1990-07-30 | 1990-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0487364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920226A (en) * | 1997-03-31 | 1999-07-06 | Hitachi, Ltd. | Internal voltage generator with reduced power consumption |
-
1990
- 1990-07-30 JP JP2204116A patent/JPH0487364A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920226A (en) * | 1997-03-31 | 1999-07-06 | Hitachi, Ltd. | Internal voltage generator with reduced power consumption |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2557271B2 (ja) | 内部降圧電源電圧を有する半導体装置における基板電圧発生回路 | |
| JP2604530B2 (ja) | 基板電圧及び昇圧電圧を発生する電圧発生回路 | |
| US5825705A (en) | Semiconductor memory device having self-refreshing function | |
| US4961167A (en) | Substrate bias generator in a dynamic random access memory with auto/self refresh functions and a method of generating a substrate bias therein | |
| US6239650B1 (en) | Low power substrate bias circuit | |
| JPH10199244A (ja) | 複合モード型基板電圧発生回路 | |
| JPH05250870A (ja) | 半導体メモリ装置のリフレッシュタイマ | |
| JPH1188127A (ja) | 発振回路 | |
| JPH1145566A (ja) | 半導体記憶装置 | |
| KR0142967B1 (ko) | 반도체 메모리장치의 기판 전압 제어회로 | |
| JP2744115B2 (ja) | 疑似スタティックｒａｍの制御回路 | |
| JPH0487364A (ja) | 半導体記憶装置 | |
| JP3285664B2 (ja) | ダイナミック・ランダム・アクセス・メモリ | |
| JP2911918B2 (ja) | 半導体記憶装置 | |
| JPH0770215B2 (ja) | 半導体集積回路装置 | |
| JP2947482B2 (ja) | 基板バイアス電圧発生回路 | |
| JPH0673237B2 (ja) | 半導体集積回路装置 | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| JPH0778992B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPH0799621B2 (ja) | ダイナミック型半導体記憶装置 | |
| JPS6150279A (ja) | 半導体メモリ | |
| JPH09213073A (ja) | 半導体集積回路 | |
| JPH0814986B2 (ja) | リフレッシュ機能内蔵ダイナミック型半導体記憶装置 | |
| JP2505163B2 (ja) | 半導体集積回路装置 | |
| JP2875303B2 (ja) | 半導体集積回路 |