TWI604696B - 實現緩衝器電晶體之動態閘極偏壓之輸入/輸出(i/o)驅動器 - Google Patents

實現緩衝器電晶體之動態閘極偏壓之輸入/輸出(i/o)驅動器 Download PDF

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Description

實現緩衝器電晶體之動態閘極偏壓之輸入/輸出(I/O)驅動器
本發明之態樣大體上係關於輸入/輸出(I/O)驅動器，且更特定言之，係關於一種實現緩衝器電晶體之動態閘極偏壓之I/O驅動器，其用於使用低電壓電晶體來實現該I/O驅動器。
輸入/輸出(I/O)驅動器接收在與特定核心電壓域相關聯之高邏輯電壓與低邏輯電壓之間變化的輸入電壓。回應於輸入電壓，I/O驅動器產生在與I/O電壓域相關聯之高邏輯電壓與低邏輯電壓之間變化的輸出電壓。 通常，I/O電壓域之高邏輯電壓與低邏輯電壓之間的差大於核心電壓域之高邏輯電壓與低邏輯電壓之間的差。此可因為積體電路(IC)之核心電路系統出於較高處理速度及較低功率消耗目的而以較小電壓進行操作。 在由核心電路系統處理之電壓信號準備好傳輸至另一IC時，核心電路系統將電壓信號作為輸入電壓提供至I/O驅動器。如上文所論述，I/O驅動器基於輸入電壓來產生輸出電壓，其中輸出電壓在適合於將信號傳輸至另一IC或外部裝置之較高電壓域中。 通常，I/O驅動器係以場效電晶體(FET)予以實現，該等FET比實現於核心電路系統中之FET大得多。此係因為I/O驅動器之FET需要能夠耐受與I/O電壓域相關聯之較大電壓。因此，需要不同遮罩及製程來製造具有用於核心電路系統之相對小FET及用於I/O驅動器之相對大FET的IC。此產生與此等IC之製造相關聯的較高成本及延遲。
下文呈現一或多個實施例之簡化概述，以便提供對此等實施例之基本理解。此概述並非所有預期實施例之廣泛概觀，且既不意欲識別所有實施例之關鍵或決定性元素，亦不意欲描繪任何或所有實施例之範疇。其唯一目的係以簡化形式呈現一或多個實施例之一些概念以作為稍後呈現之更詳細描述的序言。 本發明之一態樣係關於一種設備，其包括：一上拉電路，其包括串聯地耦接於一第一電壓軌與一輸出之間的一第一電晶體及一第二電晶體；及一下拉電路，其包括串聯地耦接於該輸出與一第二電壓軌之間的一第三電晶體及一第四電晶體。 該設備進一步包括一第一電壓產生器，其經組態以產生用於該第二電晶體之一控制輸入之一第一偏壓電壓，該第一偏壓電壓經組態以大致在該輸出處之一電壓歸因於該上拉電路將該第一電壓軌耦接至該輸出且該下拉電路將該輸出自該第二電壓軌解耦而開始自一第一低邏輯電壓朝向一第一高邏輯電壓轉變時自一第一相對高電壓轉變至一第一相對低電壓，且該第一偏壓電壓亦經組態以在該輸出電壓繼續自該第一低邏輯電壓朝向該第一高邏輯電壓轉變時自該第一相對低電壓轉變至該第一相對高電壓。 另外，該設備包括一第二電壓產生器，其經組態以產生用於該第三電晶體之一控制輸入之一第二偏壓電壓，該第二偏壓電壓經組態以大致在該輸出電壓歸因於該下拉電路將該輸出耦接至該第二電壓軌且該上拉電路將該第一電壓軌自該輸出解耦而開始自該第一高邏輯電壓朝向該第一低邏輯電壓轉變時自一第二相對低電壓轉變至一第二相對高電壓，且該第二偏壓電壓亦經組態以在該輸出電壓繼續自該第一高邏輯電壓朝向該第一低邏輯電壓轉變時自該第二相對高電壓轉變至該第二相對低電壓。 本發明之另一態樣係關於一種方法，其包括：藉由回應於一輸入電壓自一第一低邏輯電壓轉變至一第一高邏輯電壓而接通串聯地耦接於一第一電壓軌與一輸出之間的一第一電晶體及一第二電晶體來將該第一電壓軌耦接至該輸出；及藉由回應於該輸入電壓自該第一低邏輯電壓轉變至該第一高邏輯電壓而關斷串聯地耦接於該輸出與一第二電壓軌之間的一第三電晶體及一第四電晶體來將該第二電壓軌自該輸出解耦，其中該輸出處之一電壓回應於該第一電壓軌至該輸出之該耦接及該第二電壓軌自該輸出之該解耦而自一第二低邏輯電壓朝向一第二高邏輯電壓轉變。 該方法進一步包括：藉由回應於該輸入信號自該第一高邏輯電壓轉變至該第一低邏輯電壓而接通該第三電晶體及該第四電晶體來將該第二電壓軌耦接至該輸出；及藉由回應於該輸入信號自該第一高邏輯電壓轉變至該低邏輯電壓而關斷該第一電晶體及該第二電晶體來將該第一電壓軌自該輸出解耦，其中該輸出電壓回應於該第二電壓軌至該輸出之該耦接及該第一電壓軌自該輸出之該解耦而自該第二高邏輯電壓朝向該第二低邏輯電壓轉變。 另外，該方法包括：大致在該輸出電壓開始自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將施加至該第二電晶體之一控制輸入之一第一偏壓電壓自一第一相對高電壓轉變至一第一相對低電壓；大致在該輸出電壓開始自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將施加至該第二電晶體之一控制輸入之一第一偏壓電壓自一第一相對高電壓轉變至一第一相對低電壓；大致在該輸出電壓開始自該第二高邏輯電壓朝向該低邏輯電壓轉變時將施加至該第三電晶體之一控制輸入之一第二偏壓電壓自一第二相對低電壓轉變至一第二相對高電壓；及在該輸出電壓繼續自該第二高邏輯電壓朝向該第二低邏輯電壓轉變時將該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓。 本發明之另一態樣係關於一種設備，其包括：用於藉由回應於一輸入電壓自一第一低邏輯電壓轉變至一第一高邏輯電壓而接通串聯地耦接於一第一電壓軌與一輸出之間的一第一電晶體及一第二電晶體來將該第一電壓軌耦接至該輸出的構件；及用於藉由回應於該輸入電壓自該第一低邏輯電壓轉變至該第一高邏輯電壓而關斷串聯地耦接於該輸出與一第二電壓軌之間的一第三電晶體及一第四電晶體來將該第二電壓軌自該輸出解耦的構件，其中該輸出處之一電壓回應於該第一電壓軌至該輸出之該耦接及該第二電壓軌自該輸出之該解耦而自一第二低邏輯電壓朝向一第二高邏輯電壓轉變。 該設備進一步包括：用於藉由回應於該輸入信號自該第一高邏輯電壓轉變至該第一低邏輯電壓而接通該第三電晶體及該第四電晶體來將該第二電壓軌耦接至該輸出的構件；及用於藉由回應於該輸入信號自該第一高邏輯電壓轉變至該第一低邏輯電壓而關斷該第一電晶體及該第二電晶體來將該第一電壓軌自該輸出解耦的構件，其中該輸出電壓回應於該第二電壓軌至該輸出之該耦接及該第一電壓軌自該輸出之該解耦而自該第二高邏輯電壓朝向該第二低邏輯電壓轉變。 另外，該設備包括：用於大致在該輸出電壓開始自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將施加至該第二電晶體之一控制輸入之一第一偏壓電壓自一第一相對高電壓轉變至一第一相對低電壓的構件；用於在該輸出電壓繼續自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將該第一偏壓電壓自該第一相對低電壓轉變至該第一相對高電壓的構件；用於大致在該輸出電壓開始自該第二高邏輯電壓轉變至該第二低邏輯電壓時將施加至該第三電晶體之一控制輸入之一第二偏壓電壓自一第二相對低電壓轉變至一第二相對高電壓的構件；及用於在該輸出電壓繼續自該第二高邏輯電壓朝向該第二低邏輯電壓轉變時將該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓的構件。 為了實現前述目的及相關目的，一或多個實施例包括在下文中充分地描述且在申請專利範圍中特定地指出之特徵。以下描述及附加圖式詳細地闡述一或多個實施例之某些說明性態樣。然而，此等態樣僅指示可使用各種實施例之原理的各種方式中之少數方式，且描述實施例意欲包括所有此等態樣及其等效者。
相關申請案之交互參考 本申請案主張2016年2月1日在美國專利商標局申請之非臨時申請案第15/012,696號的優先權及權益。 下文結合所附圖式所闡述之詳細描述意欲作為各種組態之描述，且並不意欲表示可供實踐本文中所描述之概念的僅有組態。詳細描述包括出於提供對各種概念之透徹理解之目的的特定細節。然而，對於熟習此項技術者而言將顯而易見，可在無此等特定細節之情況下實踐此等概念。在一些情況下，以方塊圖形式展示熟知的結構及組件以便避免混淆此等概念。 圖1A說明根據本發明之一態樣的例示性輸入/輸出(I/O)驅動器100的示意圖。I/O驅動器100經組態以自(例如)積體電路(IC)之核心電路接收輸入電壓VIN 。輸入電壓VIN 可根據第一或核心電壓域而在高邏輯電壓與低邏輯電壓之間擺動。 回應於輸入電壓VIN 之高電壓及低電壓，I/O驅動器100產生分別根據第二或I/O電壓域而在高邏輯電壓與低邏輯電壓之間擺動的輸出電壓VPAD 。如下文更詳細地所論述，I/O電壓域之高邏輯電壓及低邏輯電壓可實質上在VDDPX (施加至第一電壓軌)與VSS (施加至第二電壓軌)之間擺動。I/O驅動器100將輸出電壓VPAD 提供至耦接於輸出與第二電壓軌(VSS )之間的負載。負載可具有電容CLOAD 。 在此實例中，I/O驅動器100包括位於第一電壓軌(VDDPX )與輸出(VPAD )之間的上拉電路。上拉電路經組態以將第一電壓軌耦接至輸出，以致使I/O裝置100之輸出處之輸出電壓VPAD 轉變至且安定於高邏輯電壓，諸如實質上為處於第一軌電壓(例如，3.6 V)之電壓VDDPX 。 上拉電路亦經組態以將第一電壓軌自I/O裝置100之輸出隔離或解耦，以允許輸出電壓VPAD 轉變至且安定於低邏輯電壓，諸如實質上為處於第二軌電壓(例如，0 V或接地)之電壓VSS 。在此實例中，上拉電路包括一對p通道互補金屬氧化物半導體(CMOS)場效電晶體(FET) (在下文中為「PMOS」) MP11 及MP12 ，以及電阻器RP 。PMOS MP11 對用於接通及關斷PMOS MP11 以便分別將輸出電壓VPAD 上拉至第一軌電壓VDDPX 及將輸出電壓VPAD 自第一軌電壓VDDPX 隔離之控制信號VPCTL 作出回應。 上拉電路之PMOS MP12 可運用實質上恆定閘極電壓VPBIAS 予以偏壓，閘極電壓VPBIAS 可被設定為VDDPX /2 (例如，1.8 V)。在如此組態之情況下，PMOS MP12 回應於PMOS MP11 之接通及關斷而分別接通及關斷。舉例而言，在控制電壓VPCTL 實質上處於低邏輯電壓(諸如VDDPX /2 (例如，1.8 V))時，PMOS MP11 接通，此係因為其閘極至源極電壓(VGS ) (例如，3.6 V-1.8 V = 1.8 V)大於裝置之臨限電壓VT (例如，0.4 V)。PMOS MP11 之接通致使VDDPX 實質上施加至PMOS MP12 之源極。因此，PMOS MP12 接通，此係因為其VGS (例如，3.6 V-1.8 V = 1.8 V)大於其臨限電壓VT (例如，0.4 V)。PMOS MP11 及MP12 兩者皆接通會致使VDDPX 藉助於電阻器RP 而實質上施加至I/O驅動器100之輸出，此致使輸出電壓VPAD 轉變至且實質上安定於VDDPX (例如，約3.6 V)。電阻器RP 限制通過FET MP11 及MP12 之電流以防止此等裝置之過應力或損害。 相似地，在控制電壓VPCTL 處於高邏輯電壓(諸如實質上處於VDDPX (例如，+3.6 V))時，PMOS MP11 關斷，此係因為其VGS (例如，3.6 V-3.6 V = 0 V)小於其臨限電壓VT (例如，0.4 V)。PMOS MP11 關斷會將VDDPX 自PMOS MP12 之源極隔離，此致使PMOS MP12 之源極處之電壓減低且安定於不大於高於VPBIAS 之臨限電壓的電壓VPI (例如，＜2.2 V)。因此，PMOS MP12 關斷，此係因為其VGS 不超過其臨限電壓VT 。在PMOS MP11 及MP12 兩者皆關斷之情況下，I/O驅動器100之輸出自VDDPX 實質上隔離，從而允許I/O驅動器100之下拉電路下拉輸出電壓VPAD ，使得其轉變至且實質上安定於VSS (例如，0 V)。 在輸出電壓VPAD 實質上處於VSS 時，PMOS MP12 防止VDDPX 與VSS 之間的整個電壓差歷經PMOS MP11 而施加，藉此防止對裝置MP11 之過應力或損害。代替地，電壓差(VDDPX -VSS )歷經PMOS MP11 及MP12 兩者而分裂，但不相等地分裂。因此，PMOS MP12 充當用於PMOS MP11 之緩衝裝置。 I/O驅動器100進一步包括位於I/O驅動器100之輸出與第二電壓軌(VSS )之間的下拉電路。下拉電路經組態以將輸出耦接至第二電壓軌，以致使輸出電壓VPAD 轉變至且安定於低邏輯電壓，諸如實質上為穩態第二軌電壓VSS (例如，接地)。下拉電路亦經組態以將I/O裝置100之輸出自第二電壓軌隔離或解耦，以允許輸出電壓VPAD 轉變至且安定於高邏輯電壓，諸如實質上為第一軌電壓VDDPX 。在此實例中，下拉電路包括一對n通道CMOS裝置(在下文中為「NMOS」) MN11 及MN12 ，以及電阻器RN 。NMOS MN11 對用於接通及關斷NMOS MN11 以便分別將輸出耦接至第二電壓軌及將輸出自第二電壓軌隔離之控制信號VNCTL 作出回應。 下拉電路之NMOS MN12 可運用實質上恆定閘極電壓VNBIAS 予以偏壓，閘極電壓VNBIAS 可被設定為VDDPX /2 (例如，1.8 V)。在如此組態之情況下，NMOS MN12 回應於NMOS MN11 之接通及關斷而分別接通及關斷。舉例而言，在控制電壓VNCTL 處於高邏輯電壓(諸如VDDPX /2 (例如，1.8 V))時，NMOS MN11 接通，此係因為其VGS (例如，1.8 V-0 V = 1.8 V)大於其臨限電壓VT (例如，0.4 V)。NMOS MN11 之接通致使VSS 實質上施加至NMOS MN12 之源極。作為回應，NMOS MN12 接通，此係因為其VGS (例如，1.8 V-0 V = 1.8 V)大於其臨限電壓VT (例如，0.4 V)。NMOS MN11 及MN12 兩者皆接通會致使VSS 藉助於電阻器RN 而實質上施加至I/O驅動器100之輸出，此引起輸出電壓VPAD 轉變至且實質上安定於第二軌電壓VSS (例如，0 V)。電阻器RN 限制通過裝置MN11 及MN12 之電流以防止裝置之過應力或損害。 相似地，在控制電壓VNCTL 處於低邏輯電壓(諸如VSS (例如，0 V))時，NMOS MN11 關斷，此係因為其VGS (例如，0 V-0 V = 0 V)小於其臨限電壓VT (例如，0.4 V)。裝置NMOS MN11 關斷會將VSS 自NMOS MN12 之源極隔離，此致使NMOS MN12 之源極減低且安定至不大於低於VNBIAS 之臨限電壓(例如，＞1.4 V)。因此，NMOS MN12 關斷，此係因為其VGS 不超過其臨限電壓VT 。NMOS MN11 及MN12 兩者皆關斷會將輸出自第二電壓軌解耦，藉此允許上拉電路致使輸出電壓VPAD 轉變至且安定於高邏輯電壓，諸如實質上處於第一軌電壓VDDPX (例如，+3.6 V)。 在輸出電壓VPAD 處於VDDPX 時，NMOS MN12 防止VDDPX 與VSS 之間的整個電壓差歷經NMOS MN11 而施加，藉此防止對裝置MN11 之過應力或損害。代替地，電壓差(VDDPX -VSS )歷經NMOS MP12 及MN11 兩者而分裂，但不相等地分裂。因此，NMOS MN12 充當用於NMOS MN11 之緩衝裝置。 應注意，關於輸出電壓VPAD 、控制VPCTL 電壓及VNCTL 閘極電壓之各別邏輯電壓在不同電壓域中。舉例而言，關於VPAD 電壓域之高邏輯電壓及低邏輯電壓實質上在VDDPX (例如，3.6 V)與VSS (例如，0 V)之間變化。關於VPCTL 電壓域之高邏輯電壓及低邏輯電壓實質上在VDDPX (例如，3.6 V)與VDDIX (例如，1.8 V)之間變化。且，關於VNCTL 電壓域之高邏輯電壓及低邏輯電壓實質上在VDDIX (例如，1.8 V)與VSS (例如，0 V)之間變化。 圖1B說明根據本發明之另一態樣的與例示性I/O驅動器100之操作相關之例示性信號的時序圖。時序圖之x軸或水平軸線表示時間，且被劃分成四個狀態或時間間隔：(1)在I/O驅動器100之輸出電壓VPAD 處於穩態高邏輯電壓VDDPX 時，其係在時序圖之最左行及最右行中予以指示；(2)在輸出電壓VPAD 正自高邏輯電壓VDDPX 轉變至低邏輯電壓VSS 時，其係在自左側起之第二行中予以指示；(3)在輸出電壓VPAD 處於穩態低邏輯電壓VSS 時，其係在自左側起之第三行中予以指示；及(4)在輸出電壓VPAD 正自低邏輯電壓VSS 轉變至高邏輯電壓VDDPX 時，其係在自左側起之第四行中予以指示。 時序圖之y軸或垂直軸線表示I/O驅動器100之各種電壓。舉例而言，自頂部至底部，電壓為：(1)用於PMOS MP11 之控制電壓VPCTL ；(2)用於PMOS MP12 之閘極偏壓電壓VPBIAS ；(3) PMOS MP12 之源極處之電壓VPI ；(4) I/O驅動器100之輸出電壓VPAD ；(5)用於NMOS MN12 之閘極偏壓電壓VNBIAS ；(6) NMOS MN12 之源極處之電壓VNI ；及(7)用於NMOS MN11 之控制電壓VNCTL 。 在操作中，在I/O驅動器100之輸出電壓VPAD 係如時序圖之最左行中所指示而處於穩態高邏輯電壓VDDPX 的狀態或時間間隔期間，控制電壓VPCTL 處於低邏輯電壓VDDIX (例如，1.8 V)且閘極偏壓電壓VPBIAS 處於恆定VDDPX /2電壓(例如，1.8 V)，以便分別接通PMOS MP11 及MP12 兩者。PMOS MP11 及MP12 兩者之接通引起將VDDPX 實質上施加至I/O驅動器100之輸出，藉此致使輸出電壓VPAD 處於高邏輯電壓VDDPX (例如，3.6 V)。又，PMOS MP12 之源極處之電壓VPI 實質上處於VDDPX (例如，3.6 V)。另外，在此狀態或時間間隔期間，控制電壓VNCTL 處於低邏輯電壓VSS (例如，0 V)以關斷NMOS MN11 。用於NMOS MN12 之閘極偏壓電壓VNBIAS 處於恆定VDDPX /2電壓(例如，1.8 V)。在NMOS MN11 關斷之情況下，NMOS MN12 之源極處之電壓VNI 安定至不大於低於VNBIAS 之臨限電壓，例如，安定至VNBIAS -VT (例如，1.4 V)。因此，NMOS MN11 及MN12 兩者皆關斷以將I/O驅動器100之輸出自VSS 隔離或解耦。 在I/O驅動器100之輸出電壓VPAD 係如自左側起之第二行中所指示而正自高邏輯電壓VDDPX 轉變至低邏輯電壓VSS 的狀態或時間間隔期間，用於PMOS MP11 之控制電壓VPCTL 升高至高邏輯電壓VDDPX (例如，3.6 V)以關斷PMOS MP11 。PMOS MP12 之閘極偏壓電壓VPBIAS 保持於恆定VDDPX /2 (例如，1.8 V)。因此，PMOS MP12 之源極處之電壓VPI 減低且安定至不大於高於VPBIAS 之臨限電壓，例如，安定至VPBIAS +VT (例如，2.2 V)。因此，PMOS MP11 及MP12 兩者皆關斷以將I/O驅動器100之輸出自VDDPX 隔離或解耦。又，在此狀態或時間間隔期間，控制電壓VNCTL 升高至高邏輯電壓VDDIX (例如，1.8 V)以接通NMOS MN11 。NMOS MN11 之接通致使NMOS MN12 之源極處之電壓VNI 實質上減低至VSS (例如，0 V)。NMOS MN12 之閘極偏壓電壓保持於VDDPX /2 (例如，1.8 V)。因此，NMOS MN12 之閘極至源極電壓VGS 大於其臨限電壓VT ，藉此致使NMOS MN12 接通。NMOS MN11 及MN12 兩者皆接通會致使輸出電壓VPAD 轉變至且實質上安定於VSS (例如，0 V)。 一旦電壓已轉變，其就將在輸出電壓VPAD 實質上處於VSS 的狀態或時間間隔期間保持實質上恆定，如自左側起之第三行中所指示。亦即，電壓VPCTL 處於高邏輯電壓VDDPX 且VPBIAS 處於VDDPX /2以使裝置MP11 及MP12 保持關斷，以將輸出自第一電壓軌(VDDPX )隔離或解耦。PMOS MP12 之源極處之電壓VPI 在不大於高於VPBIAS 之臨限電壓VT (例如，2.2 V)下保持實質上恆定。電壓VNCTL 處於高邏輯電壓VDDIX 且電壓VNBIAS 處於恆定VDDPX /2以使裝置MN11 及MN12 兩者皆保持接通，以致使輸出電壓VPAD 處於低邏輯電壓VSS 。裝置MN11 及MN12 兩者皆接通會致使NMOS MN12 之源極處之電壓VNI 處於VSS (例如，0 V)。 在I/O驅動器100之輸出電壓VPAD 係如自左側起之第四行中所指示而正自低邏輯電壓VSS 轉變至高邏輯電壓VDDPX 的狀態或時間間隔期間，用於PMOS MP11 之控制電壓VPCTL 降低至低邏輯電壓VDDIX (例如，1.8 V)以接通PMOS MP11 。用於PMOS MP12 之閘極偏壓電壓VPBIAS 保持於恆定VDDPX /2 (例如，1.8 V)。因此，PMOS MP11 及MP12 兩者皆接通。因此，PMOS MP12 之源極處之電壓VPI 以及輸出電壓VPAD 轉變至高邏輯電壓VDDPX (例如，3.6 V)。又，在此狀態或時間間隔期間，控制電壓VNCTL 降低至低邏輯電壓VSS (例如，0 V)以關斷NMOS MN11 。NMOS MN12 之閘極偏壓電壓保持於恆定VDDPX /2 (例如，1.8 V)。因此，NMOS MN12 之源極處之電壓VNI 至少增加至低於VNBIAS 之臨限電壓，例如，增加至1.4 V。因此，NMOS MN12 之閘極至源極電壓VGS 不超過其臨限電壓VT ，藉此致使NMOS MN12 關斷。NMOS MN11 及MN12 兩者皆關斷會將輸出電壓VPAD 自VSS (例如，0 V)隔離或解耦。一旦電壓已轉變，其就將在輸出電壓VPAD 處於高邏輯電壓VDDPX 的狀態或時間間隔期間實質上保持恆定，如最右行中所指示。 I/O驅動器100存在幾個問題。舉例而言，若用於I/O驅動器100中之裝置MP11 、MP12 、MN11 及MN12 係根據45 nm、40 nm或28 nm技術(例如，用以針對積體電路中之所有其他I/O裝置(例如，核心裝置)使用相同技術)予以製造，則歷經此等裝置之任何端子(VGS 、VGD 及VDS )之最大可靠性電壓為約2.0 V。若裝置經受高於2.0 V之可靠極限的電壓且持續一延長時間段(例如，幾皮秒或更多)，則可對此等裝置引起可復原或不可復原的損害。此損害可歸因於負偏壓溫度不穩定性(negative bias temperature instability；NBTI)或熱載子注入(hot carrier injection；HCI)。因此，裝置之效能及功能性可降級或完全地失效。 再次參考圖1B，在輸出電壓VPAD 係如時序圖之最左及最右行中所指示而處於高邏輯電壓VDDPX 時，NMOS MN12 之汲極處之電壓實質上處於VDDPX (例如，3.6 V)且NMOS MN12 之源極處之電壓處於1.4 V。因此，歷經NMOS MN12 之汲極及源極的電壓差(例如，VDS )為2.2 V。如先前所論述，若此裝置係根據特定實現方案予以製造，則歷經NMOS MN12 的2.2 V之此電壓差動超過+2.0 V之可靠性極限。 另外，在輸出電壓VPAD 係如自左側起之第二行中所指示而正自VDDPX 轉變至VSS 的狀態或時間間隔期間，NMOS MN12 之源極處之電壓VNI 以比輸出電壓VPAD 自3.6 V減低至0 V之速率快得多的速率自1.4 V減低至0 V，此係歸因於通常在I/O驅動器100之輸出處存在較大負載。因此，若裝置係根據特定實現方案予以製造，則歷經NMOS MN12 之汲極及源極的電壓差VDS 在輸出電壓VPAD 自VDDPX 轉變至VSS 期間增加高達約2.8 V，從而再次超過2.0 V之可靠性極限。 相似地，在輸出電壓VPAD 係如自左側起之第三行中所指示而處於低邏輯電壓VSS 時，PMOS MP12 之汲極處之電壓實質上處於VSS (例如，0 V)且PMOS MP12 之源極處之電壓處於2.2 V。因此，歷經PMOS MP12 之汲極及源極的電壓差(例如，VDS )為2.2 V。如先前所論述，若此裝置係根據特定實現方案予以製造，則歷經PMOS MP12 的2.2 V之此電壓差動超過2.0 V之可靠性極限。 又，相似地，在輸出電壓VPAD 係如自左側起之第四行中所指示而正自VSS 轉變至VDDPX 的狀態或時間間隔期間，PMOS MP12 之源極處之電壓VPI 以比輸出電壓VPAD 自0 V增加至3.6 V之速率快得多的速率自2.2 V增加至3.6 V，此係歸因於通常在I/O驅動器100之輸出處存在較大負載。因此，若裝置係根據特定實現方案予以製造，則歷經PMOS MP12 之汲極及源極的電壓差動VDS 在輸出電壓VPAD 自VSS 轉變至VDDPX 期間增加高達約2.8 V，從而再次超過2.0 V之可靠性極限。 圖1C說明根據本發明之另一態樣的歷經用於例示性I/O驅動器100中之各別裝置MP12 及MN12 的例示性電壓(VDS )的圖形。在輸出電壓VPAD 實質上處於穩態VDDPX (例如，3.6 V) (其在此圖形中發生於6奈秒(ns)與10 ns之間)時，歷經NMOS MN12 之汲極及源極的電壓差(VDS )大致處於2.2 V，其超過針對45 nm、40 nm或28 nm技術裝置的2.0 V之可靠性極限。又，在輸出電壓VPAD 自VDDPX 轉變至VSS (例如，自3.6 V轉變至0 V) (其在此圖形中發生於10 ns與11 ns之間)期間，歷經NMOS MN12 之汲極及源極的電壓差(VDS )突增高達大致2.8 V，其實質上超過針對運用特定實現方案所製造之裝置的2.0 V之可靠性極限。 相似地，在輸出電壓VPAD 實質上處於穩態VSS (例如，0 V) (其在此圖形中發生於11 ns與15 ns之間)時，歷經PMOS MP12 之汲極及源極的電壓差(VDS )大致處於2.2 V，其超過針對45 nm、40 nm或28 nm技術裝置的2.0 V之可靠性極限。又，在輸出電壓VPAD 自VSS 轉變至VDDPX (其在此圖形中發生於15 ns與16 ns之間)期間，歷經PMOS MP12 之汲極及源極的電壓差(VDS )突增高達大致2.8 V，其實質上超過針對運用特定實現方案所製造之裝置的2.0 V之可靠性極限。 因此，需要針對I/O驅動器操作來實現較低電壓裝置(諸如根據45 nm、40 nm或28 nm技術所製造之裝置)，同時控制歷經該等裝置之電壓以免超過其可靠性極限。下文提供達成至少此目的之例示性I/O驅動器之論述。 圖2A說明根據本發明之另一態樣的輸入/輸出(I/O)驅動器200的示意圖。I/O驅動器200與I/O驅動器100之間的差異中之一者為偏壓電壓VNBIAS 及VPBIAS 不恆定，而在輸出電壓VPAD 分別自高邏輯電壓至低邏輯電壓及自低邏輯電壓至高邏輯電壓之轉變期間改變。此經進行以在輸出電壓VPAD 之轉變期間將歷經緩衝器裝置MN22 及MP22 之最大電壓分別縮減至低於其可靠性極限。另外，在輸出電壓VPAD 分別處於穩態高邏輯電壓及穩態低邏輯電壓時，I/O驅動器200將偏壓電壓施加至MN22 及MP22 之源極以防止此等裝置之過電壓。 作為一概觀，I/O驅動器200經組態以自(例如) IC之核心電路接收輸入電壓VIN 。輸入電壓VIN 可根據第一(例如，核心)電壓域而在高邏輯電壓與低邏輯電壓之間擺動。回應於輸入電壓VIN 之高電壓及低電壓，I/O驅動器200產生分別根據第二(例如，「I/O」)電壓域而在高邏輯電壓與低邏輯電壓之間擺動的輸出電壓VPAD 。第二電壓域之高邏輯電壓及低邏輯電壓可與VDDPX 及VSS 實質上一致。I/O驅動器200將輸出電壓VPAD 提供至具有電容CLOAD 之負載。 更具體言之，I/O驅動器200包括上拉電路，其具有串聯地耦接於I/O驅動器之第一電壓軌(VDDPX )與輸出(VPAD )之間的PMOS MP21 及MP22 。相似地，I/O驅動器200包括下拉電路，其包括串聯地耦接於輸出(VPAD )與第二電壓軌(VSS )之間的NMOS MN22 及MN21 。 I/O驅動器200進一步包括經組態以回應於輸入信號VIN 而產生電壓信號VPCTL _ HV 之第一PMOS預驅動器210。用於VPCTL _ HV 之電壓域在低邏輯電壓VDDIX (例如，VDDPX /2)與高邏輯電壓VDDPX 之間變化。I/O驅動器200進一步包括經組態以回應於輸入信號VIN 而產生電壓信號VPNCTL _ LV 之第二PMOS預驅動器211。用於VPCTL _ LV 之電壓域在低邏輯電壓VSS 與高邏輯電壓VDDIX 之間變化。因此，在輸入電壓VIN 低時，VPCTL _ HV 處於VDDPX 且VPCTL _ LV 處於VDDIX 。在輸入電壓VIN 高時，VPCTL _ HV 處於VDDIX 且VPCTL _ LV 處於VSS 。 相似地，I/O驅動器200進一步包括經組態以回應於輸入信號VIN 而產生電壓信號VNCTL _ LV 之第一NMOS預驅動器220。用於VNCTL _ LV 之電壓域在低邏輯電壓VSS 與高邏輯電壓VDDIX 之間變化。I/O驅動器200進一步包括經組態以回應於輸入信號VIN 而產生電壓信號VNCTL _ HV 之第二NMOS預驅動器221。用於VNCTL _ HV 之電壓域在低邏輯電壓VDDIX 與高邏輯電壓VDDPX 之間變化。因此，在輸入電壓VIN 低時，VNCTL _ LV 處於VDDIX 且VNCTL _ HV 處於VDDPX 。在輸入電壓VIN 高時，VNCTL _ LV 處於VSS 且VNCTL _ HV 處於VDDIX 。 由第一PMOS預驅動器210產生之信號VPCTL _ HV 施加至PMOS MP21 之閘極且施加至VPI 電壓產生器214。由第二PMOS預驅動器211產生之信號VPCTL _ LV 施加至VPBIAS 電壓產生器212。相似地，由第一NMOS驅動器220產生之信號VNCTL _ LV 施加至NMOS MN21 之閘極且施加至VNI 電壓產生器224。由第二NMOS預驅動器221產生之信號VNCTL _ HV 施加至VNBIAS 電壓產生器222。 VPBIAS 電壓產生器212經組態以基於VPCTL _ LV 及VPAD 來產生偏壓電壓VPBIAS 。偏壓電壓VPBIAS 施加至PMOS MP22 之閘極。相似地，VNBIAS 電壓產生器222經組態以基於VNCTL _ HV 及VPAD 來產生偏壓電壓VNBIAS 。偏壓電壓VNBIAS 施加至NMOS MN22 之閘極。 VPI 電壓產生器214經組態以基於VPCTL _ HV 及VPAD 來產生經界定電壓VPI 。經界定電壓VPI 施加至PMOS MP22 之源極。在輸出電壓VPAD 處於穩態低邏輯電壓時，經界定電壓VPI 保護PMOS MP22 免於過電壓。舉例而言，在輸出電壓VPAD 處於穩態低邏輯電壓VSS (例如，0 V)時，經界定電壓VPI 實質上處於VDDIX (例如，1.8 V)。歸因於經界定電壓VPI ，PMOS MP22 之汲極至源極電壓VDS 為(例如) 1.8 V，其低於針對某一裝置技術的2.0 V之可靠性最大電壓。 相似地，VNI 電壓產生器224經組態以基於VNCTL _ LV 及VPAD 來產生經界定電壓VNI 。經界定電壓VNI 施加至NMOS MN22 之源極。在輸出電壓VPAD 處於穩態高邏輯電壓時，經界定電壓VNI 保護NMOS MN22 免於過電壓。舉例而言，在輸出電壓VPAD 處於穩態高邏輯電壓VDDPX (例如，3.6 V)時，經界定電壓VNI 實質上處於VDDIX (例如，1.8 V)。歸因於經界定電壓VNI ，NMOS MN22 之汲極至源極電壓VDS 為(例如) 1.8 V，其低於針對某一裝置技術的2.0 V之可靠性最大電壓。 圖2B說明根據本發明之另一態樣的與I/O驅動器200之例示性操作相關聯的時序圖。出於解釋目的，VDDPX 為3.6 V，VDDIX 為1.8 V，且VSS 為0 V。又，出於解釋目的，用於裝置MP21 、MP22 、MN22 及MN21 之VDS 、VGS 及VDG 的最大可靠性電壓為2.0 V。應理解，此等電壓及最大可靠性電壓可基於用於I/O驅動器200之裝置及應用的類型而在各種實現方案中不同。 相似於圖1B之圖形，時序圖之x軸或水平軸線表示時間，且被劃分成四個狀態或時間間隔：(1)在I/O驅動器200之輸出電壓VPAD 處於穩態高邏輯電壓VDDPX 時，其係在時序圖之最右行及最左行中予以指示；(2)在輸出電壓VPAD 正自高邏輯電壓VDDPX 轉變至低邏輯電壓VSS 時，其係在自左側起之第二行中予以指示；(3)在輸出電壓VPAD 處於穩態低邏輯電壓VSS 時，其係在自左側起之第三行中予以指示；及(4)在輸出電壓VPAD 正自低邏輯電壓VSS 轉變至高邏輯電壓VDDPX 時，其係在自左側起之第四行中予以指示。 時序圖之y軸或垂直軸線表示I/O驅動器200之各種電壓。舉例而言，自頂部至底部，電壓為：(1)用於PMOS MP11 之控制電壓VPCTL _ HV ；(2) PMOS MP12 之源極處之經界定電壓VPI ；(3)用於PMOS MP12 之閘極偏壓電壓VPBIAS ；(4)輸出電壓VPAD ；(5)用於NMOS MN12 之閘極偏壓電壓VNBIAS ；(6) NMOS MN12 之源極處之經界定電壓VNI ；及(7)用於NMOS MN11 之控制電壓VNCTL _ LV 。 在輸出電壓VPAD 係如由最左行及最右行所指示而處於高邏輯電壓VDDPX (3.6 V)時，控制電壓VPCTL _ HV 處於低邏輯電壓VDDIX (1.8 V)以接通PMOS MP21 ，PMOS MP22 之源極處之經界定電壓VPI 處於VDDPX (3.6 V)，且偏壓電壓VPBIAS 處於相對高電壓VDDIX (1.8 V)，其致使PMOS MP22 回應於PMOS MP21 接通而接通。因此，輸出電壓VPAD 歸因於第一電壓軌經由經接通之PMOS MP21 及MP22 耦接至輸出而處於高邏輯電壓VDDPX (3.6 V)。 又，在輸出電壓VPAD 處於高邏輯電壓VDDPX (3.6 V)時，控制電壓VNCTL _ LV 處於低邏輯電壓VSS (0 V)以關斷NMOS MN21 ，經界定電壓VNI 處於VDDIX (1.8 V)以使NMOS MN22 之VDS 維持低於其可靠性極限，且偏壓電壓VNBIAS 處於相對低電壓VDDIX (1.8 V)以關斷NMOS MN22 。因此，輸出歸因於NMOS MN22 及MN21 關斷而自第二電壓軌(VSS )解耦。 為了如自左側起之第二行中所指示而將輸出電壓VPAD 自高邏輯電壓VDDPX (3.6 V)朝向低邏輯電壓VSS (0 V)轉變，將控制電壓VNCTL _ LV 自低邏輯電壓VSS (0 V)改變至高邏輯電壓VDDIX (1.8 V)以接通NMOS MN21 。與VNCTL _ LV 自低改變至高同時地，偏壓電壓VNBIAS 自相對低偏壓電壓(例如，約VDDIX (1.8 V))升高至相對高偏壓電壓(例如，約VDDPX (3.6 V))。此經進行以在輸出電壓VPAD 最初自高轉變至低時將NMOS MN21 及MN22 之各別接通電阻組態為更等化(例如，實質上相同)。此致使VPAD 與VSS 之間的3.6 V之電壓降在NMOS MN22 及MN21 當中被相等地劃分；因此，致使該等裝置各自經歷實質上1.8 V之電壓降，其低於2.0 V之可靠性極限。 在輸出電壓VPAD 已減低至經界定電壓位準時，使偏壓電壓VNBIAS 回至相對低偏壓電壓(例如，約VDDIX (1.8 V))。應控制VNBIAS 處於相對高偏壓電壓(例如，約VDDPX (3.6 V))的時間間隔以防止NMOS MN22 之過電壓。舉例而言，若時間間隔太短，則NMOS MN22 可歸因於其VDS 高於可靠性極限而經受過電壓。另一方面，若時間間隔太長，則裝置MN22 可歸因於其閘極至源極電壓(VGS )及/或閘極至汲極電壓(VGD )高於可靠性極限而經受過電壓。 時間間隔取決於輸出電壓VPAD 自VDDPX 減低至VSS 的速率。此速率取決於耦接至I/O驅動器200之輸出的電容性負載CLOAD 。若負載之電容CLOAD 相對小，則時間間隔應相對短，此係因為輸出電壓VPAD 正減低的速率相對高。若負載之電容CLOAD 相對大，則時間間隔應相對長，此係因為輸出電壓VPAD 正減低的速率相對低。因此，VNBIAS 電壓產生器222基於輸出電壓VPAD 自高轉變至低的速率來產生經升高之VNBIAS 電壓。 另外，為了促進輸出電壓VPAD 自高邏輯電壓VDDPX (3.6 V)朝向低邏輯電壓VSS (0 V)轉變，將控制電壓VPCTL _ HV 自低邏輯電壓VDDIX (1.8 V)改變至高邏輯電壓VDDPX (3.6 V)以關斷PMOS MP21 。回應於輸出電壓VPAD 減低至經界定電壓位準，VPI 電壓產生器214產生實質上處於VDDIX (1.8 V)之經界定電壓VPI 。隨著施加至PMOS MP22 之閘極的偏壓電壓VPBIAS 在輸出電壓VPAD 自高轉變至低期間在VDDIX (1.8 V)下維持恆定，PMOS MP22 關斷，此係因為其VGS 實質上處於0 V。因此，在輸出電壓VPAD 自高轉變至低期間，上拉電路歸因於PMOS MP21 及MP22 關斷而將輸出自第一電壓軌(VDDPX )解耦。 在輸出電壓VPAD 係如自左側起之第三行中所指示而處於穩態低邏輯電壓VSS (0 V)時，控制電壓VNCTL _ LV 處於高邏輯電壓VDDIX (1.8 V)以使NMOS MN21 維持接通，偏壓電壓VNBIAS 處於低偏壓電壓VDDIX (1.8 V) (相較於VDDPX 係相對的)，此使NMOS MN22 維持接通。因此，輸出電壓VPAD 經由經接通之NMOS MN21 及MN22 而自第二電壓軌接收VSS (0 V)。由此可見，經界定電壓VNI 亦處於VSS (0 V)。 又，在輸出電壓VPAD 處於穩態低邏輯電壓VSS (0 V)時，偏壓電壓VPCTL _ HV 處於高邏輯電壓VDDPX (3.6 V)以使PMOS MP21 維持關斷，經界定電壓VPI 處於VDDIX (1.8 V)以保護PMOS MP22 免於如所論述之過電壓，且偏壓電壓VPBIAS 處於高偏壓電壓VDDIX (1.8 V) (相較於VSS )，此使PMOS MP22 維持關斷。因此，I/O驅動器200之輸出經由經關斷之PMOS MP21 及MP22 而自第一電壓軌(VDDPX )解耦。 為了如自左側起之第四行中所指示而將輸出電壓VPAD 自低邏輯電壓VSS (0 V)朝向高邏輯電壓VDDPX (3.6 V)轉變，將控制電壓VPCTL _ HV 自高邏輯電壓VDDPX (3.6 V)改變至低邏輯電壓VDDIX (1.8 V)以接通PMOS MP21 。與VPCTL _ HV 自高改變至低同時地，偏壓電壓VPBIAS 自相對高偏壓電壓(例如，約VDDIX (1.8 V))降低至相對低偏壓電壓(例如，VSS (0 V))。此經進行以在輸出電壓VPAD 最初自低轉變至高時將PMOS MP21 及MP22 之各別接通電阻組態為更等化(例如，實質上相同)。此致使VDDPX 與VPAD 之間的3.6 V之電壓降在PMOS MP22 及MP21 當中被相等地劃分；因此，致使該等裝置各自經歷實質上1.8 V之電壓降，其低於2.0 V之可靠性極限。 在輸出電壓VPAD 已增加至經界定電壓位準時，使偏壓電壓VPBIAS 回至相對高偏壓電壓(例如，約VDDIX (1.8 V))。應控制VPBIAS 處於相對低偏壓電壓(例如，約VSS (0 V))的時間間隔以防止PMOS MP22 之過電壓。舉例而言，若時間間隔太短，則PMOS MP22 可歸因於其VDS 高於可靠性極限而經受過電壓。另一方面，若時間間隔太長，則裝置MP22 可歸因於其閘極至源極電壓(VGS )及/或閘極至汲極(VGD )高於可靠性極限而經受過電壓。 時間間隔取決於輸出電壓VPAD 自VSS 增加至VDDPX 的速率。此速率取決於耦接至I/O驅動器200之輸出的電容性負載CLOAD 。若負載之電容CLOAD 相對小，則時間間隔應相對短，此係因為輸出電壓VPAD 正增加的速率相對高。若負載之電容CLOAD 相對大，則時間間隔應相對長，此係因為輸出電壓VPAD 正增加的速率相對低。因此，VPBIAS 電壓產生器212基於輸出電壓VPAD 自低轉變至高的速率來產生經降低之VPBIAS 電壓。 另外，為了促進輸出電壓VPAD 自低邏輯電壓VSS (0 V)朝向高邏輯電壓VSS (3.6 V)轉變，將控制電壓VNCTL _ LV 自高邏輯電壓VDDIX (1.8 V)改變至低邏輯電壓VSS (0 V)以關斷NMOS MN21 。回應於輸出電壓VPAD 增加至經界定電壓位準，VNI 電壓產生器224產生實質上處於VDDIX (1.8 V)之經界定電壓VNI 。隨著施加至NMOS MN22 之閘極的偏壓電壓VNBIAS 在輸出電壓VPAD 自低轉變至高期間在VDDIX (1.8 V)下維持恆定，NMOS MN22 關斷，此係因為其VGS 實質上處於0 V。因此，在輸出電壓VPAD 自低轉變至高期間，下拉電路歸因於NMOS MN21 及MN22 關斷而將輸出自第二電壓軌(VSS )解耦。 圖2C說明根據本發明之另一態樣的與I/O驅動器200之另一例示性操作相關聯的時序圖。I/O驅動器200可經組態為三態裝置，其中I/O驅動器可在其輸出處產生高邏輯電壓、低邏輯電壓或高阻抗。因此，圖2C所描繪之時序圖係關於I/O驅動器200在其輸出處產生高阻抗時之操作。 如圖2A所說明，第一PMOS預驅動器210及第二PMOS預驅動器211以及第一NMOS預驅動器220及第二NMOS預驅動器221各自接收一啟用(EN)信號。在EN信號被確證時，I/O驅動器200操作以基於輸入電壓VIN 來輸出高邏輯電壓或低邏輯電壓，如先前所論述。在EN信號未被確證時，I/O驅動器200經組態以在輸出處產生高阻抗以允許其他一或多個外部裝置驅動耦接至輸出之傳輸線或負載。I/O驅動器200藉由關斷上拉電路(例如，關斷PMOS MP21 及MP22 )及下拉電路(例如，關斷NMOS MN22 及MN21 )而在其輸出處產生高阻抗。 更具體言之，在EN信號未被確證時，第一PMOS預驅動器210產生處於高邏輯電壓VDDPX (3.6 V)之控制電壓VPCTL _ HV 且第二PMOS預驅動器211產生處於高邏輯電壓VDDIX (1.8 V)之控制電壓VPCTL _ LV ，而不管輸入電壓VIN 及輸出電壓VPAD 之邏輯狀態。控制電壓VPCTL _ HV 維持於高邏輯電壓VDDPX (3.6 V)會使PMOS MP21 維持關斷，而I/O驅動器200操作以在輸出處產生高阻抗。控制電壓VPCTL _ LV 處於高邏輯電壓VDDIX (1.8 V)會致使VPBIAS 電壓產生器212產生處於恆定相對高偏壓電壓VDDIX (1.8 V)之偏壓電壓VPBIAS 。圖2C之時序圖描繪在I/O驅動器200經組態以輸出高阻抗時處於恆定電壓VDDPX (3.6 V)及VDDIX (1.8 V)之VPCTL _ HV 及VPCTL _ LV 。 相似地，在EN信號未被確證時，第一NMOS預驅動器220產生處於低邏輯電壓VSS (0 V)之控制電壓VNCTL _ LV 且第二NMOS預驅動器221產生處於低邏輯電壓VDDIX (1.8 V)之控制電壓VNCTL _ HV ，而不管輸入電壓VIN 及輸出電壓VPAD 之邏輯狀態。控制電壓VNCTL _ LV 維持於低邏輯電壓VSS (0 V)會使NMOS MN21 維持關斷，而I/O驅動器200操作以在輸出處產生高阻抗。控制電壓VNCTL _ HV 處於低邏輯電壓VDDIX (1.8 V)會致使VNBIAS 電壓產生器212產生處於恆定相對低偏壓電壓VDDIX (1.8 V)之偏壓電壓VNBIAS 。圖2C之時序圖描繪在I/O驅動器200經組態以輸出高阻抗時處於恆定電壓VSS (0 V)及VDDIX (1.8 V)之VNCTL _ LV 及VNCTL _ HV 兩者。 控制電壓VPCTL _ HV 處於恆定高邏輯電壓VDDPX (3.6 V)會致使VPI 電壓產生器214在I/O驅動器200經組態以輸出高阻抗時產生經界定電壓VPI 以使PMOS MP22 維持關斷及受保護免於過電壓。舉例而言，在輸出電壓VPAD 由另一裝置驅動至高邏輯電壓VDDPX (3.6 V)時，VPI 電壓產生器214產生處於VDDPX (3.6 V)之經界定電壓VPI ，如圖2C之時序圖所說明。因此，PMOS MP22 在其VDS 為0 V且歷經PMOS MP22 之最大電壓為處於1.8 V之VGS 及VGD 時有效地關斷，1.8 V低於針對某一裝置技術的2.0 V之可靠性極限。在輸出電壓VPAD 由另一裝置驅動至低邏輯電壓VSS (0 V)時，VPI 電壓產生器214產生處於VDDIX (1.8 V)之經界定電壓VPI ，如圖2C之時序圖所說明。因此，歷經PMOS MP22 之最大電壓為VDS 1.8 V，其亦低於針對某一裝置技術的2.0 V之可靠性極限。 控制電壓VNCTL _ LV 處於恆定低邏輯電壓VSS (0 V)會致使VNI 電壓產生器224在I/O驅動器200經組態以輸出高阻抗時產生經界定電壓VNI 以使NMOS MN22 維持關斷及受保護免於過電壓。舉例而言，在輸出電壓VPAD 由另一裝置驅動至低邏輯電壓VSS (0 V)時，VNI 電壓產生器224產生處於VSS (0 V)之經界定電壓VNI ，如圖2C之時序圖所說明。因此，NMOS MP22 在其VDS 為0 V且歷經NMOS MN22 之最大電壓為處於1.8 V之VGS 及VGD 時有效地關斷，1.8 V低於針對某一裝置技術的2.0 V之可靠性極限。在輸出電壓VPAD 由另一裝置驅動至高邏輯電壓VDDPX (3.6 V)時，VNI 電壓產生器224產生處於VDDIX (1.8 V)之經界定電壓VNI ，如圖2C之時序圖所說明。因此，歷經NMOS MN22 之最大電壓為VDS 1.8 V，其亦低於針對某一裝置技術的2.0 V之可靠性極限。 圖3A說明包括VNBIAS 電壓產生器310及VPBIAS 電壓產生器320之例示性偏壓電壓產生器300的示意圖。VNBIAS 電壓產生器310及VPBIAS 電壓產生器320可分別為I/O驅動器200之VNBIAS 電壓產生器222及VPBIAS 電壓產生器212之一個例示性詳細實現方案。 詳言之，VNBIAS 電壓產生器310包括PMOS MP31 、PMOS MP32 、NAND閘312及反相器314。PMOS MP31 包括耦接於I/O驅動器200之輸出(VPAD )與NAND閘312之第一輸入之間的源極及汲極。PMOS MP31 之閘極經組態以接收恆定偏壓電壓VDDIX 。PMOS MP32 包括耦接於恆定偏壓電壓VDDIX 之源極與NAND閘312之第一輸入之間的源極及汲極。MP32 之閘極耦接至I/O驅動器200之輸出(VPAD )。控制電壓VNCTL _ HV 施加至NAND閘312之第二輸入。NAND閘312之輸出耦接至反相器314之輸入。反相器314之輸出處產生偏壓電壓VNBIAS 。 VPBIAS 電壓產生器320包括NMOS MN31 、NMOS MN32 、NOR閘322及反相器324。NMOS MN31 包括耦接於I/O驅動器200之輸出(VPAD )與NOR閘322之第一輸入之間的汲極及源極。NMOS MN31 之閘極經組態以接收恆定偏壓電壓VDDIX 。NMOS MN32 包括耦接於恆定偏壓電壓VDDIX 之源極與NOR閘322之第一輸入之間的源極及汲極。MN32 之閘極耦接至I/O驅動器200之輸出(VPAD )。控制電壓VPCTL _ LV 施加至NOR閘322之第二輸入。NOR閘322之輸出耦接至反相器324之輸入。反相器324之輸出處產生偏壓電壓VPBIAS 。 包括PMOS MP31 及MP32 以及NMOS MN31 及MN32 之電路作為波形分裂器而操作。亦即，如所論述，用於輸出電壓VPAD 之電壓域具有分別處於VDDPX 及VSS 之高邏輯電壓及低邏輯電壓。具有PMOS MP31 及MP32 的波形分裂器之部分產生追蹤輸出電壓VPAD 之高邏輯電壓及低邏輯電壓但在具有分別處於VDDPX 及VDDIX 之高電壓及低電壓之不同電壓域中的信號VPAD _ HV 。相似地，具有NMOS MN31 及MN32 的波形分裂器之部分產生追蹤輸出電壓VPAD 之高邏輯電壓及低邏輯電壓但在具有分別處於VDDIX 及VSS 之高電壓及低電壓之不同電壓域中的信號VPAD _ LV 。 圖3B說明根據本發明之另一態樣的與I/O驅動器200、VNBIAS 電壓產生器310及VPBIAS 電壓產生器320之例示性操作相關的時序圖。時序圖之x軸或水平軸線表示時間，且被劃分成四個主要時間間隔：(1)在I/O驅動器200之輸出電壓VPAD 實質上處於穩態高邏輯電壓VDDPX (3.6 V)時，其係在時序圖之最左行及最右行中予以指示；(2)在輸出電壓VPAD 正自高邏輯電壓VDDPX (3.6 V)轉變至低邏輯電壓VSS (0 V)時，其係在自左側起之第二行中予以指示；(3)在I/O驅動器200之輸出電壓VPAD 實質上處於穩態低邏輯電壓VSS (0 V)時，其係在自左側起之第三行中予以指示；及(4)在輸出電壓VPAD 正自低邏輯電壓VSS (0 V)轉變至高邏輯電壓VDDPX (3.6 V)時，其係在自左側起之第四行中予以指示。 時序圖之y軸或垂直軸線表示I/O驅動器200、VNBIAS 電壓產生器310及VPBIAS 電壓產生器320之各種電壓。舉例而言，自頂部至底部，電壓為：(1) I/O驅動器200之輸出處之輸出電壓VPAD ；(2) NAND閘312之第一輸入處之電壓VPAD _ HV ；(3) NOR閘322之第一輸入處之電壓VPAD _ LV ；(4) NOR閘322之第二輸入處之控制電壓VPCTL _ LV (由第二PMOS預驅動器211產生)；(5)用於PMOS MP22 之閘極偏壓電壓VPBIAS ；(6) NAND閘312之第二輸入處之控制電壓VNCTL _ HV (由第二NMOS預驅動器221產生)；及(7)用於NMOS MN22 之閘極偏壓電壓VNBIAS 。 在操作中，在I/O驅動器200之輸出電壓VPAD 處於穩態高邏輯電壓VDDPX (3.6 V)時，PMOS MP31 接通，此係因為其源極處於VDDPX (3.6 V)且其閘極處於VDDIX (1.8 V)；因此，PMOS MP31 具有1.8 V之VGS ，該VGS 大於0.4 V之其臨限電壓VT 。另外，PMOS MP32 關斷，此係因為其源極處於VDDPX (3.6 V)且其閘極處於VDDPX (3.6 V)；因此，PMOS MP32 具有0 V之VGS ，該VGS 小於0.4 V之其臨限電壓VT 。因此，NAND閘312之第一輸入處之電壓VPAD _ HV 處於高邏輯電壓VDDPX (3.6 V)。電壓VNCTL _ HV 處於VDDIX (1.8 V)之低邏輯電壓。因此，由於至NAND閘312之輸入為高邏輯電壓及低邏輯電壓，故NAND閘312產生高邏輯電壓，且反相器314將VNBIAS 輸出為相對低偏壓電壓VDDIX (1.8 V)，如圖3B之時序圖所指示。 又，在I/O驅動器200之輸出電壓VPAD 為穩態高邏輯電壓VDDPX (3.6 V)時，NMOS MN32 接通，此係因為其閘極處於VDDPX (3.6 V)且其源極處於VDDIX (1.8 V)；因此，NMOS MN32 具有1.8 V之VGS ，該VGS 大於0.4 V之其臨限電壓VT 。因此，由於MN32 接通，故NOR閘322之第一輸入處之電壓VPAD _ LV 處於高邏輯電壓VDDIX (1.8 V)。NMOS MN31 關斷，此係由於其閘極處於VDDIX (1.8 V)且其源極處於VDDIX (1.8 V)；因此，NMOS MN32 具有0 V之VGS ，該VGS 小於0.4 V之其臨限電壓VT 。電壓VPCTL _ LV 處於VSS (0 V)之低邏輯電壓。因此，由於至NOR閘322之輸入為高邏輯電壓及低邏輯電壓，故NOR閘322產生低邏輯電壓，且反相器324將VPBIAS 輸出為相對高偏壓電壓VDDIX (1.8 V)，如圖3B之時序圖所指示。 在輸出電壓VPAD 將自高邏輯電壓VDDPX (3.6 V)轉變至低邏輯電壓VSS (0 V)時，控制電壓VNCTL _ HV 升高至邏輯高電壓VDDPX (3.6 V)且VPCTL _ LV 升高至高邏輯電壓VDDIX (1.8 V)。因此，至NAND閘312之輸入皆處於高邏輯電壓；且因此，NAND閘312輸出低邏輯電壓且反相器314將VNBIAS 輸出為相對高偏壓電壓VDDPX (3.6 V)。如先前所論述，VNBIAS 高會將I/O驅動器200之NMOS MN22組態 為具有與NMOS MN21 之電阻相似的電阻，使得歷經裝置MN21 及MN22 之電壓實質上相等以防止該等裝置之過電壓。 在輸出電壓VPAD 已減低至VPAD _ HV 被NAND閘312解譯為低邏輯電壓的經界定電壓時，至NAND閘312之輸入處於低邏輯電壓及高邏輯電壓；且因此，NAND閘312產生高邏輯電壓，且反相器314將VNBIAS 輸出為相對低偏壓電壓VDDIX (1.8 V)。此時，輸出電壓VPAD 已充分地減低以防止I/O驅動器200之NMOS MN22 及MN21 之過電壓。在輸出電壓VPAD 已實質上減低至VDDIX - VT (MP32 之臨限值)時，PMOS MP32 接通；且在輸出電壓VPAD 已減低至VDDIX + VT (MP31 之臨限值)時，PMOS MP31 關斷。 因此，如圖3B之時序圖所指示，偏壓電壓VNBIAS 在輸出電壓VPAD 自高至低之轉變之初始部分或放電子間隔期間暫時升高以防止NMOS MN22 及MN21 之過電壓條件。VNBIAS 處於升高狀態的時間間隔取決於電壓VPAD _ HV 何時變為如由NAND閘312所解譯之低邏輯電壓。輸出電壓VPAD 以取決於電容性負載CLOAD 之速率減低；例如，電容性負載CLOAD 愈小，VPAD 之減低速率愈快；電容性負載CLOAD 愈大，VPAD 之減低速率愈慢。因此，偏壓電壓VNBIAS 保持於升高狀態持續足夠時間量，以在VNBIAS 以其他方式太早地達到較低偏壓電壓之情況下防止歸因於VDS 高於可靠性極限的NMOS MN22 之過電壓，且在VNBIAS 以其他方式保持於較高偏壓電壓持續太長時間之情況下防止歸因於VGS 及/或VGD 高於可靠性極限的NMOS MN22 之過電壓。 如圖3B之時序圖所指示，在輸出電壓VPAD 自高轉變至低期間，偏壓電壓VPBIAS 保持於相對高偏壓電壓VDDIX (1.8 V)。此係因為控制電壓VPCTL _ LV 在輸出電壓VPAD 自高轉變至低期間升高至高邏輯電壓VDDIX (1.8 V)。回應於高邏輯電壓VPCTL _ LV ，NOR閘322產生低邏輯電壓，且反相器324使VPBIAS 維持於相對高偏壓電壓VDDIX (1.8 V)。 在輸出電壓VPAD 將自低邏輯電壓VSS (0 V)轉變至高邏輯電壓VDDPX (3.6 V)時，控制電壓VPCTL _ LV 降低至低邏輯電壓VSS (0 V)且控制電壓VNCTL _ HV 降低至低邏輯電壓VDDIX (1.8 V)。因此，至NOR閘322之輸入皆處於低邏輯電壓；且因此，NOR閘322輸出高邏輯電壓且反相器324將VPBIAS 輸出為相對低偏壓電壓VSS (0 V)。如先前所論述，VPBIAS 低會將I/O驅動器200之PMOS MP22組態 為具有與PMOS MP21 之電阻相似的電阻，使得歷經裝置MP21 及MP22 之電壓實質上相等以防止該等裝置之過電壓。 在輸出電壓VPAD 已增加至VPAD _ LV 被NOR閘322解譯為高邏輯電壓的經界定電壓時，NOR閘322產生低邏輯電壓，且反相器324將VPBIAS 輸出為相對高偏壓電壓VDDIX (1.8 V)。此時，輸出電壓VPAD 已充分地增加以防止I/O驅動器200之PMOS MP22 及MP21 之過電壓。在輸出電壓VPAD 已實質上增加至VDDIX - VT (MN31 之臨限值)時，NMOS MN31 關斷；且在輸出電壓VPAD 已增加至VDDIX + VT (MN32 之臨限值)時，NMOS MP32 接通。 因此，如圖3B之時序圖所指示，偏壓電壓VPBIAS 在輸出電壓VPAD 自低至高之轉變之初始部分或充電子間隔期間暫時降低以防止PMOS MP22 及MP21 之過電壓條件。VPBIAS 處於降低狀態的時間間隔取決於電壓VPAD _ LV 何時變為如由NOR閘322所解譯之高邏輯電壓。輸出電壓VPAD 以取決於電容性負載CLOAD 之速率增加；例如，電容性負載CLOAD 愈小，VPAD 之增加速率愈快；電容性負載CLOAD 愈大，VPAD 之增加速率愈慢。因此，偏壓電壓VPBIAS 保持於升高狀態持續足夠時間量，以在VPBIAS 以其他方式太早地達到高偏壓電壓之情況下防止歸因於VDS 高於可靠性極限的PMOS MP22 之過電壓，且在VPBIAS 以其他方式保持於低偏壓電壓持續太長時間之情況下防止歸因於VGS 及/或VGD 高於可靠性極限的PMOS MP22 之過電壓。 如圖3B之時序圖所指示，在輸出電壓VPAD 自低轉變至高期間，偏壓電壓VNBIAS 保持於相對低偏壓電壓VDDIX (1.8 V)。此係因為控制電壓VNCTL _ HV 在輸出電壓VPAD 自低轉變至高期間降低至低邏輯電壓VSS (0 V)。回應於邏輯高電壓VNCTL _ HV ，NAND閘312產生高邏輯電壓，且反相器314使VNBIAS 維持於相對低偏壓電壓VDDIX (1.8 V)。 圖4說明包括VPI 電壓產生器410及VNI 電壓產生器420之例示性偏壓電壓產生器400的示意圖。VPI 電壓產生器410及VNI 電壓產生器420可分別為I/O驅動器200之VPI 電壓產生器214及VNI 電壓產生器224之一個例示性詳細實現方案。如先前所論述，VPI 電壓產生器410經組態以在輸出電壓VPAD 處於穩態低邏輯電壓VSS (0 V)時產生處於VDDIX (1.8 V)之經界定電壓VPI 。此用以保護PMOS MP22 免於過電壓條件。相似地，VNI 電壓產生器420經組態以在輸出電壓VPAD 處於穩態高邏輯電壓VDDPX (3.6 V)時產生處於VDDIX (1.8 V)之經界定電壓VNI 。此用以保護NMOS MN22 免於過電壓條件。此適用於兩種情形：(1)在I/O驅動器200正驅動輸出電壓VPAD 時；及(2)在I/O驅動器200正在輸出處呈現高阻抗且另一裝置正驅動輸出電壓VPAD 時。 詳言之，VPI 電壓產生器410包括PMOS MP41 、PMOS MP42 及NMOS MN43 。PMOS MP41 包括耦接於I/O驅動器200之輸出(VPAD )與NMOS MN43 之汲極之間的源極及汲極。PMOS MP41 之閘極經組態以接收恆定偏壓電壓VDDIX 。PMOS MP42 包括耦接於恆定偏壓電壓VDDIX 之源極與NMOS MN43 之汲極之間的源極及汲極。PMOS MP42 之閘極耦接至I/O驅動器200之輸出(VPAD )。NMOS MN43 之閘極經組態以接收控制電壓VPCTL _ HV 。MN43 之源極處產生經界定電壓VPI 。 VNI 電壓產生器420包括NMOS MN41 、NMOS MN42 及PMOS MP43 。NMOS MN41 包括耦接於I/O驅動器200之輸出(VPAD )與PMOS MP43 之汲極之間的汲極及源極。MN41 之閘極經組態以接收恆定偏壓電壓VDDIX 。NMOS MN42 包括耦接於恆定偏壓電壓VDDIX 之源極與PMOS MP43 之汲極之間的源極及汲極。NMOS MN42 之閘極耦接至I/O驅動器200之輸出(VPAD )。PMOS MP43 之閘極經組態以接收控制電壓VNCTL _ LV 。MP43 之源極處產生偏壓電壓VNI 。 包括PMOS MP41 及MP42 以及NMOS MN41 及MN42 之電路作為波形分裂器而操作。亦即，如所論述，用於輸出電壓VPAD 之電壓域具有分別處於VDDPX 及VSS 之高邏輯電壓及低邏輯電壓。具有PMOS MP41 及MP42 的波形分裂器之部分產生追蹤輸出電壓VPAD 之高邏輯電壓及低邏輯電壓但在具有分別處於VDDPX 及VDDIX 之高電壓及低電壓之不同電壓域中的信號VPAD _ HV 。相似地，具有NMOS MN41 及MN42 的波形分裂器之部分產生追蹤輸出電壓VPAD 之高邏輯電壓及低邏輯電壓但在具有分別處於VDDIX 及VSS 之高電壓及低電壓之不同電壓域中的信號VPAD _ LV 。 首先考慮I/O驅動器200正將輸出電壓VPAD 驅動至高邏輯電壓VDDPX (3.6 V)的狀況。在此狀況下，控制電壓VPCTL _ HV 及VNCTL _ LV 分別處於低邏輯電壓VDDIX (1.8 V)及VSS (0 V)。關於VPI 電壓產生器410，PMOS MP41 接通，PMOS MP42 關斷，且NMOS MN43 有效地關斷。因此，經界定電壓VPI 歸因於上拉電路之PMOS MP11 及MP22 接通而處於VDDPX (3.6 V)。關於VNI 電壓產生器420，NMOS MN42 接通，NMOS MN41 關斷，且PMOS MP43 接通。因此，經界定電壓VNI 經由經接通之MN42 及MP43 而處於VDDIX (1.8 V)。在輸出電壓VPAD 由I/O驅動器200驅動至高邏輯電壓VDDPX (3.6 V)時，NMOS MN22 之源極處之經界定電壓VNI (1.8 V)保護該裝置免於過電壓。 接下來考慮I/O驅動器200正將輸出電壓VPAD 驅動至低邏輯電壓VSS (0 V)的狀況。在此狀況下，控制電壓VPCTL _ HV 及VNCTL _ LV 分別處於高邏輯電壓VDDPX (3.6 V)及VDDIX (1.8 V)。關於VNI 電壓產生器420，NMOS MN42 關斷，NMOS MN41 接通，且PMOS MP43 有效地關斷。因此，經界定電壓VNI 經由下拉電路的經接通之MN21 及MN22 而處於0 V (VPAD )。關於VPI 電壓產生器410，PMOS MP41 關斷，PMOS MP42 接通，且NMOS MN43 接通。因此，電壓VPI 經由經接通之MP42 及MN43 而處於VDDIX (1.8 V)。在輸出電壓VPAD 由I/O驅動器200驅動至低邏輯電壓VSS (0 V)時，PMOS MP22 之源極處之經界定電壓VPI (1.8 V)保護該裝置免於過電壓。 接下來考慮I/O驅動器200正在輸出處提供高阻抗且另一裝置正將輸出電壓VPAD 驅動至高邏輯電壓VDDPX (3.6 V)的狀況。在此狀況下，控制電壓VPCTL _ HV 及VNCTL _ LV 分別處於高邏輯電壓VDDPX (3.6 V)及低邏輯電壓VSS (0 V)。關於VPI 電壓產生器410，PMOS MP41 接通，PMOS MP42 關斷，且NMOS MN43 接通。因此，經界定電壓VPI 經由經接通之MP41 及MN43 而處於VDDPX (3.6 V)。關於VNI 電壓產生器420，NMOS MN42 接通，NMOS MN41 關斷，且PMOS MP43 接通。因此，經界定電壓VNI 經由經接通之MN42 及MP43 而處於VDDIX (1.8 V)。在輸出電壓VPAD 由另一裝置驅動至VDDPX (3.6 V)時，NMOS MN22 之源極處之經界定電壓VNI (1.8 V)保護該裝置免於過電壓。 接下來考慮I/O驅動器200正在輸出處提供高阻抗且另一裝置正將輸出電壓VPAD 驅動至低邏輯電壓VSS (0 V)的狀況。在此狀況下，電壓VPCTL _ HV 及VNCTL _ LV 分別處於高邏輯電壓VDDPX (3.6 V)及低邏輯電壓VDDIX (1.8 V)。關於VNI 電壓產生器420，NMOS MN42 關斷，NMOS MN41 接通，且PMOS MP43 接通。因此，電壓VNI 經由經接通之MN41 及MP43 而處於VSS (0 V)。關於VPI 電壓產生器410，PMOS MP41 關斷，PMOS MP42 接通，且NMOS MN43 接通。因此，經界定電壓VPI 經由經接通之MP42 及MN43 而處於VDDIX (1.8 V)。在輸出電壓VPAD 由另一裝置驅動至低邏輯電壓VSS (0 V)時，PMOS MP22 之源極處之經界定電壓VPI (1.8 V)保護該裝置免於過電壓。 圖5A說明根據本發明之另一態樣的例示性預驅動器500的示意圖。預驅動器500可為先前所論述之第一PMOS預驅動器210之例示性詳細實現方案。 總而言之，預驅動器500基於輸入信號VIN 來產生控制信號VPCTL _ HV 。亦即，基於啟用信號EN被確證，預驅動器500回應於輸入信號VIN 在第二電壓域中處於低邏輯電壓而產生在第一電壓域中處於高邏輯電壓(VDDPX )之控制信號VPCTL _ HV 。相似地，基於啟用信號EN被確證，預驅動器500回應於輸入信號VIN 在第二電壓域中處於高邏輯電壓而產生在第一電壓域中處於低邏輯電壓(VDDIX )之控制信號VPCTL _ HV 。基於啟用信號EN未被確證，預驅動器500產生處於高邏輯電壓(VDDPX )之控制信號VPCTL _ HV ，而不管輸入信號VIN 之邏輯狀態。 詳言之，預驅動器500包括位準移位器505及反相器510。反相器510又包括串聯地耦接於第一電壓軌(VDDPX )與第二電壓軌(VDDIX )之間的第一電晶體(例如，PMOS) MP51 及第二電晶體(例如，NMOS) MN51 。PMOS MP51 及NMOS MN51 之控制端子(例如，閘極)耦接在一起，且耦接至位準移位器505之輸出。預驅動器500經組態以在PMOS MP51 與NMOS MN51 (例如，其汲極)之間的節點處產生控制信號VPCTL _ HV 。位準移位器505包括經組態以接收輸入信號VIN 之信號輸入，及經組態以接收啟用信號EN之控制輸入。如先前所論述，位準移位器505包括耦接至PMOS MP51 及NMOS MN51 之閘極的信號輸出。 在操作中，在啟用信號EN被確證時，位準移位器505回應於輸入信號VIN 處於低邏輯電壓而產生用以接通PMOS MP51 且關斷NMOS MN51 之輸出信號。此致使控制信號VPCTL _ HV 實質上處於VDDPX 之高邏輯電壓。又，在啟用信號EN被確證時，位準移位器505回應於輸入信號VIN 處於高邏輯電壓而產生用以關斷PMOS MP51 且接通NMOS MN51 之輸出信號。此致使控制信號VPCTL _ HV 實質上處於VDDIX 之低邏輯電壓。在啟用信號EN未被確證時，位準移位器505產生用以接通PMOS MP51 且關斷NMOS MN51 之輸出信號，而不管輸入信號VIN 之邏輯狀態。此在啟用信號EN未被確證時致使控制信號VPCTL _ HV 實質上維持於VDDPX 之高邏輯電壓。 圖5B說明根據本發明之另一態樣的另一例示性預驅動器520的示意圖。預驅動器520可為先前所論述之第二PMOS預驅動器211之例示性詳細實現方案。 總而言之，預驅動器520基於輸入信號VIN 來產生控制信號VPCTL _ LV 。亦即，基於啟用信號EN被確證，預驅動器520回應於輸入信號VIN 在第二電壓域中處於低邏輯電壓而產生在第三電壓域中處於高邏輯電壓(VDDIX )之控制信號VPCTL _ HV 。相似地，基於啟用信號EN被確證，預驅動器520回應於輸入信號VIN 在第二電壓域中處於高邏輯電壓而產生在第三電壓域中處於低邏輯電壓(VSS )之控制信號VPCTL _ LV 。基於啟用信號EN未被確證，預驅動器520產生處於高邏輯電壓(VDDIX )之控制信號VPCTL _ LV ，而不管輸入信號VIN 之邏輯狀態。 詳言之，預驅動器520包括位準移位器525及反相器530。反相器530又包括串聯地耦接於第一電壓軌(VDDIX )與第二電壓軌(VSS )之間的第一電晶體(例如，PMOS) MP52 及第二電晶體(例如，NMOS) MN52 。PMOS MP52 及NMOS MN52 之控制端子(例如，閘極)耦接在一起，且耦接至位準移位器525之輸出。預驅動器520經組態以在PMOS MP52 與NMOS MN52 (例如，其汲極)之間的節點處產生控制信號VPCTL _ LV 。位準移位器525包括經組態以接收輸入信號VIN 之信號輸入，及經組態以接收啟用信號EN之控制輸入。如先前所論述，位準移位器525包括耦接至PMOS MP52 及NMOS MN52 之閘極的信號輸出。 在操作中，在啟用信號EN被確證時，位準移位器525回應於輸入信號VIN 處於低邏輯電壓而產生用以接通PMOS MP52 且關斷NMOS MN52 之輸出信號。此致使控制信號VPCTL _ LV 實質上處於VDDIX 之高邏輯電壓。又，在啟用信號EN被確證時，位準移位器525回應於輸入信號VIN 處於高邏輯電壓而產生用以關斷PMOS MP52 且接通NMOS MN52 之輸出信號。此致使控制信號VPCTL _ LV 實質上處於VSS 之低邏輯電壓。在啟用信號EN未被確證時，位準移位器525產生用以接通PMOS MP52 且關斷NMOS MN52 之輸出信號，而不管輸入信號VIN 之邏輯狀態。此在啟用信號EN未被確證時致使控制信號VPCTL _ LV 實質上維持於VDDIX 之高邏輯電壓。 圖5C說明根據本發明之另一態樣的另一例示性預驅動器540的示意圖。預驅動器540可為先前所論述之第一NMOS預驅動器220之例示性詳細實現方案。 總而言之，預驅動器540基於輸入信號VIN 來產生控制信號VNCTL _ LV 。亦即，基於啟用信號EN被確證，預驅動器540回應於輸入信號VIN 在第二電壓域中處於低邏輯電壓而產生在第三電壓域中處於高邏輯電壓(VDDIX )之控制信號VNCTL _ LV 。相似地，基於啟用信號EN被確證，預驅動器540回應於輸入信號VIN 在第二電壓域中處於高邏輯電壓而產生在第三電壓域中處於低邏輯電壓(VSS )之控制信號VNCTL _ LV 。基於啟用信號EN未被確證，預驅動器540產生處於低邏輯電壓(VSS )之控制信號VNCTL _ LV ，而不管輸入信號VIN 之邏輯狀態。 詳言之，預驅動器540包括位準移位器545及反相器550。反相器550又包括串聯地耦接於第一電壓軌(VDDIX )與第二電壓軌(VSS )之間的第一電晶體(例如，PMOS) MP53 及第二電晶體(例如，NMOS) MN53 。PMOS MP53 及NMOS MN53 之控制端子(例如，閘極)耦接在一起，且耦接至位準移位器545之輸出。預驅動器540經組態以在PMOS MP53 與NMOS MN53 (例如，其汲極)之間的節點處產生控制信號VNCTL _ LV 。位準移位器545包括經組態以接收輸入信號VIN 之信號輸入，及經組態以接收啟用信號EN之控制輸入。如先前所論述，位準移位器545包括耦接至PMOS MP53 及NMOS MN53 之閘極的信號輸出。 在操作中，在啟用信號EN被確證時，位準移位器545回應於輸入信號VIN 處於低邏輯電壓而產生用以接通PMOS MP53 且關斷NMOS MN53 之輸出信號。此致使控制信號VNCTL _ LV 實質上處於VDDIX 之高邏輯電壓。又，在啟用信號EN被確證時，位準移位器545回應於輸入信號VIN 處於高邏輯電壓而產生用以關斷PMOS MP53 且接通NMOS MN53 之輸出信號。此致使控制信號VNCTL _ LV 實質上處於VSS 之低邏輯電壓。在啟用信號EN未被確證時，位準移位器545產生用以關斷PMOS MP53 且接通NMOS MN53 之輸出信號，而不管輸入信號VIN 之邏輯狀態。此在啟用信號EN未被確證時致使控制信號VNCTL _ LV 實質上維持於VSS 之低邏輯電壓。 圖5D說明根據本發明之另一態樣的例示性預驅動器560的示意圖。預驅動器560可為先前所論述之第二NMOS預驅動器221之例示性詳細實現方案。 總而言之，預驅動器560基於輸入信號VIN 來產生控制信號VNCTL _ HV 。亦即，基於啟用信號EN被確證，預驅動器560回應於輸入信號VIN 在第二電壓域中處於低邏輯電壓而產生在第一電壓域中處於高邏輯電壓(VDDPX )之控制信號VNCTL _ HV 。相似地，基於啟用信號EN被確證，預驅動器560回應於輸入信號VIN 在第二電壓域中處於高邏輯電壓而產生在第一電壓域中處於低邏輯電壓(VDDIX )之控制信號VNCTL _ HV 。基於啟用信號EN未被確證，預驅動器560產生處於低邏輯電壓(VDDIX )之控制信號VNCTL _ HV ，而不管輸入信號VIN 之邏輯狀態。 詳言之，預驅動器560包括位準移位器565及反相器570。反相器570又包括串聯地耦接於第一電壓軌(VDDPX )與第二電壓軌(VDDIX )之間的第一電晶體(例如，PMOS) MP54 及第二電晶體(例如，NMOS) MN54 。PMOS MP54 及NMOS MN54 之控制端子(例如，閘極)耦接在一起，且耦接至位準移位器565之輸出。預驅動器560經組態以在PMOS MP54 與NMOS MN54 (例如，其汲極)之間的節點處產生控制信號VNCTL _ HV 。位準移位器565包括經組態以接收輸入信號VIN 之信號輸入，及經組態以接收啟用信號EN之控制輸入。如先前所論述，位準移位器565包括耦接至PMOS MP54 及NMOS MN54 之閘極的信號輸出。 在操作中，在啟用信號EN被確證時，位準移位器565回應於輸入信號VIN 處於低邏輯電壓而產生用以接通PMOS MP54 且關斷NMOS MN54 之輸出信號。此致使控制信號VNCTL _ HV 實質上處於VDDPX 之高邏輯電壓。又，在啟用信號EN被確證時，位準移位器565回應於輸入信號VIN 處於高邏輯電壓而產生用以關斷PMOS MP54 且接通NMOS MN54 之輸出信號。此致使控制信號VNCTL _ HV 實質上處於VDDIX 之低邏輯電壓。在啟用信號EN未被確證時，位準移位器565產生用以關斷PMOS MP54 且接通NMOS MN54 之輸出信號，而不管輸入信號VIN 之邏輯狀態。此在啟用信號EN未被確證時致使控制信號VNCTL _ HV 實質上維持於VDDIX 之低邏輯電壓。 圖6說明根據本發明之另一態樣的基於輸入電壓來產生輸出電壓之例示性方法600的流程圖。方法600包括藉由回應於輸入電壓自第一低邏輯電壓轉變至第一高邏輯電壓而接通串聯地耦接於第一電壓軌與輸出之間的第一電晶體及第二電晶體來將第一電壓軌耦接至輸出(區塊602)。用於將第一電壓軌耦接至輸出的構件之實例包括圖2A所描繪之I/O驅動器200中具有串聯地耦接於電壓軌(VDDPX )與輸出(VPAD )之間的PMOS MP21 及MP22 的上拉電路。 方法600進一步包括藉由回應於輸入電壓自第一低邏輯電壓轉變至第一高邏輯電壓而關斷串聯地耦接於輸出與第二電壓軌之間的第三電晶體及第四電晶體來將第二電壓軌自輸出解耦，其中輸出處之電壓回應於第一電壓軌至輸出之耦接及第二電壓軌自輸出之解耦而自第二低邏輯電壓朝向第二高邏輯電壓轉變(區塊604)。用於將第二電壓軌自輸出解耦的構件之實例包括圖2A所描繪之I/O驅動器200中具有串聯地耦接於輸出(VPAD )與電壓軌(VSS )之間的NMOS MN22 及MN21 的下拉電路。 另外，方法600包括藉由回應於輸入信號自第一高邏輯電壓轉變至第一低邏輯電壓而接通第三電晶體及第四電晶體來將第二電壓軌耦接至輸出(區塊606)。用於將第二電壓軌耦接至輸出的構件之實例包括圖2A所描繪之I/O驅動器200中具有串聯地耦接於輸出(VPAD )與電壓軌(VSS )之間的NMOS MN22 及MN21 的下拉電路。 另外，方法600包括藉由回應於輸入信號自第一高邏輯電壓轉變至低邏輯電壓而關斷第一電晶體及第二電晶體來將第一電壓軌自輸出解耦，其中輸出電壓回應於第二電壓軌至輸出之耦接及第一電壓軌自輸出之解耦而自第二高邏輯電壓朝向第二低邏輯電壓轉變(區塊608)。用於將第一電壓軌自輸出解耦的構件之實例包括圖2A所描繪之I/O驅動器200中具有串聯地耦接於電壓軌(VDDPX )與輸出(VPAD )之間的PMOS MP21 及MP22 的上拉電路。 方法600亦包括大致在輸出電壓開始自第二低邏輯電壓朝向第二高邏輯電壓轉變時將施加至第二電晶體之控制輸入之第一偏壓電壓自第一相對高電壓轉變至第一相對低電壓(區塊610)。用於轉變第一偏壓電壓的此構件之實例分別包括圖2A及圖3A所描繪之VPBIAS 電壓產生器212及320。 方法600進一步包括在輸出電壓繼續自第二低邏輯電壓朝向第二高邏輯電壓轉變時將第一偏壓電壓自第一相對低電壓轉變至第一相對高電壓(區塊612)。用於轉變第一偏壓電壓的此構件之實例分別包括圖2A及圖3A所描繪之VPBIAS 電壓產生器212及320。 另外，方法600包括大致在輸出電壓開始自第二高邏輯電壓朝向低邏輯電壓轉變時將施加至第三電晶體之控制輸入之第二偏壓電壓自第二相對低電壓轉變至第二相對高電壓(區塊614)。用於轉變第二偏壓電壓的此構件之實例分別包括圖2A及圖3A所描繪之VNBIAS 電壓產生器222及310。 方法600亦包括在輸出電壓繼續自第二高邏輯電壓朝向第二低邏輯電壓轉變時將第二偏壓電壓自第二相對高電壓轉變至第二相對低電壓(區塊616)。用於轉變第二偏壓電壓的此構件之實例分別包括圖2A及圖3A所描繪之VNBIAS 電壓產生器222及310。 提供本發明之先前描述以使任何熟習此項技術者皆能夠製造或使用本發明。在不脫離本發明之精神或範疇的情況下，對本發明之各種修改對於熟習此項技術者而言將容易顯而易見，且本文中所定義之一般原理可應用於其他變化。因此，本發明並不意欲限於本文中所描述之實例，而應符合與本文中所揭示之原理及新穎特徵相一致的最廣泛範疇。
100‧‧‧輸入/輸出(I/O)驅動器
200‧‧‧輸入/輸出(I/O)驅動器
210‧‧‧第一p通道互補金屬氧化物半導體(PMOS)預驅動器
211‧‧‧第二p通道互補金屬氧化物半導體(PMOS)預驅動器
212‧‧‧VPBIAS 電壓產生器
214‧‧‧VPI 電壓產生器
220‧‧‧第一n通道互補金屬氧化物半導體(NMOS)預驅動器
221‧‧‧第二n通道互補金屬氧化物半導體(NMOS)預驅動器
222‧‧‧VNBIAS 電壓產生器
224‧‧‧VNI 電壓產生器
300‧‧‧偏壓電壓產生器
310‧‧‧VNBIAS 電壓產生器
312‧‧‧NAND閘
314‧‧‧反相器
320‧‧‧VPBIAS 電壓產生器
322‧‧‧NOR閘
324‧‧‧反相器
400‧‧‧偏壓電壓產生器
410‧‧‧VPI 電壓產生器
420‧‧‧VNI 電壓產生器
500‧‧‧預驅動器
505‧‧‧位準移位器
510‧‧‧反相器
520‧‧‧預驅動器
525‧‧‧位準移位器
530‧‧‧反相器
540‧‧‧預驅動器
545‧‧‧位準移位器
550‧‧‧反相器
560‧‧‧預驅動器
565‧‧‧位準移位器
570‧‧‧反相器
600‧‧‧方法
602‧‧‧區塊
604‧‧‧區塊
606‧‧‧區塊
608‧‧‧區塊
610‧‧‧區塊
612‧‧‧區塊
614‧‧‧區塊
616‧‧‧區塊
CLOAD‧‧‧電容/電容性負載
EN‧‧‧啟用信號
MN11‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN12‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN21‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN22‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN31‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN32‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN41‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN42‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN43‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN51‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN52‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN53‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN54‧‧‧n通道互補金屬氧化物半導體(NMOS)
MP11‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP12‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP21‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP22‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP31‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP32‧‧‧ p通道互補金屬氧化物半導體(PMOS)
MP41‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP42‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP43‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP51‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP52‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP53‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP54‧‧‧p通道互補金屬氧化物半導體(PMOS)
RP‧‧‧電阻器
RN‧‧‧電阻器
VDDPX‧‧‧第一軌電壓
VDDIX‧‧‧邏輯電壓/偏壓電壓
VIN‧‧‧輸入電壓
VNI‧‧‧經界定電壓
VNBIAS‧‧‧閘極偏壓電壓
VPAD‧‧‧輸出電壓
VPAD_HV‧‧‧電壓/信號
VPAD_LV‧‧‧電壓/信號
VPBIAS‧‧‧閘極偏壓電壓
VNCTL‧‧‧控制信號
VPCTL‧‧‧控制信號
VNCTL_HV‧‧‧控制電壓
VNCTL_LV‧‧‧控制電壓
VPCTL_HV‧‧‧控制電壓
VPCTL_LV‧‧‧控制電壓
VNI‧‧‧經界定電壓
VPI‧‧‧經界定電壓
VSS‧‧‧第二軌電壓
圖1A說明根據本發明之一態樣的例示性輸入/輸出(I/O)驅動器的示意圖。 圖1B說明根據本發明之另一態樣的與圖1A之I/O驅動器之操作相關之例示性信號的時序圖。 圖1C說明根據本發明之另一態樣的歷經用於圖1A之I/O驅動器中之各別緩衝器裝置之例示性汲極至源極電壓(VDS )的圖形。 圖2A說明根據本發明之另一態樣的另一例示性輸入/輸出(I/O)驅動器的示意圖。 圖2B說明根據本發明之另一態樣的與圖2A之I/O驅動器之例示性操作相關聯的時序圖。 圖2C說明根據本發明之另一態樣的與圖2A之I/O驅動器之另一例示性操作相關聯的時序圖。 圖3A說明根據本發明之另一態樣的例示性閘極偏壓電壓產生器的示意圖。 圖3B說明根據本發明之另一態樣的與圖3A之閘極偏壓電壓產生器之例示性操作相關的時序圖。 圖4說明根據本發明之另一態樣的例示性電壓產生器的示意圖。 圖5A至圖5D說明根據本發明之另一態樣的例示性第一PMOS預驅動器、第二PMOS預驅動器、第一NMOS預驅動器及第二NMOS預驅動器的示意圖。 圖6說明根據本發明之另一態樣的基於輸入電壓來產生輸出電壓之例示性方法的流程圖。
200‧‧‧輸入/輸出(I/O)驅動器
210‧‧‧第一p通道互補金屬氧化物半導體(PMOS)預驅動器
211‧‧‧第二p通道互補金屬氧化物半導體(PMOS)預驅動器
212‧‧‧VPBIAS電壓產生器
214‧‧‧VPI電壓產生器
220‧‧‧第一n通道互補金屬氧化物半導體(NMOS)預驅動器
221‧‧‧第二n通道互補金屬氧化物半導體(NMOS)預驅動器
222‧‧‧VNBIAS電壓產生器
224‧‧‧VNI電壓產生器
CLOAD‧‧‧電容/電容性負載
EN‧‧‧啟用信號
MN21‧‧‧n通道互補金屬氧化物半導體(NMOS)
MN22‧‧‧n通道互補金屬氧化物半導體(NMOS)
MP21‧‧‧p通道互補金屬氧化物半導體(PMOS)
MP22‧‧‧p通道互補金屬氧化物半導體(PMOS)
VDDPX‧‧‧第一軌電壓
VIN‧‧‧輸入電壓
VNI‧‧‧經界定電壓
VNBIAS‧‧‧閘極偏壓電壓
VPAD‧‧‧輸出電壓
VPBIAS‧‧‧閘極偏壓電壓
VNCTL_HV‧‧‧控制電壓
VNCTL_LV‧‧‧控制電壓
VPCTL_HV‧‧‧控制電壓
VPCTL_LV‧‧‧控制電壓
VPI‧‧‧經界定電壓
VSS‧‧‧第二軌電壓

Claims (30)

  1. 一種半導體設備，其包含：一上拉電路，其包括串聯地耦接於一第一電壓軌與一輸出之間的一第一電晶體及一第二電晶體；一下拉電路，其包括串聯地耦接於該輸出與一第二電壓軌之間的一第三電晶體及一第四電晶體；一第一電壓產生器，其經組態以回應於在該輸出處之一電壓而產生一第一偏壓電壓，其中該第二電晶體之一控制輸入經組態以接收該第一偏壓電壓，該第一偏壓電壓經組態以大致在該輸出處之該電壓歸因於該上拉電路將該第一電壓軌耦接至該輸出且該下拉電路將該輸出自該第二電壓軌解耦而開始自一第一低邏輯電壓朝向一第一高邏輯電壓轉變時自一第一相對高電壓轉變至一第一相對低電壓，且該第一偏壓電壓亦經組態以在該輸出電壓繼續自該第一低邏輯電壓朝向該第一高邏輯電壓轉變時自該第一相對低電壓轉變至該第一相對高電壓；及一第二電壓產生器，其經組態以回應於在該輸出處之該電壓而產生一第二偏壓電壓，其中該第三電晶體之一控制輸入經組態以接收該第二偏壓電壓，該第二偏壓電壓經組態以大致在該輸出電壓歸因於該下拉電路將該輸出耦接至該第二電壓軌且該上拉電路將該第一電壓軌自該輸出解耦而開始自該第一高邏輯電壓朝向該第一低邏輯電壓轉變時自一第二相對低電壓轉變至一第二相對高電壓，且該第二偏壓電壓亦經組態以在該輸出電壓繼續自該第一高邏輯電壓朝向 該第一低邏輯電壓轉變時自該第二相對高電壓轉變至該第二相對低電壓。
  2. 如請求項1之設備，其中以該第一偏壓電壓自該第一相對高電壓轉變至該第一相對低電壓開始且以該第一偏壓電壓自該第一相對低電壓轉變至該第一相對高電壓結束之一時間間隔隨該輸出電壓自該第一低邏輯電壓朝向該第一高邏輯電壓轉變的一速率而變。
  3. 如請求項1之設備，其中以該第二偏壓電壓自該第二相對低電壓轉變至該第二相對高電壓開始且以該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓結束之一時間間隔隨該輸出電壓自該第一高邏輯電壓朝向該第一低邏輯電壓轉變的一速率而變。
  4. 如請求項1之設備，其中該第一偏壓電壓經組態以回應於該輸出電壓增加至一經界定電壓位準而自該第一相對低電壓轉變至該第一相對高電壓。
  5. 如請求項1之設備，其中該第二偏壓電壓經組態以回應於該輸出電壓減低至一經界定電壓位準而自該第二相對高電壓轉變至該第二相對低電壓。
  6. 如請求項1之設備，其進一步包含經組態以產生一第三電壓之一預驅動器，該第三電壓經組態以回應於一輸入電壓自一第三低邏輯電壓轉變至 一第三高邏輯電壓而自一第二高邏輯電壓轉變至一第二低邏輯電壓，其中該第一偏壓電壓經組態以回應於該第三電壓自該第二高邏輯電壓轉變至該第二低邏輯電壓而自該第一相對高電壓轉變至該第一相對低電壓。
  7. 如請求項1之設備，其進一步包含經組態以產生一第三電壓之一預驅動器，該第三電壓經組態以回應於一輸入電壓自一第三高邏輯電壓轉變至一第三低邏輯電壓而自一第二低邏輯電壓轉變至一第二高邏輯電壓，其中該第二偏壓電壓經組態以回應於該第三電壓自該第二低邏輯電壓轉變至該第二低邏輯電壓而自該第二相對低電壓轉變至該第二相對高電壓。
  8. 如請求項1之設備，其中該第一相對高電壓不同於該第二相對高電壓，且其中該第一相對低電壓不同於該第二相對低電壓。
  9. 如請求項1之設備，其進一步包含經組態以回應於該輸出電壓轉變至或處於該第一低邏輯電壓而產生施加至該第一電晶體與該第二電晶體之間的一節點之一第三電壓的一第三電壓產生器，其中該第三電壓實質上為該第一高邏輯電壓與該第一低邏輯電壓之間的一半。
  10. 如請求項1之設備，其進一步包含經組態以回應於該輸出電壓轉變至或處於該第一高邏輯電壓而產生施加至該第三電晶體與該第四電晶體之間的一節點之一第三電壓的一第三電壓產生器，其中該第三電壓實質上為該第一高邏輯電壓與該第一低邏輯電壓之間的一半。
  11. 一種用於產生一輸出電壓之方法，其包含：藉由回應於一輸入電壓自一第一低邏輯電壓轉變至一第一高邏輯電壓而接通串聯地耦接於一第一電壓軌與一輸出之間的一第一電晶體及一第二電晶體來將該第一電壓軌耦接至該輸出；藉由回應於該輸入電壓自該第一低邏輯電壓轉變至該第一高邏輯電壓而關斷串聯地耦接於該輸出與一第二電壓軌之間的一第三電晶體及一第四電晶體來將該第二電壓軌自該輸出解耦，其中該輸出處之一電壓回應於該第一電壓軌至該輸出之該耦接及該第二電壓軌自該輸出之該解耦而自一第二低邏輯電壓朝向一第二高邏輯電壓轉變；藉由回應於該輸入信號自該第一高邏輯電壓轉變至該第一低邏輯電壓而接通該第三電晶體及該第四電晶體來將該第二電壓軌耦接至該輸出；藉由回應於該輸入信號自該第一高邏輯電壓轉變至該低邏輯電壓而關斷該第一電晶體及該第二電晶體來將該第一電壓軌自該輸出解耦，其中該輸出電壓回應於該第二電壓軌至該輸出之該耦接及該第一電壓軌自該輸出之該解耦而自該第二高邏輯電壓朝向該第二低邏輯電壓轉變；大致在該輸出電壓開始自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將施加至該第二電晶體之一控制輸入之一第一偏壓電壓自一第一相對高電壓轉變至一第一相對低電壓；回應於在該輸出處之該電壓，在該輸出電壓繼續自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將該第一偏壓電壓自該第一相對 低電壓轉變至該第一相對高電壓；大致在該輸出電壓開始自該第二高邏輯電壓朝向該低邏輯電壓轉變時將施加至該第三電晶體之一控制輸入之一第二偏壓電壓自一第二相對低電壓轉變至一第二相對高電壓；及回應於在該輸出處之該電壓，在該輸出電壓繼續自該第二高邏輯電壓朝向該第二低邏輯電壓轉變時將該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓。
  12. 如請求項11之方法，其中以該第一偏壓電壓自該第一相對高電壓轉變至該第一相對低電壓開始且以該第一偏壓電壓自該第一相對低電壓轉變至該第一相對高電壓結束之一時間間隔隨該輸出電壓自該第二低邏輯電壓朝向該第二高邏輯電壓轉變的一速率而變。
  13. 如請求項11之方法，其中以該第二偏壓電壓自該第二相對低電壓轉變至該第二相對高電壓開始且以該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓結束之一時間間隔隨該輸出電壓自該第二高邏輯電壓朝向該第二低邏輯電壓轉變的一速率而變。
  14. 如請求項11之方法，其中該第一偏壓電壓經組態以回應於該輸出電壓增加至一經界定電壓位準而自該第一相對低電壓轉變至該第一相對高電壓。
  15. 如請求項11之方法，其中該第二偏壓電壓經組態以回應於該輸出電 壓減低至一經界定電壓位準而自該第二相對高電壓轉變至該第二相對低電壓。
  16. 如請求項11之方法，其進一步包含回應於該輸入電壓自該第一低邏輯電壓轉變至該第一高邏輯電壓而將一第三電壓自一第三高邏輯電壓轉變至一第三低邏輯電壓，其中該第一偏壓電壓經組態以回應於該第三電壓自該第三高邏輯電壓轉變至該第三低邏輯電壓而自該第一相對高電壓轉變至該第一相對低電壓。
  17. 如請求項11之方法，其進一步包含回應於該輸入電壓自該第一高邏輯電壓轉變至該第一低邏輯電壓而將一第三電壓自一第三低邏輯電壓轉變至一第三高邏輯電壓，其中該第二偏壓電壓經組態以回應於該第三電壓自該第三高邏輯電壓轉變至該第三低邏輯電壓而自該第二相對低電壓轉變至該第二相對高電壓。
  18. 如請求項11之方法，其中該第一相對高電壓不同於該第二相對高電壓，且其中該第一相對低電壓不同於該第二相對低電壓。
  19. 如請求項11之方法，其進一步包含回應於該輸出電壓轉變至或處於該第二低邏輯電壓而產生施加至該第一電晶體與該第二電晶體之間的一節點之一第三電壓，其中該第三電壓實質上為該第二高邏輯電壓與該第二低邏輯電壓之間的一半。
  20. 如請求項11之方法，其進一步包含回應於該輸出電壓轉變至或處於該第二高邏輯電壓而產生施加至該第三電晶體與該第四電晶體之間的一節點之一第三電壓，其中該第三電壓實質上為該第二高邏輯電壓與該第二低邏輯電壓之間的一半。
  21. 一種半導體設備，其包含：用於藉由回應於一輸入電壓自一第一低邏輯電壓轉變至一第一高邏輯電壓而接通串聯地耦接於一第一電壓軌與一輸出之間的一第一電晶體及一第二電晶體來將該第一電壓軌耦接至該輸出的構件；用於藉由回應於該輸入電壓自該第一低邏輯電壓轉變至該第一高邏輯電壓而關斷串聯地耦接於該輸出與一第二電壓軌之間的一第三電晶體及一第四電晶體來將該第二電壓軌自該輸出解耦的構件，其中該輸出處之一電壓回應於該第一電壓軌至該輸出之該耦接及該第二電壓軌自該輸出之該解耦而自一第二低邏輯電壓朝向一第二高邏輯電壓轉變；用於藉由回應於該輸入信號自該第一高邏輯電壓轉變至該第一低邏輯電壓而接通該第三電晶體及該第四電晶體來將該第二電壓軌耦接至該輸出的構件；用於藉由回應於該輸入信號自該第一高邏輯電壓轉變至該第一低邏輯電壓而關斷該第一電晶體及該第二電晶體來將該第一電壓軌自該輸出解耦的構件，其中該輸出電壓回應於該第二電壓軌至該輸出之該耦接及該第一電壓軌自該輸出之該解耦而自該第二高邏輯電壓朝向該第二低邏輯電壓轉變； 用於大致在該輸出電壓開始自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將施加至該第二電晶體之一控制輸入之一第一偏壓電壓自一第一相對高電壓轉變至一第一相對低電壓的構件；用於回應於在該輸出處之該電壓在該輸出電壓繼續自該第二低邏輯電壓朝向該第二高邏輯電壓轉變時將該第一偏壓電壓自該第一相對低電壓轉變至該第一相對高電壓的構件；用於大致在該輸出電壓開始自該第二高邏輯電壓轉變至該第二低邏輯電壓時將施加至該第三電晶體之一控制輸入之一第二偏壓電壓自一第二相對低電壓轉變至一第二相對高電壓的構件；及用於回應於在該輸出處之該電壓在該輸出電壓繼續自該第二高邏輯電壓朝向該第二低邏輯電壓轉變時將該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓的構件。
  22. 如請求項21之設備，其中以該第一偏壓電壓自該第一相對高電壓轉變至該第一相對低電壓開始且以該第一偏壓電壓自該第一相對低電壓轉變至該第一相對高電壓結束之一時間間隔隨該輸出電壓自該第二低邏輯電壓朝向該第二高邏輯電壓轉變的一速率而變。
  23. 如請求項21之設備，其中以該第二偏壓電壓自該第二相對低電壓轉變至該第二相對高電壓開始且以該第二偏壓電壓自該第二相對高電壓轉變至該第二相對低電壓結束之一時間間隔隨該輸出電壓自該第二高邏輯電壓朝向該第二低邏輯電壓轉變的一速率而變。
  24. 如請求項21之設備，其中該第一偏壓電壓經組態以回應於該輸出電壓增加至一經界定電壓位準而自該第一相對低電壓轉變至該第一相對高電壓。
  25. 如請求項21之設備，其中該第二偏壓電壓經組態以回應於該輸出電壓減低至一經界定電壓位準而自該第二相對高電壓轉變至該第二相對低電壓。
  26. 如請求項21之設備，其進一步包含用於回應於該輸入電壓自該第一低邏輯電壓轉變至該第一高邏輯電壓而將一第三電壓自一第三高邏輯電壓轉變至一第三低邏輯電壓的構件，其中該第一偏壓電壓經組態以回應於該第三電壓自該第三高邏輯電壓轉變至該第三低邏輯電壓而自該第一相對高電壓轉變至該第一相對低電壓。
  27. 如請求項21之設備，其進一步包含用於回應於該輸入電壓自該第一高邏輯電壓轉變至該第一低邏輯電壓而將一第三電壓自一第三低邏輯電壓轉變至一第三高邏輯電壓的構件，其中該第二偏壓電壓經組態以回應於該第三電壓自該第三高邏輯電壓轉變至該第三低邏輯電壓而自該第二相對低電壓轉變至該第二相對高電壓。
  28. 如請求項21之設備，其中該第一相對高電壓不同於該第二相對高電壓，且其中該第一相對低電壓不同於該第二相對低電壓。
  29. 如請求項21之設備，其進一步包含用於回應於該輸出電壓轉變至或處於該第二低邏輯電壓而產生施加至該第一電晶體與該第二電晶體之間的一節點之一第三電壓的構件，其中該第三電壓實質上為該第二高邏輯電壓與該第二低邏輯電壓之間的一半。
  30. 如請求項21之設備，其進一步包含用於回應於該輸出電壓轉變至或處於該第二高邏輯電壓而產生施加至該第三電晶體與該第四電晶體之間的一節點之一第三電壓的構件，其中該第三電壓實質上為該第二高邏輯電壓與該第二低邏輯電壓之間的一半。
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