TWI389454B - 晶片外驅動電路與補償晶片外驅動電路中製程、電壓以及溫度之變化的方法 - Google Patents

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Description

晶片外驅動電路與補償晶片外驅動電路中製程、電壓以及溫度之變化的方法
本發明係關於晶片外驅動電路，尤指包含有一延遲級的晶片外驅動電路以及可經由該延遲級來控制迴轉率的方法。
在電子相關領域中，晶片外驅動電路(Off-Chip Driver,OCD)是一個十分常見的電路，而晶片外驅動電路的一個最重要的特徵在於其輸出的迴轉率。習知的晶片外驅動電路運用了各種不同的方法來控制迴轉率，而在眾多方法當中，有一個方法是應用延遲級來更加精確地控制迴轉率。
舉例來說，在一電路範例中，一前置驅動電路(pre-driver)與一終端驅動電路(final driver)皆被分別切分為兩個分枝，而一時域級(延遲級)包含有兩組延遲元件，包含用來分別提供因應資料輸入(邏輯)訊號之電壓訊號的複數個電晶體元件以及用來緩衝電壓訊號的複數個緩衝器，其中該延遲級的輸出即是該前置驅動電路的輸入。一第一電壓訊號係由一第一緩衝器來緩衝並用來啟動該前置驅動電路之一第一分枝，而該前置驅動電路之該第一分枝係控制了該終端驅動電路之一第一分枝；一第二電壓訊號係由一第二緩衝器來緩衝並用來啟動該前置驅動電路之一第二分枝，而該前置驅動電路之該第二分枝係控制了該終端驅動電路之一第二分枝。
該些延遲元件有助於更加平緩地控制輸出端的反應，即使藉由該些延遲元件可以更精確地控制一晶片外驅動電路的迴轉率，該些緩衝器卻十分容易受到製程、電壓以及溫度(Process,Voltage and Temperature,簡稱PVT)變化的影響。如果外部狀況有所變化時，該些分枝間的延遲便會改變，而迴轉率也會隨即改變。在這個系統中，由於各級之間的該些變化都是朝著同一個方向改變，使得整體的影響有著被放大的效果。在這個電路範例中，當供給電壓降低時，該輸出級會運作地較慢；除此之外，在一個較低的供給電壓之下，各分枝之間的延遲也會變得較大，而上述這兩個影響都會導致迴轉率的降低。
因此，本發明的目的之一在於提供可補償製程、電壓以及溫度變化對一晶片外驅動電路之迴轉率的影響的方法與裝置。
在本發明之一較佳實施例中，提出了一種補償一晶片外驅動電路中製程、電壓以及溫度變化的方法，該方法包含下列步驟：提供可補償製程、電壓以及溫度變化所造成之影響的複數個偏壓電壓；因應一邏輯輸入訊號與該些偏壓電壓以產生一第一延遲後電壓訊號與一第二延遲後電壓訊號，其中各電壓訊號間的延遲係隨著該些偏壓電壓而變化；接收該第一延遲後電壓訊號與該第二延遲後電壓訊號，並依據該第一延遲後電壓訊號與該第二延遲後電壓訊號來分別產生一第一驅動電壓與一第二驅動電壓；以及使用該第一驅動電壓與該第二驅動電壓來產生一終端輸出電壓，而該終端輸出電壓有著可控制的迴轉率。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同樣的元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
本發明應用了複數個偏壓電壓來供給一晶片外驅動電路中一時域級裡至少一延遲元件，而該些偏壓電壓係用以補償製程、電壓以及溫度變化的影響。
該參照第1圖，第1圖所示之晶片外驅動電路100包含有一時域級25、一前置驅動電路35以及一終端驅動電路45。一偏壓電路55耦接於時域級25，用以提供至少一p通道電晶體偏壓電壓與一n通道電晶體偏壓電壓，而這些輸入偏壓電壓係用來控制並補償製程、電壓以及溫度的變化。
第2圖為第1圖所示之時域級25之一實施例的示意圖。如圖所示，時域級25包含有複數個第一延遲元件，其具有電晶體P1、P2、N1、N2以及一第一反向器23；此外，時域級25另包含有複數個第二延遲元件，其具有電晶體P3、P4、N3、N4以及一第二反向器27，其中延遲元件係由兩個串聯的PMOS電晶體所構成，此外，延遲元件亦另可由兩個串聯的NMOS電晶體所構成。內部的NMOS-PMOS電晶體對(第一延遲元件中的電晶體N1-P2)共用其閘極而耦接至一邏輯輸入Data_in(例如邏輯電路15之輸出)，且該內部NMOS-PMOS電晶體對的運作與一反向器相似。另一方面，外部的NMOS-PMOS電晶體對(第一延遲元件中的電晶體N2-P1)的運作則類似於控制供給內部NMOS-PMOS電晶體對之電流的控制閥。在這個範例之中，第一延遲元件中的外部電晶體對之閘極都是連接到供給電壓的電力軌(power rail)，以提供一個較第二延遲元件中電流更大的電流，而第二延遲元件的外部電晶體對之閘極係由補償製程、電壓以及溫度變化的該些偏壓電壓來加以控制。
第3圖為第1圖所示之時域級25之另一實施例的示意圖。如圖所示，時域級25包含有複數個第一延遲元件，其具有電晶體P5、P6、N5、N6以及一第一反向器21；此外，時域級25另包含有複數個第二延遲元件，其具有電晶體P7、P8、N7、N8以及一第二反向器29。延遲元件係由兩個串聯的PMOS電晶體所構成，此外，延遲元件亦可由兩個串聯的NMOS電晶體所構成。內部的NMOS-PMOS電晶體對(第一延遲元件中的電晶體N5-P6)共用其閘極而耦接至一邏輯輸入Data_in(例如邏輯電路15之輸出)，且該內部NMOS-PMOS電晶體對的運作與一反向器相似。另一方面，外部的NMOS-PMOS電晶體對(第一延遲元件中的電晶體N6-P5)的運作則類似於控制供給內部的NMOS-PMOS電晶體對之電流的控制閥。在這個範例之中，電晶體P5、N6、P7、N8的閘極寬度WP1、WN1、WP2、WN2在設計上有所變化以在輸出訊號TD1與TD2間設定一個延遲量。WP1與WP2之間的比例可依據延遲差異的需求而改變，而WN1與WN2則需要限制在同樣的比例。偏壓電壓vbias_n與vbias_p的運作方式與在第2圖中時相似，主要是用以補償製程、電壓以及溫度的變化。
倘若輸出訊號TD1在T1時到達而輸出訊號TD2在T2時到達，兩者的延遲差異可定義為TDELTA =T2-T1。當製程、電壓以及溫度變化導致輸出訊號T1較一般情況下來得早時，該些偏壓電壓會確保輸出訊號T2較一般情況下來得晚，也就是說，當製程、電壓以及溫度變化加速了級與級之間的傳遞速度時，TDELTA 會變得較大；同樣地，當製程、電壓以及溫度變化延緩了級與級之間的傳遞速度時，該些偏壓電壓會確保各輸出訊號的到達時間會更接近(TDELTA 會變得較小)。
請參照第1圖，輸出訊號TD1與輸出訊號TD2驅動輸出級兩個不同的分枝，而該輸出級與該時域級受到同樣的製程、電壓以及溫度變化影響。製程、電壓以及溫度變化在該輸出級的影響可經由調整TDELTA 來補償。同前所述，對於較快速(較大)的製程、電壓以及溫度變化而言，TDELTA 會增加而該輸出級的迴轉率會變慢來中和製程、電壓以及溫度的變化；同樣地，當製程、電壓以及溫度變化較為延緩(較小)時，TDELTA 會減少以中和製程、電壓以及溫度的變化對於該輸出級之迴轉率的影響。
值得注意的是，第2圖與第3圖中的第一、第二延遲元件僅用來作為範例說明之用。任一時域級包含有兩個或兩個以上運用偏壓電壓的觀念來補償製程、電壓以及溫度變化的延遲元件都仍在本發明的範疇之內。
綜上所述，本發明提供了可補償製程、電壓以及溫度變化對一時域延遲級中至少一延遲級的影響之偏壓電壓，因而減少在該終端輸出驅動電路的迴轉率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．晶片外驅動電路
15．．．邏輯電路
25．．．時域延遲級
35．．．前置驅動電路
45．．．終端驅動電路
55．．．偏壓電路
第1圖為本發明晶片外驅動電路之一實施例的示意圖。
第2圖為第1圖所示之晶片外驅動電路中時域級之一實施例的示意圖。
第3圖為第1圖所示之晶片外驅動電路中時域級之另一實施例的示意圖。
100．．．晶片外驅動電路
15．．．邏輯電路
25．．．時域級
35．．．前置驅動電路
45．．．終端驅動電路
55．．．偏壓電路

Claims (4)

  1. 一種晶片外驅動電路，包含有：一時域級，耦接於一邏輯輸入訊號且包含有複數個緩衝器，用以因應該邏輯輸入訊號而產生至少一第一延遲後電壓訊號以及一第二延遲後電壓訊號；一前置驅動電路，耦接於該時域級，用以接收該第一延遲後電壓訊號與該第二延遲後電壓訊號，並依據該第一延遲後電壓訊號與該第二延遲後電壓訊號而分別產生至少一第一驅動電壓與一第二驅動電壓；一終端驅動電路，耦接於該前置驅動電路，用以使用該第一驅動電壓與該第二驅動電壓來產生一終端輸出電壓；以及一偏壓電路，耦接於該時域級，用以提供複數個偏壓電壓給該時域級以補償製程、電壓以及溫度之變化對該時域級的影響。
  2. 如申請專利範圍第1項所述之晶片外驅動電路，其中該時域級包含有：一用以提供該第一延遲後電壓訊號與該第二延遲後電壓訊號之機制，其中該第一、第二延遲後電壓訊號之間的延遲時間係用以反追蹤製程、電壓以及溫度之變化。
  3. 如申請專利範圍第2項所述之晶片外驅動電路，其中該前置驅動電路切分為一第一分枝與一第二分枝，該第一分枝接收該第一延 遲後電壓訊號以產生該第一驅動電壓，而第二分枝接收該第二延遲後電壓訊號以產生該第二驅動電壓。
  4. 一種補償一晶片外驅動電路中製程、電壓以及溫度之變化的方法，包含有：因應一邏輯輸入訊號以產生一第一延遲後電壓訊號；提供可補償製程、電壓以及溫度之變化所造成之影響的複數個偏壓電壓；因應該邏輯輸入訊號與該些偏壓電壓以產生一第二延遲後電壓訊號；提供該第一延遲後電壓訊號與該第二延遲後電壓訊號之一機制，以使得該第一、第二延遲後電壓訊號之間的延遲時間係用以反追蹤製程、電壓以及溫度之變化；接收該第一延遲後電壓訊號與該第二延遲後電壓訊號，並依據該第一延遲後電壓訊號與該第二延遲後電壓訊號分別產生一第一驅動電壓與一第二驅動電壓；以及使用該第一驅動電壓與該第二驅動電壓來產生一終端輸出電壓。
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