JPH01235412A - パルス信号発生回路 - Google Patents

パルス信号発生回路

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JPH01235412A
JPH01235412A JP63060214A JP6021488A JPH01235412A JP H01235412 A JPH01235412 A JP H01235412A JP 63060214 A JP63060214 A JP 63060214A JP 6021488 A JP6021488 A JP 6021488A JP H01235412 A JPH01235412 A JP H01235412A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 例えば電源投入時におけるリセットパルス発生回路など
に利用されるパルス信号発生回路に関し、比較的簡単な
構成で消費電力を少なくし、かつ信頬性を高めることを
目的とし、 所定の電源電圧が付与されたコントロールゲート、およ
びその電位が制御されるフローティングゲートを有する
トランジスタをそなえ、該電源電圧上昇時、該フローテ
ィングゲートの電位変化に応じて該トランジスタのしき
い値電圧を変化させ、所定のパルス信号を出力させるよ
うに構成される。
〔産業上の利用分野〕
本発明はパルス信号発生回路に関し、特に電源投入時に
おけるリセットパルス発生回路（パワーオン・リセット
回路）などに利用されるパルス信号発生回路に関する。
〔従来の技術〕
例えば半導体メモリなどの半導体集積回路においては、
電源投入時において各部のノードの電圧を初期設定する
ために、電源投入時にリセットパルスをチップ内部で発
生させる回路（所謂パワーオン・リセット回路）が設け
られる。
特にＣＭＯ３型の半導体集積回路は、低消費電力である
点が大きな特長とされており、したがってかかる集積回
路に用いられるパワーオン・リセット回路も低消費電力
を達成することが要求される。
一方、従来技術としてのパワーオン・リセット回路とし
ては、０１間抵抗により電源電圧を分圧し、該分圧した
電圧を例えばＣＭＯＳインバータ回路へ入力させる回路
（電源投入時、電源電圧の上昇に伴って該分圧した電圧
をも上昇させ、所定の値（該インバータのしきい値）ま
で上昇したときに該インバータを反転させて所定のリセ
ットパルスを発生させる回路）では、常時該高抵抗を通
して電流が流れるため消費電力の増大を招くことになる
。また■、上記高抵抗により分圧する代りにコンデンサ
の容量分割を利用する回路では、特に光がチップに当っ
たときあるいは温度上昇時、該コンデンサにリーク電流
が流れることによって分圧レベルが正確な値とならず、
誤動作する（リセットパルスが正しく出ない）おそれが
生ずる。
また■、上記高抵抗あるいはコンデンサの代りにＣＲ時
定数回路を利用する場合には、電源のオン・オフの頻度
が高い場合（短い時間でオン・オフする場合）に正確に
動作しないおそれが生ずる。更に■、フィードバック回
路などを利用した回路も考えられているが、その回路構
成が複雑になるなどの問題点が住する。
〔発明が解決しようとする課題〕
本発明はかかる課題を解決するためになされたもので、
比較的簡単な構成でありながら消費電力がきわめて少く
、信頼性の高い、上記パワーオン・リセット回路などに
通したパルス信号発生回路をうるようにしたものである
。
〔課題を解決するための手段〕
上記課題を解決するために本発明においては、所定の電
源電圧が付与されたコントロールゲート、およびその電
位が制御されるフローティングゲートを有するトランジ
スタをそなえ、該電源電圧上昇時、該フローティングゲ
ートの電位変化に応じて該トランジスタのしきい値電圧
を変化させ、所定のパルス信号を出力させるようにした
パルス信号発生回路が提供される。
〔作　用〕
上記構成によれば、ＥＰＲＯＭなどで利用されているフ
ローティングゲート付トランジスタを用い、該フローテ
ィングゲートの電位を制御して該トランジスタに、その
しきいイ直として２つの異なる値を持たせ、それによっ
て所定のパルス信号を出力させることができる。
〔実施例〕
第１図は、本発明の１実施例としてのパルス信号発生回
路を示すもので、Ｔ１はフローティングゲ−１−ＦＣお
よびコントロールゲートＣＧを有するトランジスタであ
って、該トランジスタＴ１のドレインは負荷抵抗Ｒを介
して電源Ｖｃｃに接続され、ソースは電源Ｖｔｉに接続
され、また該コントロールゲートＣＧには該電源ν。。
が直接接続され、該フローティングゲートＦＧはエンハ
ンスメント形トランジスタＴ２のドレインに接続される
。更に該フローティングゲートＦＧにそのドレインが接
続された該エンハンスメント形トランジスタＴ２のゲー
トにも該電源Ｖ（ｅが直接接続され、そのソースには電
源Ｖｓｓが接続される。なお該トランジスタＴ１のドレ
インと負荷抵抗Ｒとの接続点から出力電圧Ｖ。ｕｔがと
り出され、該出力電圧ｖ０□が例えばＣＭＯＳインバー
タ回路に入力される。
上述した回路において、第２図（ａ）に示すように、時
点ｔ１で電源を投入しその電源電圧ｖｃｃをＶｓｓ（Ｏ
ｖ）から上昇させて行くと、はじめは該エンハンスメン
ト形トランジスタＴ２がオフのため、該ｌ・ランジスタ
ＴｌのフローティングゲートＦＣはフローティング状態
となり、該コントロールデー）ＣＧとフローティングゲ
ートＦ０間の容量と、該フローティングデー）ＦＣと基
板間の容量の結合により、該フローティングゲートＦＧ
の電位は例えば０．５×■ｃｃのレベルとなり、該トラ
ンジスタＴＩはオンとなり、該出力電圧ν。ｕｔはほぼ
ＯＶ　（Ｖ、、）とナル（第２図（ｂ）参照）。
そして更に電源電圧Ｖｃｃが上昇すると（例えば第２図
（ａ）のＶ’ｃｃ点に到達する時点ｔ２で）、該エンハ
ンスメント形トランジスタＴ２がオンとなり、その結果
、該フローティングゲートＦＧの電位がＯｖとなるため
、該トランジスタＴＩがオフとなり、該出力電圧Ｖｃ＋
ｕｔがｖｃｃ（ハイレベル）に上昇する（第２図（ｂ）
参照）。したがって該出力電圧ＶｏｕＬを例えばＣＭＯ
Ｓインバータへ人力させることにより、その出力側から
は、該時点１．からｔ２までの間（電源投入後、所定の
短時間だけ）所定のパルス電圧を出力させることができ
、例えば上記リセットパルスとして利用することができ
る。
上述したように本発明回路では、電源投入後（時点１＋
　）から時点ｔ２までは、該トランジスタＴＩのフロー
ティングデー）ＦＣの電位が例えば０．５×■ｃｃのレ
ベルとなって該トランジスタＴ１は所定のしきい値電圧
（例えば３Ｖ）を有し、該時点ｔ２以後は該トランジス
タＴ１のフローティングゲートＦＣの電位がＯｖとなっ
てそのしきい値電圧は無限大（すなわちトランジスタＴ
１は完全なオフ状態）となるため、このしきい値電圧の
変化を利用して所定のパルス信号を出力させることがで
きる。そして上記電源投入時点ｔ、からｔ２までの短時
間のみ消費電力があるだけで、それ以後は全く消費電力
がなくなる。
〔発明の効果〕
本発明によれば、比較的簡単な構成で消費電力が少なく
、しかも小型で信頼性の高いパルス信号発生回路をうる
ことができるため、上記パワーオン・リセット回路など
に好適に利用することができる。
【図面の簡単な説明】
第１図は、本発明の１実施例としてのパルス信号発生回
路を示す図、 第２図（ａ）　、　（ｂ）は、第１図の回路の動作を説
明するタイミング図である。 （符号の説明） Ｔｌ：フローティングデー）ＦＣを有するトランジスタ
、 ］゛２：エンハンスメント形トランジスタ、Ｒ：負荷抵
抗。

Claims (1)

  1. 【特許請求の範囲】 １、所定の電源電圧が付与されたコントロールゲート、
    およびその電位が制御されるフローティングゲートを有
    するトランジスタをそなえ、該電源電圧上昇時、該フロ
    ーティングゲートの電位変化に応じて該トランジスタの
    しきい値電圧を変化させ、所定のパルス信号を出力させ
    ることを特徴とするパルス信号発生回路。 ２、該電源電圧が所定値まで上昇したとき、該フローテ
    ィングゲートの電位変化に応じて該トランジスタのしき
    い値電圧を変化させ、これにより電源投入時に所定のリ
    セットパルスを出力させるようにした、請求項１に記載
    のパルス信号発生回路。 ３、該フローティングゲートの電位を制御する素子とし
    て、そのゲートに該電源電圧が付与されたエンハンスメ
    ント形トランジスタが用いられる、請求項１に記載のパ
    ルス信号発生回路。
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