DE4030631A1 - Ecl-multiplexeranordnung - Google Patents

Description

Die Erfindung betrifft eine Multiplexeranordnung mit emitterge­ koppelten Bipolartransistoren.

Multiplexer gehören zu den Grundschaltungen der Elektronik. Funktionell wählt ein Decoder aus einer Anzahl Eingängen denje­ nigen aus, dessen Nummer mit einer eingegebenen Zahl überein­ stimmt, und schaltet ihn auf den Ausgang durch. Mit Multiplexern lassen sich eine Reihe von logischen Grundverknüpfungen aufbauen, wie OR-, AND-, EXOR-Gatter sowie Latches und Flip-Flops.

Üblicherweise sind ECL-Multiplexer aus Seriesgating-Stufen auf­ gebaut. Für einen 1-aus-2-Multiplexer benötigt man dabei zwei Stufen, die gemäß Fig. 1 an den Referenzpotentialen VB1 und VB2 liegen. Jedes ECL-Gatter besteht im wesentlichen aus einem Dif­ ferenzverstärker, dessen einer Eingang auf einem der Referenz­ potentiale liegt und der über den anderen Eingang gesteuert wird. In der untersten Ebene mit dem Referenzpotential VB2 und der Seriesgating-Stufe aus den Transistoren 2 und 3 werden die gemeinsamen gekoppelten Emitter über eine Stromeinprägung aus dem Transistor 11 und dem Widerstand 13 mit einem Versorgungs­ potential VSS verbunden. Die Kollektoren der Transistoren 2 und 3 als Ausgang der Seriesgating-Stufe liegen jeweils an den ge­ koppelten Emittern der nächsthöheren Seriesgating-Stufe mit dem Referenzpotential VB1 und den Transistoren 4 bis 6. An den Basen der Transistoren 4 und 5 liegen die Eingangsdaten D0 und D1. Die Basis des Transistors 2 liegt im Ausgangskreis eines Adreß- bzw. Steuertransistors 1, der von einem Adreß- bzw. Datenein­ gang A angesteuert wird. Für den Ausgangskreis des Transistors 1 ist ebenfalls eine Stromquelle aus dem Transistor 10 und dem Widerstand 12 vorgesehen, wobei die Transistoren 10 und 11 von einem gemeinsamen Referenzpotential VS1 gesteuert sind. Während die Transistoren 1, 4 und 5 direkt mit einem zweiten Versorgungs­ potential verbunden sind, liegt zwischen dem Kollektor des Tran­ sistors 6 und dem zweiten Versorgungspotential der Lastwider­ stand 7. Der Kollektor des Transistors 6 ist gleichzeitig mit dem Ausgang 0 der Anordnung verbunden.

Bei einer logischen Null des Adreßeingangs A sperrt der Tran­ sistor 1 bzw. der Transistor 2. Damit wird das ECL-Gatter aus den Transistoren 5 und 6 ausgewählt, wobei der Ausgang 0 bei einer logischen Null des Dateneingangs D1 aufgrund des dann durchgeschalteten Transistors 6 ebenfalls auf logisch Null liegt. Bei einer logischen Eins an D1 liegt der Ausgang 0 ebenfalls auf logisch Eins. Bei einer logischen Eins am Adreßeingang A wird in entsprechender Weise das ECL-Gatter aus den Transistoren 4 und 6 ausgewählt, so daß der Dateneingang D0 auf den Ausgang 0 durchgeschaltet wird.

Bedingt durch das Seriesgating muß ein Signalwechsel am Adreß­ eingang A mehrere Transistorebenen, im Beispiel der Fig. 1 zwei Ebenen, durchlaufen. Dadurch erhöht sich einerseits die Schalt­ zeit des Multiplexers, und andererseits erfordern die beiden Seriesgating-Stufen eine vergleichsweise hohe Betriebsspannung. Üblicherweise liegt das zweite Versorgungspotential VCC auf 0 Volt und das Versorgungspotential VSS auf -4,5 Volt. Bei einem vorgegebenen Strom bedeutet das, da immer ein Kreis durchgeschal­ tet ist, eine vergleichsweise hohe Verlustleistung. Dabei ist an­ genommen, daß der Schaltkreis niederohmig dimensioniert ist, so daß der Spannungshub am Kollektorwiderstand der höchsten Stufe entsprechend gering ist. Weiterhin besitzt die bekannte Schaltung den Nachteil, daß bedingt durch das Seriesgating beim Umschalten der Adreße A dann Spikes auftreten, wenn die Dateneingänge D0 und D1 auf logisch Null liegen. Diese Spikes sind kurzzeitige Spannungsspitzen, die am Ausgang des Multiplexers auftreten und zur Fehlfunktion des Bausteins führen.

Der Erfindung liegt die Aufgabe zugrunde, eine ECL-Multiplexer­ anordnung mit emittergekoppelten Bipolartransistoren anzugeben, die eine höhere Schaltgeschwindigkeit erlaubt und eine geringere Verlustleistung erzeugt. Weiterhin besteht die Aufgabe, das Auf­ treten von Spikes möglichst zu verhindern.

Dies wird bei einer Anordnung der genannten Art durch die kenn­ zeichnenden Merkmale des Patentanspruchs 1 erreicht.

Die Erfindung hat den Vorteil, daß sie nur eine ECL-Transistor­ ebene benötigt. Dadurch erfordert die Anordnung eine verringerte Betriebsspannung, was sich in einer verringerten Verlustleistung äußert. Ein weiterer Vorteil besteht darin, daß die erfindungs­ gemäße Anordnung schnelle Schaltzeiten realisiert. Außerdem weist die erfindungsgemäße Anordnung eine wesentlich geringere Empfindlichkeit gegenüber Spikes auf, die bei einer differentiel­ len Schaltungsanordnung nahezu eliminiert werden.

Ausgestaltungen der Erfindung sind in Unteransprüchen gekenn­ zeichnet.

Die Erfindung wird nachfolgend anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Gleiche Elemente sind dabei mit gleichen Bezugszeichen versehen.

Es zeigt:

Fig. 1 ein Prinzipschaltbild eines bekannten Multiplexers,

Fig. 2 ein Prinzipschaltbild eines erfindungsgemäßen Multi­ plexers,

Fig. 3 ein Prinzipschaltbild eines erfindungsgemäßen Multi­ plexers mit differentiellem Aufbau und

Fig. 4 ein Prinzipschaltbild eines mit dem erfindungsgemäßen Multiplexer realisierten Latches.

Gemäß Fig. 2 enthält die erfindungsgemäße Anordnung nur noch eine Transistorebene mit ECL-Gattern. Das erste Gatter besteht aus den Transistoren 20 bis 22 und wird über einen eingeprägten Strom aus der Stromquelle mit dem Transistor 10 und dem Widerstand 12 mit Strom versorgt. Das zweite ECL-Gatter besteht aus den Tran­ sistoren 23 bis 25 und wird aus der Stromquelle mit dem Transi­ stor 11 und dem Widerstand 13 versorgt. Die Basen der Transisto­ ren 10 und 11 liegen am Referenzpotential VS1, und die beiden Wi­ derstände 12 und 13 in den jeweiligen Emitterkreisen der Tran­ sistoren 10 und 11 sind an einem Ende miteinander und mit dem Versorgungspotential VSS verbunden. Der Kollektor des Transistors 10 ist an den gekoppelten Emittern der Transistoren 20 bis 22 und der Kollektor des Transistors 11 an den gekoppelten Emittern der Transistoren 23 bis 25 angeschlossen. Die Transistoren 22 und 23 liegen eingangsseitig an einem Referenzpotential VB1 und sind an ihren Kollektoren miteinander verbunden. Der gemeinsame Kollektoranschluß der Transistoren 22 und 23 liegt über einen Last- bzw. Arbeitswiderstand 26 an einem zweiten Versorgungspo­ tential VCC. Gleichzeitig bildet der gemeinsame Kollektorknoten der Transistoren 22 und 23 den Ausgang 0 des Multiplexers.

Die mit ihren Ausgangskreisen parallel geschalteten Transistoren 20 und 21 liegen mit ihren Kollektoren am Versorgungspotential VCC und sind mit ihrem jeweiligen Emitter am Emitter des Transi­ stors 22 angeschlossen. Der Transistor 20 dient als Adreßtran­ sistor und ist mit dem Adreßeingang A verbunden, während der Transistor 21 als Datentransistor mit dem Dateneingang D0 dient. Dazu sind die Basen der Transistoren 20 bzw. 21 mit entsprechen­ den Eingangsklemmen verbunden.

In gleicher Weise sind die Transistoren 24 und 25 mit ihren Aus­ gangskreisen parallel geschaltet. Einerseits liegen die Kollek­ toren gemeinsam am Versorgungspotential VCC, und andererseits der jeweilige Emitter der Transistoren 24 und 25 am Emitter des Transistors 23. Der Transistor 24 dient als Datentransistor, dessen Basis mit einer Klemme für den Dateneingang D1 verbunden ist, während der Transistor 25 als Adreßtransistor dient, dessen Basis mit einer Klemme für den komplementären Adreßein­ gang verbunden ist.

Die Eingänge A und D0 bzw. und D1 realisieren jeweils ODER- Funktionen. Durch die Adreßeingänge A bzw. werden die Daten­ eingänge D0 bzw. D1 ausgeblendet. Wenn am Adreßeingang A eine logische Null anliegt, ist der Adreßtransistor 25 aufgrund des dann logischen Einspotentials des Adreßeingangs durchge­ schaltet. Der Referenztransistor 23 ist damit abgeschaltet, so daß ein Signal am Dateneingang D1 keinen Einfluß auf den logi­ schen Ausgangszustand an der Klemme 0 der Schaltung hat. Da der Adreßeingang A logisch Null ist, ergibt sich andererseits der logische Zustand an der Ausgangsklemme 0 der Schaltung durch den logischen Zustand am Dateneingang D0. Ist D0 logisch Null, leitet Transistor 22 und der Ausgang 0 ist ebenfalls logisch Null. Steuert der Transistor 21 bei einer logischen Eins an D0 durch, dann ist Transistor 22 gesperrt und der Ausgang 0 liegt auf einer logischen Eins.

Umgekehrt verhält es sich bei einer logischen Eins am Adreßein­ gang A bzw. einer logischen Null am Adreßeingang . In diesem Fall hat der Dateneingang D0 keinen Einfluß auf den Ausgang der Schaltung, da der Transistor 20 bereits leitet. Andererseits bestimmt der logische Zustand des Dateneingangs D1 den logischen Zustand am Ausgang 0 der Schaltung. Ist D1 auf logisch Eins, so sperrt Transistor 23 und 0 ist ebenfalls logisch Eins. Umgekehrt ist der Ausgang 0 auf logisch Null, wenn D1 logisch Null ist, so daß Transistor 23 leiten kann.

Da die erfindungsgemäße Schaltung gemäß Fig. 2 nur noch eine Transistorebene mit ECL-Gattern benötigt, kann die Versorgungs­ spannung der Multiplexeranordnung wesentlich verringert werden. Während bei zwei Seriesgating-Stufen noch mindestens 4,5 Volt erforderlich sind, kommt die erfindungsgemäße Schaltung mit einer Versorgungsspannung von 2,5 Volt aus. Üblicherweise wird VCC auf 0 Volt bzw. Bezugspotential gelegt, während an VSS -2,5 Volt liegen. Bei - gegenüber den Anordnungen nach dem Stand der Technik - gleichem von den Stromquellen gelieferten Strom ergibt sich aufgrund der geringeren Betriebsspannung eine erheblich verringerte Verlustleistung. Darüber hinaus arbeitet die erfin­ dungsgemäße Schaltung wesentlich schneller als bekannte Schal­ tungen. Weiterhin benötigt die erfindungsgemäße Schaltung eine geringere Anzahl an Bauelementen und damit einen geringeren Platz. Ein weiterer Vorteil ist, daß Spikes beim Umschalten des Adreßeingangs erheblich verringert werden. Ein zusätzlicher Vorteil der Schaltung ist, daß sie symmetrische Eingänge auf­ weist. In einem Anwendungsfall, bei dem die erfindungsgemäße Multiplexeranordnung zum Aufbau von Speichern verwendet wird, ergeben sich kürzere Setzzeiten zum Einspeichern der Informa­ tion.

Gemäß Fig. 3 ist ein differentieller Aufbau mit einer erfin­ dungsgemäßen Multiplexeranordnung gezeigt. Die Teilschaltung aus den Transistoren 30 bis 35, den Stromquellen I1 und I2 sowie dem Lastwiderstand 36 entspricht dabei der Schaltung gemäß Fig. 2. Die zweite Teilschaltung der differentiellen Anordnung enthält grundsätzlich den gleichen Aufbau wie die erste Teilschaltung. Sie besteht aus den Transistoren 40 bis 45, wobei die Transi­ storen 40 bis 42 ein erstes, von der Stromquelle I3 versorgtes ECL-Gatter und die Transistoren 43 bis 45 ein zweites, von der Stromquelle I4 versorgtes ECL-Gatter bilden. Die Basen der Transistoren 32, 33 und 42, 43 liegen an einem gemeinsamen An­ schluß mit dem Referenzpotential VB1. Die Kollektoren der Transistoren 42 und 43 sind miteinander verbunden und bilden einen komplementären Ausgang der Anordnung. Der Ausgang bzw. der gemeinsame Kollektorknoten der Transistoren 42 und 43 sind über einen Lastwiderstand 46 mit dem zweiten Versorgungs­ potential VCC verbunden. Die Transistoren 30 und 40 besitzen einen gemeinsamen Basisanschluß mit dem Adreßeingang A. Ent­ sprechend besitzen die Basen der Transistoren 35 und 45 einen gemeinsamen Adreßeingang mit dem komplementären Adreßignal . Während am Basisanschluß des Transistors 31 der Dateneingang D0 angeschlossen ist, liegt am Basisanschluß des Transistors 41 der dazu komplementäre Dateneingang . Entsprechend liegt am Basis­ anschluß des Transistors 34 der Dateneingang D1 und am Transi­ stor 44 entsprechend der komplementäre Dateneingang .

Die Funktionsweise der Schaltung gemäß Fig. 3 entspricht im wesentlichen der Funktion der Anordnung gemaß Fig. 2. Aufgrund der Steuerung der Anordnung mit vollständig komplementären Adreß- und Datensignalen treten jedoch bei einem derartigen differentiellen Aufbau Spikes am Ausgang der Anordnung praktisch nicht mehr auf, zumindest sind sie wesentlich verringert. Im übrigen besitzt die differentielle Anordnung die gleichen Vor­ teile wie die Anordnung gemäß Fig. 2.

Als weiteres Ausführungsbeispiel zeigt Fig. 4 die Realisierung eines Latches mit einer erfindungsgemäßen Multiplexeranordnung. Die Anordnung gemäß Fig. 4 enthält im wesentlichen die gleichen Elemente wie Fig. 2, die als Transistoren 50 bis 55, als Last­ widerstand 56 bzw. symbolisch als Stromquelle I10 und I11 be­ zeichnet sind. Im Unterschied zu Fig. 2 ist der Dateneingang D1, der dem Eingang des Transistors 54 entspricht, mit dem Ausgang 0 der Schaltung verbunden. Das bedeutet, daß der Ausgang 0 auf den Dateneingang rückgekoppelt wird. Bei einem Umschalten der Adreße an den Eingängen A bzw. wird auf diese Weise der vorher durch den Dateneingang D0 festgelegte logische Zustand solange gespeichert, bis wiederum der Dateneingang D0 zum Ausgang durchgeschaltet wird.

Claims (2)

1. Multiplexeranordnung mit emittergekoppelten Bipolartransisto­ ren, dadurch gekennzeichnet, daß ein erster und ein zweiter Referenztransistor (22, 23) vorgesehen sind, die kollektorseitig miteinander verbunden und über einen Widerstand (26) an ein erstes Potential (VCC) sowie jeweils emitterseitig über eine erste bzw. eine zweite Stromeinprägung (10, 12; 11, 13, VSI) an ein zweites Potential (VSS) angeschlossen sind und deren gemeinsamer Basisanschluß an einem Referenzpo­ tential (VB1) liegt, und daß jedem Referenztransistor (22; 23) ein Adreß- und ein Daten­ transistor (20, 21; 25, 24) zugeordnet ist, die mit ihren Ausgangs­ kreisen parallel geschaltet und kollektorseitig mit dem ersten Potential (VCC) sowie emitterseitig mit dem Emitter des jeweili­ gen Referenztransistors (22; 23) verbunden sind und von denen die Adreßtransistoren (20, 25) von komplementären Eingängen (A; ) ge­ steuert werden.

2. Anordnung nach Anspruch 1, gekennzeichnet durch eine differentielle Ausführung, bei der paarweise zwei Adreßtransistoren (30, 40; 35, 45) von den komplementären Eingän­ gen (A; ) und die zugeordneten, bezüglich der Ausgangskreise parallel geschalteten Datentransistoren (31, 41; 34, 44) paarweise mit komplementären Signalen (D0, ; D1, ) beaufschlagt sind.