KR20080098308A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR20080098308A
KR20080098308A KR1020077026563A KR20077026563A KR20080098308A KR 20080098308 A KR20080098308 A KR 20080098308A KR 1020077026563 A KR1020077026563 A KR 1020077026563A KR 20077026563 A KR20077026563 A KR 20077026563A KR 20080098308 A KR20080098308 A KR 20080098308A
Authority
KR
South Korea
Prior art keywords
pad
circuit
disposed
circuit cell
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020077026563A
Other languages
English (en)
Inventor
히로키 마츠나가
마사히코 사사다
아키히로 마에지마
진사쿠 가네다
히로시 안도
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20080098308A publication Critical patent/KR20080098308A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/04—Display protection
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/931—Shapes of bond pads
    • H10W72/932—Plan-view shape, i.e. in top view

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 집적회로는, 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비하며, 회로셀은, 상측트랜지스터, 레벨시프트회로, 하측트랜지스터, 프리드라이버, 및 패드를 구비한다. 상측트랜지스터와 하측트랜지스터는, 패드를 개재하고 서로 대향하도록 배치된다.
상측트랜지스터, 하측트랜지스터, 회로 셀, 고압전원패드, 기준전위패드

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은, 반도체 집적회로에 관한 것으로, 특히 플라즈마 디스플레이 등의 용량성 부하를 구동시키는 다채널 반도체 집적회로의 배치구성에 관한 것이다.
일반적으로, 다채널 반도체 집적회로에 이용되는 출력회로로서, MOS출력회로, IGBT출력회로, 단일MOS출력회로, 또는 단일IGBT출력회로가 알려져 있다. 통상, 다채널 반도체 집적회로는, 이들 출력회로의 셀을 표준 셀로 하여 구성되며, 예를 들어 MOS드라이버를 포함하는 출력회로를 구성하는 표준 셀(116)의 경우, 도 13의 (a) 및 (b)에 나타낸 바와 같이, 패드(108)가 하단(지면을 향해 하측)에 배치되고, 하측 트랜지스터(111), 상측 트랜지스터(110), 레벨시프트회로(112), 및 프리드라이버(113)가 상단(지면을 향해 상측)을 향해 차례로 배치되며, 표준 셀(116)의 각 구성요소(111, 110, 112, 113)는, 2층 배선(114) 또는 1층 배선(115)을 통해 패드(108)와 전기적으로 접속된다(이상, 예를 들어 특허문헌1(일특개평1-18239호 공보) 참조). 여기서 도 13의 (b)에서 119는, 상측 트랜지스터의 드레인영역이며, 120은 상측 트랜지스터의 소스영역이고, 121은 스루홀, 122는 하측 트랜지스터의 드레인영역, 123은 하측 트랜지스터의 소스영역이다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
그러나, 도 13의 (a) 및 (b)에 나타낸 바와 같이, 패드(108)에 서지전압 등이 인가된 경우, 패드(108)에서 떨어져 배치된 상측 트랜지스터(110) 보디다이오드의 배선임피던스보다, 패드(108)와 인접하여 배치된 하측 트랜지스터(111)의 배선임피던스 쪽이 매우 낮기 때문에, 전원측에 접속된 상측 트랜지스터(110)의 보디다이오드(도시 생략)의 순방향으로 서지전하를 보내 정전파괴의 방지를 도모하려던 것이, 하측 트랜지스터(111)의 보디다이오드로 전하가 집중하므로, 하측 트랜지스터(111)의 보디다이오드가 먼저 파괴될 우려가 있다는 문제가 있다.
이와 같은 문제는, MOS드라이버를 포함하는 출력회로의 경우에 발생하는 문제가 아닌, 전술한 IGBT드라이버, 단일MOS드라이버, 또는 단일IGBT드라이버를 포함하는 출력회로의 경우에도 마찬가지로 발생하는 문제이다.
상기에 감안하여 본 발명의 목적은, 정전파괴에 강한 배치구성을 갖는 반도체 집적회로를 제공하는 것이다.
[과제를 해결하기 위한 수단]
상기에 감안하여, 본 발명의 제 1 측면에 관한 반도체 집적회로는, 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로이며, 회로셀은, 상측트랜지스터, 상측트랜지스터를 구동시키는 레벨시프트회로, 및 하측트랜지스터로 구성되는 고내압드라이버와, 고내압드라이버를 구동시키는 프리드라이버와, 패드를 구비하며, 상측트랜지스터와 하측트랜지스터는 패드를 개재하고 서로 대향하도록 배치된다.
본 발명의 제 1 측면에 관한 반도체 집적회로에 있어서, 상측트랜지스터, 패드, 하측트랜지스터, 레벨시프트회로, 및 프리드라이버는, 일직선상에 배치되는 것이 바람직하다.
본 발명의 제 1 측면에 관한 반도체 집적회로에 있어서, 반도체칩의 중앙부에 배치된 제어부와, 복수의 회로셀로 구성되는 제 1 회로셀열에 제어부를 개재하고 대향하는 복수의 회로셀로 구성되는 제 2 회로셀열을 추가로 구비한다.
본 발명의 제 1 측면에 관한 반도체 집적회로에 있어서, 제 1 회로셀열 및 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 상측트랜지스터 위에 배치되며, 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 하측트랜지스터 위에 배치되며, 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비한다.
본 발명의 제 1 측면에 관한 반도체 집적회로에 있어서, 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비한다.
본 발명의 제 1 측면에 관한 반도체 집적회로에 있어서, 레벨시프트회로 및 프리드라이버는, 하측트랜지스터의 셀 폭 내로 들어가도록 설계된다.
본 발명의 제 2 측면에 관한 반도체 집적회로는, 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로이며, 회로셀은, 상측트랜지스터, 상측트랜지스터를 구동시키는 레벨시프트회로, 상측 회생다이오드, 하측트랜지스터, 및 하측 회생다이오드로 구성되는 고내압드라이버와, 고내압드라이버를 구동시키는 프리드라이버와, 패드를 구비하며, 상측 회생다이오드와 하측 회생다이오드는 패드를 개재하고 대향하도록 배치된다.
본 발명의 제 2 측면에 관한 반도체 집적회로에 있어서, 상측 회생다이오드, 패드, 하측 회생다이오드, 하측트랜지스터, 상측트랜지스터, 레벨시프트회로, 및 프리드라이버는, 일직선상에 배치되는 것이 바람직하다.
본 발명의 제 2 측면에 관한 반도체 집적회로에 있어서, 반도체칩의 중앙부에 배치된 제어부와, 복수의 회로셀로 구성되는 제 1 회로셀열에 제어부를 개재하고 대향하는 복수의 회로셀로 구성되는 제 2 회로셀열을 추가로 구비한다.
본 발명의 제 2 측면에 관한 반도체 집적회로에 있어서, 제 1 회로셀열 및 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 상측 회생다이오드 위에 배치되며, 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 하측트랜지스터 위에 배치되며, 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비한다.
본 발명의 제 2 측면에 관한 반도체 집적회로에 있어서, 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비한다.
본 발명의 제 2 측면에 관한 반도체 집적회로에 있어서, 레벨시프트회로 및 프리드라이버는, 하측트랜지스터의 셀 폭 내로 들어가도록 설계된다.
본 발명의 제 3 측면에 관한 반도체 집적회로는, 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로이며, 회로셀은, ESD보호소자, 및 하측트랜지스터로 구성되는 고내압드라이버와, 고내압드라이버를 구동시키는 프리드라이버와, 패드를 구비하며, ESD보호소자와 하측트랜지스터는, 패드를 개재하고 대향하도록 배치된다.
본 발명의 제 3 측면에 관한 반도체 집적회로에 있어서, ESD보호소자, 패드, 하측 트랜지스터, 및 프리드라이버는, 일직선상에 배치되는 것이 바람직하다.
본 발명의 제 3 측면에 관한 반도체 집적회로에 있어서, 반도체칩의 중앙부에 배치된 제어부와, 복수의 회로셀로 구성되는 제 1 회로셀열에 제어부를 개재하고 대향하는 복수의 회로셀로 구성되는 제 2 회로셀열을 추가로 구비한다.
본 발명의 제 3 측면에 관한 반도체 집적회로에 있어서, 제 1 회로셀열 및 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 ESD보호소자 위에 배치되며, 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 하측트랜지스터 위에 배치되며, 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비한다.
본 발명의 제 3 측면에 관한 반도체 집적회로에 있어서, 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비한다.
본 발명의 제 3 측면에 관한 반도체 집적회로에 있어서, 레벨시프트회로 및 프리드라이버는, 하측트랜지스터의 셀 폭 내로 들어가도록 설계된다.
본 발명의 제 4 측면에 관한 반도체 집적회로는, 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로이며, 회로셀은, ESD보호소자, 하측 회생다이오드, 및 하측트랜지스터로 구성되는 고내압드라이버와, 고내압드라이버를 구동시키는 프리드라이버와, 패드를 구비하며, ESD보호소자와 하측 회생다이오드는 패드를 개재하고 대향하도록 배치된다.
본 발명의 제 4 측면에 관한 반도체 집적회로에 있어서, ESD보호소자, 패드, 하측 회생다이오드, 하측트랜지스터, 및 프리드라이버는, 일직선상에 배치되는 것이 바람직하다.
본 발명의 제 4 측면에 관한 반도체 집적회로에 있어서, 반도체칩의 중앙부에 배치된 제어부와, 복수의 회로셀로 구성되는 제 1 회로셀열에 제어부를 개재하고 대향하는 복수의 회로셀로 구성되는 제 2 회로셀열을 추가로 구비한다.
본 발명의 제 4 측면에 관한 반도체 집적회로에 있어서, 제 1 회로셀열 및 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 ESD보호소자 위에 배치되며, 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과, 제 1 회로셀열 및 제 2 회로셀열에서 각각의 하측트랜지스터 위에 배치되며, 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비한다.
본 발명의 제 4 측면에 관한 반도체 집적회로에 있어서, 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비한다.
본 발명의 제 4 측면에 관한 반도체 집적회로에 있어서, 레벨시프트회로 및 프리드라이버는, 하측트랜지스터의 셀 폭 내로 들어가도록 설계된다.
[발명의 효과]
본 발명의 반도체 집적회로에 의하면, 회로셀을 구성하는 패드로의 서지전압 등 이상입력이 인가될 경우에 발생하는 정전파괴를 억제할 수 있다. 또, 칩 크기를 작게 할 수 있다. 그리고 다수의 패드와 칩의 외주를 접속하는 본딩와이어의 길이를 짧게 할 수 있다.
도 1은, 본 발명 제 1 실시형태에서의 패드를 갖는 MOS드라이버를 포함하는 출력회로의 회로구성 예를 나타낸 도이다.
도 2의 (a) 및 (b)는, 본 발명 제 1 실시형태에서의 출력회로 셀 확대평면도이다.
도 3은, 본 발명 제 1 실시형태에 관한 반도체 집적회로의 배치구성을 나타낸 평면도이다.
도 4는, 본 발명 제 2 실시형태에서 패드를 갖는 IGBT드라이버를 포함하는 출력회로의 회로구성 예를 나타낸 도이다.
도 5의 (a) 및 (b)는, 본 발명 제 2 실시형태에서의 출력회로 셀 확대평면도이다.
도 6은, 본 발명 제 2 실시형태에 관한 반도체 집적회로의 배치구성을 나타낸 평면도이다.
도 7은, 본 발명 제 3 실시형태에서 패드를 갖는 단일MOS드라이버를 포함하는 출력회로의 회로구성 예를 나타낸 도이다.
도 8의 (a) 및 (b)는, 본 발명 제 3 실시형태에서의 출력회로 셀 확대평면도이다.
도 9는, 본 발명 제 3 실시형태에 관한 반도체 집적회로의 배치구성을 나타낸 평면도이다.
도 10은, 본 발명 제 4 실시형태에서의 패드를 갖는 단일IGBT드라이버를 포함하는 출력회로의 회로구성 예를 나타낸 도이다.
도 11의 (a) 및 (b)는, 본 발명 제 4 실시형태에서의 출력회로 셀 확대평면도이다.
도 12는, 본 발명 제 4 실시형태에 관한 반도체 집적회로의 배치구성을 나타낸 평면도이다.
도 13의 (a) 및 (b)는, 종래의 출력회로 셀 확대평면도이다.
[부호의 설명]
1 : 반도체칩 2, 2b : 고압전위 배선
3a, 3b : 기준전위 배선 4 : 고압전원 패드
5 : 기준전위 패드 6 : 저내압제어부
7 : 버스배선 8 : 패드
9 : 입력제어패드 10, 28 : 상측트랜지스터
11, 29 : 하측트랜지스터 12 : 레벨시프트회로
13, 44 : 프리드라이버 14 : 2층배선
15 : 1층배선 16A∼16D : 출력회로 셀
19 : 상측트랜지스터의 드레인영역
20 : 상측트랜지스터의 소스영역
21 : 스루홀
22 : 하측트랜지스터의 드레인영역
23 : 하측트랜지스터의 소스영역
24 : 입력단자 25a∼25d : 출력회로
26, 27 : 백게이트-드레인간 기생다이오드
30 : 상측 회생다이오드 31 : 하측 회생다이오드
32 : 게이트보호용 다이오드 33 : 게이트오프용 저항
34 : 게이트보호회로 35 : 상측트랜지스터 에미터영역
36 : 상측트랜지스터 콜렉터영역 37 : 하측트랜지스터 에미터영역
38 : 하측트랜지스터 콜렉터영역 39 : 다이오드 음극영역
40 : 다이오드 양극영역 41 : 콘택트
43 : ESD보호소자 45 : MOS드라이버
46 : IGBT드라이버 47 : 단일MOS드라이버
48 : 단일IGBT드라이버
이하, 본 발명의 각 실시형태에 대하여 도면을 참조하면서 설명한다.
[제 1 실시형태]
도 1은, 본 발명의 제 1 실시형태에 관한 다채널 반도체 집적회로에서의 출 력회로 셀을 구성하는 출력회로(25a)의 기본적인 회로구성도이다.
도 1에 나타낸 바와 같이, 출력회로(25a)는 MOS드라이버(45)와, 레벨시프트회로(12) 및 프리드라이버(13)를 구비한다. 여기서 MOS드라이버(45)는, 상측트랜지스터(10)와, 이 상측트랜지스터(10)의 기생소자인 백게이트-드레인간 기생다이오드(26)와, 하측트랜지스터(11)와, 이 하측트랜지스터(11)의 기생소자인 백게이트-드레인간 기생다이오드(27)와, 패드(8)로 구성된다. 또, 상측트랜지스터(10)에는 고압전원 패드(4)가, 하측트랜지스터(11)에는 기준전위 패드(5)가, 프리드라이버(13)에는 입력단자(24)가 접속된다. 그리고 상측트랜지스터(10)가 고레벨 출력용이고, 하측트랜지스터(11)가 저레벨 출력용이다.
도 2의 (a) 및 (b)는, 출력회로(25a)를 구성하는 출력회로 셀(16A)의 배치구성을 나타낸 평면도이다.
도 2의 (a) 및 (b)에 나타낸 바와 같이, 출력회로 셀(16A)의 배치구성은, 상측트랜지스터(10)와 하측트랜지스터(11)가, 패드(8)를 개재하고 대향하도록 배치되는 것을 특징으로 한다. 이와 같이, 패드(8)를 끼고 한쪽에, ESD보호소자도 겸하는 백게이트-드레인간 기생다이오드(26)를 구성하는 상측트랜지스터(10)를 배치함과 더불어, 다른 쪽에 백게이트-드레인간 기생다이오드(27)를 구성하는 하측트랜지스터(11)를 배치함으로써, 종래예와 같이 패드를 한 끝에 배치하고 하단(지면을 향해 하측, 이하 동일)에서 상단(지면을 향해 상측, 이하 동일)을 향해 하측트랜지스터 및 상측트랜지스터를 차례로 배치하는 경우에 비해, 패드(8)로의 서지전압 등의 이상입력이 인가되었을 경우에 발생하는 정전파괴에 대한 내성을 향상시킬 수 있 다.
구체적으로는, 도 2의 (a) 및 (b)에 나타낸 바와 같이, 패드(8)를 끼고 하단에 상측트랜지스터(10)가 배치됨과 더불어, 패드(8)를 끼고 상단을 향해 하측트랜지스터(11), 레벨시프트회로(12) 및 프리드라이버(13)가 차례로 배치된다.
이 배치구성에 의해, 기준전위 이하의 마이너스 서지에 의한 전류는 패드(8)에서 가장 가까운 하측트랜지스터(11)의 보디다이오드를 흐르는 한편, 전원전압을 초과하는 플러스 서지에 의한 전류는 패드(8)에서 가장 가까운 상측트랜지스터(10)의 보디다이오드를 흐르므로, 정전파괴에 대한 내성을 향상시킬 수 있다.
또, 도 2의 (a) 및 (b)에 나타낸 바와 같이, 상측트랜지스터(10), 패드(8), 하측트랜지스터(11), 레벨시프트회로(12), 및 프리드라이버(13)는, 일직선상에 배치됨으로써, 후술하는 도 3에 나타낸 반도체 집적회로의 배치구성에서도 알 수 있는 바와 같이, MOS드라이버(45)를 포함하는 출력회로(25a)를 구성하는 출력회로 셀(16A)의 고집적화가 실현된다. 또한 레벨시프트회로(12) 및 프리드라이버(13)는, 셀 폭이 가장 큰 하측트랜지스터(11)의 셀 폭 내로 들어가도록 설계되며, 구체적으로는, 도 2의 (a) 및 (b)에 나타낸 바와 같이, 하측트랜지스터(11)의 셀 폭에 맞추어 설계됨으로써 반도체 집적회로의 고집적화를 실현한다.
여기서 도 2의 (b)에서 20은, 상측트랜지스터(10)의 소스영역이며, 19는 상측트랜지스터(10)의 드레인영역이고, 21은 스루홀, 22는 하측트랜지스터(11)의 드레인영역, 23은 하측트랜지스터(11)의 소스영역이다.
도 3은, 반도체칩(1) 상에, 전술한 구성을 갖는 출력회로 셀(16A)을 배치한 다채널 반도체 집적회로의 평면도이다.
도 3에 나타낸 바와 같이 반도체칩(1) 상에는, 중앙부에 입력제어회로 등에 의한 출력타이밍 제어를 행하는 저내압제어부(6)가 배치됨과 더불어, 이 저내압제어부(6)를 개재하고 대향하도록, 복수의 상기 출력회로 셀(16A)이 칩 가장자리를 따라 배치되며, 저내압제어부(6)와 출력회로 셀(16A) 각각과는 버스배선(7)으로 접속되고, 저내압제어부(6)로부터의 제어신호를, 버스배선(7)을 이용하여 프리드라이버(13)로 전달시킨다. 또 복수의 출력회로 셀(16A)의 양 끝단에는, 고압전원 패드(4) 및 기준전위 패드(5)가 배치된다. 여기서, 복수의 출력회로 셀(16A)의 배치구성은, 도시한 것에 한정되는 것은 아니며, 패드(8)에 접속되는 본딩와이어끼리 접촉하지 않는 여러 가지 구성으로 할 수도 있다.
또 출력회로 셀(16A) 내의 하측트랜지스터(11) 상에는, 기준전위 배선(3a)이 형성되며, 이 배선(3a)은, 복수의 출력회로 셀(16A) 양쪽에 배치된 기준전위 패드(5)에 접속된다. 마찬가지로, 출력회로 셀(16A) 내의 상측트랜지스터(10) 상에는, 고압전위 배선(2)이 형성되며, 이 고압전위 배선(2)은, 복수의 출력회로 셀(16A) 양쪽에 배치된 고압전원 패드(4)에 접속된다.
또, 반도체칩(1) 내의, 복수의 출력회로 셀(16A) 양쪽에 배치된 기준전위 패드(5) 및 고압전원 패드(4)는, 패키지로부터의 와이어본딩으로 접속되므로, 기준전위 패드(5) 및 고압전원 패드(4)의 전위는 안정된다. 이로써, 기준전위 배선(3a) 및 고압전위 배선(2)의 배선임피던스를 저감할 수 있어, 각 채널의 출력이 대전류가 될 경우에도, 각 출력회로 셀(16A)의 기준전위 및 고압전위가 안정되어, 균일한 출력특성 및 ESD내성을 얻을 수 있다. 한편, 저내압제어부(6)에서 길이방향의 한쪽 단부에는, 입력제어 패드(9)가 배치됨과 더불어, 다른 쪽 단부에는 기준전위 패드(5)가 배치된다. 그리고, 저내압제어부(6) 상에는, 입력제어 패드(9) 쪽을 제외한 3방향을 둘러싸도록 기준전위 배선(3b)이 형성된다. 기준전위 배선(3b)은, 패드(8)로부터 침입하는 외부노이즈가 출력회로 셀(16A)을 통해 저내압제어부(6)로 전달되는 것을 방지하는 실드로서의 역할을 갖는다. 이로써, 저내압제어부(6)로부터의 프리드라이버(13)로 입력되는 신호가 안정화되어 출력특성이 안정된다.
[제 2 실시형태]
도 4는, 본 발명의 제 2 실시형태에 관한 반도체 집적회로에서 출력회로 셀을 구성하는 출력회로(25b)의 기본적 회로구성 예를 나타낸다.
도 4에 나타낸 바와 같이 출력회로(25b)는, IGBT드라이버(46)와 레벨시프트회로(12)와 프리드라이버(13)를 구비한다. IGBT드라이버(46)는, 상측트랜지스터(28)와, 게이트오프저항(33) 및 게이트보호용 다이오드(32)로 구성된 게이트보호회로(34), 상측 회생다이오드(30), 하측트랜지스터(29), 하측 회생다이오드(31), 및 패드(8)로 구성된다. 또 상측트랜지스터(28)에는 고압전원 패드(4)가, 하측트랜지스터(29)에는 기준전위 패드(5)가, 프리드라이버(13)에는 입력단자(24)가 접속된다.
도 5의 (a) 및 (b)는, 출력회로(25b)를 구성하는 출력회로 셀(16B)에서의 배치구성을 나타낸 평면도이다.
도 5의 (a) 및 (b)에 나타낸 바와 같이 출력회로 셀(16B)의 구성은, 상측 회 생다이오드(30)와 하측 회생다이오드(31)가, 패드(8)를 개재하고 대향하도록 배치되는 것을 특징으로 한다. 이와 같이, 패드(8)를 끼고 한쪽에 ESD보호소자도 겸하는 상측 회생다이오드(30)를 배치함과 더불어, 다른 쪽에 하측 회생다이오드(31)를 배치함으로써, 종래예와 같이 패드를 한 끝에 배치하고 하단에서 상단을 향해 하측회생다이오드 및 상측 회생다이오드를 차례로 배치하는 경우에 비해, 패드(8)로의 서지전압 등 이상입력이 인가된 경우에 발생하는 정전파괴에 대한 내성을 향상시킬 수 있다.
구체적으로는 도 5의 (a) 및 (b)에 나타낸 바와 같이, 패드(8)를 끼고 하단에 상측 회생다이오드(30)가 배치됨과 더불어, 패드(8)를 끼고 상단을 향해 하측 회생다이오드(31), 하측트랜지스터(29), 상측트랜지스터(28)와 게이트보호회로(34), 레벨시프트회로(12), 및 프리드라이버(13)가 차례로 배치된다.
이 배치구성에 의해, 기준전위 이하의 마이너스서지에 의한 전류는 패드(8)에서 가장 가까운 하측 회생다이오드(31)로 흐르는 한편, 전원전압을 초과하는 플러스서지에 의한 전류는 패드(8)에서 가장 가까운 상측 회생다이오드(30)로 흐르므로, 정전파괴에 대한 내성을 향상시킬 수 있다.
또, 도 5의 (a) 및 (b)에 나타낸 바와 같이, 상측 회생다이오드(30), 패드(8), 하측 회생다이오드(31), 하측트랜지스터(29), 상측트랜지스터(28)와 게이트보호회로(34), 레벨시프트회로(12), 및 프리드라이버(13)는 일직선상에 배치됨으로써, 후술하는 도 6에 나타낸 반도체 집적회로의 배치에서도 알 수 있는 바와 같이, IGBT드라이버(46)를 포함하는 출력회로(25b)를 구성하는 출력회로 셀(16B)의 고집 적화를 실현할 수 있다. 그리고, 레벨시프트회로(12) 및 프리드라이버(13)는, 셀 폭이 가장 큰 하측트랜지스터(29)의 셀 폭 내로 들어가도록 설계하며, 구체적으로는 도 5의 (a) 및 (b)에 나타낸 바와 같이, 하측트랜지스터(29)의 셀 폭에 맞추어 설계함으로써, 반도체 집적회로의 고집적화를 실현한다.
여기서 도 5의 (b)에서 21은 스루홀이며, 41은 콘택트이고, 36은 상측트랜지스터(28)의 콜렉터영역, 35는 상측트랜지스터(28)의 에미터영역, 37은 하측트랜지스터(29)의 에미터영역, 38은 하측트랜지스터(29)의 콜렉터영역, 39는 하측 회생다이오드(31) 및 상측 회생다이오드(30)의 음극영역, 40은 하측 회생다이오드(31) 및 상측 회생다이오드(30)의 양극영역이다.
도 6은 반도체칩(1) 상에, 전술한 구성배치를 갖는 출력회로 셀(16B)을 배치한 다채널 반도체 집적회로의 평면도이다.
도 6에 나타낸 바와 같이 반도체칩(1) 상에는, 중앙부에 입력제어회로 등에 의한 출력타이밍 제어를 행하는 저내압제어부(6)가 배치됨과 더불어, 이 저내압제어부(6)를 개재하고 대향하도록, 복수의 상기 출력회로 셀(16B)이 칩 가장자리를 따라 배치되며, 저내압제어부(6)와 출력회로 셀(16B)의 각각과는 버스배선(7)으로 접속되어, 저내압제어부(6)로부터의 제어신호를 버스배선(7)을 이용하여 프리드라이버(13)로 전달시킨다. 또, 복수의 출력회로 셀(16B) 양끝에는, 고압전원 패드(4) 및 기준전위 패드(5)가 배치된다. 여기서, 복수의 출력회로 셀(16B) 배치는 도시한 것에 한정되는 것은 아니며, 패드(8)에 접속되는 본딩와이어끼리 접촉하지 않는 여러 가지 배치로 할 수도 있다.
또한, 출력회로 셀(16B) 내의 하측트랜지스터(29) 상에는, 기준전위 배선(3a)이 형성되며, 이 배선(3a)은, 복수의 출력회로 셀(16B) 양쪽에 배치된 기준전위 패드(5)에 접속된다. 마찬가지로, 출력회로 셀(16B) 내의 상측 회생다이오드(30) 상에는, 고압전위 배선(2b)이 형성되며, 이 고압전위 배선(2b)은 복수의 출력회로 셀(16B) 양쪽에 배치된 고압전원 패드(4)에 접속된다.
또, 반도체칩(1) 내에서 복수의 출력회로 셀(16B) 양쪽에 배치된 기준전위 패드(5) 및 고압전원 패드(4)는, 패키지로부터의 와이어본딩으로 접속되므로, 기준전위 패드(5) 및 고압전원 패드(4)의 전위는 안정된다. 이로써, 각 채널의 출력이 대전류가 될 경우에도, 각각의 출력회로 셀(16B)의 기준전위 및 고압전위가 안정되어, 균일한 출력특성 및 ESD내성을 얻을 수 있다.
한편, 저내압제어부(6)에서 길이방향의 한쪽 단부에는, 입력제어 패드(9)가 배치됨과 더불어, 다른 쪽 단부에는 기준전위 패드(5)가 배치된다. 그리고, 저내압제어부(6) 상에는, 입력제어 패드(9) 쪽을 제외한 3방향을 둘러싸도록 기준전위 배선(3b)이 형성된다. 기준전위 배선(3b)은, 패드(8)로부터 침입하는 외부노이즈가 출력회로 셀(16B)을 통해 저내압제어부(6)로 전달되는 것을 방지하는 실드로서의 역할을 갖는다. 이로써, 저내압제어부(6)로부터의 프리드라이버(13)로 입력되는 신호가 안정화되어 출력특성이 안정된다.
[제 3 실시형태]
도 7은, 본 발명의 제 3 실시형태에 관한 반도체 집적회로에서 출력회로 셀을 구성하는 출력회로(25c)의 기본적 회로구성 예를 나타낸다.
도 7에 나타낸 바와 같이 출력회로(25c)는, 단일MOS드라이버(47)와 프리드라이버(44)를 구비한다. 단일MOS드라이버(47)는, 하측트랜지스터(11)와, 이 하측트랜지스터(11)의 기생소자인 백게이트-드레인간 기생다이오드(27)와, ESD보호소자(43)와, 패드(8)로 구성된다. 또 하측트랜지스터(11)의 한끝에는 고압전원 패드(4)가, 하측트랜지스터(11)의 다른 끝에는 기준전위 패드(5)가, 프리드라이버(44)에는 입력단자(24)가 접속된다.
도 8의 (a) 및 (b)는, 출력회로(25c)를 구성하는 출력회로 셀(16C)에서의 배치구성을 나타낸 평면도이다.
도 8의 (a) 및 (b)에 나타낸 바와 같이 출력회로 셀(16C)의 구성은, ESD보호소자(43)와 하측트랜지스터(11)가, 패드(8)를 개재하고 대향하도록 배치되는 것을 특징으로 한다. 이와 같이, 패드(8)를 끼고 한쪽에 ESD보호소자(43)를 배치함과 더불어, 다른 쪽에 하측트랜지스터(11)를 배치함으로써, 종래예와 같이 패드를 한 끝에 배치하고 하단에서 상단을 향해 하측트랜지스터(11) 및 ESD보호소자를 차례로 배치하는 경우에 비해, 패드(8)로의 서지전압 등의 이상입력이 인가된 경우에 발생하는 정전파괴에 대한 내성을 향상시킬 수 있다.
구체적으로는 도 8의 (a) 및 (b)에 나타낸 바와 같이, 패드(8)를 끼고 하단에 ESD보호소자(43)가 배치됨과 더불어, 패드(8)를 끼고 상단을 향해 하측트랜지스터(11) 및 프리드라이버(44)가 차례로 배치된다.
이 배치구성에 의해, 기준전위 이하의 마이너스서지에 의한 전류는 패드(8)에서 가장 가까운 하측트랜지스터(11)의 보디다이오드로 흐르는 한편, 전원전압을 초과하는 플러스서지에 의한 전류는 패드(8)에서 가장 가까운 ESD보호소자(43)로 흐르므로, 정전파괴에 대한 내성을 향상시킬 수 있다.
또, 도 8의 (a) 및 (b)에 나타낸 바와 같이, ESD보호소자(43), 패드(8), 하측트랜지스터(11), 및 프리드라이버(44)는 일직선상에 배치됨으로써, 후술하는 도 9에 나타낸 반도체 집적회로의 배치에서도 알 수 있는 바와 같이, 단일MOS드라이버(47)를 포함하는 출력회로(25c)를 구성하는 출력회로 셀(16C)의 고집적화를 실현할 수 있다. 그리고, 프리드라이버(13)는, 셀 폭이 가장 큰 하측트랜지스터(11)의 셀 폭 내로 들어가도록 설계하며, 구체적으로는 도 8의 (a) 및 (b)에 나타낸 바와 같이, 하측트랜지스터(11)의 셀 폭에 맞추어 설계함으로써, 반도체 집적회로의 고집적화를 실현한다.
여기서 도 8의 (b)에서 21은 스루홀이며, 22는 하측트랜지스터(11)의 드레인영역이고, 23은 하측트랜지스터(11)의 소스영역, 39는 ESD보호소자(43)의 음극영역, 40은 ESD보호소자(43)의 양극영역이다.
도 9는 반도체칩(1) 상에, 전술한 구성배치를 갖는 출력회로 셀(16C)을 배치한 다채널 반도체 집적회로의 평면도이다.
도 9에 나타낸 바와 같이 반도체칩(1) 상에는, 중앙부에 입력제어회로 등에 의한 출력타이밍 제어를 행하는 저내압제어부(6)가 배치됨과 더불어, 이 저내압제어부(6)를 개재하고 대향하도록, 복수의 상기 출력회로 셀(16C)이 칩 가장자리를 따라 배치되며, 저내압제어부(6)와 출력회로 셀(16C)의 각각과는 버스배선(7)으로 접속되어, 저내압제어부(6)로부터의 제어신호를 버스배선(7)을 이용하여 프리드라 이버(44)로 전달시킨다. 또, 복수의 출력회로 셀(16C) 양끝에는, 고압전원 패드(4) 및 기준전위 패드(5)가 배치된다. 여기서, 복수의 출력회로 셀(16C) 배치는 도시한 것에 한정되는 것은 아니며, 패드(8)에 접속되는 본딩와이어끼리 접촉하지 않는 여러 가지 배치로 할 수도 있다.
또한, 출력회로 셀(16C) 내의 하측트랜지스터(11) 상에는, 기준전위 배선(3a)이 형성되며, 이 배선(3a)은, 복수의 출력회로 셀(16C) 양쪽에 배치된 기준전위 패드(5)에 접속된다. 마찬가지로, 출력회로 셀(16C) 내의 ESD보호소자(43) 상에는, 고압전위 배선(2)이 형성되며, 이 고압전위 배선(2)은 복수의 출력회로 셀(16C) 양쪽에 배치된 고압전원 패드(4)에 접속된다.
또, 반도체칩(1) 내에서 복수의 출력회로 셀(16C) 양쪽에 배치된 기준전위 패드(5) 및 고압전원 패드(4)는, 패키지로부터의 와이어본딩으로 접속되므로, 기준전위 패드(5) 및 고압전원 패드(4)의 전위는 안정된다. 이로써, 각 채널의 출력이 대전류가 될 경우에도, 각각의 출력회로 셀(16C)의 기준전위 및 고압전위가 안정되어, 균일한 출력특성 및 ESD내성을 얻을 수 있다. 한편, 저내압제어부(6)에서 길이방향의 한쪽 단부에는, 입력제어 패드(9)가 배치됨과 더불어, 다른 쪽 단부에는 기준전위 패드(5)가 배치된다. 그리고, 저내압제어부(6) 상에는, 입력제어 패드(9) 쪽을 제외한 3방향을 둘러싸도록 기준전위 배선(3b)이 형성된다. 기준전위 배선(3b)은, 패드(8)로부터 침입하는 외부노이즈가 출력회로 셀(16C)을 통해 저내압제어부(6)로 전달되는 것을 방지하는 실드로서의 역할을 갖는다. 이로써, 저내압제어부(6)로부터의 프리드라이버(44)로 입력되는 신호가 안정화되어 출력특성이 안정된다.
[제 4 실시형태]
도 10은, 본 발명의 제 4 실시형태에 관한 반도체 집적회로에서 출력회로 셀을 구성하는 출력회로(25d)의 기본적 회로구성 예를 나타낸다.
도 10에 나타낸 바와 같이 출력회로(25d)는, 단일IGBT드라이버(48)와 프리드라이버(44)를 구비한다. 단일IGBT드라이버(48)는, 하측트랜지스터(29)와, 하측 회생다이오드(31)와, ESD보호소자(43)와, 패드(8)로 구성된다. 또 하측트랜지스터(29)의 한끝에는 고압전원 패드(4)가, 하측트랜지스터(29)의 다른 끝에는 기준전위 패드(5)가, 프리드라이버(44)에는 입력단자(24)가 접속된다.
도 11의 (a) 및 (b)는, 출력회로(25d)를 구성하는 출력회로 셀(16D)에서의 배치구성을 나타낸 평면도이다.
도 11의 (a) 및 (b)에 나타낸 바와 같이 출력회로 셀(16D)의 구성은, ESD보호소자(43)와 하측 회생다이오드(31)가, 패드(8)를 개재하고 대향하도록 배치되는 것을 특징으로 한다. 이와 같이, 패드(8)를 끼고 한쪽에 ESD보호소자(43)를 배치함과 더불어, 다른 쪽에 하측 회생다이오드(31)를 배치함으로써, 종래예와 같이 패드를 한 끝에 배치하고 하단에서 상단을 향해 하측 회생다이오드(31) 및 ESD보호소자를 차례로 배치하는 경우에 비해, 패드(8)로의 서지전압 등 이상입력이 인가된 경우에 발생하는 정전파괴에 대한 내성을 향상시킬 수 있다.
구체적으로는 도 11의 (a) 및 (b)에 나타낸 바와 같이, 패드(8)를 끼고 하단에 ESD보호소자(43)가 배치됨과 더불어, 패드(8)를 끼고 상단을 향해 하측 회생다 이오드(31), 하측트랜지스터(29) 및 프리드라이버(44)가 차례로 배치된다.
이 배치구성에 의해, 기준전위 이하의 마이너스서지에 의한 전류는 패드(8)에서 가장 가까운 하측 회생다이오드(31)로 흐르는 한편, 전원전압을 초과하는 플러스서지에 의한 전류는 패드(8)에서 가장 가까운 ESD보호소자(43)로 흐르므로, 정전파괴에 대한 내성을 향상시킬 수 있다.
또, 도 11의 (a) 및 (b)에 나타낸 바와 같이, ESD보호소자(43), 패드(8), 하측 회생다이오드(31), 하측트랜지스터(29), 및 프리드라이버(44)는 일직선상에 배치됨으로써, 후술하는 도 12에 나타낸 반도체 집적회로의 배치에서도 알 수 있는 바와 같이, 단일IGBT드라이버(48)를 포함하는 출력회로(25d)를 구성하는 출력회로 셀(16D)의 고집적화를 실현할 수 있다. 그리고, 프리드라이버(44)는, 셀 폭이 가장 큰 하측트랜지스터(29)의 셀 폭 내로 들어가도록 설계하며, 구체적으로는 도 11의 (a) 및 (b)에 나타낸 바와 같이, 하측트랜지스터(29)의 셀 폭에 맞추어 설계함으로써, 반도체 집적회로의 고집적화를 실현한다.
여기서 도 11 (b)의 21은 스루홀이며, 41은 콘택트이고, 37은 하측트랜지스터(29)의 에미터영역, 38은 하측트랜지스터(29)의 콜렉터영역, 39는 하측 회생다이오드(31) 및 ESD보호소자(43)의 음극영역, 40은 하측 회생다이오드(31) 및 ESD보호소자(43)의 양극영역이다.
도 12는 반도체칩(1) 상에, 전술한 구성배치를 갖는 출력회로 셀(16D)을 배치한 다채널 반도체 집적회로의 평면도이다.
도 12에 나타낸 바와 같이 반도체칩(1) 상에는, 중앙부에 입력제어회로 등에 의한 출력타이밍 제어를 행하는 저내압제어부(6)가 배치됨과 더불어, 이 저내압제어부(6)를 개재하고 대향하도록, 복수의 상기 출력회로 셀(16D)이 칩 가장자리를 따라 배치되며, 저내압제어부(6)와 출력회로 셀(16D)의 각각과는 버스배선(7)으로 접속되어, 저내압제어부(6)로부터의 제어신호를 버스배선(7)을 이용하여 프리드라이버(44)로 전달시킨다. 또, 복수의 출력회로 셀(16D) 양끝에는, 고압전원 패드(4) 및 기준전위 패드(5)가 배치된다. 여기서, 복수의 출력회로 셀(16D) 배치는 도시한 것에 한정되는 것은 아니며, 패드(8)에 접속되는 본딩와이어끼리 접촉하지 않는 여러 가지 배치로 할 수도 있다.
또한, 출력회로 셀(16D) 내의 하측트랜지스터(29) 상에는, 기준전위 배선(3a)이 형성되며, 이 배선(3a)은, 복수의 출력회로 셀(16D) 양쪽에 배치된 기준전위 패드(5)에 접속된다. 마찬가지로, 출력회로 셀(16D) 내의 ESD보호소자(43) 상에는, 고압전위 배선(2)이 형성되며, 이 고압전위 배선(2)은 복수의 출력회로 셀(16D) 양쪽에 배치된 고압전원 패드(4)에 접속된다.
또, 반도체칩(1) 내에서 복수의 출력회로 셀(16D) 양쪽에 배치된 기준전위 패드(5) 및 고압전원 패드(4)는, 패키지로부터의 와이어본딩으로 접속되므로, 기준전위 패드(5) 및 고압전원 패드(4)의 전위는 안정된다. 이로써, 각 채널의 출력이 대전류가 될 경우에도, 각각의 출력회로 셀(16D)의 기준전위 및 고압전위가 안정되어, 균일한 출력특성 및 ESD내성을 얻을 수 있다. 한편, 저내압제어부(6)에서 길이방향의 한쪽 단부에는, 입력제어 패드(9)가 배치됨과 더불어, 다른 쪽 단부에는 기준전위 패드(5)가 배치된다. 그리고, 저내압제어부(6) 상에는, 입력제어 패 드(9) 쪽을 제외한 3방향을 둘러싸도록 기준전위 배선(3b)이 형성된다. 기준전위 배선(3b)은, 패드(8)로부터 침입하는 외부노이즈가 출력회로 셀(16D)을 통해 저내압제어부(6)로 전달되는 것을 방지하는 실드로서의 역할을 갖는다. 이로써, 저내압제어부(6)로부터의 프리드라이버(44)로 입력되는 신호가 안정화되어 출력특성이 안정된다.
또한, 이상의 각 실시형태에 있어서 "기준전위"란 표현을 사용하여 설명하여, 접지전위 이외의 전위인 경우도 포함시켰는데, 여기서는 반도체칩 기판에 접속되는 전위이며, 통상은 접지전위를 의미한다.
본 발명은, PDP 등의 용량성 부하를 구동시키는 다채널 반도체 집적회로에 유용하다.

Claims (24)

  1. 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로에 있어서,
    상기 회로셀은,
    상측트랜지스터, 상기 상측트랜지스터를 구동시키는 레벨시프트회로, 및 하측트랜지스터로 구성되는 고내압드라이버와,
    상기 고내압드라이버를 구동시키는 프리드라이버와,
    상기 패드를 구비하며,
    상기 상측트랜지스터와 상기 하측트랜지스터는, 상기 패드를 개재하고 서로 대향하도록 배치되는 것을 특징으로 하는 반도체 집적회로.
  2. 청구항 1에 있어서,
    상기 상측트랜지스터, 상기 패드, 상기 하측트랜지스터, 상기 레벨시프트회로, 및 상기 프리드라이버는, 일직선상에 배치되는 것을 특징으로 하는 반도체 집적회로.
  3. 청구항 1에 있어서,
    상기 반도체칩의 중앙부에 배치된 제어부와,
    상기 복수의 회로셀로 구성되는 제 1 회로셀열에 상기 제어부를 개재하고 대 향하는 복수의 상기 회로셀로 구성되는 제 2 회로셀열을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  4. 청구항 3에 있어서,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 상측트랜지스터 위에 배치되며, 상기 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 하측트랜지스터 위에 배치되며, 상기 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  5. 청구항 4에 있어서,
    상기 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  6. 청구항 1에 있어서,
    상기 레벨시프트회로 및 상기 프리드라이버는, 상기 하측트랜지스터의 셀 폭 내로 들어가도록 설계되는 것을 특징으로 하는 반도체 집적회로.
  7. 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로에 있어서,
    상기 회로셀은,
    상측트랜지스터, 상기 상측트랜지스터를 구동시키는 레벨시프트회로, 상측 회생다이오드, 하측트랜지스터, 및 하측 회생다이오드로 구성되는 고내압드라이버와,
    상기 고내압드라이버를 구동시키는 프리드라이버와,
    상기 패드를 구비하며,
    상기 상측 회생다이오드와 상기 하측 회생다이오드는, 상기 패드를 개재하고 대향하도록 배치되는 것을 특징으로 하는 반도체 집적회로.
  8. 청구항 7에 있어서,
    상기 상측 회생다이오드, 상기 패드, 상기 하측 회생다이오드, 상기 하측트랜지스터, 상기 상측트랜지스터, 상기 레벨시프트회로, 및 상기 프리드라이버는, 일직선상에 배치되는 것을 특징으로 하는 반도체 집적회로.
  9. 청구항 7에 있어서,
    상기 반도체칩의 중앙부에 배치된 제어부와,
    상기 복수의 회로셀로 구성되는 제 1 회로셀열에 상기 제어부를 개재하고 대 향하는 복수의 상기 회로셀로 구성되는 제 2 회로셀열을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  10. 청구항 9에 있어서,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 상측 회생다이오드 위에 배치되며, 상기 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 하측트랜지스터 위에 배치되며, 상기 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  11. 청구항 10에 있어서,
    상기 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  12. 청구항 7에 있어서,
    상기 레벨시프트회로 및 상기 프리드라이버는, 상기 하측트랜지스터의 셀 폭 내로 들어가도록 설계되는 것을 특징으로 하는 반도체 집적회로.
  13. 반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로에 있어서,
    상기 회로셀은,
    ESD보호소자, 및 하측트랜지스터로 구성되는 고내압드라이버와,
    상기 고내압드라이버를 구동시키는 프리드라이버와,
    상기 패드를 구비하며,
    상기 ESD보호소자와 상기 하측트랜지스터는, 상기 패드를 개재하고 대향하도록 배치되는 것을 특징으로 하는 반도체 집적회로.
  14. 청구항 13에 있어서,
    상기 ESD보호소자, 상기 패드, 상기 하측 트랜지스터, 및 상기 프리드라이버는, 일직선상에 배치되는 것을 특징으로 하는 반도체 집적회로.
  15. 청구항 13에 있어서,
    상기 반도체칩의 중앙부에 배치된 제어부와,
    상기 복수의 회로셀로 구성되는 제 1 회로셀열에 상기 제어부를 개재하고 대향하는 복수의 상기 회로셀로 구성되는 제 2 회로셀열을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  16. 청구항 15에 있어서,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 ESD보호소자 위에 배치되며, 상기 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 하측트랜지스터 위에 배치되며, 상기 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  17. 청구항 16에 있어서,
    상기 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  18. 청구항 13에 있어서,
    상기 레벨시프트회로 및 상기 프리드라이버는, 상기 하측트랜지스터의 셀 폭 내로 들어가도록 설계되는 것을 특징으로 하는 반도체 집적회로.
  19. 청구항 32에 있어서,
    반도체칩 상에, 각각이 패드를 갖는 복수의 회로셀을 구비한 반도체 집적회로에 있어서,
    상기 회로셀은,
    ESD보호소자, 하측 회생다이오드, 및 하측트랜지스터로 구성되는 고내압드라이버와,
    상기 고내압드라이버를 구동시키는 프리드라이버와,
    상기 패드를 구비하며,
    상기 ESD보호소자와 상기 하측 회생다이오드는, 상기 패드를 개재하고 대향하도록 배치되는 것을 특징으로 하는 반도체 집적회로.
  20. 청구항 19에 있어서,
    상기 ESD보호소자, 상기 패드, 상기 하측 회생다이오드, 상기 하측트랜지스터, 및 상기 프리드라이버는, 일직선상에 배치되는 것을 특징으로 하는 반도체 집적회로.
  21. 청구항 19에 있어서,
    상기 반도체칩의 중앙부에 배치된 제어부와,
    상기 복수의 회로셀로 구성되는 제 1 회로셀열에 상기 제어부를 개재하고 대향하는 복수의 상기 회로셀로 구성되는 제 2 회로셀열을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  22. 청구항 21에 있어서,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열 각각의 양 끝단에 배치되며, 고압전위용 제 1 전원패드 및 기준전위용 제 2 전원패드와,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 ESD보호소자 위에 배치되며, 상기 제 1 전원패드와 전기적으로 접속되는 고압전위의 제 1 배선과,
    상기 제 1 회로셀열 및 상기 제 2 회로셀열에서 각각의 상기 하측트랜지스터 위에 배치되며, 상기 제 2 전원패드와 전기적으로 접속되는 기준전위의 제 2 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  23. 청구항 22에 있어서,
    상기 반도체칩 중앙부에 배치된 제어부를 둘러싸도록 배치된 기준전위의 제 3 배선을 추가로 구비하는 것을 특징으로 하는 반도체 집적회로.
  24. 청구항 19에 있어서,
    상기 레벨시프트회로 및 상기 프리드라이버는, 상기 하측트랜지스터의 셀 폭 내로 들어가도록 설계되는 것을 특징으로 하는 반도체 집적회로.
KR1020077026563A 2006-03-06 2006-09-29 반도체 집적회로 Withdrawn KR20080098308A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2006-00059112 2006-03-06
JP2006059112A JP2007242671A (ja) 2006-03-06 2006-03-06 半導体集積回路

Publications (1)

Publication Number Publication Date
KR20080098308A true KR20080098308A (ko) 2008-11-07

Family

ID=38474684

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077026563A Withdrawn KR20080098308A (ko) 2006-03-06 2006-09-29 반도체 집적회로

Country Status (5)

Country Link
US (1) US20090302347A1 (ko)
JP (1) JP2007242671A (ko)
KR (1) KR20080098308A (ko)
CN (1) CN101171679A (ko)
WO (1) WO2007102239A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129768A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 半導体装置
US9069924B2 (en) 2011-12-29 2015-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection circuit cell
US8941188B2 (en) 2012-03-26 2015-01-27 Infineon Technologies Austria Ag Semiconductor arrangement with a superjunction transistor and a further device integrated in a common semiconductor body
US9087707B2 (en) 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body
CN106549537A (zh) * 2016-11-03 2017-03-29 深圳市道通智能航空技术有限公司 一种电子调速器、永磁同步电机组件以及无人飞行器
JP7411465B2 (ja) * 2020-03-18 2024-01-11 日産自動車株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6418239A (en) 1987-07-13 1989-01-23 Mitsubishi Electric Corp Semiconductor integrated circuit device
JP4408835B2 (ja) * 2004-06-01 2010-02-03 パナソニック株式会社 半導体集積回路装置
JP4620437B2 (ja) * 2004-12-02 2011-01-26 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
WO2007102239A1 (ja) 2007-09-13
US20090302347A1 (en) 2009-12-10
JP2007242671A (ja) 2007-09-20
CN101171679A (zh) 2008-04-30

Similar Documents

Publication Publication Date Title
US7138698B2 (en) Semiconductor device including power MOS field-effect transistor and driver circuit driving thereof
US20160064373A1 (en) Semiconductor device
US20180204910A1 (en) Semiconductor device
JP4212551B2 (ja) 半導体集積回路装置
CN114203816B (zh) 半导体装置
JP5008840B2 (ja) 半導体装置
KR20080098308A (ko) 반도체 집적회로
US7495296B2 (en) Semiconductor integrated circuit device
JP5131814B2 (ja) 半導体装置
JP4778811B2 (ja) 半導体集積回路
JP4758787B2 (ja) 半導体集積回路
JPWO2019054077A1 (ja) パワーモジュール及び逆導通ｉｇｂｔ
JP4408835B2 (ja) 半導体集積回路装置
JP2008147376A (ja) 半導体装置
US7768100B2 (en) Semiconductor integrated circuit
JP2008021852A (ja) 半導体装置
JP6374115B2 (ja) 複合型半導体装置
JP2018129544A (ja) 半導体装置
JP2005277040A (ja) 半導体装置
JP2006237261A (ja) Ｍｏｓｆｅｔ

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20071115

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid