KR20130081184A - Ｉｏ ｅｓｄ 디바이스 및 그 형성 방법 - Google Patents

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Abstract

본 방법은 실리콘을 포함하되 게르마늄이 실질적으로 없는 에피택시 영역을 형성하기 위해 에피택시 성장을 수행하는 단계를 포함하는 ESD 다이오드를 형성하는 단계를 포함한다. 에피택시 영역은 p형 불순물로 도핑되어 p형 영역을 형성하고, 이 p형 영역은 ESD 다이오드의 애노드를 형성한다.

Description

ＩＯ ＥＳＤ 디바이스 및 그 형성 방법{IO ESD DEVICE AND METHODS FOR FORMING THE SAME}
본 발명은 정전기 방전(ESD) 다이오드 및 그 형성 방법에 관한 것이다.
입력/출력(Input/output; IO) 회로에서, 정전기 방전(Electro-Static Discharge; ESD) 보호를 위해 대형 칩 영역들을 점유하는 대형 다이오드들이 필요하다. ESD 다이오드의 경우, ESD 전류를 방전하는 능력은 부분적으로 다이오드의 크기에 의해 결정된다. 따라서, 다이오드는 가능한 한 크게 설계된다. 뿐만 아니라, 설계 규칙들에 의해 필요한, 다이오드의 애노드와 캐소드의 크기는 애노드와 캐소드 각각의 바로 위의 금속선들의 폭에 영향을 미친다. 이에 따라, 다이오드 바로 위의 금속선들의 양호한 일렉트로 마이그레이션(electro-migration) 성능을 얻기 위해, ESD 다이오드는 많은 수의 좁은 애노드 픽업 영역 및/또는 좁은 캐소드 픽업 영역을 포함하는 것 보다는, 대형 애노드 픽업 영역 및/또는 대형 캐소드 픽업 영역을 갖도록 설계된다.
ESD 다이오드를 형성하기 위한 공정이 핀 전계효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하기 위한 공정과 통합되는 경우, 대형 애노드 픽업 영역 및/또는 대형 캐소드 픽업 영역이 반도체 핀으로부터 픽업 영역을 에피택셜방식으로 성장시킴으로써 형성될 수 있고, 이웃 핀들로부터 성장된 에피택시 영역들은 대형 픽업 영역을 형성하도록 병합된다. 하지만, 대형 에피택시 영역들 중의 몇몇은 동시적으로 형성된 소형 에피택시 영역들보다 훨씬 작은 두께를 가질 수 있다는 것이 발견되어 왔다. 결과적으로, ESD 다이오드에서는 상당한 누설 전류가 생성되었다.
본 방법은 실리콘을 포함하되 게르마늄이 실질적으로 없는 에피택시 영역을 형성하기 위해 에피택시 성장을 수행하는 단계를 포함하는 ESD 다이오드를 형성하는 단계를 포함한다. 에피택시 영역은 p형 불순물로 도핑되어 p형 영역을 형성하고, 이 p형 영역은 ESD 다이오드의 애노드를 형성한다.
ESD 다이오드들에서 누설 전류들은 감소되고, 여분의 공정 단계들이 필요하지 않으며, 여분의 리소그래피 마스크들이 필요하지 않게 된다.
실시예들과, 이 실시예들의 장점들의 보다 완벽한 이해를 위해, 이제부터 첨부 도면들을 참조하면서 이하의 상세한 설명에 대해 설명을 한다.
도 1a 내지 도 6은 다양한 실시예들에 따른 n형 디바이스 및 정전기 방전(ESD) 다이오드의 제조에서의 중간 스테이지들의 단면도들 및 평면도들이다.
도 7a 내지 도 9는 실시예들에 따른 p형 디바이스의 제조에서의 중간 스테이지들의 단면도들 및 평면도들이다.
이하에서는 본 발명개시의 실시예들의 실시 및 이용을 자세하게 설명한다. 그러나, 본 실시예들은 광범위한 특정 환경들에서 구체화될 수 있는 많은 적용가능한 발명적 개념들을 제공하는 것임을 알아야 한다. 설명하는 특정한 실시예들은 본 발명의 단순한 예시에 불과하며, 본 발명개시의 범위를 한정시키려는 것은 아니다.
다양한 실시예들에 따른 정전기 방전(ESD) 다이오드 및 그 형성 방법이 제공된다. ESD 다이오드를 형성하는 중간 스테이지들이 예시되어 있다. 본 실시예들의 변형 및 동작이 논의된다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 참조 부호들은 동일한 엘리먼트들을 지정하는데 이용된다.
도 1a는 ESD 다이오드를 형성하기 위한 구조물의 평면도를 나타낸다. 칩(10)(이것은 웨이퍼의 일부이며, 이에 따라 이후부터는 웨이퍼/칩(10)이라고 부른다)은 디바이스 영역들(100, 200)을 포함한다. 디바이스 영역(100)은 ESD 디바이스 영역이며, 이것은 또한 입력/출력(IO) 디바이스들을 형성하기 위한 IO 영역일 수 있다. 디바이스 영역(200)은 n형 디바이스가 형성되는 n형 디바이스 영역이다. n형 디바이스는 (FinFET와 같은) n형 코어 트랜지스터, n형 IO 트랜지스터, 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 디바이스, n형 IO ESD 디바이스, 또는 이들의 조합일 수 있다. 도 5에서 도시된 디바이스(250)는 디바이스 영역(200)에서 형성되는 n형 디바이스를 나타낸다.
디바이스 영역(100)에서는 복수의 반도체 핀(fin)들(120)(실리콘 핀들일 수 있음)이 형성된다. 반도체 핀들(120)은 서로 평행하며, 실질적으로 균일한 간격을 가질 수 있거나, 또는 비균일한 간격들을 가질 수 있다. 도시된 실시예들에서, 반도체 핀들(120)의 길이 방향을 X방향이라고 부른다. 복수의 게이트 전극들(122)이 반도체 핀들(120)을 가로질러서 형성되어 있다. 게이트 전극들(122)의 길이 방향은 Y방향이며, 이것은 X방향에 대해 수직하다. 게이트 전극들(122)의 부분들은 반도체 핀들(120)의 부분들의 측벽들상에 있다. 몇몇 실시예들에서, 게이트 전극들(122)은, 반도체 핀들(120)의 부분들의 측벽들상에서 형성되는 것뿐만이 아니라, 또한 반도체 핀들(120)의 윗면들 위에서 이 윗면들과 중첩하면서 확장된다. 게이트 전극들(122)은 게이트 유전체(도 1a에서는 도시되지 않음, 도 1b에서의 게이트 유전체(126)를 참조바람)에 의해 반도체 핀들(120)과 분리된다. 게이트 전극들(122)은 결과적인 ESD 디바이스(180)(도 6)에서의 더미 게이트들일 수 있다. 몇몇 실시예들에서, 게이트 전극들(122) 중의 몇몇의 게이트 전극들간의 간격은 게이트 전극들(122) 중의 이웃하는 다른 전극들간의 간격과는 상이할 수 있다. 예를 들어, 두 개의 이웃하는 게이트 전극들(122)간의 간격 S1은 두 개의 이웃하는 다른 게이트 전극들(122)간의 간격 S2보다 클 수 있다. 대안적인 실시예들에서, 게이트 전극들(122)은 균일한 간격을 가질 수 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들(24)은 평면도에서 반도체 핀들(120) 사이와 그 둘레에서 형성된다.
도 1a는 또한 반도체 핀(220)이 디바이스 영역(200)에서 형성되어 있고, 게이트 전극(222)이 반도체 핀(220)을 가로질러 형성되어 있는 것을 도시한다. 게이트 전극(222)의 부분은 반도체 핀(220)의 윗면과 그 측벽들상에 있다. 게이트 전극(222)은 반도체 핀(220)의 길이 방향에 수직한 길이 방향을 갖는다.
도 1b는 도 1a에서 도시된 구조물의 단면도를 나타내며, 이 단면도는 도 1a에서의 선 1B-1B를 따라 절취한 평면으로부터 얻어진 것이다. 반도체 핀(120)은 반도체 기판(34)의 부분인 것이 도시된다. 반도체 핀(120)은 STI 영역(24)의 윗면(24A)보다 높다. 게이트 유전체(126)는 핀(120)의 윗면상에서 형성된다. 비록 도 1b에서는 도시되지 않았지만, 게이트 유전체(126)와 게이트 전극(122)은 또한 반도체 핀(120)의 측벽들상에서 확장된다. 반도체 기판(34)에서는 N웰 영역(32)이 형성된다. 몇몇 실시예들에서, 반도체 기판(34)은 실리콘 기판이다. 대안적으로, 반도체 기판(34)은 실리콘 게르마늄, III-V 화합물 반도체 물질 등과 같은 다른 반도체 물질로 형성될 수 있다. 반도체 기판(34)은 p형 불순물로 경도핑(lightly doped)될 수 있다. 마찬가지로, 반도체 핀(220)과 게이트 전극(222)의 단면도가 또한 도시된다.
도 1c는 도 1a에서 도시된 구조물의 단면도를 나타내며, 이 단면도는 도 1a에서의 선 1C-1C를 따라 절취한 평면으로부터 얻어진 것이다. 반도체 핀들(120)은 STI 영역들(24) 위에서 확장되며, 서로 인접해 있는 것이 관측된다.
도 2a를 참조하면, 리세싱 단계가 수행되어 반도체 핀들(120, 220)을 동시에 에칭한다. 그 결과로, 리세스들(138)이 디바이스 영역(100)에서 이웃하는 게이트 전극들(122) 사이에 형성된다. 그러는 동안, 리세스들(238)이 디바이스 영역(200)에서 반도체 핀(220)에 인접하여 형성된다. 게이트 전극들(122)에 의해 뒤덮힌 반도체 핀들(120)의 몇몇 부분들과 게이트 전극(222)에 의해 뒤덮힌 반도체 핀(220)의 부분은 보호되고, 에칭되지 않는다. 몇몇의 실시예들에서, 리세스들(138)의 바닥면들(138A)과 리세스들(238)의 바닥면들(238A)은 핀들(120)의 바닥면들(120A)과 핀(220)의 바닥면(220A) 보다 낮다. 대안적인 실시예들에서, 점선들을 이용하여 나타낸 바닥면들(138A, 238A)은 바닥면들(120A, 220A)과 실질적으로 동일한 높이에 있거나, 또는 이보다 높을 수 있다. 또 다른 실시예들에서는, 어떠한 리세스 단계도 수행되지 않으며, 에칭되지 않은 반도체 핀들(120, 220)상에서 도 3a에서 도시된 에피택시 단계가 수행된다. 도 2b는 도 1a에서의 선 1C-1C를 따라 절취한 동일한 평면으로부터 얻어진 단면도를 갖는 도 2a의 구조물을 나타낸다.
도 3a는 에피택시 영역들(140, 240)을 성장시키기 위한 에피택시를 나타낸다. 도 3a는 도 1a에서의 선 1B-1B를 따라 절취한 동일한 평면으로부터 얻어진 것이다. 몇몇의 실시예들에서, 에피택시 영역들(140, 240)은 어떠한 게르마늄도 추가되지 않은 (또는 예컨대 약 2원자% 미만의, 실질적으로 게르마늄을 갖지 않는) 실질적인 순수 실리콘으로 형성된다. 대안적인 실시예들에서, 에피택시 영역들(140, 240)은 nMOS 트랜지스터와 같은 n형 디바이스를 형성하는데 적절한 (실리콘 탄소, 실리콘 인 등과 같은) 다른 물질들로 형성된다. 에피택시 영역들(140, 240)은, 에피택시 영역들(140, 240)이 성장될 때 어떠한 n형 불순물이나 p형 불순물도 현장에서 도핑되지 않는 실질적으로 중성적인 도전형일 수 있다. 대안적인 실시예들에서, 에피택시 영역들(140, 240)의 형성의 진행과 함께 인, 비소 등과 같은, n형 불순물이 현장에서 도핑될 수 있다. 에피택시 공정으로 인해, 에피택시 영역들(140, 240)이 아래에 있는 n웰 영역(32)의 물질과 동일한 물질(예컨대, 실리콘)로 형성된 것인지 아닌지 여부에 상관없이, 가시적인 인터페이스들(140A, 240A)은 위에 있는 에피택시 영역들(140, 240)과 n웰 영역(32) 사이에서 각각 생성될 수 있다. 인터페이스들(140A, 240A)은 예컨대 스캐닝 전자 현미경(Scanning Electron Microscopy; SEM)을 이용하여 관측될 수 있다. 에피택시 단계는 화학적 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 수행될 수 있고, 실란(SiH4)은 전구체(precursor)로서 이용될 수 있지만, 다른 적용가능한 방법 및/또는 전구체들이 이용될 수 있다. 윗면들(140B, 240B)은 핀들(120, 220)의 윗면들보다 더 높을 수 있다. 윗면들(140B, 240B)은 또한 핀들(120, 220)의 윗면들과 동일한 높이를 가질 수 있거나 또는 이보다 더 낮을 수 있다. 몇몇의 잠재적인 윗면들(140B, 240B)은 점선들을 이용하여 나타난다.
도 3b는 도 3a에서 도시된 구조물의 단면도를 나타내며, 이 단면도는 도 1a에서의 선 1C-1C를 따라 절취한 동일한 평면으로부터 얻어진 것이다. 에피택시 영역들(140)은 또한, STI 영역들(24)의 윗면들(24A) 위에서 성장될 때, 수직적 성장뿐만이 아니라 측면적 성장을 갖는다. 그 결과, 이웃하는 리세스들(138)(도 2b)로부터 성장된 반도체 물질은 병합되어 다수의 STI 영역들(24)의 상부상에서 확장되는 대형 에피택시 영역(140)을 형성한다. 도 3a와 도 3b에서 도시된 구조물들의 평면도인 도 3c에서 도시된 바와 같이, 대형 에피택시 영역(140)은 이웃하는 게이트 전극(122) 사이의 실질적으로 전체 영역으로 확장된다.
도 4는 p형 불순물을 에피택시 영역들(140)에 주입하여 p형 영역(142)을 형성하는 것을 보여준다. 몇몇의 실시예들에서, p형 영역들(142)은, 예컨대 약 1019 /㎤보다 높은 불순물 농도, 또는 약 1019 /㎤와 약 1021 /㎤ 사이의 불순물 농도까지 중도핑(heavily doped)되지만, 이보다 높거나 또는 낮은 불순물 농도가 이용될 수 있다. 주입된 불순물은 붕소, 인듐 등을 포함할 수 있다. p형 불순물이 주입되는 경우, 에피택시 영역들(240)에 p형 불순물이 주입되지 못하도록, 디바이스 영역(200)은 예컨대 포토레지스트(44)에 의해 마스킹된다.
도 5는 n형 불순물을 에피택시 영역들(240)에 주입하여 n형 영역(242)을 형성하는 것을 보여준다. 몇몇의 실시예들에서, n형 영역들(242)은, 예컨대 약 1019 /㎤보다 높은 불순물 농도, 또는 약 1019 /㎤와 약 1021 /㎤ 사이의 불순물 농도까지 중도핑(heavily doped)되지만, 이보다 높거나 또는 낮은 불순물 농도가 이용될 수 있다. 주입된 불순물은 인, 비소, 안티몬 등을 포함할 수 있다. n형 불순물이 주입되는 경우, 디바이스 영역(100)은 예컨대 포토레지스트(46)에 의해 마스킹될 수 있다. 이에 따라, p형 영역들(142)에는 n형 불순물이 주입되지 않는다. 그 결과, n형 디바이스(250)가 형성된다. n형 디바이스(250)는 n형 코어 FinFET, n형 IO FinFET, SRAM셀내의 n형 FinFET, n형 IO ESD 디바이스 등일 수 있다. 도 4 및 도 5에서 도시된 단계들의 순서는 반대일 수 있으며, n형 불순물은 p형 불순물이 에피택시 영역들(140)내로 주입되기 전에 에피택시 영역들(240)내로 주입될 수 있다.
도 6은 실리사이드 영역(162)과 접촉 플러그들(164)의 형성을 도시한다. 이에 더하여, 도 6은 또한 n형 픽업 영역(166)과 그 위에 있는 각각의 실리사이드 영역(168)을 도시한다. n형 픽업 영역(166)은 p형 에피택시 영역들(142)을 형성하는 방법과 동일한 방법을 본질적으로 이용하여 형성될 수 있고, p형 에피택시 영역들(142)의 형성과 동시적으로 형성될 수 있다. n형 픽업 영역(166)은 또한 N+ 영역으로서 중도핑될 수 있다. 실리사이드 영역들(162, 168)은 p형 에피택시 영역들(142)과 n형 픽업 영역(166) 위에 금속층(미도시)을 증착시키고, 어닐링을 수행하여 실리사이드 영역들(162, 168)을 각각 형성함으로써 형성될 수 있다. 그런 후 실리사이드 영역들(162, 168)을 남겨두면서, 금속층의 반응되지 않은 부분은 제거된다. 층간 유전체일 수 있는 유전체 층(170)이 형성되고, 그런 후 접촉 플러그들(164, 172)이 유전체 층(170)에서 형성되며 p형 에피택시 영역들(142)과 n형 픽업 영역(166) 각각에 전기적으로 결합된다. p형 에피택시 영역들(142), n웰 영역(32), 및 n형 픽업 영역(166)은 ESD 다이오드(180)를 형성한다. p형 에피택시 영역들(142)은 애노드로서 역할을 하고, n웰 영역(32)은 캐소드로서 역할을 하며, n형 픽업 영역(166)은 ESD 다이오드(180)의 캐소드 픽업 영역으로서 역할을 한다. 비록 도시되지는 않았지만, p형 영역들(142)과 n웰 영역(32) 사이의 경계면적을 한층 증가시키기 위해, 도 4에서 도시된 복수의 p형 영역들(142)은 접촉 플러그들과 금속선들을 통해 상호접속될 수 있다.
몇몇 실시예들에서, 접촉 플러그(172)와 애노드(32)는 전기적 접지(GND)와 같은 VSS 노드에 결합될 수 있는 반면에, 접촉 플러그(164)와 애노드(142)는 (VDDIO와 같은) 포지티브 전력 공급 노드 VDD에 결합될 수 있다. 반대로, 역 접속 방식이 또한 사용될 수 있으며, 여기서는 접촉 플러그(164)와 애노드(142)가 VSS 노드에 결합될 수 있는 반면에, 접촉 플러그(172)와 애노드(32)는 포지티브 전력 공급 노드 VDD에 결합될 수 있다. 대안적으로, 접촉 플러그들(164, 172) 각각은 IO 입력 패드 또는 IO 출력 패드에 결합될 수 있다. p형 에피택시 영역들(142), n웰 영역(32), 및 n형 픽업 영역(166)간의 커다란 경계면적으로 인해, ESD 다이오드(180)는 높은 ESD 전류를 가질 수 있다.
도 7a 내지 도 9는 ESD 다이오드(180)(도 6)와 n형 디바이스(250)(도 5)가 형성되는 동일한 반도체 기판인, 반도체 기판(34)상에서의 (예시적인 도 9에서의) p형 디바이스(302)의 형성을 도시한다. 도 7a 내지 도 9에서 도시된 공정 단계들은 도 1a 내지 도 6에서의 단계들과는 개별적으로 수행된다. 이에 더하여, 도 1 내지 도 6에서 도시된 공정 단계들에서 이용되는 리소그래피 마스크들(미도시)은 도 7a 내지 도 9에서 도시된 공정 단계들에서 이용되는 리소그래피 마스크들과는 상이할 수 있으며, 여기서의 리소그래피 마스크들은 불투명한 패턴들과 투명한 패턴들을 포함한다. 이에 따라, 도 7a 내지 도 9에서 도시된 형성 공정은 도 1a 내지 도 6에서 도시된 ESD 다이오드(180)의 형성으로부터 분리된다.
도 7a 및 도 7b는 게이트 전극(322)이 반도체 핀(320)의 윗면과 측벽들상에 형성되어 있는 개시 구조물의 평면도와 단면도를 각각 도시한다. 다음으로, 도 8에서 도시된 바와 같이, 반도체 핀(320)을 에칭함으로써 리세스들(338)이 형성된다. 그 후, 도 9에서 도시된 바와 같이, 에피택시 영역들(340)이 리세스들(338)내에서 성장된다. 에피택시 영역들(340)은 예컨대 실리콘 게르마늄으로 형성될 수 있다. 그 후 p형 불순물로 에피택시 영역들(340)을 도핑하기 위한 주입이 수행된다. 예시적인 실시예에서, 결과적인 디바이스(302)는 코어 회로, SRAM 회로, IO 회로 등에서 이용될 수 있는 p형 FinFET일 수 있다. 도핑된 에피택시 영역들(340)은 FinFET(302)의 소스 및 드레인 스트레서들을 형성할 수 있으며, 이로써 구동 전류를 개선시키기 위해 p형 디바이스(302)의 채널 영역에 압축응력이 인가될 수 있다.
IO ESD 다이오드들의 p형 영역을 형성하기 위한 통상적인 공정들에서는, p형 디바이스들의 실리콘 게르마늄 스트레서들의 형성과 동시적으로 형성되었던(그리고 이에 따라 이에 결합되었던) 대형 p형 영역들은 종종 얇았었다. 그 결과, IO ESD 디바이스들의 접촉 플러그들이 결과적인 ESD 다이오드들의 p-n접합을 통과할 수 있기 때문에 높은 누설 전류들이 IO ESD 디바이스들에서 생성될 수 있다. 실험 결과는, ESD 다이오드들의 p형 에피택시 영역들의 형성을 p형 FinFET들의 실리콘 게르마늄 스트레서들의 형성과 분리시킴으로써, 실리콘 게르마늄 영역들보다는 실리콘 영역들이 대형 p형 에피택시 영역들로서 역할을 하도록 형성될 수 있다는 것을 보여주었다. 그 결과로, 대형 p형 에피택시 영역의 두께는 소형 에피택시 영역들의 두께에 근접해질 수 있다. 예를 들어, 도 3c에서, p형 에피택시 영역(140')의 두께는 p형 에피택시 영역(140'')의 두께에 근접해질 수 있다. 이에 따라, 균일한 두께로 인해, 접촉 플러그들은 ESD 다이오드들의 p-n 접합들을 통과하기가 쉽지 않게 되고, ESD 다이오드들에서 누설 전류들은 감소된다. 실시예들에서, ESD 다이오드들의 대형 p형 에피택시 영역들은 n형 디바이스들의 형성과 동시적으로 형성되기 때문에, 여분의 공정 단계들이 필요하지 않고, 여분의 리소그래피 마스크들이 필요하지 않다.
실시예들에 따르면, 본 방법은 실리콘을 포함하되 게르마늄이 실질적으로 없는 에피택시 영역을 형성하기 위해 에피택시 성장을 수행하는 단계를 포함하는 ESD 다이오드를 형성하는 단계를 포함한다. 에피택시 영역은 p형 불순물로 도핑되어 p형 영역을 형성하고, 이 p형 영역은 ESD 다이오드의 애노드를 형성한다.
다른 실시예들에 따르면, 본 방법은 서로 평행한 복수의 제1 반도체 핀들을 형성하는 단계, 및 서로 평행한 복수의 제1 게이트 전극들을 형성하는 단계를 포함한다. 복수의 제1 게이트 전극들의 길이방향들은 복수의 제1 반도체 핀들의 길이방향들에 수직하다. 복수의 제1 게이트 전극들은 복수의 제1 반도체 핀들의 부분들의 윗면 및 측벽들상에 위치한다. 본 방법은 제2 반도체 핀을 형성하는 단계, 및 제2 반도체 핀의 부분의 윗면 및 측벽들상에 제2 게이트 전극을 형성하는 단계를 더 포함한다. 복수의 제1 게이트 전극들에 의해 뒤덮히지 않은 복수의 제1의 반도체 핀들의 부분들은 에칭되어 제1 리세스들을 형성한다. 제2 게이트 전극에 의해 뒤덮히지 않은 제2 반도체 핀의 부분들은 에칭되어 제2 리세스들을 형성한다. 제1 에피택시 영역들과 제2 에피택시 영역들을 동시적으로 성장시키기 위해 에피택시 성장이 수행된다. 제1 에피택시 영역들은 제1 리세스들로부터 성장되고, 제1 에피택시 영역들은 병합되어 대형 에피택시 영역을 형성한다. 제2 에피택시 영역들은 제2 리세스들에서 성장된다. 대형 에피택시 영역은 p형 불순물로 도핑되어 p형 영역을 형성하고, 이 p형 영역은 ESD 다이오드의 애노드를 형성한다. 제2 에피택시 영역들은 n형 불순물로 도핑되어 n형 디바이스의 소스 영역과 드레인 영역을 형성한다.
또 다른 실시예들에 따르면, 디바이스는 반도체 기판, 및 반도체 기판에서의 n웰 영역을 포함한다. p형 반도체 영역은 n웰 영역 위에 배치되고, p형 반도체 영역과 n웰 영역은 ESD 다이오드의 p-n 접합을 형성한다. p형 반도체 영역은 실질적으로 게르마늄이 없다.
실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다. 또한, 각각의 청구항은 개별적인 실시예를 구성하며, 다양한 청구항들 및 실시예들의 조합은 본 발명개시의 범위내에 있다.

Claims (10)

  1. 방법에 있어서,
    정전기 방전(Electro-Static Discharge; ESD) 다이오드를 형성하는 단계
    를 포함하며, 상기 ESD 다이오드 형성 단계는,
    실리콘을 포함하되 게르마늄이 실질적으로 없는 에피택시 영역을 형성하기 위해 에피택시 성장을 수행하는 단계와;
    상기 에피택시 영역을 p형 불순물로 도핑하여 p형 영역을 형성하는 단계
    를 포함하며, 상기 p형 영역은 상기 ESD 다이오드의 애노드를 형성하는 것인, 방법.
  2. 제1항에 있어서,
    제1 반도체 핀(fin)을 형성하는 단계와;
    상기 제1 반도체 핀의 부분을 에칭하여 제1 리세스(recess)를 형성하는 단계
    를 더 포함하며, 상기 에피택시 영역은 상기 제1 리세스로부터 성장되는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 반도체 핀에 인접해 있고 이 제1 반도체 핀에 평행하게 있는 제2 반도체 핀을 형성하는 단계와;
    상기 제2 반도체 핀의 부분을 에칭하여 제2 리세스를 형성하는 단계
    를 더 포함하며, 상기 제1 및 제2 리세스들로부터 성장된 반도체 물질은 병합되어 상기 에피택시 영역을 형성하는 것인, 방법.
  4. 제1항에 있어서,
    추가적인 반도체 핀을 형성하는 단계와;
    상기 추가적인 반도체 핀의 부분을 에칭하여 추가적인 리세스를 형성하는 단계와;
    실리콘을 포함하되 게르마늄이 실질적으로 없는 추가적인 에피택시 영역을 상기 추가적인 리세스에서 형성하기 위해 추가적인 에피택시 성장을 수행하는 단계와;
    상기 추가적인 에피택시 영역을 n형 불순물로 도핑하여 n형 영역을 형성하는 단계
    를 더 포함하며,
    상기 에피택시 성장과 상기 추가적인 에피택시 성장은 동시적으로 수행되는 것인, 방법.
  5. 방법에 있어서,
    복수의 제1 반도체 핀(fin)들을 서로 평행하게 형성하는 단계와;
    복수의 제1 게이트 전극들을 서로 평행하게 형성하는 단계로서, 상기 복수의 제1 게이트 전극들의 길이방향들은 상기 복수의 제1 반도체 핀들의 길이방향에 수직하며, 상기 복수의 제1 게이트 전극들은 상기 복수의 제1 반도체 핀들의 부분들의 윗면 및 측벽들상에 위치하는 것인, 상기 복수의 제1 게이트 전극 형성 단계와;
    제2 반도체 핀을 형성하는 단계와;
    상기 제2 반도체 핀의 부분의 윗면 및 측벽들상에 제2 게이트 전극을 형성하는 단계와;
    상기 복수의 제1 게이트 전극들에 의해 뒤덮히지 않은 상기 복수의 제1의 반도체 핀들의 부분들을 에칭하여 제1 리세스들을 형성하는 단계와;
    상기 제2 게이트 전극에 의해 뒤덮히지 않은 상기 제2 반도체 핀의 부분들을 에칭하여 제2 리세스들을 형성하는 단계와;
    제1 에피택시 영역들과 제2 에피택시 영역들을 동시적으로 성장시키도록 에피택시 성장을 수행하는 단계로서, 상기 제1 에피택시 영역들은 상기 제1 리세스들로부터 성장되고, 상기 제1 에피택시 영역들은 병합되어 대형 에피택시 영역을 형성하며, 상기 제2 에피택시 영역들은 상기 제2 리세스들에서 성장되는 것인, 상기 에피택시 성장 수행 단계와;
    상기 대형 에피택시 영역을 p형 불순물로 도핑하여 p형 영역을 형성하는 단계로서, 상기 p형 영역은 정전기 방전(Electro-Static Discharge; ESD) 다이오드의 애노드를 형성하는 것인, 상기 p형 영역 형성 단계와;
    상기 제2 에피택시 영역들을 n형 불순물로 도핑하여 n형 디바이스의 소스 영역과 드레인 영역을 형성하는 단계
    를 포함하는, 방법.
  6. 제5항에 있어서,
    제3 반도체 핀을 형성하는 단계와;
    상기 제3 반도체 핀의 부분의 윗면 및 측벽들상에 제3 게이트 전극을 형성하는 단계와;
    상기 제2 게이트 전극에 의해 뒤덮히지 않은 상기 제3 반도체 핀의 부분들을 에칭하여 제2 리세스들을 형성하는 단계와;
    제3 에피택시 영역들을 성장시키기 위한 추가적인 에피택시 성장을 수행하는 단계로서, 상기 제1 에피택시 영역들과 상기 제3 에피택시 영역들은 개별적인 공정 단계들에서 성장되며, 상기 제3 에피택시 영역들은 실리콘 게르마늄을 포함하는 것인, 상기 추가적인 에피택시 성장 수행 단계와;
    상기 제3 에피택시 영역들을 p형 불순물로 도핑하여 p형 디바이스의 소스 영역과 드레인 영역을 형성하는 단계
    를 더 포함하는, 방법.
  7. 디바이스에 있어서,
    반도체 기판;
    상기 반도체 기판에서의 n웰 영역; 및
    상기 n웰 영역 위의 p형 반도체 영역
    을 포함하며, 상기 p형 반도체 영역과 상기 n웰 영역은 정전기 방전(Electro-Static Discharge; ESD) 다이오드의 p-n 접합을 형성하며, 상기 p형 반도체 영역은 실질적으로 게르마늄이 없는 것인, 디바이스.
  8. 제7항에 있어서,
    상기 n웰 영역으로 확장하는 서로 평행한 복수의 STI 영역들과;
    상기 n웰 영역 위의 복수의 반도체 핀들; 및
    상기 복수의 반도체 핀들 위의 복수의 게이트 전극들
    을 더 포함하며, 상기 p형 반도체 영역은,
    상기 복수의 STI 영역들 바로 위의 제1 부분들; 및
    상기 복수의 STI 영역들사이의 복수의 공간들로 확장하는 제2 부분들
    을 포함하고,
    상기 p형 반도체 영역은 상기 복수의 게이트 전극들 중 두 개의 게이트 전극들 사이에 있는 것인, 디바이스.
  9. 제7항에 있어서,
    상기 n웰 영역과 접촉하면서 그 위에 있는 n형 픽업 영역
    을 더 포함하며, 상기 p형 반도체 영역, 상기 n웰 영역, 및 상기 n형 픽업 영역은 상기 ESD 다이오드의 애노드, 캐소드, 및 캐소드 픽업 영역을 형성하는 것인, 디바이스.
  10. 제7항에 있어서,
    상기 반도체 기판 위에 있으며 소스 및 드레인 스트레서들을 포함하는 p형 FinFET
    을 더 포함하며, 상기 소스 및 드레인 스트레서들은 실리콘 게르마늄을 포함하는 것인, 디바이스.
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