CN107731808A - 静电放电保护结构及其形成方法 - Google Patents

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Abstract

本发明提供一种静电放电保护结构及其形成方法，其中，方法包括：提供基底，所述基底包括第一区域和第二区域，所述基底的第二区域包括：衬底和位于所述衬底上的鳍部；在所述第一区域基底上形成第一掺杂层；在所述第二区域鳍部表面和第二区域衬底表面形成第二掺杂层。所述形成方法能够增加所形成静电放电保护结构的散热性能，改善静电放电保护结构性能。

Description

静电放电保护结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种静电放电保护结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的尺寸也越来越小。
鳍式场效应晶体管(FinFET)的沟道凸出衬底表面形成鳍部，栅极覆盖鳍部的顶面和侧壁，从而使反型层形成在沟道各侧上，可于电路的两侧控制电路的接通与断开，能够大幅改善电路控制，减少漏电流。此外，FinFET这种3D架构能够提高FinFET的集成度。然而，由于FinFET的鳍部宽度较窄，也使得FinFET的散热成为一个巨大挑战，这就引起FinFET的自加热问题，容易导致FinFET的鳍部受损。
特别是在静电放电电路中，外界电路产生的巨大静电电流流入静电放电电路的漏极，容易引起漏极温度的急剧升高，引起静电放电器性能的不稳定。因此，静电放电电路的散热性能对静电放电器具有重要影响。
然而，现有的鳍式场效应晶体管存在散热较差，晶体管性能不稳定的缺点。
发明内容
本发明解决的问题是提供一种静电放电保护结构及其形成方法，能够提高晶体管的散热性能、改善静电放电保护结构性能。
为解决上述问题，本发明提供一种静电放电保护结构，包括：基底，所述基底包括：衬底和位于所述衬底上的若干鳍部，所述基底包括第一区域和第二区域；位于所述第一区域鳍部表面的第一掺杂层；位于所述第二区域鳍部表面和第二区域衬底表面的第二掺杂层。
可选的，所述基底还包括位于第一区域和第二区域之间的栅极区；所述静电放电保护结构还包括：位于所述栅极区基底上的栅极结构；所述第一掺杂层和第二掺杂层的类型相同。
可选的，还包括位于所述第二区域与所述栅极区之间的基底上的隔离结构。
可选的，所述第一掺杂层和第二掺杂层相接触，所述第一掺杂层与第二掺杂层的类型相反。
可选的，所述第二区域鳍部高度小于所述第一区域鳍部高度。
可选的，所述第二区域鳍部的高度为150埃～800埃。
可选的，所述基底包括多个位于第二区域衬底上的鳍部；所述第二区域相邻鳍部之间间隙的深宽比值为1～4。
可选的，所述第二掺杂层的厚度为50埃～500埃。
相应的，本发明还提供一种静电放电保护结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述基底的第二区域包括：衬底和位于所述衬底上的鳍部；在所述第一区域鳍部表面形成第一掺杂层；在所述第二区域鳍部表面和第二区域衬底表面形成第二掺杂层。
可选的，所述基底还包括位于第一区域和第二区域之间的栅极区；形成第一掺杂层和第二掺杂层之前，所述形成方法还包括在所述栅极区基底上形成栅极结构；所述第一掺杂层和所述第二掺杂层的类型相同。
可选的，所述第二区域与所述栅极区之间的基底上具有隔离结构。
可选的，形成所述第二掺杂层的工艺包括外延生长工艺。
可选的，形成所述第二掺杂层之前，还包括：对所述第二区域鳍部进行刻蚀，减小第二区域鳍部高度。
可选的，对所述第二区域鳍部进行刻蚀之后，所述鳍部的高度为150埃～800埃。
可选的，所述第二区域衬底上具有多个鳍部；对所述第二区域鳍部进行刻蚀之后，所述第二区域相邻鳍部之间间隙的深宽比值为1～4。
可选的，所述衬底和位于衬底上的鳍部还位于所述基底第一区域；形成所述第一掺杂层和第二掺杂层之前，还包括：在所述第一区域和第二区域衬底上形成隔离结构，所述隔离结构覆盖所述鳍部部分侧壁且表面低于所述鳍部顶部表面；去除第二区域衬底上的隔离结构，暴露出所述第二区域衬底表面。
可选的，形成隔离结构之后，去除所述第二区域隔离结构之前，还包括：对所述第二区域鳍部进行刻蚀。
可选的，去除所述第二区域隔离结构之后，还包括：对所述第二区域鳍部进行刻蚀。
可选的，对所述第二区域鳍部进行刻蚀的步骤包括：在所述第一区域形成第一牺牲层，所述第一牺牲层覆盖所述第一区域鳍部侧壁和顶部表面；在所述第二区域衬底上形成第二牺牲层，所述第二牺牲层表面低于所述第二区域鳍部顶部表面；以所述第一牺牲层和第二牺牲层为掩膜对所述第二区域鳍部进行刻蚀；去除所述第一牺牲层和第二牺牲层。
可选的，去除第二区域衬底上的隔离结构的过程中，还包括：去除所述第一区域衬底上的隔离结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的静电放电保护结构中，第二掺杂层位于所述第二区域鳍部表面和第二区域衬底表面，从而增加了第二掺杂层与基底的接触面积，增加了电流流经通道的横截面积。因此，所述形成方法能够增加所形成静电放电保护结构的散热性能，改善静电放电保护结构性能。
本发明的静电放电保护结构的形成方法中，形成所述第二掺杂层的过程中，所述第二掺杂层不仅形成于第二区域鳍部表面，还形成第二区域衬底表面，从而增加了第二掺杂层与基底的接触面积，增加了电流流经通道的横截面积。因此，所述形成方法能够增加所形成静电放电保护结构的散热性能，改善静电放电保护结构性能。
附图说明
图1和图2是一种静电放电保护结构一实施例的结构示意图；
图3至图10是本发明静电放电保护结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
静电放电保护结构的形成方法存在诸多问题，例如：所形成的静电放电保护结构的散热性能较差。
现结合一种静电放电保护结构，分析所述静电放电保护结构散热较困难的原因：
图1和图2是一种静电放电保护结构的结构示意图。
请参考图1和图2，图2是图1沿虚线1-2的剖视图。所述静电放电保护结构包括：基底，所述基底包括衬底100和位于衬底100上的鳍部101；位于所述鳍部101和衬底100中的第一阱区121；位于所述鳍部101和所述衬底100中的第二阱区122，所述第二阱区122与所述第一阱区121接触；位于所述衬底100上的隔离结构102，所述隔离结构102覆盖所述鳍部101部分侧壁；横跨所述鳍部101的栅极结构110，所述栅极结构110覆盖所述鳍部101部分侧壁和顶部表面；位于所述栅极结构110两侧鳍部101内的源区112和漏区111。
当所述静电放电保护结构在使用时，大量静电电流流入漏区111，产生大量的热量。由于所述漏区111仅与所述鳍部101接触，因此，所述漏区111与基底的接触面积较小，所述静电电流产生的热量很难释放，从而容易引起静电放电保护结构温度的急剧升高，损坏鳍部101，进而容易影响静电放电器性能的不稳定。
为解决所述技术问题，本发明提供了一种静电放电保护结构的形成方法，包括：提供基底，所述基底包括第一区域和第二区域，所述基底的第二区域包括：衬底和位于所述衬底上的鳍部；在所述第一区域基底上形成第一掺杂层；在所述第二区域鳍部表面和第二区域衬底表面形成第二掺杂层。
其中，形成所述第二掺杂层的过程中，所述第二掺杂层不仅形成于第二区域鳍部表面，还形成第二区域衬底表面，从而增加了第二掺杂层与基底的接触面积，增加了电流流经通道的横截面积。因此，所述形成方法能够增加所形成静电放电保护结构的散热性能，改善静电放电保护结构性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图10是本发明静电放电保护结构的形成方法一实施例各步骤的结构示意图。
需要说明的是，静电放电保护结构漏极在较大的静电电流的作用下，容易产生大量的热量，因此，对静电放电保护结构的散热性能有较高要求。本实施例以改善静电放电保护结构的散热性能为例对本发明的静电放电保护结构的形成方法作详细说明。但是本发明的静电放电保护结构的形成方法不仅限于此，所述形成方法还可以用于形成二极管、三极管等半导体器件。
请参考图3和图4，图4中第一区域I为图3沿虚线11-12的剖视图，图4中第二区域II为图3沿虚线21-22的剖视图，提供基底，所述基底包括第一区域I和第二区域II，所述基底的第二区域II包括：衬底200和位于所述衬底200上的鳍部201。
本实施例中，所述第一区域I用于形成源区；所述第二区域II用于形成漏区。在其他实施例中，所述第一区域还用于形成漏区；所述第二区域还用于形成源区。
本实施例中，所述第一区域I基底也包括：衬底200和位于所述衬底200上的鳍部201。
本实施例中，所述基底包括：多个位于第二区域II衬底200上的鳍部201和多个位于所述第一区域I衬底200上的鳍部201。
本实施例中，所述基底还包括：位于所述第一区域I和第二区域II之间的栅极区III，所述栅极区III用于形成栅极结构；位于所述栅极区III与第二区域II之间的隔离区IV。在其他实施例中，所述基底还可以不包括所述栅极区和所述隔离区。
本实施例中，形成所述基底的步骤包括：提供初始衬底；对所述初始衬底进行图形化形成衬底200和位于所述衬底200上的初始鳍部；去除所述隔离区IV上的初始鳍部，形成鳍部201。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
本实施例中，通过干法刻蚀或湿法刻蚀去除所述隔离区IV上的初始鳍部。
本实施例中，形成所述基底之后，还包括：在所述第一区域I和栅极区III基底中形成第一阱区(图中未示出)；在所述栅极区III、隔离区IV和第二区域II基底中形成第二阱区(图中未示出)，所述第二阱区与所述第一阱区相接触。
本实施例中，所述第一阱区中具有第一掺杂离子，所述第二阱区中具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子的类型相反。
图5至图9是在图4基础上的后续步骤示意图。
请参考图5，在所述第一区域I和第二区域II衬底200上形成隔离结构202，所述隔离结构202覆盖所述鳍部201部分侧壁且表面低于所述鳍部201顶部表面。
所述隔离结构202用于实现第一区域I鳍部201之间的隔离，以减小漏电流。
本实施例中，所述隔离结构202的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮氧化硅。
本实施例中，形成所述隔离结构202的步骤包括：形成覆盖所述鳍部201侧壁和顶部的初始隔离结构；刻蚀所述初始隔离结构，使初始隔离结构表面低于所述鳍部201顶部表面，形成隔离结构202。
本实施例中，刻蚀所述初始隔离结构的工艺包括干法刻蚀。在其他实施例中，刻蚀所述初始隔离结构的工艺还可以包括湿法刻蚀。
需要说明的是，所述隔离结构202还覆盖所述隔离区IV(如图3所示)衬底200。所述隔离区IV衬底200上的隔离结构202用于增加电流流经通道的长度，从而增加所形成静电放电保护结构的散热性能。
所述隔离结构202还位于所述栅极区III鳍部201之间的衬底200上。
请参考图6，去除第二区域II衬底200上的隔离结构202，暴露出所述第二区域II衬底200表面。
暴露出所述第二区域II衬底200表面能够使后续形成的第二掺杂层能够形成于所述第二区域II衬底200表面，从而增加所述第二掺杂层与基底的接触面积，增加电流流经通道的横截面积，从而增加所形成静电放电保护结构的散热性能。
本实施例中，去除第二区域II衬底200上的隔离结构202的步骤包括：在所述第一区域I衬底200上形成第一光刻胶，所述第一光刻胶覆盖所述第一区域I鳍部201侧壁和顶部表面；以所述第一光刻胶为掩膜刻蚀所述隔离结构202，去除所述第二区域II衬底200上的隔离结构202；去除所述第一光刻胶。
本实施例中，去除所述第二区域II衬底200上的隔离结构202的工艺包括湿法刻蚀、干法刻蚀或干法湿法刻蚀的共同作用。
本实施例中，去除第二区域II衬底200上的隔离结构202，保留第一区域I衬底200上的隔离结构202。在其他实施例中，去除第二区域衬底上的隔离结构的过程中，还可以去除所述第一区域衬底上的隔离结构，暴露出第一区域衬底，从而使后续外延生成长过程中，能够在第一区域衬底上也形成第一掺杂区，进而进一步增加所形成静电放电保护结构的散热性能。
需要说明的是，在其他实施例中，所述基底不包括所述栅极区和所述隔离区，所述形成方法还可以不包括：形成所述隔离结构和去除第二区域隔离结构的步骤。
后续，本实施例中，去除所述第二区域II隔离结构202之后，所述形成方法还包括：对所述第二区域II鳍部201进行刻蚀，减小所述第二区域II鳍部201的高度，具体如图7和图8所示。
请参考图7，在所述第一区域I形成第一牺牲层203，所述第一牺牲层203覆盖所述第一区域I鳍部201顶部和侧壁表面；在所述第二区域II衬底200上形成第二牺牲层204，所述第二牺牲层204表面低于所述第二区域II鳍部201顶部表面。
本实施例中，所述基底还包括位于第一区域I和第二区域II之间的栅极区III(如图3所示)，所述第一牺牲层203还覆盖所述栅极区IV鳍部201顶部和侧壁表面。
本实施例中，所述第一牺牲层203和第二牺牲层204为抗反射涂层，所述抗反射涂层为有机抗反射涂层。有机抗反射涂层的去除工艺简单。在其他实施例中，所述第一牺牲层和第二牺牲层的材料还可以为氧化硅、氮化硅或氮氧化硅。
本实施例中，形成所述第一牺牲层203、第二牺牲层204的步骤包括：形成覆盖所述第一区域I、第二区域II和栅极区III基底的初始牺牲层；在所述第一区域I和栅极区域III的初始牺牲层上形成第二光刻胶；以所述第二光刻胶为掩膜对所述初始牺牲层进行刻蚀，使第二区域II初始牺牲层表面低于所述第二区域II鳍部201顶部表面；去除所述第二光刻胶。
本实施例中，以所述第二光刻胶为掩膜对所述初始牺牲层进行刻蚀的工艺包括干法刻蚀或湿法刻蚀。
在其他实施例中，如果所述第一区域衬底上不具有隔离结构，所述第一牺牲层还可以不覆盖所述第一区域基底，从而暴露出第一区域鳍部。
请参考图8，对所述第二区域II鳍部201进行刻蚀，减小所述第二区域II鳍部201高度。
减小所述第二区域II鳍部201的高度能够减小所述第二区域II鳍部201之间间隙的深宽比，从而在形成所述第二掺杂层的过程中，使反应物能够与第二区域II衬底200充分接触，从而在所述第二区域II衬底200上形成第二掺杂层。
本实施例中，以所述第一牺牲层203和第二牺牲层204为掩膜对所述第二区域II鳍部201进行刻蚀。
本实施例中，如果对所述第二区域II鳍部201进行刻蚀之后，所述第二区域II鳍部201的高度过小，后续形成第二掺杂层与第二区域鳍部201侧壁的接触面积较小，不容易提高所形成静电放电保护结构的散热性能；如果对所述第二区域II鳍部201进行刻蚀之后，所述第二区域II鳍部201的高度过大，很难降低后续形成第二掺杂层时反应气体与第二区域II衬底200接触的难度，因此不容易在所述第二区域II衬底200上形成第二掺杂层。具体的，对所述第二区域II鳍部201进行刻蚀之后，所述第二区域II鳍部201的高度为150埃～800埃。
本实施例中，对所述第二区域II鳍部201进行刻蚀之后，所述第二区域II相邻鳍部201之间间隙的深宽比值为1～4。
本实施例中，对所述第二区域II鳍部201进行刻蚀的工艺包括：干法刻蚀、湿法刻蚀或干法湿法刻蚀的共同应用。
需要说明的是，在其他实施例中，所述第一牺牲层还可以不覆盖所述第一区域基底，从而暴露出第一区域鳍部。因此，在刻蚀所述第二区域鳍部的过程中，还可以对所述第一区域鳍部进行刻蚀，减小第一区域鳍部高度。
继续参考图8，去除所述第一牺牲层203和第二牺牲层204。
本实施例中，所述第一牺牲层203和第二牺牲层204为有机抗反射涂层，可以通过光刻工艺中的冲水去除所述第一牺牲层203和第二牺牲层204。
在其他实施例中，所述第一牺牲层和第二牺牲层为氮化硅、氧化硅或氮氧化硅，可以通过干法刻蚀、湿法刻蚀或干法、湿法刻蚀的共同作用去除所述第一牺牲层和第二牺牲层。
需要说明的是，在又一实施例中，还可以在形成所述隔离结构之后，去除所述第二区域隔离结构之前，对所述第二区域鳍部进行刻蚀，减小所述第二区域鳍部的高度。
具体的，形成所述隔离结构之后，去除所述第二区域隔离结构之前，对所述第二区域鳍部进行刻蚀的步骤包括：在所述第一区域形成牺牲层，所述牺牲层覆盖所述第一区域鳍部侧壁和顶部表面；以所述牺牲层为掩膜对所述第二区域鳍部进行刻蚀；去除所述牺牲层。
由此可见，在形成所述隔离结构之后，去除所述第二区域隔离结构之前，对所述第二区域鳍部进行刻蚀可以在去除所述第二区域隔离结构的过程中以所述牺牲层为掩膜对第二区域隔离结构进行刻蚀。因此，所述形成方法能够简化工艺流程。
在其他实施例中，还可以在形成所述隔离结构之前，对所述第二区域鳍部进行刻蚀。
请参考图9和图10，图9中第一区域I为图10沿虚线B-b的剖视图，图9中第二区域II为图10沿虚线A-a的剖视图，在所述第一区域I鳍部201表面形成第一掺杂层211，在所述第二区域II鳍部201表面形成第二掺杂层212。
本实施例中，所述第一掺杂层211用作晶体管源区，所述第二掺杂层212用做晶体管漏区。本实施例中，所述第一掺杂层211和第二掺杂层212的类型相同，均为N型半导体。因此，所述第一掺杂层211和第二掺杂层212在同一工艺过程中形成。
本实施例中，第一掺杂层211和第二掺杂层212中掺杂离子的类型相同，均为N型离子，具体的掺杂离子可以为磷离子或砷离子。在其他实施例中，第一掺杂层和第二掺杂层中第一掺杂层和第二掺杂层中的掺杂离子也可以为不同类型。
在其他实施例中，所述第一掺杂层和第二掺杂层还可以均为P型半导体。此外，所述第一掺杂层和第二掺杂层的类型还可以不相同，则所述第一掺杂层和第二掺杂层在不同的工艺过程中形成。
本实施例中，通过外延生长工艺形成第一掺杂层211和第二掺杂层212，并在外延生长的过程中，对所述第一掺杂层211和第二掺杂层212进行原位掺杂，在所述第一掺杂层211和第二掺杂层212中形成掺杂离子。在其他实施例中，还可以通过离子注入工艺形成所述第一掺杂层和第二掺杂层。
需要说明的是，由于所述第二区域II衬底200上不具有隔离结构，在通过外延生长工艺形成第二掺杂层212的过程中，所述第二区域II衬底200表面也会形成第二掺杂层212。所述第二区域II衬底200上的第二掺杂层212能够增加第二掺杂层212与基底的接触面积，从而增加承受静电电荷的基底面积，从而增加所形成静电放电保护结构的散热性能。
本实施例中，所述第一掺杂层211和第二掺杂层212用于形成N型半导体。对所述第一掺杂层211和第二掺杂层212进行原位掺杂的过程中，掺杂离子为磷离子或砷离子。在其他实施例中，所述第一掺杂层和第二掺杂层均为P型半导体，所述掺杂离子为硼离子或氟化硼离子。
需要说明的是，本实施离子中，所述第一阱区221中的第一掺杂离子与所述掺杂离子类型相反，因此，所述第一掺杂离子的类型为P型离子，例如，硼离子；所述第二阱区222中的第二掺杂离子与所述掺杂离子类型相同，因此，所述第二掺杂离子为N型离子，例如，磷离子或砷离子。
本实施例中，所述第一掺杂层211和第二掺杂层212的材料为硅锗或硅。在其他实施例中，所述第一掺杂层和第二掺杂层还可以为P型半导体，所述第一掺杂层和第二掺杂层的材料还可以为碳硅或硅。
本实施例中，所述第一掺杂层211的厚度为100埃～500埃，例如400埃；所述第二掺杂层212的厚度为50埃～500埃，例如350埃。
本实施例中，形成所述第一掺杂层211和第二掺杂层212之前，所述形成方法还包括：在所述栅极区III形成横跨鳍部201的栅极结构210，所述栅极结构210覆盖所述栅极区III鳍部201部分侧壁和顶部表面。
本实施例中，所述栅极结构210下方鳍部201中的第一阱区221和第二阱区222形成沟道。
本实施例中，所述栅极结构210包括栅介质层和位于所述栅介质层上的栅极。
本实施例中，所述栅极为多晶硅栅极。在其他实施例中，所述栅极还可以为金属栅极。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高k(介电常数大于3.9)介质材料。
综上，本实施例的静电放电保护结构的形成方法中，形成所述第二掺杂层的过程中，所述第二掺杂层不仅形成于第二区域鳍部表面，还形成第二区域衬底表面，从而增加了第二掺杂层与基底的接触面积，增加了电流流经通道的横截面积。因此，所述形成方法能够增加所形成静电放电保护结构的散热性能，改善静电放电保护结构性能。
继续参考图9和图10，本发明的实施例还提供一种静电放电保护结构，包括：基底，所述基底包括：衬底200和位于所述衬底200上的若干鳍部201，所述基底包括第一区域I和第二区域II；位于所述第一区域I鳍部201表面的第一掺杂层211；位于所述第二区域II鳍部201表面和第二区域II衬底200表面的第二掺杂层212。
本实施例中，所述第一区域I用于形成源区；所述第二区域II用于形成漏区。在其他实施例中，所述第一区域还用于形成漏区；所述第二区域还用于形成源区。
本实施例中，所述基底包括：多个位于第二区域II衬底200上的鳍部201和多个位于所述第一区域I衬底200上的鳍部201。
本实施例中，所述基底还包括：位于所述第一区域I和第二区域II之间的栅极区III，所述栅极区III用于形成栅极结构；位于所述栅极区III与第二区域II之间的隔离区IV。在其他实施例中，所述基底还可以不包括栅极区和隔离区。
本实施例中，所述静电放电保护结构还包括：位于所述鳍部201和衬底200中的第一阱区221；位于所述鳍部101和所述衬底200中的第二阱区222，所述第二阱区222与所述第一阱区221接触。
本实施例中，所述第一阱区211中具有第一掺杂离子，所述第一掺杂离子与所述第一掺杂层211中的掺杂离子类型相反；所述第二阱区212中具有第二掺杂离子，所述第二掺杂离子类型与所述第一掺杂离子的类型相反。
具体的，本实施例中，所述第一掺杂离子为P型掺杂离子，例如，硼离子；所述第二掺杂离子为N型离子，例如：磷离子或砷离子。在其他实施例中，所述第一掺杂离子还可以为N型掺杂离子，所述第二掺杂离子还可以为P型离子。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底或绝缘体上硅衬底等半导体衬底。
本实施例中，所述鳍部201的材料为硅。在其他实施例中，所述鳍部的材料还可以为锗或硅锗。
本实施例中，所述静电放电保护结构还包括：位于所述第一区域I鳍部201之间的隔离结构202，所述隔离结构202表面低于第一区域I鳍部202顶部表面。
本实施例中，所述隔离结构202还位于所述隔离区IV衬底200上。所述隔离区IV衬底200上的隔离结构202能够增加电流流经通道的长度，从而增加所形成静电放电保护结构的散热性能。
本实施例中，所述第二区域II鳍部201的高度小于所述第一区域I鳍部201的高度；且所述第二区域II鳍部201的高度小于所述栅极区III鳍部201的高度。在其他实施例中，所述第一区域鳍部的高度还可以与第二区域鳍部的高度相同，且所述第二区域和第一区域鳍部高度小于栅极区鳍部高度。
本实施例中，如果所述第二区域II鳍部201的高度过小，第二掺杂层212与第二区域鳍部201侧壁的接触面积较小，不容易提高静电放电保护结构的散热性能；如果所述第二区域II鳍部201的高度过大，不容易形成与第二区域II衬底200充分接触的第二掺杂层212。具体的，所述第二区域II鳍部201的高度为150埃～800埃。
本实施例中，所述第二区域II鳍部201之间间隙的深宽比小于所述栅极区III鳍部201之间间隙的深宽比。所述第二区域II鳍部201之间间隙的深宽比较小，有利于第二掺杂层212充分覆盖所述第一区域I衬底200表面。具体的，所述第二区域II相邻鳍部201之间间隙的深宽比值为1～4。
需要说明的是，所述第二区域II衬底200上的第二掺杂层212能够增加第二掺杂层212与基底的接触面积，从而增加承受静电电荷的基底面积，从而增加所形成静电放电保护结构的散热性能。
本实施例中，所述第一掺杂层211用作晶体管源区，所述第二掺杂层212用做晶体管漏区。
本实施例中，所述第一掺杂层211和第二掺杂层212的类型相同，均为N型半导体。在其他实施例中，所述第一掺杂层和第二掺杂层还可以均为P型半导体。此外，所述第一掺杂层和第二掺杂层的类型还可以不相同。
本实施例中，所述第一掺杂层211和第二掺杂层212中具有掺杂离子，所述第一掺杂层211和第二掺杂层212均为N型半导体，所述掺杂离子为磷离子或砷离子。在其他实施例中，所述第一掺杂层和第二掺杂层均为P型半导体，所述掺杂离子为硼离子或BF2离子。
本实施例中，所述第一掺杂层211和第二掺杂层212的材料为硅锗或硅。在其他实施例中，所述第一掺杂层和第二掺杂层还可以为P型半导体，所述第一掺杂层和第二掺杂层的材料还可以为碳硅或硅。
本实施例中，所述第一掺杂层211的厚度为100埃～500埃，例如400埃；所述第二掺杂层212的厚度为50埃～500埃，例如350埃。
本实施例中，所述静电放电保护结构还包括：位于所述栅极区III的栅极结构210，所述栅极结构210覆盖所述栅极区III鳍部201部分侧壁和顶部表面。
本实施例中，所述栅极结构201包括栅介质层和位于所述栅介质层上的栅极。
本实施例中，所述栅极为多晶硅栅极。在其他实施例中，所述栅极还可以为金属栅极。
本实施例中，所述栅介质层的材料为氧化硅。在其他实施例中，所述栅介质层的材料还可以为高k(介电常数大于3.9)介质材料。
综上，本实施例的静电放电保护结构的中，第二掺杂层位于所述第二区域鳍部表面和第二区域衬底表面，从而增加了第二掺杂层与基底的接触面积，增加了电流流经通道的横截面积。因此，所述形成方法能够增加所形成静电放电保护结构的散热性能，改善静电放电保护结构性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种静电放电保护结构，其特征在于，包括：
基底，所述基底包括：衬底和位于所述衬底上的若干鳍部，所述基底包括第一区域和第二区域；
位于所述第一区域鳍部表面的第一掺杂层；
位于所述第二区域鳍部表面和第二区域衬底表面的第二掺杂层。
2.如权利要求1所述的静电放电保护结构，其特征在于，所述基底还包括位于第一区域和第二区域之间的栅极区；
所述静电放电保护结构还包括：位于所述栅极区基底上的栅极结构；
所述第一掺杂层和第二掺杂层的类型相同。
3.如权利要求2所述的静电放电保护结构，其特征在于，还包括位于所述第二区域与所述栅极区之间的基底上的隔离结构。
4.如权利要求1所述的静电放电保护结构，其特征在于，所述第一掺杂层和第二掺杂层相接触，所述第一掺杂层与第二掺杂层的类型相反。
5.如权利要求1所述的静电放电保护结构，其特征在于，所述第二区域鳍部高度小于所述第一区域鳍部高度。
6.如权利要求1所述的静电放电保护结构，其特征在于，所述第二区域鳍部的高度为150埃～800埃。
7.如权利要求1所述的静电放电保护结构，其特征在于，所述基底包括多个位于第二区域衬底上的鳍部；
所述第二区域相邻鳍部之间间隙的深宽比值为1～4。
8.如权利要求1所述的静电放电保护结构，其特征在于，所述第二掺杂层的厚度为50埃～500埃。
9.一种静电放电保护结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域，所述基底的第二区域包括：衬底和位于所述衬底上的鳍部；
在所述第一区域鳍部表面形成第一掺杂层；
在所述第二区域鳍部表面和第二区域衬底表面形成第二掺杂层。
10.如权利要求9所述的静电放电保护结构的形成方法，其特征在于，所述基底还包括位于第一区域和第二区域之间的栅极区；
形成第一掺杂层和第二掺杂层之前，所述形成方法还包括在所述栅极区基底上形成栅极结构；
所述第一掺杂层和所述第二掺杂层的类型相同。
11.如权利要求10所述的静电放电保护结构的形成方法，其特征在于，所述第二区域与所述栅极区之间的基底上具有隔离结构。
12.如权利要求9所述的静电放电保护结构的形成方法，其特征在于，形成所述第二掺杂层的工艺包括外延生长工艺。
13.如权利要求9所述的静电放电保护结构的形成方法，其特征在于，形成所述第二掺杂层之前，还包括：对所述第二区域鳍部进行刻蚀，减小第二区域鳍部高度。
14.如权利要求13所述的静电放电保护结构的形成方法，其特征在于，对所述第二区域鳍部进行刻蚀之后，所述鳍部的高度为150埃～800埃。
15.如权利要求13所述的静电放电保护结构的形成方法，其特征在于，所述第二区域衬底上具有多个鳍部；
对所述第二区域鳍部进行刻蚀之后，所述第二区域相邻鳍部之间间隙的深宽比值为1～4。
16.如权利要求9所述的静电放电保护结构的形成方法，其特征在于，所述衬底和位于衬底上的鳍部还位于所述基底第一区域；
形成所述第一掺杂层和第二掺杂层之前，还包括：
在所述第一区域和第二区域衬底上形成隔离结构，所述隔离结构覆盖所述鳍部部分侧壁且表面低于所述鳍部顶部表面；
去除第二区域衬底上的隔离结构，暴露出所述第二区域衬底表面。
17.如权利要求16所述的静电放电保护结构的形成方法，其特征在于，形成隔离结构之后，去除所述第二区域隔离结构之前，还包括：对所述第二区域鳍部进行刻蚀。
18.如权利要求16所述的静电放电保护结构的形成方法，其特征在于，去除所述第二区域隔离结构之后，还包括：对所述第二区域鳍部进行刻蚀。
19.如权利要求18所述的静电放电保护结构的形成方法，其特征在于，对所述第二区域鳍部进行刻蚀的步骤包括：
在所述第一区域形成第一牺牲层，所述第一牺牲层覆盖所述第一区域鳍部侧壁和顶部表面；
在所述第二区域衬底上形成第二牺牲层，所述第二牺牲层表面低于所述第二区域鳍部顶部表面；
以所述第一牺牲层和第二牺牲层为掩膜对所述第二区域鳍部进行刻蚀；
去除所述第一牺牲层和第二牺牲层。
20.如权利要求16所述的静电放电保护结构的形成方法，其特征在于，去除第二区域衬底上的隔离结构的过程中，还包括：去除所述第一区域衬底上的隔离结构。
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